WO2024029437A1 - 薄膜トランジスタおよび電子機器 - Google Patents

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将志 津吹
俊成 佐々木
尊也 田丸
絵美 川嶋
勇輝 霍間
大地 佐々木
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    • H10P14/6939—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses the material containing at least one metal element, e.g. metal oxides, metal oxynitrides or metal oxycarbides characterised by the metal
    • H10P14/69391—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses the material containing at least one metal element, e.g. metal oxides, metal oxynitrides or metal oxycarbides characterised by the metal the material containing aluminium, e.g. Al2O3

Definitions

  • One embodiment of the present invention relates to a thin film transistor including an oxide semiconductor (Poly-OS) film having a polycrystalline structure. Further, one embodiment of the present invention relates to an electronic device including a thin film transistor.
  • Oxide semiconductor Poly-OS
  • an electronic device including a thin film transistor.
  • a thin film transistor including such an oxide semiconductor film has a simple structure and can be formed using a low-temperature process, like a thin film transistor including an amorphous silicon film. Further, it is known that a thin film transistor including an oxide semiconductor film has higher field effect mobility than a thin film transistor including an amorphous silicon film.
  • JP 2021-141338 Publication Japanese Patent Application Publication No. 2014-099601 JP 2021-153196 Publication Japanese Patent Application Publication No. 2018-006730 Japanese Patent Application Publication No. 2016-184771 JP 2021-108405 Publication
  • one embodiment of the present invention has an object to provide a thin film transistor including an oxide semiconductor film having a novel crystal structure. Further, one embodiment of the present invention relates to an electronic device including a thin film transistor.
  • a thin film transistor includes a substrate, a metal oxide layer provided on the substrate, an oxide semiconductor layer provided in contact with the metal oxide layer and including a plurality of crystal grains, and an oxide semiconductor layer provided in contact with the metal oxide layer and including a plurality of crystal grains.
  • the plurality of crystal grains include a gate electrode provided on an oxide semiconductor layer and a gate insulating layer provided between the oxide semiconductor layer and the gate electrode.
  • the crystal orientation difference between two adjacent measurement points obtained by the method includes a grain boundary of more than 5°, and the average value of the KAM values calculated by the EBSD method is 1.4° or more.
  • An electronic device includes the thin film transistor described above.
  • 1 is a schematic cross-sectional view showing the configuration of a thin film transistor according to an embodiment of the present invention.
  • 1 is a schematic plan view showing the configuration of a thin film transistor according to an embodiment of the present invention.
  • 2 is an IPF map in the normal direction (ND direction) to the film surface of the oxide semiconductor film according to one embodiment of the present invention, obtained by crystal orientation analysis using the EBSD method.
  • 1 is a flowchart illustrating a method for manufacturing a thin film transistor according to an embodiment of the present invention.
  • 1 is a schematic cross-sectional view showing a method for manufacturing a thin film transistor according to an embodiment of the present invention.
  • 1 is a schematic cross-sectional view showing a method for manufacturing a thin film transistor according to an embodiment of the present invention.
  • 1 is a schematic cross-sectional view showing a method for manufacturing a thin film transistor according to an embodiment of the present invention.
  • 1 is a schematic cross-sectional view showing a method for manufacturing a thin film transistor according to an embodiment of the present invention.
  • 1 is a schematic cross-sectional view showing a method for manufacturing a thin film transistor according to an embodiment of the present invention.
  • 1 is a schematic cross-sectional view showing a method for manufacturing a thin film transistor according to an embodiment of the present invention.
  • 1 is a schematic cross-sectional view showing a method for manufacturing a thin film transistor according to an embodiment of the present invention.
  • 1 is a schematic cross-sectional view showing a method for manufacturing a thin film transistor according to an embodiment of the present invention.
  • 3 is an IPF map in the normal direction (ND direction) to the film surface of the oxide semiconductor film of Example 1-1 obtained by crystal orientation analysis using the EBSD method.
  • 3 is an IPF map in the normal direction (ND direction) to the film surface of the oxide semiconductor film of Example 1-2 obtained by crystal orientation analysis using the EBSD method.
  • 3 is an IPF map in the normal direction (ND direction) to the film surface of the oxide semiconductor film of Example 2-1 obtained by crystal orientation analysis using the EBSD method.
  • 3 is an IPF map in the normal direction (ND direction) to the film surface of the oxide semiconductor film of Example 2-2 obtained by crystal orientation analysis using the EBSD method.
  • 3 is an IPF map in the normal direction (ND direction) to the film surface of the oxide semiconductor film of Example 2-3 obtained by crystal orientation analysis using the EBSD method.
  • 3 is an IPF map in the normal direction (ND direction) to the film surface of the oxide semiconductor film of Example 3-1 obtained by crystal orientation analysis using the EBSD method.
  • 3 is an IPF map in the normal direction (ND direction) to the film surface of the oxide semiconductor film of Example 3-2 obtained by crystal orientation analysis using the EBSD method.
  • 3 is an IPF map in the normal direction (ND direction) to the film surface of the oxide semiconductor film of Example 4-1 obtained by crystal orientation analysis using the EBSD method.
  • 3 is an IPF map in the normal direction (ND direction) to the film surface of the oxide semiconductor film of Example 4-2 obtained by crystal orientation analysis using the EBSD method.
  • 3 is a graph showing a distribution diagram of all adjacent point orientation changes, a KAM value distribution diagram, and a distribution diagram of grain boundary orientation changes in the oxide semiconductor film of Example 1-1.
  • 3 is a graph showing a distribution diagram of all adjacent point orientation changes, a KAM value distribution diagram, and a distribution diagram of grain boundary orientation changes in the oxide semiconductor film of Example 1-2.
  • 12 is a graph showing a distribution diagram of all adjacent point orientation changes, a KAM value distribution diagram, and a distribution diagram of grain boundary orientation changes in the oxide semiconductor film of Example 2-1.
  • 12 is a graph showing a distribution diagram of all adjacent point orientation changes, a KAM value distribution diagram, and a distribution diagram of grain boundary orientation changes in the oxide semiconductor film of Example 2-2.
  • 12 is a graph showing a distribution diagram of all adjacent point orientation changes, a KAM value distribution diagram, and a distribution diagram of grain boundary orientation changes in the oxide semiconductor film of Example 2-3.
  • 12 is a graph showing a distribution diagram of all adjacent point orientation changes, a KAM value distribution diagram, and a distribution diagram of grain boundary orientation changes in the oxide semiconductor film of Example 3-1.
  • 12 is a graph showing a distribution diagram of all adjacent point orientation changes, a KAM value distribution diagram, and a distribution diagram of grain boundary orientation changes in the oxide semiconductor film of Example 3-2.
  • 12 is a graph showing a distribution diagram of all adjacent point orientation changes, a KAM value distribution diagram, and a distribution diagram of grain boundary orientation changes in the oxide semiconductor film of Example 4-1.
  • 12 is a graph showing a distribution diagram of all adjacent point orientation changes, a KAM value distribution diagram, and a distribution diagram of grain boundary orientation changes in the oxide semiconductor film of Example 4-2.
  • 3 is a graph showing the correlation between the average value of KAM values and field-effect mobility in a thin film transistor including an oxide semiconductor film of an example.
  • 3 is an IPF map in the normal direction (ND direction) to the film surface of an oxide semiconductor film of a comparative example obtained by crystal orientation analysis using the EBSD method.
  • 3 is a graph showing a distribution diagram of all adjacent point orientation changes, a KAM value distribution diagram, and a distribution diagram of grain boundary orientation changes in an oxide semiconductor film of a comparative example.
  • the direction from the substrate toward the oxide semiconductor layer is referred to as upward. Conversely, the direction from the oxide semiconductor layer toward the substrate is referred to as downward or downward.
  • the terms “upper” and “lower” are used in the description; however, for example, the substrate and the oxide semiconductor layer may be arranged so that the vertical relationship is reversed from that shown in the drawing.
  • the expression “an oxide semiconductor layer on a substrate” merely explains the vertical relationship between the substrate and the oxide semiconductor layer as described above; Other members may also be arranged.
  • Upper or lower refers to the stacking order in a structure in which multiple layers are stacked, and when expressed as a pixel electrode above a thin film transistor, it means a positional relationship in which the thin film transistor and the pixel electrode do not overlap in plan view. You can. On the other hand, when expressed as a pixel electrode vertically above a thin film transistor, it means a positional relationship in which the thin film transistor and the pixel electrode overlap in plan view.
  • film and the term “layer” can be interchanged depending on the case.
  • Display device refers to a structure that displays images using an electro-optic layer.
  • the term display may refer to a display panel that includes an electro-optic layer, or to a structure in which display cells are equipped with other optical components (e.g., polarizers, backlights, touch panels, etc.) In some cases.
  • the "electro-optic layer” may include a liquid crystal layer, an electroluminescent (EL) layer, an electrochromic (EC) layer, and an electrophoretic layer, unless a technical contradiction arises.
  • ⁇ includes A, B or C
  • ⁇ includes any one of A, B and C
  • ⁇ includes one selected from the group consisting of A, B and C
  • ⁇ includes multiple combinations of A to C, unless otherwise specified.
  • these expressions do not exclude cases where ⁇ includes other elements.
  • a thin film transistor 10 according to an embodiment of the present invention will be described with reference to FIGS. 1 to 12.
  • the thin film transistor 10 can be used, for example, in a display device, an integrated circuit (IC) such as a micro-processing unit (MPU), or a memory circuit.
  • IC integrated circuit
  • MPU micro-processing unit
  • FIG. 1 is a schematic cross-sectional view showing the configuration of a thin film transistor 10 according to an embodiment of the present invention.
  • FIG. 2 is a schematic plan view showing the configuration of a thin film transistor according to an embodiment of the present invention.
  • FIG. 1 is a cross-sectional view taken along line AA' in FIG.
  • the thin film transistor 10 includes a substrate 100, a light shielding layer 105, a first insulating layer 110, a second insulating layer 120, a metal oxide layer 130, an oxide semiconductor layer 140, a gate insulating layer 150, a gate It includes an electrode 160, a third insulating layer 170, a fourth insulating layer 180, a source electrode 201, and a drain electrode 203.
  • a light shielding layer 105 is provided on the substrate 100.
  • the first insulating layer 110 covers the upper surface and end surfaces of the light shielding layer 105 and is provided on the substrate 100.
  • the second insulating layer 120 is provided on the first insulating layer 110.
  • the oxide semiconductor layer 140 is provided on the second insulating layer 120.
  • the gate insulating layer 150 covers the top surface and end surfaces of the oxide semiconductor layer 140 and is provided on the second insulating layer 120.
  • the gate electrode 160 overlaps with the oxide semiconductor layer 140 and is provided on the gate insulating layer 150.
  • the third insulating layer 170 covers the upper surface and end surfaces of the gate electrode 160 and is provided on the gate insulating layer 150.
  • the fourth insulating layer 180 is provided on the third insulating layer 170.
  • the gate insulating layer 150, the third insulating layer 170, and the fourth insulating layer 180 are provided with openings 171 and 173 through which part of the upper surface of the oxide semiconductor layer 140 is exposed.
  • the source electrode 201 is provided on the fourth insulating layer 180 and inside the opening 171, and is in contact with the oxide semiconductor layer 140.
  • the drain electrode 203 is provided on the fourth insulating layer 180 and inside the opening 173, and is in contact with the oxide semiconductor layer 140. Note that hereinafter, when the source electrode 201 and the drain electrode 203 are not particularly distinguished, they may be collectively referred to as the source/drain electrode 200.
  • the oxide semiconductor layer 140 is divided into a source region S, a drain region D, and a channel region CH with the gate electrode 160 as a reference. That is, the oxide semiconductor layer 140 includes a channel region CH that overlaps with the gate electrode 160, and a source region S and a drain region D that do not overlap with the gate electrode 160. In the thickness direction of the oxide semiconductor layer 140, the end of the channel region CH coincides with the end of the gate electrode 160. Channel region CH has semiconductor properties. Each of the source region S and drain region D has conductor properties. Therefore, the electrical conductivity of the source region S and the drain region D is higher than that of the channel region CH.
  • the source electrode 201 and the drain electrode 203 are in contact with the source region S and the drain region D, respectively, and are electrically connected to the oxide semiconductor layer 140. Further, the oxide semiconductor layer 140 may have a single layer structure or a stacked layer structure.
  • each of the light shielding layer 105 and the gate electrode 160 has a constant width in the D1 direction and extends in the D2 direction orthogonal to the D1 direction.
  • the width of the light shielding layer 105 is larger than the width of the gate electrode 160.
  • the channel region CH completely overlaps the light shielding layer 105.
  • the D1 direction corresponds to the direction in which current flows from the source electrode 201 to the drain electrode 203 via the oxide semiconductor layer 140. Therefore, the length of the channel region CH in the D1 direction is the channel length L, and the width of the channel region CH in the D2 direction is the channel width W.
  • the substrate 100 can support each layer that constitutes the thin film transistor 10.
  • a rigid substrate having light-transmitting properties such as a glass substrate, a quartz substrate, or a sapphire substrate can be used.
  • a rigid substrate that does not have light-transmitting properties such as a silicon substrate can also be used.
  • a flexible substrate having light-transmitting properties such as a polyimide resin substrate, an acrylic resin substrate, a siloxane resin substrate, or a fluororesin substrate can be used.
  • impurities may be introduced into the resin substrate.
  • a substrate in which a silicon oxide film or a silicon nitride film is formed on the above-described rigid substrate or flexible substrate can also be used as the substrate 100.
  • the light shielding layer 105 can reflect or absorb external light. As described above, the light-blocking layer 105 is provided to have a larger area than the channel region CH of the oxide semiconductor layer 140, so it can block external light that enters the channel region CH.
  • the light shielding layer 105 for example, aluminum (Al), copper (Cu), titanium (Ti), molybdenum (Mo), tungsten (W), an alloy thereof, or a compound thereof can be used.
  • the light-shielding layer 105 does not need to be conductive, it does not necessarily need to contain metal.
  • a black matrix made of black resin can also be used as the light shielding layer 105.
  • the light shielding layer 105 may have a single layer structure or a laminated structure.
  • the light shielding layer 105 may have a laminated structure of a red color filter, a green color filter, and a blue color filter.
  • the first insulating layer 110, the second insulating layer 120, the third insulating layer 170, and the fourth insulating layer 180 can prevent impurities from being diffused into the oxide semiconductor layer 140. Specifically, the first insulating layer 110 and the second insulating layer 120 prevent impurities contained in the substrate 100 from diffusing, and the third insulating layer 170 and the fourth insulating layer 180 prevent impurities from entering from the outside. Diffusion of impurities (such as water) can be prevented.
  • Each of the first insulating layer 110, the second insulating layer 120, the third insulating layer 170, and the fourth insulating layer 180 may be made of silicon oxide (SiO x ), silicon oxynitride (SiO x N y ), for example. , silicon nitride (SiN x ), silicon nitride oxide (SiN x O y ), aluminum oxide (AlO x ), aluminum oxynitride (AlO x N y ), aluminum nitride oxide (AlN x O y ), aluminum nitride (AlN x ) etc. are used.
  • silicon oxynitride (SiO x N y ) and aluminum oxynitride (AlO x N y ) are silicon compounds and silicon compounds containing nitrogen (N) in a smaller proportion (x>y) than oxygen (O), respectively. It is an aluminum compound.
  • silicon nitride oxide (SiN x O y ) and aluminum nitride oxide (AlN x O y ) are silicon compounds and aluminum compounds that contain a smaller proportion of oxygen than nitrogen (x>y).
  • the first insulating layer 110, the second insulating layer 120, the third insulating layer 170, and the fourth insulating layer 180 may each have a single layer structure or a laminated structure.
  • each of the first insulating layer 110, the second insulating layer 120, the third insulating layer 170, and the fourth insulating layer 180 may have a flattening function, and release oxygen by heat treatment. It may also have a function to do so.
  • oxygen is released from the second insulating layer 120 by the heat treatment performed in the manufacturing process of the thin film transistor 10 and is released into the oxide semiconductor layer 140. can supply oxygen.
  • the gate electrode 160, the source electrode 201, and the drain electrode 203 have conductivity.
  • As each of the gate electrode 160, source electrode 201, and drain electrode 203 for example, copper (Cu), aluminum (Al), titanium (Ti), chromium (Cr), cobalt (Co), nickel (Ni), molybdenum ( Mo), hafnium (Hf), tantalum (Ta), tungsten (W), or bismuth (Bi), or an alloy thereof or a compound thereof can be used.
  • Each of the gate electrode 160, the source electrode 201, and the drain electrode 203 may have a single layer structure or a laminated structure.
  • Gate insulating layer 150 includes an oxide having insulating properties. Specifically, as the gate insulating layer 150, silicon oxide (SiO x ), silicon oxynitride (SiO x N y ), aluminum oxide (AlO x ), aluminum oxynitride (AlO x N y ), or the like is used.
  • the gate insulating layer 150 preferably has a composition close to stoichiometric ratio. Further, it is preferable that the gate insulating layer 150 has few defects. For example, as the gate insulating layer 150, an oxide in which defects are not observed when evaluated by electron spin resonance (ESR) may be used.
  • ESR electron spin resonance
  • the metal oxide layer 130 contains an insulating metal oxide. Specifically, a metal oxide with a band gap of 4 eV or more is used as the metal oxide layer 130. Further, as the metal oxide layer 130, for example, aluminum (Al), magnesium (Mg), calcium (Ca), scandium (Sc), gallium (Ga), germanium (Ge), strontium (Sr), nickel (Ni) can be used. , tantalum (Ta), yttrium (Y), zirconium (Zr), barium (Ba), hafnium (Hf), cobalt (Co), and one or more metal elements selected from lanthanoid elements. things are used. In particular, it is preferable to use a metal oxide containing aluminum (for example, aluminum oxide) as the metal oxide layer 130. Metal oxides containing aluminum have high barrier properties against gases such as oxygen or hydrogen.
  • the metal oxide layer 130 can also function as a buffer layer for the oxide semiconductor layer 140. For example, by performing heat treatment on the oxide semiconductor layer 140 in contact with the metal oxide layer 130, the crystallinity of the oxide semiconductor layer 140 can be improved.
  • oxide semiconductor film having a novel crystal structure used for the oxide semiconductor layer 140 will be described.
  • the oxide semiconductor film includes indium (In) and at least one metal element (M) other than indium.
  • the composition ratio of the oxide semiconductor film it is preferable that the atomic ratio of indium and at least one metal element satisfies formula (1).
  • the ratio of indium to all metal elements in the oxide semiconductor film is preferably 50% or more.
  • the crystal structure of the oxide semiconductor film preferably has a bixbite structure. By increasing the proportion of indium, an oxide semiconductor film having a bixbite structure can be formed.
  • metal elements other than indium are not limited to one type of metal element.
  • the elements other than indium may include multiple types of metal elements.
  • the oxide semiconductor film can be formed using a sputtering method.
  • the composition of an oxide semiconductor film formed by sputtering depends on the composition of a sputtering target.
  • the sputtering target having the above-described composition, an oxide semiconductor film without any deviation in the composition of metal elements can be formed by sputtering. Therefore, the composition of the metal elements (indium and other metal elements) of the oxide semiconductor film may be the same as the composition of the metal elements of the sputtering target.
  • the composition of the metal element of the oxide semiconductor film can be specified based on the composition of the metal element of the sputtering target. Note that oxygen contained in the oxide semiconductor film changes depending on sputtering process conditions and the like, so this is not the case.
  • composition of the metal elements of the oxide semiconductor film can also be specified using fluorescent X-ray analysis, electron probe micro analyzer (EPMA) analysis, or the like.
  • the composition of the oxide semiconductor film may be determined using an X-ray diffraction (XRD) method.
  • XRD X-ray diffraction
  • the composition of the metal element in the oxide semiconductor film can be specified based on the crystal structure and lattice constant of the oxide semiconductor film obtained from the XRD method.
  • the oxide semiconductor film has a polycrystalline structure including multiple crystal grains. Although details will be described later, by using Poly-OS (Poly-crystalline Oxide Semiconductor) technology, an oxide semiconductor film having a novel polycrystalline structure different from conventional ones can be formed. Therefore, hereinafter, the oxide semiconductor film having a polycrystalline structure according to the present embodiment may be referred to as a Poly-OS film to distinguish it from a conventional oxide semiconductor film having a polycrystalline structure.
  • Poly-OS Poly-crystalline Oxide Semiconductor
  • the crystal grains included in the Poly-OS film may be composed of a plurality of crystallites.
  • the crystallite diameter is not particularly limited, it is preferably 1 nm or more, more preferably 10 nm or more, and still more preferably 10 nm or more.
  • the crystallite diameter can be obtained using an electron beam diffraction method, an XRD method, or the like.
  • the crystal structure of the Poly-OS film is not particularly limited, but preferably has a bixbite structure.
  • the crystal structure of the Poly-OS film can be specified using the XRD method or the electron beam diffraction method.
  • a plurality of crystal grains may have one type of crystal structure, or may have multiple types of crystal structures.
  • one of the multiple types of crystal structures is preferably a bixbite structure.
  • the crystal structure of the Poly-OS film is different from the crystal structure of a conventional oxide semiconductor film having a polycrystalline structure. Specifically, the present inventors discovered that crystal grains included in a Poly-OS film have different characteristics from crystal grains included in a conventional oxide semiconductor film. Such characteristics of the Poly-OS film can be measured using an electron backscatter diffraction (EBSD) method. Therefore, measurement of an oxide semiconductor film using the EBSD method will be described below.
  • EBSD electron backscatter diffraction
  • the EBSD method involves irradiating an object to be measured with an electron beam, analyzing the electron beam backscatter diffraction generated on each crystal plane of the crystal structure of the object, and determining the crystal structure in the measurement area of the object. It is an analytical method to measure The EBSD method analyzes data obtained from an EBSD detector attached to a scanning electron microscope (SEM) or a transmission electron microscope (TEM) to detect oxide semiconductors in a measurement area. Information such as crystal grains or crystal orientation of the film can be obtained.
  • SEM scanning electron microscope
  • TEM transmission electron microscope
  • IPF map An IPF (Inverse Pole Figure) map is an image in which crystal orientations with respect to the normal direction to the surface of a substrate (or the surface of an oxide semiconductor film formed on the substrate) are classified according to a predetermined index. Generally, the crystal orientation with respect to the normal direction to the surface of the substrate is color-coded according to a color key. In measurement using the EBSD method, information on crystal orientation can be acquired, so an IPF map can be created based on the acquired information on crystal orientation.
  • a grain is a crystalline region surrounded by grain boundaries.
  • grain boundaries can be defined based on the crystal orientation. Generally, when the crystal orientation difference between two adjacent measurement points exceeds 5°, it is defined that a grain boundary exists between the two measurement points. Therefore, the above definition also applies to Poly-OS films.
  • the crystal grain size is a value indicating the size of crystal grains.
  • the diameter of a circle corresponding to the area S is defined as the crystal grain size d.
  • the average crystal grain size is the average value of the crystal grain sizes of a plurality of crystal grains. Since the Poly-OS film includes a plurality of crystal grains, the Poly-OS film can be evaluated using the average crystal grain size.
  • the average crystal grain size dAVE is calculated using equation (2).
  • a j is the area ratio of the j-th crystal grain (the ratio of the area of the crystal grain to the area of the entire EBSD measurement region (measurement region)), and d j is the crystal grain size of the j-th crystal grain.
  • N is the number of crystal grains.
  • the average crystal grain size d AVE is an area average within the measurement region weighted by the area of the crystal grains. When the average crystal grain size dAVE is large, it can be said that the oxide semiconductor film contains many crystal grains with large crystal grain sizes.
  • the average crystal grain size of the plurality of crystal grains included in the Poly-OS film is, for example, 0.1 ⁇ m or more, preferably 0.3 ⁇ m or more, and more preferably 0.5 ⁇ m or more.
  • the KAM (Kernel Average Misorientation) value is the average value of crystal orientation differences between one measurement point and all measurement points adjacent to that measurement point within a crystal grain.
  • the KAM value is a value calculated based on two adjacent measurement points within a crystal grain. Therefore, the crystal orientation difference between two measurement points adjacent to each other with a grain boundary in between is excluded from the calculation of the KAM value.
  • the KAM value is a value representing a change in crystal orientation within a crystal grain. As described above, if the crystal orientation difference exceeds 5°, it is considered to be a grain boundary, so the range of the KAM value is 0° or more and 5° or less.
  • a large KAM value means that the local crystal orientation changes within the crystal grains are large and the crystal grains are highly strained.
  • the average value of the KAM value is a value that represents one of the properties of crystal grains included in the Poly-OS film. If the average value of the KAM value is large, the Poly-OS film has a large change in crystal orientation and is strained. This means that it contains many large crystals. In the Poly-OS film, the average KAM value is 1.0° or more, preferably 1.2° or more, and more preferably 1.4° or more.
  • a grain boundary orientation change is a difference in crystal orientation between two measurement points that are adjacent to each other with a grain boundary in between. That is, the grain boundary orientation change corresponds to the crystal orientation difference that is excluded in the calculation of the KAM value.
  • the grain boundary orientation change is a value representing the change in crystal orientation at the grain boundary. As described above, since the crystal orientation difference exceeds 5° at the grain boundary, the grain boundary orientation change is in a range exceeding 5°.
  • the grain boundary orientation change is large, it means that the change in the crystal orientation of two adjacent crystal grains at the grain boundary is large, and the degree of coincidence of the crystal orientations of the two adjacent crystal grains at the grain boundary is low. In other words, a large change in grain boundary orientation means that lattice matching is low and grain boundaries with many defects are present.
  • a small change in grain boundary orientation means that the lattice consistency at the grain boundary is high and grain boundaries with few defects exist.
  • lattice consistency is defined as the degree of coincidence of lattice constant and crystal orientation between two crystal grains.
  • the average value of grain boundary orientation change is a value representing one of the properties of crystal grains included in the Poly-OS film.
  • a small average value of grain boundary orientation change means that the Poly-OS film has high lattice matching and contains many grain boundaries with few defects.
  • the average value of grain boundary orientation change is 40° or less, preferably 38° or less, and more preferably 37° or less.
  • FIG. 3 is an IPF map showing the crystal orientation in the normal direction (ND direction) to the film surface of the oxide semiconductor film according to an embodiment of the present invention, obtained by crystal orientation analysis using the EBSD method.
  • the IPF map of the Poly-OS film shown in FIG. 3 is one example, and further examples of the Poly-OS film will be described later. Further, the details of the conditions of the EBSD method will be explained in Examples described later, so the explanation will be omitted here.
  • the crystal orientation of each measurement point in the normal direction (ND direction) to the film surface of the Poly-OS film is classified according to the index shown in FIG. is shown by the black line. That is, the crystal orientation of each measurement point in the ND direction is divided based on crystal orientation ⁇ 001>, crystal orientation ⁇ 101>, and crystal orientation ⁇ 111>. Further, in FIG. 3, when the crystal orientation difference between two adjacent measurement points exceeds 5°, a black line is drawn to indicate that a grain boundary exists between the two adjacent measurement points.
  • the crystal orientation ⁇ 001> represents [001] and equivalent [100] and [010].
  • the crystal orientation ⁇ 101> represents [101] and [110] and [011] which are equivalent thereto.
  • the crystal orientation ⁇ 111> represents [111].
  • "1" may be "-1", and the axis is considered to be equivalent to each direction.
  • crystal orientations include ⁇ hk0> (h ⁇ k, h and k are natural numbers), ⁇ hhl> (h ⁇ l, h and l are natural numbers), and ⁇ hhl> (h ⁇ l, h and l are natural numbers). natural numbers), and ⁇ hkl> (h ⁇ k ⁇ l, h, k, and l are natural numbers).
  • the Poly-OS film includes multiple crystal grains surrounded by black lines. Multiple crystal orientations can be confirmed in one crystal grain. That is, the crystal grains included in the Poly-OS film have varying crystal orientations within the crystal grains. For example, crystal orientation ⁇ 001> and crystal orientation ⁇ 111> are measured near the center of a crystal grain, and the crystal orientation changes to ⁇ 101> from near the center of the crystal grain toward the grain boundary. In addition, the same crystal orientation can be confirmed near the grain boundaries, and the deviation of the crystal orientation in the direction perpendicular to the film surface is extremely small at the grain boundaries. This means that the crystal grain boundaries of the Poly-OS film have high lattice matching and fewer defects.
  • the crystal orientation normal to the film surface is, for example, ⁇ 101> crystal orientation or ⁇ 111> crystal orientation. That is, the crystal orientation in the normal direction to the film surface of each of two measurement points adjacent to each other across the grain boundary is 15 degrees or less from the crystal orientation ⁇ 101>, and preferably less than 15 degrees from the crystal orientation ⁇ 101>. It is 10° or less.
  • the crystal orientation in the normal direction to the film surface of each of two measurement points adjacent to each other across a grain boundary is 15° or less from the crystal orientation ⁇ 111>, preferably 10° from the crystal orientation ⁇ 111>. It is as follows.
  • the crystal orientation difference between two measurement points adjacent to each other with a grain boundary in between is 15° or less, it can also be said that the lattice consistency across the grain boundary is high.
  • the crystal orientation difference between two adjacent measurement points exceeds 5°, the area between the two measurement points is defined as a grain boundary; There are many regions where the angle is 15° or less. Therefore, in a distribution diagram of changes in crystal orientation of a Poly-OS film, a peak of crystal orientation difference may appear at 15° or less.
  • the crystal orientation of the crystal grains contained in the Poly-OS film changes significantly within the crystal grains.
  • changes in crystal orientation occur within adjacent crystal grains so that lattice matching increases at grain boundaries.
  • the average KAM value of the Poly-OS film is 0.8° or more, and the average value of grain boundary orientation change is 40° or less.
  • the characteristics of such a Poly-OS film are completely different from those of conventional oxide semiconductor films. As described above, as a result of trial and error, the present inventors have discovered a Poly-OS film having a novel crystal structure.
  • the oxide semiconductor film according to one embodiment of the present invention that is, the Poly-OS film has a novel crystal structure. Since the Poly-OS film has high lattice matching and few defects at grain boundaries, grain boundary scattering is suppressed and bulk mobility is improved. Therefore, in the thin film transistor 10 including a Poly-OS film as a channel, grain boundary scattering is suppressed and field effect mobility is improved.
  • the thin film transistor 10 has been described above, and the thin film transistor 10 described above is a so-called top gate transistor.
  • the thin film transistor 10 can be modified in various ways.
  • the thin film transistor 10 has a structure in which the light shielding layer 105 functions as a gate electrode, and the first insulating layer 110 and the second insulating layer 120 function as gate insulating layers. Good too.
  • the thin film transistor 10 is a so-called dual gate transistor.
  • the light shielding layer 105 may be a floating electrode or may be connected to the source electrode 201.
  • the thin film transistor 10 may be a so-called bottom gate transistor in which the light shielding layer 105 functions as a main gate electrode.
  • FIG. 4 is a flowchart showing a method for manufacturing the thin film transistor 10 according to an embodiment of the present invention.
  • 5 to 12 are schematic cross-sectional views showing a method for manufacturing a thin film transistor 10 according to an embodiment of the present invention.
  • the method for manufacturing the thin film transistor 10 includes steps S1010 to S1110.
  • steps S1010 to S1110 will be explained in order, but in the method for manufacturing the thin film transistor 10, the order of the steps may be changed. Further, the method for manufacturing the thin film transistor 10 may include further steps.
  • a light shielding layer 105 having a predetermined pattern is formed on the substrate 100. Patterning of the light shielding layer 105 is performed using a photolithography method. Furthermore, a first insulating layer 110 and a second insulating layer 120 are formed on the light shielding layer 105 (see FIG. 5). The first insulating layer 110 and the second insulating layer 120 are formed using a CVD method. For example, silicon nitride and silicon oxide are deposited as the first insulating layer 110 and the second insulating layer 120, respectively. When silicon nitride is used as the first insulating layer 110, the first insulating layer 110 can block impurities diffused into the oxide semiconductor layer 140 from the substrate 100 side. When silicon oxide is used as the second insulating layer 120, the second insulating layer 120 can release oxygen through heat treatment.
  • a metal oxide film 135 is formed on the second insulating layer 120 (see FIG. 6).
  • the metal oxide film 135 is formed by a sputtering method.
  • the thickness of the metal oxide film 135 is, for example, 2 nm or more and 51 nm or less, preferably 2 nm or more and 31 nm or less, more preferably 2 nm or more and 21 nm or less, particularly preferably 2 nm or more and 11 nm or less.
  • the oxide semiconductor film 145 is formed on the metal oxide film 135 (see FIG. 6).
  • the oxide semiconductor film 145 is formed by a sputtering method.
  • the thickness of the oxide semiconductor film 145 is, for example, 10 nm or more and 100 nm or less, preferably 15 nm or more and 70 nm or less, and more preferably 15 nm or more and 40 nm or less.
  • the oxide semiconductor film 145 in step S1020 is amorphous.
  • the oxide semiconductor film 145 in order for the oxide semiconductor layer 140 to have a uniform polycrystalline structure within the substrate plane, the oxide semiconductor film 145 is preferably amorphous after film formation and before heat treatment. Therefore, the conditions for forming the oxide semiconductor film 145 are preferably such that the oxide semiconductor layer 140 immediately after formation is not crystallized as much as possible.
  • the temperature of the object to be formed (the substrate 100 and the layer formed on the substrate 100) is set to 100° C. or lower, preferably 80° C. or lower, and more preferably 50° C. or lower.
  • the oxide semiconductor film 145 is formed while controlling the temperature to be below .degree. Further, the oxide semiconductor film 145 is formed under conditions of low oxygen partial pressure.
  • the oxygen partial pressure is 2% or more and 20% or less, preferably 3% or more and 15% or less, and more preferably 3% or more and less than 10%.
  • step S1030 the oxide semiconductor film 145 is patterned (see FIG. 7). Patterning of the oxide semiconductor film 145 is performed using a photolithography method. Wet etching or dry etching may be used to etch the oxide semiconductor film 145. In wet etching, etching can be performed using an acidic etchant. As the etchant, for example, oxalic acid, PAN, sulfuric acid, hydrogen peroxide, or hydrofluoric acid can be used.
  • step S1040 heat treatment is performed on the oxide semiconductor film 145.
  • the heat treatment performed in step S1040 will be referred to as "OS annealing.”
  • the oxide semiconductor film 145 is maintained at a predetermined temperature for a predetermined time.
  • the predetermined attained temperature is 300°C or more and 500°C or less, preferably 350°C or more and 450°C or less.
  • the holding time at the final temperature is 15 minutes or more and 120 minutes or less, preferably 30 minutes or more and 60 minutes or less.
  • the oxide semiconductor film 145 is crystallized by the OS annealing, and an oxide semiconductor layer 140 having a polycrystalline structure (that is, an oxide semiconductor layer 140 including a Poly-OS film) is formed.
  • step S1045 the metal oxide film 135 is patterned to form the metal oxide layer 130 (FIG. 8).
  • the metal oxide film 135 is etched using the oxide semiconductor layer 140 as a mask.
  • a photolithography process can be omitted.
  • Wet etching or dry etching may be used to etch the metal oxide film 135.
  • DHF diluted hydrofluoric acid
  • the gate insulating layer 150 is formed on the oxide semiconductor layer 140 (see FIG. 9).
  • Gate insulating layer 150 is formed using a CVD method. For example, silicon oxide is deposited as the gate insulating layer 150. In order to reduce defects in the gate insulating layer 150, the gate insulating layer 150 may be formed at a film forming temperature of 350° C. or higher. The thickness of the gate insulating layer 150 is 50 nm or more and 300 nm or less, preferably 60 nm or more and 200 nm or less, and more preferably 70 nm or more and 150 nm or less. After forming the gate insulating layer 150, a process of introducing oxygen into a part of the gate insulating layer 150 may be performed.
  • step S1060 heat treatment is performed on the oxide semiconductor layer 140.
  • the heat treatment performed in step S1060 will be referred to as "oxidation annealing.”
  • oxidation annealing When the gate insulating layer 150 is formed on the oxide semiconductor layer 140, many oxygen vacancies are generated on the top and side surfaces of the oxide semiconductor layer 140.
  • oxygen is supplied from the second insulating layer 120 and the gate insulating layer 150 to the oxide semiconductor layer 140, and oxygen defects are repaired.
  • a gate electrode 160 having a predetermined pattern is formed on the gate insulating layer 150 (see FIG. 10).
  • the gate electrode 160 is formed by a sputtering method or an atomic layer deposition method, and patterning of the gate electrode 160 is performed using a photolithography method.
  • a source region S and a drain region D are formed in the oxide semiconductor layer 140 (see FIG. 10).
  • the source region S and drain region D are formed by ion implantation.
  • impurities are implanted into the oxide semiconductor layer 140 through the gate insulating layer 150 using the gate electrode 160 as a mask.
  • the impurity to be implanted for example, argon (Ar), phosphorus (P), boron (B), or the like is used.
  • oxygen vacancies are generated by ion implantation, and hydrogen is trapped in the generated oxygen vacancies. This reduces the resistance of the source region S and drain region D.
  • no impurity is implanted, so oxygen vacancies are not generated and the resistance of the channel region CH does not decrease.
  • impurities are implanted into the oxide semiconductor layer 140 through the gate insulating layer 150, so impurities such as argon (Ar), phosphorus (P), or boron (B) are also implanted in the gate insulating layer 150. may be included.
  • a third insulating layer 170 and a fourth insulating layer 180 are formed on the gate insulating layer 150 and the gate electrode 160 (see FIG. 11).
  • the third insulating layer 170 and the fourth insulating layer 180 are formed using a CVD method. For example, silicon oxide and silicon nitride are deposited as the third insulating layer 170 and the fourth insulating layer 180, respectively.
  • the thickness of the third insulating layer 170 is 50 nm or more and 500 nm or less.
  • the thickness of the fourth insulating layer 180 is also 50 nm or more and 500 nm or less.
  • openings 171 and 173 are formed in the gate insulating layer 150, the third insulating layer 170, and the fourth insulating layer 180 (see FIG. 12). By forming the openings 171 and 173, the source region S and drain region D of the oxide semiconductor layer 140 are exposed.
  • step S1110 the source electrode 201 is formed on the fourth insulating layer 180 and inside the opening 171, and the drain electrode 203 is formed on the fourth insulating layer 180 and inside the opening 173.
  • Source electrode 201 and drain electrode 203 are formed as the same layer. Specifically, the source electrode 201 and the drain electrode 203 are formed by patterning one formed conductive film. Through the above steps, the thin film transistor 10 shown in FIG. 2 is manufactured.
  • the method for manufacturing the thin film transistor 10 has been described above, the method for manufacturing the thin film transistor 10 is not limited to this.
  • the oxide semiconductor layer 140 includes a Poly-OS film having a novel crystal structure. Since the Poly-OS film has high lattice matching and contains many crystal grain boundaries with few defects, grain boundary scattering is suppressed. Therefore, the field effect mobility of the thin film transistor 10 is improved.
  • FIG. 13 is a schematic diagram showing an electronic device 1000 according to an embodiment of the present invention. Specifically, FIG. 13 shows a smartphone that is an example of the electronic device 1000.
  • Electronic device 1000 includes a display device 1100 with curved sides.
  • the display device 1100 includes a plurality of pixels for displaying images, and the plurality of pixels are controlled by a pixel circuit, a driving circuit, and the like.
  • the pixel circuit and the drive circuit include the thin film transistor 10 described in the first embodiment. Since the thin film transistor 10 has high field effect mobility, it can improve the responsiveness of the pixel circuit and the drive circuit, and as a result, the performance of the electronic device 1000 can be improved.
  • the electronic device 1000 is not limited to a smartphone.
  • the electronic device 1000 also includes, for example, a watch, a tablet, a notebook computer, a car navigation system, or an electronic device having a display device such as a television.
  • the thin film transistor 10 described in the first embodiment can be applied to any electronic device, regardless of whether or not it has a display device.
  • the Poly-OS film will be explained in more detail based on the prepared sample.
  • sample In the sample described below, an oxide semiconductor film was formed on a substrate using a sputtering process and an OS annealing process. In addition, in the sputtering process, a sputtering target in which the atomic ratio of indium to all metal elements contained in the sintered body was 70% was used in both Examples and Comparative Examples. In all samples, the chemical composition of the oxide semiconductor film after the OS annealing process was similar to the chemical composition of the sputtering target.
  • Example 1 A laminated film (AlO x /SiO x ) in which an aluminum oxide film was formed on a silicon oxide film was formed as a base film on a glass substrate.
  • An oxide semiconductor film was formed to a thickness of 30 nm by a sputtering process on the glass substrate on which the base film was formed.
  • the oxygen partial pressure during film formation was 5%, and the substrate temperature was controlled so that the substrate temperature during film formation was 100° C. or less.
  • the formed oxide semiconductor film was subjected to an OS annealing process in an air atmosphere. In the annealing process, the final temperature was controlled between 350° C. and 450° C., and the final temperature was maintained for 60 minutes (“Example 1-1” and “Example 1-2”).
  • Example 2 A laminated film (AlO x /SiO x ) in which an aluminum oxide film was formed on a silicon oxide film was formed as a base film on a glass substrate.
  • an oxide semiconductor film was formed to a thickness of 30 nm ("Example 2-1"), 25 nm ("Example 2-2"), or 20 nm (“Example 2-3") by a sputtering process. ”) was deposited.
  • the oxygen partial pressure during film formation was 3%, and the substrate temperature was controlled so that the substrate temperature during film formation was 100° C. or less.
  • the formed oxide semiconductor film was subjected to an OS annealing process in an air atmosphere. In the annealing process, the final temperature was controlled between 350° C. and 450° C., and the final temperature was maintained for 60 minutes.
  • Example 3 A laminated film (AlO x /SiO x ) in which an aluminum oxide film was formed on a silicon oxide film was formed as a base film on a glass substrate.
  • An oxide semiconductor film with a thickness of 15 nm was formed by a sputtering process on the glass substrate on which the base film was formed.
  • the oxygen partial pressure during film formation was 3%, and the substrate temperature was controlled so that the substrate temperature during film formation was 100° C. or less.
  • the formed oxide semiconductor film was subjected to an OS annealing process in an air atmosphere. In the annealing process, the final temperature was controlled between 350° C. and 450° C., and the final temperature was maintained for 60 minutes (“Example 3-1” and “Example 3-2”).
  • Example 4 A laminated film (AlO x /SiO x ) in which an aluminum oxide film was formed on a silicon oxide film was formed as a base film on a glass substrate. Note that before forming the aluminum oxide film, the silicon oxide film was subjected to surface treatment by a wet process. Further, after the aluminum oxide film was formed, the aluminum oxide film was subjected to surface treatment using plasma ("Example 4-1") or not ("Example 4-2"). An oxide semiconductor film with a thickness of 15 nm was formed by a sputtering process on the glass substrate on which the base film was formed. The oxygen partial pressure during film formation was 3%, and the substrate temperature was controlled so that the substrate temperature during film formation was 100° C. or less. Thereafter, the formed oxide semiconductor film was subjected to an OS annealing process in an air atmosphere. In the annealing process, the final temperature was controlled between 350° C. and 450° C., and the final temperature was maintained for 60 minutes.
  • An oxide semiconductor film was formed to a thickness of 50 nm on a quartz substrate by a sputtering process.
  • the oxygen partial pressure during film formation was 10%, and the substrate temperature was not controlled during film formation.
  • the formed oxide semiconductor film was subjected to an OS annealing process in an air atmosphere. In the annealing process, the final temperature was controlled between 350° C. and 450° C., and the final temperature was maintained for 60 minutes.
  • Table 1 summarizes the differences in process conditions for each sample produced.
  • Crystal orientation analysis using EBSD method The crystal orientation of the oxide semiconductor film of each sample was analyzed using the EBSD method. The measurement conditions of the EBSD method are as shown in Table 2. Further, the crystal orientation was analyzed using OIM-Analysis (ver. 7.1) manufactured by TSL Solutions Co., Ltd. For orientation of the crystal structure, a crystal structure file of 14388 bixbite structure of ICSD (Inorganic Crystal Structure Database: Chemical Information Association) was used. As a result of measurement and analysis, when the CI value was 0.6 or more, it was determined that the pattern obtained was sufficiently clear and the crystal orientation was identified as a bixbite structure.
  • Example IPF maps in the normal direction (ND direction) to the film surface of the oxide semiconductor films of 4-2 and Comparative Example are shown in FIGS. 14 to 22 and 33, respectively.
  • a grain boundary is shown as a black line, indicating that a grain boundary exists when the crystal orientation difference between two adjacent measurement points exceeds 5°.
  • the crystal orientation of each measurement point in the normal direction to the surface of the substrate (or the surface of the oxide semiconductor film) is classified according to the index. Specifically, the crystal orientation of each measurement point in the normal direction of the surface of the substrate is divided based on crystal orientation ⁇ 001>, crystal orientation ⁇ 101>, and crystal orientation ⁇ 111>.
  • each oxide semiconductor film includes a plurality of crystal grains separated by grain boundaries according to the above definition.
  • the oxide semiconductor film of the example is a Poly-OS film in which the crystal orientation changes within the crystal grains.
  • crystal orientation ⁇ 001>, crystal orientation ⁇ 101>, and crystal orientation ⁇ 111> were included in one crystal grain. can do. That is, at least one crystal grain of the oxide semiconductor film of the example shown in FIGS.
  • the oxide semiconductor film of the comparative example shown in FIG. 33 is a conventional oxide semiconductor film in which the crystal orientation does not change within the crystal grains.
  • the oxide semiconductor film of the example and the oxide semiconductor film of the comparative example have the same bixbite crystal structure, but the oxide semiconductor film of the example and the oxide semiconductor film of the comparative example differ. , the characteristics of the crystal orientation of the crystal grains contained in each are significantly different.
  • Example 1-1, Example 1-2, Example 2-1, Example 2-2, Example 2-3, Example 3-1, Example 3-2, Example 4-1, Example Graphs showing the distribution of crystal orientation differences of the oxide semiconductor films of 4-2 and Comparative Example are shown in FIGS. 23 to 31 and 34, respectively.
  • Each of FIGS. 23 to 31 and 34 includes a distribution diagram of all adjacent point orientation changes ("(A)" in each diagram), a distribution diagram of KAM values ("(B)” in each diagram), and a distribution map of grain boundary orientation change (“(C)” in each figure) are shown.
  • the distribution map of all adjacent point orientation changes shows all crystal orientation differences between two adjacent measurement points.
  • the grain boundary parameter PGB is a parameter representing the ratio of the amount of change in crystal orientation at a grain boundary to the amount of change in crystal orientation within a crystal grain.
  • the grain boundary parameter PGB is large, it means that the local change in crystal orientation within the grain is small and the difference in crystal orientation between two measurement points adjacent to each other across the grain boundary is large.
  • the grain boundary parameter PGB approaches 1
  • the oxide semiconductor film has higher lattice matching and includes more grain boundaries with fewer defects.
  • Table 3 shows the average value of KAM value, average value of grain boundary orientation change, and grain boundary parameter PGB of the oxide semiconductor films of Examples and Comparative Examples.
  • the average KAM value was 1.4° or more in all the oxide semiconductor films of the examples.
  • the average KAM value of the oxide semiconductor film of the comparative example was less than 1.0°, which was significantly different from the average KAM value of the Poly-OS film.
  • the average value of grain boundary orientation change was 37° or less.
  • the average value of the grain boundary orientation change in the oxide semiconductor film of the comparative example was more than 40°.
  • the grain boundary parameter PGB was 30 or less.
  • the average value of grain boundary orientation change in the oxide semiconductor film of the comparative example greatly exceeded 30.
  • the lattice matching between two adjacent crystal grains at a grain boundary is low. Therefore, in conventional oxide semiconductor films, many defects exist at crystal grain boundaries.
  • a Poly-OS film the crystal orientations within two adjacent crystal grains change so that lattice matching increases at the grain boundaries. As a result, the Poly-OS film has high lattice matching at grain boundaries and fewer defects.
  • FIG. 32 shows a graph showing the correlation between the average KAM value and the field effect mobility in the thin film transistor including the oxide semiconductor film of the example.

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Abstract

薄膜トランジスタは、基板と、基板の上に設けられた金属酸化物層と、金属酸化物層と接して設けられ、複数の結晶粒を含む酸化物半導体層と、酸化物半導体層の上に設けられたゲート電極と、酸化物半導体層とゲート電極との間に設けられたゲート絶縁層と、を含み、複数の結晶粒は、ＥＢＳＤ（電子線後方散乱回折）法によって取得される隣接する２つの測定点の結晶方位差が５°を超える結晶粒界を含み、ＥＢＳＤ法によって算出されるＫＡＭ値の平均値が、１．４°以上である。

Description

薄膜トランジスタおよび電子機器
　本発明の一実施形態は、多結晶構造を有する酸化物半導体（Ｐｏｌｙ－ＯＳ）膜を含む薄膜トランジスタに関する。また、本発明の一実施形態は、薄膜トランジスタを含む電子機器に関する。
　近年、アモルファスシリコン、低温ポリシリコン、および単結晶シリコンなどを用いたシリコン半導体膜に替わり、酸化物半導体膜をチャネルとして用いる薄膜トランジスタの開発が進められている（例えば、特許文献１～特許文献６参照）。このような酸化物半導体膜を含む薄膜トランジスタは、アモルファスシリコン膜を含む薄膜トランジスタと同様に、単純な構造かつ低温プロセスで形成することができる。また、酸化物半導体膜を含む薄膜トランジスタは、アモルファスシリコン膜を含む薄膜トランジスタよりも高い電界効果移動度を有することが知られている。
特開２０２１－１４１３３８号公報 特開２０１４－０９９６０１号公報 特開２０２１－１５３１９６号公報 特開２０１８－００６７３０号公報 特開２０１６－１８４７７１号公報 特開２０２１－１０８４０５号公報
　しかしながら、従来の酸化物半導体膜を含む薄膜トランジスタの電界効果移動度は、結晶性を有する酸化物半導体膜を用いた場合であってもそれ程大きくはない。そのため、薄膜トランジスタに用いられる酸化物半導体膜の結晶構造を改良し、薄膜トランジスタの電界効果移動度の向上が望まれていた。
　本発明の一実施形態は、上記問題に鑑み、本発明の一実施形態は、新規結晶構造を有する酸化物半導体膜を含む薄膜トランジスタを提供することを目的の一つとする。また、本発明の一実施形態は、薄膜トランジスタを含む電子機器に関する。
　本発明の一実施形態に係る薄膜トランジスタは、基板と、基板の上に設けられた金属酸化物層と、金属酸化物層と接して設けられ、複数の結晶粒を含む酸化物半導体層と、酸化物半導体層の上に設けられたゲート電極と、酸化物半導体層とゲート電極との間に設けられたゲート絶縁層と、を含み、複数の結晶粒は、ＥＢＳＤ（電子線後方散乱回折）法によって取得される隣接する２つの測定点の結晶方位差が５°を超える結晶粒界を含み、ＥＢＳＤ法によって算出されるＫＡＭ値の平均値が、１．４°以上である。
　本発明の一実施形態に係る電子機器は、上記薄膜トランジスタを含む。
本発明の一実施形態に係る薄膜トランジスタの構成を示す模式的な断面図である。 本発明の一実施形態に係る薄膜トランジスタの構成を示す模式的な平面図である。 ＥＢＳＤ法を用いた結晶方位解析により取得される本発明の一実施形態に係る酸化物半導体膜の膜面に対して法線方向（ＮＤ方向）のＩＰＦマップである。 本発明の一実施形態に係る薄膜トランジスタの製造方法を示すフローチャートである。 本発明の一実施形態に係る薄膜トランジスタの製造方法を示す模式的な断面図である。 本発明の一実施形態に係る薄膜トランジスタの製造方法を示す模式的な断面図である。 本発明の一実施形態に係る薄膜トランジスタの製造方法を示す模式的な断面図である。 本発明の一実施形態に係る薄膜トランジスタの製造方法を示す模式的な断面図である。 本発明の一実施形態に係る薄膜トランジスタの製造方法を示す模式的な断面図である。 本発明の一実施形態に係る薄膜トランジスタの製造方法を示す模式的な断面図である。 本発明の一実施形態に係る薄膜トランジスタの製造方法を示す模式的な断面図である。 本発明の一実施形態に係る薄膜トランジスタの製造方法を示す模式的な断面図である。 本発明の一実施形態に係る電子機器を示す模式図である。 ＥＢＳＤ法を用いた結晶方位解析により取得される実施例１－１の酸化物半導体膜の膜面に対して法線方向（ＮＤ方向）のＩＰＦマップである。 ＥＢＳＤ法を用いた結晶方位解析により取得される実施例１－２の酸化物半導体膜の膜面に対して法線方向（ＮＤ方向）のＩＰＦマップである。 ＥＢＳＤ法を用いた結晶方位解析により取得される実施例２－１の酸化物半導体膜の膜面に対して法線方向（ＮＤ方向）のＩＰＦマップである。 ＥＢＳＤ法を用いた結晶方位解析により取得される実施例２－２の酸化物半導体膜の膜面に対して法線方向（ＮＤ方向）のＩＰＦマップである。 ＥＢＳＤ法を用いた結晶方位解析により取得される実施例２－３の酸化物半導体膜の膜面に対して法線方向（ＮＤ方向）のＩＰＦマップである。 ＥＢＳＤ法を用いた結晶方位解析により取得される実施例３－１の酸化物半導体膜の膜面に対して法線方向（ＮＤ方向）のＩＰＦマップである。 ＥＢＳＤ法を用いた結晶方位解析により取得される実施例３－２の酸化物半導体膜の膜面に対して法線方向（ＮＤ方向）のＩＰＦマップである。 ＥＢＳＤ法を用いた結晶方位解析により取得される実施例４－１の酸化物半導体膜の膜面に対して法線方向（ＮＤ方向）のＩＰＦマップである。 ＥＢＳＤ法を用いた結晶方位解析により取得される実施例４－２の酸化物半導体膜の膜面に対して法線方向（ＮＤ方向）のＩＰＦマップである。 実施例１－１の酸化物半導体膜における全隣接点方位変化の分布図、ＫＡＭ値の分布図、および結晶粒界方位変化の分布図を表すグラフである。 実施例１－２の酸化物半導体膜における全隣接点方位変化の分布図、ＫＡＭ値の分布図、および結晶粒界方位変化の分布図を表すグラフである。 実施例２－１の酸化物半導体膜における全隣接点方位変化の分布図、ＫＡＭ値の分布図、および結晶粒界方位変化の分布図を表すグラフである。 実施例２－２の酸化物半導体膜における全隣接点方位変化の分布図、ＫＡＭ値の分布図、および結晶粒界方位変化の分布図を表すグラフである。 実施例２－３の酸化物半導体膜における全隣接点方位変化の分布図、ＫＡＭ値の分布図、および結晶粒界方位変化の分布図を表すグラフである。 実施例３－１の酸化物半導体膜における全隣接点方位変化の分布図、ＫＡＭ値の分布図、および結晶粒界方位変化の分布図を表すグラフである。 実施例３－２の酸化物半導体膜における全隣接点方位変化の分布図、ＫＡＭ値の分布図、および結晶粒界方位変化の分布図を表すグラフである。 実施例４－１の酸化物半導体膜における全隣接点方位変化の分布図、ＫＡＭ値の分布図、および結晶粒界方位変化の分布図を表すグラフである。 実施例４－２の酸化物半導体膜における全隣接点方位変化の分布図、ＫＡＭ値の分布図、および結晶粒界方位変化の分布図を表すグラフである。 実施例の酸化物半導体膜を含む薄膜トランジスタにおいて、ＫＡＭ値の平均値と電界効果移動度との相関関係を示すグラフである。 ＥＢＳＤ法を用いた結晶方位解析により取得される比較例の酸化物半導体膜の膜面に対して法線方向（ＮＤ方向）のＩＰＦマップである。 比較例の酸化物半導体膜における全隣接点方位変化の分布図、ＫＡＭ値の分布図、および結晶粒界方位変化の分布図を表すグラフである。
　以下に、本発明の各実施形態について、図面を参照しつつ説明する。以下の開示はあくまで一例にすぎない。当業者が、発明の主旨を保ちつつ、実施形態の構成を適宜変更することによって容易に想到し得る構成は、当然に本発明の範囲に含有される。図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合がある。しかし、図示された形状はあくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
　本明細書において、基板から酸化物半導体層に向かう方向を上または上方という。逆に、酸化物半導体層から基板に向かう方向を下または下方という。このように、説明の便宜上、上方または下方という語句を用いて説明するが、例えば、基板と酸化物半導体層との上下関係が図示と逆になるように配置されてもよい。以下の説明で、例えば基板上の酸化物半導体層という表現は、上記のように基板と酸化物半導体層との上下関係を説明しているに過ぎず、基板と酸化物半導体層との間に他の部材が配置されていてもよい。上方または下方は、複数の層が積層された構造における積層順を意味するものであり、薄膜トランジスタの上方の画素電極と表現する場合、平面視において、薄膜トランジスタと画素電極とが重ならない位置関係であってもよい。一方、薄膜トランジスタの鉛直上方の画素電極と表現する場合は、平面視において、薄膜トランジスタと画素電極とが重なる位置関係を意味する。
　本明細書において、「膜」という用語と、「層」という用語とは、場合により、互いに入れ替えることができる。
　「表示装置」とは、電気光学層を用いて映像を表示する構造体を指す。例えば、表示装置という用語は、電気光学層を含む表示パネルを指す場合もあり、または表示セルに対して他の光学部材（例えば、偏光部材、バックライト、タッチパネル等）を装着した構造体を指す場合もある。「電気光学層」には、技術的な矛盾が生じない限り、液晶層、エレクトロルミネセンス（ＥＬ）層、エレクトロクロミック（ＥＣ）層、電気泳動層が含まれ得る。したがって、後述する実施形態について、表示装置として、液晶層を含む液晶表示装置、および有機ＥＬ層を含む有機ＥＬ表示装置を例示して説明するが、本実施形態における構造は、上述した他の電気光学層を含む表示装置へ適用することができる。
　本明細書において「αはＡ、ＢまたはＣを含む」、「αはＡ、ＢおよびＣのいずれかを含む」、「αはＡ、ＢおよびＣからなる群から選択される一つを含む」、といった表現は、特に明示が無い限り、αがＡ～Ｃの複数の組み合わせを含む場合を排除しない。さらに、これらの表現は、αが他の要素を含む場合も排除しない。
　なお、以下の各実施形態は、技術的な矛盾を生じない限り、互いに組み合わせることができる。
＜第１実施形態＞
　図１～図１２を参照して、本発明の一実施形態に係る薄膜トランジスタ１０について説明する。薄膜トランジスタ１０は、例えば、表示装置、マイクロプロセッサ（Ｍｉｃｒｏ－Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ：ＭＰＵ）などの集積回路（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ：ＩＣ）、またはメモリ回路などに用いることができる。
［１．薄膜トランジスタ１０の構成］
　図１および図２を参照して、本発明の一実施形態に係る薄膜トランジスタ１０の構成について説明する。図１は、本発明の一実施形態に係る薄膜トランジスタ１０の構成を示す模式的な断面図である。図２は、本発明の一実施形態に係る薄膜トランジスタの構成を示す模式的な平面図である。具体的には、図１は、図２のＡ－Ａ’線に沿って切断された断面図である。
　図１に示すように、薄膜トランジスタ１０は、基板１００、遮光層１０５、第１の絶縁層１１０、第２の絶縁層１２０、金属酸化物層１３０、酸化物半導体層１４０、ゲート絶縁層１５０、ゲート電極１６０、第３の絶縁層１７０、第４の絶縁層１８０、ソース電極２０１、およびドレイン電極２０３を含む。遮光層１０５は、基板１００の上に設けられている。第１の絶縁層１１０は、遮光層１０５の上面および端面を覆い、基板１００の上に設けられている。第２の絶縁層１２０は、第１の絶縁層１１０の上に設けられている。酸化物半導体層１４０は、第２の絶縁層１２０の上に設けられている。ゲート絶縁層１５０は、酸化物半導体層１４０の上面および端面を覆い、第２の絶縁層１２０の上に設けられている。ゲート電極１６０は、酸化物半導体層１４０と重畳し、ゲート絶縁層１５０の上に設けられている。第３の絶縁層１７０は、ゲート電極１６０の上面および端面を覆い、ゲート絶縁層１５０の上に設けられている。第４の絶縁層１８０は、第３の絶縁層１７０の上に設けられている。ゲート絶縁層１５０、第３の絶縁層１７０、および第４の絶縁層１８０には、酸化物半導体層１４０の上面の一部が露出される開口１７１および１７３が設けられている。ソース電極２０１は、第４の絶縁層１８０の上および開口１７１の内部に設けられ、酸化物半導体層１４０と接している。同様に、ドレイン電極２０３は、第４の絶縁層１８０の上および開口１７３の内部に設けられ、酸化物半導体層１４０と接している。なお、以下では、ソース電極２０１およびドレイン電極２０３を特に区別しない場合、これらを併せてソース・ドレイン電極２００という場合がある。
　酸化物半導体層１４０は、ゲート電極１６０を基準として、ソース領域Ｓ、ドレイン領域Ｄ、およびチャネル領域ＣＨに区分される。すなわち、酸化物半導体層１４０は、ゲート電極１６０と重畳するチャネル領域ＣＨ、ならびにゲート電極１６０と重畳しないソース領域Ｓおよびドレイン領域Ｄを含む。酸化物半導体層１４０の膜厚方向において、チャネル領域ＣＨの端部は、ゲート電極１６０の端部と一致している。チャネル領域ＣＨは、半導体の性質を有する。ソース領域Ｓおよびドレイン領域Ｄの各々は、導体の性質を有する。そのため、ソース領域Ｓおよびドレイン領域Ｄの電気伝導度は、チャネル領域ＣＨの電気伝導度よりも大きい。ソース電極２０１およびドレイン電極２０３は、それぞれ、ソース領域Ｓおよびドレイン領域Ｄと接しており、酸化物半導体層１４０と電気的に接続されている。また、酸化物半導体層１４０は、単層構造であってもよく、積層構造であってもよい。
　図２に示すように、遮光層１０５およびゲート電極１６０の各々は、Ｄ１方向に一定の幅を有し、Ｄ１方向に直交するＤ２方向に延在している。Ｄ１方向において、遮光層１０５の幅は、ゲート電極１６０の幅よりも大きい。チャネル領域ＣＨは、遮光層１０５と完全に重畳している。薄膜トランジスタ１０において、Ｄ１方向は、酸化物半導体層１４０を介して、ソース電極２０１からドレイン電極２０３へ電流が流れる方向に対応する。そのため、チャネル領域ＣＨのＤ１方向の長さがチャネル長Ｌであり、チャネル領域ＣＨのＤ２方向の幅がチャネル幅Ｗである。
　基板１００は、薄膜トランジスタ１０を構成する各層を支持することができる。基板１００として、例えば、ガラス基板、石英基板、またはサファイア基板などの透光性を有する剛性基板を用いることができる。また、基板として、シリコン基板などの透光性を有しない剛性基板を用いることもできる。また、基板として、ポリイミド樹脂基板、アクリル樹脂基板、シロキサン樹脂基板、またはフッ素樹脂基板などの透光性を有する可撓性基板を用いることができる。基板１００の耐熱性を向上させるために、上記の樹脂基板に不純物を導入してもよい。なお、上述した剛性基板または可撓性基板の上に酸化シリコン膜または窒化シリコン膜が成膜された基板を、基板１００として用いることもできる。
　遮光層１０５は、外光を反射または吸収することができる。上述したように、遮光層１０５は、酸化物半導体層１４０のチャネル領域ＣＨよりも大きい面積を有して設けられているため、チャネル領域ＣＨに入射する外光を遮光することができる。遮光層１０５として、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、もしくはタングステン（Ｗ）、またはこれらの合金もしくはこれらの化合物などを用いることができる。また、遮光層１０５として、導電性が不要である場合には、必ずしも金属を含まなくてもよい。例えば、遮光層１０５として、黒色樹脂でなるブラックマトリクスを用いることもできる。また、遮光層１０５は、単層構造であってもよく、積層構造であってもよい。例えば、遮光層１０５は、赤色カラーフィルタ、緑色カラーフィルタ、および青色カラーフィルタの積層構造であってもよい。
　第１の絶縁層１１０、第２の絶縁層１２０、第３の絶縁層１７０、および第４の絶縁層１８０は、酸化物半導体層１４０へ不純物が拡散されることを防止することができる。具体的には、第１の絶縁層１１０および第２の絶縁層１２０は、基板１００に含まれる不純物の拡散を防止し、第３の絶縁層１７０および第４の絶縁層１８０は、外部から侵入する不純物（例えば、水など）の拡散を防止することができる。第１の絶縁層１１０、第２の絶縁層１２０、第３の絶縁層１７０、および第４の絶縁層１８０の各々として、例えば、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化シリコン（ＳｉＮｘ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）、窒化酸化アルミニウム（ＡｌＮｘＯｙ）、窒化アルミニウム（ＡｌＮｘ）などが用いられる。ここで、酸化窒化シリコン（ＳｉＯｘＮｙ）および酸化窒化アルミニウム（ＡｌＯｘＮｙ）は、それぞれ、酸素（Ｏ）よりも少ない比率（ｘ＞ｙ）の窒素（Ｎ）を含有するシリコン化合物およびアルミニウム化合物である。また、窒化酸化シリコン（ＳｉＮｘＯｙ）および窒化酸化アルミニウム（ＡｌＮｘＯｙ）は、窒素よりも少ない比率（ｘ＞ｙ）の酸素を含有するシリコン化合物およびアルミニウム化合物である。また、第１の絶縁層１１０、第２の絶縁層１２０、第３の絶縁層１７０、および第４の絶縁層１８０は、それぞれ単層構造であってもよく、積層構造であってもよい。
　また、第１の絶縁層１１０、第２の絶縁層１２０、第３の絶縁層１７０、および第４の絶縁層１８０の各々は、平坦化する機能を備えていてもよく、熱処理によって酸素を放出する機能を備えていてもよい。例えば、第２の絶縁層１２０が熱処理によって酸素を放出する機能を備える場合、薄膜トランジスタ１０の製造工程において行われる熱処理によって、第２の絶縁層１２０から酸素が放出され、酸化物半導体層１４０に放出された酸素を供給することができる。
　ゲート電極１６０、ソース電極２０１、およびドレイン電極２０３は、導電性を有する。ゲート電極１６０、ソース電極２０１、およびドレイン電極２０３の各々として、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、もしくはビスマス（Ｂｉ）、またはこれらの合金もしくはこれらの化合物を用いることができる。ゲート電極１６０、ソース電極２０１、およびドレイン電極２０３の各々は、単層構造であってもよく、積層構造であってもよい。
　ゲート絶縁層１５０は、絶縁性を有する酸化物を含む。具体的には、ゲート絶縁層１５０として、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、酸化アルミニウム（ＡｌＯｘ）、または酸化窒化アルミニウム（ＡｌＯｘＮｙ）などが用いられる。ゲート絶縁層１５０は、化学量論比に近い組成を有することが好ましい。また、ゲート絶縁層１５０は、欠陥が少ないことが好ましい。例えば、ゲート絶縁層１５０として、電子スピン共鳴法（ＥＳＲ）で評価したときに欠陥が観測されない酸化物が用いられてもよい。
　金属酸化物層１３０は、絶縁性を有する金属酸化物を含む。具体的には、金属酸化物層１３０として、バンドギャップが４ｅＶ以上の金属酸化物が用いられる。また、金属酸化物層１３０として、例えば、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、スカンジウム（Ｓｃ）、ガリウム（Ｇａ）、ゲルマニウム（Ｇｅ）、ストロンチウム（Ｓｒ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、バリウム（Ｂａ）、ハフニウム（Ｈｆ）、コバルト（Ｃｏ）、およびランタノイド系元素から選ばれた１つまたは複数の金属元素を含む金属酸化物が用いられる。特に、金属酸化物層１３０として、アルミニウムを含む金属酸化物（例えば、酸化アルミニウムなど）が用いられることが好ましい。アルミニウムを含む金属酸化物は、酸素または水素などのガスに対する高いバリア性を有する。
　また、金属酸化物層１３０は、酸化物半導体層１４０のバッファー層として機能することもできる。例えば、金属酸化物層１３０と接する酸化物半導体層１４０に対して熱処理を行うことにより、酸化物半導体層１４０の結晶性を向上させることができる。
　続いて、酸化物半導体層１４０に用いられる新規な結晶構造を有する酸化物半導体膜について説明する。
［２．酸化物半導体膜の構成］
［２－１．酸化物半導体膜の組成］
　酸化物半導体膜は、インジウム（Ｉｎ）と、インジウムを除く、少なくとも１つ以上の金属元素（Ｍ）と、を含む。酸化物半導体膜の組成比は、インジウムおよび少なくとも１つ以上の金属元素の原子比が式（１）を満たすことが好ましい。換言すると、酸化物半導体膜に占める全金属元素に対するインジウムの比率は、５０％以上であることが好ましい。インジウムの比率を高くすることにより、結晶性を有する酸化物半導体膜を形成することができる。また、酸化物半導体膜の結晶構造は、ビックスバイト型構造を有することが好ましい。インジウムの比率を高くすることにより、ビックスバイト型構造を有する酸化物半導体膜を形成することができる。
Figure JPOXMLDOC01-appb-M000001
　なお、インジウム以外の金属元素は、１種類の金属元素に限られない。インジウム以外の元素には、複数の種類の金属元素が含まれていてもよい。
　酸化物半導体膜の詳細な製造方法は後述するが、酸化物半導体膜は、スパッタリング法を用いて形成することができる。スパッタリングによって形成される酸化物半導体膜の組成は、スパッタリングターゲットの組成に依存する。上述した組成を有するスパッタリングターゲットでは、スパッタリングによって金属元素の組成ずれのない酸化物半導体膜を形成することができる。そのため、酸化物半導体膜の金属元素（インジウムおよびその他の金属元素）の組成が、スパッタリングターゲットの金属元素の組成と同様であるとしてもよい。例えば、酸化物半導体膜の金属元素の組成は、スパッタリングターゲットの金属元素の組成に基づき特定することができる。なお、酸化物半導体膜に含まれる酸素は、スパッタリングのプロセス条件などにより変化するため、この限りではない。
　また、酸化物半導体膜の金属元素の組成は、蛍光Ｘ線分析または電子プローブマイクロアナライザ（Ｅｌｅｃｔｒｏｎ　Ｐｒｏｂｅ　Ｍｉｃｒｏ　Ａｎａｌｙｚｅｒ：ＥＰＭＡ）分析などを用いて特定することもできる。さらに、酸化物半導体膜は、多結晶構造を有するため、Ｘ線回折（Ｘ－ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ：ＸＲＤ）法を用いて、酸化物半導体膜の組成を特定してもよい。具体的には、ＸＲＤ法から取得された酸化物半導体膜の結晶構造および格子定数に基づき、酸化物半導体膜の金属元素の組成を特定することができる。
［２－２．酸化物半導体膜の結晶構造］
　酸化物半導体膜は、複数の結晶粒を含む多結晶構造を有する。詳細は後述するが、Ｐｏｌｙ－ＯＳ（Ｐｏｌｙ－ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術を用いることにより、従来と異なる新規な多結晶構造を有する酸化物半導体膜を形成することができる。そのため、以下では、従来の多結晶構造を有する酸化物半導体膜と区別するため、本実施形態に係る多結晶構造を有する酸化物半導体膜をＰｏｌｙ－ＯＳ膜という場合がある。
　Ｐｏｌｙ－ＯＳ膜に含まれる結晶粒は、複数の結晶子からなっていてもよい。結晶子径は特に限定されないが、好ましくは１ｎｍ以上であり、より好ましくは１０ｎｍ以上であり、さらに好ましくは１０ｎｍ以上である。結晶子径は、電子線回折法またはＸＲＤ法などを用いて取得することができる。
　Ｐｏｌｙ－ＯＳ膜の結晶構造は特に限定されないが、好ましくはビックスバイト型構造である。Ｐｏｌｙ－ＯＳ膜の結晶構造は、ＸＲＤ法または電子線回折法を用いて特定することができる。
　なお、Ｐｏｌｙ－ＯＳ膜では、複数の結晶粒が１種類の結晶構造を有していてもよく、複数の種類の結晶構造を有していてもよい。Ｐｏｌｙ－ＯＳ膜が複数の種類の結晶構造を有する場合、複数の種類の結晶構造の１つはビックスバイト型構造であることが好ましい。
　Ｐｏｌｙ－ＯＳ膜の結晶構造は、従来の多結晶構造を有する酸化物半導体膜の結晶構造と異なる。具体的には、本発明者らは、Ｐｏｌｙ－ＯＳ膜に含まれる結晶粒が、従来の酸化物半導体膜に含まれる結晶粒と異なる特徴があることを見出した。このようなＰｏｌｙ－ＯＳ膜の特徴は、電子線後方散乱回折（Ｅｌｅｃｔｒｏｎ　Ｂａｃｋｓｃａｔｔｅｒ　Ｄｉｆｆｒａｃｔｉｏｎ：ＥＢＳＤ）法を用いて測定することができる。そこで、以下、ＥＢＳＤ法による酸化物半導体膜の測定について説明する。
［２－２－１．ＥＢＳＤ法］
　ＥＢＳＤ法とは、被測定対象物に電子線を照射し、被測定対象物が有する結晶構造の各結晶面で生じた電子線後方散乱回折を解析し、被測定対象物の測定領域における結晶構造を測定する分析方法である。ＥＢＳＤ法は、走査電子顕微鏡（Ｓｃａｎｎｉｎｇ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ：ＳＥＭ）または透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）に装着されたＥＢＳＤ検出器から取得されたデータを解析することにより、測定領域における酸化物半導体膜の結晶粒または結晶方位などの情報を取得することができる。
［２－２－２．ＩＰＦマップ］
　ＩＰＦ（Ｉｎｖｅｒｓｅ　Ｐｏｌｅ　Ｆｉｇｕｒｅ）マップは、所定の指標に従って基板の表面（または基板上に形成された酸化物半導体膜の表面）の法線方向に対する結晶方位が区分された像である。一般的には、カラーキーに従って、基板の表面の法線方向に対する結晶方位が色分けされる。ＥＢＳＤ法を用いた測定では、結晶方位の情報を取得することができるため、取得された結晶方位の情報に基づき、ＩＰＦマップを作成することができる。
［２－２－３．結晶粒］
　結晶粒は、結晶粒界によって囲まれる結晶領域である。ＥＢＳＤ法では、結晶方位に関する情報が得られるため、結晶方位に基づいて結晶粒界を定義することができる。一般的に、隣接する２つの測定点における結晶方位差が５°を超えるとき、２つの測定点の間に結晶粒界が存在すると定義される。そのため、Ｐｏｌｙ－ＯＳ膜においても、上記定義を適用する。
［２－２－４．結晶粒径］
　結晶粒径は、結晶粒の大きさを示す値である。ＥＢＳＤ法では、結晶粒の面積Ｓを算出することができるため、面積Ｓに相当する円の直径を結晶粒径ｄとして定義する。
［２－２－５．平均結晶粒径］
　平均結晶粒径は、複数の結晶粒の結晶粒径の平均値である。Ｐｏｌｙ－ＯＳ膜は複数の結晶粒を含むため、平均結晶粒径を用いて、Ｐｏｌｙ－ＯＳ膜を評価することができる。平均結晶粒径ｄＡＶＥは、式（２）で算出される。ここで、Ａｊはｊ番目の結晶粒の面積比（ＥＢＳＤ測定領域全体（測定領域）の面積に対する結晶粒の面積の比）であり、ｄｊはｊ番目の結晶粒の結晶粒径であり、Ｎは結晶粒の個数である。式（２）に示すように、平均結晶粒径ｄＡＶＥは、結晶粒の面積によって重み付けされた測定領域内における面積平均である。平均結晶粒径ｄＡＶＥが大きいと、酸化物半導体膜には、結晶粒径の大きい結晶粒が多く存在しているということができる。
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　Ｐｏｌｙ－ＯＳ膜に含まれる複数の結晶粒の平均結晶粒径は、例えば、０．１μｍ以上であり、好ましくは０．３μｍ以上であり、さらに好ましくは０．５μｍ以上である。
［２－２－６．ＫＡＭ値］
　ＫＡＭ（Ｋｅｒｎｅｌ　Ａｖｅｒａｇｅ　Ｍｉｓｏｒｉｅｎｔａｔｉｏｎ）値は、結晶粒内における１つの測定点とその測定点に隣接する全ての測定点との間の結晶方位差の平均値である。ＫＡＭ値は、結晶粒内における隣接する２つの測定点に基づき算出される値である。そのため、結晶粒界を間に挟んで隣接する２つの測定点の間の結晶方位差は、ＫＡＭ値の算出から除外される。
　ＫＡＭ値は、結晶粒内の結晶方位の変化を表す値である。上述したように、結晶方位差が５°を超えると結晶粒界とみなされるため、ＫＡＭ値の範囲は、０°以上５°以下である。ＫＡＭ値が大きいと、結晶粒内における局所的な結晶方位の変化が大きく、歪みの大きな結晶粒であることを意味する。
　ＫＡＭ値の分布図に基づき、ＫＡＭ値の平均値を算出することができる。ＫＡＭ値の平均値は、Ｐｏｌｙ－ＯＳ膜に含まれる結晶粒の性質の１つを表す値である、ＫＡＭ値の平均値が大きいと、Ｐｏｌｙ－ＯＳ膜は、結晶方位の変化が大きく、歪みの大きな結晶を多く含むことを意味する。Ｐｏｌｙ－ＯＳ膜において、ＫＡＭ値の平均値は、１．０°以上であり、好ましくは１．２°以上であり、さらに好ましくは１．４°以上である。
［２－２－７．結晶粒界方位変化］
　結晶粒界方位変化は、結晶粒界を間に挟んで隣接する２つの測定点の間の結晶方位差である。すなわち、結晶粒界方位変化は、ＫＡＭ値の算出において除外された結晶方位差に相当する。
　結晶粒界方位変化は、結晶粒界における結晶方位の変化を表す値である。上述したように、結晶粒界では、結晶方位差が５°を超えるため、結晶粒界方位変化は５°を超える範囲である。結晶粒界方位変化が大きいと、結晶粒界において隣接する２つの結晶粒の結晶方位の変化が大きく、結晶粒界において隣接する２つの結晶粒の結晶方位の一致度が低いことを意味する。換言すると、結晶粒界方位変化が大きいと、格子の整合性が低く、欠陥の多い結晶粒界が存在することを意味する。逆に、結晶粒界方位変化が小さいと、結晶粒界における格子の整合性が高く、欠陥の少ない結晶粒界が存在することを意味する。ここで、格子の整合性とは、２つの結晶粒において格子定数および結晶方位の一致度と定義する。
　結晶粒界方位変化の分布図に基づき、結晶粒界方位変化の平均値を算出することができる。結晶粒界方位変化の平均値は、Ｐｏｌｙ－ＯＳ膜に含まれる結晶粒の性質の１つを表す値である。結晶粒界方位変化の平均値が小さいと、Ｐｏｌｙ－ＯＳ膜は、格子の整合性が高く、欠陥の少ない結晶粒界を多く含むことを意味する。Ｐｏｌｙ－ＯＳ膜において、結晶粒界方位変化の平均値は、４０°以下であり、好ましくは３８°以下であり、さらに好ましくは３７°以下である。
［２－２－８．ＥＢＳＤ法による酸化物半導体膜の結晶方位解析］
　上述したように、ＥＢＳＤ法を用いると、酸化物半導体膜の結晶構造、特に酸化物半導体膜に含まれる結晶粒の結晶方位に関する情報を取得することができる。そこで、図３を参照して、ＥＢＳＤ法による酸化物半導体膜、すなわち、Ｐｏｌｙ－ＯＳ膜の結晶方位解析について説明する。
　図３は、ＥＢＳＤ法を用いた結晶方位解析により取得される本発明の一実施形態に係る酸化物半導体膜の膜面に対して法線方向（ＮＤ方向）の結晶方位を表すＩＰＦマップである。なお、図３に示すＰｏｌｙ－ＯＳ膜のＩＰＦマップは、一実施例であり、Ｐｏｌｙ－ＯＳ膜のさらなる実施例は後述する。また、ＥＢＳＤ法の条件の詳細は、後述の実施例で説明するため、ここでは説明を省略する。
　図３に示すＩＰＦマップでは、Ｐｏｌｙ－ＯＳ膜における膜面に対して法線方向（ＮＤ方向）における各測定点の結晶方位が、図３に示された指標に従って区分されるとともに、結晶粒界が黒色の線で示されている。すなわち、結晶方位＜００１＞、結晶方位＜１０１＞、および結晶方位＜１１１＞を基準として、ＮＤ方向における各測定点の結晶方位が区分されている。また、図３では、隣接する２つの測定点の結晶方位差が５°を超えるとき、隣接する２つの測定点の間に結晶粒界が存在するものとして、黒色の線が引かれている。
　ここで、結晶方位＜００１＞は、［００１］並びにこれに等価な［１００］および［０１０］を表す。また、結晶方位＜１０１＞は、［１０１］ならびにこれに等価な［１１０］および［０１１］を表す。また、結晶方位＜１１１＞は、［１１１］を表す。さらに、各方位においては、「１」が「－１」であってもよく、各方位と等価な軸とみなされる。
　なお、結晶方位には、＜００１＞、＜１０１＞、および＜１１１＞以外にも、＜ｈｋ０＞（ｈ≠ｋ、ｈおよびｋは自然数）、＜ｈｈｌ＞（ｈ≠ｌ、ｈおよびｌは自然数）、および＜ｈｋｌ＞（ｈ≠ｋ≠ｌ、ｈ、ｋ、およびｌは自然数）などがある。
　図３によれば、Ｐｏｌｙ－ＯＳ膜は、黒色の線によって囲まれた複数の結晶粒を含む。１つの結晶粒中に複数の結晶方位を確認することができる。すなわち、Ｐｏｌｙ－ＯＳ膜に含まれる結晶粒は、結晶粒内で結晶方位が変化している。例えば、結晶粒の中心近傍では、結晶方位＜００１＞および結晶方位＜１１１＞が測定され、結晶粒の中心近傍から結晶粒界に向かって、結晶方位＜１０１＞に変化している。また、結晶粒界近傍では、同じ結晶方位を確認することができ、結晶粒界において、膜面に垂直方向の結晶方位のずれが極めて小さい。これは、Ｐｏｌｙ－ＯＳ膜の結晶粒界では、格子の整合性が高く、欠陥が少ないことを意味している。結晶粒界を間に挟んで格子の整合性が高い状態としては、膜面に対して法線方向の結晶方位が、例えば、結晶方位＜１０１＞または結晶方位＜１１１＞である。すなわち、結晶粒界を挟んで隣接する２つの測定点の各々の膜面に対して法線方向の結晶方位は、結晶方位＜１０１＞から１５°以下であり、好ましくは結晶方位＜１０１＞から１０°以下である。あるいは、結晶粒界を挟んで隣接する２つの測定点の各々の膜面に対して法線方向の結晶方位は、結晶方位＜１１１＞から１５°以下、好ましくは結晶方位＜１１１＞から１０°以下である。
　また、結晶粒界を挟んで隣接する２つの測定点の結晶方位差が１５°以下であるときも、結晶粒界を間に挟んで格子の整合性が高い状態といえる。Ｐｏｌｙ－ＯＳ膜では、隣接する２つの測定点における結晶方位差が５°を超えると、２つの測定点の間を結晶粒界として定義しているが、隣接する２つの測定点の結晶方位差が１５°以下となる領域が多く含まれている。そのため、Ｐｏｌｙ－ＯＳ膜の結晶方位変化の分布図において、結晶方位差のピークが１５°以下に現れる場合がある。
　Ｐｏｌｙ－ＯＳ膜に含まれる結晶粒は、結晶粒内で結晶方位が大きく変化する。また、Ｐｏｌｙ－ＯＳ膜では、結晶粒界において格子の整合性が高くなる様に、隣接する結晶粒の内部で結晶方位の変化が起こる。これらの特徴を数値化すると、Ｐｏｌｙ－ＯＳ膜のＫＡＭ値の平均値は０．８°以上であり、結晶粒界方位変化の平均値は４０°以下である。このようなＰｏｌｙ－ＯＳ膜の特徴は、従来の酸化物半導体膜の特徴と全く異なる。このように、本発明者らは、試行錯誤の結果、新規な結晶構造を有するＰｏｌｙ－ＯＳ膜を見出すに至った。
　以上説明したように、本発明の一実施形態に係る酸化物半導体膜、すなわち、Ｐｏｌｙ－ＯＳ膜は、新規な結晶構造を有する。Ｐｏｌｙ－ＯＳ膜は、結晶粒界において、格子の整合性が高く、欠陥が少ないため、粒界散乱が抑制され、バルク移動度が向上する。したがって、チャネルとしてＰｏｌｙ－ＯＳ膜を含む薄膜トランジスタ１０では、粒界散乱が抑制され、電界効果移動度が向上する。
　以上、薄膜トランジスタ１０の構成について説明したが、上述した薄膜トランジスタ１０は、いわゆるトップゲート型トランジスタである。薄膜トランジスタ１０は様々な変形が可能である。例えば、遮光層１０５が導電性を有する場合、薄膜トランジスタ１０は、遮光層１０５がゲート電極として機能し、第１の絶縁層１１０および第２の絶縁層１２０がゲート絶縁層として機能する構成であってもよい。この場合、薄膜トランジスタ１０は、いわゆるデュアルゲート型トランジスタである。また、遮光層１０５が導電性を有する場合、遮光層１０５はフローティング電極であってもよく、ソース電極２０１と接続されていてもよい。さらに、薄膜トランジスタ１０は、遮光層１０５を主なゲート電極として機能させる、いわゆるボトムゲート型トランジスタであってもよい。
［２．薄膜トランジスタ１０の製造方法］
　図４～図１２を参照して、本発明の一実施形態に係る薄膜トランジスタ１０の製造方法について説明する。図４は、本発明の一実施形態に係る薄膜トランジスタ１０の製造方法を示すフローチャートである。図５～図１２は、本発明の一実施形態に係る薄膜トランジスタ１０の製造方法を示す模式的な断面図である。
　図４に示すように、薄膜トランジスタ１０の製造方法は、ステップＳ１０１０～ステップＳ１１１０を含む。以下、ステップＳ１０１０～ステップＳ１１１０を順に説明するが、薄膜トランジスタ１０の製造方法は、ステップの順序が入れ替わる場合がある。また、薄膜トランジスタ１０の製造方法は、さらなるステップが含まれていてもよい。
　ステップＳ１０１０では、基板１００の上に所定のパターンを有する遮光層１０５が形成される。遮光層１０５のパターニングは、フォトリソグラフィー法を用いて行われる。また、遮光層１０５の上に、第１の絶縁層１１０および第２の絶縁層１２０が形成される（図５参照）。第１の絶縁層１１０および第２の絶縁層１２０は、ＣＶＤ法を用いて成膜される。例えば、第１の絶縁層１１０および第２の絶縁層１２０として、それぞれ、窒化シリコンおよび酸化シリコンが成膜される。第１の絶縁層１１０として窒化シリコンが用いられる場合、第１の絶縁層１１０は、基板１００側から酸化物半導体層１４０に拡散される不純物をブロックすることができる。第２の絶縁層１２０として酸化シリコンが用いられる場合、第２の絶縁層１２０は、熱処理によって酸素を放出することができる。
　ステップＳ１０１５では、第２の絶縁層１２０の上に金属酸化物膜１３５が成膜される（図６参照）。金属酸化物膜１３５は、スパッタリング法によって成膜される。金属酸化物膜１３５の厚さは、例えば、２ｎｍ以上５１ｎｍ以下、好ましくは２ｎｍ以上３１ｎｍ以下、さらに好ましくは２ｎｍ以上２１ｎｍ以下、特に好ましくは２ｎｍ以上１１ｎｍ以下である。
　ステップＳ１０２０では、金属酸化物膜１３５の上に酸化物半導体膜１４５が成膜される（図６参照）。酸化物半導体膜１４５は、スパッタリング法によって成膜される。酸化物半導体膜１４５の厚さは、例えば、１０ｎｍ以上１００ｎｍ以下、好ましくは１５ｎｍ以上７０ｎｍ以下、さらに好ましくは１５ｎｍ以上４０ｎｍ以下である。
　ステップＳ１０２０における酸化物半導体膜１４５はアモルファスである。Ｐｏｌｙ－ＯＳ技術において、酸化物半導体層１４０が基板面内で均一な多結晶構造を有するためには、成膜後かつ熱処理前の酸化物半導体膜１４５がアモルファスであることが好ましい。そのため、酸化物半導体膜１４５の成膜条件は、成膜直後の酸化物半導体層１４０ができるだけ結晶化しない条件であることが好ましい。スパッタリング法によって酸化物半導体膜１４５が成膜される場合、被成膜対象物（基板１００および基板１００上に形成された層）の温度を１００℃以下、好ましくは８０℃以下、さらに好ましくは５０℃以下に制御しながら酸化物半導体膜１４５が成膜される。また、酸素分圧の低い条件の下で酸化物半導体膜１４５が成膜される。酸素分圧は、２％以上２０％以下であり、好ましくは３％以上１５％以下であり、さらに好ましくは３％以上１０％未満である。
　ステップＳ１０３０では、酸化物半導体膜１４５のパターニングが行われる（図７参照）。酸化物半導体膜１４５のパターニングは、フォトリソグラフィー法を用いて行われる。酸化物半導体膜１４５のエッチングとして、ウェットエッチングが用いられてもよく、ドライエッチングが用いられてもよい。ウェットエッチングでは、酸性のエッチャントを用いてエッチングを行うことができる。エッチャントとして、例えば、シュウ酸、ＰＡＮ、硫酸、過酸化水素水、またはフッ酸を用いることができる。
　ステップＳ１０４０では、酸化物半導体膜１４５に対して熱処理が行われる。以下、ステップＳ１０４０で行われる熱処理を「ＯＳアニール」という。ＯＳアニールでは、酸化物半導体膜１４５が、所定の到達温度で所定の時間保持される。所定の到達温度は、３００℃以上５００℃以下であり、好ましくは３５０℃以上４５０℃以下である。また、到達温度での保持時間は、１５分以上１２０分以下であり、好ましくは３０分以上６０分以下である。ＯＳアニールにより、酸化物半導体膜１４５が結晶化され、多結晶構造を有する酸化物半導体層１４０（すなわち、Ｐｏｌｙ－ＯＳ膜を含む酸化物半導体層１４０）が形成される。
　ステップＳ１０４５では、金属酸化物膜１３５のパターニングが行われ、金属酸化物層１３０が形成される（図８）。金属酸化物膜１３５は、酸化物半導体層１４０をマスクとしてエッチングされる。パターニングされた酸化物半導体層１４０をマスクとすることで、フォトリソグラフィ工程を省略することができる。金属酸化物膜１３５のエッチングとして、ウェットエッチングが用いられてもよく、ドライエッチングが用いられてもよい。ウェットエッチングでは、例えば、希釈フッ酸（ＤＨＦ）が用いられる。
　ステップＳ１０５０では、酸化物半導体層１４０の上にゲート絶縁層１５０が成膜される（図９参照）。ゲート絶縁層１５０は、ＣＶＤ法を用いて成膜される。例えば、ゲート絶縁層１５０として、酸化シリコンが成膜される。ゲート絶縁層１５０の欠陥を低減するため、３５０℃以上の成膜温度でゲート絶縁層１５０を成膜してもよい。ゲート絶縁層１５０の厚さは、５０ｎｍ以上３００ｎｍ以下、好ましくは６０ｎｍ以上２００ｎｍ以下、さらに好ましくは７０ｎｍ以上１５０ｎｍ以下である。ゲート絶縁層１５０を成膜した後に、ゲート絶縁層１５０の一部に酸素を導入する処理が行われてもよい。
　ステップＳ１０６０では、酸化物半導体層１４０に対して熱処理が行われる。以下、ステップＳ１０６０で行われる熱処理を「酸化アニール」という。酸化物半導体層１４０の上にゲート絶縁層１５０が形成されると、酸化物半導体層１４０の上面および側面には多くの酸素欠陥が生成される。酸化アニールが行われると、第２の絶縁層１２０およびゲート絶縁層１５０から酸化物半導体層１４０に酸素が供給され、酸素欠陥が修復される。
　ステップＳ１０７０では、ゲート絶縁層１５０の上に所定のパターンを有するゲート電極１６０が形成される（図１０参照）。ゲート電極１６０は、スパッタリング法または原子層体積法によって成膜され、ゲート電極１６０のパターニングは、フォトリソグラフィー法を用いて行われる。
　ステップＳ１０８０では、酸化物半導体層１４０中にソース領域Ｓおよびドレイン領域Ｄが形成される（図１０参照）。ソース領域Ｓおよびドレイン領域Ｄは、イオン注入によって形成される。具体的には、ゲート電極１６０をマスクとして、ゲート絶縁層１５０を介して酸化物半導体層１４０に不純物が注入される。注入される不純物として、例えば、アルゴン（Ａｒ）、リン（Ｐ）、またはホウ素（Ｂ）などが用いられる。ゲート電極１６０と重畳しないソース領域Ｓおよびドレイン領域Ｄでは、イオン注入によって酸素欠損が生成され、生成された酸素欠陥に水素がトラップされる。これにより、ソース領域Ｓおよびドレイン領域Ｄの抵抗が低下する。一方、ゲート電極１６０と重畳するチャネル領域では、不純物が注入されないため、酸素欠損が生成されず、チャネル領域ＣＨの抵抗は低下しない。
　なお、薄膜トランジスタ１０では、ゲート絶縁層１５０を介して酸化物半導体層１４０に不純物が注入されるため、ゲート絶縁層１５０にもアルゴン（Ａｒ）、リン（Ｐ）、またはホウ素（Ｂ）などの不純物が含まれていてもよい。
　ステップＳ１０９０では、ゲート絶縁層１５０およびゲート電極１６０の上に第３の絶縁層１７０および第４の絶縁層１８０が形成される（図１１参照）。第３の絶縁層１７０および第４の絶縁層１８０は、ＣＶＤ法を用いて成膜される。例えば、第３の絶縁層１７０および第４の絶縁層１８０として、それぞれ、酸化シリコンおよび窒化シリコンが成膜される。第３の絶縁層１７０の厚さは、５０ｎｍ以上５００ｎｍ以下である。第４の絶縁層１８０の厚さも、５０ｎｍ以上５００ｎｍ以下である。
　ステップＳ１１００では、ゲート絶縁層１５０、第３の絶縁層１７０、および第４の絶縁層１８０に開口１７１および１７３が形成される（図１２参照）。開口１７１および１７３の形成により、酸化物半導体層１４０のソース領域Ｓおよびドレイン領域Ｄが露出される。
　ステップＳ１１１０では、ソース電極２０１が、第４の絶縁層１８０の上および開口１７１の内部に形成され、ドレイン電極２０３が、第４の絶縁層１８０の上および開口１７３の内部に形成される。ソース電極２０１およびドレイン電極２０３は、同一層として形成される。具体的には、ソース電極２０１およびドレイン電極２０３は、成膜された１つの導電膜をパターニングして形成される。以上のステップにより、図２に示す薄膜トランジスタ１０が製造される。
　以上、薄膜トランジスタ１０の製造方法について説明したが、薄膜トランジスタ１０の製造方法はこれに限られない。
　以上説明したように、本実施形態に係る薄膜トランジスタ１０では、酸化物半導体層１４０が新規な結晶構造を有するＰｏｌｙ－ＯＳ膜を含む。Ｐｏｌｙ－ＯＳ膜は、格子の整合性が高く、欠陥の少ない結晶粒界を多く含むため、粒界散乱が抑制される。そのため、薄膜トランジスタ１０の電界効果移動度が向上する。
＜第２実施形態＞
　図１３を参照して、本発明の一実施形態に係る電子機器について説明する。
　図１３は、本発明の一実施形態に係る電子機器１０００を示す模式図である。具体的には、図１３には、電子機器１０００の一例であるスマートフォンが示されている。電子機器１０００は、側面が湾曲した表示装置１１００を含む。表示装置１１００は、画像を表示するための複数の画素を含み、複数の画素は、画素回路および駆動回路などによって制御される。画素回路および駆動回路には、第１実施形態で説明した薄膜トランジスタ１０が含まれる。薄膜トランジスタ１０は、高い電界効果移動度を有するため、画素回路および駆動回路の応答性を向上し、結果として、電子機器１０００の性能を向上させることができる。
　なお、本実施形態に係る電子機器１０００は、スマートフォンに限られない。電子機器１０００には、例えば、時計、タブレット、ノートパソコン、カーナビゲーションシステム、またはテレビなどの表示装置を有する電子機器も含まれる。また、第１実施形態で説明した薄膜トランジスタ１０は、表示装置の有無に依らず、あらゆる電子機器に適用することができる。
　作製したサンプルに基づき、Ｐｏｌｙ－ＯＳ膜について、さらに詳細に説明する。
［１．サンプルの作製］
　以下で説明するサンプルは、スパッタリングプロセスおよびＯＳアニールプロセスを用いて、基板上に酸化物半導体膜を作製した。なお、スパッタリングプロセスにおいては、実施例および比較例ともに、焼結体中に含まれる全ての金属元素に対するインジウムが原子比率で７０％であるスパッタリングターゲットを用いた。いずれのサンプルにおいても、ＯＳアニールプロセス後の酸化物半導体膜の化学組成は、スパッタリングターゲットの化学組成と同様であった。
［実施例１］
　ガラス基板上に、下地膜として、酸化シリコン膜上に酸化アルミニウム膜が成膜された積層膜（ＡｌＯｘ／ＳｉＯｘ）を形成した。下地膜が形成されたガラス基板上に、スパッタリングプロセスにより酸化物半導体膜を３０ｎｍ成膜した。成膜時の酸素分圧は５％であり、成膜中の基板温度が１００℃以下となるように基板温度を制御した。その後、成膜された酸化物半導体膜を、大気雰囲気の下でＯＳアニールプロセスを行った。アニールプロセスでは、到達温度を３５０℃～４５０℃の間で制御し、到達温度で６０分保持した（「実施例１－１」および「実施例１－２」）。
［実施例２］
　ガラス基板上に、下地膜として、酸化シリコン膜上に酸化アルミニウム膜が成膜された積層膜（ＡｌＯｘ／ＳｉＯｘ）を形成した。下地膜が形成されたガラス基板上に、スパッタリングプロセスにより酸化物半導体膜を３０ｎｍ（「実施例２－１」）、２５ｎｍ（「実施例２－２」）、または２０ｎｍ（「実施例２－３」）成膜した。成膜時の酸素分圧は３％であり、成膜中の基板温度が１００℃以下となるように基板温度を制御した。その後、成膜された酸化物半導体膜を、大気雰囲気の下でＯＳアニールプロセスを行った。アニールプロセスでは、到達温度を３５０℃～４５０℃の間で制御し、到達温度で６０分保持した。
［実施例３］
　ガラス基板上に、下地膜として、酸化シリコン膜上に酸化アルミニウム膜が成膜された積層膜（ＡｌＯｘ／ＳｉＯｘ）を形成した。下地膜が形成されたガラス基板上に、スパッタリングプロセスにより酸化物半導体膜を１５ｎｍ成膜した。成膜時の酸素分圧は３％であり、成膜中の基板温度が１００℃以下となるように基板温度を制御した。その後、成膜された酸化物半導体膜を、大気雰囲気の下でＯＳアニールプロセスを行った。アニールプロセスでは、到達温度を３５０℃～４５０℃の間で制御し、到達温度で６０分保持した（「実施例３－１」および「実施例３－２」）。
［実施例４］
　ガラス基板上に、下地膜として、酸化シリコン膜上に酸化アルミニウム膜が成膜された積層膜（ＡｌＯｘ／ＳｉＯｘ）を形成した。なお、酸化アルミニウム膜の成膜前に、酸化シリコン膜に対してウェットプロセスによる表面処理を行った。また、酸化アルミニウム膜の成膜後に、酸化アルミニウム膜に対してプラズマを用いた表面処理を行い（「実施例４－１」）、または行わなかった（「実施例４－２」）。下地膜が形成されたガラス基板上に、スパッタリングプロセスにより酸化物半導体膜を１５ｎｍ成膜した。成膜時の酸素分圧は３％であり、成膜中の基板温度が１００℃以下となるように基板温度を制御した。その後、成膜された酸化物半導体膜を、大気雰囲気の下でＯＳアニールプロセスを行った。アニールプロセスでは、到達温度を３５０℃～４５０℃の間で制御し、到達温度で６０分保持した。
［比較例］
　石英基板上に、スパッタリングプロセスにより酸化物半導体膜を５０ｎｍ成膜した。成膜時の酸素分圧は１０％であり、成膜中の基板温度の制御は行わなかった。その後、成膜された酸化物半導体膜を、大気雰囲気の下でＯＳアニールプロセスを行った。アニールプロセスでは、到達温度を３５０℃～４５０℃の間で制御し、到達温度で６０分保持した。
　作製した各サンプルのプロセス条件の違いをまとめると、表１のとおりである。
Figure JPOXMLDOC01-appb-T000003
［２．ＸＲＤ法による結晶構造解析］
　ＸＲＤ法を用いて、作製した各サンプルの酸化物半導体膜の結晶構造解析を行った。いずれの酸化物半導体膜も結晶性を有し、結晶構造はビックスバイト型構造であった。
［３．ＥＢＳＤ法による結晶方位解析］
　ＥＢＳＤ法を用いて、作製した各サンプルの酸化物半導体膜の結晶方位解析を行った。ＥＢＳＤ法の測定条件は、表２のとおりである。また、結晶方位の解析は、（株）ＴＳＬソリューションズ製ＯＩＭ－Ａｎａｌｙｓｉｓ（ｖｅｒ．７．１）を用いた。結晶構造の方位付けには、ＩＣＳＤ（Ｉｎｏｒｇａｎｉｃ　Ｃｒｙｓｔａｌ　Ｓｔｒｕｃｔｕｒｅ　Ｄａｔａｂａｓｅ：化学情報協会）の１４３８８のビックスバイト型構造の結晶構造ファイルを用いた。測定・解析の結果、ＣＩ値０．６以上となった場合に得られたパターンが十分に鮮明であり、ビックスバイト型構造として結晶方位が同定されたと判断した。
Figure JPOXMLDOC01-appb-T000004
　実施例１－１、実施例１－２、実施例２－１、実施例２－２、実施例２－３、実施例３－１、実施例３－２、実施例４－１、実施例４－２、および比較例の酸化物半導体膜の膜面に対して法線方向（ＮＤ方向）のＩＰＦマップを、それぞれ、図１４～図２２および図３３に示す。いずれのＩＰＦマップにおいても、隣接する２つの測定点における結晶方位差が５°を超えるときに結晶粒界が存在するものとして、結晶粒界が黒色の線で示されている。また、図１４～図２２および図３３では、基板の表面（または酸化物半導体膜の表面）の法線方向における各測定点の結晶方位が指標に従って区分されている。具体的には、結晶方位＜００１＞、結晶方位＜１０１＞、および結晶方位＜１１１＞を基準として、基板の表面の法線方向における各測定点の結晶方位が区分されている。
　図１４～図２２および図３３に示すように、いずれの酸化物半導体膜も、上記定義に従って結晶粒界で区画された複数の結晶粒を含む。図１４～図２２では、結晶粒内で複数の結晶方位を確認することができる。そのため、実施例の酸化物半導体膜は、結晶粒内で結晶方位が変化するＰｏｌｙ－ＯＳ膜である。特に、図１６～図２２に示す実施例の酸化物半導体膜では、１つの結晶粒内に結晶方位＜００１＞、結晶方位＜１０１＞、および結晶方位＜１１１＞が含まれていることを確認することができる。すなわち、図１６～図２２に示す実施例の酸化物半導体膜の少なくとも１つの結晶粒には、結晶方位＜００１＞、結晶方位＜１０１＞、および結晶方位＜１１１＞が含まれ、結晶粒内で結晶方位が大きく変化していることがわかる。一方、図３３に示す比較例の酸化物半導体膜では、結晶粒内で複数の結晶方位を確認することができない。そのため、比較例の酸化物半導体膜は、結晶粒内で結晶方位が変化しない従来の酸化物半導体膜である。このように、実施例の酸化物半導体膜と比較例の酸化物半導体膜とは、同じビックスバイト型の結晶構造を有するが、実施例の酸化物半導体膜と比較例の酸化物半導体膜とでは、それぞれに含まれる結晶粒の結晶方位の特徴が大きく異なっている。
　続いて、隣接する２つの測定点の結晶方位差に基づく解析について説明する。
　実施例１－１、実施例１－２、実施例２－１、実施例２－２、実施例２－３、実施例３－１、実施例３－２、実施例４－１、実施例４－２、および比較例の酸化物半導体膜の結晶方位差の分布を表すグラフを、それぞれ、図２３～図３１および図３４に示す。図２３～図３１および図３４の各々には、全隣接点方位変化の分布図（各図中の「（Ａ）」）、ＫＡＭ値の分布図（各図中の「（Ｂ）」）、および結晶粒界方位変化（各図中の「（Ｃ）」）の分布図の３つのグラフが示されている。全隣接点方位変化の分布図には、隣接する２つの測定点の全ての結晶方位差が示されている。
　図２３～図３１によれば、結晶粒界方位変化の分布図において１０°近傍のピークが大きくなると、ＫＡＭ値の分布図のピークが５°近傍にシフトする。図２５～図３０の結晶粒界方位変化の分布図では、１０°近傍のピークを含む２つのピークを確認することができる。また、図３１の結晶粒界方位変化の分布図では、１０°近傍にのみピークが見られる。一方、図３４に示すように、比較例では、１０°近傍にピークは見られない。
　また、図２３～図３１によれば、ＫＡＭ値の分布図において、３°以上のＫＡＭ値が明確に存在する。また、図２５～図３１によれば、５°近傍にもＫＡＭ値が存在している。一方、図３４のＫＡＭ値の分布図では、３°以上のＫＡＭ値はほとんど見られない。
　ここで、ＫＡＭ値の平均値に対する結晶粒界方位変化の平均値の割合を、結晶粒界パラメータＰＧＢとして定義する（（結晶粒界パラメータＰＧＢ）＝（結晶粒界方位変化の平均値）／（ＫＡＭ値の平均値））。結晶粒界パラメータＰＧＢは、結晶粒内における結晶方位の変化量に対して、結晶粒界における結晶方位の変化量の割合を表すパラメータである。結晶粒界パラメータＰＧＢが大きい場合、結晶粒内における局所的な結晶方位の変化が小さく、結晶粒界を挟んで隣接する２つの測定点の結晶方位差が大きいことを意味する。逆に、結晶粒界パラメータＰＧＢが小さく１に近づくほど、結晶粒内における局所的な結晶方位が大きく変化し、結晶粒界を挟んで隣接する２つの測定点の格子の整合性が高いことを意味する。換言すると、結晶粒界パラメータＰＧＢが小さく１に近づくほど、酸化物半導体膜は、格子の整合性が高く、欠陥の少ない結晶粒界を多く含む。
　実施例および比較例の酸化物半導体膜の各々のＫＡＭ値の平均値、結晶粒界方位変化の平均値、および結晶粒界パラメータＰＧＢを、表３に示す。
Figure JPOXMLDOC01-appb-T000005
　表３に示すように、実施例のいずれの酸化物半導体膜において、ＫＡＭ値の平均値は１．４°以上であった。一方、比較例の酸化物半導体膜のＫＡＭ値の平均値は、１．０°未満であり、Ｐｏｌｙ－ＯＳ膜のＫＡＭ値の平均値と大きく異なった。この結果からわかるように、従来の酸化物半導体膜では、結晶粒内の結晶方位がほとんど変化しないのに対し、Ｐｏｌｙ－ＯＳ膜では、結晶粒内の結晶方位が大きく変化する。
　また、表３に示すように、実施例のいずれの酸化物半導体膜において、結晶粒界方位変化の平均値は３７°以下であった。一方、比較例の酸化物半導体膜の結晶粒界方位変化の平均値は、４０°超であった。さらに、実施例のいずれの酸化物半導体膜において、結晶粒界パラメータＰＧＢは３０以下であった。一方、比較例の酸化物半導体膜の結晶粒界方位変化の平均値は、３０を大きく超えた。この結果からわかるように、従来の酸化物半導体膜では、結晶粒界において隣接する２つの結晶粒間の格子の整合性が低い。そのため、従来の酸化物半導体膜では、結晶粒界において欠陥が多く存在する。それに対し、Ｐｏｌｙ－ＯＳ膜では、結晶粒界において格子の整合性が高くなるように、隣接する２つの結晶粒内の結晶方位が変化する。結果的に、Ｐｏｌｙ－ＯＳ膜では、結晶粒界における格子の整合性が高く、欠陥が少ない状態になる。
［４．電気特性］
　第１実施形態で説明した製造方法を用いて、上述した各実施例の酸化物半導体膜を含む薄膜トランジスタを作製し、電気特性を測定した。電気特性から算出された電界効果移動度を表４に示す。また、図３２に、実施例の酸化物半導体膜を含む薄膜トランジスタにおいて、ＫＡＭ値の平均値と電界効果移動度との相関関係を表すグラフを示す。
Figure JPOXMLDOC01-appb-T000006
　表４に示すように、いずれの薄膜トランジスタにおいても、３０ｃｍ２／Ｖｓを超える電界効果移動度が得られた。この結果からわかるように、薄膜トランジスタのチャネルとしてＰｏｌｙ－ＯＳ膜を用いると、電界効果移動度が向上することがわかった。
　また、図３２に示すように、ＫＡＭ値の平均値が大きくなると、電界効果移動度も大きくなることがわかった。すなわち、ＫＡＭ値の平均値と電界効果移動度との間には、明確な相関関係が見られた。
　本発明の実施形態として上述した各実施形態は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。また、各実施形態を基にして、当業者が適宜構成要素の追加、削除、もしくは設計変更を行ったもの、または工程の追加、省略、もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
　上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、または当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
１０：薄膜トランジスタ、　１００：基板、　１０５：遮光層、　１１０：第１の絶縁層、　１２０：第２の絶縁層、　１３０：金属酸化物層、　１３５：金属酸化物膜、　１４０：酸化物半導体層、　１４５：酸化物半導体膜、　１５０：ゲート絶縁層、　１６０：ゲート電極、　１７０：第３の絶縁層、　１７１：開口、　１７３：開口、　１８０：第４の絶縁層、　２００：ソース・ドレイン電極、　２０１：ソース電極、　２０３：ドレイン電極、　１０００：電子機器、　１１００：表示装置

Claims (13)

  1. 　基板と、
    　前記基板の上に設けられた金属酸化物層と、
    　前記金属酸化物層と接して設けられ、複数の結晶粒を含む酸化物半導体層と、
    　前記酸化物半導体層の上に設けられたゲート電極と、
    　前記酸化物半導体層と前記ゲート電極との間に設けられたゲート絶縁層と、を含み、
    　前記複数の結晶粒は、ＥＢＳＤ（電子線後方散乱回折）法によって取得される隣接する２つの測定点の結晶方位差が５°を超える結晶粒界を含み、
    　前記ＥＢＳＤ法によって算出されるＫＡＭ値の平均値が、１．４°以上である、薄膜トランジスタ。
  2. 　前記ＥＢＳＤ法によって算出される結晶粒界方位変化の平均値が、３７°以下である、請求項１に記載の薄膜トランジスタ。
  3. 　前記ＫＡＭ値の平均値に対する前記ＥＢＳＤ法によって算出される結晶粒界方位変化の平均値の割合（結晶粒界方位変化の平均値／ＫＡＭ値の平均値）は、３０以下である、請求項１に記載の薄膜トランジスタ。
  4. 　前記ＥＢＳＤ法によって算出される結晶粒界方位変化の分布図は、結晶方位差１５°以下においてピークを有する、請求項１に記載の薄膜トランジスタ。
  5. 　前記複数の結晶粒は、前記結晶粒界を挟んで隣接する第１の結晶粒および第２の結晶粒を含み、
    　前記第１の結晶粒は、前記結晶粒界を挟んで隣接する２つの測定点の第１の測定点を含み、
    　前記第２の結晶粒は、前記結晶粒界を挟んで隣接する前記２つの測定点の第２の測定点を含み、
    　前記第１の測定点および前記第２の測定点の各々の前記酸化物半導体層の膜面に対して法線方向の結晶方位は、結晶方位＜１０１＞から１５°以下である、請求項１に記載の薄膜トランジスタ。
  6. 　前記複数の結晶粒は、前記結晶粒界を挟んで隣接する第１の結晶粒および第２の結晶粒を含み、
    　前記第１の結晶粒は、前記結晶粒界を挟んで隣接する２つの測定点の第１の測定点を含み、
    　前記第２の結晶粒は、前記結晶粒界を挟んで隣接する前記２つの測定点の第２の測定点を含み、
    　前記第１の測定点および前記第２の測定点の各々の前記酸化物半導体層の膜面に対して法線方向の結晶方位は、結晶方位＜１１１＞から１５°以下である、請求項１に記載の薄膜トランジスタ。
  7. 　前記複数の結晶粒のうちの少なくとも１つは、結晶粒の中心近傍から前記結晶粒界に向かって、前記酸化物半導体層の膜面に垂直方向の結晶方位が、結晶方位＜１１１＞から結晶方位＜１０１＞に変化する、請求項１に記載の薄膜トランジスタ。
  8. 　前記複数の結晶粒のうちの少なくとも１つは、結晶粒の中心近傍から前記結晶粒界に向かって、前記酸化物半導体層の膜面に対して法線方向の結晶方位が、結晶方位＜００１＞から結晶方位＜１０１＞に変化する、請求項１に記載の薄膜トランジスタ。
  9. 　前記酸化物半導体層は、
    　　インジウムと、
    　　前記インジウムを除く、少なくとも１つ以上の金属元素と、を含み、
    　前記インジウムおよび前記少なくとも１つ以上の金属元素に対する前記インジウムの比率は、５０％以上である、請求項１に記載の薄膜トランジスタ。
  10. 　前記金属酸化物層は、バンドギャップが４ｅＶ以上の金属酸化物であることを特徴とする、請求項１に記載の薄膜トランジスタ。
  11. 　前記金属酸化物層は、アルミニウム、マグネシウム、カルシウム、スカンジウム、ガリウム、ゲルマニウム、ストロンチウム、ニッケル、タンタル、イットリウム、ジルコニウム、バリウム、ハフニウム、コバルト、およびランタノイド系元素から選ばれた１つまたは複数の金属元素を含む、請求項１に記載の薄膜トランジスタ。
  12. 　前記酸化物半導体層の結晶構造は、ビックスバイト型構造である、請求項１に記載の薄膜トランジスタ。
  13. 　請求項１乃至請求項１２のいずれか一項に記載の薄膜トランジスタを含む、電子機器。
     
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