WO2023248648A1 - 半導体装置及び電子機器 - Google Patents

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WO2023248648A1
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gate electrode
region
semiconductor device
layer
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秀臣 熊野
正治 小林
幸一郎 嵯峨
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Sony Semiconductor Solutions Corp
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    • H10F39/8037—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor
    • H10F39/80373—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor characterised by the gate of the transistor

Definitions

  • the present technology (technology according to the present disclosure) relates to semiconductor devices and electronic equipment, and particularly relates to technology that is effective when applied to semiconductor devices having fin-type field effect transistors and electronic equipment equipped with the same.
  • CMOS image sensor As a semiconductor device, for example, a solid-state imaging device called a CMOS image sensor is known.
  • This CMOS image sensor includes a pixel circuit (readout circuit) that converts signal charges photoelectrically converted by a photoelectric conversion element into a pixel signal and outputs the pixel signal.
  • the pixel circuit includes pixel transistors such as an amplification transistor, a selection transistor, and a reset transistor.
  • a fin-type field effect transistor As a field effect transistor mounted on a semiconductor device, a fin-type field effect transistor (Fin-FET) is known, in which a gate electrode is provided on an island-shaped semiconductor part (fin part) via a gate insulating film. There is.
  • This fin-type field effect transistor has improved short channel characteristics and can shorten the gate length to achieve the required operation, making it possible to miniaturize the planar size and enable higher integration. Useful.
  • Patent Document 1 discloses a solid-state imaging device in which an amplification transistor included in a pixel circuit is a fin-type field effect transistor.
  • parasitic capacitance is added to a fin-type field effect transistor as well. This parasitic capacitance deteriorates the noise characteristics of the field effect transistor and becomes a factor that hinders improvement in reliability of the semiconductor device, so there is room for improvement.
  • the purpose of this technology is to provide a technology that can improve reliability.
  • a semiconductor device includes: The first portion is integrally provided along with the first portion in a first direction, and has a width in the same direction as the width of the first portion along a second direction intersecting the first direction. a second portion wider than the width of the second portion, and each of the first portion and the second portion has an upper surface portion and a side surface portion; an insulating layer surrounding each of the first portion and the second portion; a field effect transistor having a gate electrode spaced apart from the second portion and provided across the top surface portion and the side surface portion of the first portion; a dielectric portion provided between the gate electrode and the second portion and having a lower dielectric constant than the insulating layer; It is equipped with
  • a method for manufacturing a semiconductor device includes: The first portion is integrally provided along with the first portion in a first direction, and has a width in the same direction as the width of the first portion along a second direction intersecting the first direction.
  • each of the first portion and the second portion has an upper surface portion and a side surface portion, forming an island-shaped semiconductor portion; forming an insulating layer surrounding each of the first portion and the second portion; forming a gate electrode that is spaced apart from the second portion and faces the top surface portion and the side surface portion of the first portion; forming a dielectric portion having a relative dielectric constant lower than that of the insulating layer between the gate electrode and the second portion in the first direction; Including.
  • a method for manufacturing a semiconductor device includes: The first portion is integrally provided along with the first portion in a first direction, and has a width in the same direction as the width of the first portion along a second direction intersecting the first direction.
  • each of the first portion and the second portion has an upper surface portion and a side surface portion, forming an island-shaped semiconductor portion; forming an insulating layer surrounding each of the first portion and the second portion; selectively removing the insulating layer outside the first portion in the second direction to form a dug portion; forming a conductive film covering the semiconductor portion so as to bury the dug portion;
  • the conductive film is patterned to include a leg portion adjacent to the first portion and embedded in the dug portion, and a leg portion that is integrated with the leg portion and overlaps with the first portion; forming a gate electrode having a head whose width in the same direction as the width along the first direction is narrower than the width of the leg; forming an extension region by selectively ion-implanting impurities into the semiconductor portion outside the head while the legs are present outside the head; removing the legs outside the head; Including.
  • a semiconductor device includes: a semiconductor portion having a top surface portion and a side surface portion; a field effect transistor provided in the semiconductor section; Equipped with The semiconductor section includes a first region, and a pair of second regions that are provided on both sides of the first region in a first direction so as to be continuous with the first region, and have a height higher than that of the first region.
  • the field effect transistor includes a gate electrode provided across the top and side surfaces of the first region with a gate insulating film interposed therebetween, and a pair of main electrode regions provided in the pair of second regions. has.
  • a method for manufacturing a semiconductor device includes: a first portion; a pair of second portions provided on both sides of the first portion in a first direction so as to be continuous with the first portion; and an upper surface portion provided over the first portion and the second portion. and a side surface portion, forming a semiconductor portion having forming a gate electrode facing the top surface portion and the side surface portion of the first portion with a gate insulating film interposed therebetween in a second direction intersecting the first direction;
  • the thickness of each of the pair of second portions is made thicker than the thickness of the first portion by epitaxial growth, forming a pair of main electrode regions in the pair of second portions; Including.
  • the semiconductor device includes the semiconductor device, an optical lens that forms image light from a subject onto an imaging surface of the semiconductor device, and a signal processing circuit that performs signal processing on a signal output from the semiconductor device.
  • FIG. 1 is a schematic plan view of essential parts of a configuration example of a semiconductor device according to a first embodiment of the present technology.
  • FIG. 2 is a plan view showing a planar pattern of the semiconductor section in FIG. 1;
  • FIG. 2 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the a1-a1 cutting line in FIG. 1.
  • FIG. 2 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the b1-b1 cutting line in FIG. 1.
  • FIG. FIG. 2 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the c1-c1 cutting line in FIG. 1.
  • FIG. 1 is a schematic plan view of a main part showing steps of a method for manufacturing a semiconductor device according to a first embodiment of the present technology.
  • FIG. 6 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the a5-a5 section line in FIG. 5.
  • FIG. 6 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the b5-b5 cutting line in FIG. 5.
  • FIG. 6 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the c5-c5 cutting line in FIG. 5.
  • FIG. FIG. 6 is a schematic plan view of main parts showing a step subsequent to FIG. 5; FIG.
  • FIG. 10 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the line a9-a9 in FIG. 9; 10 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the b9-b9 cutting line in FIG. 9.
  • FIG. 10 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the c9-c9 cutting line in FIG. 9;
  • FIG. 10 is a schematic plan view of main parts showing a step subsequent to FIG. 9;
  • 14 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the b13-b13 cutting line in FIG. 13.
  • FIG. 13 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the line a9-a9 in FIG. 9.
  • FIG. 14 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the c13-c13 cutting line in FIG. 13.
  • FIG. FIG. 14 is a schematic plan view of main parts showing a step subsequent to FIG. 13;
  • FIG. 17 is a schematic vertical cross-sectional view showing the vertical cross-sectional structure along the a16-a16 cutting line in FIG. 16.
  • FIG. 17 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the b16-b16 cutting line in FIG. 16.
  • FIG. 17 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the c16-c16 cutting line in FIG. 16.
  • FIG. 17 is a schematic plan view of main parts showing a step subsequent to FIG. 16;
  • FIG. 17 is a schematic plan view of main parts showing a step subsequent to FIG. 16;
  • FIG. 21 is a schematic vertical cross-sectional view showing the vertical cross-sectional structure along the a20-a20 cutting line in FIG. 20.
  • 21 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the b20-b20 cutting line in FIG. 20.
  • FIG. 21 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the c20-c20 cutting line in FIG. 20.
  • FIG. FIG. 21 is a schematic plan view of main parts showing a step subsequent to FIG. 20;
  • FIG. 25 is a schematic vertical cross-sectional view showing the vertical cross-sectional structure along the a24-a24 cutting line in FIG. 24.
  • FIG. 25 is a schematic vertical cross-sectional view showing the vertical cross-sectional structure along the b24-b24 cutting line in FIG. 24.
  • FIG. 25 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the c24-c24 cutting line in FIG. 24.
  • FIG. 25 is a schematic plan view of main parts showing a step subsequent to FIG. 24;
  • FIG. 29 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the b28-b28 cutting line in FIG. 28.
  • FIG. 29 is a schematic plan view of essential parts showing a step subsequent to FIG. 28;
  • 31 is a schematic vertical cross-sectional view showing the vertical cross-sectional structure along the a30-a30 cutting line in FIG. 30.
  • FIG. 31 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the b30-b30 cutting line in FIG. 30.
  • FIG. FIG. 31 is a schematic plan view of main parts showing a step subsequent to FIG. 30;
  • 34 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the a33-a33 cutting line in FIG. 33.
  • FIG. 34 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the b33-b33 cutting line in FIG. 33.
  • FIG. FIG. 3 is a schematic vertical cross-sectional view showing parasitic capacitance added to the field effect transistor of the first embodiment.
  • FIG. 3 is a schematic vertical cross-sectional view showing parasitic capacitance added to a field effect transistor of a comparative example.
  • FIG. 3 is a schematic vertical cross-sectional view of a semiconductor device according to a modification of the first embodiment of the present technology.
  • FIG. 7 is a schematic plan view of a semiconductor device according to a modification of the first embodiment of the present technology.
  • FIG. 2 is a schematic vertical cross-sectional view showing a configuration example of a semiconductor device according to a second embodiment of the present technology.
  • FIG. 7 is a schematic plan view of a main part of a configuration example of a semiconductor device according to a third embodiment of the present technology.
  • FIG. 42 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the line a41-a41 in FIG. 41.
  • FIG. FIG. 42 is a schematic vertical cross-sectional view showing the vertical cross-sectional structure along the b41-b41 cutting line in FIG. 41.
  • FIG. FIG. 7 is a schematic plan view of a semiconductor device according to a modification of the third embodiment of the present technology.
  • FIG. 7 is a schematic plan view of a main part showing steps of a method for manufacturing a semiconductor device according to a fourth embodiment of the present technology.
  • FIG. 46 is a schematic vertical cross-sectional view showing the vertical cross-sectional structure along the a45-a45 cutting line in FIG. 45.
  • FIG. 46 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the b45-b45 cutting line in FIG. 45.
  • FIG. FIG. 46 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the c45-c45 cutting line in FIG. 45;
  • FIG. 46 is a schematic plan view of essential parts showing a step subsequent to FIG. 45;
  • 50 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the b49-b49 cutting line in FIG. 49.
  • FIG. 50 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the c49-c49 cutting line in FIG. 49.
  • FIG. 49 is a schematic plan view of main parts showing a step subsequent to FIG. 49; 53 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the a52-a52 cutting line in FIG. 52.
  • FIG. FIG. 53 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the b52-b52 cutting line in FIG. 52.
  • 53 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the c52-c52 cutting line in FIG. 52.
  • FIG. FIG. 53 is a schematic plan view of main parts showing a step subsequent to FIG. 52; FIG.
  • FIG. 57 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the a56-a56 cutting line in FIG. 56;
  • FIG. 57 is a schematic vertical cross-sectional view showing the vertical cross-sectional structure along the b56-b56 cutting line in FIG. 56.
  • FIG. 57 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the c56-c56 cutting line in FIG. 56;
  • FIG. 57 is a schematic plan view of main parts showing a step subsequent to FIG. 56;
  • 61 is a schematic vertical cross-sectional view showing the vertical cross-sectional structure along the a60-a60 cutting line in FIG. 60.
  • FIG. 61 is a schematic longitudinal sectional view showing a longitudinal sectional structure taken along the b60-b60 cutting line in FIG. 60.
  • FIG. FIG. 61 is a schematic plan view of main parts showing a step subsequent to FIG. 60;
  • FIG. 64 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the line a63-a63 in FIG. 63;
  • 65 is a schematic longitudinal sectional view enlarging a part of FIG. 64.
  • FIG. FIG. 64 is a schematic vertical cross-sectional view showing the vertical cross-sectional structure along the b63-b63 cutting line in FIG. 63.
  • 64 is a schematic plan view of essential parts showing a step subsequent to FIG. 63.
  • FIG. 67 is a schematic vertical cross-sectional view showing the vertical cross-sectional structure along the a66-a66 cutting line in FIG. 66; 68 is a schematic longitudinal sectional view enlarging a part of FIG. 67.
  • FIG. FIG. 67 is a schematic vertical cross-sectional view showing the vertical cross-sectional structure along the b66-b66 cutting line in FIG. 66.
  • FIG. 67 is a schematic plan view of essential parts showing a step subsequent to FIG. 66; 70 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the cutting line a69-a69 in FIG. 69.
  • FIG. 70 is a schematic vertical cross-sectional view showing the vertical cross-sectional structure along the b69-b69 cutting line in FIG. 69.
  • FIG. FIG. 7 is a schematic plan layout diagram showing a configuration example of a solid-state imaging device according to a fifth embodiment of the present technology.
  • FIG. 12 is a block diagram illustrating a configuration example of a solid-state imaging device according to a fifth embodiment of the present technology.
  • FIG. 7 is an equivalent circuit diagram showing a configuration example of a pixel and a pixel circuit of a solid-state imaging device according to a fifth embodiment of the present technology.
  • FIG. 12 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure of a pixel array section of a solid-state imaging device according to a fifth embodiment of the present technology.
  • FIG. 12 is a schematic plan view of essential parts of a configuration example of a semiconductor device according to a sixth embodiment of the present technology.
  • FIG. 77 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the cutting line a76-a76 in FIG. 76;
  • FIG. 77 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the cutting line b76-b76 in FIG.
  • FIG. 76; 77 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the c76-c76 cutting line in FIG. 76.
  • FIG. FIG. 7 is a schematic plan view of a main part showing steps of a method for manufacturing a semiconductor device according to a sixth embodiment of the present technology.
  • FIG. 81 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the a80-a80 cutting line in FIG. 80;
  • FIG. 81 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the b80-b80 cutting line in FIG. 80.
  • FIG. 81 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the c80-c80 cutting line in FIG. 80.
  • FIG. 81 is a schematic plan view of essential parts showing a step subsequent to FIG. 80;
  • 84a is a schematic vertical cross-sectional view showing the vertical cross-sectional structure along the cutting line 84a-a84.
  • FIG. 85 is a schematic vertical cross-sectional view showing the vertical cross-sectional structure along the b84-b84 cutting line in FIG. 84.
  • FIG. 84c is a schematic vertical cross-sectional view showing the vertical cross-sectional structure along the c84-c84 cutting line in FIG. 84c.
  • FIG. FIG. 85 is a schematic plan view of main parts showing a step subsequent to FIG.
  • FIG. 89 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the a88-a88 cutting line in FIG. 88.
  • FIG. 89 is a schematic vertical cross-sectional view showing the vertical cross-sectional structure along the b88-b88 cutting line in FIG. 88.
  • FIG. 89 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the c88-c88 cutting line in FIG. 88.
  • FIG. 89 is a schematic plan view of essential parts showing a step subsequent to FIG. 88;
  • FIG. 93 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the line a92-a92 in FIG. 92;
  • FIG. 93 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the line a92-a92 in FIG. 92;
  • FIG. 93 is a schematic vertical cross-sectional view showing a vertical cross-sectional
  • FIG. 93 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the cutting line b92-b92 in FIG. 92; 93 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the c928-c92 cutting line in FIG. 92.
  • FIG. FIG. 93 is a schematic plan view of main parts showing a step subsequent to FIG. 92;
  • FIG. 97 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the line a96-a96 in FIG. 96;
  • FIG. 97 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the cutting line b96-b96 in FIG. 96.
  • FIG. 97 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the c96-c96 cutting line in FIG. 96;
  • FIG. 97 is a schematic plan view of main parts showing a step subsequent to FIG. 96;
  • FIG. 100 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the a100-a100 cutting line in FIG. 100.
  • FIG. 100 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the b100-b100 cutting line in FIG. 100.
  • FIG. 100 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the c100-c100 cutting line in FIG. 100.
  • FIG. FIG. 104 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the b104-b104 cutting line in FIG. 104.
  • 105 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the c104-c104 cutting line in FIG. 104.
  • FIG. FIG. 105 is a schematic plan view of main parts showing a step subsequent to FIG. 104; FIG.
  • FIG. 108 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the cutting line a108-a108 in FIG. 108.
  • 108 is a schematic vertical cross-sectional view showing the vertical cross-sectional structure along the b108-b108 cutting line in FIG. 108.
  • FIG. FIG. 109 is a schematic plan view of main parts showing a step subsequent to FIG. 108;
  • 112 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the cutting line a111-a111 in FIG. 111.
  • FIG. FIG. 112 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the b111-b111 cutting line in FIG. 111.
  • FIG. 112 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the c111-c111 cutting line in FIG. 111.
  • FIG. FIG. 111 is a diagram showing a step subsequent to FIG. 111, and is a schematic vertical cross-sectional view showing a vertical cross-sectional structure at the same position as the cutting line a111-a111 in FIG. 111.
  • FIG. 115 is a diagram showing a step subsequent to FIG. 115, and is a schematic vertical cross-sectional view showing a vertical cross-sectional structure at the same position as the b111-b111 cutting line in FIG. 111.
  • 115 is a diagram showing a step subsequent to FIG.
  • FIG. 115 is a diagram showing a step subsequent to FIG. 115, and is a schematic vertical cross-sectional view showing a vertical cross-sectional structure at the same position as the b111-b111 cutting line in FIG. 111.
  • FIG. 12 is a schematic vertical cross-sectional view showing a configuration example of a semiconductor device according to a seventh embodiment of the present technology.
  • FIG. 7 is a schematic vertical cross-sectional view showing steps of a method for manufacturing a semiconductor device according to a seventh embodiment of the present technology.
  • FIG. 120 is a schematic vertical cross-sectional view showing a step subsequent to FIG. 120.
  • FIG. 122 is a schematic vertical cross-sectional view showing a step subsequent to FIG. 121.
  • FIG. FIG. 12 is a diagram illustrating a configuration example of an electronic device according to an eighth embodiment of the present technology.
  • the definitions of directions such as up and down in the following description are simply definitions for convenience of explanation, and do not limit the technical idea of the present technology. For example, if an object is rotated 90 degrees and observed, the top and bottom will be converted to left and right and read, and if the object is rotated 180 degrees and observed, the top and bottom will of course be reversed and read. Further, in the following embodiments, a case where the first conductivity type is p type and the second conductivity type is n type will be exemplified as the conductivity type of the semiconductor, but the conductivity types are selected in the opposite relationship, The first conductivity type may be n-type and the second conductivity type may be p-type.
  • a first direction and a second direction that are orthogonal to each other in the same plane are respectively referred to as an X direction and a Y direction
  • the first direction and A third direction perpendicular to each of the second directions is defined as a Z direction.
  • the thickness direction of the semiconductor layer 2, which will be described later, will be described as the Z direction.
  • FIG. 1A the overall configuration of the semiconductor device 1A will be described using FIG. 1, FIG. 1A, and FIGS. 2 to 4.
  • the insulating layer 22, contact electrodes 22a, 22b, 22c, and wirings 23a, 23b, 23c shown in FIGS. 2 to 4 are omitted.
  • a semiconductor device 1A according to a first embodiment of the present technology includes an island-shaped semiconductor portion 5 provided in a semiconductor layer 2, and this semiconductor portion 5.
  • a field effect transistor Q is provided.
  • the semiconductor device 1A according to the first embodiment includes an insulating layer 11 provided outside the semiconductor portion 5 so as to surround the semiconductor portion 5.
  • the semiconductor layer 2 includes a base portion 4 that extends two-dimensionally in the X direction and the Y direction, and a base portion 4 that protrudes upward (in the Z direction) from the base portion 4.
  • An island-shaped semiconductor portion 5 is included.
  • the semiconductor portion 5 is provided integrally with a first portion 6 extending in the X direction (first direction), and is integrally provided along with the first portion 6 in the X direction (continuing with the first portion 6), and extends in the X direction.
  • the semiconductor section 5 of the first embodiment includes, for example, two first portions 6 arranged side by side at a predetermined interval in the Y direction, and an X It has a three-dimensional structure including two second portions 7 provided at both ends in the direction.
  • Each of the two first portions 6 and the two second portions 7 has a rectangular planar shape when viewed from above. In the X direction, one end of each of the two first parts 6 is connected to one of the two second parts 7, and the other end of each of the two first parts 6 is It is connected to the other of the two second parts 7 .
  • the semiconductor portion 5 is located on the side opposite to the base portion 4 side of the semiconductor portion 5, and has two first portions 6 and two second portions.
  • An upper surface portion 5a that extends two-dimensionally across the portion 7; and a side surface portion 5b that extends two-dimensionally in the thickness direction (Z direction) of the semiconductor portion 5 with two first portions 6 and two second portions 7; ,include.
  • the side portion 5b includes side portions 6b 1 and 6b 2 located on opposite sides in the Y direction of the first portion 6, and side portions 6b 1 and 6b 2 located on opposite sides in the X direction of the second portion 7. It includes portions 7b 1 and 7b 2 , and side portions 7b 3 and 7b 4 located on opposite sides of the second portion 7 in the Y direction.
  • the side surface portions 7b 1 of the second portion 7 are provided at three locations (7b 11 , 7b 12 and 7b 13 ) by a connecting portion where the first portion 6 is connected to the second portion 7 .
  • the first side surface portion 7b 1 (7b 11 ) among the three side surface portions 7b 1 is located on the side surface portion 6b 1 side of one of the two first portions 6 .
  • the second side surface portion 7b 1 (7b 12 ) among the three side surface portions 7b 1 is located on the side surface portion 6b 1 side of the other first portion 6 of the two first portions 6.
  • the remaining third side surface portion 7b 1 (7b 13 ) is located on the side surface portion 6b 2 side of each of the two first portions 6, in other words, between the two first portions 6. .
  • the side surface portion 5b of the semiconductor portion 5 includes the side surface portions 6b 1 and 6b 2 of each of the two first portions 6 and the side portions 7b 1 , 7b 2 , 7b 3 and 7b of each of the two second portions 7. 4 and includes.
  • the semiconductor portion 5 including the first portion 6 and the second portion 7 can be formed by selectively etching the semiconductor layer 2 to a depth to which the base portion 4 remains.
  • the semiconductor layer 2 it is possible to use a semiconductor substrate made of silicon (Si) as the semiconductor material, for example, single crystal as the crystallinity, and p-type as the conductivity type, although the semiconductor layer 2 is not limited thereto.
  • the semiconductor layer 2 is provided with a p-type well region 3 made of, for example, a p-type semiconductor region.
  • This p-type well region 3 is provided over the entire area of the semiconductor portion 5 and is also provided over the entire area of the surface layer portion of the base portion 4 on the semiconductor portion 5 side.
  • the p-type well region 3 is spaced apart from the back surface of the base portion 4 on the side opposite to the semiconductor portion 5 side.
  • an insulating layer 11 is provided on the semiconductor portion 5 side of the base portion 4 of the semiconductor layer 2 so as to surround the semiconductor portion 5.
  • the insulating layer 11 has a flattened surface layer on the side opposite to the base portion 4 side of the semiconductor layer 2, and has the same height (protrusion amount) as the semiconductor portion 5 except for dug portions 12a and 12b, which will be described later.
  • the film thickness is approximately
  • the insulating layer 11 is made of, for example, a silicon oxide (SiO 2 ) film.
  • an insulating layer is formed so as to cover a head portion 15a of a gate electrode 15 of a field effect transistor Q, which will be described later, and a semiconductor portion 5. 22 are provided.
  • This insulating layer 22 is also made of, for example, a silicon oxide (SiO 2 ) film.
  • a first wiring layer including wirings 23a, 23b, and 23c is provided on the side of the insulating layer 22 opposite to the semiconductor portion 5 side.
  • the wirings 23a, 23b, and 23c of the first wiring layer are made of, for example, a metal film such as aluminum (Al) or copper (Cu), or an alloy film mainly composed of Al or Cu.
  • the field effect transistor Q shown in FIG. 1 is configured, for example, of an n-channel conductivity type.
  • the field effect transistor Q is constituted by a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) whose gate insulating film is a silicon oxide (SiO 2 ) film.
  • the field effect transistor Q may be of p-channel conductivity type.
  • a MISFET Metal Insulator Semiconductor FET
  • the field effect transistor Q is provided in the semiconductor portion 5 of the semiconductor layer 2. As shown in FIG. The field effect transistor Q is spaced apart from the channel forming part 9 provided in the first part 6 of the semiconductor part 5 and the second part 7 of the semiconductor part 5, and is connected to the channel forming part 9 provided in the first part 6 of the semiconductor part 5 with a gate insulating film 13 interposed therebetween.
  • the gate electrode 15 is provided over the upper surface portion 5a and the side surface portions 6b 1 and 6b 2 of the first portion 6.
  • the field effect transistor Q also includes a sidewall spacer 19 provided on the sidewall of the gate electrode 15 so as to surround the periphery of the gate electrode 15, and a semiconductor portion 5 on both sides of the gate electrode 15 in the gate length direction (X direction).
  • a pair of main electrode regions 21a and 21b are provided and function as a source region and a drain region.
  • the gate electrode 15 includes a head portion 15a provided on the upper surface portion 5a side of the first portion 6 of the semiconductor portion 5 with a gate insulating film 13 interposed therebetween; a leg portion 15b that is integrated and provided on the outside of each of two side portions 6b 1 and 6b 2 located on opposite sides of the first portion 6 of the semiconductor portion 5 with a gate insulating film 13 interposed therebetween; has.
  • the gate electrode 15 has a structure in which both sides of the first portion 6 of the semiconductor section 5 in the width direction (Y direction) are sandwiched between leg portions 15b. Therefore, the number of leg portions 15b of the gate electrode 15 is usually "n+1" when the number of first portions 6 is "n". In this first embodiment, since two first portions 6 are provided, the gate electrode 15 has three leg portions 15b.
  • the head 15a of the gate electrode 15 protrudes above the insulating layer 11.
  • Each of the three leg portions 15b of the gate electrode 15 is provided in the insulating layer 11 together with the semiconductor portion 5.
  • the gate electrode 15 including the head portion 15a and the leg portions 15b is made of, for example, a polycrystalline silicon (doped polysilicon) film into which impurities are introduced to reduce the resistance value.
  • the head 15a has a rectangular shape in plan view, and has a three-dimensional structure having an upper surface and four side surfaces.
  • Each of the three leg portions 15b has a three-dimensional structure extending from the head portion 15a in the thickness direction (Z direction) of the semiconductor layer 2 and in the height direction of the semiconductor portion 5, and having a lower surface portion and four side surface portions. It has become.
  • the gate electrode 15 has two side surfaces 15a 1 and 15a 2 in the X direction (gate length direction) of the head portion 15a, and two side surfaces 15a 1 and 15a 2 in the X direction (gate length direction) of the leg portion 15b.
  • the portions 15b 1 and 5b 2 are flush with each other in cross-sectional view.
  • the side surface 15a 1 of the head 15a and the side surface 15b 1 of the leg 15b are constituted by one flat surface extending continuously in the thickness direction (Z direction) of the semiconductor layer 2, and the head
  • the side surface 15a 2 of the leg portion 15a and the side surface 15b 2 of the leg portion 15b constitute one flat surface that extends continuously in the thickness direction (Z direction) of the semiconductor layer 2.
  • planar view refers to the case viewed from the direction along the thickness direction (Z direction) of the semiconductor layer 2.
  • a cross-sectional view refers to a longitudinal section along the thickness direction (Z direction) of the semiconductor layer 2 viewed from a direction (X direction or Y direction) orthogonal to the thickness direction (Z direction) of the semiconductor layer 2. Point.
  • the gate insulating film 13 is formed between the first portion 6 of the semiconductor portion 5 and the gate electrode 15, on the top surface portion 5a of the first portion 6 and on the two side surfaces 6b of the first portion 6. 1,6b2 .
  • the semiconductor portion 5 since the semiconductor portion 5 has two first portions 6, each of the two first portions 6 extends over the top surface portion 5a and the two side surface portions 6b 1 and 6b 2 . It is provided.
  • the gate insulating film 13 is made of, for example, a silicon oxide film.
  • the sidewall spacer 19 is provided on the side wall of the head 15a of the gate electrode 15 so as to surround the periphery of the head 15a. That is, the sidewall spacer 19 extends across the first portion 6 on the outside of the gate electrode 15 in the gate length direction (X direction) and the dielectric portion 17, which will be described later, in a plan view. It covers the first portion 6 and the dielectric portion 17 on the outside in the longitudinal direction (X direction).
  • the sidewall spacer 19 is provided in alignment with the head portion 15a of the gate electrode 15. In other words, the sidewall spacer 19 is formed in self-alignment with the head 15a of the gate electrode 15.
  • the sidewall spacer 19 is formed by, for example, forming an insulating film on the opposite side of the insulating layer 11 from the base portion 4 side so as to cover the gate electrode 15 using a CVD (Chemical Vapor Deposition) method, and then depositing the insulating film on this insulating film. It can be formed by performing anisotropic dry line etching such as RIE (Reactive Ion Etching).
  • the sidewall spacer 19 is made of, for example, a silicon oxide film.
  • each of the pair of main electrode regions 21a and 21b includes an n-type extension region 18 formed of an n-type semiconductor region provided in the semiconductor section 5 in alignment with the gate electrode 15, and 15, an n-type contact region 20 formed of an n-type semiconductor region provided in the semiconductor portion 5 in alignment with the sidewall spacer 19 on the sidewall 15. That is, each of the pair of main electrode regions 21a and 21b having the n-type extension region 18 and the n-type contact region 20 is provided in the semiconductor portion 5 in alignment with the gate electrode 15.
  • the n-type extension region 18 is mainly provided in the first portion 6 of the semiconductor section 5 .
  • the n-type contact region 20 is mainly provided in the second portion 7 of the semiconductor section 5 .
  • the n-type contact region 20 is provided to spread over the entire second portion 7 of the semiconductor portion 5 in plan view, and is provided on the side surface portions 7b 1 (7b 11 , 7b 12 , 7b 13 ), 7b 2 , 7b 3 and 7b 4 .
  • the n-type contact region 20 and the n-type extension region 18 are in contact with each other in the first portion 6 of the semiconductor section 5 .
  • each of the n-type extension region 18 and the n-type contact region 20 has a thickness in the thickness direction (Z direction) of the semiconductor layer 2 and in the height direction of the semiconductor section 5.
  • the n-type contact region 20 is formed deeper than the n-type extension region 18, in other words, it is formed thicker.
  • the field effect transistor Q of the first embodiment has a so-called gate electrode 15 provided on an island-shaped semiconductor portion 5 serving as a fin portion with a gate insulating film 13 interposed therebetween. It is composed of a fin type.
  • the length between the pair of main electrode regions 21a and 21b is the channel length L ( ⁇ gate length Lg)
  • the length between the gate electrode 15 and the first portion 6 of the semiconductor portion 5 is The length including the width W1 on the top surface 5a side of the first portion 6 and the height of the two side surfaces 6b 1 and 6b 2 of the first portion 6 in the area where The value obtained by multiplying the length) by the number of first portions 6 becomes the channel width W ( ⁇ gate width).
  • the channel width W is increased by increasing the width W1 of the first portion 6 of the semiconductor portion 5 and increasing the height of the first portion 6, so that the channel area ( Channel length L ⁇ channel width W) can be increased.
  • the channel area (channel length L ⁇ channel width W) can be increased.
  • the field effect transistor Q is, for example, an enhancement type (normally off type) in which a drain current flows by applying a gate voltage equal to or higher than a threshold voltage to the gate electrode 15, or a drain current flows even when no voltage is applied to the gate electrode 15. It is composed of a depression type (normally off type) in which the current flows.
  • an enhancement type is configured, although the present invention is not limited thereto.
  • a channel (inversion layer) electrically connecting the pair of main electrode regions 21a and 21b is formed (induced) in the channel forming portion 9 by the voltage applied to the gate electrode 15.
  • a current (drain current) flows from the drain region side (for example, the main electrode region 21b side) through the channel of the channel forming portion 9 to the source region side (for example, the main electrode region 21a side).
  • the gate electrode 15 is electrically connected to a wiring 23c on the insulating layer 22 via a contact electrode 22c provided on the insulating layer 22. Further, among the pair of main electrode regions 21a and 21b, one main electrode region 21a is electrically connected to a wiring 23a on the insulating layer 22 via a contact electrode 22a provided on the insulating layer 22. . Of the pair of main electrode regions 21a and 21b, the other main electrode region 21b is electrically connected to the wiring 23b on the insulating layer 22 via a contact electrode 22b provided on the insulating layer 22. .
  • a high melting point metal film such as titanium (Ti) or tungsten (W) can be used, for example.
  • the semiconductor device 1A according to the first embodiment is provided between the gate electrode 15 and the second portion 7 of the semiconductor section 5 in the X direction (first direction). , and a dielectric portion (separation region) 17 having a lower dielectric constant than the insulating layer 11. Specifically, the dielectric portion 17 is provided between the side surface portion 7 b 1 of the second portion 7 and the leg portion 15 b of the gate electrode 15 .
  • the semiconductor portion 5 since the semiconductor portion 5 has two second portions 7, the gap between one of the two second portions 7 and the leg portion 15b of the gate electrode 15 is , and between the other of the two second portions 7 and the leg portion 15b of the gate electrode 15, a dielectric portion 17 is provided, respectively. That is, in this first embodiment, the dielectric portions 17 are provided on both sides of the gate electrode 15 in the gate length direction (X direction).
  • the semiconductor section 5 has two first sections 6, the three side surfaces 7b 1 (7b 11 , 7b 12 , 7b 13 ) of the second section 7 and the gate Dielectric portions 17 are provided between the electrodes 15 and the leg portions 15b, respectively.
  • the two first portions 6 are separated between the side surface portion 7b 1 of one of the two second portions 7 and the leg portion 15b of the gate electrode 15.
  • Three dielectric portions 17 are provided, and two dielectric portions 17 are further provided between the side surface portion 7b1 of the other of the two second portions 7 and the leg portion 15b of the gate electrode 15.
  • Three dielectric parts 17 divided into one part 6 are provided.
  • the first portion 6 is sandwiched between the side surface portion 7b 1 of the second portion 7 and the leg portion 15b of the gate electrode 15 on both sides of the first portion 6 in the width direction (Y direction). , are each provided with a dielectric portion 17. Then, on the other second portion 7 side, on both sides in the width direction (Y direction) of the first portion 6 between the side surface portion 7b 1 of the other second portion 7 and the leg portion 15b of the gate electrode 15. Dielectric portions 17 are provided so as to sandwich the first portion 6 therebetween.
  • the dielectric portion 17 between the side surface portion 7b 11 of the second portion 7 and the leg portion 15b of the gate electrode 15 extends from the upper surface portion 5a side of the second portion 7 to the base portion 4 side (semiconductor It extends in the depth direction (Z direction) of the layer 2 and is connected to the insulating layer 11a provided on the bottom side of the leg portion 15b of the gate electrode 15.
  • This dielectric portion 17 electrically isolates the second portion 7 of the semiconductor portion 5 and the leg portion 15b of the gate electrode 15, and also provides a gap between the second portion 7 and the leg portion 15a of the gate electrode 15.
  • the first portion 6 and the leg portion 15b of the gate electrode 15 are electrically separated.
  • the insulating layer 11a shown in FIG. When forming the trenches (see FIGS. 13 to 15), by forming the trenches 12a and 12b to be shallower than the height (thickness) of the semiconductor section 5, an insulating layer is formed on the bottom surface of each of the trenches 12a and 12b. Part of No. 11 remains.
  • the insulating layer 11a is provided, but the insulating layer 11a may not be provided.
  • a gate insulating film is interposed between the bottom part of the leg part 15b of the gate electrode 15 and the base part 4 of the semiconductor layer 2.
  • the dielectric portion 17 between the side surface portion 7b 11 of the second portion 7 and the leg portion 15b of the gate electrode 15 is illustrated, but the side surface portion 7b 12 of the second portion 7 Also in the dielectric part 17 between the leg part 15b of the gate electrode 15 and the side part 7b 13 of the second part 7 and the leg part 15b of the gate electrode 15, as shown in FIG. It has the same configuration as the dielectric section 17. Therefore, the dielectric portion 17 between the side surface portion 7b 12 of the second portion 7 and the leg portion 15b of the gate electrode 15, and between the side surface portion 7b 13 of the second portion 7 and the leg portion 15b of the gate electrode 15. The dielectric portion 17 will be explained with reference to FIG. 3.
  • the dielectric portion 17 between the side surface portion 7b 11 of the second portion 7 and the leg portion 15b of the gate electrode 15 has four sides in plan view that are connected to the first portion 6, It is surrounded by the second portion 7, the leg portion 15b of the gate electrode 15, and the insulating layer 11.
  • the dielectric portion 17 between the side surface portion 7b 12 of the second portion 7 and the leg portion 15b of the gate electrode 15 also has four sides in plan view that are connected to the first portion 6, the second portion 7, and the gate. It is surrounded by the leg portion 15b of the electrode 15 and the insulating layer 11.
  • the dielectric portion 17 between the side surface portion 7b 13 of the second portion 7 and the leg portion 15b of the gate electrode 15 has two first portions 6, two second portions 7 on all sides in a plan view, It is surrounded by the leg portion 15b of the gate electrode 15.
  • the dielectric portion 7 is made of, for example, a dielectric film (low-k film) having a lower dielectric constant than the insulating layer 11, although it is not limited thereto.
  • a dielectric film for example, a carbon-added silicon oxide (SiOC) film in which carbon (C) is added to silicon oxide (SiO) can be used.
  • This SiOC film has a lower dielectric constant than a silicon oxide film.
  • the dielectric constant of a SiOC film is about 1.5 to 2
  • the dielectric constant of a silicon oxide film is about 4 to 4.2
  • the dielectric constant of air is about 1.
  • the dielectric portion 7 preferably has a lower dielectric constant than the gate insulating film 13. Further, the width W3 (see FIG. 3) of the dielectric portion 7 along the X direction is preferably wider than the film thickness W4 (see FIG. 4) of the gate insulating film 11.
  • FIGS. 5 to 35 a method for manufacturing the semiconductor device 1A will be described using FIGS. 5 to 35.
  • the formation of the field effect transistor Q and the dielectric portion 17 included in the method of manufacturing the semiconductor device 1A will be specifically explained.
  • FIG. 5 (schematic main part plan view), FIG. 6 (schematic sectional view taken along the a5-a5 cutting line in FIG. 5), and FIG. 7 (schematic cross-sectional view taken along the b5-b5 cutting line in FIG. 5).
  • FIG. 8 (a schematic cross-sectional view taken along the c5-c5 cutting line in FIG. 5)
  • an island-shaped semiconductor portion 5 is formed that projects upward from the base portion 4.
  • the semiconductor portion 5 includes a first portion 6 extending in the X direction (first direction), and a first portion 6 extending in the Y direction (second direction) that is integrally provided in line with the first portion 6 in the X direction and intersecting the X direction.
  • a second portion 7 having a width W1 of the first portion 6 along the width W1 and a second portion 7 having a width W2 in the same direction wider than the width W1 of the first portion 6, and each of the first portion 6 and the second portion 7 has a top surface. It is formed with a three-dimensional structure having a portion 5a and a side portion 5b.
  • the side surface portion 5b includes side surface portions 6b 1 and 6b 2 in the first portion 6 and side portions 7b 1 , 7b 2 , 7b 3 and 7b 4 in the second portion 7.
  • two first portions 6 placed side by side at a predetermined interval in the Y direction, and both ends of each of the two first portions 6 in the X direction.
  • the semiconductor portion 5 is formed to have a three-dimensional structure including two second portions 7 provided in the second portion 7 .
  • the side surface portion 5b includes three side surface portions 7b 11 , 7b 12 and 7b 13 divided into three parts by a connecting portion where the first portion 6 is connected to the second portion 7 as the side surface portion 7b 1 .
  • the semiconductor portion 5 having the first portion 6 and the second portion 7 can be formed by selectively etching the semiconductor layer 2 to a depth to which the base portion 4 remains.
  • the semiconductor layer 2 it is possible to use a semiconductor substrate made of silicon (Si) as the semiconductor material, for example, single crystal as the crystallinity, and p-type as the conductivity type, although the semiconductor layer 2 is not limited thereto. Note that a p-type well region 3 made of a p-type semiconductor region is formed in the semiconductor layer 2 before the semiconductor portion 5 is formed.
  • FIG. 9 (schematic main part plan view), FIG. 10 (schematic cross-sectional view along section line a9-a9 in FIG. 9), and FIG. 11 (schematic cross-sectional view along section line b9-b9 in FIG. 9)
  • FIG. 12 (schematic cross-sectional view taken along the c9-c9 cutting line in FIG. 9)
  • the first portion 6 and the second portion 7 of the semiconductor portion 5 are located outside the semiconductor portion 5 in a plan view.
  • An insulating layer 11 surrounding the is formed.
  • the insulating layer 11 is formed, for example, by forming a silicon oxide film on the entire surface of the semiconductor layer 2 including the base portion 4 and the semiconductor portion 5 using a well-known film forming method, and then removing the silicon oxide film on the semiconductor portion 5 by CMP. It can be formed by selectively removing it.
  • the surface layer portion of the insulating layer 11 on the side opposite to the base portion 4 side is flattened, so that the surface layer portion of the insulating layer 11 and the upper surface portion 5a of the semiconductor portion 5 are substantially flush with each other.
  • the insulating layer 11 is formed to have a thickness that is approximately the same as the height (protrusion amount) of the semiconductor portion 5. Further, in this step, an insulating layer 11 flush with the upper surface portion 5a of the semiconductor portion 5 is also formed in a region surrounded by the two first portions 6 and the two second portions 7.
  • FIGS. As shown in FIG. 15 (schematic sectional view taken along the c13-c13 cutting line in FIG. 13), the width direction of the first portion 6 of the semiconductor portion 5 ( Recessed portions 12a, 12a and 12b are formed on the outside in the Y direction) to expose the side wall portions 6b 1 and 6b 2 of the first portion 6 and the side wall portions 7b 1 of each of the two second portions 7.
  • one dug portion 12a is formed on the side opposite to the other first portion 6 side of one first portion 6 of the two first portions 6,
  • the side surface portion 6b 1 of one first portion 6 and the side surface portions 7b 1 (7b 11 ) of each of the two second portions 7 are exposed.
  • the other dug portion 12a is formed on the side opposite to the one first portion 6 side of the other first portion 6 of the two first portions 6.
  • the side surface portion 6b 1 of the other first portion 6 and the side surface portions 7b 1 (7b 12 ) of each of the two second portions 7 are exposed.
  • the dug portion 12b is formed between the two first portions 6, and includes a side surface portion 6b2 of each of the two first portions 6 and a side surface portion 7b1 (7b) of each of the two second portions 7. 13 ) Expose and.
  • the dug portions 12a and 12b are formed, for example, to a depth such that a portion of the insulating layer 11 remains as the insulating layer 11a on the bottom surface, although the dug portions 12a and 12b are not limited thereto.
  • FIG. 16 (schematic main part plan view), FIG. 17 (schematic sectional view along the a16-a16 cutting line in FIG. 16), and FIG. 18 (schematic cross-sectional view along the b16-b16 cutting line in FIG. 16)
  • FIG. 19 (schematic sectional view taken along the c16-c16 cutting line in FIG. 16)
  • the upper surface portions 5a of each of the two first portions 6 of the semiconductor section 5 A gate insulating film 13 is formed on each side surface portion 6b 1 , 6b 2 of the portion 6 .
  • the gate insulating film 13 can be formed by forming a silicon oxide film on the upper surface portion 5a and side surface portions 6b 1 and 6b 2 of each of the two first portions 6 by, for example, a thermal oxidation method or a deposition method. In this step, the gate insulating film 13 is also formed on the upper surface portion 5a and side surface portions 7b 1 (7b 11 , 7b 12 , 7b 13 ) of the second portion 7 of the semiconductor layer 5.
  • FIG. 20 (schematic principal part plan view), FIG. 21 (schematic cross-sectional view along the a20-a20 cutting line in FIG. 20), and FIG. 22 (schematic cross-sectional view along the b20-b20 cutting line in FIG. 20),
  • FIG. 23 (schematic cross-sectional view taken along the c20-c20 cutting line in FIG. 20)
  • the conductive film 14 for example, a polycrystalline silicon (doped polysilicon) film into which impurities for reducing resistance are introduced during or after film formation can be used.
  • the gate insulating film 13 is interposed between the semiconductor portion 5 and the conductive film 14.
  • FIG. 24 (schematic main part plan view) and FIG. As shown in FIG. 26 (schematic sectional view taken along section line b24-b24 in FIG. 24), and FIG.
  • a gate electrode 15 is formed to be spaced apart from each of the two second portions 7 of the second portion 5 and to face the top surface portion 5a and side portions 6b 1 and 6b 2 of each of the two first portions 6 with the gate insulating film 13 interposed therebetween. do.
  • the gate electrode 15 is integrated with a head portion 15 a provided on the upper surface portion 5 a side of the first portion 6 of the semiconductor portion 5 with the gate insulating film 13 interposed therebetween, and is integrated with the head portion 15 and A leg portion 15b is provided on the outside of each of two side surfaces 6b 1 and 6b 2 located on opposite sides of one portion 6 with a gate insulating film 13 interposed therebetween.
  • the head 15a includes the recessed portion 12a, the first portion 6, the recessed portion 12b, the first portion 6, and the recessed portion 12a in this order. cross.
  • the leg portion 15b is formed in each of the three dug portions 12a, 12b, and 12a, and one end side of each leg portion 15b is connected to the head portion 15a.
  • the gate electrode 15 has two side parts 15a 1 and 15a 2 in the X direction (gate length direction) of the head part 15a, and two side parts 15a 1 and 15a 2 in the X direction (gate length direction) of the leg part 15b.
  • the two side surfaces 15b 1 and 5b 2 are formed flush with each other in cross-sectional view.
  • one side surface portion 15a 1 of the head portion 15a and one side surface portion 15b 1 of the leg portion 15b are constituted by one flat surface extending continuously in the thickness direction (Z direction) of the semiconductor layer 2.
  • the other side surface portion 15a 2 of the head portion 15a and the other side surface portion 15b 2 of the leg portion 15b are constituted by one flat surface extending continuously in the thickness direction (Z direction) of the semiconductor layer 2.
  • the gate insulating film 13 on the upper surface portion 5a and side surface portion 7b1 of the second portion 7 is removed by side etching and overetching when patterning the conductive film 14.
  • an insulating layer is placed in each gap 16.
  • a dielectric portion 17 having a relative dielectric constant lower than that of dielectric portion 11 is formed.
  • the dielectric part 17 is, for example, a SiOC film having a lower dielectric constant than a silicon oxide film, but is not limited thereto, and is formed on the semiconductor layer 2 including inside the gap part 16, on the semiconductor part 5, and on the insulating layer 11. It can be formed by forming the SiOC film over the entire surface and then selectively removing the SiOC film on the semiconductor portion 5 and the insulating layer 11.
  • FIG. 30 (schematic principal part plan view), FIG. 31 (schematic cross-sectional view taken along the a30-a30 cutting line in FIG. 30), and FIG. 32 (schematic cross-sectional view taken along the b30-b30 cutting line in FIG. 30),
  • a pair of n-type extension regions 18 made of n-type semiconductor regions are formed in each of the semiconductor parts 5 on both sides of the gate electrode 15 in the X direction.
  • the extension region 18 uses the gate electrode 15, the dielectric portion 17, and the insulating layer 11 as a mask for impurity introduction, and exhibits n-type in each semiconductor portion 5 on both sides of the gate electrode 15 in the gate length direction (X direction).
  • each of the pair of n-type extension regions 18 is formed in each of the first portion 6 and second portion 7 of the semiconductor portion 5 in alignment with the gate electrode 15. Further, in this step, the dielectric portion 17 functions as a protective layer, and impurity ions are implanted into the semiconductor portion 5 and the base portion 4 through between the second portion 7 of the semiconductor portion 5 and the leg portion 15b of the gate electrode 15. It is possible to suppress the phenomenon caused by
  • FIG. 33 (schematic principal part plan view), FIG. 34 (schematic sectional view taken along cutting line a33-a33 in FIG. 33), and FIG. 35 (schematic cross-sectional view taken along cutting line b33-b33 in FIG. 33),
  • sidewall spacers 19 are formed on the sidewalls of the head 15a of the gate electrode 15 protruding from the insulating layer 11, including the sidewalls 15a 1 and 15a 2 .
  • the sidewall spacer 19 is formed by forming an insulating film on the entire surface of the insulating layer 11 by CVD so as to cover the semiconductor part 5 and the head 15a of the gate electrode 15, and then subjecting this insulating film to a process such as RIE. It can be formed by performing directional dry etching. For example, a silicon oxide film can be used as the insulating film.
  • the sidewall spacer 19 is formed on the side wall of the head 15a of the gate electrode 15 so as to surround the head 15a of the gate electrode 15, and is also formed in self-alignment with the gate electrode 15.
  • the sidewall spacer 19 extends across the first portion 6 and the dielectric portion 17 on the outside of the gate electrode 15 in the gate length direction, and covers the first portion 6 and the dielectric portion 17 .
  • FIG. 33 (schematic principal part plan view), FIG. 34 (schematic sectional view taken along cutting line a33-a33 in FIG. 33), and FIG. 35 (schematic cross-sectional view taken along cutting line b33-b33 in FIG. 33),
  • a pair of n-type contact regions 20 made of n-type semiconductor regions are formed in each of the semiconductor portions 5 on both end sides of the gate electrode 15 in the gate length direction (X direction).
  • This pair of n-type contact regions 20 is formed by using the insulating layer 11, the gate electrode 15, and the sidewall spacer 19 as a mask for impurity introduction, and forming the semiconductor portion between the insulating layer 11 and the sidewall spacer 19 in a plan view.
  • n-type impurities such as arsenic ions (As + ) or phosphorus ions (P + ), and then performing heat treatment to activate the impurities.
  • a pair of n-type contact regions 20 are formed across the second portion 7 and the first portion 6 in self-alignment with the sidewall spacer 19 .
  • the n-type extension region 18 and the n-type contact region 20 are in contact with each other at the first portion 6 .
  • a pair of main electrode regions 21a and 21b including an n-type extension region 18 and an n-type contact region 20 are formed in the semiconductor portion 5.
  • the field effect transistor Q shown in FIGS. 1 to 4 is almost completed.
  • n-type contact region 20 can be selectively formed in the second portion 6 (only in the second portion 6) by controlling the width of the sidewall spacer 19 in the planar direction.
  • FIG. 36 is a schematic vertical cross-sectional view showing the parasitic capacitance added to the field effect transistor Q of this first embodiment.
  • FIG. 37 is a schematic vertical cross-sectional view showing the parasitic capacitance added to the field effect transistor Qz of the comparative example.
  • an insulating layer 11 surrounding the semiconductor portion 5 is also provided between the second portion 7 of the semiconductor portion 5 and the leg portion 15b of the gate electrode 15.
  • the second portion 7 is used as one electrode
  • the leg portion 15b of the gate electrode 15 is used as the second electrode
  • the insulating layer 11 between the second portion 7 of the semiconductor portion 5 and the leg portion 15b of the gate electrode 15 is A dielectric parasitic amount 26 is added to the field transistor Qz.
  • parasitic capacitance 26 deteriorates the noise characteristics of the field effect transistor Qz and becomes a factor that reduces the reliability of the semiconductor device.
  • a dielectric portion 17 is provided between the second portion 7 of the semiconductor portion 5 and the leg portion 15b of the gate electrode 15.
  • the second portion 7 is used as one electrode
  • the leg portion 15a of the gate electrode 15 is used as the second electrode
  • the distance between the second portion 7 and the leg portion 15b of the gate electrode 15 is A parasitic amount 25 using the dielectric portion 17 as a dielectric is added to the electric field transistor Q.
  • the dielectric portion 17 has a lower dielectric constant than the insulating layer 11. Therefore, the parasitic capacitance 25 added to the field effect transistor Q can be made smaller than the parasitic capacitance 26 added to the field effect transistor Qz of the comparative example.
  • the gate electrode 15 having the head portion 15a and the leg portions 15b is formed by processing the conductive film 14 once. Therefore, the two side portions 15a 1 and 15a 2 of the head 15a in the X direction (gate length direction) and the two side portions 15b 1 and 15b 2 of the leg portion 15b in the X direction (gate length direction). They can be made flush with each other in cross-sectional view.
  • the head portion 15a and the leg portions 15b of the gate electrode 15 are formed in separate processing steps. Therefore, due to misalignment of the mask and dimensional variations, a step is formed between the head 15a and the leg portions 15b, and this step also varies. Due to this variation in the step difference, the parasitic capacitance Cgd between the gate electrode and the drain region also varies, which deteriorates the noise characteristics of the field effect transistor.
  • the side surface portions 15a 1 and 15a 2 of the head portion 15a and the side surface portions 15b 1 and 5b 2 of the leg portion 15b are respectively planar in cross-sectional view. Therefore, the parasitic capacitance Cgd between the gate electrode 15 and the drain region (for example, the main electrode region 21b) is not affected by process variations as in the conventional case. Therefore, according to the method of manufacturing the semiconductor device 1A of the first embodiment, it is possible to suppress deterioration of the noise characteristics of the field effect transistor Q.
  • the insulating layer 11 surrounding the semiconductor portion 5 is provided between the second portion 7 of the semiconductor portion 5 and the leg portion 15b of the gate electrode 15. Since the dielectric portion 17 having a low dielectric constant can be formed, deterioration of the noise characteristics of the field effect transistor Q can be further suppressed. This makes it possible to further improve the reliability of the semiconductor device 1A.
  • the dielectric portions 17 are provided on both sides of the gate electrode 15 in the gate length direction, but as shown in FIG.
  • the dielectric portion 17 may be provided on either side of the direction (direction). That is, the dielectric portion 17 may be provided on at least one of both sides of the gate electrode 15 in the gate length direction.
  • the semiconductor section 5 has been described as having two first portions 6 arranged side by side in the Y direction, but the present technology has one first portion 6 as shown in FIG.
  • the present invention can also be applied to the semiconductor section 5 having the above structure.
  • the dielectric portion 17 may be provided on at least one of both sides of the gate electrode 15 in the gate length direction.
  • FIG. 39 shows, as an example, a configuration in which dielectric portions 17 are provided on both sides of the gate electrode 15 in the gate length direction.
  • the present technology can also be applied to a semiconductor section 5 having three or more first portions 6 arranged side by side in the Y direction.
  • the present technology is also applicable to the case where the field effect transistor Q is configured with a p-channel conductivity type. can do.
  • the present technology can also be applied when the field effect transistor Q is configured as a depletion type. .
  • a semiconductor device 1B according to the second embodiment of the present technology includes a dielectric section 17B in place of the dielectric section 17 shown in FIG. 3 of the first embodiment described above.
  • the dielectric portion 17B includes a cavity portion 17b1 having a lower dielectric constant than the insulating layer 11.
  • the cavity portion 17b 1 has low coverage in the gap portion 16 (see FIGS. 24 and 26) between the second portion 7 of the semiconductor portion 5 and the leg portion 15b of the gate electrode 15 in the manufacturing process of the semiconductor device 1B. This can be easily formed by forming the insulating film 17b2 .
  • the other configurations are generally similar to the first embodiment described above.
  • the film thickness of the insulating film 17b2 from the upper surface part 5a of the semiconductor part 5 to the cavity part 17b1 and the film thickness of the insulating film 17b2 from the cavity part 17b1 to the insulating layer 11a are determined in the step of forming the extension region. In this case, it is preferable to form the layer to such an extent that the impurity to be ion-implanted does not penetrate through it.
  • the insulating layer 11a is left as in the first embodiment, but if the insulating layer 11a is not left, it is necessary to control the thickness of the insulating film 17b2 .
  • an insulating film having a lower dielectric constant than the insulating layer 11 may be used as the insulating film 17b2 .
  • a semiconductor device 1C according to the third embodiment of the present technology basically has the same configuration as the semiconductor device 1A according to the first embodiment described above, except for the following configurations.
  • a semiconductor device 1C according to the third embodiment of the present technology includes an island-shaped semiconductor portion 5 provided in a semiconductor layer 2, and a second semiconductor portion provided in this semiconductor portion 5. field effect transistors Q1 and Q2. Further, the semiconductor device 1C according to the third embodiment includes an insulating layer 11 provided outside the semiconductor section 5 so as to surround the semiconductor section 5, similarly to the first embodiment described above.
  • the semiconductor layer 2 includes a base portion 4 that extends two-dimensionally in the X direction and the Y direction, and an island-shaped semiconductor portion 5 that projects upward (in the Z direction) from the base portion 4.
  • the semiconductor portion 5 of the third embodiment includes two first portions 6 that are arranged side by side at a predetermined distance in the Y direction, and two first portions 6 that are provided at both ends of each of the two first portions 6 in the X direction. It has two second parts 7 and a third part 28 provided in the middle part of the two first parts 6 in the X direction, and the first part 6, the second part 7 and the third part 28 are on the upper surface. It has a three-dimensional structure having a portion 5a and a side portion 5b.
  • the semiconductor section 5 of this third embodiment has basically the same configuration as the semiconductor section 5 of the first embodiment described above, except that it includes a third portion 28.
  • the third portion 28 has basically the same configuration as the second portion 7. Similarly to the second portion 7, the third portion 28 has a width W5 in the same direction as the width W1 of the first portion 6, which is wider than the width W1 of the first portion 6.
  • the third portion 28 has side parts 28b 1 and 28b 2 located on opposite sides in the X direction, and side parts 28b 3 and 28b 4 located on opposite sides in the Y direction. Each of the side surfaces 28b 1 and 28b 2 is divided into three locations by a connecting portion in which the first portion 6 is connected to the third portion 28, and three portions are provided.
  • the side surface portion 5b of the semiconductor portion 5 of the third embodiment includes the side surface portions 6b 1 and 6b 2 of each of the two first portions 6 and the side portions 7b 1 and 7b of each of the two second portions 7. 2 , 7b 3 and 7b 4 and side portions 28b 1 , 28b 2 , 28b 3 and 28b 4 of the third portion 28.
  • the field effect transistor Q1 is provided in the first portion 6 between one of the two second portions 7 and the third portion 28.
  • the field effect transistor Q2 is provided in the first portion 6 between the other of the two second portions 7 and the third portion 28.
  • Each of the field effect transistors Q1 and Q2 has the same configuration as the field effect transistor Q of the first embodiment described above.
  • a dielectric portion 17 having a lower dielectric constant than the insulating layer 11 surrounding the semiconductor portion 5 is provided. Further, in the semiconductor device 1C of the third embodiment, between the other of the two second portions 7 of the semiconductor section 5 and the leg portion 15b of the gate electrode 15 of the field effect transistor Q2, Similar to the first embodiment described above, a dielectric portion 17 having a lower dielectric constant than the insulating layer 11 surrounding the semiconductor portion 5 is provided.
  • the semiconductor device 1C of the third embodiment has an electric field between the third portion 28 of the semiconductor portion 5 and the leg portion 15b of the gate electrode 15 of the field effect transistor Q1, and between the third portion 28 of the semiconductor portion 5 and A dielectric portion 17 having a relative dielectric constant lower than that of the insulating layer 11 surrounding the semiconductor portion 5 is also provided between the leg portion 15b of the gate electrode 15 of the effect transistor Q2.
  • field effect transistors Q1 and Q2 are composed of the other main electrode region 21b of the pair of main electrode regions 21a and 21b of field effect transistor Q1, and the pair of main electrode regions 21b of field effect transistor Q2.
  • One of the main electrode regions 21a and 21b is shared.
  • FIGS. 45 to 69 A method for manufacturing a semiconductor device according to a fourth embodiment of the present technology will be described with reference to FIGS. 45 to 69.
  • the formation of the field effect transistor Q and the dielectric portion 17 included in the method of manufacturing a semiconductor device will be specifically explained. Further, in this fourth embodiment, a case will be described in which the gate electrode 15 is formed by processing the conductive film 14 twice.
  • FIG. 45 (schematic main part plan view), FIG. 46 (schematic sectional view taken along cutting line a45-a45 in FIG. 45), and FIG. 47 (schematic cross-sectional view taken along cutting line b45-b45 in FIG. 45).
  • 48 (a schematic cross-sectional view taken along the line c45-c45 in FIG. 45), an island-shaped semiconductor portion 5 is formed that projects upward from the base portion 4.
  • the semiconductor portion 5 includes a first portion 6 extending in the X direction (first direction), and a first portion 6 extending in the Y direction (second direction) that is integrally provided in line with the first portion 6 in the X direction and intersecting the X direction.
  • a second portion 7 having a width W1 of the first portion 6 along the width W1 and a second portion 7 having a width W2 in the same direction wider than the width W1 of the first portion 6, and each of the first portion 6 and the second portion 7 has a top surface. It is formed with a three-dimensional structure having a portion 5a and a side portion 5b.
  • the side surface portion 5b includes side surface portions 6b 1 and 6b 2 in the first portion 6 and side portions 7b 1 , 7b 2 , 7b 3 and 7b 4 in the second portion 7.
  • the semiconductor section 5 is formed with a three-dimensional structure having one first portion 6 and two second portions 7 provided on both ends of the one first portion 6 in the X direction. .
  • the semiconductor portion 5 including the first portion 6 and the second portion 7 can be formed by selectively etching the semiconductor layer 2 to a depth such that the base portion 4 remains.
  • the semiconductor layer 2 it is possible to use a semiconductor substrate made of silicon (Si) as the semiconductor material, for example, single crystal as the crystallinity, and p-type as the conductivity type, although the semiconductor layer 2 is not limited thereto. Note that a p-type well region 3 made of a p-type semiconductor region is formed in the semiconductor layer 2 before the semiconductor portion 5 is formed.
  • an insulating layer 11 surrounding the semiconductor portion 5 is formed in the same manner as in the first embodiment described above.
  • the insulating layer 11 on the outside in the width direction (Y direction) of the second portion 6 of the semiconductor section 5 is selectively removed.
  • FIG. 50 (schematic sectional view taken along the b49-b49 cutting line in FIG. 49)
  • FIG. 51 (schematic sectional view taken along the c49-c49 cutting line in FIG. 49)
  • dug portions 12a, 12a are formed to expose the side wall portions 6b 1 , 6b 2 of the first portion 6 and the side wall portion 7b 1 of the second portion 7 .
  • one dug portion 12a is formed on the side surface portion 6b1 side of the first portion 6, and is connected to the side surface portion 6b1 of the first portion 6 and the two second portions 7.
  • the side surface portions 7b 1 (7b 11 ) of each are exposed.
  • the other dug portion 12a is formed on the side surface portion 6b2 of the first portion 6, and the side surface portion 6b2 of the first portion 6 and the two second Each side surface portion 7b 1 (7b 12 ) of the portion 7 is exposed.
  • the dug portions 12a and 12a are formed, for example, to a depth that reaches the base portion 4 of the semiconductor layer 2, unlike the first embodiment described above, although the dug portions 12a and 12a are not limited thereto.
  • a gate insulating film 13 is formed on the upper surface portion 5a and side surface portions 6b 1 and 6b 2 of the first portion 6 of the semiconductor portion 5.
  • the gate insulating film 13 can be formed by forming a silicon oxide film on the top surface 5a and side surfaces 6b 1 and 6b 2 of the first portion 6 by, for example, a thermal oxidation method or a deposition method.
  • the gate insulating film 13 is also formed on the upper surface portion 5a and side surface portions 7b 1 (7b 11 , 7b 12 ) of the second portion 7 of the semiconductor layer 5, and on the surface portion of the base portion 4 of the semiconductor layer 2. .
  • FIG. 52 (schematic main part plan view), FIG. As shown in FIG. 55 (schematic sectional view taken along cutting line -b52) and FIG. 55 (schematic sectional view taken along cutting line c52-c52 in FIG.
  • a conductive film 14 (gate electrode material) covering the semiconductor layer 2 and the insulating layer 11 is formed.
  • the conductive film 14 for example, a polycrystalline silicon (doped polysilicon) film into which impurities for reducing resistance are introduced during or after film formation can be used.
  • the gate insulating film 13 is interposed between the semiconductor portion 5 and the conductive film 14.
  • FIGS. 56 (schematic main part plan view) and FIG. As shown in FIG. 58 (schematic sectional view taken along the b56-b56 cutting line in FIG. 56), and FIG.
  • a gate electrode 15 is formed having a width W7 along the X direction and a head 15 whose width W6 in the same direction is also narrower than the width W7 of the leg portions 15b.
  • the head portion 15a of the gate electrode 15 is provided on the upper surface side of the first portion 6 of the semiconductor portion 5 with the gate insulating film 13 interposed therebetween, and crosses the first portion 6 in the Y direction.
  • the leg portions 15b of the gate electrode 15 are formed in each of the two dug portions 12a, and one end of each leg portion 15b is connected to the head portion 15a.
  • one leg portion 15b is provided outside the side surface portion 6b1 of the first portion 6 of the semiconductor portion 5 with the gate insulating film 13 interposed therebetween.
  • the other leg portion 15b is provided outside the side surface portion 6b2 of the first portion 6 of the semiconductor portion 5 with the gate insulating film 13 interposed therebetween.
  • the gate insulating film 13 on the upper surface portion 5a of the semiconductor portion 5 outside the head portion 15a in the X direction is removed by side etching and overetching when patterning the conductive film 14.
  • the conductive film 14 is processed so that the outer leg portions 15b of the head portion 15a are substantially flush with the upper surface portion 5a of the semiconductor portion 5.
  • FIG. 60 (schematic principal part plan view), FIG. 61 (schematic sectional view taken along the a60-a60 cutting line in FIG. 60), and FIG. 62 (schematic cross-sectional view taken along the b60-b60 cutting line in FIG. 60),
  • a pair of n-type extension regions 18 made of n-type semiconductor regions are formed in each of the semiconductor parts 5 on both sides of the gate electrode 15 in the gate length direction (X direction).
  • the extension region 18 is formed by using the head 15a of the gate electrode 15, the outer legs 5b of the head 15a, and the insulating layer 11 as a mask for impurity introduction, and forming the extension region 18 on both sides of the gate electrode 15 in the gate length direction (X direction).
  • each of the pair of n-type extension regions 18 is formed in each of the first portion 6 and second portion 7 of the semiconductor portion 5 in alignment with the head portion 15a of the gate electrode 15.
  • the leg portions 15b on the outside of the head portion 15a function as a protective layer (impurity introduction suppressing layer), and pass between the second portion 7 of the semiconductor portion 5 and the leg portion 15b of the gate electrode 15. 5 and the base portion 4 can be suppressed from being implanted with impurity ions.
  • FIG. 63 (schematic principal part plan view), FIG. 64 (schematic cross-sectional view along section line a63-a63 in FIG. 63), and FIG. 65 (schematic cross-sectional view along section line a63-a63 in FIG. 63),
  • the outer legs 15b of the head 15a are selectively removed.
  • the outer leg portions 15b of the head 15a are removed using well-known photolithography and dry etching techniques.
  • the removal of the outer leg portions 15b of the head portion 15a involves removing the head portion 15a and the leg portions 15b from the semiconductor portion 5 such that the side portions 15a1 and 15a2 on both sides of the head portion 15a in the X direction retreat inward.
  • a gap 16 is formed between the side wall portions 7b 1 (7b 11 , 7b 12 ) of the second portion 7 of the semiconductor section 5 and the leg portions 15b of the gate electrode 15.
  • two side surfaces 15a 1 , 15a 2 of the head 15a in the X direction (gate length direction) and two side surfaces 15b 1 , 5b 2 of the leg 15b in the X direction (gate length direction) are added . and are formed flush in cross-sectional view.
  • one side surface portion 15a 1 of the head portion 15a and one side surface portion 15b 1 of the leg portion 15b are constituted by one flat surface extending continuously in the thickness direction (Z direction) of the semiconductor layer 2.
  • the other side surface portion 15a 2 of the head portion 15a and the other side surface portion 15b 2 of the leg portion 15b are constituted by one flat surface extending continuously in the thickness direction (Z direction) of the semiconductor layer 2.
  • the width W6 of the head 15a in the X direction and the width W7 of the leg 16b in the X direction are the same design value.
  • FIG. 66 (schematic principal part plan view), FIG. 67 (schematic sectional view taken along the b66-b66 cutting line in FIG. 66), and FIG. 68 (schematic cross-sectional view taken along the b66-b66 cutting line in FIG. 66),
  • a sidewall spacer 19 is formed on the sidewall of the gate electrode 15 to cover the sidewalls 15a 1 , 15a 2 of the head 15a and the sidewalls 15b 1 , 15b 2 of the leg 15b.
  • the sidewall spacer 19 is formed by forming an insulating film on the entire surface of the insulating layer 11 by CVD to fill the gap 16 shown in FIG. 65 and covering the semiconductor part 5 and the head 15a of the gate electrode 15.
  • the insulating film can be formed by performing anisotropic dry etching such as RIE.
  • a silicon oxide film can be used as the insulating film.
  • the sidewall spacer 19 is formed on the side wall of the head 15a of the gate electrode 15 so as to surround the head 15a of the gate electrode 15, and is also formed in self-alignment with the gate electrode 15.
  • the sidewall spacer 19 crosses the outer first portion 6 of the gate electrode 15 in the gate length direction in the Y direction.
  • the stepped portion 5a1 of the first portion 6 of the semiconductor portion 5 is covered with a sidewall spacer 19. That is, the stepped portion 5a1 is arranged at a position overlapping the sidewall spacer 19 in plan view.
  • FIG. 69 (schematic principal part plan view), FIG. 70 (schematic cross-sectional view along section line a69-a69 in FIG. 69), and FIG. 71 (schematic cross-sectional view along section line b69-b69 in FIG. 69),
  • a pair of n-type contact regions 20 made of n-type semiconductor regions are formed in each of the semiconductor portions 5 on both end sides of the gate electrode 15 in the gate length direction (X direction).
  • This pair of n-type contact regions 20 is formed by using the insulating layer 11, the gate electrode 15, and the sidewall spacer 19 as a mask for impurity introduction, and forming the semiconductor portion between the insulating layer 11 and the sidewall spacer 19 in a plan view.
  • n-type impurities such as arsenic ions (As + ) or phosphorus ions (P + ), and then performing heat treatment to activate the impurities.
  • a pair of n-type contact regions 20 are formed across the second portion 7 and the first portion 6 in self-alignment with the sidewall spacer 19. In this step, the n-type extension region 18 and the n-type contact region 20 are in contact with each other at the first portion 6 .
  • a pair of main electrode regions 21a and 21b including an n-type extension region 18 and an n-type contact region 20 are formed in the semiconductor portion 5.
  • the channel forming portion 9 provided in the first portion 5a of the semiconductor portion 5, the upper surface portion 5a and the side portions 6b 1 , 6b 2 of the first portion 6 of the semiconductor portion 5 with the gate insulating film 13 interposed therebetween.
  • a gate electrode 15 provided across the gate electrode 15; a sidewall spacer 19 provided on the side wall of the gate electrode 15 across the head portion 15a and the leg portion 15b;
  • a field effect transistor Q having a pair of main electrode regions 21a and 21b respectively provided in the semiconductor portion 5 is almost completed.
  • n-type contact region 20 of each of the pair of main electrode regions 21a and 21b is selectively formed in the second portion 6 (only in the second portion 6) by controlling the width of the sidewall spacer 19 in the planar direction. can be formed.
  • the leg portion 15b remains between the head portion 15a of the gate electrode 15 and the second portion 6 of the semiconductor portion 5 in a state in which the leg portion 15b remains outside the head portion 15a in a plan view.
  • An extension region 18 is formed by selectively implanting impurity ions into the semiconductor portion 5 . Therefore, the leg portions 15b on the outside of the head portion 15a function as a protective layer (impurity introduction suppressing layer), and are passed between the second portion 7 of the semiconductor portion 5 and the leg portions 15b of the gate electrode 15 to protect the semiconductor portion 5 and the base. A phenomenon in which impurity ions are implanted into the portion 4 can be suppressed.
  • the outer leg portions 15b of the head 15a in plan view are removed by removing the side portions 15a 1 and 15a of the head 15a in the gate length direction (X direction). This is done by etching the head portion 15a and the leg portions 15b all at once in the height direction of the semiconductor portion 5 (thickness direction of the semiconductor layer 2) so that the head portions 15a and leg portions 15b are recessed inward.
  • the manufacturing of the first embodiment described above is possible.
  • the parasitic capacitance Cgd between the gate electrode 15 and the train region (for example, the main electrode region 21b) is not affected by process variations as in the conventional method. Therefore, also in the method of manufacturing a semiconductor device of the fourth embodiment, it is possible to suppress deterioration of the noise characteristics of the field effect transistor Q.
  • the side surfaces 15a 1 and 15a 2 on both sides of the head 15a in the A step portion 5a 1 formed on the upper surface portion 5a of the portion 6 is covered with a sidewall spacer 19.
  • the sidewall spacer 19 may be formed of an insulating film having a lower dielectric constant than the insulating layer 11, similar to the dielectric portion 17 of the first embodiment described above.
  • the parasitic capacitance 25 added to the field effect transistor Q can be reduced, so deterioration of the noise characteristics of the field effect transistor Q can be suppressed, and the reliability of the semiconductor device can be improved. can be improved.
  • CMOS Complementary Metal Oxide Semiconductor
  • a solid-state imaging device 1D according to the fifth embodiment of the present technology is mainly configured with a semiconductor chip 102 having a rectangular two-dimensional planar shape when viewed from above. That is, the solid-state imaging device 1D is mounted on the semiconductor chip 102, and the semiconductor chip 102 can be regarded as the solid-state imaging device 1D.
  • this solid-state imaging device 1D (201) captures image light (incident light 206) from a subject through an optical lens 202, and calculates the amount of incident light 206 formed on an imaging surface. Each pixel is converted into an electrical signal and output as a pixel signal (image signal).
  • the semiconductor chip 102 on which the solid-state imaging device 1D is mounted has a rectangular pixel array section 102A provided at the center in a two-dimensional plane including the X direction and the Y direction that are orthogonal to each other.
  • a peripheral portion 102B is provided outside the pixel array portion 102A so as to surround the pixel array portion 102A.
  • the semiconductor chip 102 is formed in a manufacturing process by cutting a semiconductor wafer including semiconductor layers 2 and 130, which will be described later, into small pieces for each chip formation region. Therefore, the configuration of the solid-state imaging device 102 described below is generally the same even in a wafer state before the semiconductor wafer is cut into pieces. That is, the present technology is applicable to semiconductor chips and semiconductor wafers.
  • a plurality of bonding pads 114 are arranged in the peripheral portion 102B.
  • Each of the plurality of bonding pads 114 is arranged, for example, along each of the four sides of the semiconductor chip 102 on a two-dimensional plane.
  • Each of the plurality of bonding pads 114 functions as an input/output terminal that electrically connects the semiconductor chip 102 and an external device.
  • the semiconductor chip 102 includes a logic circuit 113 shown in FIG. As shown in FIG. 73, the logic circuit 113 includes a vertical drive circuit 104, a column signal processing circuit 105, a horizontal drive circuit 106, an output circuit 107, a control circuit 108, and the like.
  • the logic circuit 113 is configured of a CMOS (Complementary MOS) circuit having, for example, an n-channel conductivity type MOSFET (Metal Oxide Semiconductor Field Effect Transistor) and a p-channel conductivity type MOSFET as field effect transistors.
  • CMOS Complementary MOS
  • the vertical drive circuit 104 is configured by, for example, a shift register.
  • the vertical drive circuit 104 sequentially selects desired pixel drive lines 110, supplies pulses for driving the pixels 103 to the selected pixel drive lines 110, and drives each pixel 103 row by row. That is, the vertical drive circuit 104 sequentially selectively scans each pixel 103 of the pixel array section 102A in the vertical direction row by row, and generates a signal charge generated by the photoelectric conversion section (photoelectric conversion element) of each pixel 103 according to the amount of light received.
  • a pixel signal from the pixel 103 based on the above is supplied to the column signal processing circuit 105 through the vertical signal line 111.
  • the column signal processing circuit 105 is arranged, for example, for each column of pixels 103, and performs signal processing such as noise removal on the signals output from one row of pixels 103 for each pixel column.
  • the column signal processing circuit 105 performs signal processing such as CDS (Correlated Double Sampling) and AD (Analog Digital) conversion to remove fixed pattern noise specific to pixels.
  • the horizontal drive circuit 106 is composed of, for example, a shift register.
  • the horizontal drive circuit 106 sequentially outputs horizontal scanning pulses to the column signal processing circuits 105 to select each of the column signal processing circuits 105 in turn, and select pixels that have undergone signal processing from each of the column signal processing circuits 105.
  • the signal is output to the horizontal signal line 112.
  • the control circuit 108 generates clock signals and control signals that serve as operating standards for the vertical drive circuit 104, column signal processing circuit 105, horizontal drive circuit 106, etc., based on the vertical synchronization signal, horizontal synchronization signal, and master clock signal. generate. Then, the control circuit 108 outputs the generated clock signal and control signal to the vertical drive circuit 104, column signal processing circuit 105, horizontal drive circuit 106, and the like.
  • the photoelectric conversion unit 124 shown in FIG. 74 is composed of, for example, a pn junction type photodiode (PD), and generates a signal charge according to the amount of received light.
  • the photoelectric conversion unit 124 has a cathode side electrically connected to the source region of the transfer transistor TR, and an anode side electrically connected to a reference potential line (for example, ground).
  • the transfer transistor TR shown in FIG. 74 transfers the signal charge photoelectrically converted by the photoelectric conversion unit 124 to the charge holding region FD.
  • the source region of the transfer transistor TR is electrically connected to the cathode side of the photoelectric conversion section 124, and the drain region of the transfer transistor TR is electrically connected to the charge retention region FD.
  • the gate electrode of the transfer transistor TR is electrically connected to a transfer transistor drive line among the pixel drive lines 110 (see FIG. 76).
  • the charge holding region FD shown in FIG. 74 temporarily holds (accumulates) the signal charges transferred from the photoelectric conversion section 124 via the transfer transistor TR.
  • the photoelectric conversion region 121 including the photoelectric conversion unit 124, transfer transistor TR, and charge retention region FD is mounted on a semiconductor layer 130 (see FIG. 75) as a second semiconductor layer to be described later.
  • the pixel circuit 115 shown in FIG. 74 reads out the signal charge held in the charge holding region FD, converts the read out signal charge into a pixel signal, and outputs the pixel signal. In other words, the pixel circuit 115 converts the signal charge photoelectrically converted by the photoelectric conversion element PD into a pixel signal based on this signal charge, and outputs the pixel signal.
  • the pixel circuit 115 includes, for example, an amplification transistor AMP, a selection transistor SEL, a reset transistor RST, and a switching transistor FDG as pixel transistors, although they are not limited thereto.
  • Each of these pixel transistors (AMP, SEL, RST, FDG) and the above-mentioned transfer transistor TR are configured with, for example, a MOSFET as a field effect transistor. Moreover, MISFETs may be used as these transistors.
  • the selection transistor SEL, the reset transistor RST, and the switching transistor FDG each function as a switching element
  • the amplification transistor AMP functions as an amplification element. That is, the pixel circuit 115 includes field effect transistors for different purposes.
  • selection transistor SEL and the switching transistor FDG may be omitted as necessary.
  • the amplification transistor AMP has a source region electrically connected to the drain region of the selection transistor SEL, and a drain region electrically connected to the power supply line Vdd and the drain region of the reset transistor RST.
  • the gate electrode of the amplification transistor AMP is electrically connected to the charge holding region FD and the source region of the switching transistor FDG.
  • the reset transistor RST has a source region electrically connected to the drain region of the switching transistor FDG, and a drain region electrically connected to the power supply line Vdd and the drain region of the amplification transistor AMP.
  • the gate electrode of the reset transistor RST is electrically connected to a reset transistor drive line of the pixel drive lines 110 (see FIG. 73).
  • the switching transistor FDG has a source region electrically connected to the charge holding region FD and the gate electrode of the amplification transistor AMP, and a drain region electrically connected to the power supply line Vdd and the drain region of the amplification transistor AMP.
  • the gate electrode of the switching transistor FDG is electrically connected to a switching transistor drive line of the pixel drive lines 110 (see FIG. 73).
  • the source region of the amplification transistor AMP is electrically connected to the vertical signal line 111 (VSL). Furthermore, when the switching transistor FDG is omitted, the source region of the reset transistor RST is electrically connected to the gate electrode of the amplification transistor AMP and the charge holding region FD.
  • the transfer transistor TR When the transfer transistor TR is turned on, the transfer transistor TR transfers the signal charge generated by the photoelectric conversion unit 124 to the charge holding region FD.
  • the reset transistor RST When the reset transistor RST is turned on, the reset transistor RST resets the potential (signal charge) of the charge holding region FD to the potential of the power supply line Vdd.
  • the selection transistor SEL controls the output timing of the pixel signal from the pixel circuit 115.
  • the switching transistor FDG controls charge retention by the charge retention region FD, and also adjusts the voltage multiplication factor according to the potential amplified by the amplification transistor AMP.
  • the selection transistor SEL becomes conductive, and a current corresponding to the potential of the charge holding region FD amplified by the amplification transistor AMP flows to the vertical signal line 111. Further, by setting the reset control signal applied to the gate electrode of the reset transistor RST of the pixel circuit 115 to a high (H) level, the reset transistor RST becomes conductive, and the signal charge accumulated in the charge holding region FD is reset. .
  • FIG. 75 is a schematic vertical cross-sectional view showing the vertical cross-sectional structure of the pixel array section of FIG. 72, and the top and bottom of FIG. 72 are reversed to make the drawing easier to see.
  • the semiconductor chip 102 includes a semiconductor layer 130 having a first surface S1 and a second surface S2 located on opposite sides in the thickness direction (Z direction), 1, and a semiconductor layer 2 provided on the opposite side of the insulating layer 131 from the semiconductor layer 130 side.
  • the semiconductor chip 102 includes, on the second surface S2 side of the semiconductor layer 130, a flattening layer 141, a color filter layer 142, a lens layer 143, etc., which are sequentially laminated from the second surface S2 side.
  • the semiconductor layer 130 is made of, for example, single crystal silicon.
  • the planarization layer 141 is made of, for example, a silicon oxide film.
  • the planarizing layer 141 is formed on the second surface S2 of the semiconductor layer 130 in the pixel array section 102A so that the second surface S2 (light incident surface) of the semiconductor layer 130 becomes a flat surface with no unevenness. It covers the whole thing.
  • color filters such as red (R), green (G), and blue (B) are provided for each pixel 103, and color-separates the incident light incident from the light incident surface side of the semiconductor chip 102. .
  • the lens layer 143 is provided with a microlens for each pixel 103 that condenses the irradiation light and allows the condensed light to efficiently enter the photoelectric conversion region 121.
  • the semiconductor layer 2 of this fifth embodiment has the same structure as the semiconductor layer 2 shown in FIGS. 2 and 3 of the above-described first embodiment, and the semiconductor layer 2 of the semiconductor layer 2 A field effect transistor Q is provided at 5.
  • An insulating layer 11 is provided on the base portion 4 of the semiconductor layer 2 so as to surround the semiconductor portion 5.
  • the field effect transistor Q of this fifth embodiment has the same configuration as the field effect transistor Q of the first embodiment described above.
  • the semiconductor layer 130 is arranged to overlap the semiconductor portion 5 of the semiconductor layer 2. That is, the semiconductor chip 102 has a two-stage structure in which the semiconductor layer 130 and the semiconductor layer 2 are stacked in the thickness direction (Z direction).
  • each of the photoelectric conversion section 124, transfer transistor TR, and charge holding region FD shown in FIG. 74 is provided in the semiconductor layer 130 shown in FIG. 75, although not shown in detail.
  • each of the pixel transistors (AMP, SEL, RST, FDG) included in the pixel circuit 115 in FIG. 74 is provided in the semiconductor layer 2 shown in FIG. 75, although not shown in detail.
  • Each of the pixel transistors (AMP, SEL, RST, FDG) included in the pixel circuit 115 is constituted by a field effect transistor Q shown in FIG.
  • an amplification transistor AMP made up of a field effect transistor Q is illustrated as an example.
  • each of the pixel transistors (AMP, SEL, RST, FDG) included in the pixel circuit 115 is configured with a field effect transistor Q. Therefore, in the solid-state imaging device 1D according to the fifth embodiment, the same effects as in the semiconductor device 1A according to the above-described first embodiment can be obtained.
  • the present technology is particularly useful when applied to the amplification transistor AMP included in the pixel circuit, in other words, when the amplification transistor AMP is configured with a field effect transistor Q.
  • the pixel transistors (AMP, SEL, RST, FDG) included in the pixel circuit 115 are provided in a semiconductor layer 2 different from the semiconductor layer 130 in which the photoelectric conversion section 124, the transfer transistor TR, and the charge retention region FD are provided. Therefore, the degree of freedom in arranging the pixel transistors (AMP, SEL, RST, FDG) included in the pixel circuit 115 can be increased, and the photoelectric conversion section 124, transfer transistor TR, and charge holding region FD can be arranged in the same semiconductor layer. Compared to the case where a pixel transistor or a pixel transistor is provided, higher integration and noise resistance can be achieved.
  • At least one of the pixel transistors (AMP, SEL, RST, FDG) included in the pixel circuit 115 may be configured with a field effect transistor Q.
  • two of the pixel transistors (AMP, SEL, RST, FDG) included in the pixel circuit 115 are connected to two electric fields provided in one semiconductor section 5. It may also be configured with an effect transistor Q.
  • the amplification transistor AMP and the selection transistor SEL are configured by two field effect transistors Q provided in one semiconductor section 5
  • the reset transistor RST and the switching transistor FDG are configured by two field effect transistors Q provided in one semiconductor section 5.
  • at least one of the pixel transistors (AMP, SEL, RST, FDG) included in the pixel circuit 115 may be configured with a field effect transistor Q6 provided in the semiconductor section 35 of the sixth embodiment described below. .
  • FIGS. 76 to 79 the overall configuration of the semiconductor device 1E will be described using FIGS. 76 to 79. Note that for convenience of explanation, illustration of the insulating layer 55 shown in FIGS. 77 to 79 is omitted in FIG. 76. Further, in FIGS. 77 to 79, illustrations of contact electrodes provided on the insulating layer 55 and illustrations of wiring layers and insulating layers above the insulating layer 55 are omitted.
  • a semiconductor device 1E according to a sixth embodiment of the present technology includes an island-shaped semiconductor portion 35 provided in a semiconductor layer 32, and a field effect transistor provided in this semiconductor portion 35. It is equipped with Q6 and. Further, the semiconductor device 1E according to the sixth embodiment includes an insulating layer 41 provided outside the semiconductor section 35 so as to surround the semiconductor section 35.
  • the semiconductor layer 32 includes a base portion 34 that extends two-dimensionally in the X direction and the Y direction, and an island-shaped semiconductor portion 35 that protrudes upward (in the Z direction) from the base portion 34. including.
  • the semiconductor portion 35 includes a first portion 36 extending in the X direction (first direction) and integrally (with the first portion 36) in line with the first portion 36 in the X direction. a second portion 37 which is provided in series) and has a width W2 in the same direction as the width W1 of the first portion 36 along the Y direction intersecting the X direction, which is wider than the width W1 of the first portion 36; Moreover, the first portion 36 and the second portion 37 have a three-dimensional structure having an upper surface portion 35a and a side surface portion 5b.
  • the semiconductor portions 35 of the sixth embodiment include, but are not limited to, one first portion 36 extending in the X direction, and one each on both ends of the first portion 36 in the X direction. It has a three-dimensional structure including two second portions 37 provided therein. Each of the one first portion 36 and the two second portions 37 has a rectangular planar shape when viewed from above. In the X direction, one end of the first portion 36 is connected to one of the two second portions 37, and the other end of the first portion 36 is connected to one of the two second portions 37. It is connected to the other second portion 37 of the two.
  • the semiconductor section 35 is integrally formed with the first region 38A and on both sides of the first region 38A in the X direction (first direction) along with the first region 38A ( a pair of second regions 38B that are provided (continuously with the first region 38A) and have a height (thickness) He2 in the Z direction higher than a height (thickness) He1 in the Z direction of the first region 38A; Furthermore, it has The first region 38A is provided in the first portion 36.
  • One second region 38B of the pair of second regions 38B is provided across one second portion 37 of the two second portions 37 and the first portion 36.
  • the other second region 38B of the pair of second regions 38B is provided across the other second portion 37 of the two second portions 37 and the first portion 36.
  • the first region 38A includes the semiconductor layer 32.
  • the second region 38B unlike the first region 38A, includes a semiconductor layer 32 and an n-type growth layer 48 selectively formed on the upper surface of the semiconductor layer 32 by epitaxial growth.
  • the growth layer 48 is formed in alignment with an insulating film 47 provided on the side wall of a gate electrode 45, which will be described later.
  • an n-type, p-type, or i-type single crystal layer can be formed by inheriting the crystallinity of the semiconductor layer 32 as a base layer.
  • the single crystal layer formed by epitaxial growth is covalently bonded to the semiconductor layer 32, normally when the base layer and the growth layer are of the same type and the same conductivity type or i-type, it is difficult to distinguish between the base layer and the growth layer. I can't stand it.
  • the semiconductor layer 32 and the growth layer 48 will be explained separately, but the invention is not limited to this.
  • the conductivity types of the base layer and the growth layer are different, it may be possible to distinguish between the base layer and the growth layer by a depletion layer.
  • the surface layer portion of the semiconductor layer 32 becomes the upper surface portion 35a
  • the surface layer portion of the growth layer 48 becomes the upper surface portion 35a. Therefore, in the semiconductor section 35 of the sixth embodiment, a step is formed on the upper surface section 35a between the first region 38A and the second region 38B.
  • the semiconductor section 35 is located on the side opposite to the base section 34 side of the semiconductor section 35, and extends two-dimensionally over the first section 36 and the two second sections 37. It includes a wide upper surface portion 35a and a side surface portion 35b that expands two-dimensionally in the thickness direction (Z direction) of the semiconductor portion 35 with a first portion 36 and two second portions 37.
  • the side surface portion 35b has side surface portions 36b 1 and 36b 2 located on opposite sides of the first portion 36 in the Y direction, and side portions 36b 1 and 36b 2 located on opposite sides of the second portion 37 in the X direction.
  • the second portion 37 includes side portions 37b 1 and 37b 2 located on opposite sides of the second portion 37 in the Y direction, and side portions 37b 3 and 37b 4 located on opposite sides of the second portion 37 in the Y direction.
  • the side surface portion 37b1 of the second portion 37 is divided into two parts by a connecting portion where the first portion 36 is connected to the second portion 37. That is, the side surface portion 5b of the semiconductor portion 35 includes the side surface portions 36b 1 and 36b 2 of the first portion 36 and the side portions 37b 1 , 37b 2 , 37b 3 and 37b 4 of the two second portions 37. include.
  • the semiconductor portion 35 including the first portion 36 and the second portion 37 can be formed by selectively etching the semiconductor layer 32 to a depth to which the base portion 34 remains.
  • the first region 38A and the second region 38B of the semiconductor section 35 can have a height difference by selectively forming a growth layer 48 on the semiconductor layer 32 of the second region 38B by epitaxial growth.
  • a semiconductor substrate can be used that is made of, for example, silicon (Si) as the semiconductor material, single crystal as the crystallinity, and p-type as the conductivity type.
  • the growth layer 48 is composed of, for example, a single crystal silicon crystal layer into which an n-type impurity is introduced.
  • the height He1 of the first region 38A is defined as the amount of protrusion from the base portion 34 to the upper surface portion 35a of the first region 38A.
  • the height He2 of the first region 38B is defined as the amount of protrusion from the base portion 34 to the upper surface portion 35a of the second region 38A.
  • the semiconductor layer 32 is provided with a p-type well region 33 made of, for example, a p-type semiconductor region.
  • This p-type well region 33 is provided over the entire area of the semiconductor portion 35 and is provided over the entire area of the surface layer portion of the base portion 34 on the semiconductor portion 35 side.
  • the p-type well region 33 is spaced apart from the back surface of the base portion 34 on the side opposite to the semiconductor portion 35 side.
  • an insulating layer 41 is provided on the semiconductor portion 35 side of the semiconductor layer 32 so as to surround the semiconductor portion 35.
  • the insulating layer 41 has a flattened surface layer on the side opposite to the base portion 34 of the semiconductor layer 32, and is flattened except for dug portions 42, 42 (see FIGS. 84, 86, and 87), which will be described later.
  • the film thickness is approximately the same as the height He1 of the first region 38A of the portion 35.
  • the insulating layer 41 is made of, for example, a silicon oxide (SiO 2 ) film.
  • an insulating layer is formed on the side of the insulating layer 41 opposite to the base portion 34 so as to cover the head 45a of the gate electrode 45 of a field effect transistor Q6, which will be described later, and the semiconductor portion 35. 55 are provided.
  • This insulating layer 55 is also made of, for example, a silicon oxide (SiO 2 ) film.
  • the field effect transistor Q6 shown in FIG. 76 is, for example, of an n-channel conductivity type, although it is not limited thereto.
  • the field effect transistor Q6 is constituted by a MOSFET using a silicon oxide (SiO 2 ) film as a gate insulating film.
  • the field effect transistor Q6 may be of p-channel conductivity type.
  • a MISFET whose gate insulating film is a silicon nitride film or a laminated film (composite film) such as a silicon nitride (Si 3 N 4 ) film and a silicon oxide film may be used.
  • the field effect transistor Q6 is provided in the semiconductor portion 35 of the semiconductor layer 32.
  • the field effect transistor Q6 includes a gate insulating film that extends over the channel forming portion 39 provided in the first portion 36 of the semiconductor portion 35 and the upper surface portion 5a and side portions 36b 1 and 36b 2 of the first region 38A of the semiconductor portion 35. and a gate electrode 45 provided with a gate electrode 43 interposed therebetween.
  • the field effect transistor Q6 also includes an insulating film (separation insulating film) 47 and a sidewall spacer 50 provided on the side wall of the gate electrode 45 so as to surround the gate electrode 45, and a pair of second A pair of main electrode regions 54a and 54b are provided in region 38B and function as a source region and a drain region.
  • an insulating film (separation insulating film) 47 and a sidewall spacer 50 provided on the side wall of the gate electrode 45 so as to surround the gate electrode 45, and a pair of second A pair of main electrode regions 54a and 54b are provided in region 38B and function as a source region and a drain region.
  • one of the main electrode regions 54a and 54b may be referred to as a source region 54a, and the other main electrode region 54b may be referred to as a drain region 54b.
  • the gate electrode 45 has a head portion 45a provided on the upper surface portion 35a side of the first portion 36 (first region 38A) of the semiconductor portion 35 with a gate insulating film 43 interposed therebetween.
  • a gate insulating film 43 is formed on the outside of each of two side surfaces 36b 1 and 36b 2 that are integrated with the head 45a and are located on opposite sides of the first portion 36 (first region 38A) of the semiconductor section 35. It has two leg portions 45b provided with the two legs interposed therebetween.
  • the gate electrode 45 has a structure in which both sides of the first portion 36 of the semiconductor section 35 in the lateral direction (Y direction) are sandwiched between legs 45b. Therefore, the number of leg portions 45b of the gate electrode 45 is usually "n+1", where the number of first portions 36 is "n”. In this sixth embodiment, since one first portion 36 is provided, the gate electrode 45 has two legs 45b.
  • the head 45a of the gate electrode 45 protrudes above the insulating layer 41.
  • Each of the two leg portions 45b of the gate electrode 45 is provided in the insulating layer 41 together with the semiconductor portion 35.
  • the gate electrode 45 including the head portion 45a and the leg portions 45b is made of, for example, a polycrystalline silicon (doped polysilicon) film into which impurities are introduced to reduce the resistance value.
  • the head 45a has a rectangular shape in plan view, and has a three-dimensional structure having an upper surface and four side surfaces.
  • Each of the two leg parts 45b has a three-dimensional structure extending from the head part 45a in the thickness direction (Z direction) of the semiconductor layer 32 and in the height direction of the semiconductor part 35, and has a lower surface part and four side parts. It has become.
  • the gate electrode 45 has two side surfaces 45a 1 and 45a 2 in the X direction (gate length direction) of the head 45a, and two side surfaces 45a 1 and 45a 2 in the X direction (gate length direction) of the leg portion 45b.
  • the portions 45b 1 and 45b 2 are flush with each other in cross-sectional view.
  • the side surface portion 45a 1 of the head portion 45a and the side surface portion 45b 1 of the leg portion 45b are constituted by one flat surface extending continuously in the thickness direction (Z direction) of the semiconductor layer 32
  • the side surface portion 45a 2 of the leg portion 45a and the side surface portion 45b 2 of the leg portion 45b are configured as one flat surface that extends continuously in the thickness direction (Z direction) of the semiconductor layer 32.
  • the planar view refers to the case viewed from the direction along the thickness direction (Z direction) of the semiconductor layer 32.
  • a cross-sectional view refers to a longitudinal section along the thickness direction (Z direction) of the semiconductor layer 32 viewed from a direction (X direction or Y direction) orthogonal to the thickness direction (Z direction) of the semiconductor layer 32.
  • Point. As shown in FIGS. 76 and 77, the first region 38A of the semiconductor section 35 has a width W11 in the same direction as the gate length direction (X direction, first direction) of the gate electrode 45. It is wider than the width W12 in the longitudinal direction.
  • the gate insulating film 43 is arranged between the first portion 36 (first region 38A) of the semiconductor portion 35 and the gate electrode 45 on the upper surface portion 35a of the first portion 36 (first region 38A). , and the two side surfaces 36b 1 and 36b 2 of the first portion 36 (first region 38A).
  • the semiconductor section 35 since the semiconductor section 35 has one first section 36, the first section 36 is provided over the top surface section 35a and the two side surfaces 36b 1 and 36b 2 . It is being
  • the gate insulating film 43 is made of, for example, a silicon oxide film.
  • the insulating film 47 is provided on the side wall of the head 45a of the gate electrode 45 so as to surround the periphery of the head 45a.
  • This insulating film 47 is provided for the purpose of electrically insulating and separating the growth layer 48 of the second region 38B of the semiconductor section 35 and the gate electrode 45. Therefore, the insulating film 47 is sometimes called an isolation insulating film 47.
  • the insulating film 47 is provided in alignment with the head 45a of the gate electrode 45. In other words, the insulating film 47 is formed in self-alignment with the head 45a of the gate electrode 45.
  • the insulating film 47 is formed by, for example, forming a thin silicon oxide film by a CVD (Chemical Vapor Deposition) method so as to cover the gate electrode 45 on the opposite side of the insulating layer 41 from the base portion 34 side, and then, This silicon oxide film is subjected to anisotropic dry etching such as RIE (Reactive Ion Etching) to selectively remove the silicon oxide film on the head 45a of the gate electrode 45 and the silicon oxide film outside the head 45a of the gate electrode 45. It can be formed by removing it.
  • the insulating film 47 is preferably formed to have a thickness of, for example, about 2 nm to 10 nm.
  • an insulating film 47 is also provided on the side surface portion 37b1 of the second portion 37 of the semiconductor portion 35.
  • the sidewall spacer 50 is provided on the side wall of the head 45a of the gate electrode 45 so as to surround the head 45a of the gate electrode 45 with an insulating film 47 interposed therebetween. . That is, the insulating film 47 is formed to have a thickness along the upper surface and side surfaces of the gate electrode 45.
  • the sidewall spacer 50 is provided in alignment with the gate electrode 45 and the insulating film 47. In other words, the sidewall spacer 50 is formed in self-alignment with the gate electrode 45 and the insulating film 47.
  • the sidewall spacer 50 is formed by, for example, forming an insulating film by CVD on the side of the insulating layer 41 opposite to the base portion 34 so as to cover the gate electrode 45 and the insulating film 47, and then applying RIE to this insulating film. It can be formed by performing anisotropic dry-line etching such as.
  • the sidewall spacer 50 is made of, for example, a silicon nitride film.
  • the sidewall spacer 50 is provided on the semiconductor portion 35 and on the insulating layer 41 so as to cross the semiconductor portion 35. As shown in FIG. The sidewall spacer 50 is provided such that a portion located on the semiconductor portion 35 is adjacent to the head portion 45a of the gate electrode 45, and the side portion 37b1 of the second portion 37 of the semiconductor portion 35 and the gate electrode in a plan view. 45 is provided adjacent to the head 45a and leg 45b of the gate electrode 45. That is, the sidewall spacer 50 of the sixth embodiment has a portion on the semiconductor section 35 shown in FIG. The length along the height direction (Z direction) of the semiconductor section 35 is different between the part located in the semiconductor part 35 (see FIG. 78), and the part shown in FIG. 78 is longer than the part shown in FIG. 77. There is.
  • the sidewall spacer 50 is provided on the growth layer 48 on the outside of the insulating film 47 in the second region 38B of the first portion 36 of the semiconductor section 35, and on the insulating film 47 on the sidewall of the gate electrode 45. formed in alignment. That is, in the second region 38B of the first portion 36 of the semiconductor section 35, a sidewall spacer 50 is formed on the outside of the sidewall of the gate electrode 45, aligned with the insulating film 47 and overlapping with the growth layer 48 in plan view. has been done.
  • each of the pair of main electrode regions 54a and 54b includes an n-type semiconductor region 53 aligned with the sidewall spacer 50 and formed across the growth layer 48 and the semiconductor layer 32.
  • the n-type semiconductor region 53 is spaced apart from the insulating film 47 on the sidewall of the gate electrode 45.
  • the n-type semiconductor region 53 remains as a part of the n-type growth layer 48 between the n-type semiconductor region 53 and the insulating film 47 in the second region 38B of the first portion 36 of the semiconductor section 35. It is in contact with the n-type growth layer 48a, and has a higher impurity concentration than the n-type growth layer 48a.
  • the n-type growth layer 48a overlaps the sidewall spacer 50 in plan view.
  • the n-type growth layer 48a and the n-type semiconductor region 53 are in contact with the p-type well region 33 to form a pn junction.
  • the n-type semiconductor region 53 has a thickness in the thickness direction (Z direction) of the semiconductor layer 32 and in the height direction of the semiconductor section 35 .
  • the n-type semiconductor region 53 is formed deeper than the n-type growth layer 48a, in other words, it is formed thicker.
  • the n-type semiconductor region 53 is formed across the growth layer 48 and the semiconductor layer 32 in the second region 38B of the semiconductor section 35. That is, each of the pair of main electrode regions 54a and 54b has a structure that protrudes above the first region 38A, in other words, a structure that protrudes upward.
  • the field effect transistor Q6 of the sixth embodiment has a so-called gate electrode 45 provided on an island-shaped semiconductor portion 35 as a fin portion with a gate insulating film 43 interposed therebetween. It is composed of a fin type.
  • the length between the pair of main electrode regions 54a and 54b is the channel length L ( ⁇ gate length Lg)
  • the length between the gate electrode 45 and the first portion 36 of the semiconductor portion 35 is In the area where the two sides overlap three-dimensionally, the width W1 in the transverse direction (Y direction) on the upper surface portion 35a side of the first portion 36 and the height of the two side surfaces 6b 1 and 6b 2 of the first portion 36 are defined as
  • the channel width W ( ⁇ gate width) is the value obtained by multiplying the length (periphery of the semiconductor portion 35) by the number of first portions 36.
  • the channel width W is increased by increasing the width W1 of the first portion 36 of the semiconductor portion 35 and increasing the height of the first portion 36 in the Z direction.
  • the effective channel area (channel length L ⁇ channel width W) can be increased.
  • the channel area (channel length L ⁇ channel width W) can be increased.
  • the fin-type field effect transistor Q6 can expand its effective channel area without expanding its own occupied area (footprint).
  • the field effect transistor Q6 is, for example, an enhancement type (normally off type) in which a drain current flows by applying a gate voltage equal to or higher than a threshold voltage to the gate electrode 45, or a field effect transistor Q6 in which a drain current flows even when no voltage is applied to the gate electrode 45. It can be configured as a flowing depression type (normally off type). In the first embodiment, for example, an enhancement type is configured, although the present invention is not limited thereto.
  • a channel (inversion layer) electrically connecting the pair of main electrode regions 54a and 54b is formed (induced) in the channel forming portion 39 by the voltage applied to the gate electrode 45.
  • a current (drain current) flows from the drain region side (for example, the main electrode region 54b side) through the channel of the channel forming portion 39 to the source region side (for example, the main electrode region 54a side).
  • the gate electrode 4 is provided on the wiring layer on the insulating layer 55 via the contact electrode provided on the insulating layer 55. electrically connected to the connected wiring. Further, among the pair of main electrode regions 54a and 54b, one main electrode region 54a is electrically connected to the wiring provided in the wiring layer on the insulating layer 55 via the contact electrode provided in the insulating layer 55. It is connected. Of the pair of main electrode regions 54a and 54b, the other main electrode region 54b is electrically connected to the wiring provided in the wiring layer on the insulating layer 55 via the contact electrode provided in the insulating layer 55. It is connected.
  • tungsten which is a high melting point metal
  • a metal material such as aluminum (Al) or copper (Cu), or an alloy material mainly composed of Al or Cu can be used.
  • FIGS. 80 to 118 a method for manufacturing the semiconductor device 1E according to the sixth embodiment will be explained using FIGS. 80 to 118. Also in this sixth embodiment, the formation of the semiconductor portion 35 and the charge effect transistor Q6 included in the manufacturing method of the semiconductor device 1E will be specifically explained.
  • FIG. 80 (schematic main part plan view), FIG. 81 (schematic sectional view taken along the a80-a80 cutting line in FIG. 80), and FIG. 82 (schematic cross-sectional view taken along the b80-b480 cutting line in FIG. 80).
  • 82 (a schematic cross-sectional view taken along the c80-c80 cutting line in FIG. 80)
  • an island-shaped semiconductor portion 35 is formed that protrudes upward from the base portion 34.
  • the semiconductor portion 35 includes a first portion 36 extending in the X direction (first direction), and a first portion 36 extending in the Y direction (second direction) that is integrally provided in line with the first portion 36 in the X direction and intersecting the X direction.
  • the semiconductor is a three-dimensional structure having one first portion 36 and two second portions 37, one each provided on both ends of the one first portion 36 in the X direction. 35 is formed.
  • the semiconductor section 35 is provided in a first region 38A in which a gate electrode 45 (see FIG. 96) to be described later is formed, and in a continuous manner with the first region 38A on both sides of the first region 38A in the X direction, and It further includes a pair of second regions 38B and 38B in which an n-type growth layer 48, which will be described later, is formed.
  • the first region 38A is provided in the first portion 36.
  • One second region 38B of the pair of second regions 38B is provided across one second portion 37 of the two second portions 37 and the first portion 36.
  • the other second region 38B of the pair of second regions 38B is provided across the other second portion 37 of the two second portions 37 and the first portion 36.
  • the semiconductor portion 35 including the first portion 36 and the second portion 37 and including the first region 38A and the second region 38B is formed by selectively etching the semiconductor layer 32 to a depth to which the base portion 34 remains. can do.
  • a semiconductor substrate can be used that is made of, for example, silicon (Si) as the semiconductor material, single crystal as the crystallinity, and p-type as the conductivity type.
  • damage is generated on the side surface portions 35b (36b 1 , 36b 2 , 37b 1 to 37b 4 ) of the semiconductor portion 35 due to processing of the semiconductor layer 32.
  • a p-type well region 33 made of a p-type semiconductor region is formed in the semiconductor layer 32 before the semiconductor portion 35 is formed.
  • an insulating layer 41 surrounding the semiconductor portion 35 is formed in the same manner as the insulating layer 11 shown in FIG. 9 of the first embodiment described above.
  • the insulating layer 41 on the outside in the lateral direction (Y direction) of the second portion 36 of the semiconductor section 35 is selectively removed.
  • FIG. 85 (schematic sectional view taken along the a84-a84 cutting line in FIG. 84)
  • FIG. 86 schematic sectional view taken along the b84-b84 cutting line in FIG. 84
  • FIG. 85 (schematic sectional view taken along the b84-b84 cutting line in FIG. 84)
  • the side surfaces 36b 1 and 36b 2 of the first portion 36 and the second portion 37 are formed on the outside of the first portion 36 of the semiconductor portion 35 in the lateral direction.
  • Digging portions 42a, 42a are formed to expose the side surface portion 37b1 .
  • one dug portion 42 is formed on the side surface portion 36b 1 side of the first portion 36, and is connected to the side surface portion 36b 1 of the first portion 36 and this side surface portion 36b 1 .
  • the side surface portions 37b1 of each of the two consecutive second portions 37 are exposed.
  • the other dug portion 42 is formed on the side surface portion 36b 2 side of the first portion 36, and is connected to the side surface portion 36b 2 of the first portion 36 and this side surface portion 36b.
  • the side portions 37b1 of each of the two second portions 37 connected to the second portion 37 are exposed.
  • the dug portions 42 and 42 are formed to a depth that reaches, for example, the base portion 34 of the semiconductor layer 32, unlike the above-described first embodiment, although the dug portions 42 and 42 are not limited thereto.
  • FIG. 88 (schematic main part plan view), FIG. 89 (schematic sectional view taken along cutting line a88-a88 in FIG. 88), and FIG. 90 (schematic cross-sectional view taken along cutting line b88-b88 in FIG. 88)
  • FIG. 91 (schematic cross-sectional view taken along cutting line c88-c88 in FIG. 88)
  • the gate insulating film 43 can be formed, for example, by forming a silicon oxide film by a thermal oxidation method or a deposition method. In this step, the gate insulating film 43 is also formed on the upper surface portion 35a and side surface portion 37b 1 of the second portion 37 of the semiconductor portion 35, and on the surface portion of the base portion 34 of the semiconductor layer 32.
  • FIG. 92 (schematic plan view of main parts), FIG. As shown in FIG. 95 (schematic sectional view taken along cutting line -b92 in FIG. 92) and FIG. 95 (schematic sectional view taken along cutting line c92-c92 in FIG.
  • a conductive film 44 (gate electrode material) is formed to cover the semiconductor portion 35 and the insulating layer 41 in a buried manner.
  • the conductive film 44 for example, a polycrystalline silicon (doped polysilicon) film into which impurities to reduce the resistance value are introduced during or after film formation can be used.
  • the gate insulating film 43 is interposed between the semiconductor portion 35 and the conductive film 44 .
  • FIGS. 96 (schematic main part plan view) and FIG.
  • semiconductor A gate electrode that is spaced apart from each of the two second portions 37 of the portion 35 and faces the upper surface portion 5a and side portions 36b 1 and 36b 2 of the first portion 36 (first region 38A) with the gate insulating film 43 interposed therebetween.
  • the gate electrode 45 is integrated with a head portion 45 a provided on the upper surface portion 35 a side of the first portion 36 of the semiconductor portion 35 with a gate insulating film 43 interposed therebetween, and is integrated with the head portion 45 .
  • the leg portion 45b is provided on the outside of each of the two side surfaces 36b 1 and 36b 2 located on opposite sides of the 1 portion 36 with a gate insulating film 43 interposed therebetween.
  • the head 45a crosses one of the dug portions 42, the first portion 36, and the other dug portion 42 in this order in the lateral direction (Y direction) of the first portion 36 of the semiconductor portion 35.
  • Each of the two leg parts 45b is individually formed in each of the two dug parts 42, and one end side of each is connected to the head 45a.
  • the gate electrode 45 has two side parts 45a 1 and 45a 2 in the X direction (gate length direction) of the head 45a, and two side parts 45a 1 and 45a 2 in the X direction (gate length direction) of the leg part 45b.
  • the two side surfaces 45b 1 and 45b 2 are formed flush with each other in cross-sectional view.
  • one side surface portion 45a 1 of the head portion 45a and one side surface portion 45b 1 of the leg portion 45b are constituted by one flat surface extending continuously in the height direction (Z direction) of the semiconductor portion 35.
  • the other side surface portion 45a 2 of the head portion 45a and the other side surface portion 45b 2 of the leg portion 45b are constituted by one flat surface extending continuously in the height direction (Z direction) of the semiconductor portion 35.
  • a gap 46 is formed between the side surface 7b1 of the second portion 37 of the semiconductor section 35 and the leg 45b of the gate electrode 45.
  • the gap portion 46 on the side surface portion 36b1 side of the first portion 36 is illustrated as an example.
  • the semiconductor portion 35 since the semiconductor portion 35 has one first portion 36 and two second portions 37, the gap portion 46 is formed on both sides (two sides) of the gate electrode 45 in the gate length direction in a plan view. two second portions 37).
  • the gate insulating film 43 on the upper surface portion 35a and side surface portion 37b1 of the second portion 37 of the semiconductor portion 35 is removed by side etching and overetching when patterning the conductive film 44.
  • a gate is added to the first region 38A of the semiconductor portion 35, which faces the upper surface portion 35a and side surface portion 35b of the first region 38A with the gate insulating film 43 interposed therebetween. Electrode 45 is formed.
  • FIG. 100 (schematic principal part plan view), FIG. 101 (schematic cross-sectional view along the a100-a100 cutting line in FIG. 100), and FIG. 102 (schematic cross-sectional view along the b100-b100 cutting line in FIG. 100),
  • FIG. 103 (schematic cross-sectional view taken along the c100-c100 cutting line in FIG. 100)
  • the insulating film 47 can be formed, for example, by depositing a silicon oxide film using a CVD method.
  • the insulating film 47 is for electrically insulating and separating the gate electrode 45 and a growth layer 48 (see FIGS.
  • the insulating film 47 is formed to have a thickness along the upper surface and side surfaces of the gate electrode 45. In this step, as shown in FIG. 102, the insulating film 47 is formed over the side surfaces 45a 1 and 45a 2 of the head 45a of the gate electrode 45 and the side surfaces 45b 1 and 45b 2 of the leg 45b. . Further, the insulating film 47 is also formed on the side surface portion 37b1 of the second portion 37 of the semiconductor portion 35.
  • an insulating film 47 on the gate electrode 45 and outside the gate electrode 45 is selectively removed so that the insulating film 47 remains on the side walls of the gate electrode 45, and as shown in FIG. 105 (schematic sectional view taken along section line a104-a104 in FIG. 104), FIG. 106 (schematic sectional view taken along section line b104-b104 in FIG. 104), and FIG. 107 (schematic sectional view taken along section line c104-c104 in FIG. 104)
  • an insulating film 47 is formed on the side walls of the gate electrode 45 to cover the side walls of the gate electrode 45.
  • Selective removal of the insulating film 47 can be performed by anisotropic dry etching such as RIE. Further, selective removal of the insulating film 47 can also be performed by patterning the insulating film 47 using an etching mask.
  • a growth layer 48 is selectively grown by epitaxial growth on the upper surface portion 35a of each of the pair of second regions 38B and 38B located on both sides in the X direction of the first region 38A in which the gate electrode 45 is formed.
  • FIG. 109 schematic sectional view taken along cutting line a108-a108 in FIG. 108
  • FIG. 110 schematic diagram taken along cutting line b108-b108 in FIG. 108.
  • the height (thickness) He2 in the Z direction of each of the pair of second regions 38B and 38B is set higher than the height (thickness) He1 in the Z direction of the first region 38A ( thick). Since the growth layer 48 is formed by inheriting the crystallinity of the semiconductor layer 32 as the base, it is formed as a crystal layer of single crystal silicon into which an n-type impurity is introduced, for example.
  • the growth layer 48 is formed in alignment with the gate electrode 45 and the insulating film 47.
  • the growth layer 48 is formed to be insulated and separated from the gate electrode 45 by the insulating film 47.
  • the growth layer 48 is basically formed on the side surface portion 37b 1 of the second portion 37.
  • the first region 38A of the semiconductor section 35 includes the semiconductor layer 32, and the surface layer portion of the semiconductor layer 32 becomes the upper surface portion 35a.
  • the second region 38B of the semiconductor section 35 includes the semiconductor layer 32 and the growth layer 48, and the surface portion of the growth layer 48 becomes the upper surface portion 35a.
  • FIG. 111 (schematic main part plan view), FIG. 112 (schematic sectional view along the a111-a111 cutting line in FIG. 111), and FIG. 113 (schematic cross-sectional view along the b111-b111 cutting line in FIG. 111),
  • FIG. 114 (schematic cross-sectional view taken along the c111-c111 cutting line in FIG. 111)
  • side portions 45a 1 and 45a 2 of the head 45a and the leg portions 45b are formed on the side wall of the gate electrode 45.
  • a sidewall spacer 50 is formed to cover the side surfaces 45b 1 and 45b 2 .
  • the sidewall spacer 50 is formed by forming an insulating film on the entire surface of the insulating layer 41 by CVD so as to fill the gap 46 shown in FIG. 110 and covering the semiconductor part 35 and the head 45a of the gate electrode 45. Thereafter, the insulating film can be formed by performing anisotropic dry etching such as RIE. For example, a silicon oxide film can be used as the insulating film.
  • the sidewall spacer 50 is formed on the sidewall of the head 45a of the gate electrode 45 with an insulating film 47 interposed therebetween, and is self-contained with respect to the gate electrode 45. Formed by alignment.
  • the sidewall spacer 50 crosses the first portion 36 of the gate electrode 45 on the outside in the gate length direction in the Y direction. Further, in this step, as shown in FIGS. 112 and 113, the sidewall spacer 50 is formed to overlap with the growth layer 48 of the second region 38B of the semiconductor section 35 in plan view.
  • FIGS. As shown in a schematic vertical cross - sectional view taken at the same position as the b111-b111 cutting line in FIG. Inject selectively.
  • phosphorus ions P +
  • P + phosphorus ions
  • FIG. 118 (schematic longitudinal sectional view taken at the same position as the b111-b111 cutting line in FIG. 111), a pair of n-type semiconductor Regions 53 and 53 are formed.
  • Each of the pair of n-type semiconductor regions 53 is aligned with the sidewall spacer 50 and is formed across the growth layer 48 and the semiconductor layer 32 .
  • Each of the pair of n-type semiconductor regions 53 remains as a part of the n-type growth layer 48 between the n-type semiconductor region 53 and the insulating film 47 in the second region 38B of the semiconductor section 35. It is formed in contact with the n-type growth layer 48a and with a higher impurity concentration than the n-type growth layer 48a.
  • the n-type growth layer 48a overlaps the sidewall spacer 50 in plan view.
  • a pair of main electrode regions 54a and 54b each including an n-type semiconductor region 53 is formed in the pair of second regions 38B of the semiconductor section 35. Further, in this step, a channel forming portion 39 is formed in the semiconductor portion 35 between the pair of main electrode regions 54a and 54b. Further, in this step, a field effect transistor Q6 having a gate insulating film 43, a gate electrode 45, a pair of main electrode regions 54a and 54b, a channel forming part 39, and the like is formed in the semiconductor part 35. Furthermore, in this step, each of the pair of main electrode regions 54a and 54b is formed to have a structure that protrudes above the first region 38A (a structure that protrudes upward).
  • an insulating layer 55 is formed on the insulating layer 41 to cover the semiconductor portion 35 and the field effect transistor Q6, and the surface layer portion of the insulating layer 55 on the side opposite to the semiconductor portion 35 is planarized. Then, the state shown in FIG. 79 is reached.
  • the semiconductor device 1E according to the sixth embodiment includes a semiconductor section 35 and a field effect transistor Q6 provided in the semiconductor section 35.
  • the semiconductor portion 35 is provided in a continuous manner with the first region 38A on both sides of the first region 38A in the X direction (first direction), and is higher than the height He1 of the first region 38A.
  • the field effect transistor Q6 has a gate electrode 45 provided on the upper surface portion 35a and side portions 35b 1 and 35b 2 of the first region 38A with a gate insulating film 43 interposed therebetween, and a gate electrode 45 provided on the upper surface portion 35a and the side portions 35b 1 and 35b 2 of the first region 38A, and a gate electrode 45 provided on the pair of second regions 38B and 38B.
  • a pair of main electrode regions 54a and 54b are provided. Therefore, according to the semiconductor device 1E according to the sixth embodiment, the pair of main electrode regions 54a and 54b has a structure in which the pair of main electrode regions 54a and 54b protrudes above the first region 38A of the semiconductor section 35. Compared to the conventional structure in which the second region 38A and the second region 38B are flat, the effective channel length is increased, so that short channel effects can be suppressed. Thereby, the reliability of the semiconductor device 1E can be improved.
  • the gate electrode 45 having the head portion 45a and the leg portions 45b is formed by processing the conductive film 44 once. Therefore, the two side portions 45a 1 and 45a 2 of the head 45a in the X direction (gate length direction) and the two side portions 45b 1 and 45b 2 of the leg portion 45b in the X direction (gate length direction). They can be made flush with each other in cross-sectional view.
  • the side portions 45a 1 and 45a 2 of the head portion 45a and the side portions 45b 1 and 45b 2 of the leg portion 45b are flush with each other in cross-sectional view. Therefore, similarly to the first embodiment described above, the parasitic capacitance Cgd between the gate electrode 45 and the train region (for example, the main electrode region 54b) is not affected by process variations as in the conventional case. . Therefore, according to the method of manufacturing the semiconductor device 1E of the sixth embodiment, it is possible to suppress deterioration of the noise characteristics of the field effect transistor Q6, as in the first embodiment described above.
  • a pair of main electrodes are provided in a pair of second regions 48B and 48B having a height He2 higher than a height He1 of the first region 48A of the semiconductor section 35.
  • the pair of main electrode regions 54a and 54b can be structured to protrude above the first region 38A of the semiconductor section 35.
  • the effective channel length of the field effect transistor Q6 is increased, and short channel effects can be suppressed. Therefore, according to the method for manufacturing a semiconductor device 1E according to the sixth embodiment, a highly reliable semiconductor device 1E can be manufactured.
  • the growth layer 48 is selectively formed by epitaxial growth with the side surface portion 37b 1 of the second portion 37 (second region 38B) of the semiconductor portion 35 covered with the insulating film 47.
  • the side surface portion 37b1 of the second portion 37 (second region 38B) of the semiconductor portion 35 does not necessarily need to be covered with an insulating film. That is, when the semiconductor layer 32 is processed to form the semiconductor portion 35, etching damage is generated on the side surface portion 35b of the semiconductor portion 35 due to the processing of the semiconductor layer 32.
  • the side surface portion 37b 1 of the second portion 37 (second region 38B) of the semiconductor portion 35 may be damaged by epitaxial growth .
  • No crystalline layer is formed. Therefore, the growth layer 48 can be selectively formed on the upper surface of the second region 38B of the semiconductor portion 35 by epitaxial growth without covering the side surface portion 37b1 of the second portion 37 (second region 38B) with an insulating film. can. Furthermore, unlike the polycrystalline growth layer 48, even if polycrystalline or amorphous growth layers are formed on the side surface portion 37b1 of the second portion 37 (second region 38B), these growth layers can be selectively removed. can do.
  • the semiconductor device 1F according to the seventh embodiment of the present technology basically has the same configuration as the semiconductor device 1E according to the above-described sixth embodiment, but differs in the configuration of the semiconductor section.
  • the semiconductor section 35 of the sixth embodiment described above has a structure in which one growth layer 48 is provided in the second region 38B.
  • the semiconductor section 35 of the seventh embodiment has a structure in which two growth layers 48 and 51 are provided in the second region 38B.
  • the two growth layers 48 and 51 are achieved by selectively forming the growth layer 51 on the growth layer 48 by epitaxial growth after forming the sidewall spacer 50 in the manufacturing process of the semiconductor device 1F.
  • steps similar to those in the sixth embodiment described above are performed to form up to the sidewall spacer 50.
  • a growth layer 51 is selectively formed on the upper surface of each growth layer 48 by epitaxial growth. Since the growth layer 51 is formed by inheriting the crystallinity of the growth layer 48 as the base, it can be formed, for example, as a crystal layer of single crystal silicon into which an n-type impurity is introduced.
  • the growth layer 51 is formed in alignment with the sidewall spacers 50.
  • the growth layer 51 is formed to be insulated and separated from the gate electrode 45 by the sidewall spacer 50 and the insulating film 47.
  • each of the pair of second regions 38B and 38B of the semiconductor section 35 has a configuration including the semiconductor layer 32 and the growth layers 48 and 51, and the surface layer portion of the growth layer 51 becomes the upper surface portion 35a. This can be achieved by making the height (thickness) He2 in the Z direction of each of the pair of second regions 38B and 38B higher (thicker) than the height (thickness) He1 in the Z direction of the first region 38A.
  • an n-type impurity such as arsenic ion ( As + ) is selectively injected.
  • As + arsenic ion
  • phosphorus ions P +
  • a pair of n-type semiconductor regions 53 and 53 are formed in each of the two regions 38B and 38B.
  • Each of the pair of n-type semiconductor regions 53 is aligned with the sidewall spacer 50 and is formed across the growth layer 51, the growth layer 48, and the semiconductor layer 32.
  • Each of the pair of n-type semiconductor regions 53 remains as a part of the n-type growth layer 48 between the n-type semiconductor region 53 and the insulating film 47 in the second region 38B of the semiconductor section 35. It is formed in contact with the n-type growth layer 48a and with a higher impurity concentration than the n-type growth layer 48a.
  • the n-type growth layer 48a overlaps the sidewall spacer 50 in plan view.
  • a pair of main electrode regions 54a and 54b each including an n-type semiconductor region 53 is formed in a pair of second regions 38B and 38B of the semiconductor section 35. Further, in this step, a channel forming portion 39 is formed in the semiconductor portion 35 between the pair of main electrode regions 54a and 54b. Further, in this step, a field effect transistor Q6 having a gate insulating film 43, a gate electrode 45, a pair of main electrode regions 54a and 54b, a channel forming part 39, and the like is formed in the semiconductor part 35. Further, in this step, the pair of main electrode regions 54a and 54b are formed to have a structure that protrudes above the first region 38A of the semiconductor section 35 (a structure that protrudes upward).
  • an insulating layer 55 is formed on the insulating layer 41 to cover the semiconductor portion 35 and the field effect transistor Q6, and the surface layer portion of the insulating layer 55 on the side opposite to the semiconductor portion 35 is planarized. The state shown in is reached.
  • the present technology can be applied to various electronic devices, such as imaging devices such as digital still cameras and digital video cameras, mobile phones with an imaging function, or other devices with an imaging function. can do.
  • FIG. 123 is a diagram showing a schematic configuration of an electronic device (for example, a camera) according to the sixth embodiment of the present technology.
  • the electronic device 200 includes a solid-state imaging device 201, an optical lens 202, a shutter device 203, a drive circuit 204, and a signal processing circuit 205.
  • This electronic device 200 shows an embodiment in which a solid-state imaging device 1D according to the fifth embodiment of the present technology is used as the solid-state imaging device 201 in an electronic device (for example, a camera).
  • the optical lens 202 forms an image of image light (incident light 206) from the subject onto the imaging surface of the solid-state imaging device 201.
  • image light incident light 206
  • the shutter device 203 controls the light irradiation period and the light blocking period to the solid-state imaging device 201.
  • the drive circuit 204 supplies drive signals that control the transfer operation of the solid-state imaging device 201 and the shutter operation of the shutter device 203.
  • Signal transfer of the solid-state imaging device 201 is performed by a drive signal (timing signal) supplied from the drive circuit 204.
  • the signal processing circuit 205 performs various signal processing on the signal (pixel signal (image signal)) output from the solid-state imaging device 201.
  • the video signal on which the signal processing has been performed is stored in a storage medium such as a memory, or is output to.
  • the electronic device 200 to which the solid-state imaging device of the above-described embodiment can be applied is not limited to a camera, but can also be applied to other electronic devices.
  • the present invention may be applied to an imaging device such as a camera module for mobile devices such as a mobile phone or a tablet terminal.
  • this technology can be applied to light detection devices in general, including distance sensors called ToF (Time of Flight) sensors that measure distance.
  • a distance measurement sensor emits illumination light toward an object, detects the reflected light that is reflected from the object's surface, and measures the time from when the illumination light is emitted until the reflected light is received. This is a sensor that calculates the distance to an object based on flight time.
  • the structure of the element isolation region of this distance measurement sensor the structure of the element isolation region described above can be adopted.
  • the present technology can also be applied to a field effect transistor in which a channel forming portion and a gate electrode are provided at the corner portions of a semiconductor portion having an L-shaped planar shape.
  • the island-shaped semiconductor portion 5 that is integrated with the base portion 4 of the semiconductor layer 2 has been described as the semiconductor portion.
  • the present technology is not limited to the island-shaped semiconductor portion 5 integrated with the base portion 4.
  • the present technology can also be applied to a so-called SOI (Silicon On Insulator) structure in which a semiconductor section is provided on an insulating layer.
  • SOI Silicon On Insulator
  • the semiconductor portion has a bottom portion in contact with the insulating layer on the opposite side from the top portion.
  • the present technology can also be applied to a semiconductor device in which a fin-type field effect transistor and a planar-type field effect transistor are mixed.
  • the present technology may have the following configuration.
  • the first portion is integrally provided along with the first portion in a first direction, and has a width in the same direction as the width of the first portion along a second direction intersecting the first direction. a second portion wider than the width of the second portion, and each of the first portion and the second portion includes the top surface portion and the side surface portion; an insulating layer surrounding each of the first portion and the second portion; a field effect transistor having a gate electrode spaced apart from the second portion and provided across the top surface portion and the side surface portion of the first portion; a dielectric portion provided between the gate electrode and the second portion and having a lower dielectric constant than the insulating layer;
  • a semiconductor device equipped with (2) The semiconductor device according to (1) above, wherein the dielectric portion includes a dielectric film having a dielectric constant lower than that of the insulating layer.
  • the dielectric portion includes a cavity portion having a dielectric constant lower than that of the insulating layer.
  • the field effect transistor further includes a gate insulating film interposed between the first portion and the gate electrode, The semiconductor device according to any one of (1) to (3) above, wherein the dielectric portion has a lower dielectric constant than the gate insulating film.
  • the width of the dielectric portion along the first direction is wider than the thickness of the gate insulating film.
  • the gate electrode has a head that protrudes above the insulating layer, and a leg that is integrated with the head and provided in the insulating layer, The semiconductor according to any one of (1) to (5) above, wherein a side surface of the head in the first direction and a side surface of the leg in the first direction are flush with each other in cross-sectional view.
  • the gate electrode has a head that projects upward from the insulating layer, and a leg that is integrated with the head and provided in the insulating layer, The semiconductor device according to any one of (1) to (6) above, wherein the dielectric portion is surrounded on all sides by the first portion, the second portion, the leg portion, and the insulating layer in a plan view. .
  • the field effect transistor further includes a pair of main electrode regions provided in the semiconductor portion on both sides of the gate electrode in the gate length direction. .
  • the field effect transistor further includes a sidewall spacer provided on a sidewall of the gate electrode, Each of the pair of main electrode regions includes an extension region provided in the semiconductor portion in alignment with the gate electrode, and an extension region provided in the semiconductor portion in alignment with the sidewall spacer, and with a lower impurity content than the extension region.
  • the semiconductor device further comprising a photoelectric conversion section and a pixel circuit that converts signal charges photoelectrically converted by the photoelectric conversion section into pixel signals,
  • the semiconductor device according to any one of (1) to (9) above, wherein at least one of a plurality of pixel transistors included in the pixel circuit is configured with the field effect transistor.
  • the semiconductor device according to (10) above, further comprising a semiconductor layer arranged to overlap with the semiconductor section in plan view and provided with the photoelectric conversion section.
  • the first portion is integrally provided along with the first portion in a first direction, and has a width in the same direction as the width of the first portion along a second direction intersecting the first direction.
  • a method for manufacturing a semiconductor device including. (13) The method for manufacturing a semiconductor device according to (12) above, wherein an extension region is formed by ion-implanting an impurity into the semiconductor portion outside the gate electrode using the gate electrode and the dielectric portion as a mask.
  • the first portion is integrally provided along with the first portion in a first direction, and has a width in the same direction as the width of the first portion along a second direction intersecting the first direction. a second portion wider than the width of the second portion, and each of the first portion and the second portion has an upper surface portion and a side surface portion, forming an island-shaped semiconductor portion; forming an insulating layer surrounding each of the first portion and the second portion; selectively removing the insulating layer outside the first portion in the second direction to form a dug portion; forming a conductive film covering the semiconductor portion so as to fill the dug portion;
  • the conductive film is patterned to include a leg portion adjacent to the first portion and embedded in the dug portion, and a leg portion that is integrated with the leg portion and overlaps with the first portion, and that is integrated with the leg portion and overlaps the first portion.
  • a method for manufacturing a semiconductor device including. (15) Removal of the leg portions on the outside of the head portion is performed by etching the head portion and the leg portions all at once in the height direction of the semiconductor portion so that the side portions of the head recede inward. , the method for manufacturing a semiconductor device according to (14) above.
  • the field effect transistor includes a gate electrode provided across the top surface and side surfaces of the first region with a gate insulating film interposed therebetween, and a pair of main electrode regions provided in the pair of second regions.
  • the field effect transistor further includes an insulating film provided on a sidewall of the gate electrode, The semiconductor device according to (19) or (20), wherein each of the pair of second regions is located outside the insulating film.
  • the first region of the semiconductor section includes a semiconductor layer
  • the second region of the semiconductor portion includes the semiconductor layer and a growth layer formed on the semiconductor layer by epitaxial growth in alignment with the insulating film
  • the field effect transistor further includes a sidewall spacer formed on the growth layer outside the insulating film and aligned with the insulating film, (19) to (21) above, wherein each of the pair of main electrode regions includes a semiconductor region aligned with the sidewall spacer and formed across the growth layer and the semiconductor layer of the second region.
  • the semiconductor device according to any one of the above. (23) further comprising a photoelectric conversion section and a pixel circuit that converts signal charges photoelectrically converted by the photoelectric conversion section into pixel signals,
  • the semiconductor device according to any one of (19) to (22) above, wherein at least one of a plurality of pixel transistors included in the pixel circuit is configured with the field effect transistor.
  • the semiconductor device according to (23) above, further comprising a semiconductor layer arranged to overlap with the semiconductor section in plan view and provided with the photoelectric conversion section. (25) a first region; a pair of second regions provided on both sides of the first region in a first direction so as to be continuous with the first region; and an upper surface portion provided across the first region and the second region.
  • a method for manufacturing a semiconductor device including.
  • the semiconductor device includes: The first portion is integrally provided along with the first portion in a first direction, and has a width in the same direction as the width of the first portion along a second direction intersecting the first direction. a second portion wider than the width of the second portion, and each of the first portion and the second portion has an upper surface portion and a side portion.
  • a field effect transistor having a gate electrode spaced apart from the second portion and provided across the top surface portion and the side surface portion of the first portion; a dielectric portion provided between the gate electrode and the second portion and having a lower dielectric constant than the insulating layer; electronic equipment.
  • Control circuit 110 Pixel drive line 111... Vertical signal line 113... Logic circuit 114... Bonding pad 115... Readout circuit 130... Semiconductor layer (second semiconductor layer) 131... Wiring layer 141... Flattening layer 142... Filter layer 143... Lens layer 200... Electronic device 201... Solid-state imaging device 202... Optical lens 203... Shutter device 204... Drive circuit 205... Signal processing circuit 206... Incident light AMP amplification transistor FDG Switching transistor RST Reset transistor SEL Selection transistor S1 First surface S2 Second surface TR Transfer transistor Q, Q1, Q2 Field effect transistor

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

信頼性の向上を図る。半導体装置は、第１部分と、第１方向に上記第１部分と並んで一体的に設けられ、かつ上記第１方向と交差する第２方向に沿う上記第１部分の幅と同一方向の幅が上記第１部分の幅よりも広い第２部分と、を有し、かつ上記第１部分及び上記第２部分の各々が上面部及び側面部を有する島状の半導体部と、上記第１部分及び上記第２部分の各々を囲む絶縁層と、上記第２部分から離間し、かつゲート絶縁膜を介在して上記第１部分の上記上面部及び上記側面部に亘って設けられたゲート電極を有する電界効果トランジスタと、上記ゲート電極と上記第２部分との間に設けられ、かつ上記絶縁層よりも比誘電率が低い誘電体部と、を備えている。

Description

半導体装置及び電子機器
　本技術（本開示に係る技術）は、半導体装置及び電子機器に関し、特に、フィン型の電界効果トランジスタを有する半導体装置及びそれを備えた電子機器に適用して有効な技術に関するものである。
　半導体装置として、例えばＣＭＯＳイメージセンサと呼称される固体撮像装置が知られている。このＣＭＯＳイメージセンサは、光電変換素子で光電変換された信号電荷を画素信号に変換して出力する画素回路（読出し回路）を備えている。画素回路は、増幅トランジスタ、選択トランジスタ、リセットトランジスタなどの画素トランジスタを含む。
　一方、半導体装置に搭載される電界効果トランジスタとして、島状の半導体部（フィン部）にゲート絶縁膜を介してゲート電極が設けられたフィン型の電界効果トランジスタ（Fin-FET）が知られている。このフィン型の電界効果トランジスタは、短チャネル特性を改善し、ゲート長を短くして必要な動作を実現することが可能であるため、平面サイズの微細化を図ることができ、高集積化に有用である。
　特許文献１には、画素回路に含まれる増幅トランジスタをフィン型の電界効果トランジスタで構成した固体撮像装置が開示されている。
特開２０２１－０３４４３５号公報
　ところで、フィン型の電界効果トランジスタにおいても、寄生容量が付加される。この寄生容量は、電界効果トランジスタのノイズ特性を劣化させ、半導体装置の信頼性向上を妨げる要因となるため、改良の余地があった。
　本技術の目的は、信頼性の向上を図ることが可能な技術を提供することにある。
（１）本技術の一態様に係る半導体装置は、
　第１部分と、第１方向に上記第１部分と並んで一体的に設けられ、かつ上記第１方向と交差する第２方向に沿う上記第１部分の幅と同一方向の幅が上記第１部分の幅よりも広い第２部分と、を有し、かつ上記第１部分及び上記第２部分の各々が上面部及び側面部を有する島状の半導体部と、
　上記第１部分及び第２部分の各々を囲む絶縁層と、
　上記第２部分から離間し、かつ上記第１部分の上記上面部及び上記側面部に亘って設けられたゲート電極を有する電界効果トランジスタと、
　上記ゲート電極と上記第２部分との間に設けられ、かつ上記絶縁層よりも比誘電率が低い誘電体部と、
　を備えている。
（２）本技術の他の態様に係る半導体装置の製造方法は、
　第１部分と、第１方向に上記第１部分と並んで一体的に設けられ、かつ上記第１方向と交差する第２方向に沿う上記第１部分の幅と同一方向の幅が上記第１部分の幅よりも広い第２部分と、を有し、かつ上記第１部分及び上記第２部分の各々が上面部及び側面部を有する島状の半導体部を形成し、
　上記第１部分及び第２部分の各々の周囲を囲む絶縁層を形成し、
　上記第２部分から離間し、かつ上記第１部分の上記上面部及び上記側面部と向かい合うゲート電極を形成し、
　上記第１方向において上記ゲート電極と上記第２部分との間に、上記絶縁層よりも比誘電率が低い誘電体部を形成する、
　ことを含む。
（３）本技術の他の態様に係る半導体装置の製造方法は、
　第１部分と、第１方向に上記第１部分と並んで一体的に設けられ、かつ上記第１方向と交差する第２方向に沿う上記第１部分の幅と同一方向の幅が上記第１部分の幅よりも広い第２部分と、を有し、かつ上記第１部分及び上記第２部分の各々が上面部及び側面部を有する島状の半導体部を形成し、
　上記第１部分及び上記第２部分の各々の周囲を囲む絶縁層を形成し、
　上記第１部分の上記第２方向の外側の上記絶縁層を選択的に除去して掘り込み部を形成し、
　上記掘り込み部を埋め込むようにして、上記半導体部を覆う導電膜を形成し、
　上記導電膜をパターンニングして、上記第１部分と隣り合って上記掘り込み部に埋め込まれた脚部と、上記脚部と一体化されると共に上記第１部分と重畳し、かつ上記脚部の上記第１方向に沿う幅と同一方向の幅が上記脚部の幅よりも狭い頭部と、を有するゲート電極を形成し、
　上記頭部の外側に脚部が存在する状態で上記頭部の外側の上記半導体部に不純物を選択的にイオン注入してエクステンション領域を形成し、
　上記頭部の外側の上記脚部を除去する、
　ことを含む。
（４）本技術の他の態様に係る半導体装置は、
　上面部及び側面部を有する半導体部と、
　上記半導体部に設けられた電界効果トランジスタと、
　を備え、
　上記半導体部は、第１領域と、上記第１領域の第１方向の両側に上記第１領域と連なって設けられ、かつ上記第１領域の高さよりも高さが高い一対の第２領域と、有し、
　上記電界効果トランジスタは、上記第１領域の上記上面部及び側面部に亘ってゲート絶縁膜を介在して設けられたゲート電極と、上記一対の第２領域に設けられた一対の主電極領域とを有する。
（５）本技術の他の態様に係る半導体装置の製造方法は、
　第１部分と、前記第１部分の第１方向の両側に前記第１部分と連なって設けられた一対の第２部分と、前記第１部分及び前記第２部分に亘って設けられた上面部及び側面部と、を有する半導体部を形成し、
　前記第１方向と交差する第２方向において、ゲート絶縁膜を介在して前記第１部分の前記上面部及び前記側面部と向かい合うゲート電極を形成し、
　エピタキシャル成長により前記一対の第２部分の各々の厚さを前記第１部分の厚さよりも厚くし、
　前記一対の第２部分に一対の主電極領域を形成する、
　ことを含む。
（６）本技術の他の態様に係る電子機器は、
　上記半導体装置と、被写体からの像光を上記半導体装置の撮像面上に結像される光学レンズと、上記半導体装置から出力される信号に信号処理を行う信号処理回路と、を備えている。
本技術の第１実施形態に係る半導体装置の一構成例を示す模式的要部平面図である。 図１の半導体部の平面パターンを示す平面図である。 図１のａ１－ａ１切断線に沿った縦断面構造を示す模式的縦断面図である。 図１のｂ１－ｂ１切断線に沿った縦断面構造を示す模式的縦断面図である。 図１のｃ１－ｃ１切断線に沿った縦断面構造を示す模式的縦断面図である。 本技術の第１実施形態に係る半導体装置の製造方法の工程を示す模式的要部平面図である。 図５のａ５－ａ５切断線に沿った縦断面構造を示す模式的縦断面図である。 図５のｂ５－ｂ５切断線に沿った縦断面構造を示す模式的縦断面図である。 図５のｃ５－ｃ５切断線に沿った縦断面構造を示す模式的縦断面図である。 図５に引き続く工程を示す模式的要部平面図である。 図９のａ９－ａ９切断線に沿った縦断面構造を示す模式的縦断面図である。 図９のｂ９－ｂ９切断線に沿った縦断面構造を示す模式的縦断面図である。 図９のｃ９－ｃ９切断線に沿った縦断面構造を示す模式的縦断面図である。 図９に引き続く工程を示す模式的要部平面図である。 図１３のｂ１３－ｂ１３切断線に沿った縦断面構造を示す模式的縦断面図である。 図１３のｃ１３－ｃ１３切断線に沿った縦断面構造を示す模式的縦断面図である。 図１３に引き続く工程を示す模式的要部平面図である。 図１６のａ１６－ａ１６切断線に沿った縦断面構造を示す模式的縦断面図である。 図１６のｂ１６－ｂ１６切断線に沿った縦断面構造を示す模式的縦断面図である。 図１６のｃ１６－ｃ１６切断線に沿った縦断面構造を示す模式的縦断面図である。 図１６に引き続く工程を示す模式的要部平面図である。 図２０のａ２０－ａ２０切断線に沿った縦断面構造を示す模式的縦断面図である。 図２０のｂ２０－ｂ２０切断線に沿った縦断面構造を示す模式的縦断面図である。 図２０のｃ２０－ｃ２０切断線に沿った縦断面構造を示す模式的縦断面図である。 図２０に引き続く工程を示す模式的要部平面図である。 図２４のａ２４－ａ２４切断線に沿った縦断面構造を示す模式的縦断面図である。 図２４のｂ２４－ｂ２４切断線に沿った縦断面構造を示す模式的縦断面図である。 図２４のｃ２４－ｃ２４切断線に沿った縦断面構造を示す模式的縦断面図である。 図２４に引き続く工程を示す模式的要部平面図である。 図２８のｂ２８－ｂ２８切断線に沿った縦断面構造を示す模式的縦断面図である。 図２８に引き続く工程を示す模式的要部平面図である。 図３０のａ３０－ａ３０切断線に沿った縦断面構造を示す模式的縦断面図である。 図３０のｂ３０－ｂ３０切断線に沿った縦断面構造を示す模式的縦断面図である。 図３０に引き続く工程を示す模式的要部平面図である。 図３３のａ３３－ａ３３切断線に沿った縦断面構造を示す模式的縦断面図である。 図３３のｂ３３－ｂ３３切断線に沿った縦断面構造を示す模式的縦断面図である。 第１実施形態の電界効果トランジスタに付加される寄生容量を示す模式的縦断面図である。 比較例の電界効果トランジスタに付加される寄生容量を示す模式的縦断面図である。 本技術の第１実施形態の変形例に係る半導体装置の模式的縦断面図である。 本技術の第１実施形態の変形例に係る半導体装置の模式的平面図である。 本技術の第２実施形態に係る半導体装置の一構成例を示す模式的縦断面図である。 本技術の第３実施形態に係る半導体装置の一構成例を示す要部模式的平面面図である。 図４１のａ４１－ａ４１断線に沿った縦断面構造を示す模式的縦断面図である。 図４１のｂ４１－ｂ４１切断線に沿った縦断面構造を示す模式的縦断面図である。 本技術の第３実施形態の変形例に係る半導体装置の模式的平面図である。 本技術の第４実施形態に係る半導体装置の製造方法の工程を示す模式的要部平面図である。 図４５のａ４５－ａ４５切断線に沿った縦断面構造を示す模式的縦断面図である。 図４５のｂ４５－ｂ４５切断線に沿った縦断面構造を示す模式的縦断面図である。 図４５のｃ４５－ｃ４５切断線に沿った縦断面構造を示す模式的縦断面図である。 図４５に引き続く工程を示す模式的要部平面図である。 図４９のｂ４９－ｂ４９切断線に沿った縦断面構造を示す模式的縦断面図である。 図４９のｃ４９－ｃ４９切断線に沿った縦断面構造を示す模式的縦断面図である。 図４９に引き続く工程を示す模式的要部平面図である。 図５２のａ５２－ａ５２切断線に沿った縦断面構造を示す模式的縦断面図である。 図５２のｂ５２－ｂ５２切断線に沿った縦断面構造を示す模式的縦断面図である。 図５２のｃ５２－ｃ５２切断線に沿った縦断面構造を示す模式的縦断面図である。 図５２に引き続く工程を示す模式的要部平面図である。 図５６のａ５６－ａ５６切断線に沿った縦断面構造を示す模式的縦断面図である。 図５６のｂ５６－ｂ５６切断線に沿った縦断面構造を示す模式的縦断面図である。 図５６のｃ５６－ｃ５６切断線に沿った縦断面構造を示す模式的縦断面図である。 図５６に引き続く工程を示す模式的要部平面図である。 図６０のａ６０－ａ６０切断線に沿った縦断面構造を示す模式的縦断面図である。 図６０のｂ６０－ｂ６０切断線に沿った縦断面構造を示す模式的縦断面図である。 図６０に引き続く工程を示す模式的要部平面図である。 図６３のａ６３－ａ６３切断線に沿った縦断面構造を示す模式的縦断面図である。 図６４の一部を拡大した模式的縦断面図である。 図６３のｂ６３－ｂ６３切断線に沿った縦断面構造を示す模式的縦断面図である。 図６３に引き続く工程を示す模式的要部平面図である。 図６６のａ６６－ａ６６切断線に沿った縦断面構造を示す模式的縦断面図である。 図６７の一部を拡大した模式的縦断面図である。 図６６のｂ６６－ｂ６６切断線に沿った縦断面構造を示す模式的縦断面図である。 図６６に引き続く工程を示す模式的要部平面図である。 図６９のａ６９－ａ６９切断線に沿った縦断面構造を示す模式的縦断面図である。 図６９のｂ６９－ｂ６９切断線に沿った縦断面構造を示す模式的縦断面図である。 本技術の第５実施形態に係る固体撮像装置の一構成例を示す模式的平面レイアウト図である。 本技術の第５実施形態に係る固体撮像装置の一構成例を示すブロック図である。 本技術の第５実施形態に係る固体撮像装置の画素及び画素回路の一構成例を示す等価回路図である。 本技術の第５実施形態に係る固体撮像装置の画素アレイ部での縦断面構造を示す模式的縦断面図である。 本技術の第６実施形態に係る半導体装置の一構成例を示す模式的要部平面図である。 図７６のａ７６－ａ７６切断線に沿った縦断面構造を示す模式的縦断面図である。 図７６のｂ７６－ｂ７６切断線に沿った縦断面構造を示す模式的縦断面図である。 図７６のｃ７６－ｃ７６切断線に沿った縦断面構造を示す模式的縦断面図である。 本技術の第６実施形態に係る半導体装置の製造方法の工程を示す模式的要部平面図である。 図８０のａ８０－ａ８０切断線に沿った縦断面構造を示す模式的縦断面図である。 図８０のｂ８０－ｂ８０切断線に沿った縦断面構造を示す模式的縦断面図である。 図８０のｃ８０－ｃ８０切断線に沿った縦断面構造を示す模式的縦断面図である。 図８０に引き続く工程を示す模式的要部平面図である。 ８４ａの８４ａ－ａ８４切断線に沿った縦断面構造を示す模式的縦断面図である。 図８４のｂ８４－ｂ８４切断線に沿った縦断面構造を示す模式的縦断面図である。 図８４ｃのｃ８４－ｃ８４切断線に沿った縦断面構造を示す模式的縦断面図である。 図８４に引き続く工程を示す模式的要部平面図である。 図８８のａ８８－ａ８８切断線に沿った縦断面構造を示す模式的縦断面図である。 図８８のｂ８８－ｂ８８切断線に沿った縦断面構造を示す模式的縦断面図である。 図８８のｃ８８－ｃ８８切断線に沿った縦断面構造を示す模式的縦断面図である。 図８８に引き続く工程を示す模式的要部平面図である。 図９２のａ９２－ａ９２切断線に沿った縦断面構造を示す模式的縦断面図である。 図９２のｂ９２－ｂ９２切断線に沿った縦断面構造を示す模式的縦断面図である。 図９２のｃ９２８－ｃ９２切断線に沿った縦断面構造を示す模式的縦断面図である。 図９２に引き続く工程を示す模式的要部平面図である。 図９６のａ９６－ａ９６切断線に沿った縦断面構造を示す模式的縦断面図である。 図９６のｂ９６－ｂ９６切断線に沿った縦断面構造を示す模式的縦断面図である。 図９６のｃ９６－ｃ９６切断線に沿った縦断面構造を示す模式的縦断面図である。 図９６に引き続く工程を示す模式的要部平面図である。 図１００のａ１００－ａ１００切断線に沿った縦断面構造を示す模式的縦断面図である。 図１００のｂ１００－ｂ１００切断線に沿った縦断面構造を示す模式的縦断面図である。 図１００のｃ１００－ｃ１００切断線に沿った縦断面構造を示す模式的縦断面図である。 図１００に引き続く工程を示す模式的要部平面図である。 図１０４のａ１０４－ａ１０４切断線に沿った縦断面構造を示す模式的縦断面図である。 図１０４のｂ１０４－ｂ１０４切断線に沿った縦断面構造を示す模式的縦断面図である。 図１０４のｃ１０４－ｃ１０４切断線に沿った縦断面構造を示す模式的縦断面図である。 図１０４に引き続く工程を示す模式的要部平面図である。 図１０８のａ１０８－ａ１０８切断線に沿った縦断面構造を示す模式的縦断面図である。 図１０８のｂ１０８－ｂ１０８切断線に沿った縦断面構造を示す模式的縦断面図である。 図１０８に引き続く工程を示す模式的要部平面図である。 図１１１のａ１１１－ａ１１１切断線に沿った縦断面構造を示す模式的縦断面図である。 図１１１のｂ１１１－ｂ１１１切断線に沿った縦断面構造を示す模式的縦断面図である。 図１１１のｃ１１１－ｃ１１１切断線に沿った縦断面構造を示す模式的縦断面図である。 図１１１に引き続く工程を示す図であって、図１１１のａ１１１－ａ１１１切断線と同一位置での縦断面構造を示す模式的縦断面図である。 図１１５に引き続く工程を示す図であって、図１１１のｂ１１１－ｂ１１１切断線と同一位置での縦断面構造を示す模式的縦断面図である。 図１１５に引き続く工程を示す図であって、図１１１のａ１１１－ａ１１１切断線と同一位置での縦断面構造を示す模式的縦断面図である。 図１１５に引き続く工程を示す図であって、図１１１のｂ１１１－ｂ１１１切断線と同一位置での縦断面構造を示す模式的縦断面図である。 本技術の第７実施形態に係る半導体装置の一構成例を示す模式的縦断面図である。 本技術の第７実施形態に係る半導体装置の製造方法の工程を示す模式的縦断面図である。 図１２０に引き続く工程を示す模式的縦断面図である。 図１２１に引き続く工程を示す模式的縦断面図である。 本技術の第８実施形態に係る電子機器の一構成例を示す図である。
　以下、図面を参照して本技術の実施形態を詳細に説明する。
　以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。
　また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。また、本明細書中に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　また、以下の実施形態は、本技術の技術的思想を具体化するための装置や方法を例示するものであり、構成を下記のものに特定するものではない。即ち、本技術の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
　また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本技術の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
　また、以下の実施形態では、半導体の導電型として、第１導電型がｐ型、第２導電型がｎ型の場合を例示的に説明するが、導電型を逆の関係に選択して、第１導電型をｎ型、第２導電型をｐ型としても構わない。
　また、以下の実施形態では、空間内で互に直交する三方向において、同一平面内で互に直交する第１の方向及び第２の方向をそれぞれＸ方向、Ｙ方向とし、第１の方向及び第２の方向のそれぞれと直交する第３の方向をＺ方向とする。そして、以下の実施形態では、後述する半導体層２の厚さ方向をＺ方向として説明する。
　〔第１実施形態〕
　この第１実施形態では、第１部分６の第１方向（Ｘ方向）の両端側にそれぞれ個別に第２部分７が設けられた半導体部５を有する半導体装置１Ａに本技術を適用した一例について説明する。
　≪半導体装置の全体構成≫
　まず、半導体装置１Ａの全体構成について、図１、図１Ａ、及び図２から図４を用いて説明する。図１では、説明の便宜上、図２から図４に示す絶縁層２２、コンタクト電極２２ａ，２２ｂ，２２ｃ及び配線２３ａ，２３ｂ，２３ｃの図示を省略している。
　図１、図１Ａ、及び図２から図４に示すように、本技術の第１実施形態に係る半導体装置１Ａは、半導体層２に設けられた島状の半導体部５と、この半導体部５に設けられた電界効果トランジスタＱと、を備えている。また、この第１実施形態に係る半導体装置１Ａは、半導体部５の外側に半導体部５を囲むようにして設けられた絶縁層１１を備えている。
　＜半導体層＞
　図１、図１Ａ、及び図２から図４に示すように、半導体層２は、Ｘ方向及びＹ方向において二次元状に広がるベース部４と、このベース部４から上方（Ｚ方向）に突出する島状の半導体部５とを含む。
　半導体部５は、Ｘ方向（第１方向）に延伸する第１部分６と、Ｘ方向に第１部分６と並んで一体的に（第１部分６と連なって）設けられ、かつＸ方向と交差するＹ方向に沿う第１部分６の幅Ｗ１と同一方向の幅Ｗ２が第１部分６の幅Ｗ１よりも広い第２部分７と、を有し、かつ第１部分６及び第２部分７が上面部５ａ及び側面部５ｂを有する立体構造になっている。
　この第１実施形態の半導体部５は、これに限定されないが、例えば、Ｙ方向に所定の間隔を置いて併設された２つの第１部分６と、この２つの第１部分６の各々のＸ方向の両端側に設けられた２つの第２部分７とを含む立体構造になっている。２つの第１部分６及び２つの第２部分部分７の各々は、平面視での平面形状が方形状で構成されている。Ｘ方向において、２つの第１部分６の各々の一端側は、２つの第２部分７のうちの一方の第２部分７と連結され、２つの第１部分６の各々の他端側は、２つの第２の部分７のうちの他方の第２部分７と連結されている。
　図１、図１Ａ、及び図２から図４に示すように、半導体部５は、半導体部５のベース部４側とは反対側に位置し、かつ２つの第１部分６及び２つの第２部分７に亘って二次元状に広がる上面部５ａと、半導体部５の厚さ方向（Ｚ方向）に２つの第１部分６及び２つの第２部分７で二次元状に広がる側面部５ｂと、含む。
　図１Ａに示すように、側面部５ｂは、第１部分６のＹ方向において互いに反対側に位置する側面部６ｂ１及び６ｂ２と、第２部分７のＸ方向において互いに反対側に位置する側面部７ｂ１及び７ｂ２と、第２部分７のＹ方向において互いに反対側に位置する側面部７ｂ３及び７ｂ４と、を含む。第２部分７の側面部７ｂ１は、第２部分７に第１部分６が連結された連結部により三ヶ所に分かれて３つ（７ｂ１１、７ｂ１2及び７ｂ１3）設けられている。
　３つの側面部７ｂ１のうち、１つ目の側面部７ｂ１（７ｂ１１）は、２つの第１部分６のうちの一方の第１部分６の側面部６ｂ１側に位置している。３つの側面部７ｂ１のうち、二つ目の側面部７ｂ１（７ｂ１２）は、２つの第１部分６のうちの他方の第１部分６の側面部６ｂ１側に位置している。そして、残りの三つ目の側面部７ｂ１（７ｂ１３）は、２つの第１部分６の各々の側面部６ｂ２側、換言すれば、２つの第１部分６の間に位置している。即ち、半導体部５の側面部５ｂは、２つの第１部分６の各々の側面部６ｂ１及び６ｂ２と、２つの第２部分７の各々の側面部７ｂ１、７ｂ２、７ｂ３及び７ｂ４と、を含む。
　第１部分６及び第２部分７を含む半導体部５は、半導体層２をベース部４が残る程度の深さまで選択的にエッチングすることによって形成することができる。半導体層２としては、これに限定されないが、半導体材料としては例えばシリコン（Ｓｉ）、結晶性としては例えば単結晶、導電型としては例えはｐ型で構成された半導体基板を用いることができる。
　図２から図４に示すように、半導体層２には、例えばｐ型の半導体領域からなるｐ型のウエル領域３が設けられている。このｐ型のウエル領域３は、半導体部５の全域に亘って設けられていると共に、ベース部４の半導体部５側の表層部の全域に亘って設けられている。そして、ｐ型のウエル領域３は、ベース部４の半導体部５側とは反対側の裏面から離間している。
　＜絶縁層＞
　図２から図４に示すように、半導体層２のベース部４の半導体部５側には、半導体部５の周囲を囲むようにして絶縁層１１が設けられている。絶縁層１１は、半導体層２のベース部４側とは反対側の表層部が平坦化されており、後述する掘り込み部１２ａ，１２ｂを除いて半導体部５の高さ（突出量）と同程度の膜厚で構成されている。絶縁層１１は、例えば酸化シリコン（ＳｉＯ２）膜で構成されている。
　図２から図４に示すように、絶縁層１１のベース部４側とは反対側には、後述する電界効果トランジスタＱのゲート電極１５の頭部１５ａ及び半導体部５を覆うようにして絶縁層２２が設けられている。この絶縁層２２も、例えば酸化シリコン（ＳｉＯ２）膜で構成されている。
　絶縁層２２の半導体部５側とは反対側には、配線２３ａ、２３ｂ及び２３ｃを含む第１層目の配線層が設けられている。この第１層目の配線層の配線２３ａ、２３ｂ及び２３ｃは、例えばアルミニウム（Ａｌ）、銅（Ｃｕ）などの金属膜、又はＡｌ、Ｃｕを主体とする合金膜などで構成されている。
　＜電界効果トランジスタ＞
　図１に示す電界効果トランジスタＱは、これに限定されないが、例えばｎチャネル導電型で構成されている。そして、電界効果トランジスタＱは、酸化シリコン（ＳｉＯ２）膜をゲート絶縁膜とするＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect transistor）で構成されている。電界効果トランジスタＱとしては、ｐチャネル導電型でも構わない。また、窒化シリコン膜、或いは窒化シリコン（Ｓｉ３Ｎ４）膜及び酸化シリコン膜などの積層膜（複合膜）をゲート絶縁膜とするＭＩＳＦＥＴ（Metal Insulator Semiconductor FET）でも構わない。
　図１、及び図２から図４に示すように、電界効果トランジスタＱは、半導体層２の半導体部５に設けられている。
　電界効果トランジスタＱは、半導体部５の第１部分６に設けられたチャネル形成部９と、半導体部５の第２部分７から離間し、かつゲート絶縁膜１３を介在して半導体部５の第１部分６の上面部５ａ及び側面部６ｂ１，６ｂ２に亘って設けられたゲート電極１５と、を備えている。
　また、電界効果トランジスタＱは、ゲート電極１５の側壁に、ゲート電極１５の周囲を囲むようにして設けられたサイドウォールスペーサ１９と、ゲート電極１５のゲート長方向（Ｘ方向）の両側の半導体部５に設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域２１ａ及び２１ｂと、を備えている。
　＜ゲート電極＞
　図２から図４に示すように、ゲート電極１５は、半導体部５の第１部分６の上面部５ａ側にゲート絶縁膜１３を介在して設けられた頭部１５ａと、この頭部１５と一体化され、かつ半導体部５の第１部分６の互いに反対側に位置する２つの側面部６ｂ１及び６ｂ２の各々の外側にゲート絶縁膜１３を介在して設けられた脚部１５ｂと、を有する。
　ここで、ゲート電極１５は、半導体部５の第１部分６の幅方向（Ｙ方向）の両側を脚部１５ｂで挟む構成とすることが好ましい。したがって、ゲート電極１５の脚部１５ｂの個数は、第１部分６の個数を「ｎ」としたとき、通常は「ｎ＋１」となる。この第１実施形態では第１部分６が２つ設けられているので、ゲート電極１５は３つの脚部１５ｂを有する。
　ゲート電極１５の頭部１５ａは、絶縁層１１よりも上方に突出している。そして、ゲート電極１５の３つの脚部１５ｂの各々は、半導体部５と共に絶縁層１１の中に設けられている。頭部１５ａ及び脚部１５ｂを含むゲート電極１５は、例えば、抵抗値を低減する不純物が導入された多結晶シリコン（ドープドポリシリコン）膜で構成されている。
　頭部１５ａは、平面視の形状が方形状で構成され、上面部及び４つの側面部を有する三次元構造になっている。３つの脚部１５ｂの各々は、頭部１５ａから半導体層２の厚さ方向（Ｚ方向）であって半導体部５の高さ方向に延伸し、下面部及び４つの側面部を有する三次元構造になっている。
　図３に示すように、ゲート電極１５は、頭部１５ａのＸ方向（ゲート長方向）における２つの側面部１５ａ１，１５ａ２と、脚部１５ｂのＸ方向（ゲート長方向）における２つの側面部１５ｂ１，５ｂ２と、が断面視でそれぞれ面一になっている。換言すれば、頭部１５ａの側面部１５ａ１と脚部１５ｂの側面部１５ｂ１とが半導体層２の厚さ方向（Ｚ方向）に連続的に延伸する１つの平坦面で構成され、頭部１５ａの側面１５ａ２と脚部１５ｂの側面１５ｂ２とが半導体層２の厚さ方向（Ｚ方向）に連続的に延伸する１つの平坦面で構成されている。
　ここで、平面視とは、半導体層２の厚さ方向（Ｚ方向）に沿う方向から見た場合を指す。また、断面視とは、半導体層２の厚さ方向（Ｚ方向）に沿う縦断面を半導体層２の厚さ方向（Ｚ方向）と直交する方向（Ｘ方向又はＹ方向）から見た場合を指す。
　＜ゲート絶縁膜＞
　図４に示すように、ゲート絶縁膜１３は、半導体部５の第１部分６とゲート電極１５との間において、第１部分６の上面部５ａ、及び第１部分６の２つの側面部６ｂ１，６ｂ２に亘って設けられている。この第１実施形態では、半導体部５が２つの第１部分６を有しているので、２つの第１部分６の各々において、上面部５ａ、及び２つの側面部６ｂ１，６ｂ２に亘って設けられている。ゲート絶縁膜１３は、例えば酸化シリコン膜で構成されている。
　＜サイドウォールスペーサ＞
　図１、及び図２から図４に示すように、サイドウォールスペーサ１９は、ゲート電極１５の頭部１５ａの側壁に、この頭部１５ａの周囲を囲むようにして設けられている。即ち、サイドウォールスペーサ１９は、平面視でゲート電極１５のゲート長方向（Ｘ方向）の外側の第１部分６と、後述する誘電体部１７とに亘って延伸し、このゲート電極１５のゲート長方向（Ｘ方向）の外側の第１部分６と誘電体部１７とを覆っている。
　サイドウォールスペーサ１９は、ゲート電極１５の頭部１５ａと整合して設けられている。換言すれば、サイドウォールスペーサ１９は、ゲート電極１５の頭部１５ａに対して自己整合で形成されている。サイドウォールスペーサ１９は、例えば、絶縁層１１のベース部４側とは反対側にゲート電極１５を覆うようにして絶縁膜をＣＶＤ（Chemical Vapor Deposition）法で成膜し、その後、この絶縁膜にＲＩＥ（Reactive Ion Etching）などの異方性ドラインエッチングを施すことによって形成することができる。サイドウォールスペーサ１９は、例えば酸化シリコン膜で構成されている。
　＜主電極領域＞
　図２に示すように、一対の主電極領域２１ａ及び２１ｂの各々は、ゲート電極１５と整合して半導体部５に設けられたｎ型の半導体領域からなるｎ型のエクステンション領域１８と、ゲート電極１５の側壁のサイドウォールスペーサ１９と整合して半導体部５に設けられたｎ型の半導体領域からなるｎ型のコンタクト領域２０と、を有する。即ち、ｎ型のエクステンション領域１８及びｎ型のコンタクト領域２０を有する一対の主電極領域２１ａ及び２１ｂの各々は、ゲート電極１５と整合して半導体部５に設けられている。ｎ型のエクステンション領域１８は、主に半導体部５の第１部分６に設けられている。ｎ型のコンタクト領域２０は、主に半導体部５の第２部分７に設けられている。
　図１Ａに示すように、ｎ型のコンタクト領域２０は、平面視で半導体部５の第２部分７の全域に広がって設けられており、第２部分７の側面部７ｂ１（７ｂ１１，７ｂ１２，７ｂ１３）、７ｂ２、７ｂ３及び７ｂ４と接している。ｎ型のコンタクト領域２０とｎ型のエクステンション領域１８とは、半導体部５の第１部分６において接している。
　図３に示すように、ｎ型のエクステンション領域１８及びｎ型のコンタクト領域２０の各々は、半導体層２の厚さ方向（Ｚ方向）であって半導体部５の高さ方向に厚みを有する。そして、ｎ型のコンタクト領域２０の方がｎ型のエクステンション領域１８よりも深く形成、換言すれば厚く形成されている。
　図２及び図４に示すように、この第１実施形態の電界効果トランジスタＱは、フィン部としての島状の半導体部５にゲート絶縁膜１３を介在してゲート電極１５が設けられた、所謂フィン型で構成されている。
　このフィン型の電界効果トランジスタＱでは、一対の主電極領域２１ａと２１ｂとの間の長さがチャネル長Ｌ（≒ゲート長Ｌｇ）であり、ゲート電極１５と半導体部５の第１部分６とが立体的に重畳する領域において第１部分６の上面部５ａ側での幅Ｗ１及び第１部分６の２つの側面部６ｂ１，６ｂ２の高さを含む長さ（半導体部５の周囲の長さ）に第１部分６の個数を乗算した値がチャネル幅Ｗ（≒ゲート幅）となる。
　したがって、フィン型の電界効果トランジスタＱは、半導体部５の第１部分６の幅Ｗ１を広くし、第１部分６の高さを高くすることにより、チャネル幅Ｗが広くなるので、チャネル面積（チャネル長Ｌ×チャネル幅Ｗ）を大きくことができる。そして、フィン型の電界効果トランジスタＱは、第１部分６の個数を増やすことによって、チャネル面積（チャネル長Ｌ×チャネル幅Ｗ）を大きくすることができる。
　電界効果トランジスタＱは、例えば、ゲート電極１５に閾値電圧以上のゲート電圧を印加することにより、ドレイン電流が流れるエンハンスメント型（ノーマリオフ型）、若しくは、ゲート電極１５に電圧を印加しなくてもドレイン電流が流れるディプレッション型（ノーマリオフ型）で構成されている。この第１実施形態では、これに限定されないが、例えばエンハンスメント型で構成されている。エンハンスメント型の場合、電界効果トランジスタＱは、ゲート電極１５に印加される電圧により、一対の主電極領域２１ａと２１ｂとを電気的に繋ぐチャネル（反転層）がチャネル形成部９に形成（誘起）され、電流（ドレイン電流）がドレイン領域側（例えば主電極領域２１ｂ側）からチャネル形成部９のチャネルを通ってソース領域側（例えば主電極領域２１ａ側）に流れる。
　＜コンタクト電極及び配線＞
　図２に示すように、ゲート電極１５は、絶縁層２２に設けられたコンタクト電極２２ｃを介して、絶縁層２２上の配線２３ｃと電気的に接続されている。また、一対の主電極領域２１ａ及び２１ｂのうち、一方の主電極領域２１ａは、絶縁層２２に設けられたコンタクト電極２２ａを介して、絶縁層２２上の配線２３ａと電気的に接続されている。そして、一対の主電極領域２１ａ及び２１ｂのうち、他方の主電極領域２１ｂは、絶縁層２２に設けられたコンタクト電極２２ｂを介して、絶縁層２２上の配線２３ｂと電気的に接続されている。コンタクト電極２２ａ，２２ｂ，２２ｃの材料としては、例えばチタン（Ｔｉ）、タングステン（Ｗ）などの高融点金属膜を用いることができる。
　＜誘電体部＞
　図１及び図３に示すように、この第１実施形態に係る半導体装置１Ａは、Ｘ方向（第１方向）において、ゲート電極１５と、半導体部５の第２部分７との間に設けられ、かつ絶縁層１１よりも比誘電率が低い誘電体部（分離領域）１７を更に備えている。具体的には、第２部分７の側面部７ｂ１とゲート電極１５の脚部１５ｂとの間に誘電体部１７が設けられている。
　この第１実施形態では、半導体部５が２つの第２部分７を有しているので、２つの第２部分７のうちの一方の第２部分７とゲート電極１５の脚部１５ｂとの間、及び２つの第２部分７のうちの他方の第２部分７とゲート電極１５の脚部１５ｂとの間に、それぞれ誘電体部１７が設けられている。即ち、この第１実施形態では、ゲート電極１５のゲート長方向（Ｘ方向）の両側にそれぞれ誘電体部１７が設けられている。
　また、この第１実施形態では、半導体部５が２つの第１部分６を有しているので、第２部分７の３つの側面部７ｂ１（７ｂ１１，７ｂ１２，７ｂ１３）と、ゲート電極１５の脚部１５ｂとの間に、それぞれ誘電体部１７が設けられている。
　即ち、この第１実施形態では、２つの第２部分７のうちの一方の第２部分７の側面部７ｂ１とゲート電極１５の脚部１５ｂとの間に、２つの第１部分６で区分けされた３つの誘電体部１７が設けられ、更に、２つの第２部分７のうちの他方の第２部分７の側面部７ｂ１とゲート電１５の脚部１５ｂとの間に、２つの第１部分６で区分けされた３つの誘電体部１７が設けられている。
　換言すれば、一方の第２部分７の側面部７ｂ１とゲート電極１５の脚部１５ｂとの間の第１部分６の幅方向（Ｙ方向）の両側に、この第１部分６を挟むようにして、それぞれ誘電体部１７が設けられている。そして、他方の第２部分７側においても、他方の第２部分７の側面部７ｂ１とゲート電極１５の脚部１５ｂとの間の第１部分６の幅方向（Ｙ方向）の両側に、この第１部分６を挟むようにして、それぞれ誘電体部１７が設けられている。
　図３に示すように、第２部分７の側面部７ｂ１１とゲート電極１５の脚部１５ｂとの間の誘電体部１７は、第２部分７の上面部５ａ側からベース部４側（半導体層２の深さ方向（Ｚ方向））に向かって延伸し、ゲート電極１５の脚部１５ｂの底面部側に設けられた絶縁層１１ａと連結されている。この誘電体部１７は、半導体部５の第２部分７とゲート電極１５の脚部１５ｂとを電気的に分離していると共に、第２部分７とゲート電極１５の脚部１５ａとの間における第１部分６とゲート電極１５の脚部１５ｂとを電気的に分離している。
　ここで、図３に示す絶縁層１１ａは、半導体装置１Ａの製造プロセスにおいて、半導体部５の２つの第２部分７の間の絶縁層１１を選択的にエッチングして掘り込み部１２ａ及び１２ｂを形成する際（図１３から図１５参照）、掘り込み部１２ａ及び１２ｂを半導体部５の高さ（厚さ）よりも浅く形成することによって掘り込み部１２ａ及び１２ｂの各々の底面部に絶縁層１１の一部を残存させたものである。
　この第１実施形態では絶縁層１１ａを設けているが、絶縁層１１ａは設け無くともよい。この場合、ゲート電極１５の脚部１５ｂの底面部と半導体層２のベース部４との間にゲート絶縁膜が介在される。
　なお、図３では、一例として、第２部分７の側面部７ｂ１１とゲート電極１５の脚部１５ｂとの間の誘電体部１７を例示しているが、第２部分７の側面部７ｂ１２とゲート電極１５の脚部１５ｂとの間の誘電体部１７、及び第２部分７の側面部７ｂ１３とゲート電極１５の脚部１５ｂとの間の誘電体部１７においても、図３に示す誘電体部１７と同様の構成になっている。したがって、第２部分７の側面部７ｂ１２とゲート電極１５の脚部１５ｂとの間の誘電体部１７、及び第２部分７の側面部７ｂ１３とゲート電極１５の脚部１５ｂとの間の誘電体部１７については、図３を参照して説明する。
　図１及び図３に示すように、第２部分７の側面部７ｂ１１とゲート電極１５の脚部１５ｂとの間の誘電体部１７は、平面視での四方が、第１部分６と、第２部分７と、ゲート電極１５の脚部１５ｂと、絶縁層１１とで囲まれている。同様に、第２部分７の側面部７ｂ１２とゲート電極１５の脚部１５ｂとの間の誘電体部１７も、平面視での四方が、第１部分６と、第２部分７と、ゲート電極１５の脚部１５ｂと、絶縁層１１とで囲まれている。
　一方、第２部分７の側面部７ｂ１３とゲート電極１５の脚部１５ｂとの間の誘電体部１７は、平面視での四方が、２つの第１部分６と、第２部分７と、ゲート電極１５の脚部１５ｂとで囲まれている。
　誘電体部７は、これに限定されないが、例えば、絶縁層１１よりも比誘電率が低い誘電体膜（Low-k膜）で構成されている。誘電体膜としては、例えば、酸化シリコン（ＳｉＯ）に炭素（Ｃ）が添加された炭素添加シリコン酸化（ＳｉＯＣ）膜を用いることができる。このＳｉＯＣ膜は、酸化シリコン膜よりも比誘電率が低い。例えば、ＳｉＯＣ膜の比誘電率は約１．５～２程度であり、酸化シリコン膜の比誘電率は約４～４．２程度あり、空気の誘電率は約１程度である。
　なお、誘電体部７は、ゲート絶縁膜１３よりも比誘電率が低いことが好ましい。また、誘電体部７のＸ方向に沿う幅Ｗ３（図３参照）は、ゲート絶縁膜１１の膜厚Ｗ４（図４参照）よりも広いことが好ましい。
　≪半導体装置の製造方法≫
　次に、半導体装置１Ａの製造方法について、図５から図３５を用いて説明する。
　この第１実施形態では、半導体装置１Ａの製造方法に含まれる電界効果トランジスタＱ及び誘電体部１７の形成に特化して説明する。
　まず、図５（模式的要部平面図）、図６（図５のａ５－ａ５切断線に沿った模式的断面図）、図７（図５のｂ５－ｂ５切断線に沿った模式的断面図）及び図８（図５のｃ５－ｃ５切断線に沿った模式的断面図）に示すように、ベース部４から上方に突出する島状の半導体部５を形成する。
　半導体部５は、Ｘ方向（第１方向）に延伸する第１部分６と、Ｘ方向に第１部分６と並んで一体的に設けられ、かつＸ方向と交差するＹ方向（第２方向）に沿う第１部分６の幅Ｗ１と同一方向の幅Ｗ２が第１部分６の幅Ｗ１よりも広い第２部分７と、を有し、かつ第１部分６及び第２部分７の各々が上面部５ａ及び側面部５ｂを有する立体構造で形成する。側面部５ｂは、第１部分６での側面部６ｂ１及び６ｂ２と、第２部分７での側面部７ｂ１、７ｂ２、７ｂ３及び７ｂ４を含む。
　この第１実施形態では、これに限定されないが、例えば、Ｙ方向に所定の間隔を置いて併設された２つの第１部分６と、この２つの第１部分６の各々のＸ方向の両端側に設けられた２つの第２部分７とを含む立体構造で半導体部５を形成する。この場合、側面部５ｂは、側面部７ｂ１として、第２部分７に第１部分６が連結された連結部により三ヶ所に分かれた３つの側面部７ｂ１１、７ｂ１２及び７ｂ１３を含む。
　第１部分６及び第２部分７を有する半導体部５は、半導体層２をベース部４が残る程度の深さまで選択的にエッチングすることによって形成することができる。半導体層２としては、これに限定されないが、半導体材料としては例えばシリコン（Ｓｉ）、結晶性としては例えば単結晶、導電型としては例えはｐ型で構成された半導体基板を用いることができる。
　なお、半導体層２には、半導体部５を形成する前に、ｐ型の半導体領域からなるｐ型のウエル領域３が形成されている。
　次に、図９（模式的要部平面図）、図１０（図９のａ９－ａ９切断線に沿った模式的断面図）、図１１（図９のｂ９－ｂ９切断線に沿った模式的断面図）及び図１２（図９のｃ９－ｃ９切断線に沿った模式的断面図）に示すように、平面視で半導体部５の外側に半導体部５の第１部分６及び第２部分７を囲む絶縁層１１を形成する。絶縁層１１は、例えば、半導体層２のベース部４上及び半導体部５上を含む全面に酸化シリコン膜を周知の成膜法により成膜した後、半導体部５上の酸化シリコン膜をＣＭＰ法で選択的に除去することによって形成することができる。
　この工程において、絶縁層１１のベース部４側とは反対側の表層部は平坦化され、絶縁層１１の表層部と半導体部５の上面部５ａとが概ね面一となる。そして、絶縁層１１は半導体部５の高さ（突出量）と同程度の膜厚で形成される。
　また、この工程において、２つの第１部分６と２つの第２部分７とで囲まれた領域にも半導体部５の上面部５ａと面一の絶縁層１１が形成される。
　次に、半導体部５の第２部分６の幅方向（Ｙ方向）の外側の絶縁層１１を選択的に除去して、図１３（模式的要部平面図）、図１４（図１３のｂ１３－ｂ１３切断線に沿った模式的断面図）、及び図１５（図１３のｃ１３－ｃ１３切断線に沿った模式的断面図）に示すように、半導体部５の第１部分６の幅方向（Ｙ方向）の外側に、第１部分６の側壁部６ｂ１，６ｂ２及び２つの第２部分７の各々の側壁部７ｂ１を露出する掘り込み部１２ａ、１２ａ及び１２ｂを形成する。
　２つの掘り込み部１２ａ及び１２ａのうち、一方の掘り込み部１２ａは、２つの第１部分６のうちの一方の第１部分６の他方の第１部分６側とは反対側に形成され、一方の第１部分６の側面部６ｂ１と、２つの第２部分７の各々の側面部７ｂ１（７ｂ１１）と、を露出する。
　また、２つの掘り込み部１２ａ及び１２ａのうち、他方の掘り込み部１２ａは、２つの第１部分６のうちの他方の第１部分６の一方の第１部分６側とは反対側に形成され、他方の第１部分６の側面部６ｂ１と、２つの第２部分７の各々の側面部７ｂ１（７ｂ１２）と、を露出する。
　そして、掘り込み部１２ｂは、２つの第１部分６の間に形成され、２つの第１部分６の各々の側面部６ｂ２と、２つの第２部分７の各々の側面部７ｂ１（７ｂ１３）と、を露出する。
　この工程において、掘り込み部１２ａ及び１２ｂは、これに限定されないが、例えば、絶縁層１１の一部が底面部に絶縁層１１ａとして残存する深さで形成する。
　次に、図１６（模式的要部平面図）、図１７（図１６のａ１６－ａ１６切断線に沿った模式的断面図）、図１８（図１６のｂ１６－ｂ１６切断線に沿った模式的断面図）及び図１９（図１６のｃ１６－ｃ１６切断線に沿った模式的断面図）に示すように、半導体部５の２つの第１部分６の各々の上面部５ａ、及び２つの第１部分６の各々の側面部６ｂ１，６ｂ２にゲート絶縁膜１３を形成する。ゲート絶縁膜１３は、２つの第１部分６の各々の上面部５ａ及び側面部６ｂ１，６ｂ２に酸化シリコン膜を例えば熱酸化法又は堆積法により成膜することによって形成することができる。
　この工程において、半導体層５の第２部分７の上面部５ａ及び側面部７ｂ１（７ｂ１１，７ｂ１２，７ｂ１３）にもゲート絶縁膜１３が形成される。
　次に、図２０（模式的要部平面図）、図２１（図２０のａ２０－ａ２０切断線に沿った模式的断面図）、図２２（図２０のｂ２０－ｂ２０切断線に沿った模式的断面図）及び図２３（図２０のｃ２０－ｃ２０切断線に沿った模式的断面図）に示すように、掘り込み部１２ａ，１２ｂの各々の内部、及び半導体部５の上面部５ａ上、並びに絶縁層１１上を含む半導体層２上の全面に導電膜１４を形成する。導電膜１４としては、例えば抵抗値を低減する不純物が成膜中又は成膜後に導入された多結晶シリコン（ドープドポリシリコン）膜を用いることができる。半導体部５にゲート絶縁膜１３が形成されている箇所では、半導体部５と導電膜１４との間にゲート絶縁膜１３が介在される。
　次に、周知のフォトリソグラフィ技術及びドライエッチング技術を用いて導電膜１４をパターンニングし、図２４（模式的要部平面図）、図２５（図２４のａ２４－ａ２４切断線に沿った模式的断面図）、図２６（図２４のｂ２４－ｂ２４切断線に沿った模式的断面図）及び図２７（図２４のｃ２４－ｃ２４切断線に沿った模式的断面図）に示すように、半導体部５の２つの第２部分７の各々から離間し、かつゲート絶縁膜１３を介在して２つの第１部分６の各々の上面部５ａ及び側面部６ｂ１，６ｂ２と向かい合うゲート電極１５を形成する。
　ゲート電極１５は、半導体部５の第１部分６の上面部５ａ側にゲート絶縁膜１３を介在して設けられた頭部１５ａと、この頭部１５と一体化され、かつ半導体部５の第１部分６の互いに反対側に位置する２つの側面部６ｂ１及び６ｂ２の各々の外側にゲート絶縁膜１３を介在して設けられた脚部１５ｂと、を有する。
　頭部１５ａは、半導体部５の第１部分６の幅方向（Ｙ方向）において、掘り込み部１２ａ、第１部分６、掘り込み部１２ｂ、第１部分６及び掘り込み部１２ａをこの順で横切る。
　脚部１５ｂは、３つの掘り込み部１２ａ，１２ｂ，１２ａの各々の中に形成され、各々の一端側が頭部１５ａと連結される。
　この工程において、図２６に示すように、ゲート電極１５は、頭部１５ａのＸ方向（ゲート長方向）における２つの側面部１５ａ１，１５ａ２と、脚部１５ｂのＸ方向（ゲート長方向）における２つの側面部１５ｂ１，５ｂ２と、が断面視で面一に形成される。換言すれば、頭部１５ａの一方の側面部１５ａ１と脚部１５ｂの一方の側面部１５ｂ１とが半導体層２の厚さ方向（Ｚ方向）に連続的に延伸する１つの平坦面で構成され、頭部１５ａの他方の側面部１５ａ２と脚部１５ｂの他方の側面部１５ｂ２とが半導体層２の厚さ方向（Ｚ方向）に連続的に延伸する１つの平坦面で構成される。
　また、この工程において、図２４及び図２６に示すように、半導体部５の第２部分７の側壁部７ｂ１（７ｂ１１，７ｂ１２，７ｂ１３）とゲート電極１５の脚部１５ｂとの間に間隙部１６が形成される。図２６では、一例として第２部分７の側壁部７ｂ１１とゲート電極１５の脚部１５ｂの側面部１５ｂ１，１５ｂ２との間の間隙部１６を例示している。
　この第１実施形態では、半導体部５が２つの第１部分６及び２つの第２部分７を有しているので、空間部１６は、平面視でゲート電極１５のゲート長方向の両側（２つの第２部分７側）にそれそれぞれ３つずつ形成される。
　また、この工程において、第２部分７の上面部５ａ及び側面部７ｂ１におけるゲート絶縁膜１３は、導電膜１４をパターンニングするときのサイドエッチング及びオーバーエッチングにより除去される。
　次に、図２８（模式的要部平面図）、及び図２９（図２８のｂ２８－ｂ２８切断線に沿った模式的断面図）に示すように、各々の間隙部１６の中に、絶縁層１１よりも比誘電率が低い誘電体部１７を形成する。
　誘電体部１７は、これに限定されないが、例えば、酸化シリコン膜よりも比誘電率が低いＳｉＯＣ膜を、間隙部１６の内部、半導体部５上及び絶縁層１１上を含む半導体層２上の全面に形成し、その後、半導体部５上及び絶縁層１１のＳｉＯＣ膜を選択的に除去することによって形成することができる。
　この工程により、Ｘ方向において、半導体部５の第２部分７の側面部７ｂ１（７ｂ１１，７ｂ１２，７ｂ１３）とゲート電極１５の脚部１５ｂとの間に、絶縁層１１よりも比誘電率が低い誘電体部１７を選択的に形成することができる。
　次に、図３０（模式的要部平面図）、図３１（図３０のａ３０－ａ３０切断線に沿った模式的断面図）、及び図３２（図３０のｂ３０－ｂ３０切断線に沿った模式的断面図）に示すように、ゲート電極１５のＸ方向の両側の各々の半導体部５に、ｎ型の半導体領域からなる一対のｎ型のエクステンション領域１８を形成する。エクステンション領域１８は、ゲート電極１５及び誘電体部１７並びに絶縁層１１を不純物導入用マスクとして使用し、ゲート電極１５のゲート長方向（Ｘ方向）の両側の各々の半導体部５にｎ型を呈する不純物として例えば砒素イオン（Ａｓ＋）や燐イオン（Ｐ＋）をイオン注入し、その後、不純物を活性化させる熱処理を施すことによって形成することができる。
　この工程において、一対のｎ型のエクステンション領域１８の各々は、半導体部５の第１部分６及び第２部分７の各々にゲート電極１５と整合して形成される。
　また、この工程において、誘電体部１７は保護層として機能し、半導体部５の第２部分７とゲート電極１５の脚部１５ｂとの間を通して半導体部５やベース部４に不純物イオンが注入される現象を抑制することができる。
　次に、図３３（模式的要部平面図）、図３４（図３３のａ３３－ａ３３切断線に沿った模式的断面図）、及び図３５（図３３のｂ３３－ｂ３３切断線に沿った模式的断面図）に示すように、絶縁層１１から突出するゲート電極１５の頭部１５ａの側面部１５ａ１及び１５ａ２を含む側壁にサイドウォールスペーサ１９を形成する。サイドウォールスペーサ１９は、半導体部５及びゲート電極１５の頭部１５ａを覆うようにして絶縁層１１上の全面に絶縁膜をＣＶＤ法で成膜し、その後、この絶縁膜に例えばＲＩＥなどの異方性ドライエッチングを施すことによって形成することができる。絶縁膜としては、例えば酸化シリコン膜を用いることができる。
　サイドウォールスペーサ１９は、ゲート電極１５の頭部１５ａの側壁にゲート電極１５の頭部１５ａを囲むようにして形成されると共に、ゲート電極１５に対して自己整合で形成される。サイドウォールスペーサ１９は、ゲート電極１５のゲート長方向の外側の第１部分６及び誘電体部１７に亘って延伸し、この第１部分６及び誘電体部１７を覆う。
　次に、図３３（模式的要部平面図）、図３４（図３３のａ３３－ａ３３切断線に沿った模式的断面図）、及び図３５（図３３のｂ３３－ｂ３３切断線に沿った模式的断面図）に示すように、ゲート電極１５のゲート長方向（Ｘ方向）の両端側の各々の半導体部５に、ｎ型の半導体領域からなる一対のｎ型のコンタクト領域２０を形成する。この一対のｎ型のコンタクト領域２０は、絶縁層１１、ゲート電極１５、及びサイドウォールスペーサ１９を不純物導入用マスクとして使用し、平面視で絶縁層１１とサイドウォールスペーサ１９との間の半導体部５（第２部分７）にｎ型を呈する不純物として例えば砒素イオン（Ａｓ＋）や燐イオン（Ｐ＋）をイオン注入し、その後、不純物を活性化させる熱処理を施すことによって形成することができる。一対のｎ型のコンタクト領域２０は、サイドウォールスペーサ１９に対して自己整合で第２部分７及び第１部分６に亘って形成される。
　この工程において、ｎ型のエクステンション領域１８とｎ型のコタクト領域２０とが第１部分６で接する。
　また、この工程において、ｎ型のエクステンション領域１８及びｎ型のコンタクト領域２０を含む一対の主電極領域２１ａ及び２１ｂが半導体部５に形成される。
　この工程により、図１から図４に示す電界効果トランジスタＱがほぼ完成する。
　なお、ｎ型のコンタクト領域２０は、サイドウォールスペーサ１９の平面方向の幅を制御することによって第２部分６に選択的（第２部分６のみ）に形成することができる。
　≪第１実施形態の主な効果≫
　次に、この第１実施形態の主な効果について、図３６及び図３７を参照して説明する。
　図３６は、この第１実施形態の電界効果トランジスタＱに付加される寄生容量を示す模式的縦断面図である。
　図３７は、比較例の電界効果トランジスタＱｚに付加される寄生容量を示す模式的縦断面図である。
　図３７に示すように、比較例の半導体装置では、半導体部５の第２部分７とゲート電極１５の脚部１５ｂとの間にも、半導体部５の周囲を囲む絶縁層１１が設けられている。このため、第２部分７を一方の電極とし、ゲート電極１５の脚部１５ｂを第２電極とし、半導体部５の第２部分７とゲート電極１５の脚部１５ｂとの間の絶縁層１１を誘電体とする寄生量２６が電界トランジスタＱｚに付加される。このような寄生容量２６は、電界効果トランジスタＱｚのノイズ特性を劣化させ、半導体装置の信頼性を低下させる要因となる。
　これに対し、図３６に示すように、この第１実施形態の半導体装置１Ａでは、半導体部５の第２部分７とゲート電極１５の脚部１５ｂとの間に誘電体部１７が設けられている。このため、この第１実施形態においても、第２部分７を一方の電極とし、ゲート電極１５の脚部１５ａを第２電極とし、第２部分７とゲート電極１５の脚部１５ｂとの間の誘電体部１７を誘電体とする寄生量２５が電界トランジスタＱに付加される。
　しかしながら、誘電体部１７は、絶縁層１１よりも比誘電率が低い。したがって、電界効果トランジスタＱに付加される寄生容量２５を比較例の電界効果トランジスタＱｚに付加される寄生容量２６よりも小さくすることができる。
　また、電界効果トランジスタＱに付加される寄生容量としては、寄生容量２５の他にも存在するが、この寄生容量２５を小さくすることができるため、電界効果トランジスタＱのノイズ特性の劣化を抑制でき、半導体装置１Ａの信頼性を向上させることができる。
　また、この第１実施形態に係る半導体装置１Ａの製造方法では、ゲート電極１５の形成工程において、頭部１５ａ及び脚部１５ｂを有するゲート電極１５を導電膜１４の１回の加工により形成しているので、頭部１５ａのＸ方向（ゲート長方向）における２つの側面部１５ａ１，１５ａ２と、脚部１５ｂのＸ方向（ゲート長方向）における２つの側面部１５ｂ１，１５ｂ２と、を断面視でそれぞれ面一にすることができる。
　また、この第１実施形態での符号を参照して説明すれば、従来の製造プロセスでは、ゲート電極１５の頭部１５ａと脚部１５ｂとをそれぞれ別の加工工程で形成している。このため、マスクの合わせずれや寸法変動の影響により、頭部１５ａと脚部１５ｂとの間で段差が形成され、しかも、この段差にばらつきが生じる。この段差のばらつきにより、ゲート電極とドレイン領域との間の寄生容量Ｃｇｄもばらつくことになり、電界効果トランジスタのノイズ特性が劣化する。
　これに対し、この第１実施形態の半導体装置１Ａの製造方法では、頭部１５ａの側面部１５ａ１，１５ａ２と、脚部１５ｂの側面部１５ｂ１，５ｂ２と、を断面視でそれぞれ面一にすることができるため、ゲート電極１５とドレイン領域（例えば主電極領域２１ｂ）との間の寄生容量Ｃｇｄは、従来のような、プロセスばらつきの影響を受けない。したがって、この第１実施形態の半導体装置１Ａの製造方法によれば、電界効果トランジスタＱのノイズ特性の劣化を抑制することが可能となる。
　また、この第１実施形態の半導体装置１Ａの製造方法によれば、半導体部５の第２部分７とゲート電極１５の脚部１５ｂとの間に、半導体部５の周囲を囲む絶縁層１１よりも比誘電率が低い誘電体部１７を形成することができるため、電界効果トランジスタＱのノイズ特性の劣化をより一層抑制することが可能となる。これにより、半導体装置１Ａのより一層の信頼性向上を図ることが可能となる。
　≪第１実施形態の変形例≫
　なお、上述の第１実施形態では、ゲート電極１５のゲート長方向の両側に誘電体部１７をそれぞれ設けた場合について説明したが、図３８に示すように、ゲート電極１５のゲート長方向（Ｘ方向）の両側のうちの何れか一方に誘電体部１７を設けるようにしてもよい。即ち、誘電体部１７は、ゲート電極１５のゲート長方向の両側のうちの少なくとも何れか一方に設けられていればよい。但し、電界効果トランジスタＱのノイズ特性の劣化を考慮すると、上述の第１実施形態のように、ゲート電極１５のゲート長方向の両側にそれぞれ誘電体部１７を設けることが好ましい。
　また、上述の第１実施形態では、Ｙ方向に併設された２つの第１部分６を有する半導体部５について説明したが、本技術は、図３９に示すように、１つの第１部分６を有する半導体部５においても適用することができる。この場合においても、誘電体部１７は、ゲート電極１５のゲート長方向の両側のうちの少なくとも何れか一方に設けられていればよい。図３９では、一例として、ゲート電極１５のゲート長方向の両側に誘電体部１７をそれぞれ設けた構成を例示している。
　また、本技術は、Ｙ方向に併設された３つ以上の第１部分６を有する半導体部５においても適用することができる。
　また、上述の実施形態では、第１部分６のＸ方向の両側に第２部分７をそれぞれ設けた半導体部５について説明したが、本技術は、第１部分６のＸ方向の両側のうちの少なくとも何れか一方に第２部分７が設けられた半導体部５にも適用することができる。
　また、上述の第１実施形態では、電界効果トランジスタＱがｎチャネル導電型で構成された場合について説明したが、本技術は、電界効果トランジスタＱがｐチャネル導電型で構成された場合にも適用することができる。
　また、上述の第１実施形態では、電界効果トランジスタＱがエンハンスメント型で構成された場合について説明したが、本技術は、電界効果トランジスタＱがディプレッション型で構成された場合にも適用することができる。
　また、上述の第１実施形態では、半導体部５の第１部分６に１つの電界効果トランジスタＱを設けた場合について説明したが、本技術は、第１部分６に複数の電界効果トランジスタＱを設けた場合にも適用することができる。
　〔第２実施形態〕
　本技術の第２実施形態に係る半導体装置１Ｂは、基本的に上述の第１実施形態に係る半導体装置１Ａと同様の構成になっており、以下の構成が異なっている。
　即ち、図４０に示すように、本技術の第２実施形態に係る半導体装置１Ｂは、上述の第１実施形態の図３に示す誘電体部１７に替えて、誘電体部１７Ｂを備えている。誘電体部１７Ｂは、絶縁層１１よりも比誘電率が低い空洞部１７ｂ１で構成されている。空洞部１７ｂ１は、半導体装置１Ｂの製造プロセスにおいて、半導体部５の第２部分７とゲート電極１５の脚部１５ｂとの間の間隙部１６（図２４及び図２６参照）にカバレッジ性が低い絶縁膜１７ｂ２を成膜することで容易に形成することができる。その他の構成は、上述の第１実施形態と概ね同様である。
　この第２実施形態に係る半導体装置１Ｂにおいても、上述の第１実施形態に係る半導体装置１Ａと同様の効果が得られる。
　なお、半導体部５の上面部５ａから空洞部１７ｂ１までの絶縁膜１７ｂ２の膜厚、及び空洞部１７ｂ１から絶縁層１１ａまでの絶縁膜１７ｂ２の膜厚は、エクステンション領域を形成する工程において、イオン注入する不純物が突き抜けない程度で形成することが好ましい。この第２実施形態では、上述の第１実施形態と同様に、絶縁層１１ａを残存させているが、絶縁層１１ａを残存させない場合には絶縁膜１７ｂ２の膜厚制御が必要となる。
　また、絶縁膜１７ｂ２としては、絶縁層１１よりも比誘電率が低い絶縁膜を用いてもよい。
　〔第３実施形態〕
　この第３実施形態では、１つの半導体部に２つの電界効果トランジスタを設けた場合について説明する。
　本技術の第３実施形態に係る半導体装置１Ｃは、基本的に上述の第１実施形態に係る半導体装置１Ａと同様の構成になっており、以下の構成が異なっている。
　即ち、図４１から図４３に示すように、本技術の第３実施形態に係る半導体装置１Ｃは、半導体層２に設けられた島状の半導体部５と、この半導体部５に設けられた２つの電界効果トランジスタＱ１及びＱ２と、を備えている。また、この第３実施形態に係る半導体装置１Ｃは、上述の第１実施形態と同様に、半導体部５の外側に半導体部５を囲むようにして設けられた絶縁層１１を備えている。
　半導体層２は、Ｘ方向及びＹ方向において二次元状に広がるベース部４と、このベース部４から上方（Ｚ方向）に突出する島状の半導体部５とを含む。
　この第３実施形態の半導体部５は、Ｙ方向に所定の間隔を置いて併設された２つの第１部分６と、この２つの第１部分６の各々のＸ方向の両端側に設けられた２つの第２部分７と、２つの第１部分６のＸ方向の中間部に設けられた第３部分２８とを有し、かつ第１部分６、第２部分７及び第３部分２８が上面部５ａ及び側面部５ｂを有する立体構造になっている。この第３実施形態の半導体部５は、上述の第１実施形態の半導体部５と基本的に同様の構成になっており、第３部分２８を有する点が異なる。
　第３部分２８は、基本的に第２部分７と同様の構成になっている。第３部分２８は、第２部分７と同様に、第１部分６の幅Ｗ１と同一方向の幅Ｗ５が第１部分６の幅Ｗ１よりも広い。第３部分２８は、Ｘ方向において互いに反対側に位置する側面部２８ｂ１及び２８ｂ２と、Ｙ方向において互いに反対側に位置する側面部２８ｂ３及び２８ｂ４と、を有する。そして、この側面部２８ｂ１及び２８ｂ２の各々は、第３部分２８に第１部分６が連結された連結部により三ヶ所に分かれて３つ設けられている。
　即ち、この第３実施形態の半導体部５の側面部５ｂは、２つの第１部分６の各々の側面部６ｂ１及び６ｂ２と、２つの第２部分７の各々の側面部７ｂ１、７ｂ２、７ｂ３及び７ｂ４と、第３部分２８の側面部２８ｂ１、２８ｂ２、２８ｂ３及び２８ｂ４と、を含む。
　電界効果トランジスタＱ１は、２つの第２部分７のうちの一方の第２部分７と第３部分２８との間の第１部分６に設けられている。電界効果トランジスタＱ２は、２つの第２部分７のうちの他方の第２部分７と第３部分２８との間の第１部分６に設けられている。そして、電界効果トランジスタＱ１及びＱ２の各々は、上述の第１実施形態の電界効果トランジスタＱと同様の構成になっている。
　この第３実施形態の半導体装置１Ｃは、半導体部５の２つの第２部分７のうちの一方の第２部分７と電界効果トランジスタＱ１のゲート電極１５の脚部１５ｂとの間に、上述の第１実施形態と同様に、半導体部５の周囲を囲む絶縁層１１よりも比誘電率が低い誘電体部１７を備えている。また、この第３実施形態の半導体装置１Ｃは、半導体部５の２つの第２部分７のうちの他方の第２部分７と電界効果トランジスタＱ２のゲート電極１５の脚部１５ｂとの間に、上述の第１実施形態と同様に、半導体部５の周囲を囲む絶縁層１１よりも比誘電率が低い誘電体部１７を備えている。そして、この第３実施形態の半導体装置１Ｃは、半導体部５の第３部分２８と電界効果トランジスタＱ１のゲート電極１５の脚部１５ｂとの間、及び、半導体部５の第３部分２８と電界効果トランジスタＱ２のゲート電極１５の脚部１５ｂとの間にも、半導体部５の周囲を囲む絶縁層１１よりも比誘電率が低い誘電体部１７を備えている。
　図４２に示すように、電界効果トランジスタＱ１とＱ２とは、電界効果トランジスタＱ１の一対の主電極領域２１ａ及び２１ｂのうちの他方の主電極領域２１ｂと、電界効果トランジスタＱ２の一対の主電極領域２１ａ及び２１ｂのうちの一方の主電極領域２１ａとが共有されている。
　この第３実施形態に係る半導体装置１Ｃにおいても、上述の第１実施形態に係る半導体装置１Ａと同様の効果が得られる。
　≪第３実施形態の変形例≫
　なお、上述の第３実施形態では、第１部分６のＸ方向の中間部に第３部分２８を有する半導体部５に２つの電界効果トランジスタＱ１及びＱ２を設けた場合について説明したが、本技術は、図４４に示すように、図４１に示す第３部分２８を省略した半導体部５に２つの電界効果トランジスタＱ１及びＱ２を設けた場合にも適用することができる。
　〔第４実施形態〕
　本技術の第４実施形態に係る半導体装置の製造方法について、図４５から図６９を用いて説明する。
　この第４実施形態では、半導体装置の製造方法に含まれる電界効果トランジスタＱ及び誘電体部１７の形成に特化して説明する。
　また、この第４実施形態では、ゲート電極１５を導電膜１４の２回の加工により形成する場合について説明する。
　まず、図４５（模式的要部平面図）、図４６（図４５のａ４５－ａ４５切断線に沿った模式的断面図）、図４７（図４５のｂ４５－ｂ４５切断線に沿った模式的断面図）、及び図４８（図４５のｃ４５－ｃ４５切断線に沿った模式的断面図）に示すように、ベース部４から上方に突出する島状の半導体部５を形成する。
　半導体部５は、Ｘ方向（第１方向）に延伸する第１部分６と、Ｘ方向に第１部分６と並んで一体的に設けられ、かつＸ方向と交差するＹ方向（第２方向）に沿う第１部分６の幅Ｗ１と同一方向の幅Ｗ２が第１部分６の幅Ｗ１よりも広い第２部分７と、を有し、かつ第１部分６及び第２部分７の各々が上面部５ａ及び側面部５ｂを有する立体構造で形成する。側面部５ｂは、第１部分６での側面部６ｂ１及び６ｂ２と、第２部分７での側面部７ｂ１、７ｂ２、７ｂ３及び７ｂ４を含む。この第４実施形態では、１つの第１部分６と、この１つの第１部分６のＸ方向の両端側に設けられた２つの第２部分７とを有する立体構造で半導体部５を形成する。
　第１部分６及び第２部分７を含む半導体部５は、半導体層２をベース部４が残る程度の深さまで選択的にエッチングすることによって形成することができる。半導体層２としては、これに限定されないが、半導体材料としては例えばシリコン（Ｓｉ）、結晶性としては例えば単結晶、導電型としては例えはｐ型で構成された半導体基板を用いることができる。
　なお、半導体層２には、半導体部５を形成する前に、ｐ型の半導体領域からなるｐ型のウエル領域３が形成されている。
　次に、上述の第１実施形態と同様の方法で半導体部５の周囲を囲む絶縁層１１を形成する。
　そして、絶縁層１１を形成した後、半導体部５の第２部分６の幅方向（Ｙ方向）の外側の絶縁層１１を選択的に除去して、図４９（模式的要部平面図）、図５０（図４９のｂ４９－ｂ４９切断線に沿った模式的断面図）、及び図５１（図４９のｃ４９－ｃ４９切断線に沿った模式的断面図）に示すように、導体部５の第１部分６の幅方向の外側に、第１部分６の側壁部６ｂ１，６ｂ２及び第２部分７の側壁部７ｂ１を露出する掘り込み部１２ａ、１２ａを形成する。
　２つの掘り込み部１２ａ及び１２ａのうち、一方の掘り込み部１２ａは、第１部分６の側面部６ｂ１側に形成され、第１部分６の側面部６ｂ１と、２つの第２部分７の各々の側面部７ｂ１（７ｂ１１）と、を露出する。
　また、２つの掘り込み部１２ａ及び１２ａのうち、他方の掘り込み部１２ａは、第１部分６の側面部６ｂ２側に形成され、第１部分６の側面部６ｂ２と、２つの第２部分７の各々の側面部７ｂ１（７ｂ１２）と、を露出する。
　この工程において、掘り込み部１２ａ及び１２ａは、これに限定されないが、上述の第１実施形態とは異なり、例えば、半導体層２のベース部４に到達する深さで形成する。
　次に、半導体部５の第１部分６の上面部５ａ及び側面部６ｂ１，６ｂ２にゲート絶縁膜１３を形成する。ゲート絶縁膜１３は、第１部分６の上面部５ａ及び側面部６ｂ１，６ｂ２に酸化シリコン膜を例えば熱酸化法又は堆積法により成膜することによって形成することができる。
　この工程において、半導体層５の第２部分７の上面部５ａ及び側面部７ｂ１（７ｂ１１，７ｂ１２）、並び半導体層２のベース部４の表面部にもゲート絶縁膜１３が形成される。
　次に、ゲート絶縁膜１３を形成した後、図５２（模式的要部平面図）、図５３（図５２のａ５２－ａ５２切断線に沿った模式的断面図）、図５４（図５２のｂ５２－ｂ５２切断線に沿った模式的断面図）及び図５５（図５２のｃ５２－ｃ５２切断線に沿った模式的断面図）に示すように、２つの掘り込み部１２ａの各々の内部を埋め込むようにして、半導体層２及び絶縁層１１を覆う導電膜１４（ゲート電極材）を形成する。導電膜１４としては、例えば抵抗値を低減する不純物が成膜中又は成膜後に導入された多結晶シリコン（ドープドポリシリコン）膜を用いることができる。半導体部５にゲート絶縁膜１３が形成されている箇所では、半導体部５と導電膜１４との間にゲート絶縁膜１３が介在される。
　次に、周知のフォトリソグラフィ技術及びドライエッチング技術を用いて導電膜１４をパターンニングして、図５６（模式的要部平面図）、図５７（図５６のａ５６－ａ５６切断線に沿った模式的断面図）、図５８（図５６のｂ５６－ｂ５６切断線に沿った模式的断面図）及び図５９（図５６のｃ５６－ｃ５６切断線に沿った模式的断面図）に示すように、第１部分６と隣り合って２つの掘り込み部１２ａの各々に埋め込まれた脚部７と、この脚部１５ｂと一体化されると共に第１部分６と重畳し、かつ脚部１５ｂの第１方向（Ｘ方向）に沿う幅Ｗ７と同一方向の幅Ｗ６が脚部１５ｂの幅Ｗ７も狭い頭部１５と、を有するゲート電極１５を形成する。
　この工程において、ゲート電極１５の頭部１５ａは、半導体部５の第１部分６の上面部側にゲート絶縁膜１３を介在して設けられ、Ｙ方向において第１部分６を横切る。ゲート電極１５の脚部１５ｂは、２つの掘り込み部１２ａの各々の中に形成され、かつ各々の一端側が頭部１５ａと連結される。そして、２つの脚部１５ｂのうち、一方の脚部１５ｂは、半導体部５の第１部分６の側面部６ｂ１の外側にゲート絶縁膜１３を介在して設けられる。そして、２つの脚部１５ｂのうち、他方の脚部１５ｂは、半導体部５の第１部分６の側面部６ｂ２の外側にゲート絶縁膜１３を介在して設けられる。
　また、この工程において、頭部１５ａのＸ方向の外側の半導体部５の上面部５ａにおけるゲート絶縁膜１３は、導電膜１４をパターンニングするときのサイドエッチング及びオーバーエッチングにより除去される。
　なお、これに限定されないが、この実施形態では、頭部１５ａの外側の脚部１５ｂが半導体部５の上面部５ａと概ね面一となるように導電膜１４を加工する。
　次に、図６０（模式的要部平面図）、図６１（図６０のａ６０－ａ６０切断線に沿った模式的断面図）、及び図６２（図６０のｂ６０－ｂ６０切断線に沿った模式的断面図）に示すように、ゲート電極１５のゲート長方向（Ｘ方向）の両側の各々の半導体部５に、ｎ型の半導体領域からなる一対のｎ型のエクステンション領域１８を形成する。エクステンション領域１８は、ゲート電極１５の頭部１５ａ及び頭部１５ａの外側の脚部５ｂ、並びに絶縁層１１を不純物導入用マスクとして使用し、ゲート電極１５のゲート長方向（Ｘ方向）の両側の各々の半導体部５にｎ型を呈する不純物として例えば砒素イオン（Ａｓ＋）や燐イオン（Ｐ＋）をイオン注入し、その後、不純物を活性化させる熱処理を施すことによって形成することができる。
　この工程において、一対のｎ型のエクステンション領域１８の各々は、半導体部５の第１部分６及び第２部分７の各々にゲート電極１５の頭部１５ａと整合して形成される。
　また、この工程において、頭部１５ａの外側の脚部１５ｂは保護層（不純物導入抑制層）として機能し、半導体部５の第２部分７とゲート電極１５の脚部１５ｂとの間を通して半導体部５やベース部４に不純物イオンが注入される現象を抑制することができる。
　次に、図６３（模式的要部平面図）、図６４（図６３のａ６３－ａ６３切断線に沿った模式的断面図）、及び図６５（図６３のａ６３－ａ６３切断線に沿った模式的断面図）に示すように、頭部１５ａの外側の脚部１５ｂを選択的に除去する。
　頭部１５ａの外側の脚部１５ｂの除去は、周知のフォトリソグラフィ技術及びドライエッチング技術を用いて行う。
　また、頭部１５ａの外側の脚部１５ｂの除去は、頭部１５ａのＸ方向の両側の側面部１５ａ１及び１５ａ２が内側に後退するように頭部１５ａ及び脚部１５ｂを半導体部５の高さ方向に一括してエッチングすることによって行う。
　また、このエッチングは、掘り込み部１２ａの底部近傍まで深く行う。即ち、エッチングは、頭部１５ａの外側の脚部１５ｂが完全に除去される深さ、換言すれば脚部１５ｂの外側の脚部１５ｂが残存しない深さまで行う。
　この工程において、半導体部５の第２部分７の側壁部７ｂ１（７ｂ１１，７ｂ１２）とゲート電極１５の脚部１５ｂとの間に間隙部１６が形成される。
　また、この工程において、頭部１５ａのＸ方向（ゲート長方向）における２つの側面部１５ａ１，１５ａ２と、脚部１５ｂのＸ方向（ゲート長方向）における２つの側面部１５ｂ１，５ｂ２と、が断面視で面一に形成される。換言すれば、頭部１５ａの一方の側面部１５ａ１と脚部１５ｂの一方の側面部１５ｂ１とが半導体層２の厚さ方向（Ｚ方向）に連続的に延伸する１つの平坦面で構成され、頭部１５ａの他方の側面部１５ａ２と脚部１５ｂの他方の側面部１５ｂ２とが半導体層２の厚さ方向（Ｚ方向）に連続的に延伸する１つの平坦面で構成される。更に換言すれば、頭部１５ａのＸ方向の幅Ｗ６と脚部１６ｂのＸ方向のＷ７とが設計値で同一となる。
　また、この工程において、図６４Ａに示すように、頭部１５ａのＸ方向の両側の側面部１５ａ１及び１５ａ２が内側に後退することに起因して半導体部５の第１部分６の上面部５ａに段差部５ａ１が形成される。
　次に、図６６（模式的要部平面図）、図６７（図６６のｂ６６－ｂ６６切断線に沿った模式的断面図）及び図６８（図６６のｂ６６－ｂ６６切断線に沿った模式的断面図）に示すように、ゲート電極１５の側壁に頭部１５ａの側面部１５ａ１，１５ａ２及び脚部１５ｂの側面部１５ｂ１，１５ｂ２を覆うサイドウォールスペーサ１９を形成する。サイドウォールスペーサ１９は、図６５に示す間隙部１６を埋め込むと共に、半導体部５及びゲート電極１５の頭部１５ａを覆うようにして絶縁層１１上の全面に絶縁膜をＣＶＤ法で成膜し、その後、この絶縁膜に例えばＲＩＥなどの異方性ドライエッチングを施すことによって形成することができる。絶縁膜としては、例えば酸化シリコン膜を用いることができる。
　サイドウォールスペーサ１９は、ゲート電極１５の頭部１５ａの側壁にゲート電極１５の頭部１５ａを囲むようにして形成されると共に、ゲート電極１５に対して自己整合で形成される。サイドウォールスペーサ１９は、ゲート電極１５のゲート長方向の外側の第１部分６をＹ方向に横切る。
　この工程において、図６７Ａに示すように、半導体部５の第１部分６の段差部５ａ１はサイドウォールスペーサ１９で覆われる。即ち、段差部５ａ１は、平面視でサイドウォールスペーサ１９と重畳する位置に配置される。
　次に、図６９（模式的要部平面図）、図７０（図６９のａ６９－ａ６９切断線に沿った模式的断面図）、及び図７１（図６９のｂ６９－ｂ６９切断線に沿った模式的断面図）に示すように、ゲート電極１５のゲート長方向（Ｘ方向）の両端側の各々の半導体部５に、ｎ型の半導体領域からなる一対のｎ型のコンタクト領域２０を形成する。この一対のｎ型のコンタクト領域２０は、絶縁層１１、ゲート電極１５、及びサイドウォールスペーサ１９を不純物導入用マスクとして使用し、平面視で絶縁層１１とサイドウォールスペーサ１９との間の半導体部５（第２部分７）にｎ型を呈する不純物として例えば砒素イオン（Ａｓ＋）や燐イオン（Ｐ＋）をイオン注入し、その後、不純物を活性化させる熱処理を施すことによって形成することができる。一対のｎ型のコンタクト領域２０は、サイドウォールスペーサ１９に対して自己整合で第２部分７及び第１部分６に亘って形成される。
　この工程において、ｎ型のエクステンション領域１８とｎ型のコタクト領域２０とが第１部分６で接する。
　また、この工程において、ｎ型のエクステンション領域１８及びｎ型のコンタクト領域２０を含む一対の主電極領域２１ａ及び２１ｂが半導体部５に形成される。
　この工程により、半導体部５の第１部分５ａに設けられたチャネル形成部９と、ゲート絶縁膜１３を介在して半導体部５の第１部分６の上面部５ａ及び側面部６ｂ１，６ｂ２に亘って設けられたゲート電極１５と、ゲート電極１５の側壁に頭部１５ａ及び脚部１５ｂに亘って設けられたサイドウォールスペーサ１９と、ゲート電極１５のチャネル長方向（Ｘ方向）の両側の半導体部５にそれぞれ設けられた一対の主電極領域２１ａ，２１ｂとを有する電界効果トランジスタＱがほぼ完成する。
　なお、一対の主電極領域２１ａ及び２１ｂの各々のｎ型のコンタクト領域２０は、サイドウォールスペーサ１９の平面方向の幅を制御することによって第２部分６に選択的（第２部分６のみ）に形成することができる。
　≪第４実施形態の主な効果≫
　この第４実施形態に係る半導体装置の製造方法では、平面視でゲート電極１５の頭部１５ａと半導体部５の第２部分６との間に脚部１５ｂが残存する状態で頭部１５ａの外側の半導体部５に不純物を選択的にイオン注入してエクステンション領域１８を形成している。このため、頭部１５ａの外側の脚部１５ｂは保護層（不純物導入抑制層）として機能し、半導体部５の第２部分７とゲート電極１５の脚部１５ｂとの間を通して半導体部５やベース部４に不純物イオンが注入される現象を抑制することができる。
　また、半導体部５の第２部分７とゲート電極１５の脚部１５ｂとの間を通して半導体部５やベース部４に不純物イオンが注入される現象を抑制することができるので、この不純物イオンの注入に起因する白点現象を抑制することができる。これにより、より一層の信頼性の向上を図った半導体装置を製造することができる。
　また、この第４実施形態に係る半導体装置の製造方法では、平面視で頭部１５ａの外側の脚部１５ｂの除去を、頭部１５ａのゲート長方向（Ｘ方向）の側面部１５ａ１及び１５ａ２が内側に後退するように頭部１５ａ及び脚部１５ｂを半導体部５の高さ方向（半導体層２の厚さ方向）に一括してエッチングすることによって行っている。
　このため、頭部１５ａのＸ方向（ゲート長方向）における２つの側面部１５ａ１，１５ａ２と、脚部１５ｂのＸ方向（ゲート長方向）における２つの側面部１５ｂ１，５ｂ２と、を断面視で面一に形成することができる。
　また、頭部１５ａの側面部１５ａ１，１５ａ２と、脚部１５ｂの側面部１５ｂ１，５ｂ２と、を断面視でそれぞれ面一にすることができるため、上述の第１実施形態の製造方法と同様に、ゲート電極１５とトレイン領域（例えば主電極領域２１ｂ）との間の寄生容量Ｃｇｄは、従来のような、プロセスばらつきの影響を受けない。したがって、この第４実施形態の半導体装置の製造方法においても、電界効果トランジスタＱのノイズ特性の劣化を抑制することが可能となる。
　また、この第４実施形態に係る半導体装置の製造方法によれば、頭部１５ａのＸ方向の両側の側面部１５ａ１及び１５ａ２が内側に後退することに起因して半導体部５の第１部分６の上面部５ａに形成された段差部５ａ１がサイドウォールスペーサ１９で覆われた構成となる。
　なお、サイドウォールスペーサ１９は、上述の第１実施形態の誘電体部１７と同様に、絶縁層１１よりも比誘電率が低い絶縁膜で構成してもよい。この場合、上述の第１実施形態と同様に、電界効果トランジスタＱに付加される寄生容量２５を小さくすることができるため、電界効果トランジスタＱのノイズ特性の劣化を抑制でき、半導体装置の信頼性を向上させることができる。
　〔第５実施形態〕
　この第５実施形態では、半導体装置に含まれる光検出装置として、裏面照射型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサと呼称される固体撮像装置に本技術を適用した一例について、図７２から図７５を用いて説明する。
　≪固体撮像装置の全体構成≫
　まず、固体撮像装置１Ｄの全体構成について説明する。
　図７２に示すように、本技術の第５実施形態に係る固体撮像装置１Ｄは、平面視したときの二次元平面形状が方形状の半導体チップ１０２を主体に構成されている。即ち、固体撮像装置１Ｄは半導体チップ１０２に搭載されており、半導体チップ１０２を固体撮像装置１Ｄとみなすことができる。この固体撮像装置１Ｄ（２０１）は、図１２３に示すように、光学レンズ２０２を介して被写体からの像光（入射光２０６）を取り込み、撮像面上に結像された入射光２０６の光量を画素単位で電気信号に変換して画素信号（画像信号）として出力する。
　図７２に示すように、固体撮像装置１Ｄが搭載された半導体チップ１０２は、互いに直交するＸ方向及びＹ方向を含む二次元平面において、中央部に設けられた方形状の画素アレイ部１０２Ａと、この画素アレイ部１０２Ａの外側に画素アレイ部１０２Ａを囲むようにして設けられた周辺部１０２Ｂとを備えている。半導体チップ１０２は、製造プロセスにおいて、後述の半導体層２及び１３０を含む半導体ウエハをチップ形成領域毎に小片化することによって形成される。したがって、以下に説明する固体撮像装置１０２の構成は、半導体ウエハを小片化する前のウエハ状態においても概ね同様である。即ち、本技術は、半導体チップの状態及び半導体ウエハの状態において適用が可能である。
　画素アレイ部１０２Ａは、例えば図１２３に示す光学レンズ（光学系）２０２により集光される光を受光する受光面である。そして、画素アレイ部１０２Ａには、Ｘ方向及びＹ方向を含む二次元平面において複数の画素１０３が行列状に配置されている。換言すれば、画素１０３は、二次元平面内で互いに直交するＸ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。
　図７２に示すように、周辺部１０２Ｂには、複数のボンディングパッド１１４が配置されている。複数のボンディングパッド１１４の各々は、例えば、半導体チップ１０２の二次元平面における４つの辺の各々の辺に沿って配列されている。複数のボンディングパッド１１４の各々は、半導体チップ１０２と外部装置とを電気的に接続する入出力端子として機能する。
　＜ロジック回路＞
　半導体チップ１０２は、図７３に示すロジック回路１１３を備えている。ロジック回路１１３は、図７３に示すように、垂直駆動回路１０４、カラム信号処理回路１０５、水平駆動回路１０６、出力回路１０７及び制御回路１０８などを含む。ロジック回路１１３は、電界効果トランジスタとして、例えば、ｎチャネル導電型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）及びｐチャネル導電型のＭＯＳＦＥＴを有するＣＭＯＳ（Complementary MOS）回路で構成されている。
　垂直駆動回路１０４は、例えばシフトレジスタによって構成されている。垂直駆動回路１０４は、所望の画素駆動線１１０を順次選択し、選択した画素駆動線１１０に画素１０３を駆動するためのパルスを供給し、各画素１０３を行単位で駆動する。即ち、垂直駆動回路１０４は、画素アレイ部１０２Ａの各画素１０３を行単位で順次垂直方向に選択走査し、各画素１０３の光電変換部（光電変換素子）が受光量に応じて生成した信号電荷に基づく画素１０３からの画素信号を、垂直信号線１１１を通してカラム信号処理回路１０５に供給する。
　カラム信号処理回路１０５は、例えば画素１０３の列毎に配置されており、１行分の画素１０３から出力される信号に対して画素列毎にノイズ除去等の信号処理を行う。例えばカラム信号処理回路１０５は、画素固有の固定パターンノイズを除去するためのＣＤＳ（Correlated Double Sampling：相関２重サンプリング）及びＡＤ（Analog Digital）変換等の信号処理を行う。
　水平駆動回路１０６は、例えばシフトレジスタによって構成されている。水平駆動回路１０６は、水平走査パルスをカラム信号処理回路１０５に順次出力することによって、カラム信号処理回路１０５の各々を順番に選択し、カラム信号処理回路１０５の各々から信号処理が行われた画素信号を水平信号線１１２に出力させる。
　出力回路１０７は、カラム信号処理回路１０５の各々から水平信号線１１２を通して順次に供給される画素信号に対し、信号処理を行って出力する。信号処理としては、例えば、バッファリング、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を用いることができる。
　制御回路１０８は、垂直同期信号、水平同期信号、及びマスタクロック信号に基づいて、垂直駆動回路１０４、カラム信号処理回路１０５、及び水平駆動回路１０６等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路１０８は、生成したクロック信号や制御信号を、垂直駆動回路１０４、カラム信号処理回路１０５、及び水平駆動回路１０６等に出力する。
　＜画素の回路構成＞
　図７４に示すように、複数の画素１０３の各々の画素１０３は、光電変換領域１２１及び画素回路（読出し回路）１１５を備えている。光電変換領域１２１は、光電変換部１２４と、転送トランジスタＴＲと、電荷保持領域（フローティングディフュージョン：Floating Diffusion）ＦＤとを備えている。画素回路１１５は、光電変換領域１２１の電荷保持領域ＦＤと電気的に接続されている。この第３実施形態では、一例として１つの画素１０３に１つの画素回路１１５を割り与えた回路構成としているが、これに限定されるものではなく、１つの画素回路１１５を複数の画素１０３で共有する回路構成としてもよい。例えば、Ｘ方向及びＹ方向の各々の方向に２つずつ配置された２×２配置の４つの画素１０３（１つの画素ブロック）で１つの画素回路１１５を共有する回路構成としてもよい。
　図７４に示す光電変換部１２４は、例えばｐｎ接合型のフォトダイオード（ＰＤ）で構成され、受光量に応じた信号電荷を生成する。光電変換部１２４は、カソード側が転送トランジスタＴＲのソース領域と電気的に接続され、アノード側が基準電位線（例えばグランド）と電気的に接続されている。
　図７４に示す転送トランジスタＴＲは、光電変換部１２４で光電変換された信号電荷を電荷保持領域ＦＤに転送する。転送トランジスタＴＲのソース領域は光電変換部１２４のカソード側と電気的に接続され、転送トランジスタＴＲのドレイン領域は電荷保持領域ＦＤと電気的に接続されている。そして、転送トランジスタＴＲのゲート電極は、画素駆動線１１０（図７６参照）のうちの転送トランジスタ駆動線と電気的に接続されている。
　図７４に示す電荷保持領域ＦＤは、光電変換部１２４から転送トランジスタＴＲを介して転送された信号電荷を一時的に保持（蓄積）する。
　光電変換部１２４、転送トランジスタＴＲ及び電荷保持領域ＦＤを含む光電変換領域１２１は、後述する第２半導体層としての半導体層１３０（図７５参照）に搭載されている。
　図７４に示す画素回路１１５は、電荷保持領域ＦＤに保持された信号電荷を読み出し、読み出した信号電荷を画素信号に変換して出力する。換言すれば、画素回路１１５は、光電変換素子ＰＤで光電変換された信号電荷を、この信号電荷に基づく画素信号に変換して出力する。画素回路１１５は、これに限定されないが、画素トランジスタとして、例えば、増幅トランジスタＡＭＰと、選択トランジスタＳＥＬと、リセットトランジスタＲＳＴと、切替トランジスタＦＤＧと、を備えている。これらの画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）、及び上述の転送トランジスタＴＲの各々は、電界効果トランジスタとして、例えば、ＭＯＳＦＥＴで構成されている。また、これらのトランジスタとしては、ＭＩＳＦＥＴでも構わない。
　画素回路１１５に含まれる画素トランジスタのうち、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴ、及び切替トランジスタＦＤＧの各々は、スイッチング素子として機能し、増幅トランジスタＡＭＰは、増幅素子として機能する。即ち、画素回路１１５は、用途が異なる電界効果トランジスタを含む。
　なお、選択トランジスタＳＥＬ及び切替トランジスタＦＤＧは、必要に応じて省略してもよい。
　図７４に示すように、増幅トランジスタＡＭＰは、ソース領域が選択トランジスタＳＥＬのドレイン領域と電気的に接続され、ドレイン領域が電源線Ｖｄｄ及びリセットトランジスタＲＳＴのドレイン領域と電気的に接続されている。そして、増幅トランジスタＡＭＰのゲート電極は、電荷保持領域ＦＤ及び切替トランジスタＦＤＧのソース領域と電気的に接続されている。
　選択トランジスタＳＥＬは、ソースが垂直信号線１１１（ＶＳＬ）と電気的に接続され、ドレイン領域が増幅トランジスタＡＭＰのソース領域と電気的に接続されている。そして、選択トランジスタＳＥＬのゲート電極は、画素駆動線１１０（図７３参照）のうちの選択トランジスタ駆動線と電気的に接続されている。
　リセットトランジスタＲＳＴは、ソース領域が切替トランジスタＦＤＧのドレイン領域と電気的に接続され、ドレイン領域が電源線Ｖｄｄ及び増幅トランジスタＡＭＰのドレイン領域と電気的に接続されている。そして、リセットトランジスタＲＳＴのゲート電極は、画素駆動線１１０（図７３参照）のうちのリセットトランジスタ駆動線と電気的に接続されている。
　切替トランジスタＦＤＧは、ソース領域が電荷保持領域ＦＤ及び増幅トランジスタＡＭＰのゲート電極と電気的に接続され、ドレイン領域が電源線Ｖｄｄ及び増幅トランジスタＡＭＰのドレイン領域と電気的に接続されている。そして、切替トランジスタＦＤＧのゲート電極は、画素駆動線１１０（図７３参照）のうちの切替トランジスタ駆動線と電気的に接続されている。
　なお、選択トランジスタＳＥＬを省略する場合は、増幅トランジスタＡＭＰのソース領域が垂直信号線１１１（ＶＳＬ）と電気的に接続される。また、切替トランジスタＦＤＧを省略する場合は、リセットトランジスタＲＳＴのソース領域が増幅トランジスタＡＭＰのゲート電極及び電荷保持領域ＦＤと電気的に接続される。
　転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、光電変換部１２４で生成された信号電荷を電荷保持領域ＦＤに転送する。
　リセットトランジスタＲＳＴは、リセットトランジスタＲＳＴがオン状態となると、電荷保持領域ＦＤの電位（信号電荷）を電源線Ｖｄｄの電位にリセットする。選択トランジスタＳＥＬは、画素回路１１５からの画素信号の出力タイミングを制御する。
　増幅トランジスタＡＭＰは、画素信号として、電荷保持領域ＦＤに保持された信号電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、ソースフォロア型のアンプを構成しており、光電変換部１２４で生成された信号電荷のレベルに応じた電圧の画素信号を出力するものである。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、電荷保持領域ＦＤの電位を増幅して、その電位に応じた電圧を、垂直信号線１１１（ＶＳＬ）を介してカラム信号処理回路１０５に出力する。
　切替トランジスタＦＤＧは、電荷保持領域ＦＤによる電荷保持を制御すると共に、増幅トランジスタＡＭＰで増幅される電位に応じた電圧の増倍率を調整する。
　この第５実施形態に係る固体撮像装置１Ｄの動作時には、画素１０３の光電変換部１２４で生成された信号電荷が画素１０３の転送トランジスタＴＲを介して電荷保持領域ＦＤに保持（蓄積）される。そして、電荷保持領域ＦＤに保持された信号電荷が画素回路１１５により読み出されて、画素回路１１５の増幅トランジスタＡＭＰのゲート電極に印加される。画素回路１１５の選択トランジスタＳＥＬのゲート電極には水平ラインの選択用制御信号が垂直シフトレジスタから与えられる。そして、選択用制御信号をハイ（Ｈ）レベルにすることにより、選択トランジスタＳＥＬが導通し、増幅トランジスタＡＭＰで増幅された、電荷保持領域ＦＤの電位に対応する電流が垂直信号線１１１に流れる。また、画素回路１１５のリセットトランジスタＲＳＴのゲート電極に印加するリセット用制御信号をハイ（Ｈ）レベルにすることにより、リセットトランジスタＲＳＴが導通し、電荷保持領域ＦＤに蓄積された信号電荷をリセットする。
　≪固体撮像装置の縦断面構造≫
　次に、半導体チップ１０２（固体撮像装置１Ｃ）の縦断面構造について、図７５を用いて説明する。図７５は、図７２の画素アレイ部における縦断面構造を示す模式的縦断面図であり、図面を見易くするため、図７２に対して上下が反転している。
　＜半導体チップ＞
　図７５に示すように、半導体チップ１０２は、厚さ方向（Ｚ方向）において互いに反対側に位置する第１の面部Ｓ１及び第２の面Ｓ２を有する半導体層１３０と、この半導体層１３０の第１の面部Ｓ１側に設けられた絶縁層１３１と、この絶縁層１３１の半導体層１３０側とは反対側に設けられた半導体層２と、を備えている。
　また、半導体チップ１０２は、半導体層１３０の第２の面Ｓ２側に、この第２の面Ｓ２側から順次積層された平坦化層１４１、カラーフィルタ層１４２及びレンズ層１４３などを備えている。
　半導体層１３０は、例えば単結晶シリコンで構成されている。
　平坦化層１４１は、例えば酸化シリコン膜で構成されている。そして、平坦化層１４１は、半導体層１３０の第２の面Ｓ２（光入射面）側が凹凸のない平坦面となるように、画素アレイ部１０２Ａにおいて、半導体層１３０の第２の面Ｓ２側の全体を覆っている。
　カラーフィルタ層１４２には、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）などのカラーフィルタが画素１０３毎に設けられ、半導体チップ１０２の光入射面側から入射した入射光を色分離する。
　レンズ層１４３には、照射光を集光し、集光した光を光電変換領域１２１に効率良く入射させるマイクロレンズが画素１０３毎に設けられている。
　図７５に示すように、この第５実施形態の半導体層２は、上述の第１実施形態の図２及び図３に示す半導体層２と同様の構成になっており、半導体層２の半導体部５に電界効果トランジスタＱが設けられている。そして、半導体層２のベース部４上には、半導体部５を囲むようにして絶縁層１１が設けられている。この第５実施形態の電界効果トランジスタＱは、上述の第１実施形態の電界効果トランジスタＱと同様の構成になっている。
　半導体層１３０は、半導体層２の半導体部５と重畳して配置されている。即ち、半導体チップ１０２は、半導体層１３０と半導体層２とを、各々の厚さ方向（Ｚ方向）に積層した２段階構造になっている。
　この第５実施形態において、図７４に示す光電変換部１２４、転送トランジスタＴＲ及び電荷保持領域ＦＤの各々は、詳細に図示していないが、図７５に示す半導体層１３０に設けられている。
　一方、図７４の画素回路１１５に含まれる画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）の各々は、詳細に図示していないが、図７５に示す半導体層２に設けられている。そして、画素回路１１５に含まれる画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）の各々は、図７５に示す電界効果トランジスタＱで構成されている。図７５では、一例として、電界効果トランジスタＱで構成された増幅トランジスタＡＭＰを図示している。
　≪第５実施形態の主な効果≫
　この第５実施形態に係る固体撮像装置１Ｄは、画素回路１１５に含まれる画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）の各々が電界効果トランジスタＱで構成されている。したがって、この第５実施形態に係る固体撮像装置１Ｄにおいても、上述の第１実施形態に係る半導体装置１Ａと同様の効果が得られる。
　ここで、増幅トランジスタＡＭＰは、スイッチング素子として機能する画素トランジスタ（ＳＥＬ，ＲＳＴ，ＦＤＧ）と比較して、１／ｆノイズやＲＴＳノイズなどのノイズ耐性の劣化の抑制が重要である。したがって、画素回路に含まれる増幅トランジスタＡＭＰに本技術を適用、換言すれば増幅トランジスタＡＭＰを電界効果トランジスタＱで構成した場合の有用性が特に高い。
　また、画素回路１１５に含まれる画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）は、光電変換部１２４、転送トランジスタＴＲ及び電荷保持領域ＦＤが設けられた半導体層１３０とは異なる半導体層２に設けられているので、画素回路１１５に含まれる画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）の配置自由度を高めることができると共に、同一の半導体層に光電変換部１２４、転送トランジスタＴＲ及び電荷保持領域ＦＤや画素トランジスタを設けた場合と比較して、より高集積化及びノイズ耐性の向上を図ることが可能である。
　≪第５実施形態の変形例≫
　なお、画素回路１１５に含まれる画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）の少なくとも何れか１つを電界効果トランジスタＱで構成してもよい。
　また、図４１から図４３に示すように、画素回路１１５に含まれる画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）のうちの２つの画素トランジスタを、１つの半導体部５に設けられた２つの電界効果トランジスタＱで構成してもよい。この場合、画素トランジスタの配置効率を高めるため、増幅トランジスタＡＭＰと選択トランジスタＳＥＬとを、１つの半導体部５に設けられた２つの電界効果トランジスタＱで構成し、リセットトランジスタＲＳＴと切替トランジスタＦＤＧとを、１つの半導体部５に設けられた２つの電界効果トランジスタＱで構成することが好ましい。
　また、画素回路１１５に含まれる画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）のうちの少なくとも１つを、後述の第６実施形態の半導体部３５設けられた電界効果トランジスタＱ６で構成してもよい。
　〔第６実施形態〕
　この第６実施形態では、図７７に示すように、第２領域３８Ｂの厚さＨｅ２が第１領域３８Ａの高さＨｅ１よりも高い半導体部３５と、この半導体部３５に設けられた電界効果トランジスタＱ６とを有する半導体装置１Ｅについて説明する。
　≪半導体装置の全体構成≫
　まず、半導体装置１Ｅの全体構成について、図７６から図７９を用いて説明する。
　なお、説明の便宜上、図７６では、図７７から図７９に示す絶縁層５５の図示を省略している。また、図７７から図７９では、絶縁層５５に設けられたコンタクト電極の図示、並びに絶縁層５５よりも上層の配線層及び絶縁層の図示を省略している。
　図７６から図７９に示すように、本技術の第６実施形態に係る半導体装置１Ｅは、半導体層３２に設けられた島状の半導体部３５と、この半導体部３５に設けられた電界効果トランジスタＱ６と、を備えている。また、この第６実施形態に係る半導体装置１Ｅは、半導体部３５の外側に半導体部３５を囲むようにして設けられた絶縁層４１を備えている。
　＜半導体層＞
　図７６から図７９に示すように、半導体層３２は、Ｘ方向及びＹ方向において二次元状に広がるベース部３４と、このベース部３４から上方（Ｚ方向）に突出する島状の半導体部３５とを含む。
　＜半導体部＞
　図７６から図７９に示すように、半導体部３５は、Ｘ方向（第１方向）に延伸する第１部分３６と、Ｘ方向に第１部分３６と並んで一体的に（第１部分３６と連なって）設けられ、かつＸ方向と交差するＹ方向に沿う第１部分３６の幅Ｗ１と同一方向の幅Ｗ２が第１部分３６の幅Ｗ１よりも広い第２部分３７と、を有し、かつ第１部分３６及び第２部分３７が上面部３５ａ及び側面部５ｂを有する立体構造になっている。
　この第６実施形態の半導体部３５は、これに限定されないが、例えば、Ｘ方向に延伸する１つの第１部分３６と、この１つの第１部分３６のＸ方向の両端側にそれぞれ１つずつ設けられた２つの第２部分３７とを含む立体構造になっている。１つの第１部分３６及び２つの第２部分３７の各々は、平面視での平面形状が方形状で構成されている。Ｘ方向において、第１部分３６の一端側は、２つの第２部分３７のうちの一方の第２部分３７と連結され、第１部分３６の他端側は、２つの第２の部分３７のうちの他方の第２部分３７と連結されている。
　また、図７６から図７９に示すように、半導体部３５は、第１領域３８Ａと、この第１領域３８ＡのＸ方向（第１方向）の両側に第１領域３８Ａと並んで一体的に（第１領域３８Ａと連なって）設けられ、かつ第１領域３８ＡのＺ方向の高さ（厚さ）Ｈｅ１よりもＺ方向の高さ（厚さ）Ｈｅ２が高い一対の第２領域３８Ｂと、を更に有する。第１領域３８Ａは、第１部分３６に設けられている。一対の第２領域３８Ｂのうちの一方の第２領域３８Ｂは、２つの第２部分３７のうちの一方の第２部分３７と第１部分３６とに亘って設けられている。そして、一対の第２領域３８Ｂのうちの他方の第２領域３８Ｂは、２つの第２部分３７のうちの他方の第２部分３７と第１部分３６とに亘って設けられている。
　図７７及び図７８に示すように、第１領域３８Ａは、半導体層３２を含む。そして、第２領域３８Ｂは、第１領域３８Ａとは異なり、半導体層３２と、この半導体層３２の上面部にエピタキシャル成長により選択的に形成されたｎ型の成長層４８とを含む。成長層４８は、後述するゲート電極４５の側壁に設けられた絶縁膜４７に整合して形成されている。
　ここで、エピタキシャル成長は、下地層としての半導体層３２の結晶性を受け継いでｎ型又はｐ型、若しくはｉ型の単結晶層を形成することができる。しかしながら、エピタキシャル成長で形成された単結晶層は、半導体層３２と共有結合されるため、通常は下地層と成長層とが同種で同一導電型又はｉ型の場合、下地層と成長層との区別がつかない。この第６実施形態では、説明の便宜上、半導体層３２と成長層４８とを区別して説明するが、これに限定されるものではない。下地層と成長層とで導電型が異なる場合は、空乏層により下地層と成長層とを区別することが可能となる場合もある。
　なお、第１領域３８Ａでは半導体層３２の表層部が上面部３５ａとなり、第２領域３８Ｂでは成長層４８の表層部が上面部３５ａとなる。したがって、この第６実施形態の半導体部３５は、第１領域３８Ａと第２領域３８Ｂとで上面部３５ａに段差が形成されている。
　図７６から図７９に示すように、半導体部３５は、半導体部３５のベース部３４側とは反対側に位置し、かつ第１部分３６及び２つの第２部分３７に亘って二次元状に広がる上面部３５ａと、半導体部３５の厚さ方向（Ｚ方向）に第１部分３６及び２つの第２部分３７で二次元状に広がる側面部３５ｂと、を含む。
　図７６から図７９に示すように、側面部３５ｂは、第１部分３６のＹ方向において互いに反対側に位置する側面部３６ｂ１及び３６ｂ２と、第２部分３７のＸ方向において互いに反対側に位置する側面部３７ｂ１及び３７ｂ２と、第２部分３７のＹ方向において互いに反対側に位置する側面部３７ｂ３及び３７ｂ４と、を含む。第２部分３７の側面部３７ｂ１は、第２部分３７に第１部分３６が連結された連結部により二ヶ所に分かれて設けられている。
　即ち、半導体部３５の側面部５ｂは、第１部分３６の側面部３６ｂ１及び３６ｂ２と、２つの第２部分３７の各々の側面部３７ｂ１、３７ｂ２、３７ｂ３及び３７ｂ４と、を含む。
　第１部分３６及び第２部分３７を含む半導体部３５は、半導体層３２をベース部３４が残る程度の深さまで選択的にエッチングすることによって形成することができる。一方、半導体部３５の第１領域３８Ａと第２領域３８Ｂとは、第２領域３８Ｂの半導体層３２にエピタキシャル成長により成長層４８を選択的に形成することによって高低差を付けることができる。半導体層３２としては、これに限定されないが、半導体材料としては例えばシリコン（Ｓｉ）、結晶性としては例えば単結晶、導電型としては例えはｐ型で構成された半導体基板を用いることができる。成長層４８は、例えばｎ型を呈する不純物が導入された単結晶シリコンの結晶層で構成されている。
　ここで、第１領域３８Ａの高さＨｅ１は、ベース部３４から第１領域３８Ａの上面部３５ａまでの突出量として定義される。また、第１領域３８Ｂの高さＨｅ２は、ベース部３４から第２領域３８Ａの上面部３５ａまでの突出量として定義される。
　図７７から図７９に示すように、半導体層３２には、例えばｐ型の半導体領域からなるｐ型のウエル領域３３が設けられている。このｐ型のウエル領域３３は、半導体部３５の全域に亘って設けられていると共に、ベース部３４の半導体部３５側の表層部の全域に亘って設けられている。そして、ｐ型のウエル領域３３は、ベース部３４の半導体部３５側とは反対側の裏面から離間している。
　＜絶縁層＞
　図７７から図７９に示すように、半導体層３２の半導体部３５側には、半導体部３５の周囲を囲むようにして絶縁層４１が設けられている。絶縁層４１は、半導体層３２のベース部３４側とは反対側の表層部が平坦化されており、後述する掘り込み部４２，４２（図８４、図８６及び図８７参照）を除いて半導体部３５の第１領域３８Ａの高さＨｅ１と同程度の膜厚で構成されている。絶縁層４１は、例えば酸化シリコン（ＳｉＯ２）膜で構成されている。
　図７７から図７９に示すように、絶縁層４１のベース部３４側とは反対側には、後述する電界効果トランジスタＱ６のゲート電極４５の頭部４５ａ及び半導体部３５を覆うようにして絶縁層５５が設けられている。この絶縁層５５も、例えば酸化シリコン（ＳｉＯ２）膜で構成されている。
　＜電界効果トランジスタ＞
　図７６に示す電界効果トランジスタＱ６は、これに限定されないが、例えばｎチャネル導電型で構成されている。そして、電界効果トランジスタＱ６は、酸化シリコン（ＳｉＯ２）膜をゲート絶縁膜とするＭＯＳＦＥＴで構成されている。電界効果トランジスタＱ６としては、ｐチャネル導電型でも構わない。また、窒化シリコン膜、或いは窒化シリコン（Ｓｉ３Ｎ４）膜及び酸化シリコン膜などの積層膜（複合膜）をゲート絶縁膜とするＭＩＳＦＥＴでも構わない。
　図７６から図７９に示すように、電界効果トランジスタＱ６は、半導体層３２の半導体部３５に設けられている。
　電界効果トランジスタＱ６は、半導体部３５の第１部分３６に設けられたチャネル形成部３９と、半導体部３５の第１領域３８Ａの上面部５ａ及び側面部３６ｂ１，３６ｂ２に亘ってゲート絶縁膜４３を介在して設けられたゲート電極４５と、を有する。
　また、電界効果トランジスタＱ６は、ゲート電極４５の側壁に、ゲート電極４５の周囲を囲むようにして設けられた絶縁膜（分離用絶縁膜）４７及びサイドウォールスペーサ５０と、半導体部３５の一対の第２領域３８Ｂに設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域５４ａ及び５４ｂと、を有する。
　ここで、説明の便宜上、一対の主電極領域５４ａ及び５４ｂのうち、一方の主電極領域５４ａをソース領域５４ａと呼び、他方の主電極領域５４ｂをドレイン領域５４ｂと呼ぶこともある。
　＜ゲート電極＞
　図７７から図７９に示すように、ゲート電極４５は、半導体部３５の第１部分３６（第１領域３８Ａ）の上面部３５ａ側にゲート絶縁膜４３を介在して設けられた頭部４５ａと、この頭部４５ａと一体化され、かつ半導体部３５の第１部分３６（第１領域３８Ａ）の互いに反対側に位置する２つの側面部３６ｂ１及び３６ｂ２の各々の外側にゲート絶縁膜４３を介在して設けられた２つの脚部４５ｂと、を有する。
　ここで、ゲート電極４５は、半導体部３５の第１部分３６の短手方向（Ｙ方向）の両側を脚部４５ｂで挟む構成とすることが好ましい。したがって、ゲート電極４５の脚部４５ｂの個数は、第１部分３６の個数を「ｎ」としたとき、通常は「ｎ＋１」となる。この第６実施形態では第１部分３６が１つ設けられているので、ゲート電極４５は２つの脚部４５ｂを有する。
　ゲート電極４５の頭部４５ａは、絶縁層４１よりも上方に突出している。そして、ゲート電極４５の２つの脚部４５ｂの各々は、半導体部３５と共に絶縁層４１の中に設けられている。頭部４５ａ及び脚部４５ｂを含むゲート電極４５は、例えば、抵抗値を低減する不純物が導入された多結晶シリコン（ドープドポリシリコン）膜で構成されている。
　頭部４５ａは、平面視の形状が方形状で構成され、上面部及び４つの側面部を有する三次元構造になっている。２つの脚部４５ｂの各々は、頭部４５ａから半導体層３２の厚さ方向（Ｚ方向）であって半導体部３５の高さ方向に延伸し、下面部及び４つの側面部を有する三次元構造になっている。
　図７８に示すように、ゲート電極４５は、頭部４５ａのＸ方向（ゲート長方向）における２つの側面部４５ａ１，４５ａ２と、脚部４５ｂのＸ方向（ゲート長方向）における２つの側面部４５ｂ１，４５ｂ２と、が断面視でそれぞれ面一になっている。換言すれば、頭部４５ａの側面部４５ａ１と脚部４５ｂの側面部４５ｂ１とが半導体層３２の厚さ方向（Ｚ方向）に連続的に延伸する１つの平坦面で構成され、頭部４５ａの側面部４５ａ２と脚部４５ｂの側面部４５ｂ２とが半導体層３２の厚さ方向（Ｚ方向）に連続的に延伸する１つの平坦面で構成されている。
　ここで、平面視とは、半導体層３２の厚さ方向（Ｚ方向）に沿う方向から見た場合を指す。また、断面視とは、半導体層３２の厚さ方向（Ｚ方向）に沿う縦断面を半導体層３２の厚さ方向（Ｚ方向）と直交する方向（Ｘ方向又はＹ方向）から見た場合を指す。
　なお、図７６及び図７７に示すように、半導体部３５の第1領域３８Ａは、ゲート電極４５のゲート長方向（Ｘ方向，第１方向）と同一方向の幅Ｗ１１が、ゲート電極４５のゲート長方向の幅Ｗ１２よりも広くなっている。
　＜ゲート絶縁膜＞
　図７９に示すように、ゲート絶縁膜４３は、半導体部３５の第１部分３６（第１領域３８Ａ）とゲート電極４５との間において、第１部分３６（第１領域３８Ａ）の上面部３５ａ、及び第１部分３６（第１領域３８Ａ）の２つの側面部３６ｂ１，３６ｂ２に亘って設けられている。この第６実施形態では、半導体部３５が１つの第１部分３６を有しているので、１つの第１部分３６において、上面部３５ａ、及び２つの側面部３６ｂ１，３６ｂ２に亘って設けられている。ゲート絶縁膜４３は、例えば酸化シリコン膜で構成されている。
　＜絶縁膜及びサイドウォールスペーサ＞
　図７６から図７９に示すように、絶縁膜４７は、ゲート電極４５の頭部４５ａの側壁に、この頭部４５ａの周囲を囲むようにして設けられている。この絶縁膜４７は、半導体部３５の第２領域３８Ｂの成長層４８とゲート電極４５とを電気的に絶縁分離する目的で設けられている。したがって、絶縁膜４７を分離用絶縁膜４７と呼ぶこともある。
　絶縁膜４７は、ゲート電極４５の頭部４５ａと整合して設けられている。換言すれば、絶縁膜４７は、ゲート電極４５の頭部４５ａに対して自己整合で形成されている。絶縁膜４７は、例えば、絶縁層４１のベース部３４側とは反対側にゲート電極４５を覆うようにして薄い膜厚の酸化シリコン膜をＣＶＤ（Chemical Vapor Deposition）法で成膜し、その後、この酸化シリコン膜にＲＩＥ（Reactive Ion Etching）などの異方性ドライエッチングを施してゲート電極４５の頭部４５ａ上の酸化シリコン膜及びゲート電極４５の頭部４５ａの外側の酸化シリコン膜を選択的に除去することによって形成することができる。絶縁膜４７は、例えば２ｎｍ～１０ｎｍ程度の膜厚で形成することが好ましい。
　なお、図７８に示すように、半導体部３５の第２部分３７の側面部３７ｂ１にも絶縁膜４７が設けられている。
　図７６から図７９に示すように、サイドウォールスペーサ５０は、ゲート電極４５の頭部４５ａの側壁に絶縁膜４７を介在してゲート電極４５の頭部４５ａの周囲を囲むように設けられている。即ち、絶縁膜４７は、ゲート電極４５の上面部及び側面部に沿う膜厚で形成する。
　サイドウォールスペーサ５０は、ゲート電極４５及び絶縁膜４７と整合して設けられている。換言すれば、サイドウォールスペーサ５０は、ゲート電極４５及び絶縁膜４７に対して自己整合で形成されている。サイドウォールスペーサ５０は、例えば、絶縁層４１のベース部３４側とは反対側にゲート電極４５及び絶縁膜４７を覆うようにして絶縁膜をＣＶＤ法で成膜し、その後、この絶縁膜にＲＩＥなどの異方性ドラインエッチングを施すことによって形成することができる。サイドウォールスペーサ５０は、例えば窒化シリコン膜で構成されている。
　図７６に示すように、サイドウォールスペーサ５０は、半導体部３５上及び絶縁層４１上において、半導体部３５を横切るようにして設けられている。そして、サイドウォールスペーサ５０は、半導体部３５上に位置する部分がゲート電極４５の頭部４５ａと隣り合って設けられ、平面視で半導体部３５の第２部分３７の側面部３７ｂ１とゲート電極４５との間に位置する部分がゲート電極４５の頭部４５ａ及び脚部４５ｂと隣り合って設けられている。即ち、この第６実施形態のサイドウォールスペーサ５０は、図７７に示す半導体部３５上での部分と、平面視で半導体部３５の第２部分３７の側面部３７ｂ１とゲート電極４５との間に位置する部分（図７８参照）とで、半導体部３５の高さ方向（Ｚ方向）に沿う長さが異なっており、図７７に示す部分よりも図７８に示す部分の方が長くなっている。
　図７７に示すように、サイドウォールスペーサ５０は、半導体部３５の第１部分３６の第２領域３８Ｂにおいて、絶縁膜４７の外側の成長層４８上に、ゲート電極４５の側壁の絶縁膜４７に整合して形成されている。即ち、半導体部３５の第１部分３６の第２領域３８Ｂでは、ゲート電極４５の側壁の外側に、絶縁膜４７に整合し、かつ平面視で成長層４８と重畳してサイドウォールスペーサ５０が形成されている。
　＜主電極領域＞
　図７７に示すように、一対の主電極領域５４ａ及び５４ｂの各々は、サイドウォールスペーサ５０に整合し、かつ成長層４８及び半導体層３２に亘って形成されたｎ型の半導体領域５３を含む。ｎ型の半導体領域５３は、ゲート電極４５の側壁の絶縁膜４７から離間している。そして、ｎ型の半導体領域５３は、半導体部３５の第１部分３６の第２領域３８Ｂにおいて、ｎ型の半導体領域５３と絶縁膜４７との間にｎ型の成長層４８の一部として残存するｎ型の成長層４８ａと接触し、かつこのｎ型の成長層４８ａよりも高不純物濃度で構成されている。ｎ型の成長層４８ａは、平面視でサイドウォールスペーサ５０と重畳している。
　ｎ型の成長層４８ａ及びｎ型の半導体領域５３は、ｐ型のウエル領域３３と接触し、ｐｎ接合部を形成している。
　ｎ型の半導体領域５３は、半導体層３２の厚さ方向（Ｚ方向）であって半導体部３５の高さ方向に厚さを有する。そして、ｎ型の半導体領域５３の方がｎ型の成長層４８ａよりも深く形成、換言すれば厚く形成されている。
　ｎ型の半導体領域５３は、上述したように、半導体部３５の第２領域３８Ｂにおいて、成長層４８及び半導体層３２に亘って形成されている。即ち、一対の主電極領域５４ａ及び５４ｂの各々は、第１領域３８Ａよりも上方に迫り上がった構造、換言すれば、上方に突き出た構造になっている。
　図７７から図７９に示すように、この第６実施形態の電界効果トランジスタＱ６は、フィン部としての島状の半導体部３５にゲート絶縁膜４３を介在してゲート電極４５が設けられた、所謂フィン型で構成されている。
　このフィン型の電界効果トランジスタＱ６では、一対の主電極領域５４ａと５４ｂとの間の長さがチャネル長Ｌ（≒ゲート長Ｌｇ）であり、ゲート電極４５と半導体部３５の第１部分３６とが立体的に重畳する領域において、第１部分３６の上面部３５ａ側での短手方向（Ｙ方向）の幅Ｗ１と、第１部分３６の２つの側面部６ｂ１，６ｂ２の高さとを含む長さ（半導体部３５の周囲の長さ）に、第１部分３６の個数を乗算した値がチャネル幅Ｗ（≒ゲート幅）となる。
　したがって、フィン型の電界効果トランジスタＱ６は、半導体部３５の第１部分３６の幅Ｗ１を広くし、第１部分３６のＺ方向の高さを高くすることにより、チャネル幅Ｗが広くなるので、実効的なチャネル面積（チャネル長Ｌ×チャネル幅Ｗ）を大きくことができる。そして、フィン型の電界効果トランジスタＱ６は、第１部分３６の個数を増やすことによって、チャネル面積（チャネル長Ｌ×チャネル幅Ｗ）を大きくすることができる。この第６実施形態では、１つの半導体部３５に電界効果トランジスタＱ６を設けた場合について説明しているが、並列に配置された複数の半導体部３５に電界効果トランジスタＱ６を設けるようにしてもよい。
　また、フィン型の電界効果トランジスタＱ６は、自身の占有面積（フットプリント）を拡大することなく、実効的なチャネル面積を拡大することができる。
　電界効果トランジスタＱ６は、例えば、ゲート電極４５に閾値電圧以上のゲート電圧を印加することにより、ドレイン電流が流れるエンハンスメント型（ノーマリオフ型）や、ゲート電極４５に電圧を印加しなくてもドレイン電流が流れるディプレッション型（ノーマリオフ型）で構成することができる。この第１実施形態では、これに限定されないが、例えばエンハンスメント型で構成されている。エンハンスメント型の場合、電界効果トランジスタＱ６は、ゲート電極４５に印加される電圧により、一対の主電極領域５４ａと５４ｂとを電気的に繋ぐチャネル（反転層）がチャネル形成部３９に形成（誘起）され、電流（ドレイン電流）がドレイン領域側（例えば主電極領域５４ｂ側）からチャネル形成部３９のチャネルを通ってソース領域側（例えば主電極領域５４ａ側）に流れる。
　＜コンタクト電極及び配線＞
　図７６から図７９には図示していないが、上述の第１実施形態と同様に、ゲート電極４は、絶縁層５５に設けられたコンタクト電極を介して、絶縁層５５上の配線層に設けられた配線と電気的に接続されている。また、一対の主電極領域５４ａ及び５４ｂのうち、一方の主電極領域５４ａは、絶縁層５５に設けられたコンタクト電極を介して、絶縁層５５上の配線層に設けられた配線と電気的に接続されている。そして、一対の主電極領域５４ａ及び５４ｂのうち、他方の主電極領域５４ｂは、絶縁層５５に設けられたコンタクト電極を介して、絶縁層５５上の配線層に設けられた配線と電気的に接続されている。これらのコンタクト電極の材料としては、例えば高融点金属のタングステン（Ｗ）を用いることができる。また、これらの配線の材料としては、例えばアルミニウム（Ａｌ）、銅（Ｃｕ）などの金属材料、又はＡｌ、Ｃｕを主体とする合金材料などを用いることができる。
　≪半導体装置の製造方法≫
　次に、この第６実施形態に係る半導体装置１Ｅの製造方法について、図８０から図１１８を用いて説明する。
　この第６実施形態においても、半導体装置１Ｅの製造方法に含まれる半導体部３５及び電荷効果トランジスタＱ６の形成に特化して説明する。
　まず、図８０（模式的要部平面図）、図８１（図８０のａ８０－ａ８０切断線に沿った模式的断面図）、図８２（図８０のｂ８０－ｂ４８０切断線に沿った模式的断面図）、及び図８２（図８０のｃ８０－ｃ８０切断線に沿った模式的断面図）に示すように、ベース部３４から上方に突出する島状の半導体部３５を形成する。
　半導体部３５は、Ｘ方向（第１方向）に延伸する第１部分３６と、Ｘ方向に第１部分３６と並んで一体的に設けられ、かつＸ方向と交差するＹ方向（第２方向）に沿う第１部分３６の幅Ｗ１と同一方向の幅Ｗ２が第１部分３６の幅Ｗ１よりも広い第２部分３７と、を有し、かつ第１部分３６及び第２部分３７の各々が上面部３５ａ及び側面部３５ｂを有する立体構造で形成する。側面部３５ｂは、第１部分３６での側面部３６ｂ１及び３６ｂ２と、第２部分３７での側面部３７ｂ１、３７ｂ２、３７ｂ３及び３７ｂ４を含む。この第６実施形態では、１つの第１部分３６と、この１つの第１部分３６のＸ方向の両端側にそれぞれ１つずつ設けられた２つの第２部分３７と、を有する立体構造で半導体部３５を形成する。
　また、半導体部３５は、後述するゲート電極４５（図９６参照）が形成される第１領域３８Ａと、この第１領域３８ＡのＸ方向の両側に第１領域３８Ａと連なって設けられ、かつ、後述するｎ型の成長層４８が形成される一対の第２領域３８Ｂ及び３８Ｂと、を更に有する。第１領域３８Ａは、第１部分３６に設けられている。一対の第２領域３８Ｂのうちの一方の第２領域３８Ｂは、２つの第２部分３７のうちの一方の第２部分３７と第１部分３６とに亘って設けられている。そして、一対の第２領域３８Ｂのうちの他方の第２領域３８Ｂは、２つの第２部分３７のうちの他方の第２部分３７と第１部分３６とに亘って設けられている。
　第１部分３６及び第２部分３７を含み、かつ第１領域３８Ａ及び第２領域３８Ｂを含む半導体部３５は、半導体層３２をベース部３４が残る程度の深さまで選択的にエッチングすることによって形成することができる。半導体層３２としては、これに限定されないが、半導体材料としては例えばシリコン（Ｓｉ）、結晶性としては例えば単結晶、導電型としては例えはｐ型で構成された半導体基板を用いることができる。
　この工程において、半導体部３５の側面部３５ｂ（３６ｂ１，３６ｂ２，３７ｂ１～３７ｂ４）に、半導体層３２の加工によるダメージが生成される。
　なお、半導体層３２には、半導体部３５を形成する前に、ｐ型の半導体領域からなるｐ型のウエル領域３３が形成されている。
　次に、上述の第１実施形態の図９に示す絶縁層１１の形成と同様の方法で半導体部３５の周囲を囲む絶縁層４１を形成する。
　そして、絶縁層４１を形成した後、半導体部３５の第２部分３６の短手方向（Ｙ方向）の外側の絶縁層４１を選択的に除去して、図８４（模式的要部平面図）、図８５（図８４のａ８４－ａ８４切断線に沿った模式的断面図）、図８６（図８４のｂ８４－ｂ８４切断線に沿った模式的断面図）、及び図８７（図８４のｃ８４－ｃ８４切断線に沿った模式的断面図）に示すように、半導体部３５の第１部分３６の短手方向の外側に、第１部分３６の側面部３６ｂ１，３６ｂ２及び第２部分３７の側面部３７ｂ１を露出する掘り込み部４２ａ、４２ａを形成する。
　２つの掘り込み部４２及び４２のうち、一方の掘り込み部４２は、第１部分３６の側面部３６ｂ１側に形成され、第１部分３６の側面部３６ｂ１と、この側面部３６ｂ１に連なる２つの第２部分３７の各々の側面部３７ｂ１と、を露出する。
　また、２つの掘り込み部４２及び４２のうち、他方の掘り込み部４２は、第１部分３６の側面部３６ｂ２側に形成され、第１部分３６の側面部３６ｂ２と、この側面部３６ｂ２に連なる２つの第２部分３７の各々の側面部３７ｂ１と、を露出する。
　この工程において、掘り込み部４２及び４２は、これに限定されないが、上述の第１実施形態とは異なり、例えば、半導体層３２のベース部３４に到達する深さで形成する。
　次に、図８８（模式的要部平面図）、図８９（図８８のａ８８－ａ８８切断線に沿った模式的断面図）、図９０（図８８のｂ８８－ｂ８８切断線に沿った模式的断面図）、及び図９１（図８８のｃ８８－ｃ８８切断線に沿った模式的断面図）に示すように、半導体部３５の第１部分３６の上面部３５ａ、及び第１部分３６の２つの側面部３６ｂ１，３６ｂ２にゲート絶縁膜４３を形成する。ゲート絶縁膜４３は、例えば酸化シリコン膜を熱酸化法又は堆積法により成膜することによって形成することができる。
　この工程において、半導体部３５の第２部分３７の上面部３５ａ及び側面部３７ｂ１、並び半導体層３２のベース部３４の表面部にもゲート絶縁膜４３が形成される。
　次に、ゲート絶縁膜４３を形成した後、図９２（模式的要部平面図）、図９３（図９２のａ９２－ａ９２切断線に沿った模式的断面図）、図９４（図９２のｂ９２－ｂ９２切断線に沿った模式的断面図）及び図９５（図９２のｃ９２－ｃ９２切断線に沿った模式的断面図）に示すように、２つの掘り込み部４２及び４２の各々の内部を埋め込むようにして、半導体部３５及び絶縁層４１を覆う導電膜４４（ゲート電極材）を形成する。導電膜４４としては、例えば抵抗値を低減する不純物が成膜中又は成膜後に導入された多結晶シリコン（ドープドポリシリコン）膜を用いることができる。半導体部３５にゲート絶縁膜４３が形成されている箇所では、半導体部３５と導電膜４４との間にゲート絶縁膜４３が介在される。
　次に、周知のフォトリソグラフィ技術及びドライエッチング技術を用いて導電膜４４をパターンニングして、図９６（模式的要部平面図）、図９７（図９６のａ９６－ａ９６切断線に沿った模式的断面図）、図９８（図９６のｂ９６－ｂ９６切断線に沿った模式的断面図）及び図９９（図９６のｃ９６－ｃ９６切断線に沿った模式的断面図）に示すように、半導体部３５の２つの第２部分３７の各々から離間し、かつゲート絶縁膜４３を介在して第１部分３６（第１領域３８Ａ）の上面部５ａ及び側面部３６ｂ１，３６ｂ２と向かい合うゲート電極４５を形成する。
　ゲート電極４５は、半導体部３５の第１部分３６の上面部３５ａ側にゲート絶縁膜４３を介在して設けられた頭部４５ａと、この頭部４５と一体化され、かつ半導体部３５の第１部分３６の互いに反対側に位置する２つの側面部３６ｂ１及び３６ｂ２の各々の外側にゲート絶縁膜４３を介在して設けられた脚部４５ｂと、を有する。
　頭部４５ａは、半導体部３５の第１部分３６の短手方向（Ｙ方向）において、一方の掘り込み部４２、第１部分３６及び他方の掘り込み部４２をこの順で横切る。
　２つの脚部４５ｂの各々は、２つの掘り込み部４２の各々の中に個別に形成され、各々の一端側が頭部４５ａと連結される。
　この工程において、図９８に示すように、ゲート電極４５は、頭部４５ａのＸ方向（ゲート長方向）における２つの側面部４５ａ１，４５ａ２と、脚部４５ｂのＸ方向（ゲート長方向）における２つの側面部４５ｂ１，４５ｂ２と、が断面視で面一に形成される。換言すれば、頭部４５ａの一方の側面部４５ａ１と脚部４５ｂの一方の側面部４５ｂ１とが半導体部３５の高さ方向（Ｚ方向）に連続的に延伸する１つの平坦面で構成され、頭部４５ａの他方の側面部４５ａ２と脚部４５ｂの他方の側面部４５ｂ２とが半導体部３５の高さ方向（Ｚ方向）に連続的に延伸する１つの平坦面で構成される。
　また、この工程において、図９６及び図９８に示すように、半導体部３５の第２部分３７の側面部７ｂ１とゲート電極４５の脚部４５ｂとの間に間隙部（空隙部）４６が形成される。図９８では、一例として第１部分３６の側面部３６ｂ１側の間隙部４６を例示している。
　この第１実施形態では、半導体部３５が１つの第１部分３６及び２つの第２部分３７を有しているので、間隙部４６は、平面視でゲート電極４５のゲート長方向の両側（２つの第２部分３７側）にそれそれぞれ２つずつ形成される。
　また、この工程において、半導体部３５の第２部分３７の上面部３５ａ及び側面部３７ｂ１におけるゲート絶縁膜４３は、導電膜４４をパターンニングするときのサイドエッチング及びオーバーエッチングにより除去される。
　また、この工程において、図９６から図９８に示すように、半導体部３５の第１領域３８Ａに、ゲート絶縁膜４３を介在して第１領域３８Ａの上面部３５ａ及び側面部３５ｂと向かいうゲート電極４５が形成される。
　次に、図１００（模式的要部平面図）、図１０１（図１００のａ１００－ａ１００切断線に沿った模式的断面図）、図１０２（図１００のｂ１００－ｂ１００切断線に沿った模式的断面図）及び図１０３（図１００のｃ１００－ｃ１００切断線に沿った模式的断面図）に示すように、ゲート電極４５の側壁を覆うようにして、半導体部３５上、ゲート電極４５上上及び絶縁層４１上を含む全面に絶縁膜４７を形成する。絶縁膜４７は、例えば酸化シリコン膜をＣＶＤ法により成膜することによって形成することができる。絶縁膜４７は、ゲート電極４５と、後述する成長層４８（図１０９及び図１１０参照）とを電気的に絶縁分離するためのものであり、例えば２ｎｍ～１０ｎｍ程度の薄い膜厚で形成することが好ましい。即ち、絶縁膜４７は、ゲート電極４５の上面部及び側面部に沿う膜厚で形成する。
　この工程において、図１０２に示すように、絶縁膜４７は、ゲート電極４５の頭部４５ａの側面部４５ａ１，４５ａ２と脚部４５ｂの側面部４５ｂ１，４５ｂ２とに亘って形成される。また、絶縁膜４７は、半導体部３５の第２の部分３７の側面部３７ｂ１にも形成される。
　次に、ゲート電極４５の側壁に絶縁膜４７が残存するように、ゲート電極４５上及びゲート電極４５の外側の絶縁膜４７を選択的に除去し、図１０４（模式的要部平面図）、図１０５（図１０４のａ１０４－ａ１０４切断線に沿った模式的断面図）、図１０６（図１０４のｂ１０４－ｂ１０４切断線に沿った模式的断面図）及び図１０７（図１０４のｃ１０４－ｃ１０４切断線に沿った模式的断面図）に示すように、ゲート電極４５の側壁にゲート電極４５の側壁を覆う絶縁膜４７を形成する。絶縁膜４７の選択的な除去は、ＲＩＥなどの異方性ドライエッチングで行うことができる。また、絶縁膜４７の選択的な除去は、エッチングマスクを用いて絶縁膜４７をパターンニングすることでも行うことができる。
　次に、半導体部３５において、ゲート電極４５が形成された第１領域３８ＡのＸ方向の両側に位置する一対の第２領域３８Ｂ及び３８Ｂの各々の上面部３５ａにエピタキシャル成長により成長層４８を選択的に形成し、図１０８（模式的要部平面図）、図１０９（図１０８のａ１０８－ａ１０８切断線に沿った模式的断面図）及び図１１０（図１０８のｂ１０８－ｂ１０８切断線に沿った模式的断面図）に示すように、一対の第２領域３８Ｂ及び３８Ｂの各々のＺ方向の高さ（厚さ）Ｈｅ２を第１領域３８ＡのＺ方向の高さ（厚さ）Ｈｅ１よりも高く（厚く）する。成長層４８は、下地としての半導体層３２の結晶性を受け継いで形成されるため、例えばｎ型を呈する不純物が導入された単結晶シリコンの結晶層として形成される。
　この工程において、成長層４８は、ゲート電極４５及び絶縁膜４７に整合して形成される。そして、成長層４８は、絶縁膜４７によりゲート電極４５と絶縁分離して形成される。
　また、この工程において、半導体部３５の第２部分３７の側面部３７ｂ１は、絶縁膜４７で覆われているので、この第２部分３７の側面部３７ｂ１に成長層４８は基本的に形成されない。
　また、この工程において、半導体部３５の第１領域３８Ａは、半導体層３２を含み、この半導体層３２の表層部が上面部３５ａとなる。これに対し、半導体部３５の第２領域３８Ｂでは、半導体層３２及び成長層４８を含み、成長層４８の表面部が上面部３５ａとなる。
　次に、図１１１（模式的要部平面図）、図１１２（図１１１のａ１１１－ａ１１１切断線に沿った模式的断面図）、図１１３（図１１１のｂ１１１－ｂ１１１切断線に沿った模式的断面図）及び図１１４（図１１１のｃ１１１－ｃ１１１切断線に沿った模式的断面図）に示すように、ゲート電極４５の側壁に頭部４５ａの側面部４５ａ１，４５ａ２及び脚部４５ｂの側面部４５ｂ１，４５ｂ２を覆うサイドウォールスペーサ５０を形成する。サイドウォールスペーサ５０は、図１１０に示す間隙部４６を埋め込むと共に、半導体部３５及びゲート電極４５の頭部４５ａを覆うようにして絶縁層４１上の全面に絶縁膜をＣＶＤ法で成膜し、その後、この絶縁膜に例えばＲＩＥなどの異方性ドライエッチングを施すことによって形成することができる。絶縁膜としては、例えば酸化シリコン膜を用いることができる。
　この工程において、サイドウォールスペーサ５０は、ゲート電極４５の頭部４５ａの側壁に絶縁膜４７を介在してゲート電極４５の頭部４５ａを囲むように形成されると共に、ゲート電極４５に対して自己整合で形成される。サイドウォールスペーサ５０は、ゲート電極４５のゲート長方向の外側の第１部分３６をＹ方向に横切る。
　また、この工程において、図１１２及び図１１３に示すように、サイドウォールスペーサ５０は、平面視で半導体部３５の第２領域３８Ｂの成長層４８と重畳して形成される。
　次に、ゲート電極４５、絶縁膜４７及びサイドウォールスペーサ５０を不純物導入用マスクとして使用し、図１１５（図１１１のａ１１１－ａ１１１切断線と同一位置での模式的縦断面図）及び図１１６（図１１１のｂ１１１－ｂ１１１切断線と同一位置での模式的縦断面図）に示すように、半導体部３５の一対の第２領域３８Ｂに、ｎ型を呈する不純物として例えば砒素イオン（Ａｓ＋）を選択的に注入する。ｎ型を呈する不純物としては、燐イオン（Ｐ＋）を用いてもよい。
　次に、半導体部３５の第２領域３８Ｂに注入された不純物（砒素イオンＡｓ＋）を活性化させる熱処理を施し、図１１７（図１１１のａ１１１－ａ１１１切断線と同一位置での模式的縦断面図）及び図１１８（図１１１のｂ１１１－ｂ１１１切断線と同一位置での模式的縦断面図）に示すように、半導体部３５の一対の第２領域３８Ｂ及び３８Ｂに、一対のｎ型の半導体領域５３及び５３を形成する。一対のｎ型の半導体領域５３の各々は、サイドウォールスペーサ５０に整合し、かつ成長層４８及び半導体層３２に亘って形成される。そして、一対のｎ型の半導体領域５３の各々は、半導体部３５の第２領域３８Ｂにおいて、ｎ型の半導体領域５３と絶縁膜４７との間にｎ型の成長層４８の一部として残存するｎ型の成長層４８ａと接触し、かつ、このｎ型の成長層４８ａよりも高不純物濃度で形成される。ｎ型の成長層４８ａは、平面視でサイドウォールスペーサ５０と重畳する。
　この工程において、半導体部３５の一対の第２領域３８Ｂに、各々がｎ型の半導体領域５３を含む一対の主電極領域５４ａ及び５４ｂが形成される。
　また、この工程において、一対の主電極領域５４ａと５４ｂとの間の半導体部３５にチャネル形成部３９が形成される。
　また、この工程において、ゲート絶縁膜４３、ゲート電極４５、一対の主電極領域５４ａ，５４ｂ及びチャネル形成部３９などを有する電界効果トランジスタＱ６が半導体部３５に形成される。
　また、この工程において、一対の主電極領域５４ａ及び５４ｂの各々は、第１領域３８Ａよりも上方に迫り上がった構造（上方に突き出た構造）で形成される。
　次に、絶縁層４１上に半導体部３５及び電界効果トランジスタＱ６を覆う絶縁層５５を形成し、この絶縁層５５の半導体部３５側とは反対側の表層部を平坦化することにより、図７６から図７９に示す状態となる。
　≪第６実施形態の主な効果≫
　この第６実施形態に係る半導体装置１Ｅは、半導体部３５と、この半導体部３５に設けられた電界効果トランジスタＱ６と、を備えている。そして、半導体部３５は、第１領域３８Ａと、第１領域３８ＡのＸ方向（第１方向）の両側に第１領域３８Ａと連なって設けられ、かつ第１領域３８Ａの高さＨｅ１よりも高さＨｅ２が高い一対の第２領域３８Ｂ及び３８Ｂと、を含む。そして、電界効果トランジスタＱ６は、第１領域３８Ａの上面部３５ａ及び側面部３５ｂ１，３５ｂ２にゲート絶縁膜４３を介在して設けられたゲート電極４５と、一対の第２領域３８Ｂ及び３８Ｂに設けられた一対の主電極領域５４ａ及び５４ｂとを有する。
　したがって、この第６実施形態に係る半導体装置１Ｅによれば、一対の主電極領域５４ａ及び５４ｂが半導体部３５の第１領域３８Ａよりも上方に迫り上がった構造となり、半導体部３５の第１領域３８Ａと第２領域３８Ｂとが平坦な従来構造と比較して、実効的なチャネル長が拡大するため、短チャネル効果を抑制することができる。これにより、半導体装置１Ｅの信頼性の向上を図ることができる。
　また、この第６実施形態に係る半導体装置１Ｅの製造方法では、ゲート電極４５の形成工程において、頭部４５ａ及び脚部４５ｂを有するゲート電極４５を導電膜４４の１回の加工により形成しているため、頭部４５ａのＸ方向（ゲート長方向）における２つの側面部４５ａ１，４５ａ２と、脚部４５ｂのＸ方向（ゲート長方向）における２つの側面部４５ｂ１，４５ｂ２と、を断面視でそれぞれ面一にすることができる。
　また、この第６実施形態の半導体装置１Ｅの製造方法では、頭部４５ａの側面部４５ａ１，４５ａ２と、脚部４５ｂの側面部４５ｂ１，４５ｂ２と、を断面視でそれぞれ面一にすることができるため、上述の第１実施形態と同様に、ゲート電極４５とトレイン領域（例えば主電極領域５４ｂ）との間の寄生容量Ｃｇｄは、従来のような、プロセスばらつきの影響を受けない。したがって、この第６実施形態の半導体装置１Ｅの製造方法によれば、上述の第１実施形態と同様に、電界効果トランジスタＱ６のノイズ特性の劣化を抑制することが可能となる。
　また、この第６実施形態に係る半導体装置１Ｅの製造方法では、半導体部３５の第１領域４８Ａの高さＨｅ１よりも高さＨｅ２が高い一対の第２領域４８Ｂ及び４８Ｂに、一対の主電極領域５４ａ及び５４ｂを形成するため、一対の主電極領域５４ａ及び５４ｂを半導体部３５の第１領域３８Ａよりも上方に迫り上がった構造とすることができる。これにより、半導体部３５の第１領域３８Ａと第２領域３８Ｂとが平坦な従来構造と比較して、電界効果トランジスタＱ６の実効チャネル長が拡大し、短チャネル効果を抑制することができる。したがって、この第６実施形態に係る半導体装置１Ｅの製造方法によれば、信頼性の高い半導体装置１Ｅを製造することができる。
　なお、上述の第６実施形態では、半導体部３５の第２部分３７（第２領域３８Ｂ）の側面部３７ｂ１を絶縁膜４７で覆った状態で成長層４８をエピタキシャル成長により選択的に形成する場合について説明したが、半導体部３５の第２部分３７（第２領域３８Ｂ）の側面部３７ｂ１は必ずしも絶縁膜で覆う必要はない。すなわち、半導体層３２を加工して半導体部３５を形成する際、半導体部３５の側面部３５ｂに、半導体層３２の加工によるエッチングダメージが生成される。このようなエッチングダメージが半導体部３５の第２部分３７（第２領域３８Ｂ）の側面部３７ｂ１に残存する場合、第２部分３７（第２領域３８Ｂ）の側面部３７ｂ１にはエピタキシャル成長による単結晶層は形成されない。したがって、第２部分３７（第２領域３８Ｂ）の側面部３７ｂ１を絶縁膜で覆わなくとも、半導体部３５の第２領域３８Ｂの上面部に成長層４８をエピタキシャル成長により選択的に形成することができる。
　また、多結晶の成長層４８とは異なり、第２部分３７（第２領域３８Ｂ）の側面部３７ｂ１に多結晶やアモルファスの成長層が形成されても、これらの成長層は選択的に除去することができる。
　〔第７実施形態〕
　本技術の第７実施形態に係る半導体装置１Ｆは、基本的に上述の第６実施形態に係る半導体装置１Ｅと同様の構成になっており、半導体部の構成が異なっている。
　即ち、図７７に示すように、上述の第６実施形態の半導体部３５は、第２領域３８Ｂに１層の成長層４８が設けられた構成になっている。
　これに対し、図１１９に示すように、この第７実施形態の半導体部３５は、第２領域３８Ｂに２層の成長層４８及び５１が設けられた構成になっている。この２層の成長層４８及び５１は、半導体装置１Ｆの製造プロセスにおいて、サイドウォールスペーサ５０を形成した後、成長層４８にエピタキシャル成長により成長層５１を選択的に形成することによって達成される。
　具体的には、図１２０に示すように、上述の第６実施形態と同様の工程を施して、サイドウォールスペーサ５０までを形成する。
　次に、図１２１に示すように、半導体部３５の一対の第２領域３８Ｂ及び３８Ｂにおいて、各々の成長層４８の上面部にエピタキシャル成長により成長層５１を選択的に形成する。成長層５１は、下地としての成長層４８の結晶性を受け継いで形成されるため、例えばｎ型を呈する不純物が導入された単結晶シリコンの結晶層として形成することができる。
　この工程において、成長層５１は、サイドウォールスペーサ５０に整合して形成される。そして、成長層５１は、サイドウォールスペーサ５０及び絶縁膜４７によりゲート電極４５と絶縁分離して形成される。
　また、この工程において、半導体部３５の一対の第２領域３８Ｂ及び３８Ｂの各々は、半導体層３２、成長層４８及び５１を含む構成となり、成長層５１の表層部が上面部３５ａとなる。そして、一対の第２領域３８Ｂ及び３８Ｂの各々のＺ方向の高さ（厚さ）Ｈｅ２を第１領域３８ＡのＺ方向の高さ（厚さ）Ｈｅ１よりも高く（厚く）することでできる。
　次に、ゲート電極４５、絶縁膜４７及びサイドウォールスペーサ５０を不純物導入用マスクとして使用し、半導体部３５の一対の第２領域３８Ｂ及び３８Ｂの各々に、ｎ型を呈する不純物として例えば砒素イオン（Ａｓ＋）を選択的に注入する。ｎ型を呈する不純物としては、燐イオン（Ｐ＋）を用いてもよい。
　次に、半導体部３５の一対の第２領域３８Ｂ及び３８Ｂの各々に注入された不純物（砒素イオンＡｓ＋）を活性化させる熱処理を施し、図１２２に示すように、半導体部３５の一対の第２領域３８Ｂ及び３８Ｂの各々に、一対のｎ型の半導体領域５３及び５３を形成する。一対のｎ型の半導体領域５３の各々は、サイドウォールスペーサ５０に整合し、かつ成長層５１、成長層４８及び半導体層３２に亘って形成される。そして、一対のｎ型の半導体領域５３の各々は、半導体部３５の第２領域３８Ｂにおいて、ｎ型の半導体領域５３と絶縁膜４７との間にｎ型の成長層４８の一部として残存するｎ型の成長層４８ａと接触し、かつ、このｎ型の成長層４８ａよりも高不純物濃度で形成される。ｎ型の成長層４８ａは、平面視でサイドウォールスペーサ５０と重畳する。
　この工程において、半導体部３５の一対の第２領域３８Ｂ及び３８Ｂに、各々がｎ型の半導体領域５３を含む一対の主電極領域５４ａ及び５４ｂが形成される。
　また、この工程において、一対の主電極領域５４ａと５４ｂとの間の半導体部３５にチャネル形成部３９が形成される。
　また、この工程において、ゲート絶縁膜４３、ゲート電極４５、一対の主電極領域５４ａ，５４ｂ及びチャネル形成部３９などを有する電界効果トランジスタＱ６が半導体部３５に形成される。
　また、この工程において、一対の主電極領域５４ａ及び５４ｂは半導体部３５の第１領域３８Ａよりも上方に迫り上がった構造（上方に突き出た構造）で形成される。
　次に、絶縁層４１上に半導体部３５及び電界効果トランジスタＱ６を覆う絶縁層５５を形成し、この絶縁層５５の半導体部３５側とは反対側の表層部を平坦化することにより、図１１９に示す状態となる。
　この第７実施形態に係る半導体装置１Ｆ及びその製造方法においても、上述の第６実施形態に係る半導体装置１Ｅ及びその製造方法と同様の効果が得られる。
　〔第８実施形態〕
　≪電子機器への応用例≫
　本技術（本開示に係る技術）は、例えば、デジタルスチルカメラ、デジタルビデオカメラ等の撮像装置、撮像機能を備えた携帯電話機、又は、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
　図１２３は、本技術の第６実施形態に係る電子機器（例えば、カメラ）の概略構成を示す図である。
　図１２３に示すように、電子機器２００は、固体撮像装置２０１と、光学レンズ２０２と、シャッタ装置２０３と、駆動回路２０４と、信号処理回路２０５とを備えている。この電子機器２００は、固体撮像装置２０１として、本技術の第５実施形態に係る固体撮像装置１Ｄを電子機器（例えばカメラ）に用いた場合の実施形態を示す。
　光学レンズ２０２は、被写体からの像光（入射光２０６）を固体撮像装置２０１の撮像面上に結像させる。これにより、固体撮像装置２０１内に一定期間にわたって信号電荷が蓄積される。シャッタ装置２０３は、固体撮像装置２０１への光照射期間及び遮光期間を制御する。駆動回路２０４は、固体撮像装置２０１の転送動作及びシャッタ装置２０３のシャッタ動作を制御する駆動信号を供給する。駆動回路２０４から供給される駆動信号（タイミング信号）により、固体撮像装置２０１の信号転送を行なう。信号処理回路２０５は、固体撮像装置２０１から出力される信号（画素信号（画像信号）に各種信号処理を行う。信号処理が行われた映像信号は、メモリ等の記憶媒体に記憶され、或いはモニタに出力される。
　このような構成により、固体撮像装置２０１において信頼性の向上が図れているため、第８実施形態の電子機器２００においても、信頼性の向上を図ることができる。
　なお、上述の実施形態の固体撮像装置を適用できる電子機器２００としては、カメラに限られるものではなく、他の電子機器にも適用することができる。例えば、携帯電話機やタブレット端末等のモバイル機器向けカメラモジュール等の撮像装置に適用してもよい。
　また、本技術は、上述したイメージセンサとしての固体撮像装置の他、ＴｏＦ（Time of Flight）センサと呼称され、距離を測定する測定する測距センサなども含む光検出装置全般に適用することができる。測距センサは、物体に向かって照射光を発光し、その照射光が物体の表面で反射されて返ってくる反射光を検出し、照射光が発光されてから反射光が受光されるまでの飛行時間に基づいて物体までの距離を算出するセンサである。この測距センサの素子分離領域の構造として、上述した素子分離領域の構造を採用することができる。
　〔その他の実施形態〕
　上述の実施形態では、Ｘ方向に延伸する直方体形状の半導体部５に電界効果トランジスタが設けられた場合について説明した。しかしながら、本技術は直方体形状の半導体部５に限定されない。
　例えば、平面形状がＬ字形状で構成された半導体部の隅角部にチャネル形成部及びゲート電極が設けられた電界効果トランジスタにも本技術を適用することができる。
　また、上述の第１実施形態から第５実施形態では、半導体部として、半導体層２のベース部４と一体化された島状の半導体部５について説明した。しかしながら、本技術はベース部４と一体化された島状の半導体部５に限定されない。
　例えば、本技術は、絶縁層上に半導体部が設けられた所謂ＳＯＩ（Silicon On Insulator）構造においても適用することができる。この場合、半導体部は、上面部とは反対側に絶縁層と接する底面部を有する。
　また、本技術は、フィン型の電界効果トランジスタと、プレナー型の電界効果トランジスタとを混在した半導体装置にも適用することができる。
　なお、本技術は、以下のような構成としてもよい。
（１）
　第１部分と、第１方向に前記第１部分と並んで一体的に設けられ、かつ前記第１方向と交差する第２方向に沿う前記第１部分の幅と同一方向の幅が前記第１部分の幅よりも広い第２部分と、を含み、かつ前記第１部分及び前記第２部分の各々が前記上面部及び前記側面部を含む島状の半導体部と、
　前記第１部分及び前記第２部分の各々を囲む絶縁層と、
　前記第２部分から離間し、かつ前記第１部分の前記上面部及び前記側面部に亘って設けられたゲート電極を有する電界効果トランジスタと、
　前記ゲート電極と前記第２部分との間に設けられ、かつ前記絶縁層よりも比誘電率が低い誘電体部と、
　を備えている半導体装置。
（２）
　前記誘電体部は、前記絶縁層よりも比誘電率が低い誘電体膜を含む、上記（１）に記載の半導体装置。
（３）
　前記誘電体部は、前記絶縁層よりも比誘電率が低い空洞部を含む、上記（１）に記載の半導体装置。
（４）
　前記電界効果トランジスタは、前記第１部分とゲート電極との間に介在されたゲート絶縁膜を更に備え、
　前記誘電体部は、前記ゲート絶縁膜よりも比誘電率が低い、上記（１）から（３）の何れかに記載の半導体装置。
（５）
　前記誘電体部の前記第１方向に沿う幅は、前記ゲート絶縁膜の膜厚よりも広い、上記（１）から（４）の何れかに記載の半導体装置。
（６）
　前記ゲート電極は、前記絶縁層よりも上方に突出する頭部と、前記頭部と一体化され、かつ前記絶縁層の中に設けられた脚部と、を有し、
　前記頭部の前記第１方向における側面部と前記脚部の前記第１方向における側面部とが断面視で面一になっている、上記（１）から（５）の何れかに記載の半導体装置。
（７）
　前記ゲート電極は、前記絶縁層から上方に突出する頭部と、前記頭部と一体化され、かつ前記絶縁層の中に設けられた脚部と、を有し、
　前記誘電体部は、平面視で四方が前記第１部分、前記第２部分、前記脚部及び前記絶縁層で囲まれている、上記（１）から（６）の何れかに記載の半導体装置。
（８）
　前記電界効果トランジスタは、前記ゲート電極のゲート長方向の両側の前記半導体部に設けられた一対の主電極領域を更に備えている、上記（１）から（７）の何れかに記載の半導体装置。
（９）
　前記電界効果トランジスタは、前記ゲート電極の側壁に設けられたサイドウォールスペーサを更に備え、
　前記一対の主電極領域の各々は、前記ゲート電極に整合して前記半導体部に設けられたエクステン領域と、前記サイドウォールスペーサに整合して前記半導体部に設けられ、かつ前記エクステンション領域よりも不純物濃度が高いコンタクト領域と、を含む、上記（８）に記載の半導体装置。
（１０）
　光電変換部と、前記光電変換部で光電変換された信号電荷を画素信号に変換する画素回路と、を更に備え、
　前記画素回路に含まれる複数の画素トランジスタのうちの少なくとも１つが前記電界効果トランジスタで構成されている、上記（１）から（９）の何れかに記載の半導体装置。
（１１）
　平面視で前記半導体部と重畳して配置され、かつ前記光電変換部が設けられた半導体層を更に備えている、上記（１０）に記載の半導体装置。
（１２）
　第１部分と、第１方向に前記第１部分と並んで一体的に設けられ、かつ前記第１方向と交差する第２方向に沿う前記第１部分の幅と同一方向の幅が前記第１部分の幅よりも広い第２部分と、を有し、かつ前記第１部分及び前記第２部分の各々が上面部及び側面部を有する島状の半導体部を形成し、
　前記第１部分及び前記第２部分の各々の周囲を囲む絶縁層を形成し、
　前記第２部分から離間し、かつ前記第１部分の前記上面部及び前記側面部と向かい合うゲート電極を形成し、
　前記ゲート電極と前記第２部分との間に、前記絶縁層よりも比誘電率が低い誘電体部を形成する、
　ことを含む半導体装置の製造方法。
（１３）
　前記ゲート電極及び前記誘電体部をマスクとして使用し、前記ゲート電極の外側の前記半導体部に不純物をイオン注入することによってエクステンション領域を形成する、上記（１２）に記載の半導体装置の製造方法。
（１４）
　第１部分と、第１方向に前記第１部分と並んで一体的に設けられ、かつ前記第１方向と交差する第２方向に沿う前記第１部分の幅と同一方向の幅が前記第１部分の幅よりも広い第２部分と、を有し、かつ前記第１部分及び前記第２部分の各々が上面部及び側面部を有する島状の半導体部を形成し、
　前記第１部分及び前記第２部分の各々の周囲を囲む絶縁層を形成し、
　前記第１部分の前記第２方向の外側の前記絶縁層を選択的に除去して掘り込み部を形成し、
　前記掘り込み部を埋め込むようにして、前記半導体部を覆う導電膜を形成し、
　前記導電膜をパターンニングして、前記第１部分と隣り合って前記掘り込み部に埋め込まれた脚部と、前記脚部と一体化されると共に前記第１部分と重畳し、かつ前記脚部の前記第１方向に沿う幅と同一方向の幅が前記脚部の幅よりも狭い頭部と、を有するゲート電極を形成し、
　平面視で前記頭部と前記第２部分との間に前記脚部が残存する状態で前記頭部の外側の前記半導体部に不純物を選択的にイオン注入してエクステンション領域を形成し、
　前記頭部の外側の前記脚部を除去する、
　ことを含む半導体装置の製造方法。
（１５）
　前記頭部の外側の前記脚部の除去は、前記頭部の側面部が内側に後退するように前記頭部及び前記脚部を前記半導体部の高さ方向に一括してエッチングすることによって行う、上記（１４）に記載の半導体装置の製造方法。
（１６）
　前記エッチングは、前記掘り込み部の底部近傍まで深く行う、上記（１５）に記載の半導体装置の製造方法。
（１７）
　前記頭部の外側の前記脚部の除去した後、前記ゲート電極の側壁に前記頭部及び前記脚部の各々の側面部を覆うサイドウォールスペーサを形成することを含む、上記（１４）から（１６）の何れかに記載の半導体装置の製造方法。
（１８）
　前記サイドウォールスペーサは、前記絶縁層よりも比誘電率が低い絶縁膜で構成されている、上記（１７）に記載の半導体装置の製造方法。
（１９）
　上面部及び側面部を有する半導体部と、
　前記半導体部に設けられた電界効果トランジスタと、
　を備え、
　前記半導体部は、第１領域と、前記第１領域の第１方向の両側に前記第１領域と連なって設けられ、かつ前記第１領域の高さよりも高さが高い一対の第２領域と、を含み、
　前記電界効果トランジスタは、前記第１領域の前記上面部及び側面部に亘ってゲート絶縁膜を介在して設けられたゲート電極と、前記一対の第２領域に設けられた一対の主電極領域とを有する、半導体装置。
（２０）
　前記第１領域は、前記ゲート電極のゲート長方向と同一方向の幅が前記ゲート電極のゲート長方向の幅よりも広い、上記（１９）に記載の半導体装置。
（２１）
　前記電界効果トランジスタは、前記ゲート電極の側壁に設けられた絶縁膜を更に有し、
　前記一対の第２領域の各々は、前記絶縁膜よりも外側に位置している、上記（１９）又は（２０）に記載の半導体装置。
（２２）
　前記半導体部の前記第１領域は、半導体層を含み、
　前記半導体部の前記第２領域は、前記半導体層と、この半導体層上にエピタキシャル成長により前記絶縁膜に整合して形成された成長層とを含み、
　前記電界効果トランジスタは、前記絶縁膜の外側の前記成長層上に前記絶縁膜に整合して形成されたサイドウォールスペーサを更に有し、
　前記一対の主電極領域の各々は、前記サイドウォールスペーサに整合し、かつ前記第２領域の前記成長層及び前記半導体層に亘って形成された半導体領域を含む、上記（１９）から（２１）の何れかに記載の半導体装置。
（２３）
　光電変換部と、前記光電変換部で光電変換された信号電荷を画素信号に変換する画素回路と、を更に備え、
　前記画素回路に含まれる複数の画素トランジスタのうちの少なくとも１つが前記電界効果トランジスタで構成されている、上記（１９）から（２２）の何れかに記載の半導体装置。
（２４）
　平面視で前記半導体部と重畳して配置され、かつ前記光電変換部が設けられた半導体層を更に備えている、上記（２３）に記載の半導体装置。
（２５）
　第１領域と、前記第１領域の第１方向の両側に前記第１領域と連なって設けられた一対の第２領域と、前記第１領域及び前記第２領域に亘って設けられた上面部及び側面部と、を有する半導体部を形成し、
　前記第１方向と交差する第２方向において、ゲート絶縁膜を介在して前記第１領域の前記上面部及び前記側面部と向かい合うゲート電極を形成し、
　エピタキシャル成長により前記一対の第２領域の各々の高さを前記第１領域の高さよりも高くし、
　前記一対の第２領域に一対の主電極領域を形成する、
　ことを含む半導体装置の製造方法。
（２６）
　半導体装置と、
　被写体からの像光を前記半導体装置の撮像面上に結像させる光学レンズと、
　前記半導体層から出力される信号に信号処理を行う信号処理回路と、
　を備え、
　前記半導体装置は、
　第１部分と、第１方向に前記第１部分と並んで一体的に設けられ、かつ前記第１方向と交差する第２方向に沿う前記第１部分の幅と同一方向の幅が前記第１部分の幅よりも広い第２部分と、を有し、かつ前記第１部分及び前記第２部分の各々が上面部及び側面部を有する島状の半導体部と、
　前記第１部分及び第２部分の各々の周囲を囲む絶縁層と、
　前記第２部分から離間し、かつ前記第１部分の前記上面部及び前記側面部に亘って設けられたゲート電極を有する電界効果トランジスタと、
　前記ゲート電極と前記第２部分との間に設けられ、かつ前記絶縁層よりも比誘電率が低い誘電体部と、
　を備えている、電子機器。
　本技術の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本技術が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本技術の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
　１Ａ，１Ｂ，１Ｃ，１Ｅ，１Ｆ　半導体装置
　１Ｄ…固体撮像装置
　２　半導体層
　３　ウエル領域
　４　ベース部
　５　半導体部
　５ａ　上面部
　５ａ１　段差部
　５ｂ　側面部
　６　第１部分
　６ｂ１，６ｂ２　側面部
　７　第２部分
　７ｂ１，７ｂ２，７ｂ３，７ｂ４　側面部
　９　チャネル形成部
　１１　絶縁層
　１２ａ，１２ｂ　掘り込み部（ゲート電極用掘り込み部）
　１３　ゲート絶縁膜
　１４　導電膜（ゲート電極材）
　１５　ゲート電極
　１５ａ　頭部
　１５ａ１，１５ａ２　側面部
　１５ｂ　脚部
　１５ｂ１，１５ｂ２　側面部
　１６　間隙部（開口部）
　１７，１７Ｂ　誘電体部
　１７ｂ１　空洞部
　１７ｂ２　絶縁膜
　１８　エクステンション領域
　１９　サイドウォールスペーサ
　２０　コンタクト領域
　２１ａ，２１ｂ　主電極領域
　２２　絶縁層
　２２ａ，２２ｂ，２２ｃ　コンタクト電極
　２３ａ，２３ｂ，２３ｃ　配線
　２５，２６　寄生容量
　２８　第３部分
　３２　半導体層
　３３　ｐ型のウエル領域
　３４　ベース部
　３５　半導体部
　３５ａ　上面部
　３５ｂ　側面部
　３６　第１部分
　３６ｂ１，６ｂ２　側面部
　３７　第２部分
　３７ｂ１，３７ｂ２，３７ｂ３，３７ｂ４　側面部
　３８Ａ　第１領域
　３８Ｂ　第２領域
　３９　チャネル形成部
　４１　絶縁層
　４２ａ，４２ｂ　掘り込み部（ゲート電極用掘り込み部）
　４３　ゲート絶縁膜
　４４　導電膜（ゲート電極材）
　４５　ゲート電極
　４５ａ　頭部
　４５ａ１，１５ａ２　側面部
　４５ｂ　脚部
　４５ｂ１，１５ｂ２　側面部
　４６　間隙部（開口部）
　４７　絶縁膜（分離用絶縁膜）
　４８　成長層（エピタキシャル層）
　５０　サイドウォールスペーサ
　５１　成長層（エピタキシャル層）
　５３　ｎ型の半導体領域
　５４ａ，５４ｂ　主電極領域
　５５　絶縁層
　１０２…半導体チップ
　１０２Ａ…画素アレイ部
　１０２Ｂ…周辺部
　１０３…画素
　１０４…垂直駆動回路
　１０５…カラム信号処理回路
　１０６…水平駆動回路
　１０７…出力回路
　１０８…制御回路
　１１０…画素駆動線
　１１１…垂直信号線
　１１３…ロジック回路
　１１４…ボンディングパッド
　１１５…読出し回路
　１３０…半導体層（第２半導体層）
　１３１…配線層
　１４１…平坦化層
　１４２…フィルタ層
　１４３…レンズ層
　２００…電子機器
　２０１…固体撮像装置
　２０２…光学レンズ
　２０３…シャッタ装置
　２０４…駆動回路
　２０５…信号処理回路
　２０６…入射光
　ＡＭＰ　増幅トランジスタ
　ＦＤＧ　切替トランジスタ
　ＲＳＴ　リセットトランジスタ
　ＳＥＬ　選択トランジスタ
　Ｓ１　第１の面部
　Ｓ２　第２の面部
　ＴＲ　転送トランジスタ
　Ｑ，Ｑ１，Ｑ２　電界効果トランジスタ

Claims (24)

  1. 　第１部分と、第１方向に前記第１部分と並んで一体的に設けられ、かつ前記第１方向と交差する第２方向に沿う前記第１部分の幅と同一方向の幅が前記第１部分の幅よりも広い第２部分と、を含み、かつ前記第１部分及び前記第２部分の各々が前記上面部及び前記側面部を含む島状の半導体部と、
    　前記第１部分及び前記第２部分の各々を囲む絶縁層と、
    　前記第２部分から離間し、かつ前記第１部分の前記上面部及び前記側面部に亘って設けられたゲート電極を有する電界効果トランジスタと、
    　前記ゲート電極と前記第２部分との間に設けられ、かつ前記絶縁層よりも比誘電率が低い誘電体部と、
    　を備えている半導体装置。
  2. 　前記誘電体部は、前記絶縁層よりも比誘電率が低い誘電体膜を含む、請求項１に記載の半導体装置。
  3. 　前記誘電体部は、前記絶縁層よりも比誘電率が低い空洞部を含む、請求項１に記載の半導体装置。
  4. 　前記電界効果トランジスタは、前記第１部分とゲート電極との間に介在されたゲート絶縁膜を更に備え、
    　前記誘電体部は、前記ゲート絶縁膜よりも比誘電率が低い、請求項１に記載の半導体装置。
  5. 　前記誘電体部の前記第１方向に沿う幅は、前記ゲート絶縁膜の膜厚よりも広い、請求項４に記載の半導体装置。
  6. 　前記ゲート電極は、前記絶縁層よりも上方に突出する頭部と、前記頭部と一体化され、かつ前記絶縁層の中に設けられた脚部と、を有し、
    　前記頭部の前記第１方向における側面部と前記脚部の前記第１方向における側面部とが断面視で面一になっている、請求項４に記載の半導体装置。
  7. 　前記ゲート電極は、前記絶縁層から上方に突出する頭部と、前記頭部と一体化され、かつ前記絶縁層の中に設けられた脚部と、を有し、
    　前記誘電体部は、平面視で四方が前記第１部分、前記第２部分、前記脚部及び前記絶縁層で囲まれている、請求項１に記載の半導体装置。
  8. 　前記電界効果トランジスタは、前記ゲート電極のゲート長方向の両側の前記半導体部に設けられた一対の主電極領域を更に備えている、請求項１に記載の半導体装置。
  9. 　前記電界効果トランジスタは、前記ゲート電極の側壁に設けられたサイドウォールスペーサを更に備え、
    　前記一対の主電極領域の各々は、前記ゲート電極に整合して前記半導体部に設けられたエクステン領域と、前記サイドウォールスペーサに整合して前記半導体部に設けられ、かつ前記エクステンション領域よりも不純物濃度が高いコンタクト領域と、を含む、請求項８に記載の半導体装置。
  10. 　光電変換部と、前記光電変換部で光電変換された信号電荷を画素信号に変換する画素回路と、を更に備え、
    　前記画素回路に含まれる複数の画素トランジスタのうちの少なくとも１つが前記電界効果トランジスタで構成されている、請求項１に記載の半導体装置。
  11. 　平面視で前記半導体部と重畳して配置され、かつ前記光電変換部が設けられた半導体層を更に備えている、請求項１０に記載の半導体装置。
  12. 　第１部分と、第１方向に前記第１部分と並んで一体的に設けられ、かつ前記第１方向と交差する第２方向に沿う前記第１部分の幅と同一方向の幅が前記第１部分の幅よりも広い第２部分と、を有し、かつ前記第１部分及び前記第２部分の各々が上面部及び側面部を有する島状の半導体部を形成し、
    　前記第１部分及び前記第２部分の各々の周囲を囲む絶縁層を形成し、
    　前記第２部分から離間し、かつ前記第１部分の前記上面部及び前記側面部と向かい合うゲート電極を形成し、
    　前記ゲート電極と前記第２部分との間に、前記絶縁層よりも比誘電率が低い誘電体部を形成する、
    　ことを含む半導体装置の製造方法。
  13. 　前記ゲート電極及び前記誘電体部をマスクとして使用し、前記ゲート電極の外側の前記半導体部に不純物をイオン注入することによってエクステンション領域を形成する、請求項１２に記載の半導体装置の製造方法。
  14. 　第１部分と、第１方向に前記第１部分と並んで一体的に設けられ、かつ前記第１方向と交差する第２方向に沿う前記第１部分の幅と同一方向の幅が前記第１部分の幅よりも広い第２部分と、を有し、かつ前記第１部分及び前記第２部分の各々が上面部及び側面部を有する島状の半導体部を形成し、
    　前記第１部分及び前記第２部分の各々の周囲を囲む絶縁層を形成し、
    　前記第１部分の前記第２方向の外側の前記絶縁層を選択的に除去して掘り込み部を形成し、
    　前記掘り込み部を埋め込むようにして、前記半導体部を覆う導電膜を形成し、
    　前記導電膜をパターンニングして、前記第１部分と隣り合って前記掘り込み部に埋め込まれた脚部と、前記脚部と一体化されると共に前記第１部分と重畳し、かつ前記脚部の前記第１方向に沿う幅と同一方向の幅が前記脚部の幅よりも狭い頭部と、を有するゲート電極を形成し、
    　平面視で前記頭部と前記第２部分との間に前記脚部が残存する状態で前記頭部の外側の前記半導体部に不純物を選択的にイオン注入してエクステンション領域を形成し、
    　前記頭部の外側の前記脚部を除去する、
    　ことを含む半導体装置の製造方法。
  15. 　前記頭部の外側の前記脚部の除去は、前記頭部の側面部が内側に後退するように前記頭部及び前記脚部を前記半導体部の高さ方向に一括してエッチングすることによって行う、請求項１４に記載の半導体装置の製造方法。
  16. 　前記エッチングは、前記掘り込み部の底部近傍まで深く行う、請求項１５に記載の半導体装置の製造方法。
  17. 　前記頭部の外側の前記脚部の除去した後、前記ゲート電極の側壁に前記頭部及び前記脚部の各々の側面部を覆うサイドウォールスペーサを形成することを含む請求項１４に記載の半導体装置の製造方法。
  18. 　前記サイドウォールスペーサは、前記絶縁層よりも比誘電率が低い絶縁膜で構成されている、請求項１７に記載の半導体装置の製造方法。
  19. 　上面部及び側面部を有する半導体部と、
    　前記半導体部に設けられた電界効果トランジスタと、
    　を備え、
    　前記半導体部は、第１領域と、前記第１領域の第１方向の両側に前記第１領域と連なって設けられ、かつ前記第１領域の高さよりも高さが高い一対の第２領域と、を含み、
    　前記電界効果トランジスタは、前記第１領域の前記上面部及び側面部に亘ってゲート絶縁膜を介在して設けられたゲート電極と、前記一対の第２領域に設けられた一対の主電極領域とを有する、半導体装置。
  20. 　前記第１領域は、前記ゲート電極のゲート長方向と同一方向の幅が前記ゲート電極のゲート長方向の幅よりも広い、請求項１９に記載の半導体装置。
  21. 　前記電界効果トランジスタは、前記ゲート電極の側壁に設けられた絶縁膜を更に有し、
    　前記一対の第２領域の各々は、前記絶縁膜よりも外側に位置している、請求項１９に記載の半導体装置。
  22. 　前記半導体部の前記第１領域は、半導体層を含み、
    　前記半導体部の前記第２領域は、前記半導体層と、この半導体層上にエピタキシャル成長により前記絶縁膜に整合して形成された成長層とを含み、
    　前記電界効果トランジスタは、前記絶縁膜の外側の前記成長層上に前記絶縁膜に整合して形成されたサイドウォールスペーサを更に有し、
    　前記一対の主電極領域の各々は、前記サイドウォールスペーサに整合し、かつ前記第２領域の前記成長層及び前記半導体層に亘って形成された半導体領域を含む、請求項２１に記載の半導体装置。
  23. 　第１領域と、前記第１領域の第１方向の両側に前記第１領域と連なって設けられた一対の第２領域と、前記第１領域及び前記第２領域に亘って設けられた上面部及び側面部と、を有する半導体部を形成し、
    　前記第１方向と交差する第２方向において、ゲート絶縁膜を介在して前記第１領域の前記上面部及び前記側面部と向かい合うゲート電極を形成し、
    　エピタキシャル成長により前記一対の第２領域の各々の高さを前記第１領域の高さよりも高くし、
    　前記一対の第２領域に一対の主電極領域を形成する、
    　ことを含む半導体装置の製造方法。
  24. 　半導体装置と、
    　被写体からの像光を前記半導体装置の撮像面上に結像させる光学レンズと、
    　前記半導体層から出力される信号に信号処理を行う信号処理回路と、
    　を備え、
    　前記半導体装置は、
    　第１部分と、第１方向に前記第１部分と並んで一体的に設けられ、かつ前記第１方向と交差する第２方向に沿う前記第１部分の幅と同一方向の幅が前記第１部分の幅よりも広い第２部分と、を有し、かつ前記第１部分及び前記第２部分の各々が上面部及び側面部を有する島状の半導体部と、
    　前記第１部分及び第２部分の各々の周囲を囲む絶縁層と、
    　前記第２部分から離間し、かつ前記第１部分の前記上面部及び前記側面部に亘って設けられたゲート電極を有する電界効果トランジスタと、
    　前記ゲート電極と前記第２部分との間に設けられ、かつ前記絶縁層よりも比誘電率が低い誘電体部と、
    　を備えている、電子機器。
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