WO2023210430A1 - 表示装置 - Google Patents

Abstract

［課題］小型化、低消費電力化、及び高画質化が可能な表示装置を提供する。 ［解決手段］表示装置は、複数の画素を備え、前記画素は、表示素子と、前記表示素子に供給される電圧を制御する画素回路と、を有し、前記画素回路は、前記表示素子に供給される電圧に応じた電荷を保持するキャパシタと、前記キャパシタの充放電を行う充放電回路と、前記充放電回路を制御する制御回路と、を有し、前記充放電回路は、前記キャパシタの充電を制御する第１スイッチング素子と、前記キャパシタの放電を制御する第２スイッチング素子と、を有し、前記制御回路は、画素データ又は表示タイミング信号の少なくとも一方に基づいて、前記第１スイッチング素子及び前記第２スイッチング素子の少なくとも一方のオン又はオフを制御する第３スイッチング素子を有する。

Description

表示装置

　本開示は、表示装置に関する。

　各画素の階調に応じて発光期間を制御するパルス幅変調（ＰＷＭ）方式の表示装置が知られている（特許文献１参照）。特許文献１では、画素回路内に設けられるメモリ内のデータを選択する選択回路と液晶素子との間のバッファを省略することで、画素回路の小型化を図っている。

特開２０１３－６８８３６号公報

　デジタル信号の論理演算を行うロジック回路は、１Ｖ程度の低消費電力で動作するのに対して、液晶素子には３Ｖ以上の電圧を印加する必要がある。このため、画素回路は、液晶素子の駆動電圧に応じた電圧レベルの回路で構成されることが多い。より具体的には、画素回路内のトランジスタは、中又は高耐圧のトランジスタで構成される。中又は高耐圧のトランジスタは、ロジック回路で用いられる低耐圧のトランジスタと比べてサイズが大きくて、消費電力も多い。

　また、特許文献１のように、パルス幅変調方式の表示装置では、画素回路内にＳＲＡＭ（Static Random Access Memory）構成のメモリが必要であり、画素回路の回路面積が大きくなり、消費電力も増大する。

　パルス幅変調方式の表示装置は、様々なデジタル機器に適用される可能性があることから、よりいっそうの小型化、低消費電力化、及び高画質化が望まれている。

　そこで、本開示では、小型化、低消費電力化、及び高画質化が可能な表示装置を提供するものである。

　上記の課題を解決するために、本開示によれば、複数の画素を備え、
　前記画素は、表示素子と、前記表示素子に供給される電圧を制御する画素回路と、を有し、
　前記画素回路は、
　前記表示素子に供給される電圧に応じた電荷を保持するキャパシタと、
　前記キャパシタの充放電を行う充放電回路と、
　前記充放電回路を制御する制御回路と、を有し、
　前記充放電回路は、
　前記キャパシタの充電を制御する第１スイッチング素子と、
　前記キャパシタの放電を制御する第２スイッチング素子と、を有し、
　前記制御回路は、画素データ又は表示タイミング信号の少なくとも一方に基づいて、前記第１スイッチング素子及び前記第２スイッチング素子の少なくとも一方のオン又はオフを制御する第３スイッチング素子を有する、表示装置が提供される。

　前記第１スイッチング素子及び前記第２スイッチング素子は、同一の耐圧及び同一の導電型を有してもよい。

　前記充放電回路内の前記第１スイッチング素子及び前記第２スイッチング素子は、第１耐圧を有し、
　前記制御回路内の前記第３スイッチング素子は、前記第１耐圧よりも低い第２耐圧を有してもよい。

　前記第１スイッチング素子、前記第２スイッチング素子、及び前記第３スイッチング素子は、第１基準電圧ノードと第２基準電圧ノードとの間にカスコード接続されており、
　前記キャパシタは、前記第１スイッチング素子及び前記第２スイッチング素子の接続ノードと、前記第２基準電圧ノードとの間に接続されてもよい。

　前記第３スイッチング素子は、前記第１スイッチング素子及び前記第２スイッチング素子と同一の耐圧及び同一の導電型を有してもよい。

　前記第３スイッチング素子は、前記第１スイッチング素子及び前記第２スイッチング素子とは異なる耐圧で、かつ同一の導電型を有してもよい。

　前記第１スイッチング素子及び前記第２スイッチング素子は、第１基準電圧ノードと第２基準電圧ノードとの間にカスコード接続されており、
　前記キャパシタは、前記第１スイッチング素子及び前記第２スイッチング素子の接続ノードと、前記第２基準電圧ノードとの間に接続されてもよい。

　前記制御回路は、前記画素データ及び前記表示タイミング信号に基づいて、前記第１スイッチング素子及び前記第２スイッチング素子の少なくとも一方のゲートに入力される制御信号を生成してもよい。

　前記第１スイッチング素子及び前記第２スイッチング素子のいずれか一方のゲートには、プリチャージ信号が入力され、他方のゲートには、前記制御信号が入力されてもよい。

　前記プリチャージ信号の電圧振幅は、前記制御信号の電圧振幅よりも大きくてもよい。

　前記プリチャージ信号の電圧振幅は、前記画素データ及び前記表示タイミング信号の電圧振幅よりも大きくてもよい。

　前記第１スイッチング素子又は前記第２スイッチング素子の閾値電圧を考慮に入れて前記プリチャージ信号の電圧レベルを設定する第１駆動回路を備えてもよい。

　前記第１スイッチング素子及び前記第２スイッチング素子はＮ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタであり、
　前記第１スイッチング素子のドレインは、第１基準電圧ノードに接続されており、
　前記キャパシタの一端は、前記第１スイッチング素子のソースに接続されており、
　前記第１駆動回路は、前記キャパシタの充電時に前記第１スイッチング素子のソースが前記第１基準電圧ノードと同じ電圧レベルになるように、前記プリチャージ信号の電圧レベルを前記第１基準電圧ノードの電圧よりも前記閾値電圧だけ高い電圧に設定してもよい。

　前記第１スイッチング素子及び前記第２スイッチング素子はＰ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタであり、
　前記第１スイッチング素子のソースは、第１基準電圧ノードに接続されており、
　前記第２スイッチング素子のドレインは、第２基準電圧ノードに接続されており、
　前記キャパシタの一端は、前記第１スイッチング素子のドレインに接続されており、
　前記第１駆動回路は、前記キャパシタの放電時に前記第１スイッチング素子のドレインが前記第２基準電圧ノードと同じ電圧レベルになるように、前記プリチャージ信号の電圧レベルを前記第２基準電圧ノードの電圧よりも前記閾値電圧だけ低い電圧に設定してもよい。

　前記第１駆動回路は、前記制御回路の電圧振幅よりも大きな電圧振幅を有する前記プリチャージ信号と、前記制御回路の電圧振幅と同程度の電圧振幅を有する前記表示タイミング信号とを前記制御回路に入力してもよい。

　前記充放電回路は、
　前記第１スイッチング素子のゲートに接続されるダイオード又はダイオード接続されたトランジスタと、
　前記ダイオード又はダイオード接続されたトランジスタを介して前記第１スイッチング素子のゲートに前記プリチャージ信号が入力されることにより生じる前記キャパシタの充電電圧の低下を補償する補償回路と、を有してもよい。

　第１基準電圧ノードの第１基準電圧と第２基準電圧ノードの第２基準電圧とは、互いに電圧極性が逆の電圧であり、
　前記第１スイッチング素子のゲートに供給されるプリチャージ信号と、前記表示タイミング信号とは、互いに電圧極性が逆の信号であってもよい。

　前記第１スイッチング素子のゲートに供給されるプリチャージ信号と、前記画素データとは、電圧極性が逆であり、
　前記制御回路には、前記第１基準電圧又は前記第２基準電圧と、前記第１基準電圧及び前記第２基準電圧の中間電圧とが供給されてもよい。

　前記第１スイッチング素子及び前記第２スイッチング素子は、同一の耐圧及び互いに異なる導電型を有してもよい。

一実施の形態に係る表示装置を備えた表示システムの全体構成の一例を示す図。 図１の液晶ライトバルブの概略構成を示すブロック図。 一比較例による画素回路の回路図。 第１具体例に係る画素回路の回路図。 第２の具体例に係る画素回路の回路図。 第３の具体例に係る画素回路の回路図。 第４の具体例に係る画素回路の回路図。 第５の具体例に係る画素回路の回路図。 第６の具体例に係る画素回路の回路図。 乗物の後方から前方にかけての乗物の内部の様子を示す図。 乗物の斜め後方から斜め前方にかけての乗物の内部の様子を示す図。 電子機器の第２適用例であるデジタルカメラの正面図。 デジタルカメラの背面図。 電子機器の第３適用例であるＨＭＤの外観図。 スマートグラスの外観図。 電子機器の第４適用例であるＴＶの外観図。 電子機器の第５適用例であるスマートフォンの外観図。

　以下、図面を参照して、表示装置の実施形態について説明する。以下では、表示装置の主要な構成部分を中心に説明するが、表示装置には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。

　図１は本技術の一実施の形態に係る表示装置１を備えた表示システム１０の全体構成の一例を示す図である。図１は投射型の表示システム１０の全体構成を示している。なお、本実施の形態に係る表示装置１は、必ずしも投射型の表示システム１０に適用されるわけではなく、図１は一例にすぎない。

　図１の表示システム１０は、例えば、図示しない情報処理装置の画面に表示されている画像をスクリーン２０上に投影するものである。情報処理装置は、表示システム１０を内蔵した任意の電子機器であり、例えば、プロジェクタ、デジタルカメラ、スマートフォン、タブレット、ＰＣ（Personal Computer）などである。

　表示システム１０は、反射型の液晶パネルをライトバルブとして使用した反射型液晶プロジェクタである。表示システム１０は、例えば、赤、緑および青の各色用の表示装置１（液晶ライトバルブとも呼ばれる）２１Ｒ，２１Ｇ，２１Ｂを３枚用いてカラー画像表示を行う、いわゆる３板方式のものである。表示システム１０は、例えば、光源１１と、ダイクロイックミラー１２，１３と、全反射ミラー１４とを備えている。表示システム１０は、さらに、例えば、偏光ビームスプリッタ１５，１６，１７と、合成プリズム１８と、投射レンズ１９とを備えている。

　光源１１は、カラー画像表示に必要とされる、赤色光、青色光および緑色光を含んだ白色光を発するものであり、例えばハロゲンランプ、メタルハライドランプまたはキセノンランプなどにより構成されている。ダイクロイックミラー１２は、光源１１の光路ＡＸ上に配置されており、光源１１からの光を、青色光Ｂとその他の色光（赤色光Ｒ，緑色光Ｇ）とに分離する機能を有する。ダイクロイックミラー１３は、光源１１の光路ＡＸ上に配置されており、ダイクロイックミラー１２を通過した光を、赤色光Ｒと緑色光Ｇとに分離する機能を有する。全反射ミラー１４は、ダイクロイックミラー１２で反射された光の光路上に配置されており、ダイクロイックミラー１２によって分離された青色光Ｂを、偏光ビームスプリッタ１７に向けて反射するようになっている。

　偏光ビームスプリッタ１５は、赤色光Ｒの光路上に配置されており、偏光分離面１５Ａにおいて、入射した赤色光Ｒを互いに直交する２つの偏光成分に分離する機能を有する。偏光ビームスプリッタ１６は、緑色光Ｇの光路上に配置されており、偏光分離面１６Ａにおいて、入射した緑色光Ｇを互いに直交する２つの偏光成分に分離する機能を有する。偏光ビームスプリッタ１７は、青色光Ｂの光路上に配置されており、偏光分離面１７Ａにおいて、入射した青色光Ｂを互いに直交する２つの偏光成分に分離する機能を有する。偏光分離面１５Ａ，１６Ａ，１７Ａは、一方の偏光成分（例えばＳ偏光成分）を反射し、他方の偏光成分（例えばＰ偏光成分）を透過するようになっている。

　表示装置１を構成する液晶ライトバルブ２１Ｒ，２１Ｇ，２１Ｂは、反射型の液晶パネルを含んで構成されたものであり、入力された映像信号に基づいて入射光を変調することにより、各色の映像光を生成する。なお、液晶ライトバルブ２１Ｒ，２１Ｇ，２１Ｂの構成については、後に詳述する。液晶ライトバルブ２１Ｒは、偏光分離面１５Ａにおいて反射された赤色光Ｒの光路上に配置されている。液晶ライトバルブ２１Ｒは、例えば、赤色の映像信号に応じてパルス幅変調（ＰＷＭ）されたデジタル信号によって駆動され、それによって入射光を変調させると共に、その変調光を偏光ビームスプリッタ１５に向けて反射する機能を有する。液晶ライトバルブ２１Ｇは、偏光分離面１６Ａにおいて反射された緑色光Ｇの光路上に配置されている。液晶ライトバルブ２１Ｇは、例えば、緑色の映像信号に応じてパルス幅変調（ＰＷＭ）されたデジタル信号によって駆動され、それによって入射光を変調させると共に、その変調光を偏光ビームスプリッタ１６に向けて反射する機能を有する。液晶ライトバルブ２１Ｂは、偏光分離面１７Ａにおいて反射された青色光Ｂの光路上に配置されている。液晶ライトバルブ２１Ｂは、例えば、青色の映像信号に応じてパルス幅変調（ＰＷＭ）されたデジタル信号によって駆動され、それによって入射光を変調させると共に、その変調光を偏光ビームスプリッタ１７に向けて反射する機能を有する。

　合成プリズム１８は、液晶ライトバルブ２１Ｒ，２１Ｇ，２１Ｂから出射され、偏光ビームスプリッタ１５，１６，１７を透過した各変調光の光路が互いに交差する位置に配置されている。合成プリズム１８は、各変調光を合成し、カラーの映像光を生成する機能を有する。投射レンズ１９は、合成プリズム１８から出射された映像光の光路上に配置されており、合成プリズム１８から出射された映像光を、スクリーン２０に向けて投射する機能を有する。

　図２は図１の表示装置１を構成する液晶ライトバルブ２１Ｒ、２１Ｇ、２１Ｂの概略構成を示すブロック図である。図２の表示装置１は、画素アレイ部２と、水平駆動回路３と、垂直駆動回路（第１駆動回路）４と、レベルシフタ５と、シリアルパラレル変換器及びタイミング生成器６と、ＬＶＤＳ（Low Voltage Differential Signaling）伝送部８と、サーマルダイオード９とを有する。

　本明細書では、図２の左右方向を水平方向、上下方向を垂直方向と呼ぶ。画素アレイ部２は、水平方向及び垂直方向に配列された複数の画素２２を有する。各画素２２は、表示素子と、表示素子を駆動する画素回路２３を有する。表示素子は、例えば液晶素子である。画素回路２３の具体的な回路構成は後述する。画素アレイ部２内には、垂直方向に延びる信号線（データ線）が水平方向に一定間隔で配置され、かつ水平方向に延びるゲート線（走査線とも呼ぶ）が垂直方向に一定間隔で配置されている。これら複数の信号線と複数のゲート線が交差する各箇所に画素２２が配置されている。

　画素アレイ部２を間に挟んで上下には２つの水平駆動回路３が配置されている。２つの水平駆動回路３は、水平方向に一定間隔で配置されて垂直方向に延びる複数のデータ線に画素データを供給する。複数のデータ線に供給される画素データの電圧振幅は、例えばロジック回路の電圧振幅と同等である。このように、水平駆動回路３から出力された画素データは、レベルシフタ５により電圧レベルを変換せずにデータ線に供給される。これにより、表示装置１の回路規模を削減できる。

　画素アレイ部２を間に挟んで左右には、２つの垂直駆動回路４と、２つのレベルシフタ５とが配置されている。２つの垂直駆動回路４は、垂直方向に一定間隔で配置されて垂直方向に延びる複数のゲート線にゲート信号を供給する。複数のゲート線に供給されるゲート信号の電圧振幅は、例えばロジック回路の電圧振幅よりも大きいため、レベルシフタ５で電圧レベルの変換が行われる。

　シリアルパラレル変換器及びタイミング生成器６は、ＬＶＤＳ伝送部８から供給されたシリアル信号からなる画素データＤＡＴＡをパラレル信号からなる画素データＤＡＴＡに変換して、２つの水平駆動回路３に供給する。また、シリアルパラレル変換器及びタイミング生成器６は、画素データＤＡＴＡを２つの水平駆動回路３に供給するタイミングを垂直駆動回路４が各ゲート線を駆動するタイミングに同期させる。

　ＬＶＤＳ伝送部８は、表示装置１と不図示のホスト装置との間で高速に画素データのシリアル伝送を行う。サーマルダイオード９は、表示装置１の温度を計測するために設けられている。サーマルダイオード９は、一定の電流を流して電圧を測定することで、温度を計測する。

　本実施形態による表示装置１は、例えばＰＷＭ（Pulse Width Modulation）変調方式で各画素２２を駆動する。ＰＷＭ変調方式とは、表示装置１の表示領域の全画素２２を駆動するのに要する１フレーム期間を複数のサブフレーム期間に分割し、各サブフレームでの表示素子の表示期間をそれぞれ相違させる。各画素２２を複数のサブフレームの少なくとも一つで駆動することで、画素２２ごとに１フレーム内の発光期間を制御でき、各画素２２の発光期間の違いにより階調を表現する。

　ＰＷＭ変調方式で各画素２２を駆動するには、画素回路２３内にメモリを設ける必要がある。図３は一比較例による画素回路２３の回路図である。図３の画素回路２３は、メモリ２４と、２つのＮＭＯＳトランジスタ２５、２６とを有する。メモリ２４は、ＳＲＡＭ（Static Random Access Memory）構成であり、例えば２つのインバータ２４ａ、２４ｂをリング状に接続することで構成される。各インバータ２４ａ、２４ｂは、電源電圧ノードと接地ノードの間に、ＰＭＯＳトランジスタとＮＭＯＳトランジスタをカスコード接続して構成される。

　メモリ２４は、極性の異なる画素データＤＡＴＡを相補出力する２つの出力ノード（以下、第１出力ノードＯＵＴと第２出力ノード／ＯＵＴ）を有する。水平駆動回路３から延びる各データ線は差動構成になっている。以下では、差動構成の１つのデータ線を便宜上、第１データ線ＤＡＴＡ及び第２データ線／ＤＡＴＡと呼ぶ。第１出力ノードＯＵＴと第１データ線ＤＡＴＡとの間には、ＮＭＯＳトランジスタ２５が接続されている。第２出力ノード／ＯＵＴと第２データ線／ＤＡＴＡとの間には、ＮＭＯＳトランジスタ２６が接続されている。ＮＭＯＳトランジスタ２５のゲートとＮＭＯＳトランジスタ２６のゲートは、垂直駆動回路４から延びる共通のゲート線／ＧＡＴＥに接続されている。

　メモリ２４が有する２つの出力ノードのうち一つ（例えば、第１出力ノードＯＵＴ）には、信号線Ｓｉｇが接続されており、この信号線Ｓｉｇは画素電極２７に接続されている。

　図３の画素回路２３内の各トランジスタのゲート等には、ロジック回路の電圧振幅より高い電圧振幅の信号が入力されるため、中／高耐圧のトランジスタで構成する必要がある。中／高耐圧のトランジスタは、ロジック回路で用いられる低耐圧のトランジスタよりも回路面積が大きくなり、かつ消費電力も増大する。

　（第１具体例）
　図４は第１具体例に係る画素回路２３の回路図である。図４の画素回路２３は、キャパシタＣsと、充放電回路３１と、制御回路３２とを有する。

　キャパシタＣsは、表示素子に供給される電圧に応じた電荷を保持する。表示素子は例えば液晶素子であり、キャパシタＣsの一端は液晶素子に電圧を印加する画素電極２７に接続される。

　充放電回路３１は、キャパシタＣsの充放電を行う。キャパシタＣsの充電電荷に応じた電圧が画素電極２７に印加されるため、以下では充放電回路３１を画素電極駆動回路３１と呼ぶことがある。図４の画素電極駆動回路３１は、中／高耐圧の２つのＮＭＯＳトランジスタ（第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２）を有する。本明細書では、第１スイッチング素子Ｑ１をＮＭＯＳトランジスタＱ１と呼び、第２スイッチング素子Ｑ２をＮＭＯＳトランジスタＱ２と呼ぶことがある。

　制御回路３２は、画素電極駆動回路３１を制御する。より詳細には、制御回路３２は、画素電極駆動回路３１を制御するための制御信号を生成する。図４の制御回路３２は、複数の低耐圧のトランジスタＱ３～Ｑ６を有する。制御回路３２に対して入力又は出力される各信号の電圧振幅は、液晶素子及び液晶素子の駆動回路に印加される電圧振幅よりも小さいため、図４の画素回路２３では、制御回路３２を複数の低耐圧のトランジスタで構成する。制御回路３２は、ロジック回路と呼ばれることもある。

　このように、図４の画素回路２３は、中／高耐圧のＭＯＳトランジスタＱ１、Ｑ２と低耐圧のＭＯＳトランジスタＱ３～Ｑ６を用いて構成されている。これにより、図３の画素回路２３のように、すべてのトランジスタを中／高耐圧にする場合よりも、回路面積を縮小でき、かつ消費電力も削減できる。

　図４及び後述する図５～図９では、ロジック回路と同程度の電圧振幅の信号経路を細線で図示し、ロジック回路よりも大きい電圧振幅の信号経路を太線で図示している。

　図４は、制御回路３２がＮＯＲ演算を行う例を示すが、制御回路３２が行う論理演算の種類は問わない。図４の制御回路３２は、４つの低耐圧のトランジスタＱ３～Ｑ６を有するが、制御回路３２内のトランジスタの個数も任意である。また、図４の制御回路３２は、２つのＰＭＯＳトランジスタＱ３、Ｑ４と２つのＮＭＯＳトランジスタＱ５、Ｑ６を有するが、トランジスタの導電型は任意である。さらに、図４では、制御回路３２が４つのＭＯＳトランジスタＱ３～Ｑ６を有する例を示すが、バイポーラトランジスタ又はＢｉ－ＣＭＯＳトランジスタで構成してもよい。

　制御回路３２は、第１電源電圧ノードＶDDと制御回路３２の出力ノードＣＴoutの間にカスコード接続される２つのＰＭＯＳトランジスタＱ３、Ｑ４と、制御回路３２の出力ノードＣＴoutと接地ノードＶssの間に接続されるＮＭＯＳトランジスタＱ５と、制御回路３２の出力ノードＣＴoutと接地ノードＶssの間に接続されるＮＭＯＳトランジスタＱ６とを有する。ＰＭＯＳトランジスタＱ３のゲートとＮＭＯＳトランジスタＱ５のゲートには、水平駆動回路３からデータ線Ｌ２を介して出力される画素データＤＡＴＡが入力される。ＰＭＯＳトランジスタのゲートとＮＭＯＳトランジスタのゲートには、垂直駆動回路４からゲート線Ｌ３を介して出力されるゲート信号／ＧＡＴＥが入力される。ゲート信号／ＧＡＴＥは、表示タイミング信号である。

　図４の制御回路３２は、水平駆動回路３からデータ線Ｌ２を介して出力された画素データＤＡＴＡと、垂直駆動回路４からゲート線Ｌ３を介して出力されたゲート信号／ＧＡＴＥ（より正確にはゲート信号ＧＡＴＥの反転信号）とのＮＯＲ演算を行って制御信号を生成する。制御回路３２は、画素データＤＡＴＡがローレベルで、かつゲート信号／ＧＡＴＥの反転信号がローレベルのときにハイレベルの制御信号ＣＴoutを出力する。画素データＤＡＴＡがハイレベル、又はゲート信号／ＧＡＴＥの反転信号がハイレベルのときは、ローレベルの制御信号ＣＴoutを出力する。

　画素電極駆動回路３１は、中／高耐圧の２つのＮＭＯＳトランジスタＱ１、Ｑ２を有する。ＮＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２は、第２電源電圧ノードＶＨと接地ノードＶssの間にカスコード接続されている。第２電源電圧ノードＶＨは、第１電源電圧ノードＶDDよりも電圧レベルが高いノードである。

　また、画素電極駆動回路３１は、ＮＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２の接続ノード（画素電極２７に繋がるノード）と接地ノードＶssの間に接続されるキャパシタＣsとを有する。このキャパシタＣsは、画素データＤＡＴＡを記憶するメモリ２４として機能する。メモリ２４を１つのキャパシタＣsで構成することで、図３の画素回路２３よりも回路面積を削減できるとともに、消費電力も削減できる。

　ＮＭＯＳトランジスタＱ１のゲートには、垂直駆動回路４からプリチャージ信号線Ｌ１を介して出力されるプリチャージ信号ＰＣＨＧが入力される。プリチャージ信号ＰＣＨＧは、制御回路３２の電圧振幅よりも大きい電圧振幅を有する。より具体的には、プリチャージ信号ＰＣＨＧは、接地電圧（０Ｖ）と（５Ｖ＋Ｖth）の電圧振幅を有する。ＶthはＮＭＯＳトランジスタＱ１の閾値電圧である。プリチャージ信号ＰＣＨＧがハイレベル（５Ｖ＋Ｖth）になると、ＮＭＯＳトランジスタＱ１がオンして、ＮＭＯＳトランジスタＱ１のソースは５Ｖになり、５ＶでキャパシタＣsが充電される。

　このように、キャパシタＣsの充電電圧は、プリチャージ信号ＰＣＨＧのハイレベル電圧よりも、ＮＭＯＳトランジスタＱ１の閾値電圧だけ低い電圧になる。よって、プリチャージ信号ＰＣＨＧの電圧レベルは、キャパシタＣsの一端電圧がＮＭＯＳトランジスタＱ１の閾値電圧だけ低い電圧になることを考慮に入れて設定する必要がある。

　ＮＭＯＳトランジスタＱ２のゲートには、制御回路３２から出力される制御信号ＣＴoutが入力される。制御信号ＣＴoutの電圧振幅はプリチャージ信号ＰＣＨＧの電圧振幅よりも小さいが、ＮＭＯＳトランジスタＱ２のドレインの電圧振幅が制御回路３２の電圧振幅よりも大きいことから、ＮＭＯＳトランジスタＱ２は中／高耐圧のトランジスタで構成されている。

　このように、画素電極駆動回路３１は、中／高耐圧の２つのＮＭＯＳトランジスタＱ１、Ｑ２を有するため、低耐圧の２つのＮＭＯＳトランジスタで構成するよりも回路面積が大きくなるが、図３のように画素回路２３内のすべてのＭＯＳトランジスタを中／高耐圧にするよりは、はるかに回路面積が小さくなり、消費電力も削減できる。

　また、図４の画素回路２３は、図３のメモリ２４の代わりに、キャパシタＣsに画素データＤＡＴＡを記憶する。図３のメモリ２４はＳＲＡＭ構成であり、６つのＭＯＳトランジスタを必要とする。一方、図４の画素回路２３は、１つのキャパシタＣsだけで画素データＤＡＴＡを記憶できる。ただし、メモリ２４の代わりにキャパシタＣsを設ける場合には、画素電極駆動回路３１を制御する制御信号ＣＴoutを生成するための制御回路３２が必要となる。

　図３の画素回路２３と図４の画素回路２３を比較すると、トランジスタの総数は６個で同じだが、図３の画素回路２３は６個のトランジスタとも中／高耐圧であるのに対し、図４の画素回路２３は２個のトランジスタのみが中／高耐圧で、４個のトランジスタは低耐圧である。よって、図４の画素回路２３の方が、キャパシタＣsが必要になるものの、図３の画素回路２３の回路面積よりも小さい回路面積で実現できる。

　図４の画素回路２３では、画素電極駆動回路３１内のＮＭＯＳトランジスタＱ１をオンすることにより、キャパシタＣsへの充電を行って画素電極２７を駆動する。画素電極２７の電圧はできるだけ高くするのが望ましいが、ＮＭＯＳトランジスタＱ１のゲートに入力されるプリチャージ信号ＰＣＨＧの電圧レベルよりも、ＮＭＯＳトランジスタＱ１の閾値電圧だけ低い電圧がキャパシタＣsの一端及び画素電極２７に供給される。よって、閾値電圧分の電圧降下が生じないようにするには、プリチャージ信号ＰＣＨＧの電圧レベルを、閾値電圧分高くする必要がある。

　このように、図４の画素回路２３は、図３の画素回路２３よりも回路面積を縮小できる。より詳細には、図４の画素回路２３では、デザインルールの微細化が困難な画素電極駆動回路３１を中／高耐圧の２つのＭＯＳトランジスタで構成し、画素電極駆動回路３１を制御する制御回路３２は低耐圧のＭＯＳトランジスタで構成するため、中／高耐圧のトランジスタの数を最小限に抑えることができ、回路面積の小型化を実現できる。

　また、図４の画素回路２３は、画素電極駆動回路３１内の２つのＭＯＳトランジスタＱ１、Ｑ２の導電型を同一にしている。これにより、バルク構造で画素回路２３を形成した場合に、バルク領域内に単一導電型のウェル領域（例えば、ＮＭＯＳトランジスタの場合はＰウェル領域）を設ければよくなり、回路面積をより削減できる。

　さらに、図４の画素回路２３は、画素電極２７に画素データＤＡＴＡを書き込むか否かを切替制御する図３の２つのＮＭＯＳトランジスタ２５、２６が不要となる。図４の画素回路２３は、画素電極駆動回路３１の制御を低耐圧のトランジスタで構成された制御回路３２で行うため、低消費電力化が図れる。図４の画素回路２３内の制御回路３２は、水平駆動回路３からの画素データＤＡＴＡを取り込むか否かの制御と、画素データＤＡＴＡをキャパシタＣsに記憶するか否かの制御と、簡易的なレベルシフトとを行う。

　また、図４の画素回路２３は、水平駆動回路３からデータ線Ｌ２を介して出力される画素データＤＡＴＡの電圧振幅を制御回路３２の電圧振幅に下げることができ、消費電力の削減が図れる。これに対して、図３の画素回路２３では、水平駆動回路３からデータ線Ｌ２を介して出力される画素データＤＡＴＡが中又は中／高耐圧のトランジスタＱ１、Ｑ２のゲートに入力されるため、データ線Ｌ２上の画素データＤＡＴＡの電圧振幅を大きくする必要があり、消費電力が増大してしまう。

　以上に説明したように、図４の画素回路２３は、図３の画素回路２３に比べて、小さい回路面積で、かつ低消費電力で構成することができる。

　（第２の具体例）
　図５は第２の具体例に係る画素回路２３の回路図である。図５の画素回路２３は、図４の画素回路２３に比べて、制御回路３２の構成が簡略化されている。図５の画素回路２３は、３つの中／高耐圧のＮＭＯＳトランジスタＱ１～Ｑ３とキャパシタＣsを有する。これら３つのＮＭＯＳトランジスタＱ１～Ｑ３は、第２電源電圧ノードＶＨと接地ノードＶssの間にカスコード接続されている。ＮＭＯＳトランジスタＱ１のゲートには、垂直駆動回路４から出力されたプリチャージ信号ＰＣＨＧが入力される。ＮＭＯＳトランジスタＱ１～Ｑ３のうち、ＮＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２は充放電回路３１（画素電極駆動回路３１）を構成し、ＮＭＯＳトランジスタＱ３は制御回路３２を構成する。ＮＭＯＳトランジスタＱ３は充放電回路３１としても機能する。

　プリチャージ信号ＰＣＨＧは、キャパシタＣsの充電電圧よりもＮＭＯＳトランジスタＱ１の閾値電圧だけ高い電圧レベルに設定される。

　図４の画素回路２３内の制御回路３２は、低耐圧のＭＯＳトランジスタＱ３～Ｑ６で構成されていたが、図５の画素回路２３内の制御回路３２は、中／高耐圧のＭＯＳトランジスタＱ３で構成されている。

　キャパシタＣsは、ＮＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２の接続ノード（画素電極２７に繋がるノード）と接地ノードＶssの間に接続されている。すなわち、キャパシタＣsは、ＮＭＯＳトランジスタＱ２のドレインと接地ノードＶssの間に接続されている。このキャパシタＣsは、画素データＤＡＴＡに応じた電荷を保持する。すなわち、このキャパシタＣsは、画素データＤＡＴＡを記憶するために用いられる。
　ＮＭＯＳトランジスタＱ２のゲートには、垂直駆動回路４からゲート線Ｌ３を介して出力されたゲート信号／ＧＡＴＥが入力される。ＮＭＯＳトランジスタＱ３のゲートには、水平駆動回路３からデータ線Ｌ２を介して出力された画素データＤＡＴＡが入力される。

　図４の画素回路２３では、垂直駆動回路４から出力されるゲート信号／ＧＡＴＥの電圧振幅が低振幅であったが、図５の画素回路２３では、垂直駆動回路４から出力されるゲート信号／ＧＡＴＥの電圧振幅をロジック回路レベルよりも大きくしている。その理由は、ＮＭＯＳトランジスタＱ２のドレインは画素電極２７に繋がっており、電圧レベルが高いためである。

　一方、図５の画素回路２３では、図４の画素回路２３と同様に、水平駆動回路３からデータ線Ｌ２を介して出力される画素データＤＡＴＡの電圧振幅を低振幅にしている。画素データＤＡＴＡはＮＭＯＳトランジスタＱ１のゲートに入力される。ただし、ＮＭＯＳトランジスタＱ１のドレインの電圧振幅は大きいため、ＮＭＯＳトランジスタＱ１を中／高耐圧のトランジスタにしている。

　このように、図５の画素回路２３は、３つの中／高耐圧のＭＯＳトランジスタＱ１～Ｑ３とキャパシタＣsだけで構成されるため、図４の画素回路２３よりも回路面積を削減できる。ただし、垂直駆動回路４から出力されるプリチャージ信号ＰＣＨＧとゲート信号／ＧＡＴＥの電圧振幅は、制御回路３２の電圧振幅よりも大きいため、図５の垂直駆動回路４の消費電力は図４の垂直駆動回路４よりも多くなる。

　図５の画素回路２３内の３つのトランジスタＱ１～Ｑ３はいずれも同じ導電型であるため、バルク構造にしたときにＰウェル領域だけ設ければよくなり、回路面積のさらなる削減が図れる。

　（第３の具体例）
　図６は第３の具体例に係る画素回路２３の回路図である。図６の画素回路２３は、充放電回路３１（画素電極駆動回路３１）と制御回路３２を有する。制御回路３２は、低耐圧のＮＭＯＳトランジスタＱ３を有する。画素電極駆動回路３１は、２つの中／高耐圧のＮＭＯＳトランジスタ（ＮＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２）とキャパシタＣsを有する。

　第１、第２、及び第３ＮＭＯＳトランジスタＱ１～Ｑ３は、第２電源電圧ノードＶＨと接地ノードＶssの間にカスコード接続されている。

　図６の画素回路２３は、図５の画素回路２３内のＮＭＯＳトランジスタＱ１を低耐圧にした点で相違するものの、回路構成は同じである。

　また、図６の画素回路２３内のＮＭＯＳトランジスタＱ２のゲートに入力される垂直駆動回路４からのゲート信号／ＧＡＴＥの電圧振幅は、制御回路３２の電圧振幅と同程度である。より詳細には、ゲート信号／ＧＡＴＥのハイレベルは、制御回路３２のハイレベル電圧よりもＮＭＯＳトランジスタＱ２の閾値電圧だけ高い電圧レベルである。

　このように、図６の画素回路２３では、ＮＭＯＳトランジスタＱ２のゲートに入力されるゲート信号／ＧＡＴＥの電圧振幅を制御回路３２の電圧レベルにすることで、ＮＭＯＳトランジスタＱ１を低耐圧のＭＯＳトランジスタにすることができる。

　図６の画素回路２３は、２つの中／高耐圧トランジスタＱ１、Ｑ２と、１つの低耐圧のトランジスタＱ３と、キャパシタＣsとで構成されるため、図５の画素回路２３よりもさらに回路面積を削減できる。

　また、図６の画素回路２３は、図５の画素回路２３と同様に、同じ導電型の３つのトランジスタＱ１～Ｑ３を有するため、バルク構造にしたときにＰウェル領域のみを設ければよくなり、回路面積をさらに削減できる。

　（第４の具体例）
　第１～第３の具体例による画素回路２３では、キャパシタＣsを充電するために用いられる画素電極駆動回路３１内のＭＯＳトランジスタＱ１、Ｑ２のゲートに入力されるプリチャージ信号ＰＣＨＧの電圧レベルよりも閾値電圧だけ低い電圧がキャパシタＣsの一端及び画素電極２７に供給されるため、電圧効率がよいとはいえない。以下に説明する第４の具体例に係る画素回路２３は、プリチャージ信号ＰＣＨＧと同じ電圧レベルの電圧がキャパシタＣsの一端及び画素電極２７に供給されるようにしたものである。

　図７は第４の具体例に係る画素回路２３の回路図である。図７の画素回路２３は、制御回路３２と画素電極駆動回路３１を備えている。

　図７の制御回路３２は、図４の制御回路３２と同様の回路構成を有する。具体的には、図７の制御回路３２は、４つの低耐圧のＭＯＳトランジスタＱ３～Ｑ６を有する。より具体的には、図７の制御回路３２は、２つのＰＭＯＳトランジスタ（ＰＭＯＳトランジスタＱ３とＰＭＯＳトランジスタＱ４）と、２つのＮＭＯＳトランジスタＱ５、Ｑ６とを有する。これら４つの低耐圧のＭＯＳトランジスタＱ３～Ｑ６は、例えばＮＯＲ回路を構成している。

　ＰＭＯＳトランジスタＱ３、ＰＭＯＳトランジスタＱ４、及びＮＭＯＳトランジスタＱ５は、第１電源電圧ノードＶDDと接地ノードＶssの間にカスコード接続されている。ＮＭＯＳトランジスタＱ５のドレインとＮＭＯＳトランジスタＱ６のドレインは、制御回路３２の出力ノードＣＴoutに接続されている。ＮＭＯＳトランジスタＱ５のソースとＮＭＯＳトランジスタＱ６のソースは接地ノードＶssに接続されている。

　ＰＭＯＳトランジスタＱ３のゲートとＮＭＯＳトランジスタＱ５のゲートには画素データＤＡＴＡが入力される。ＰＭＯＳトランジスタＱ４のゲートとＮＭＯＳトランジスタＱ６のゲートにはゲート信号／ＧＡＴＥが入力される。

　図７の画素電極駆動回路３１は、４つの中／高耐圧のＮＭＯＳトランジスタＱ１、Ｑ２、Ｑ７、Ｑ８と、３つのキャパシタ（第１～第３キャパシタ）Ｃ１～Ｃ３とを有する。第２キャパシタＣ２は、画素電極２７に印加する電圧に応じた電荷を保持するキャパシタＣsとして機能する。このうち、第１キャパシタＣ１、第３キャパシタＣ３、及びＮＭＯＳトランジスタＱ８は補償回路３３を構成している。補償回路３３は、ダイオード又はダイオード接続されたＮＭＯＳトランジスタＱ７を介してＮＭＯＳトランジスタＱ１のゲートにプリチャージ信号ＰＣＨＧが入力されることにより生じる第２キャパシタＣ２の充電電圧の低下を補償する。

　第２電源電圧ノードＶＨと接地ノードＶssの間にＮＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２がカスコード接続されている。ＮＭＯＳトランジスタＱ２のゲートには、制御回路３２から出力された制御信号ＣＴoutが入力される。

　ＮＭＯＳトランジスタＱ１のゲートには、ダイオード接続されたＮＭＯＳトランジスタＱ７が接続されている。ＮＭＯＳトランジスタＱ７のゲート及びソースには、垂直駆動回路４からのプリチャージ信号ＰＣＨＧが入力される。ＮＭＯＳトランジスタＱ１のゲートと接地ノードＶssの間には、ＮＭＯＳトランジスタＱ８が接続されている。

　ＮＭＯＳトランジスタＱ１のゲートと接地ノードＶssの間には、第１キャパシタＣ１と第２キャパシタＣ２が直列に接続されている。第２キャパシタＣ２の一端は画素電極２７に接続されている。第２キャパシタＣ２の一端とＮＭＯＳトランジスタＱ８のゲートとの間には第３キャパシタＣ３が接続されている。

　以下では、ＮＭＯＳトランジスタＱ１のゲートを第１ノードｎ１、第２キャパシタＣ２の一端を第２ノードｎ２、ＮＭＯＳトランジスタＱ７のゲート及びソースを第３ノードｎ３、ＮＭＯＳトランジスタＱ８のゲートを第４ノードｎ４と呼ぶ。

　第１ノードｎ１には、ダイオード接続されたＮＭＯＳトランジスタＱ７が接続されている。よって、第１ノードｎ１の電圧がプリチャージ信号ＰＣＨＧの電圧よりも高いときに、第１ノードｎ１と第３ノードｎ３を電気的に分離することができ、第１ノードｎ１の電圧レベルを、プリチャージ信号ＰＣＨＧの電圧レベルよりも高く設定可能である。

　プリチャージ信号ＰＣＨＧがハイレベルになると、ＮＭＯＳトランジスタＱ１がオンして、第１キャパシタＣ１にはＮＭＯＳトランジスタＱ１の閾値電圧に応じた電荷が保持される。よって、第２キャパシタＣ２とには、プリチャージ信号ＰＣＨＧの電圧レベルよりも閾値電圧だけ低い電圧に応じた電荷が保持される。

　ＮＭＯＳトランジスタＱ８のゲートには、プリチャージ信号ＰＣＨＧの反転信号が入力される。よって、プリチャージ信号ＰＣＨＧがハイレベルのときは、ＮＭＯＳトランジスタＱ８のゲートは接地レベルであり、第２キャパシタＣ２と同等の電荷が保持される。

　プリチャージ信号ＰＣＨＧがローレベルになると、ＮＭＯＳトランジスタＱ１はオフする。ＮＭＯＳトランジスタＱ８のゲートにはプリチャージ信号ＰＣＨＧの反転信号が入力されるため、ハイレベルになる。よって、第２ノードｎ２の電圧レベルが高くなり、画素電極２７に印加される電圧がプリチャージ信号ＰＣＨＧのハイレベルと同程度の電圧レベルになる。

　このように、第４の具体例では、プリチャージ信号ＰＣＨＧのハイレベルよりもＮＭＯＳトランジスタＱ１の閾値電圧分だけ低い電圧が画素電極２７に印加されることを補償するために、第１キャパシタＣ１、第３キャパシタＣ３と、ダイオード接続されたＮＭＯＳトランジスタＱ７と、ＮＭＯＳトランジスタＱ８を有するブートスラップ構成の回路により、画素電極２７にプリチャージ信号ＰＣＨＧのハイレベルと同程度の電圧を印加できる。

　第１～第３の具体例では、電源電圧と同レベルの電圧を画素電極２７に印加するには、プリチャージ信号ＰＣＨＧのハイレベルを電源電圧よりもＭＯＳトランジスタの閾値電圧分だけ高くする必要があり、電源電圧よりも高い電圧レベルのプリチャージ信号ＰＣＨＧを生成する必要があった。これに対して、第４の具体例による画素回路２３では、プリチャージ信号ＰＣＨＧのハイレベルを電源電圧と同レベルにしたとしても、画素電極２７に電源電圧と同レベルの電圧を印加でき、電源電圧よりも高い電圧レベルのプリチャージ信号ＰＣＨＧを生成しなくて済む。これにより、垂直駆動回路４の回路構成を簡略化できる。

　（第５の具体例）
　図８は第５の具体例に係る画素回路２３の回路図である。図８の画素回路２３は、制御回路３２と充放電回路（画素電極駆動回路）３１とを有する。

　図８の画素回路２３は、図４の画素回路２３の接地ノードＶssを負の電源電圧ノード(－ＶDD)に変えたものである。すなわち、図８の画素回路２３内の制御回路３２と画素電極駆動回路３１には、正の電源電圧ノードＶDDと負の電源電圧ノード(－ＶDD)が接続されている。

　画素電極駆動回路３１は、正の電源電圧ノードＶDDと負の電源電圧ノード(－ＶDD)の間にカスコード接続されたＰＭＯＳトランジスタＱ１１及びＮＭＯＳトランジスタＱ１２と、キャパシタＣsとを有する。

　ＰＭＯＳトランジスタＱ１１のゲートには、正の電源電圧ＶDDと接地電圧Ｖssとの電圧振幅を有するプリチャージ信号ＰＣＨＧが入力される。ＮＭＯＳトランジスタＱ１２のゲートには、制御回路３２から出力された制御信号ＣＴoutが入力される。プリチャージ信号ＰＣＨＧは、垂直駆動回路４から入力される。

　プリチャージ信号ＰＣＨＧが接地電圧Ｖssまで低下すると、ＰＭＯＳトランジスタＱ１１がオンして、キャパシタＣsへの充電が行われる。キャパシタＣsには、電源電圧ＶDDの２倍の電圧に応じた電荷が保持される。制御信号ＣＴoutがハイレベルである接地電圧になると、ＮＭＯＳトランジスタＱ１２がオンし、キャパシタＣsの蓄積電荷が放電される。

　制御回路３２は、ＮＯＲ回路を構成する２つのＰＭＯＳトランジスタＱ１３、Ｑ１４と、２つのＮＭＯＳトランジスタＱ１５、Ｑ１６を有する。ＰＭＯＳトランジスタＱ１３のソースには接地ノードＶssが接続されている。ＮＭＯＳトランジスタＱ１５のソースとＮＭＯＳトランジスタＱ１６のソースは負の電源電圧ノード(－ＶDD)に接続されている。

　制御回路３２には、水平駆動回路３からの画素データＤＡＴＡと、垂直駆動回路４からのゲート信号／ＧＡＴＥとが入力される。画素データＤＡＴＡは、接地電圧Ｖssと負の電源電圧(－ＶDD)との電圧振幅を有する。ゲート信号／ＧＡＴＥは、接地電圧Ｖssと負の電源電圧(－ＶDD)との電圧振幅を有する。

　このように、図８の画素回路２３は、正の電源電圧ＶDDと負の電源電圧(－ＶDD)を用いることにより、キャパシタＣsに電源電圧の２倍の電圧に応じた電荷を保持することができ、プリチャージ信号ＰＣＨＧの電圧レベルより低い電圧が画素電極２７に印加されるという不具合が起きなくなる。

　（第６の具体例）
　図９は第６の具体例に係る画素回路２３の回路図である。図９の画素回路２３は、図４の画素回路２３内の充放電回路（画素電極駆動回路）３１を構成する２つのＭＯＳトランジスタの導電型を逆にしたものである。

　図９の画素回路２３は画素電極駆動回路３１と制御回路３２を有する。

　図９の画素電極駆動回路３１は、２つのＰＭＯＳトランジスタＱ２１、Ｑ２２を有する。ＰＭＯＳトランジスタＱ２１のソースは電源電圧ＶＨノードに接続され、ＰＭＯＳトランジスタＱ２１のゲートには制御回路３２からの制御信号ＣＴoutが入力される。ＰＭＯＳトランジスタＱ２２のソースはＰＭＯＳトランジスタＱ２１のドレインに接続され、ＰＭＯＳトランジスタＱ２２のゲートにはプリチャージ信号ＰＣＨＧが入力される。ＰＭＯＳトランジスタＱ２２のドレインは接地ノードＶssに接続されている。キャパシタＣsは、ＰＭＯＳトランジスタＱ２２のソースと接地ノードＶssの間に接続されている。

　制御回路３２は、ＮＯＲ回路を構成する２つのＰＭＯＳトランジスタＱ２３、Ｑ２４と、２つのＮＭＯＳトランジスタＱ２５、Ｑ２６を有する。

　ＰＭＯＳトランジスタＱ２３のソースは電源電源ノードＶＨに接続され、ＰＭＯＳトランジスタＱ２３のゲートには画素データＤＡＴＡが入力される。画素データＤＡＴＡは、ＶＨとＶＨ－ＶＤＤの電圧振幅を有する。

　ＰＭＯＳトランジスタＱ２４のソースはＰＭＯＳトランジスタＱ２３のドレインに接続され、ＰＭＯＳトランジスタＱ２４のゲートにはゲート信号／ＧＡＴＥが入力される。

　ＮＭＯＳトランジスタＱ２５のドレインはＰＭＯＳトランジスタＱ２４のドレイン（制御回路３２の出力ノードＣＴout）に接続され、ＮＭＯＳトランジスタＱ２５のゲートには画素データＤＡＴＡが入力される。ＮＭＯＳトランジスタＱ２６のドレインは制御回路３２の出力ノードＣＴoutに接続され、ＮＭＯＳトランジスタＱ２６のゲートにはゲート信号／ＧＡＴＥが入力される。ＮＭＯＳトランジスタＱ２５のソースとＮＭＯＳトランジスタＱ２６のソースには電源電圧（ＶＨ－ＶＤＤ）ノードに接続されている。これにより、制御回路３２から出力される制御信号ＣＴoutの電圧振幅は、ＶＨとＶＨ－ＶＤＤになる。

　このように、図９の画素回路２３は、制御回路３２から出力される制御信号ＣＴoutがＶＨ－ＶＤＤのときにＰＭＯＳトランジスタＱ２１がオンし、キャパシタＣsは電源電圧ＶＨに応じた電荷を保持する。また、プリチャージ信号ＰＣＨＧがＶＨ－ＶthのときにＰＭＯＳトランジスタＱ２２がオンし、キャパシタＣsの蓄積電荷は放電される。

　上述した第１～第５の具体例による画素回路２３は、共通した回路構成として、充放電回路３１と、制御回路３２と、キャパシタＣsとを有する。充放電回路３１は、キャパシタＣsの充放電を行う。制御回路３２は、充放電回路３１を制御する。充放電回路３１は、キャパシタＣsの充電を制御する第１スイッチング素子Ｑ１と、キャパシタＣsの放電を制御する第２スイッチング素子Ｑ２を有する。制御回路３２は、画素データＤＡＴＡ又は表示タイミング信号の少なくとも一方に基づいて、第１スイッチング素子Ｑ１及び第２スイッチング素子Ｑ２の少なくとも一方のオン又はオフを制御する第３スイッチング素子Ｑ３を有する。

　第１スイッチング素子Ｑ１は、例えば図４のＮＭＯＳトランジスタＱ１である。第２スイッチング素子Ｑ２は、例えば図４のＮＭＯＳトランジスタＱ２である。第３スイッチング素子は、例えば図４のＮＭＯＳトランジスタＱ３～Ｑ６である。

　第１～第５の具体例による画素回路２３は、高耐圧のトランジスタと低耐圧のトランジスタを有するため、高耐圧のトランジスタだけで画素回路２３を構成するよりも、回路面積を縮小でき、かつ消費電力を削減できる。また、充放電回路（画素電極駆動回路）３１内の第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２の導電型を同一にすることで、バルク構造にした場合に単一極性のウェル領域だけを設ければよくなり、さらなる回路面積の削減が図れる。

　第１～第５の具体例による画素回路２３内の各トランジスタは、ＭＯＳトランジスタでもよいし、バイポーラトランジスタでもよい。

　（本開示による表示装置１及び電子機器の適用例）
　（第１適用例）
　本開示による表示装置１及び電子機器５０は、種々の用途に用いることができる。図１０Ａ及び図１０Ｂは本開示による表示装置１を備えた電子機器５０の第１適用例である乗物１００の内部の構成を示す図である。図１０Ａは乗物１００の後方から前方にかけての乗物１００の内部の様子を示す図、図１０Ｂは乗物１００の斜め後方から斜め前方にかけての乗物１００の内部の様子を示す図である。

　図１０Ａ及び図１０Ｂの乗物１００は、センターディスプレイ１０１と、コンソールディスプレイ１０２と、ヘッドアップディスプレイ１０３と、デジタルリアミラー１０４と、ステアリングホイールディスプレイ１０５と、リアエンタテイメントディスプレイ１０６とを有する。

　センターディスプレイ１０１は、ダッシュボード１０７上の運転席１０８及び助手席１０９に対向する場所に配置されている。図１０では、運転席１０８側から助手席１０９側まで延びる横長形状のセンターディスプレイ１０１の例を示すが、センターディスプレイ１０１の画面サイズや配置場所は任意である。センターディスプレイ１０１には、種々のセンサで検知された情報を表示可能である。具体的な一例として、センターディスプレイ１０１には、イメージセンサで撮影した撮影画像、ＴｏＦセンサで計測された乗物前方や側方の障害物までの距離画像、赤外線センサで検出された乗客の体温などを表示可能である。センターディスプレイ１０１は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。

　安全関連情報は、居眠り検知、よそ見検知、同乗している子供のいたずら検知、シートベルト装着有無、乗員の置き去り検知などの情報であり、例えばセンターディスプレイ１０１の裏面側に重ねて配置されたセンサにて検知される情報である。操作関連情報は、センサを用いて乗員の操作に関するジェスチャを検知する。検知されるジェスチャは、乗物１００内の種々の設備の操作を含んでいてもよい。例えば、空調設備、ナビゲーション装置、ＡＶ装置、照明装置等の操作を検知する。ライフログは、乗員全員のライフログを含む。例えば、ライフログは、乗車中の各乗員の行動記録を含む。ライフログを取得及び保存することで、事故時に乗員がどのような状態であったかを確認できる。健康関連情報は、温度センサを用いて乗員の体温を検知し、検知した体温に基づいて乗員の健康状態を推測する。あるいは、イメージセンサを用いて乗員の顔を撮像し、撮像した顔の表情から乗員の健康状態を推測してもよい。さらに、乗員に対して自動音声で会話を行って、乗員の回答内容に基づいて乗員の健康状態を推測してもよい。認証／識別関連情報は、センサを用いて顔認証を行うキーレスエントリ機能や、顔識別でシート高さや位置の自動調整機能などを含む。エンタテイメント関連情報は、センサを用いて乗員によるＡＶ装置の操作情報を検出する機能や、センサで乗員の顔を認識して、乗員に適したコンテンツをＡＶ装置にて提供する機能などを含む。

　コンソールディスプレイ１０２は、例えばライフログ情報の表示に用いることができる。コンソールディスプレイ１０２は、運転席１０８と助手席１０９の間のセンターコンソール１１０のシフトレバー１１１の近くに配置されている。コンソールディスプレイ１０２にも、種々のセンサで検知された情報を表示可能である。また、コンソールディスプレイ１０２には、イメージセンサで撮像された車両周辺の画像を表示してもよいし、車両周辺の障害物までの距離画像を表示してもよい。

　ヘッドアップディスプレイ１０３は、運転席１０８の前方のフロントガラス１１２の奥に仮想的に表示される。ヘッドアップディスプレイ１０３は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。ヘッドアップディスプレイ１０３は、運転席１０８の正面に仮想的に配置されることが多いため、乗物１００の速度や燃料（バッテリ）残量などの乗物１００の操作に直接関連する情報を表示するのに適している。

　デジタルリアミラー１０４は、乗物１００の後方を表示できるだけでなく、後部座席の乗員の様子も表示できるため、デジタルリアミラー１０４の裏面側に重ねてセンサを配置することで、例えばライフログ情報の表示に用いることができる。

　ステアリングホイールディスプレイ１０５は、乗物１００のハンドル１１３の中心付近に配置されている。ステアリングホイールディスプレイ１０５は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。特に、ステアリングホイールディスプレイ１０５は、運転者の手の近くにあるため、運転者の体温等のライフログ情報を表示したり、ＡＶ装置や空調設備等の操作に関する情報などを表示するのに適している。

　リアエンタテイメントディスプレイ１０６は、運転席１０８や助手席１０９の背面側に取り付けられており、後部座席の乗員が視聴するためのものである。リアエンタテイメントディスプレイ１０６は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。特に、リアエンタテイメントディスプレイ１０６は、後部座席の乗員の目の前にあるため、後部座席の乗員に関連する情報が表示される。例えば、ＡＶ装置や空調設備の操作に関する情報を表示したり、後部座席の乗員の体温等を温度センサで計測した結果を表示してもよい。

　上述したように、表示装置１の裏面側に重ねてセンサを配置することで、周囲に存在する物体までの距離を計測することができる。光学的な距離計測の手法には、大きく分けて、受動型と能動型がある。受動型は、センサから物体に光を投光せずに、物体からの光を受光して距離計測を行うものである。受動型には、レンズ焦点法、ステレオ法、及び単眼視法などがある。能動型は、物体に光を投光して、物体からの反射光をセンサで受光して距離計測を行うものである。能動型には、光レーダ方式、アクティブステレオ方式、照度差ステレオ法、モアレトポグラフィ法、干渉法などがある。本開示による表示装置１は、これらのどの方式の距離計測にも適用可能である。本開示による表示装置１の裏面側に重ねて配置されるセンサを用いることで、上述した受動型又は能動型の距離計測を行うことができる。

　（第２適用例）
　本開示による表示装置１は、乗物で用いられる種々のディスプレイに適用されるだけでなく、種々の電子機器５０に搭載されるディスプレイにも適用可能である。

　図１１Ａは電子機器５０の第２適用例であるデジタルカメラ１２０の正面図、図１１Ｂはデジタルカメラ１２０の背面図である。図１１Ａ及び図１１Ｂのデジタルカメラ１２０は、レンズ１２１を交換可能な一眼レフカメラの例を示しているが、レンズ１２１を交換できないカメラにも適用可能である。

　図１１Ａ及び図１１Ｂのカメラは、撮影者がカメラボディ１２２のグリップ１２３を把持した状態で電子ビューファインダ１２４を覗いて構図を決めて、焦点調節を行った状態でシャッタ１２５を押すと、カメラ内のメモリに撮影データが保存される。カメラの背面側には、図１１Ｂに示すように、撮影データ等やライブ画像等を表示するモニタ画面１２６と、電子ビューファインダ１２４とが設けられている。また、カメラの上面には、シャッタ速度や露出値などの設定情報を表示するサブ画面が設けられる場合もある。

　カメラに用いられるモニタ画面１２６、電子ビューファインダ１２４、サブ画面等の裏面側に重ねてセンサを配置することで、本開示による表示装置１として用いることができる。

　（第３適用例）
　本開示による表示装置１は、ヘッドマウントディスプレイ（以下、ＨＭＤと呼ぶ）にも適用可能である。ＨＭＤは、ＶＲ（Virtual Reality）、ＡＲ（Augmented Reality）、ＭＲ（Mixed Reality）、又はＳＲ（Substitutional Reality）等に利用されることができる。

　図１２Ａは電子機器５０の第３適用例であるＨＭＤ１３０の外観図である。図１２ＡのＨＭＤ１３０は、人間の目を覆うように装着するための装着部材１３１を有する。この装着部材１３１は例えば人間の耳に引っ掛けて固定される。ＨＭＤ１３０の内側には表示装置１３２が設けられており、ＨＭＤ１３０の装着者はこの表示装置１３２にて立体映像等を視認できる。ＨＭＤ１３０は例えば無線通信機能と加速度センサなどを備えており、装着者の姿勢やジェスチャなどに応じて、表示装置１３２に表示される立体映像等を切り換えることができる。

　また、ＨＭＤ１３０にカメラを設けて、装着者の周囲の画像を撮影し、カメラの撮影画像とコンピュータで生成した画像とを合成した画像を表示装置１３２で表示してもよい。例えば、ＨＭＤ１３０の装着者が視認する表示装置１３２の裏面側に重ねてカメラを配置して、このカメラで装着者の目の周辺を撮影し、その撮影画像をＨＭＤ１３０の外表面に設けた別のディスプレイに表示することで、装着者の周囲にいる人間は、装着者の顔の表情や目の動きをリアルタイムに把握可能となる。

　なお、ＨＭＤ１３０には種々のタイプが考えられる。例えば、図１２Ｂのように、本開示による表示装置１は、メガネ１３４に種々の情報を映し出すスマートグラス１３０ａにも適用可能である。図１２Ｂのスマートグラス１３０ａは、本体部１３５と、アーム部１３６と、鏡筒部１３７とを有する。本体部１３５はアーム部１３６に接続されている。本体部１３５は、メガネ１３４に着脱可能とされている。本体部１３５は、スマートグラス１３０ａの動作を制御するための制御基板や表示部を内蔵している。本体部１３５と鏡筒部１３７は、アーム部１３６を介して互いに連結されている。鏡筒部１３７は、本体部１３５からアーム部１３６を介して出射される画像光を、メガネ１３４のレンズ１３８側に出射する。この画像光は、レンズ１３８を通して人間の目に入る。図１２Ｂのスマートグラス１３０ａの装着者は、通常のメガネと同様に、周囲の状況だけでなく、鏡筒部１３７から出射された種々の情報を合わせて視認できる。

　（第４適用例）
　本開示による表示装置１は、テレビジョン装置（以下、ＴＶ）にも適用可能である。最近のＴＶは、小型化の観点及び意匠デザイン性の観点から、額縁をできるだけ小さくする傾向にある。このため、視聴者を撮影するカメラをＴＶに設ける場合には、ＴＶの表示パネルの裏面側に重ねて配置するのが望ましい。

　図１３は電子機器５０の第４適用例であるＴＶ１４０の外観図である。図１３のＴＶ１４０は、額縁が極小化されており、正面側のほぼ全域が表示エリアとなっている。ＴＶ１４０には視聴者を撮影するためのカメラ等のセンサが内蔵されていてもよい。

　（第５適用例）
　本開示による表示装置１は、スマートフォンや携帯電話にも適用可能である。図１４は電子機器５０の第５適用例であるスマートフォン１５０の外観図である。図１４の例では、電子機器５０の外形サイズの近くまで表示面１ｚが広がっており、表示面１ｚの周囲にあるベゼル１ｙの幅を数ｍｍ以下にしている。通常、ベゼル１ｙには、フロントカメラが搭載されることが多いが、表示面１ｚの例えば略中央部の裏面側にフロントカメラとして機能するイメージセンサモジュールを配置してもよい。このように、フロントカメラを表示面１ｚの裏面側に設けることで、ベゼル１ｙにフロントカメラを配置する必要がなくなり、ベゼル１ｙの幅を狭めることができる。

　なお、本技術は以下のような構成を取ることができる。
　（１）複数の画素を備え、
　前記画素は、表示素子と、前記表示素子に供給される電圧を制御する画素回路と、を有し、
　前記画素回路は、
　前記表示素子に供給される電圧に応じた電荷を保持するキャパシタと、
　前記キャパシタの充放電を行う充放電回路と、
　前記充放電回路を制御する制御回路と、を有し、
　前記充放電回路は、
　前記キャパシタの充電を制御する第１スイッチング素子と、
　前記キャパシタの放電を制御する第２スイッチング素子と、を有し、
　前記制御回路は、画素データ又は表示タイミング信号の少なくとも一方に基づいて、前記第１スイッチング素子及び前記第２スイッチング素子の少なくとも一方のオン又はオフを制御する第３スイッチング素子を有する、表示装置。
　（２）前記第１スイッチング素子及び前記第２スイッチング素子は、同一の耐圧及び同一の導電型を有する、（１）に記載の表示装置。
　（３）前記充放電回路内の前記第１スイッチング素子及び前記第２スイッチング素子は、第１耐圧を有し、
　前記制御回路内の前記第３スイッチング素子は、前記第１耐圧よりも低い第２耐圧を有する、（１）又は（２）に記載の表示装置。
　（４）前記第１スイッチング素子、前記第２スイッチング素子、及び前記第３スイッチング素子は、第１基準電圧ノードと第２基準電圧ノードとの間にカスコード接続されており、
　前記キャパシタは、前記第１スイッチング素子及び前記第２スイッチング素子の接続ノードと、前記第２基準電圧ノードとの間に接続される、（１）又は（２）に記載の表示装置。
　（５）前記第３スイッチング素子は、前記第１スイッチング素子及び前記第２スイッチング素子と同一の耐圧及び同一の導電型を有する、（４）に記載の表示装置。
　（６）前記第３スイッチング素子は、前記第１スイッチング素子及び前記第２スイッチング素子とは異なる耐圧で、かつ同一の導電型を有する、（４）に記載の表示装置。
　（７）前記第１スイッチング素子及び前記第２スイッチング素子は、第１基準電圧ノードと第２基準電圧ノードとの間にカスコード接続されており、
　前記キャパシタは、前記第１スイッチング素子及び前記第２スイッチング素子の接続ノードと、前記第２基準電圧ノードとの間に接続される、（１）乃至（３）のいずれか一項に記載の表示装置。
　（８）前記制御回路は、前記画素データ及び前記表示タイミング信号に基づいて、前記第１スイッチング素子及び前記第２スイッチング素子の少なくとも一方のゲートに入力される制御信号を生成する、（１）乃至（７）のいずれか一項に記載の表示装置。
　（９）前記第１スイッチング素子及び前記第２スイッチング素子のいずれか一方のゲートには、プリチャージ信号が入力され、他方のゲートには、前記制御信号が入力される、（８）に記載の表示装置。
　（１０）前記プリチャージ信号の電圧振幅は、前記制御信号の電圧振幅よりも大きい、（９）に記載の表示装置。
　（１１）前記プリチャージ信号の電圧振幅は、前記画素データ及び前記表示タイミング信号の電圧振幅よりも大きい、（９）又は（１０）に記載の表示装置。
　（１２）前記第１スイッチング素子又は前記第２スイッチング素子の閾値電圧を考慮に入れて前記プリチャージ信号の電圧レベルを設定する第１駆動回路を備える、（９）乃至（１１）のいずれか一項に記載の表示装置。
　（１３）前記第１スイッチング素子及び前記第２スイッチング素子はＮ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタであり、
　前記第１スイッチング素子のドレインは、第１基準電圧ノードに接続されており、
　前記キャパシタの一端は、前記第１スイッチング素子のソースに接続されており、
　前記第１駆動回路は、前記キャパシタの充電時に前記第１スイッチング素子のソースが前記第１基準電圧ノードと同じ電圧レベルになるように、前記プリチャージ信号の電圧レベルを前記第１基準電圧ノードの電圧よりも前記閾値電圧だけ高い電圧に設定する、（１２）に記載の表示装置。
　（１４）前記第１スイッチング素子及び前記第２スイッチング素子はＰ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタであり、
　前記第１スイッチング素子のソースは、第１基準電圧ノードに接続されており、
　前記第２スイッチング素子のドレインは、第２基準電圧ノードに接続されており、
　前記キャパシタの一端は、前記第１スイッチング素子のドレインに接続されており、
　前記第１駆動回路は、前記キャパシタの放電時に前記第１スイッチング素子のドレインが前記第２基準電圧ノードと同じ電圧レベルになるように、前記プリチャージ信号の電圧レベルを前記第２基準電圧ノードの電圧よりも前記閾値電圧だけ低い電圧に設定する、（１２）に記載の表示装置。
　（１５）前記第１駆動回路は、前記制御回路の電圧振幅よりも大きな電圧振幅を有する前記プリチャージ信号と、前記制御回路の電圧振幅と同程度の電圧振幅を有する前記表示タイミング信号とを前記制御回路に入力する、（１２）乃至（１４）のいずれか一項に記載の表示装置。
　（１６）前記充放電回路は、
　前記第１スイッチング素子のゲートに接続されるダイオード又はダイオード接続されたトランジスタと、
　前記ダイオード又はダイオード接続されたトランジスタを介して前記第１スイッチング素子のゲートに前記プリチャージ信号が入力されることにより生じる前記キャパシタの充電電圧の低下を補償する補償回路と、を有する、（９）乃至（１１）のいずれか一項に記載の表示装置。
　（１７）第１基準電圧ノードの第１基準電圧と第２基準電圧ノードの第２基準電圧とは、互いに電圧極性が逆の電圧であり、
　前記第１スイッチング素子のゲートに供給されるプリチャージ信号と、前記表示タイミング信号とは、互いに電圧極性が逆の信号である、（１）又は（３）に記載の表示装置。
　（１８）前記第１スイッチング素子のゲートに供給されるプリチャージ信号と、前記画素データとは、電圧極性が逆であり、
　前記制御回路には、前記第１基準電圧又は前記第２基準電圧と、前記第１基準電圧及び前記第２基準電圧の中間電圧とが供給される、（１７）に記載の表示装置。
　（１９）前記第１スイッチング素子及び前記第２スイッチング素子は、同一の耐圧及び互いに異なる導電型を有する、（１６）又は（１７）に記載の表示装置。

　本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。

　１　表示装置、１ｙ　ベゼル、１ｚ　表示面、２　画素アレイ部、３　水平駆動回路、４　垂直駆動回路、５　レベルシフタ、６　タイミング生成器、８　ＬＶＤＳ伝送部、９　サーマルダイオード、１０　表示システム、１１　光源、１２　ダイクロイックミラー、１３　ダイクロイックミラー、１４　全反射ミラー、１５　偏光ビームスプリッタ、１６　偏光ビームスプリッタ、１７　偏光ビームスプリッタ、１８　合成プリズム、１９　投射レンズ、２０　スクリーン、２１Ｂ　液晶ライトバルブ、２１Ｇ　液晶ライトバルブ、２１Ｒ　液晶ライトバルブ、２２　画素、２３　画素回路、２４　メモリ、２４ａ　インバータ、２４ｂ　インバータ、２５　ＮＭＯＳトランジスタ、２６　ＮＭＯＳトランジスタ、２７　画素電極、３１　充放電回路（画素電極駆動回路）、３２　制御回路、３３　補償回路、５０　電子機器、１００　乗物、１０１　センターディスプレイ、１０２　コンソールディスプレイ、１０３　ヘッドアップディスプレイ、１０４　デジタルリアミラー、１０５　ステアリングホイールディスプレイ、１０６　リアエンタテイメントディスプレイ、１０７　ダッシュボード、１０８　運転席、１０９　助手席、１１０　センターコンソール、１１１　シフトレバー、１１２　フロントガラス、１１３　ハンドル、１２０　デジタルカメラ、１２１　レンズ、１２２　カメラボディ、１２３　グリップ、１２４　電子ビューファインダ、１２５　シャッタ、１２６　モニタ画面、１３０ａ　スマートグラス、１３１　装着部材、１３２　表示装置、１３４　メガネ、１３５　本体部、１３６　アーム部、１３７　鏡筒部、１３８　レンズ、１５０　スマートフォン

Claims (19)

1. 　複数の画素を備え、
   　前記画素は、表示素子と、前記表示素子に供給される電圧を制御する画素回路と、を有し、
   　前記画素回路は、
   　前記表示素子に供給される電圧に応じた電荷を保持するキャパシタと、
   　前記キャパシタの充放電を行う充放電回路と、
   　前記充放電回路を制御する制御回路と、を有し、
   　前記充放電回路は、
   　前記キャパシタの充電を制御する第１スイッチング素子と、
   　前記キャパシタの放電を制御する第２スイッチング素子と、を有し、
   　前記制御回路は、画素データ又は表示タイミング信号の少なくとも一方に基づいて、前記第１スイッチング素子及び前記第２スイッチング素子の少なくとも一方のオン又はオフを制御する第３スイッチング素子を有する、表示装置。
2. 　前記第１スイッチング素子及び前記第２スイッチング素子は、同一の耐圧及び同一の導電型を有する、請求項１に記載の表示装置。
3. 　前記充放電回路内の前記第１スイッチング素子及び前記第２スイッチング素子は、第１耐圧を有し、
   　前記制御回路内の前記第３スイッチング素子は、前記第１耐圧よりも低い第２耐圧を有する、請求項１に記載の表示装置。
4. 　前記第１スイッチング素子、前記第２スイッチング素子、及び前記第３スイッチング素子は、第１基準電圧ノードと第２基準電圧ノードとの間にカスコード接続されており、
   　前記キャパシタは、前記第１スイッチング素子及び前記第２スイッチング素子の接続ノードと、前記第２基準電圧ノードとの間に接続される、請求項１に記載の表示装置。
5. 　前記第３スイッチング素子は、前記第１スイッチング素子及び前記第２スイッチング素子と同一の耐圧及び同一の導電型を有する、請求項４に記載の表示装置。
6. 　前記第３スイッチング素子は、前記第１スイッチング素子及び前記第２スイッチング素子とは異なる耐圧で、かつ同一の導電型を有する、請求項４に記載の表示装置。
7. 　前記第１スイッチング素子及び前記第２スイッチング素子は、第１基準電圧ノードと第２基準電圧ノードとの間にカスコード接続されており、
   　前記キャパシタは、前記第１スイッチング素子及び前記第２スイッチング素子の接続ノードと、前記第２基準電圧ノードとの間に接続される、請求項１に記載の表示装置。
8. 　前記制御回路は、前記画素データ及び前記表示タイミング信号に基づいて、前記第１スイッチング素子及び前記第２スイッチング素子の少なくとも一方のゲートに入力される制御信号を生成する、請求項１に記載の表示装置。
9. 　前記第１スイッチング素子及び前記第２スイッチング素子のいずれか一方のゲートには、プリチャージ信号が入力され、他方のゲートには、前記制御信号が入力される、請求項８に記載の表示装置。
10. 　前記プリチャージ信号の電圧振幅は、前記制御信号の電圧振幅よりも大きい、請求項９に記載の表示装置。
11. 　前記プリチャージ信号の電圧振幅は、前記画素データ及び前記表示タイミング信号の電圧振幅よりも大きい、請求項９に記載の表示装置。
12. 　前記第１スイッチング素子又は前記第２スイッチング素子の閾値電圧を考慮に入れて前記プリチャージ信号の電圧レベルを設定する第１駆動回路を備える、請求項９に記載の表示装置。
13. 　前記第１スイッチング素子及び前記第２スイッチング素子はＮ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタであり、
    　前記第１スイッチング素子のドレインは、第１基準電圧ノードに接続されており、
    　前記キャパシタの一端は、前記第１スイッチング素子のソースに接続されており、
    　前記第１駆動回路は、前記キャパシタの充電時に前記第１スイッチング素子のソースが前記第１基準電圧ノードと同じ電圧レベルになるように、前記プリチャージ信号の電圧レベルを前記第１基準電圧ノードの電圧よりも前記閾値電圧だけ高い電圧に設定する、請求項１２に記載の表示装置。
14. 　前記第１スイッチング素子及び前記第２スイッチング素子はＰ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタであり、
    　前記第１スイッチング素子のソースは、第１基準電圧ノードに接続されており、
    　前記第２スイッチング素子のドレインは、第２基準電圧ノードに接続されており、
    　前記キャパシタの一端は、前記第１スイッチング素子のドレインに接続されており、
    　前記第１駆動回路は、前記キャパシタの放電時に前記第１スイッチング素子のドレインが前記第２基準電圧ノードと同じ電圧レベルになるように、前記プリチャージ信号の電圧レベルを前記第２基準電圧ノードの電圧よりも前記閾値電圧だけ低い電圧に設定する、請求項１２に記載の表示装置。
15. 　前記第１駆動回路は、前記制御回路の電圧振幅よりも大きな電圧振幅を有する前記プリチャージ信号と、前記制御回路の電圧振幅と同程度の電圧振幅を有する前記表示タイミング信号とを前記制御回路に入力する、請求項１２に記載の表示装置。
16. 　前記充放電回路は、
    　前記第１スイッチング素子のゲートに接続されるダイオード又はダイオード接続されたトランジスタと、
    　前記ダイオード又はダイオード接続されたトランジスタを介して前記第１スイッチング素子のゲートに前記プリチャージ信号が入力されることにより生じる前記キャパシタの充電電圧の低下を補償する補償回路と、を有する、請求項９に記載の表示装置。
17. 　第１基準電圧ノードの第１基準電圧と第２基準電圧ノードの第２基準電圧とは、互いに電圧極性が逆の電圧であり、
    　前記第１スイッチング素子のゲートに供給されるプリチャージ信号と、前記表示タイミング信号とは、互いに電圧極性が逆の信号である、請求項１に記載の表示装置。
18. 　前記第１スイッチング素子のゲートに供給されるプリチャージ信号と、前記画素データとは、電圧極性が逆であり、
    　前記制御回路には、前記第１基準電圧又は前記第２基準電圧と、前記第１基準電圧及び前記第２基準電圧の中間電圧とが供給される、請求項１７に記載の表示装置。
19. 　前記第１スイッチング素子及び前記第２スイッチング素子は、同一の耐圧及び互いに異なる導電型を有する、請求項１６に記載の表示装置。

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