WO2023127167A1 - 表示装置 - Google Patents

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WO2023127167A1
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昌弘 三谷
浩三 中村
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    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element

Definitions

  • Patent Document 1 requires control of the precharge transistor and control for increasing the potential of the storage capacitor line, so there is a problem that the circuit configuration becomes complicated. .
  • one conduction terminal of the switching transistor is connected to the channel region of the drive transistor that supplies the drive current to the light-emitting display element, and the other conduction terminal is connected to the voltage supply line.
  • FIG. 1 is a block diagram showing the overall configuration of an organic EL display device according to a first embodiment
  • FIG. 2 is a circuit diagram showing the configuration of a pixel circuit included in the organic EL display device according to the first embodiment
  • FIG. FIG. 4 is a diagram showing a layout pattern of driving transistors and switching transistors of the pixel circuit shown in FIG. 3 and their vicinity
  • 5 is a cross-sectional view of the layout pattern shown in FIG. 4, more specifically, (A) is a cross-sectional view of the drive transistor along the arrow AA' shown in FIG. 4, and (B) is the arrow shown in FIG. FIG.
  • FIG. 14 is a plan view showing a driving transistor, a switching transistor, and a switching transistor of the pixel circuit shown in FIG. 13 and layout patterns in the vicinity thereof;
  • 15 is a cross-sectional view of the layout pattern shown in FIG. 14, more specifically, (A) is a cross-sectional view of the drive transistor T4 along the arrow AA' shown in FIG.
  • FIG. 15 is a cross-sectional view of the switching transistor along line BB', and
  • FIG. 15C is a cross-sectional view of the switching transistor along arrow line CC' shown in FIG. 14;
  • FIG. 11 is a circuit diagram showing the configuration of a pixel circuit included in an organic EL display device according to a fourth embodiment;
  • the first initialization transistor T1 has a gate terminal connected to the previous scanning line Sj-1, and is provided between the gate terminal of the driving transistor T4 and the initialization line Vini.
  • the first initialization transistor T1 becomes conductive when the previous scan line Sj-1 becomes active, and initializes the potential Vng of the node N_G by applying the initialization potential Vini to the node N_G.
  • the initialization potential Vini is applied to the gate terminal of the drive transistor T4.
  • the first initialization transistor T1 and the compensation transistor T2 employ a dual gate structure in order to reduce leakage current.
  • the light emission control transistor T6 has a gate terminal connected to the emission line Ej and is provided between the drive transistor T4 and the second initialization transistor T7.
  • the emission control transistor T6 conducts the second conduction terminal of the drive transistor T4 and the organic EL element OLED according to the selection of the emission line Ej. As a result, a drive current whose current value is controlled by the drive transistor T4 is supplied from the drive transistor T4 to the organic EL element OLED.
  • a common power supply line (not shown) for each pixel circuit 11 is arranged on the display panel 10 . More specifically, a power supply line for supplying an H-level voltage ELVDD for driving an organic EL element (also referred to as a “light-emitting display element”) to be described later (hereinafter referred to as an “H-level power supply line” and having the same sign as the H-level potential). ELVDD) and a power supply line for supplying an L-level voltage ELVSS for driving the organic EL elements (hereinafter referred to as an "L-level power supply line” and denoted by the symbol ELVSS, which is the same as the L-level potential). . Further, an initialization line (represented by the symbol Vini as well as the initialization potential) for supplying an initialization potential Vini for an initialization operation to be described later is arranged. These potentials are supplied from a power supply circuit (not shown).
  • FIG. 4 is a diagram showing a layout pattern of the drive transistor T4 and the switching transistor T8 of the pixel circuit 11 and their vicinity.
  • the layout pattern and the explanation of the cross-sectional views that follow instead of the "gate terminal,”"sourceterminal,””drainterminal,” and “body terminal” used in the above circuit explanation, “gate “electrode”, “source region”, “drain region” and “channel region”.
  • an IGZO film can be used for transistors (T1, T2, T7, etc.) for which leakage current is desired to be reduced, and an LTPS film can be used for transistors (T3, T4, T5, T6) that require high drive capability.
  • transistors T1, T2, T7, etc.
  • LTPS film can be used for transistors (T3, T4, T5, T6) that require high drive capability.
  • the semiconductor layer having the above-described configuration that constitutes the transistor is also used in each of the embodiments described below.
  • the switching transistor T8 is also of p-channel type, and the source region 81 and the drain region 83 are normally formed of p-type regions doped with p-type impurities.
  • the n-type region (which may be an n+ type or intrinsic type region) doped with type impurities, and the drain region 83 may be a p+ type region doped with p-type impurities.
  • Channel region 82 is an n-type region.
  • the source region 81 is connected to the channel region 42 of the drive transistor T4. On the channel region 82, there is formed a projecting portion PR branching from the main body portion BY with the gate insulating film GI interposed therebetween and extending to function as a gate electrode.
  • the drain region 83 is connected to the initialization line Vini.
  • the potential of the emission line Ej changes from H level to L level.
  • the light emission control transistor T6 and the power supply transistor T5 are turned on, and a current flows from the H level power supply line ELVDD through the power supply transistor T5, the drive transistor T4, and the light emission control transistor T6 in order, and the current is supplied to the organic EL element OLED. supplied.
  • the drive transistor T4 controls the current flowing through the power supply transistor T5 by the white display voltage Vdata (W) written to the node N_G, and supplies the current to the organic EL element OLED.
  • the organic EL element OLED emits light, and the pixel circuit 11 displays a white image. Thereafter, current continues to flow through the organic EL element OLED until time t7, and the pixel circuit 11 continues to display a white image.
  • the pixel circuit 11 is discharged to the initialization line Vini through the switching transistor T8.
  • carriers (current) are induced in the channel region 42 according to the M-level data voltage written to the node N_G. Therefore, generation of an afterimage due to trapped holes is suppressed.
  • the write transistor T3 and the compensation transistor T2 are turned off.
  • the potential of the emission line Ej changes from H level to L level.
  • the power supply transistor T5 and the light emission control transistor T6 are turned on, and current is supplied from the H level power supply line ELVDD to the organic EL element OLED through the power supply transistor T5, the driving transistor T4, and the light emission control transistor T6 in this order.
  • the drive transistor T4 controls the current flowing from the H level power supply line ELVDD through the power supply transistor T5 by the gray display data voltage written to the node N_G.
  • the data voltage applied to the data line Di changes from H level to M level.
  • the potential of the scanning line Sj changes from the H level to the L level during the period until time t9.
  • the write transistor T3 and the compensation transistor T2 are turned on, the M level data voltage is written to the node N_G, and the threshold value compensation of the drive transistor T4 is performed.
  • -Vbody Vdata(W)+Vth(T4)-Vbody Therefore, the conditions for turning on the switching transistor T8 are as follows. Vth(T8)>Vdata(W)+Vth(T4)-Vbody (2)
  • the threshold voltage Vth (T4) of the driving transistor T4, the threshold voltage Vth (T8) of the switching transistor T8, and the white display voltage Vdata (W) that satisfy the above equation (2) are applied. set.
  • the trap level of the channel region 42 of the drive transistor T4 becomes positive. Holes are trapped.
  • the driving transistor T4 supplies a driving current corresponding to the data voltage to the organic EL element OLED.
  • the switching transistor T8 is turned on. As a result, the holes trapped in the trap level of the channel region 42 of the drive transistor T4 are discharged to the initialization line Vini through the switching transistor T8.
  • a semiconductor layer 90 (also referred to as a “second semiconductor layer”) forming the switching transistor T9 extending downward in FIG. 11 extends from the channel region 42 of the driving transistor T4.
  • a source region 91 (also referred to as a “first source region”), a channel region 92 (also referred to as a “second channel region”), and a drain region 93 (also referred to as a “second drain region”) are arranged in this order from the side closer to the ing.
  • a source region 91 of the switching transistor T9 is connected to the channel region 42 of the driving transistor T4, and a drain region 93 is connected to the H level power supply line ELVDD.
  • the node N_G functions as a gate electrode of the driving transistor T4 and also functions as a storage capacitor Cst for charging the data voltage.
  • the node N_G includes a rectangular body portion BY covering the channel region 42 of the driving transistor T4, and a protrusion PR branching from the body portion BY and extending over the channel region 92 of the switching transistor T9.
  • the body portion BY functions as a gate electrode that controls the drive current flowing through the drive transistor T4, and also functions as the first terminal of the storage capacitor Cst for charging the data voltage.
  • the protrusion PR functions as a gate electrode that controls the current flowing through the switching transistor T9.
  • the transistor T9 is turned on when the data voltage written to the node N_G becomes H level, and is trapped in the trap level of the interface between the channel region 42 and the gate insulating film and the crystal grain boundary. The electrons are discharged to the H level power supply line ELVDD through the transistor T9. As a result, in the next frame, the afterimage phenomenon caused by the trapped electrons is suppressed.
  • the pixel circuit 12 in the pixel circuit 12 according to this embodiment shown in FIG. It is discharged to the H level power supply line ELVDD through the switching transistor T8. At time t8 of the next frame, carriers (current) are induced in the channel region 42 according to the M-level data voltage written to the node N_G. Therefore, the generation of afterimages due to trapped electrons is suppressed.
  • the write transistor T3 and the compensation transistor T2 are turned off.
  • the data voltage applied to the data line Di changes from L level to M level.
  • the potential of the scanning line Sj changes from the H level to the L level during the period until time t9.
  • the write transistor T3 and the compensation transistor T2 are turned on, the M level data voltage is written to the node N_G, and the threshold value compensation of the drive transistor T4 is performed.
  • FIG. 14 is a plan view showing the layout pattern of the driving transistor T4, the switching transistor T8, the switching transistor T9, and their vicinity.
  • a semiconductor layer 40 also referred to as a “first semiconductor layer” that forms the drive transistor T4 is the same as in the first and second embodiments, and therefore description thereof is omitted.
  • Two semiconductor layers 80 and 90 (collectively referred to as "second semiconductor layers") extending downward from the channel region 42 of the drive transistor T4 are formed.
  • the data voltage (more precisely, data after threshold compensation) written in the storage capacitor Cst in the data writing period immediately before that is voltage), that is, the data voltage corresponding to the luminance (display luminance) of the organic EL element OLED in the light emission period is applied to the gate terminal (node N_G) of the driving transistor T4, and is applied to the gate terminal of the p-channel switching transistor T8.
  • the voltage of the connected emission line Ej is at L level. Therefore, when a voltage corresponding to display luminance is applied to the gate terminal of the drive transistor T4, the p-channel switching transistor T8 is turned on.
  • FIG. 19 is a circuit diagram showing the configuration of the pixel circuit 16 included in the organic EL display device.
  • the drain terminals of the switching transistors T8 and T9 are connected to the L level initialization line Vini and the H level power supply line ELVDD, respectively.
  • the wiring that connects these drain terminals is not limited to the wiring described above, and may be wiring that maintains the H level and L level voltages during the light emission period or a period close thereto.
  • An example of an organic EL display device having such a configuration will be described below as a seventh embodiment.
  • FIG. 20 is a circuit diagram of the pixel circuit 18 according to this embodiment.
  • the timing chart of the pixel circuit 18 is the same as the timing charts shown in FIGS. 6 and 7 used in the explanation of the first to third embodiments, so the explanation thereof will be omitted.
  • FIG. 20 in order to sufficiently discharge the carriers (electrons) trapped in the driving transistor T4, a period from time t3, which is the start time of the light emission period, to time t7, which is the end time of the light emission period, or a period close thereto, It is desirable that each drain terminal is connected to a wiring functioning as a constant voltage supply line. Therefore, the drain terminal of the n-channel switching transistor T9 is connected to the scanning line Sj which is at H level during the light emission period. As a result, electrons trapped in the driving transistor T4 can be discharged to the scanning line Sj through the switching transistor T9.

Abstract

有機ＥＬ素子ＯＬＥＤを備えた表示装置において、ｐチャネル型の駆動トランジスタＴ４のチャネル領域に導通端子が接続されたｐチャネル型スイッチングトランジスタＴ８を設ける。これにより、表示装置に白表示の画像を表示したときに、駆動トランジスタＴ４のチャネル領域のトラップ準位にトラップされた正孔を、スイッチングトランジスタＴ８を介して初期化線Ｖｉｎｉに抜き取る。その結果、駆動トランジスタＴ４にはデータ電圧に応じた駆動電流が流れるので、直後のフレームでグレー表示の画像を表示しても残像が視認されることはない。

Description

表示装置
　以下の開示は、表示装置に関し、より詳しくは、有機ＥＬ素子などの電流によって駆動される発光表示素子を備えた表示装置に関する。
　薄型、高画質、低消費電力などの特徴を備えた表示装置として、液晶表示装置に代わって有機ＥＬ（Organic Electro Luminescence）表示装置が近年注目を集めており、現在その開発が活発に進められている。有機ＥＬ表示装置の表示パネルには、複数個の画素回路がマトリクス状に配置されている。各画素回路に含まれる有機ＥＬ素子が、入力されたデータ信号に応じた輝度で発光したり消灯したりすることによって、画像が表示パネルに表示される。
　しかし、例えば表示パネルに、市松模様のような明暗の輝度差が大きい画像が表示され続けると、次の画面に切り替わった際に、元に表示されていた画像が残像として視聴者に視認される場合がある。画像の輝度が白表示からグレー表示に変化する場合、白表示の際に駆動トランジスタのチャネル領域とゲート絶縁膜との界面や結晶粒界のトラップ準位にトラップされたキャリアによって、グレー表示において駆動トランジスタに流れる電流の電流値は、本来流れるべき電流値よりも小さくなる。その結果、表示される画像の輝度が低下し、残像として視聴者に視認されるという問題があった。
　特許文献１に開示された表示装置では、直前のフレームにおいて、画素回路に高輝度（白表示）の画像を表すデータ信号が書き込まれるときに、駆動トランジスタに流れるキャリアがそのゲート絶縁膜中にトラップされ、トラップされたキャリアが駆動用ＴＦＴのしきい値電圧を変動させることがある。この場合、次フレームで表示すべき画像を表示するための電流値とは異なる電流値の電流が駆動用トランジスタに流れ、残像が発生する。
　そこで、特許文献１では、データ信号が書き込まれる前に、駆動用ＴＦＴのゲートの電位を上昇させることにより、ゲート絶縁膜にトラップされているキャリアをゲート絶縁膜からソースまたはドレインに引き抜く。これにより、駆動用ＴＦＴの電気的特性を初期化して、残像の発生を抑制している。
日本の特開２００６－２５１４５５号公報
　しかし、特許文献１に記載された表示装置は、プリチャージ用トランジスタの制御や、保持容量線の電位を上昇させるための制御が必要になるので、回路構成が複雑になるという問題点があった。
　そこで、本願は、回路構成を複雑にすることなく、有機ＥＬ素子を発光させる発光期間に、チャネル領域のトラップ準位にトラップされているキャリアを放電させることによって、残像の発生を抑制する表示装置を提供することを目的とする。
　ある局面は、表示すべき画像を表すデータ信号を与えるための複数本のデータ線と、前記複数本のデータ線と交差する複数本の走査線と、前記複数本のデータ線と前記複数本の走査線との交差点にそれぞれ配置された複数個の画素回路と、所定の電圧を各画素回路に供給する定電圧供給線とを備える表示装置であって、
　各画素回路は、
　　前記複数のデータ線のいずれか１つに対応するとともに前記複数の走査線のいずれか１つに対応し、
　　供給される電流の量に応じた輝度で発光する発光表示素子と、容量素子と、前記容量素子の一端に接続された制御端子を有し前記容量素子に書き込まれた電圧に応じて前記発光表示素子への供給電流の量を制御する駆動トランジスタと、前記駆動トランジスタのチャネル領域に接続された第１導通端子と前記定電圧供給線に接続された第２導通端子とを有するスイッチングトランジスタとを備え、
　　対応する走査線がアクティブのときに対応するデータ線の電圧を前記駆動トランジスタの前記制御端子に与えて前記容量素子に書き込み、少なくとも、前記駆動トランジスタの前記制御端子に表示輝度の最大値または最小値に対応する電圧が与えられているときに、前記スイッチングトランジスタをオン状態とするように構成されている。
　ある局面によれば、発光表示素子に駆動電流を供給する駆動トランジスタのチャネル領域に、スイッチングトランジスタの一方の導通端子が接続され、他方の導通端子は電圧供給線に接続されている。このような画素回路に高い輝度の画像を表示するために、駆動トランジスタに大きな電流を流すと、そのチャネル領域のトラップ準位にキャリアがトラップされる。このとき、スイッチングトランジスタもオンするようにしておくと、電圧供給線の電界によって、駆動トランジスタのトラップ準位にトラップされているキャリアが放出される。放出されたキャリアはスイッチングトランジスタを通って電圧供給線に抜き取られるので、チャネル領域にトラップされているキャリアが少なくなる。このため、駆動トランジスタに流れる駆動電流はトラップされたキャリアの影響を受けることがなくなり、データ信号に応じた電流が発光表示素子に供給される。これにより、現フレームにおいて高輝度の画像が表示されていた領域に、次フレームにおいてより低輝度の画像を表示するデータ信号が与えられると、データ信号に応じた本来の輝度の画像が表示される。その結果、データ信号に応じた輝度よりも低輝度または高輝度の画像として表示される残像が視認されなくなる。
基礎検討で使用した画素回路の構成を示す回路図である。 第１の実施形態に係る有機ＥＬ表示装置の全体構成を示すブロック図である。 第１の実施形態に係る有機ＥＬ表示装置に含まれる画素回路の構成を示す回路図である。 図３に示す画素回路の駆動トランジスタおよびスイッチングトランジスタおよびそれらの近傍のレイアウトパターンを示す図である。 図４に示すレイアウトパターンの断面図であり、より詳しくは（Ａ）は図４に示す矢線Ａ－Ａ’に沿った駆動トランジスタの断面図であり、（Ｂ）は図４に示す矢線Ｂ－Ｂ’に沿ったスイッチングトランジスタの断面図である。 図３に示す画素回路に白表示電圧が書き込まれる場合の当該画素回路の動作を示すタイミングチャートである。 図３に示す画素回路に黒表示電圧が書き込まれる場合の当該画素回路の動作を示すタイミングチャートである。 駆動トランジスタのチャネル領域と、当該チャネル領域に接続されたｎ型のソース領域を有するスイッチングトランジスタのバンドを表す図である。 駆動トランジスタのチャネル領域と、当該チャネル領域に接続されたｐ型のソース領域を有するスイッチングトランジスタのバンドを表す図である。 第２の実施形態に係る有機ＥＬ表示装置に含まれる画素回路の構成を示す回路図である。 図１０に示す画素回路の駆動トランジスタおよびスイッチングトランジスタおよびそれらの近傍のレイアウトパターンを示す平面図である。 図１１に示すレイアウトパターンの断面図であり、より詳しくは、（Ａ）は図１１に示す矢線Ａ－Ａ’に沿った駆動トランジスタの断面図であり、（Ｂ）は図１１に示す矢線Ｃ－Ｃ’に沿ったスイッチングトランジスタの断面図である。 第３の実施形態に係る有機ＥＬ表示装置に含まれる画素回路の構成を示す回路図である。 図１３に示す画素回路の駆動トランジスタ、スイッチングトランジスタ、およびスイッチングトランジスタおよびそれらの近傍のレイアウトパターンを示す平面図である。 図１４に示すレイアウトパターンの断面図であり、より詳しくは（Ａ）は図１４に示す矢線Ａ－Ａ’に沿った駆動トランジスタＴ４の断面図であり、（Ｂ）は図１４に示す矢線Ｂ－Ｂ’に沿ったスイッチングトランジスタの断面図であり、（Ｃ）は図１４に示す矢線Ｃ－Ｃ’に沿ったスイッチングトランジスタの断面図である。 第４の実施形態に係る有機ＥＬ表示装置に含まれる画素回路の構成を示す回路図である。 第５の実施形態に係る有機ＥＬ表示装置に含まれる画素回路の構成を示す回路図である。 第６の実施形態に係る有機ＥＬ表示装置に含まれる画素回路の構成を示す回路図である。 第７の実施形態に係る有機ＥＬ表示装置に含まれる画素回路の構成を示す回路図である。 第８の実施形態に係る有機ＥＬ表示装置に含まれる画素回路の構成を示す回路図である。
　本発明に係る各実施形態について説明する前に、基礎検討として、内部補償回路を備えた画素回路の構成および残像が発生する理由を説明する。なお、本明細書において「接続」とは、特に断らない限り、「電気的に接続された状態」を意味し、本発明の要旨を逸脱しない範囲において、直接的な接続を意味する場合のみならず、間接的な接続を意味する場合も含む。
＜１．基礎検討＞
＜１．１　画素回路の構成＞
　従来の有機ＥＬ表示装置の表示パネルに配置されている内部補償回路を備えた画素回路１５の構成について説明する。図１は、表示パネル１０に配置された画素回路１５の構成を示す回路図である。図１に示すように、画素回路１５は、１個の有機ＥＬ素子ＯＬＥＤ、７個のｐチャネル型のトランジスタＴ１～Ｔ７、および１個のストレージキャパシタＣｓｔ（「容量素子」ともいう）を備えている。より詳細には、画素回路１５は、第１初期化トランジスタＴ１、補償トランジスタＴ２、書込トランジスタＴ３、駆動トランジスタＴ４、電源供給トランジスタＴ５、発光制御トランジスタＴ６、および第２初期化トランジスタＴ７を含んでいる。
　駆動トランジスタＴ４は、ゲート端子（「制御端子」ともいう）、第１導通端子、および第２導通端子を有している。駆動トランジスタＴ４の第１導通端子は、電源供給トランジスタＴ５を介してＨレベル電源線ＥＬＶＤＤ（「電圧供給線」、「正電圧供給線」または「高電圧供給線」ともいう）に接続される導通端子であり、第２導通端子は、発光制御トランジスタＴ６を介して有機ＥＬ素子ＯＬＥＤに接続される導通端子である。駆動トランジスタＴ４では、キャリアである正孔が第１導通端子から第２導通端子に流れる場合には、第１導通端子がソース端子になり、第２導通端子がドレイン端子になる。
　画素回路１５が形成された基板には、走査線Ｓｊ（１≦ｊ≦ｎの整数）、前走査線Ｓｊ－１（「ディスチャージ線」ともいう）、エミッション線Ｅｊ、データ線Ｄｉ（１≦ｉ≦ｍの整数）、Ｈレベル電源線ＥＬＶＤＤ、Ｌレベル電源線ＥＬＶＳＳ（「定電圧供給線」、「負電圧供給線」または「低電圧供給線」ともいう）、および初期化線Ｖｉｎｉ（「定電圧供給線」ともいう）が配設されている。書込トランジスタＴ３は、ゲート端子が走査線Ｓｊに接続され、ソース端子がデータ線Ｄｉに接続されており、走査線Ｓｊの選択に応じてデータ線Ｄｉに供給されたデータ信号を駆動トランジスタＴ４の第１導通端子に供給する。
　駆動トランジスタＴ４の第１導通端子は、書込トランジスタＴ３のドレイン端子に接続され、ゲート端子はノードＮ＿Ｇに接続されている。ノードＮ＿Ｇは、後述する補償トランジスタＴ２の第２導通端子と、ストレージキャパシタＣｓｔの第１端子とが接続された節点であり、ノードＮ＿Ｇに与えられるデータ信号の電圧によってストレージキャパシタＣｓｔが充電される。駆動トランジスタＴ４は、ストレージキャパシタＣｓｔに充電されたデータ信号に応じた電圧（「データ電圧」ともいう）によって決まる駆動電流を有機ＥＬ素子ＯＬＥＤに供給する。なお、上記のようなデータ電圧によるストレージキャパシタＣｓｔの充電は、“データ電圧のストレージキャパシタＣｓｔへの書き込み”または“データ電圧のノードＮ＿Ｇへの書き込み”を意味する。
　補償トランジスタＴ２は、駆動トランジスタＴ４のゲート端子と第２導通端子との間に設けられている。補償トランジスタＴ２のゲート端子は走査線Ｓｊに接続されている。補償トランジスタＴ２は、走査線Ｓｊがアクティブになれば導通し、駆動トランジスタＴ４をダイオード接続する。これにより、ノードＮ＿Ｇの電位Ｖｎｇは、次式（１）に示すように、データ電圧よりも駆動トランジスタＴ４のしきい値電圧の絶対値｜Ｖｔｈ｜だけ低くなる。ノードＮ＿Ｇの電位Ｖｎｇは、ゲート電圧として駆動トランジスタＴ４のゲート端子に与えられる。
　　　　　Ｖｎｇ＝Ｖｄａｔａ－｜Ｖｔｈ｜　…　（１）
ここで、Ｖｄａｔａはデータ電圧であり、Ｖｔｈは駆動トランジスタＴ４のしきい値電圧であり、ｐチャネル型のトランジスタではＶｔｈ＜０、Ｎチャネル型のトランジスタではＶｔｈ＞０である。
　第１初期化トランジスタＴ１は、ゲート端子が前走査線Ｓｊ－１に接続され、駆動トランジスタＴ４のゲート端子と初期化線Ｖｉｎｉとの間に設けられている。第１初期化トランジスタＴ１は、前走査線Ｓｊ－１がアクティブになれば導通し、ノードＮ＿Ｇに初期化電位Ｖｉｎｉを与えることによってノードＮ＿Ｇの電位Ｖｎｇを初期化する。これにより、駆動トランジスタＴ４のゲート端子に初期化電位Ｖｉｎｉが与えられる。なお、第１初期化トランジスタＴ１と補償トランジスタＴ２は、リーク電流を少なくするためにデュアルゲート構造を採用している。
　電源供給トランジスタＴ５は、ゲート端子がエミッション線Ｅｊに接続され、Ｈレベル電源線ＥＬＶＤＤと駆動トランジスタＴ４の第１導通端子との間に設けられている。電源供給トランジスタＴ５はエミッション線Ｅｊがアクティブになれば導通して、Ｈレベル電圧ＥＬＶＤＤを駆動トランジスタＴ４の第１導通端子に供給する。
　発光制御トランジスタＴ６は、ゲート端子がエミッション線Ｅｊに接続され、駆動トランジスタＴ４と第２初期化トランジスタＴ７との間に設けられている。発光制御トランジスタＴ６は、エミッション線Ｅｊの選択に応じて駆動トランジスタＴ４の第２導通端子と有機ＥＬ素子ＯＬＥＤとを導通させる。これにより、駆動トランジスタＴ４によって電流値を制御された駆動電流が駆動トランジスタＴ４から有機ＥＬ素子ＯＬＥＤに供給される。
　第２初期化トランジスタＴ７は、ゲート端子が走査線Ｓｊに接続され、有機ＥＬ素子ＯＬＥＤのアノードと初期化線Ｖｉｎｉとの間に設けられている。第２初期化トランジスタＴ７は、走査線Ｓｊが選択されたときに初期化信号ＤＩＳを有機ＥＬ素子ＯＬＥＤのアノードに与え、アノードの電位を初期化する。
　ストレージキャパシタＣｓｔの第１端子はノードＮ＿Ｇに接続され、第２端子はＨレベル電源線ＥＬＶＤＤに接続されている。ストレージキャパシタＣｓｔは、第１初期化トランジスタＴ１と補償トランジスタＴ２とがオフしたときのノードＮ＿Ｇの電位Ｖｎｇを保持する。
　有機ＥＬ素子ＯＬＥＤは、アノード（有機ＥＬ素子ＯＬＥＤの一端）が発光制御トランジスタＴ６を介して駆動トランジスタＴ４の第２導通端子に接続され、カソード（有機ＥＬ素子ＯＬＥＤの他端）がＬレベル電源線ＥＬＶＳＳに接続されており、駆動トランジスタＴ４によって制御された駆動電流が供給されるとその電流値に応じた輝度で発光する。
＜１．２　残像現象＞
　駆動トランジスタＴ４がＰチャネル型の場合に、黒表示された画面の一部に白色のボックスパターンを一定期間表示させた後に、画面全体をグレー表示にする。このとき、白色のボックスパターンが表示されていた領域の輝度は、周囲のグレー表示領域の輝度よりも低くなる。このような輝度が低下したボックスパターンは、残像として視聴者に視認される。
　輝度が低下したボックスパターンが残像として視認される時間は、白色のボックスパターンが表示されていた時間が長いほど長くなる。例えば、白色のボックスパターンが表示されていた時間が６０秒のときには、残像が消失するまでに３０秒程度の時間を要する。
　このような残像は以下のようなメカニズムによって発生すると考えられる。白色のボックスパターンを表示する現フレームにおいて、ｐチャネル型の駆動トランジスタＴ４のチャネル領域４２とゲート絶縁膜との界面および結晶粒界に形成されたトラップ準位に正孔がトラップされる。トラップされた正孔は、現フレームにおいて表示されていた白色のボックスパターンが次フレームにおいてグレー表示に切り替わっても、トラップ準位からすぐに放出されず、しばらくトラップ準位に留まる。このため、次フレームにおいて、駆動トランジスタＴ４のゲート端子にグレー表示のデータ電圧を印加しても、駆動トランジスタＴ４を通って有機ＥＬ素子ＯＬＥＤに供給される電流の電流値は、データ電圧によって決まる電流値よりも小さくなる。その結果、白表示のボックスパターンが表示されていた領域の輝度は、周囲のグレー表示の輝度よりも低くなる。このような輝度の低い領域は、トラップ準位にトラップされている正孔がすべて放出されるまで残像として視聴者に視認される。
　そこで、白表示がされているときに、駆動トランジスタＴ４のチャネル領域４２とゲート絶縁膜との界面および結晶粒界に存在するトラップ準位にトラップされている正孔を速やかに放出させることができれば、残像を短時間で消失させることができる。このため、以下に説明する第１～第３の各実施形態において、トラップ準位にトラップされている正孔を放出させて、残像を速やかに消失させる画素回路の構成とその動作を説明する。
＜２．第１の実施形態＞
＜２．１　有機ＥＬ表示装置の構成＞
　図２は、第１の実施形態に係る有機ＥＬ表示装置の全体構成を示すブロック図である。図２に示すように、有機ＥＬ表示装置（単に「表示装置」ともいう）は、表示パネル１０、表示制御回路２０、データ線ドライバ３０、走査線ドライバ５０、およびエミッション線ドライバ６０を備えている。図２に示す有機ＥＬ表示装置は、データ線ドライバ３０から各データ線にデータ信号を直接供給する。本実施形態では、データ線ドライバ３０によりデータ線駆動回路が実現され、走査線ドライバ５０により走査線駆動回路が実現され、エミッション線ドライバ６０により発光制御線駆動回路が実現されている。
　表示パネル１０には、ｍ（ｍは２以上の整数）本のデータ線Ｄ１～Ｄｍと、ｎ＋１（ｎは２以上の整数）本の走査線Ｓ０～Ｓｎが配置されている。また、表示パネル１０には、ｍ本のデータ線Ｄ１～Ｄｍとｎ本の走査線Ｓ１～Ｓｎとの交差点にそれぞれ対応して、ｍ×ｎ個の画素回路１１が設けられている。したがって、各画素回路１１は、ｍ本のデータ線Ｄ１～Ｄｍのいずれか１つに対応するとともに、ｎ本の走査線Ｓ１～Ｓｎのいずれか１つに対応する。なお、後述の図３に示すように、各画素回路１１には、対応する走査線Ｓｊに加えて、当該対応する走査線Ｓｊの直前の走査線Ｓj-1も接続されている（１≦ｊ≦ｎ）。各画素回路１１において、対応する走査線Ｓｊはデータ電圧の書込の制御に使用され、直前の走査線Ｓj-1はデータ電圧の初期化（後述のノードＮ＿Ｇの電位の初期化）の制御に使用される（詳細は後述）。
　表示パネル１０には、さらにｎ本の走査線Ｓ１～Ｓｎと平行に、ｎ本の発光制御線としてのエミッション線Ｅ１～Ｅｎが配置されている。ｍ本のデータ線Ｄ１～Ｄｍは、ｎ本の走査線Ｓ１～Ｓｎおよびｎ本のエミッション線Ｅ１～Ｅｎとそれぞれ交差するように配設され、それぞれデータ線ドライバ３０に接続されている。ｎ本の走査線Ｓ１～Ｓｎは走査線ドライバ５０に接続されている。ｎ本のエミッション線Ｅ１～Ｅｎはエミッション線ドライバ６０に接続されている。ｎ本のエミッション線Ｅ１～Ｅｎはｎ本の走査線Ｓ１～Ｓｎにそれぞれ対応し、各画素回路１１は、ｎ本のエミッション線Ｅ１～Ｅｎのいずれか１つに対応する。
　また、表示パネル１０には、各画素回路１１に共通の電源線（不図示）が配置されている。より詳細には、後述の有機ＥＬ素子（「発光表示素子」ともいう）を駆動するためのＨレベル電圧ＥＬＶＤＤを供給する電源線（以下「Ｈレベル電源線」といい、Ｈレベル電位と同じく符号ＥＬＶＤＤで表す。）および有機ＥＬ素子を駆動するためのＬレベル電圧ＥＬＶＳＳを供給する電源線（以下「Ｌレベル電源線」といい、Ｌレベル電位と同じく符号ＥＬＶＳＳで表す。）が配置されている。さらに、後述の初期化動作のための初期化電位Ｖｉｎｉを供給する初期化線（初期化電位と同じく符号Ｖｉｎｉで表す。）が配置されている。これらの電位は、図示しない電源回路から供給される。
　表示制御回路２０は、データ線ドライバ３０、走査線ドライバ５０、およびエミッション線ドライバ６０に各種制御信号を出力する。より詳細には、表示制御回路２０は、データ線ドライバ３０にデータスタートパルスＤＳＰ、データクロックＤＣＫ、表示データＤＡ、およびラッチパルスＬＰを出力する。表示制御回路２０はまた、走査線ドライバ５０に走査スタートパルスＳＳＰおよび走査クロックＳＣＫを出力する。表示制御回路２０はさらに、エミッション線ドライバ６０にエミッションスタートパルスＥＳＰおよびエミッションクロックＥＣＫを出力する。
　データ線ドライバ３０は、図示しないｍビットのシフトレジスタ、サンプリング回路、ラッチ回路、およびｍ個のＤ／Ａコンバータなどを含んでいる。シフトレジスタは、互いに縦続接続されたｍ個の双安定回路を有し、初段に供給されたデータスタートパルスＤＳＰをデータクロックＤＣＫに同期して転送し、各段からサンプリングパルスを出力する。サンプリングパルスの出力タイミングに合わせて、サンプリング回路に表示データＤＡが供給される。サンプリング回路は、サンプリングパルスに従って表示データＤＡを記憶する。サンプリング回路に１行分の表示データＤＡが記憶されると、表示制御回路２０はラッチ回路に対してラッチパルスＬＰを出力する。ラッチ回路は、ラッチパルスＬＰを受け取ると、サンプリング回路に記憶された表示データＤＡを保持する。Ｄ／Ａコンバータは、データ線ドライバ３０のｍ個の出力端子（不図示）にそれぞれ接続されたｍ本のデータ線Ｄ１～Ｄｍに対応して設けられており、ラッチ回路に保持された表示データＤＡをアナログ信号電圧であるデータ信号に変換し、得られたデータ信号をデータ線Ｄ１～Ｄｍにそれぞれ出力する。
　走査線ドライバ５０は、ｎ本の走査線Ｓ１～Ｓｎを駆動する。より詳細には、走査線ドライバ５０は、図示しないシフトレジスタおよびバッファなどを含んでいる。シフトレジスタは、走査クロックＳＣＫに同期して走査スタートパルスＳＳＰを順に転送する。シフトレジスタの各段からの出力である走査信号は、バッファを経由して対応する走査線Ｓ１～Ｓｎに順次供給される。アクティブな（本実施形態ではローレベルの）走査信号により、走査線Ｓｊに接続されたｍ個の画素回路１１からなる画素が一括して選択される。
　エミッション線ドライバ６０は、ｎ本のエミッション線Ｅ１～Ｅｎを駆動する。より詳細には、エミッション線ドライバ６０は、図示しないシフトレジスタおよびバッファなどを含んでいる。シフトレジスタは、エミッションクロックＥＣＫに同期してエミッションスタートパルスＥＳＰを順に転送する。シフトレジスタの各段からの出力であるエミッション信号は、バッファを経由して対応するエミッション線Ｅｊ（ｊ＝１～ｎ）に供給される。
　図２には、一例として、走査線ドライバ５０を表示パネル１０の一端側（図２における、表示パネル１０の左側）に配置し、エミッション線ドライバ６０を表示パネル１０の他端側（図２における、表示パネル１０の右側）に配置した有機ＥＬ表示装置が示されているが、走査線ドライバ５０およびエミッション線ドライバ６０の配置はこれに限定されない。例えば、走査線ドライバ５０およびエミッション線ドライバ６０をいずれも表示パネル１０の両側に配置した両側入力構造であっても良い。また、データ線ドライバ３０の出力端子数を減らすために、データ線ドライバ３０と各画素回路１１との間にデマルチプレクサ部が設けられていても良い。この場合、データ線ドライバ３０は、デマルチプレクサ部を介して、出力したデータ信号を各データ線に供給するＳＳＤ（Source Shared Driving）と呼ばれる駆動方式で駆動する。
＜２．２　画素回路の構成＞
　表示パネル１０に形成された画素回路１１の構成について説明する。図３は、画素回路１１の構成を示す回路図である。図３に示す画素回路１１は、図１に示す画素回路１５に、さらにｐチャネル型スイッチングトランジスタＴ８が追加されている。スイッチングトランジスタＴ８のソース端子は駆動トランジスタＴ４のチャネル領域であるボディ端子（「ボディ端子Ｎ＿ｂｏｄｙ」ともいう）に接続され、ドレイン端子は負電位の初期化線Ｖｉｎｉに接続され、ゲート端子はノードＮ＿Ｇに接続されている。画素回路１１のその他の構成は画素回路１５の構成と同じであるので、それらの説明を省略する。
＜２．３　スイッチングトランジスタ近傍のレイアウトパターン＞
　図４は、画素回路１１の駆動トランジスタＴ４およびスイッチングトランジスタＴ８およびそれらの近傍のレイアウトパターンを示す図である。なお、以下で説明するレイアウトパターンの説明および断面図の説明において、上記回路の説明で使用した「ゲート端子」、「ソース端子」、「ドレイン端子」、「ボディ端子」の代わりに、それぞれ「ゲート電極」、「ソース領域」、「ドレイン領域」、「チャネル領域」と記載する。
　図４に示すように、駆動トランジスタＴ４を構成する半導体層４０（「第１半導体層」ともいう）は、ソース領域４１（「第１ソース領域」ともいう）と、チャネル領域４２（「第１チャネル領域」ともいう）と、ドレイン領域４３（「第１ドレイン領域」ともいう）とからなる。ソース領域４１は、書込トランジスタＴ３（不図示）と電源供給トランジスタＴ５（不図示）に接続されている。ドレイン領域４３は、補償トランジスタＴ２（不図示）と発光制御トランジスタＴ６（不図示）に接続され、さらに発光制御トランジスタＴ６（不図示）を介して、有機ＥＬ素子ＯＬＥＤのアノード電極（不図示）に接続されている。
　駆動トランジスタＴ４のチャネル領域４２（「第１チャネル領域」ともいう）から図４の下方に向かって、スイッチングトランジスタＴ８を構成する半導体層８０（「第２半導体層」ともいう）が延び、半導体層８０には駆動トランジスタＴ４のチャネル領域４２に近い側から順にソース領域８１（「第２ソース領域」ともいう）、チャネル領域８２（「第２チャネル領域」ともいう）およびドレイン領域８３（「第２ドレイン領域」ともいう）が配置されている。スイッチングトランジスタＴ８のソース領域８１は駆動トランジスタＴ４のチャネル領域に接続され，ドレイン領域８３は初期化線Ｖｉｎｉに接続されている。
　ノードＮ＿Ｇは、駆動トランジスタＴ４のゲート電極として機能するとともに、データ電圧を充電するためのストレージキャパシタＣｓｔの第１端子としても機能する。ノードＮ＿Ｇは駆動トランジスタＴ４のチャネル領域４２を覆う矩形形状の本体部ＢＹ（「節点本体部」ともいう）と、本体部ＢＹから分岐してスイッチングトランジスタＴ８のチャネル領域８２上まで延びる突起部ＰＲとからなる。本体部ＢＹは、駆動トランジスタＴ４に流れる駆動電流を制御するゲート電極として機能し、突起部ＰＲはスイッチングトランジスタＴ８に流れる電流を制御するゲート電極として機能する。
　なお、従来、トランジスタを構成する半導体層には、低温ポリシリコン（Low Temperature Polycrystalline Silicon：ＬＴＰＳ）膜が使用されていた。しかし、近年、下層に低温ポリシリコン膜、上層にＩＧＺＯ（酸化インジウムガリウム亜鉛）などの酸化物半導体膜を形成した２層の半導体層を有するＬＴＰＯ（Low Temperature Polycrystalline Oxide）技術が開発された。このため、本明細書に記載の各実施形態において、低温ポリシリコン膜の代わりに、ＬＴＰＯ技術を使用しても良い。これにより、例えば、リーク電流を少なくしたいトランジスタ（Ｔ１、Ｔ２、Ｔ７等）にはＩＧＺＯ膜を用い、駆動能力を必要とするトランジスタ（Ｔ３、Ｔ４、Ｔ５、Ｔ６）にはＬＴＰＳ膜を用いることで、二つの特徴を両立させた画素回路を形成することが出来る。なお、トランジスタを構成する上記構成の半導体層は、以下に説明する各実施形態でも使用される。
　図５は、図４に示すレイアウトパターンの断面図であり、より詳しくは、図５（Ａ）は図４に示す矢線Ａ－Ａ’に沿った駆動トランジスタＴ４の断面図であり、図５（Ｂ）は図４に示す矢線Ｂ－Ｂ’に沿ったスイッチングトランジスタＴ８の断面図である。駆動トランジスタＴ４はｐチャネル型であるため、図５（Ａ）に示すように、ソース領域４１およびドレイン領域４３はｐ型不純物がドープされたｐ＋領域であり、チャネル領域４２はｎ型領域である。チャネル領域４２上には、ゲート絶縁膜ＧＩを挟んで、ゲート電極として機能する本体部ＢＹが形成されている。
　スイッチングトランジスタＴ８もｐチャネル型であり、ソース領域８１およびドレイン領域８３はｐ型不純物がドープされたｐ型領域で通常形成されるが、図５（Ｂ）に示すように、ソース領域８１はｎ型不純物がドープされたｎ型領域（ｎ＋型またはイントリンシック型領域であってもよい）、ドレイン領域８３はｐ型不純物がドープされたｐ＋型領域としてもよい。チャネル領域８２はｎ型領域である。ソース領域８１は駆動トランジスタＴ４のチャネル領域４２に接続されている。チャネル領域８２上には、ゲート絶縁膜ＧＩを挟んで本体部ＢＹから分岐して延び、ゲート電極として機能する突起部ＰＲが形成されている。ドレイン領域８３は初期化線Ｖｉｎｉに接続されている。
＜２．４　画素回路の動作＞
　図６および図７は、画素回路１１の動作を示すタイミングチャートを示す図である。図６および図７に示すように、タイミングチャートは、時刻ｔ１までの前フレーム、時刻ｔ１からｔ７までの現フレーム、および時刻ｔ７以後の次フレームに分けられる。また、現フレームは、時刻ｔ１からｔ２までの初期化期間、時刻ｔ２からｔ３までのデータ書込期間、時刻ｔ３からｔ７までの発光期間に分けられる。
　前フレームの発光期間では、前走査線Ｓｊ－１および走査線ＳｊはＨレベル（ハイレベル）であり、エミッション線ＥｊはＬレベル（ローレベル）である。なお、データ線Ｄｉに印加されるデータ電圧のレベルは、最小の表示輝度を示すデータ電圧である黒表示電圧を表すＨレベル（ＶＧＨ）（「黒表示電圧」ともいう）から、最大の表示輝度を示すデータ電圧である白表示電圧を表すＬレベル（ＶＧＬ）（「白表示電圧」ともいう）までの値（それらの中間のレベルであってグレー表示電圧を表すＭレベル（ＶＧＭ）（「グレー表示電圧」ともいう）の電圧も含む）を取りうる。なお、本願では、簡易的な説明のためにデータ電圧のレベルを３つで表し、黒表示電圧に近い電圧はＨレベルに含まれ、白表示電圧に近い電圧はＬレベルに含まれ、黒表示電圧に近い電圧と、白表示電圧に近い電圧の間の電圧はＭレベルに含まれると仮定する。
　前フレームから現フレームになる時刻ｔ１においてエミッション線Ｅｊの電位がＬレベルからＨレベルに変化する。これにより、電源供給トランジスタＴ５と発光制御トランジスタＴ６がオフし、電流が駆動トランジスタＴ４に流れなくなる。その後、時刻ｔ２になるまでの期間において、前走査線Ｓｊ－１の電位がＨレベルからＬレベルに変化すると、第１初期化トランジスタＴ１はオンし、ノードＮ＿Ｇの電位Ｖｎｇは初期化電位Ｖｉｎｉになる。次に、前走査線Ｓｊ－１の電位がＬレベルからＨレベルに戻ると、第１初期化トランジスタＴ１はオフし、ノードＮ＿Ｇの電位Ｖｎｇは初期化電位Ｖｉｎｉを保持する。
＜２．４．１　データ電圧がＨレベル、ＭレベルまたはＬレベルからＬレベルに変化する場合＞
　以下では、図６に示すように、データ電圧が、時刻ｔ２において、Ｈレベル、ＭレベルまたはＬレベルのいずれかから、Ｌレベルに変化する場合について説明する。時刻ｔ２において、データ線Ｄｉに印加されるデータ電圧がＨレベル、ＭレベルまたはＬレベルのいずれかからＬレベルに変化する。その後、時刻ｔ３になるまでの期間において、走査線Ｓｊの電位がＨレベルからＬレベルに変化する。これにより、書込トランジスタＴ３および補償トランジスタＴ２がオンし、Ｌレベルのデータ電圧がノードＮ＿Ｇに書き込まれるとともに、駆動トランジスタＴ４のしきい値補償が行われる。次に、走査線Ｓｊの電位がＬレベルからＨレベルに戻ると、書込トランジスタＴ３および補償トランジスタＴ２はオフし、ノードＮ＿Ｇの電位Ｖｎｇは、次式で表される。
　　　　　　Ｖｎｇ＝Ｖｄａｔａ－｜Ｖｔｈ｜
　ここで、白表示電圧が駆動トランジスタＴ４のゲート電極に印加されると、チャネル領域４２のトラップ準位に正孔がトラップされていく。このトラップされた正孔に起因する残像が次フレームにおいて視聴者に視認される。しかし、本実施形態では、ノードＮ＿Ｇに書き込まれるデータ電圧がＬレベルになったときからトランジスタＴ８はオンし、チャネル領域４２とゲート絶縁膜との界面および結晶粒界のトラップ準位にトラップされている正孔がトランジスタＴ８を介して初期化線Ｖｉｎｉに放出されるようになる。その結果、次フレームにおいて、トラップされた正孔に起因する残像現象の発生が抑制される。
　時刻ｔ３において、エミッション線Ｅｊの電位がＨレベルからＬレベルに変化する。これにより、発光制御トランジスタＴ６と電源供給トランジスタＴ５がオンし、電流が、Ｈレベル電源線ＥＬＶＤＤから電源供給トランジスタＴ５、駆動トランジスタＴ４、発光制御トランジスタＴ６を順に通って、有機ＥＬ素子ＯＬＥＤに電流が供給される。このとき、駆動トランジスタＴ４は、電源供給トランジスタＴ５を通って流れる電流を、ノードＮ＿Ｇに書き込まれた白表示電圧Ｖｄａｔａ（Ｗ）によって制御して有機ＥＬ素子ＯＬＥＤに供給する。これにより、有機ＥＬ素子ＯＬＥＤが発光し、画素回路１１は白表示の画像を表示する。その後、時刻ｔ７まで有機ＥＬ素子ＯＬＥＤに電流が流れ続け、画素回路１１は白表示の画像を表示し続ける。
　時刻ｔ７から次フレームになる。時刻ｔ７において、エミッション線Ｅｊの電位がＬレベルからＨレベルに変化する。これにより、発光制御トランジスタＴ６と電源供給トランジスタＴ５がオフすることによって、電流が有機ＥＬ素子ＯＬＥＤに供給されなくなるので、有機ＥＬ素子ＯＬＥＤは消灯する。その後、時刻ｔ８までの期間において、前走査線Ｓｊ－１の電位がＨレベルからＬレベルに変化し、第１初期化トランジスタＴ１がオンする。これにより、ノードＮ＿Ｇの電位Ｖｎｇは初期化され、初期化電位Ｖｉｎｉになる。さらに、前走査線Ｓｊ－１の電位がＬレベルからＨレベルに戻り、第１初期化トランジスタＴ１がオフする。その結果、初期化電位ＶｉｎｉがノードＮ＿Ｇに保持される。
　時刻ｔ８において、データ線Ｄｉに印加されるデータ電圧がＬレベルからＭレベルに変化する。その後、時刻ｔ９になるまでの期間において、走査線Ｓｊの電位がＨレベルからＬレベルに変化する。これにより、書込トランジスタＴ３および補償トランジスタＴ２がオンし、Ｍレベルのデータ電圧がノードＮ＿Ｇに書き込まれるとともに、駆動トランジスタＴ４のしきい値補償が行われる。
　ここで、図１に示す従来の画素回路１５では、現フレームの時刻ｔ２～ｔ３の期間に、チャネル領域４２のトラップ準位に正孔がトラップされる。トラップされた正孔を積極的に放出する機構を備えていないため、時刻ｔ２以降、トラップされた正孔は放出されにくく（ｍsecオーダー以上の時定数に従ってゆっくりと放出され）残り続ける。このため、次のフレームの時刻ｔ８以降にチャネル領域４２に誘起されるキャリア（電流）は、ノードＮ＿Ｇに書き込まれたＭレベルのデータ電圧に対応したキャリア（電流）よりも少なくなる。その結果、視聴者は輝度が低下した画像（残像）を視認することになる。
　これに対して、図３に示す本実施形態に係る画素回路１１では、時刻ｔ２からｔ７までにおいて、スイッチングトランジスタＴ８をオンさせることによって、チャネル領域４２のトラップ準位にトラップされた正孔は、スイッチングトランジスタＴ８を通って初期化線Ｖｉｎｉに放電される。次のフレームの時刻ｔ８になると、チャネル領域４２には、ノードＮ＿Ｇに書き込まれたＭレベルのデータ電圧に応じたキャリア（電流）が誘起される。このため、トラップされた正孔に起因する残像の発生が抑制される。次に、時刻ｔ９になるまでの期間において、走査線Ｓｊの電位がＬレベルからＨレベルに戻ると、書込トランジスタＴ３および補償トランジスタＴ２はオフする。
　時刻ｔ９において、エミッション線Ｅｊの電位がＨレベルからＬレベルに変化する。これにより、電源供給トランジスタＴ５および発光制御トランジスタＴ６がオンし、電流が、Ｈレベル電源線ＥＬＶＤＤから電源供給トランジスタＴ５、駆動トランジスタＴ４、発光制御トランジスタＴ６を順に通って有機ＥＬ素子ＯＬＥＤに供給される。このとき、駆動トランジスタＴ４は、Ｈレベル電源線ＥＬＶＤＤから電源供給トランジスタＴ５を通って流れる電流を、ノードＮ＿Ｇに書き込まれたグレー表示のデータ電圧によって制御する。
　上記のように、データ電圧が時刻ｔ２において、Ｈレベル、ＭレベルまたはＬレベルのいずれかからＬレベルに変化する場合、画素回路１１では、現フレームの時刻ｔ３～ｔ７の期間に、スイッチングトランジスタＴ８がオンする。これにより、チャネル領域４２のトラップ準位にトラップされている正孔は、スイッチングトランジスタＴ８を通って初期化線Ｖｉｎｉに放電される。その結果、時刻ｔ８以降においては、チャネル領域４２に、所望のＭレベルのデータ電圧に応じたキャリア（電流）が誘起される。このようにして、残像現象が抑制されるので、有機ＥＬ素子ＯＬＥＤはデータ電圧に応じた輝度で発光し、画素回路１１は所望のグレー表示の画像を表示する。その後も有機ＥＬ素子ＯＬＥＤに所望の電流が流れ続けるので、有機ＥＬ素子ＯＬＥＤはデータ電圧に応じた所望の輝度で発光し続け、画素回路１１はグレー表示になる。
＜２．４．２　データ電圧がＨレベル、ＭレベルまたはＬレベルのいずれかからＨレベルに変化する場合＞
　次に、図７に示すように、時刻ｔ２において、データ電圧が、Ｈレベル、ＭレベルまたはＬレベルのいずれかからＨレベルに変化する場合について説明する。時刻ｔ２において、データ線Ｄｉに印加されるデータ電圧がＨレベル、ＭレベルまたはＬレベルのいずれかからＨレベルに変化する。その後、時刻ｔ３になるまでの期間において、走査線Ｓｊの電位がＨレベルからＬレベルに変化する。これにより、書込トランジスタＴ３および補償トランジスタＴ２がオンしてＨレベルのデータ電圧がノードＮ＿Ｇに書き込まれるとともに、駆動トランジスタＴ４のしきい値補償が行われる。次に、走査線Ｓｊの電位がＬレベルからＨレベルに戻ると、書込トランジスタＴ３および補償トランジスタＴ２はオフする。
　ここで、黒表示電圧が駆動トランジスタＴ４のゲート電極に印加されると、ノードＮ＿Ｇに書き込まれるデータ電圧がＨレベルになるので、スイッチングトランジスタＴ８はオフする。これにより、駆動トランジスタＴ４のチャネル領域４２は、初期化線Ｖｉｎｉから切り離された状態になる。なお、黒表示電圧の場合、トラップ準位にトラップされる正孔が少ないので、トラップされた正孔が初期化線Ｖｉｎｉに放電されなくても、それによる残像（輝度低下）はほとんど視認されないが、一方でトラップ準位にトラップされる電子の方が顕著になるので、それによる残像（輝度上昇）が視認されるようになる。また、黒表示電圧が印加されたときに、正孔を放電させるためだけなら、スイッチングトランジスタＴ８はｎチャネル型またはｐチャネル型のいずれであってもよい。
　時刻ｔ３から現フレームの発光期間になり、エミッション線Ｅｊの電位がＨレベルからＬレベルに変化する。これにより、電源供給トランジスタＴ５および発光制御トランジスタＴ６がオンし、電流が、Ｈレベル電源線ＥＬＶＤＤから電源供給トランジスタＴ５、駆動トランジスタＴ４、発光制御トランジスタＴ６を順に通って有機ＥＬ素子ＯＬＥＤに供給される。このとき、駆動トランジスタＴ４は、Ｈレベル電源線ＥＬＬＶＤＤから電源供給トランジスタＴ５を通って流れる電流を、ノードＮ＿Ｇに書き込まれた黒表示のデータ電圧によって制御する。これにより、有機ＥＬ素子ＯＬＥＤがデータ電圧に応じた輝度で発光し続け、画素回路１１は黒表示になる。
　時刻ｔ７から次フレームになる。時刻ｔ７において、エミッション線Ｅｊの電位がＬレベルからＨレベルに変化する。これにより、発光制御トランジスタＴ６と電源供給トランジスタＴ５がオフすることによって、電流が有機ＥＬ素子ＯＬＥＤに供給されなくなるので、有機ＥＬ素子ＯＬＥＤは消灯する。その後、時刻ｔ８までの期間において、前走査線Ｓｊ－１の電位がＨレベルからＬレベルに変化し、第１初期化トランジスタＴ１がオンする。これにより、ノードＮ＿Ｇの電位Ｖｎｇは初期化され、初期化電位Ｖｉｎｉになる。さらに、前走査線Ｓｊ－１の電位がＬレベルからＨレベルに戻り、第１初期化トランジスタＴ１がオフする。その結果、初期化電位ＶｉｎｉがノードＮ＿Ｇに保持される。
　時刻ｔ８において、データ線Ｄｉに印加されるデータ電圧がＨレベルからＭレベルに変化する。その後、時刻ｔ９になるまでの期間において、走査線Ｓｊの電位がＨレベルからＬレベルに変化する。これにより、書込トランジスタＴ３および補償トランジスタＴ２がオンし、Ｍレベルのデータ電圧がノードＮ＿Ｇに書き込まれるとともに、駆動トランジスタＴ４のしきい値補償が行われる。
　図１に示す従来の画素回路１５では、現フレームの時刻ｔ２～ｔ３の期間に、チャネル領域４２のトラップ準位に電子がトラップされる。トラップされた電子を積極的に放出する機構を備えていないため、時刻ｔ２以降、トラップされた電子は放出されにくく（ｍsecオーダー以上の時定数に従ってゆっくりと放出され）残り続ける。このため、次フレームの時刻ｔ８以降にチャネル領域４２に誘起されるキャリア（電流）は、ノードＮ＿Ｇに書き込まれたＭレベルのデータ電圧に対応したキャリア（電流）よりも多くなる。その結果、視聴者は輝度が上昇した画像（残像）を視認することになる。
　一方、図３に示す本実施形態に係る画素回路１１では、時刻ｔ２からｔ７までにおいて、スイッチングトランジスタＴ８がオンされるが、接続先の電源線が負電位である初期化線Ｖｉｎｉのため、チャネル領域４２のトラップ準位にトラップされた電子は、放電されずに残り続ける。このため、次フレームの時刻ｔ８以降にチャネル領域４２に誘起されるキャリア（電流）は、ノードＮ＿Ｇに書き込まれたＭレベルのデータ電圧に対応したキャリア（電流）よりも多くなる。その結果、従来の画素回路１５と同様に、視聴者は輝度が上昇した画像（残像）を視認することになる。次に、時刻ｔ９になるまでの期間において、走査線Ｓｊの電位がＬレベルからＨレベルに戻ると、書込トランジスタＴ３および補償トランジスタＴ２はオフする。
　時刻ｔ９において、エミッション線Ｅｊの電位がＨレベルからＬレベルに変化する。これにより、電源供給トランジスタＴ５および発光制御トランジスタＴ６がオンし、電流が、Ｈレベル電源線ＥＬＶＤＤから電源供給トランジスタＴ５、駆動トランジスタＴ４、発光制御トランジスタＴ６を順に通って有機ＥＬ素子ＯＬＥＤに供給される。このとき、駆動トランジスタＴ４は、Ｈレベル電源線ＥＬＶＤＤから電源供給トランジスタＴ５を通って流れる電流を、ノードＮ＿Ｇに書き込まれたグレー表示のデータ電圧によって制御する。
　上記のように、データ電圧が時刻ｔ２において、Ｈレベル、ＭレベルまたはＬレベルのいずれかからＨレベルに変化する場合、画素回路１１では、現フレームの時刻ｔ２～ｔ７の期間に、スイッチングトランジスタＴ８がオンするが、接続先の電源線が負電位である初期化線Ｖｉｎｉのため、チャネル領域４２のトラップ準位にトラップされた電子は、放電されずに残り続ける。その結果、次フレームの時刻ｔ８以降においては、チャネル領域４２に、所望のＭレベルのデータ電圧に対応したキャリア（電流）よりも大きなキャリア（電流）が誘起される。残像現象が抑制されないので、グレー表示に切り替えた瞬間は、有機ＥＬ素子ＯＬＥＤはデータ電圧以上の輝度で発光し、画素回路１１は所望のグレー表示よりも明るい画像を表示する。その後は、トラップされた電子が次第に（時定数に従ってゆっくりと）放出されるため、有機ＥＬ素子ＯＬＥＤは、数十秒かけて徐々に所望のＭレベルのデータ電圧に応じた所望の輝度に下がっていき、最終的には所望のグレー表示となり、残像は見えなくなる。
＜２．５　スイッチングトランジスタの動作＞
＜２．５．１　Ｌレベルの白表示電圧がノードＮ＿Ｇに書き込まれた場合＞
　現フレームにおいて、Ｌレベルの白表示電圧Ｖｄａｔａ（Ｗ）をノードＮ＿Ｇに書き込むことによって駆動トランジスタＴ４のしきい値補償をする際に、駆動トランジスタＴ４のチャネル領域のトラップ準位に正孔がトラップされる。そこで、トラップされている正孔をｐチャネル型スイッチングトランジスタＴ８を介して初期化線Ｖｉｎｉに放電させるためには、スイッチングトランジスタＴ８をオンさせる必要がある。ｐチャネル型のスイッチングトランジスタＴ８をオンさせるための条件は、
　　　　Ｖｔｈ（Ｔ８）＞Ｖｇｓ
である。ここで、Ｖｇｓは、スイッチングトランジスタＴ８のゲート・ソース間電圧であり、次式で表される。
　　　　Ｖｇｓ＝Ｖｎｇ－Ｖｂｏｄｙ
　　　　　　　＝Ｖｄａｔａ（Ｗ）－|Ｖｔｈ（Ｔ４）|－Ｖｂｏｄｙ
　　　　　　　＝Ｖｄａｔａ（Ｗ）＋Ｖｔｈ（Ｔ４）－Ｖｂｏｄｙ
したがって、スイッチングトランジスタＴ８をオンさせるための条件は次のようになる。
　　　　Ｖｔｈ（Ｔ８）＞Ｖｄａｔａ（Ｗ）＋Ｖｔｈ（Ｔ４）－Ｖｂｏｄｙ　…（２）
　スイッチングトランジスタＴ８をオンさせるために、上式（２）を満たす駆動トランジスタＴ４のしきい値電圧Ｖｔｈ（Ｔ４）、スイッチングトランジスタＴ８のしきい値電圧Ｖｔｈ（Ｔ８）および白表示電圧Ｖｄａｔａ（Ｗ）を設定する。
電圧設定の一例として、
　　　Ｖｄａｔａ（Ｗ）＝ ２Ｖ
　　　ＥＬＶＤＤ ＝ ４Ｖ
　　　ＥＬＶＳＳ ＝ －４Ｖ
　　　Ｖｏｌｅｄ ＝ ３Ｖ
　　　Ｖｂｏｄｙ ≒｛（ＥＬＶＤＤ－ＥＬＶＳＳ）―Ｖｏｌｅｄ｝/２
　　　　　　　　 ＝ ２．５Ｖ
　　　Ｖｉｎｉ＝ －３Ｖ
　　　Ｖｔｈ（Ｔ４）＝ －４Ｖ
　　　Ｖｔｈ（Ｔ８）＝ －２Ｖ
と設定した場合、式(２)の左辺は
　　　Ｖｔｈ（Ｔ８）＝ －２Ｖ
式（２）の右辺は
　　　Ｖｄａｔａ（Ｗ）＋Ｖｔｈ（Ｔ４）－Ｖｂｏｄｙ＝２Ｖ＋(－４Ｖ)－(２．５Ｖ)
　　　　　　　　　　　　　　　　　　　　　　　　　＝ －４．５Ｖ
となり、式（２）を満たす。したがって、スイッチングトランジスタＴ８がオンするので、駆動トランジスタＴ４のチャネル領域のトラップ準位にトラップされている正孔は、スイッチングトランジスタＴ８を介して初期化線Ｖｉｎｉに放電される。その結果、現フレームが白表示の場合、次フレームのグレー表示時には残像（白表示部が暗く見える）が発生しない。ただし、式（２）を満たさないしきい値電圧や電源電圧の設定であれば、スイッチングトランジスタＴ８がオンしないので、白表示であっても残像は発生しうる。
＜２．５．２　Ｈレベルの黒表示電圧がノードに書き込まれた場合＞
　現フレームにおいて、Ｈレベルの黒表示電圧Ｖｄａｔａ（Ｂ）が書き込まれたとき、駆動トランジスタＴ４のチャネル領域のトラップ準位に電子がトラップされる。このとき、ｐチャネル型のスイッチングトランジスタＴ８がオンする条件は、式（２）と同様に次式で表される。
　　　Ｖｔｈ（Ｔ８）＞Ｖｇｓ
ここで、
　　　Ｖｇｓ＝Ｖｎｇ－Ｖｂｏｄｙ
　　　　　　＝Ｖｄａｔａ（Ｂ）－|Ｖｔｈ（Ｔ４）|－Ｖｂｏｄｙ
　　　　　　＝Ｖｄａｔａ（Ｂ）＋Ｖｔｈ（Ｔ４）－Ｖｂｏｄｙ
である。したがって、スイッチングトランジスタＴ８がオンするための条件は次のようになる。
　　　Ｖｔｈ（Ｔ８）＞Ｖｄａｔａ（Ｂ）＋Ｖｔｈ（Ｔ４）－Ｖｂｏｄｙ　…（３）
電圧設定の一例として、
　　　Ｖｄａｔａ（Ｂ）＝ ５Ｖ
　    ＥＬＶＤＤ ＝ ４Ｖ
　　　ＥＬＶＳＳ ＝ －４Ｖ
　　　Ｖｏｌｅｄ ＝ ３Ｖ
　　　Ｖｂｏｄｙ ≒｛（ＥＬＶＤＤ－ＥＬＶＳＳ）―Ｖｏｌｅｄ｝/２
　　　　　　　　 ＝ ２．５Ｖ
　　　Ｖｉｎｉ＝ －３Ｖ
　　　Ｖｔｈ（Ｔ４）＝ －４Ｖ
　　　Ｖｔｈ（Ｔ８）＝ －２Ｖ
と設定した場合、式(３)の左辺は
　　　Ｖｔｈ（Ｔ８）＝ －２Ｖ
式（３）の右辺は
　　　Ｖｄａｔａ（Ｂ）＋Ｖｔｈ（Ｔ４）－Ｖｂｏｄｙ＝５Ｖ＋(－４Ｖ)－(２．５Ｖ)
　　　　　　　　　　　　　　　　　　　　　　　　　＝ －１．５Ｖ
となり、式（３）を満たさない。したがって、スイッチングトランジスタＴ８がオンしないので、駆動トランジスタＴ４のチャネル領域のトラップ準位にトラップされている電子は、スイッチングトランジスタＴ８を介して初期化線Ｖｉｎｉに放電されず、駆動トランジスタＴ４のチャネル領域にとどまる。その結果、現フレームが黒表示の場合、次フレームのグレー表示時には残像（黒表示部が明るく見える）が発生する。
＜２．６　駆動トランジスタのチャネル領域にトラップされた正孔を初期化線に放電させるためのバンド図＞
　駆動トランジスタＴ４がオンして駆動電流が流れているときに、チャネル領域４２にトラップされていた正孔がスイッチングトランジスタＴ８を介して初期化線Ｖｉｎｉに放電されることをバンド図を使用して説明する。図８および図９は、駆動トランジスタＴ４のチャネル領域４２と、チャネル領域４２に接続されたスイッチングトランジスタＴ８のバンドを表す図である。図８は、Ｔ８のソース領域８１がｎ型の場合の図であり、図９は、Ｔ８のソース領域８１がｐ型の場合の図である。
　まず、駆動トランジスタＴ４およびスイッチングトランジスタＴ８がオフしているときについて説明する。図８および図９に示すように、駆動トランジスタＴ４のチャネル領域４２、スイッチングトランジスタＴ８のチャネル領域８２はいずれもｎ型領域であり、Ｔ８がオフする電圧（Ｖｎｇ≧Ｖｔｈ（Ｔ８）＋Ｖｂｏｄｙ）が印加されている。この時、Ｔ４のチャネル領域は、フェルミレベルＥｆが真性フェルミレベルＥｉより上にあるので、正孔をトラップしていない。ｐ＋型のドレイン領域８３は、ｎ型のチャネル領域８２と接すると同時に、負電位である初期化線Ｖｉｎｉに接続されている。このため、ドレイン領域８３のフェルミレベルＥｆはチャネル領域のフェルミレベルＥｆよりも、逆バイアス電圧であるＶｉｎｉ分だけ高い。チャネル領域４２に正孔自体がトラップされていないので、Ｔ８のソース領域８１がｎ型かｐ型かに関わらず（図８および図９のいずれの場合であっても）、正孔はスイッチングトランジスタＴ８を介して初期化線Ｖｉｎｉに放電されない。
　次に、駆動トランジスタＴ４およびスイッチングトランジスタＴ８がオンしている場合について説明する。
　ノードＮ＿Ｇは、駆動トランジスタＴ４およびスイッチングトランジスタＴ８のゲート電極として機能しているので、トランジスタＴ４およびＴ８のゲート電極にＴ８がオンする電圧（Ｖｎｇ＜Ｖｔｈ（Ｔ８）＋Ｖｂｏｄｙ）が印加されると、チャネル領域４２およびチャネル領域８２のフェルミレベルＥｆは、真性フェルミレベルＥｉよりも小さくなって、導電型がｎ型からｐ型に反転する。この時のバンドの曲がり（導電型の反転）に伴って、Ｔ４のチャネル領域４２近傍のトラップ準位には正孔がトラップされる。図８に示すように、Ｔ８のソース領域８１がｎ型の場合、この領域が正孔に対してポテンシャル障壁となるので、電位的には、正孔はＶｉｎｉに流れにくくなるが、一方で、ソース領域８１の価電子帯にある多数キャリアである電子とは再結合しやすくなり、Ｔ４のチャネル領域近傍にトラップされた正孔は消失しやすくなる。また、図９に示すように、Ｔ８のソース領域がｐ型の場合は、この領域は正孔に対してポテンシャル障壁とならないので、Ｔ４のチャネル領域近傍にトラップされた正孔は、そのままＶｉｎｉに流れてゆき、放電される。
＜２．７　効果＞
　本実施形態によれば、駆動トランジスタＴ４のしきい値補償をするために、ノードＮ＿Ｇにデータ電圧としてＬレベルの白表示電圧を書き込む際に、駆動トランジスタＴ４のチャネル領域４２のトラップ準位に正孔がトラップされる。次に、発光期間において、白表示のデータ電圧が与えられると、駆動トランジスタＴ４は、データ電圧に応じた駆動電流を有機ＥＬ素子ＯＬＥＤに供給する。このとき、スイッチングトランジスタＴ８がオンする。これにより、駆動トランジスタＴ４のチャネル領域４２のトラップ準位にトラップされた正孔はスイッチングトランジスタＴ８を介して初期化線Ｖｉｎｉに放電される。その結果、駆動トランジスタＴ４のトラップ準位にトラップされている正孔がなくなるので、次フレームでグレー表示電圧が書き込まれた場合にも、書き込まれたグレー表示のデータ電圧値に応じた電流が駆動トランジスタＴ４から発光制御トランジスタＴ６を介して有機ＥＬ素子ＯＬＥＤに供給される。その結果、残像のない画像を表示することができる。
＜３．第２の実施形態＞
＜３．１　有機ＥＬ表示装置の構成＞
　第２の実施形態に係る有機ＥＬ表示装置の全体構成は、図２に示す第１の実施形態に係る有機ＥＬ表示装置の全体構成と同じであるので、そのブロック図および説明を省略する。
＜３．２　画素回路の構成＞
　本実施形態の表示パネル１０に形成された画素回路１２の構成について説明する。図１０は、本実施形態に係る有機ＥＬ表示装置に含まれる画素回路１２の構成を示す回路図である。図１０に示す画素回路１２には、図３に示す画素回路１１と異なり、スイッチングトランジスタとして、ｐチャネル型スイッチングトランジスタＴ８の代わりに、ｎチャネル型スイッチングトランジスタＴ９が設けられている。スイッチングトランジスタＴ９のソース端子は、スイッチングトランジスタＴ８の場合と同様に、駆動トランジスタＴ４のチャネル領域に接続され、ゲート端子はノードＮ＿Ｇに接続されている。しかし、スイッチングトランジスタＴ８の場合と異なり、スイッチングトランジスタＴ９では、ドレイン端子は正電位のＨレベル電源線ＥＬＶＤＤに接続されている。なお、画素回路１２のその他の構成は図３に示す画素回路１１の構成と同じであるので、その説明を省略する。
＜３．３　スイッチングトランジスタおよびその近傍のレイアウトパターン＞
　図１１は、画素回路１２の駆動トランジスタＴ４およびスイッチングトランジスタＴ９およびその近傍のレイアウトパターンを示す平面図である。図１１に示すように、駆動トランジスタＴ４を構成する半導体層４０（「第１半導体層」ともいう）のソース領域４１およびドレイン領域４３の接続先は、第１の実施形態の場合と同じであるので、その説明を省略する。
　駆動トランジスタＴ４のチャネル領域４２から図１１の下方に向かって延びるスイッチングトランジスタＴ９を構成する半導体層９０（「第２半導体層」ともいう）が延び、半導体層９０には駆動トランジスタＴ４のチャネル領域４２に近い側から順にソース領域９１（「第１ソース領域」ともいう）、チャネル領域９２（「第２チャネル領域」ともいう）、およびドレイン領域９３（「第２ドレイン領域」ともいう）が配置されている。スイッチングトランジスタＴ９のソース領域９１は駆動トランジスタＴ４のチャネル領域４２に接続され、ドレイン領域９３はＨレベル電源線ＥＬＶＤＤに接続されている。
　ノードＮ＿Ｇは、駆動トランジスタＴ４のゲート電極として機能するとともに、データ電圧を充電するためのストレージキャパシタＣｓｔとしても機能する。ノードＮ＿Ｇは駆動トランジスタＴ４のチャネル領域４２を覆う矩形形状の本体部ＢＹと、本体部ＢＹから分岐してスイッチングトランジスタＴ９のチャネル領域９２上まで延びる突起部ＰＲとを含む。本体部ＢＹは、駆動トランジスタＴ４に流れる駆動電流を制御するゲート電極として機能するとともに、データ電圧を充電するためのストレージキャパシタＣｓｔの第１端子としても機能する。突起部ＰＲはスイッチングトランジスタＴ９に流れる電流を制御するゲート電極として機能する。
　図１２は、図１１に示すレイアウトパターンの断面図であり、より詳しくは、図１２（Ａ）は図１１に示す矢線Ａ－Ａ’に沿った駆動トランジスタＴ４の断面図であり、図１２（Ｂ）は、図１１に示す矢線Ｃ－Ｃ’に沿ったスイッチングトランジスタＴ９の断面図である。駆動トランジスタＴ４はｐチャネル型であるので、図１２（Ａ）に示す断面図は、図５（Ａ）に示す断面図と同じである。このため、駆動トランジスタＴ４の説明は省略する。
　スイッチングトランジスタＴ９は、スイッチングトランジスタＴ８と異なり、ｎチャネル型のトランジスタであり、ソース領域９１およびドレイン領域９３はｎ型不純物がドープされたｎ型領域で通常形成されるが、図１２（Ｂ）に示したようにソース領域９１はｐ型（ｐ＋型またはイントリンシック型であってもよい）、チャネル領域９２はｐ型、ドレイン領域９３はｎ＋型としてもよい。スイッチングトランジスタＴ９のチャネル領域９２上には、ゲート絶縁膜ＧＩを挟んで、ノードＮ＿Ｇの本体部ＢＹから延びる突起部ＰＲからなるゲート電極が形成されている。ソース領域９１は駆動トランジスタＴ４のチャネル領域４２に接続され、ドレイン領域９３はＨレベル電源線ＥＬＶＤＤに接続されている。
＜３．４　画素回路の動作＞
　画素回路の動作を示すタイミングチャートは、図６および図７に示す第１実施形態の場合と同じである。このため、図６および図７を使用して本実施形態に係る画素回路１２の動作を説明する。
＜３．４．１　データ電圧がＨレベル、ＭレベルまたはＬレベルのいずれかからＨレベルに変化する場合＞
　以下では、図７に示すように、データ電圧が、Ｈレベル、ＭレベルまたはＬレベルのいずれかから、黒表示電圧であるＨレベルに変化する場合について説明する。時刻ｔ１までの動作は、第１の実施形態の場合と同じなので、その説明を省略する。時刻ｔ２において、データ線Ｄｉに印加されるデータ電圧がＨレベル、ＭレベルまたはＬレベルのいずれかからＨレベルに変化する。その後、時刻ｔ３になるまでの期間において、走査線Ｓｊの電位がＨレベルからＬレベルに変化する。これにより、書込トランジスタＴ３および補償トランジスタＴ２がオンし、Ｈレベルのデータ電圧がノードＮ＿Ｇに書き込まれるとともに、駆動トランジスタＴ４のしきい値補償が行われる。次に、走査線Ｓｊの電位がＬレベルからＨレベルに戻ると、書込トランジスタＴ３および補償トランジスタＴ２はオフし、ノードＮ＿Ｇは第１の実施形態の式（１）と同様に次式で表される。
　　　　　　Ｖｎｇ＝Ｖｄａｔａ－｜Ｖｔｈ｜
　ここで、黒表示電圧が駆動トランジスタＴ４のゲート電極に印加されると、チャネル領域４２のトラップ準位に電子がトラップされていく。このトラップされた電子に起因する残像が次フレームにおいて視聴者に視認される。しかし、本実施形態では、ノードＮ＿Ｇに書き込まれるデータ電圧がＨレベルになったときからトランジスタＴ９はオンし、チャネル領域４２とゲート絶縁膜との界面および結晶粒界のトラップ準位にトラップされている電子がトランジスタＴ９を介してＨレベル電源線ＥＬＶＤＤに放出されるようになる。その結果、次フレームにおいて、トラップされた電子に起因する残像現象の発生が抑制される。
　時刻ｔ３において、エミッション線Ｅｊの電位がＨレベルからＬレベルに変化する。これにより、発光制御トランジスタＴ６と電源供給トランジスタＴ５がオンし、電流が、Ｈレベル電源線ＥＬＶＤＤから電源供給トランジスタＴ５、駆動トランジスタＴ４、発光制御トランジスタＴ６を順に通って、有機ＥＬ素子ＯＬＥＤに電流が供給される。このとき、駆動トランジスタＴ４は、電源供給トランジスタＴ５を通って流れる電流を、ノードＮ＿Ｇに書き込まれた黒表示電圧Ｖｄａｔａ（Ｂ）によって制御して有機ＥＬ素子ＯＬＥＤに供給する。これにより、有機ＥＬ素子ＯＬＥＤが発光し、画素回路１１は黒表示の画像を表示する。その後、時刻ｔ７まで有機ＥＬ素子ＯＬＥＤに電流が流れ続け、画素回路１１は黒表示の画像を表示し続ける。
　時刻ｔ７から次フレームになる。時刻ｔ７において、エミッション線Ｅｊの電位がＬレベルからＨレベルに変化する。これにより、発光制御トランジスタＴ６と電源供給トランジスタＴ５がオフすることによって、電流が有機ＥＬ素子ＯＬＥＤに供給されなくなるので、有機ＥＬ素子ＯＬＥＤは消灯する。その後、時刻ｔ８までの期間において、前走査線Ｓｊ－１の電位がＨレベルからＬレベルに変化し、第１初期化トランジスタＴ１がオンする。これにより、ノードＮ＿Ｇの電位Ｖｎｇは初期化され、初期化電位Ｖｉｎｉになる。さらに、前走査線Ｓｊ－１の電位がＬレベルからＨレベルに戻り、第１初期化トランジスタＴ１がオフする。その結果、初期化電位ＶｉｎｉがノードＮ＿Ｇに保持される。
　時刻ｔ８において、データ線Ｄｉに印加されるデータ電圧がＨレベルからＭレベルに変化する。その後、時刻ｔ９になるまでの期間において、走査線Ｓｊの電位がＨレベルからＬレベルに変化する。これにより、書込トランジスタＴ３および補償トランジスタＴ２がオンし、Ｍレベルのデータ電圧がノードＮ＿Ｇに書き込まれるとともに、駆動トランジスタＴ４のしきい値補償が行われる。
　図１に示す従来の画素回路１５では、現フレームの時刻ｔ２～ｔ３の期間に、チャネル領域４２のトラップ準位に電子がトラップされる。従来の画素回路１５は、トラップされた電子を積極的に放出する機構を備えていないため、時刻ｔ２以降、トラップされた電子は放出されにくく（msecオーダー以上の時定数に従ってゆっくりと放出されるため）次フレーム以降も残り続ける。このため、時刻ｔ８以降にチャネル領域４２に誘起されるキャリア（電流）は、ノードＮ＿Ｇに書き込まれたＭレベルのデータ電圧に対応したキャリア（電流）よりも多くなる。その結果、視聴者は輝度が上昇した画像（残像）を視認することになる。
　これに対して、図１０に示す本実施形態に係る画素回路１２では、時刻ｔ２からｔ７までにおいて、スイッチングトランジスタＴ９をオンさせるために、チャネル領域４２のトラップ準位にトラップされている電子は、スイッチングトランジスタＴ８を通ってＨレベル電源線ＥＬＶＤＤに放電される。次フレームの時刻ｔ８になると、チャネル領域４２には、ノードＮ＿Ｇに書き込まれたＭレベルのデータ電圧に応じたキャリア（電流）が誘起される。このため、トラップされた電子に起因する残像の発生は抑制される。次に、時刻ｔ９になるまでの期間において、走査線Ｓｊの電位がＬレベルからＨレベルに戻ると、書込トランジスタＴ３および補償トランジスタＴ２はオフする。
　時刻ｔ９において、エミッション線Ｅｊの電位がＨレベルからＬレベルに変化する。これにより、電源供給トランジスタＴ５および発光制御トランジスタＴ６がオンし、電流が、Ｈレベル電源線ＥＬＶＤＤから、電源供給トランジスタＴ５、駆動トランジスタＴ４、発光制御トランジスタＴ６を順に通って有機ＥＬ素子ＯＬＥＤに供給される。このとき、駆動トランジスタＴ４は、Ｈレベル電源線ＥＬＶＤＤから電源供給トランジスタＴ５を通って流れる電流を、ノードＮ＿Ｇに書き込まれたグレー表示のデータ電圧によって制御する。
　上記のように、データ電圧が時刻ｔ２において、Ｈレベル、ＭレベルまたはＬレベルのいずれかからＨレベルに変化する場合、画素回路１２では、現フレームの時刻ｔ２～ｔ７の期間に、スイッチングトランジスタＴ９がオンする。これにより、チャネル領域４２のトラップ準位にトラップされている電子は、スイッチングトランジスタＴ９を通ってＨレベル電源線ＥＬＶＤＤに放電される。その結果、時刻ｔ８以降においては、チャネル領域４２に、所望のＭレベルのデータ電圧に応じたキャリア（電流）が誘起される。このようにして、残像現象が抑制されるので、有機ＥＬ素子ＯＬＥＤはデータ電圧に応じた輝度で発光し、画素回路１２は所望のグレー表示の画像を表示する。その後も有機ＥＬ素子ＯＬＥＤに所望の電流が流れ続けるので、有機ＥＬ素子ＯＬＥＤはデータ電圧に応じた所望の輝度で発光し続け、画素回路１１はグレー表示になる。
＜３．４．２　データ電圧がＨレベル、ＭレベルまたはＬレベルのいずれかからＬレベルに変化する場合＞
　図６に示すように、時刻ｔ２において、データ線Ｄｉに印加されるデータ電圧が、Ｈレベル、ＭレベルまたはＬレベルのいずれかからＬレベルに変化する。その後、時刻ｔ３になるまでの期間において、走査線Ｓｊの電位がＨレベルからＬレベルに変化する。これにより、書込トランジスタＴ３および補償トランジスタＴ２がオンすることによって、Ｌレベルのデータ電圧がノードＮ＿Ｇに書き込まれるとともに、駆動トランジスタＴ４のしきい値補償が行われる。次に、走査線Ｓｊの電位がＬレベルからＨレベルにもどると、書込トランジスタＴ３および補償トランジスタＴ２はオフする。
　時刻ｔ３から現フレームの発光期間になり、エミッション線Ｅｊの電位がＨレベルからＬレベルに変化する。これにより、電源供給トランジスタＴ５および発光制御トランジスタＴ６がオンし、電流が、Ｈレベル電源線ＥＬＶＤＤから、電源供給トランジスタＴ５、駆動トランジスタＴ４、発光制御トランジスタＴ６を順に通って、有機ＥＬ素子ＯＬＥＤに供給される。このとき、駆動トランジスタＴ４は、Ｈレベル電源線ＥＬＬＶＤＤから電源供給トランジスタＴ５を通って流れる電流を、ノードＮ＿Ｇに書き込まれた白表示のデータ電圧によって制御する。これにより、有機ＥＬ素子ＯＬＥＤがデータ電圧に応じた輝度で発光し、画素回路は白表示になる。
　ここで、白表示電圧が駆動トランジスタＴ４のゲート電極に印加されると、ノードＮ＿Ｇに書き込まれるデータ電圧がＬレベルになるので、スイッチングトランジスタＴ９はオフする。これにより、駆動トランジスタＴ４のチャネル領域４２は、Ｈレベル電源線ＥＬＬＶＤＤから切り離された状態になる。なお、白表示電圧の場合、チャネル領域４２のトラップ準位にトラップされる電子が少ないので、トラップされている電子がＨレベル電源線ＥＬＬＶＤＤに放電されなくても、それによる残像はほとんど視認されないが、一方でトラップ準位にトラップされる正孔の方が顕著になるので、それによる残像（輝度低下）が視認されるようになる。
　時刻ｔ７から次フレームになる。時刻ｔ７において、エミッション線Ｅｊの電位がＬレベルからＨレベルに変化する。これにより、発光制御トランジスタＴ６と電源供給トランジスタＴ５がオフすることによって、電流が有機ＥＬ素子ＯＬＥＤに供給されなくなるので、有機ＥＬ素子ＯＬＥＤは消灯する。その後、時刻ｔ８までの期間において、前走査線Ｓｊ－１の電位がＨレベルからＬレベルに変化し、第１初期化トランジスタＴ１がオンする。これにより、ノードＮ＿Ｇの電位Ｖｎｇは初期化され、初期化電位Ｖｉｎｉになる。さらに、前走査線Ｓｊ－１の電位がＬレベルからＨレベルに戻り、第１初期化トランジスタＴ１がオフする。その結果、初期化電位ＶｉｎｉがノードＮ＿Ｇに保持される。
　時刻ｔ８において、データ線Ｄｉに印加されるデータ電圧がＬレベルからＭレベルに変化する。その後、時刻ｔ９になるまでの期間において、走査線Ｓｊの電位がＨレベルからＬレベルに変化する。これにより、書込トランジスタＴ３および補償トランジスタＴ２がオンし、Ｍレベルのデータ電圧がノードＮ＿Ｇに書き込まれるとともに、駆動トランジスタＴ４のしきい値補償が行われる。
　図１に示す従来の画素回路１５では、現フレームの時刻ｔ２～ｔ３の期間に、チャネル領域４２のトラップ準位に正孔がトラップされる。従来の画素回路１５は、トラップされた正孔を積極的に放出する機構を備えていないため、時刻ｔ２以降、トラップされた正孔は放出されにくく（ｍsecオーダー以上の時定数に従ってゆっくりと放出され）残り続ける。このため、次フレームの時刻ｔ８以降にチャネル領域４２に誘起されるキャリア（電流）は、ノードＮ＿Ｇに書き込まれたＭレベルのデータ電圧に対応したキャリア（電流）よりも少なくなる。その結果、視聴者は輝度が低下した画像（残像）を視認することになる。
　一方、図１０に示す本実施形態に係る画素回路１２では、時刻ｔ２からｔ７までにおいて、スイッチングトランジスタＴ９がオンされるが、接続先の電源線が正電位であるＨレベル電源線ＥＬＶＤＤのため、チャネル領域４２のトラップ準位にトラップされた正孔は、放電されずに残り続ける。このため、次フレームの時刻ｔ８以降にチャネル領域４２に誘起されるキャリア（電流）は、ノードＮ＿Ｇに書き込まれたＭレベルのデータ電圧に対応したキャリア（電流）よりも少なくなる。その結果、従来の画素回路１５と同様に、視聴者は輝度が低下した画像（残像）を視認することになる。次に、時刻ｔ９になるまでの期間において、走査線Ｓｊの電位がＬレベルからＨレベルに戻ると、書込トランジスタＴ３および補償トランジスタＴ２はオフする。
　時刻ｔ９において、エミッション線Ｅｊの電位がＨレベルからＬレベルに変化する。これにより、電源供給トランジスタＴ５および発光制御トランジスタＴ６がオンし、電流が、Ｈレベル電源線ＥＬＶＤＤから電源供給トランジスタＴ５、駆動トランジスタＴ４、発光制御トランジスタＴ６を順に通って有機ＥＬ素子ＯＬＥＤに供給される。このとき、駆動トランジスタＴ４は、Ｈレベル電源線ＥＬＶＤＤから電源供給トランジスタＴ５を通って流れる電流を、ノードＮ＿Ｇに書き込まれたグレー表示のデータ電圧によって制御する。
　上記のように、データ電圧が時刻ｔ２において、Ｈレベル、ＭレベルまたはＬレベルのいずれかからＬレベルに変化する場合、画素回路１２では、現フレームの時刻ｔ２～ｔ７の期間に、スイッチングトランジスタＴ９がオンするが、接続先の電源線が正電位であるＨレベル電源線ＥＬＶＤＤのため、チャネル領域４２のトラップ準位にトラップされた正孔は、放電されずに残り続ける。その結果、次フレームの時刻ｔ８以降においては、チャネル領域４２に、所望のＭレベルのデータ電圧に対応したキャリア（電流）よりも少ないキャリア（電流）が誘起される。残像現象が抑制されないので、グレー表示に切り替えた瞬間は、有機ＥＬ素子ＯＬＥＤはデータ電圧以下の輝度で発光し、画素回路１２は所望のグレー表示よりも暗い画像を表示する。その後は、トラップされた正孔が次第に（時定数に従ってゆっくりと）放出されるため、有機ＥＬ素子ＯＬＥＤは、数十秒かけて徐々に所望のＭレベルのデータ電圧に応じた所望の輝度に下がっていき、最終的には所望のグレー表示となり、残像は見えなくなる。
＜３．５　スイッチングトランジスタの動作＞
＜３．５．１　Ｈレベルの黒表示電圧がノードＮ＿Ｇに書き込まれた場合＞
　現フレームにおいて、Ｈレベルの黒表示電圧Ｖｄａｔａ（Ｂ）をノードＮ＿Ｇに書き込むことによって駆動トランジスタＴ４のしきい値補償をする際に、駆動トランジスタＴ４のチャネル領域のトラップ準位に電子がトラップされる。そこで、トラップされている電子をｎチャネル型スイッチングトランジスタＴ９を介してＨレベル電源線ＥＬＬＶＤＤに放電させるために、スイッチングトランジスタＴ９をオンさせる必要がある。ｎチャネル型のスイッチングトランジスタＴ９をオンさせるための条件は、
　　　Ｖｔｈ（Ｔ９）＜Ｖｇｓ
である。ここで、Ｖｇｓは、スイッチングトランジスタＴ９のゲート・ソース間電圧であり、次式で表される。
　　　Ｖｇｓ＝Ｖｎｇ－Ｖｂｏｄｙ
　　　　　　＝Ｖｄａｔａ（Ｂ）＋Ｖｔｈ（Ｔ４）－Ｖｂｏｄｙ
したがって、スイッチングトランジスタＴ９をオンさせるための条件は次のようになる。
　　　Ｖｔｈ（Ｔ９）＜Ｖｄａｔａ（Ｂ）＋Ｖｔｈ（Ｔ４）－Ｖｂｏｄｙ…（４）
　スイッチングトランジスタＴ９をオンさせるために、上式（４）を満たす、駆動トランジスタＴ４のしきい値電圧Ｖｔｈ（Ｔ４）、スイッチングトランジスタＴ９のしきい値電圧Ｖｔｈ（Ｔ９）および黒表示電圧Ｖｄａｔａ（Ｂ）を設定する。
電圧設定の一例として、
　　　Ｖｄａｔａ（Ｂ）＝ ５Ｖ
　　　ＥＬＶＤＤ ＝ ４Ｖ
　　　ＥＬＶＳＳ ＝ －４Ｖ
　　　Ｖｏｌｅｄ ＝ ３Ｖ
　　　Ｖｂｏｄｙ ≒｛（ＥＬＶＤＤ－ＥＬＶＳＳ）―Ｖｏｌｅｄ｝/２
　　　　　　　　 ＝ ２．５Ｖ
　　　Ｖｉｎｉ＝ －３Ｖ
　　　Ｖｔｈ（Ｔ４）＝ －４Ｖ
　　　Ｖｔｈ（Ｔ９）＝ －２Ｖ
と設定した場合、式(４)の左辺は
　　　Ｖｔｈ（Ｔ９）＝ －２Ｖ
式（４）の右辺は
　　　Ｖｄａｔａ（Ｂ）＋Ｖｔｈ（Ｔ４）－Ｖｂｏｄｙ＝５Ｖ＋(－４Ｖ)－(２．５Ｖ)
　　　　　　　　　　　　　　　　　　　　　　　　　＝ －１．５Ｖ
となり、式（４）を満たす。したがって、スイッチングトランジスタＴ９がオンするので、駆動トランジスタＴ４のチャネル領域のトラップ準位にトラップされている電子は、スイッチングトランジスタＴ９を介してＨレベル電源線ＥＬＬＶＤＤに放電される。その結果、現フレームで黒表示され、次フレームでグレー表示される領域で、黒表示部が明るく見える残像が発生しない。ただし、上記の電圧設定例では、スイッチングトランジスタＴ９はデプレション型のｎチャネルトランジスタであり、そのしきい値電圧Ｖｔｈ（Ｔ９）が－２Ｖに設定されている点に注意されたい。なお、このような式（４）を満たすしきい値電圧や電源電圧が設定されない場合には、スイッチングトランジスタＴ９がオンしないので、黒表示であっても残像は発生しうる。
＜３．５．２　Ｌレベルの白表示電圧がノードＮ＿Ｇに書き込まれた場合＞
　現フレームにおいて、Ｌレベルの白表示電圧が書き込まれたとき、駆動トランジスタＴ４のチャネル領域のトラップ準位に正孔がトラップされる。このとき、ｎチャネル型のスイッチングトランジスタＴ９がオンする条件は、次式で表される。
　　　Ｖｔｈ（Ｔ９）＜Ｖｇｓ
ここで、
　　　Ｖｇｓ＝Ｖｎｇ－Ｖｂｏｄｙ
　　　　　　＝Ｖｄａｔａ（Ｗ）＋Ｖｔｈ（Ｔ４）－Ｖｂｏｄｙ
である。したがって、スイッチングトランジスタＴ９がオンする条件は、式（４）と同様に、次式（５）によって表される。
　　　Ｖｔｈ（Ｔ９）＜Ｖｄａｔａ（Ｗ）＋Ｖｔｈ（Ｔ４）－Ｖｂｏｄｙ　…（５）
電圧設定の一例として、
　　　Ｖｄａｔａ（Ｗ）＝ ２Ｖ
　　　ＥＬＶＤＤ ＝ ４Ｖ
　　　ＥＬＶＳＳ ＝ －４Ｖ
　　　Ｖｏｌｅｄ ＝ ３Ｖ
　　　Ｖｂｏｄｙ ≒｛（ＥＬＶＤＤ－ＥＬＶＳＳ）―Ｖｏｌｅｄ｝/２
　　　　　　　　 ＝ ２．５Ｖ
　　　Ｖｉｎｉ＝ －３Ｖ
　　　Ｖｔｈ（Ｔ４）＝ －４Ｖ
　　　Ｖｔｈ（Ｔ９）＝ －２Ｖ
と設定した場合、式(５)の左辺は
　　　Ｖｔｈ（Ｔ９）＝ －２Ｖ
式（５）の右辺は
　　　Ｖｄａｔａ（Ｗ）＋Ｖｔｈ（Ｔ４）－Ｖｂｏｄｙ＝２Ｖ＋(－４Ｖ)－(２．５Ｖ)
　　　　　　　　　　　　　　　　　　　　　　　　　＝ －４．５Ｖ
となり、式（５）を満たさない。したがって、スイッチングトランジスタＴ９がオンしないので、駆動トランジスタＴ４のチャネル領域のトラップ準位にトラップされている正孔は、Ｈレベル電源線ＥＬＶＤＤに放電されず、駆動トランジスタＴ４のチャネル領域にとどまる。このため、現フレームが白表示の場合、次フレームのグレー表示時には残像（白表示部が暗く見える）が発生する。ただし、上記の電圧設定例では、スイッチングトランジスタＴ９はデプレション型のｎチャネルトランジスタであり、そのしきい値電圧Ｖｔｈ（Ｔ９）が－２Ｖに設定されている点に注意されたい。
＜３．６　効果＞
　本実施形態によれば、駆動トランジスタＴ４のしきい値補償をするために、ノードＮ＿ＧにＨレベルの黒表示電圧を書き込む際に、駆動トランジスタＴ４のチャネル領域のトラップ準位に電子がトラップされる。駆動トランジスタＴ４がオンして、有機ＥＬ素子ＯＬＥＤに駆動電流が供給されるときに、駆動トランジスタＴ４のチャネル領域のトラップ準位にトラップされている電子が放出される。放出された電子はスイッチングトランジスタＴ９を介してＨレベル電源線ＥＬＶＤＤに放電される。これにより、駆動トランジスタＴ４のトラップ準位にトラップされている電子がなくなるので、次フレームでグレー表示電圧が書き込まれた場合にも、書き込まれたグレー表示のデータ電圧値に応じた電流が駆動トランジスタＴ４から発光制御トランジスタＴ６を介して有機ＥＬ素子ＯＬＥＤに供給される。その結果、次フレームでは残像のない画像を表示することができる。
＜４　第３の実施形態＞
　第３の実施形態に係る有機ＥＬ表示装置の全体構成は、図２に示す第１の実施形態に係る有機ＥＬ表示装置の全体構成と同じであるので、そのブロック図および説明を省略する。
＜４．１　画素回路の構成＞
　本実施形態の表示パネル１０に形成された画素回路１３の構成について説明する。図１３は、本実施形態に係る有機ＥＬ表示装置に含まれる画素回路１３の構成を示す回路図である。図１３に示すように、画素回路１３は、第１の実施形態で説明したｐチャネル型スイッチングトランジスタＴ８と、第２の実施形態で説明したｎチャネル型スイッチングトランジスタＴ９とを備えている。スイッチングトランジスタＴ８のソース端子と、スイッチングトランジスタＴ９のソース端子は、いずれも駆動トランジスタＴ４のボディ端子Ｎ＿ｂｏｄｙに接続されている。スイッチングトランジスタＴ８のドレイン端子は初期化線Ｖｉｎｉに接続され、スイッチングトランジスタＴ９のドレイン端子はＨレベル電源線ＥＬＶＤＤに接続されている。また、スイッチングトランジスタＴ８、Ｔ９のゲート端子はいずれもノードＮ＿Ｇに接続されている。画素回路１３のその他の構成は図２に示す画素回路１１の構成と同じであるので、その説明を省略する。
＜４．２　スイッチングトランジスタおよびそれらの近傍のレイアウトパターン＞
　図１４は、駆動トランジスタＴ４、スイッチングトランジスタＴ８、およびスイッチングトランジスタＴ９およびそれらの近傍のレイアウトパターンを示す平面図である。駆動トランジスタＴ４を構成する半導体層４０（「第１半導体層」ともいう）は、第１および第２実施形態の場合と同じであるので、それらの説明を省略する。駆動トランジスタＴ４のチャネル領域４２から下方に向かって延びる２本の半導体層８０、９０（これらをまとめて「第２半導体層」ともいう）が形成されている。
　スイッチングトランジスタＴ８は、第１の実施形態で説明したｐチャネル型スイッチングトランジスタＴ８と同じ構成であり、スイッチングトランジスタＴ９は、第２の実施形態で説明したｎチャネル型スイッチングトランジスタＴ９と同じ構成である。このため、スイッチングトランジスタＴ８およびＴ９の各構成要素には、それぞれ図４および図１１においてそれぞれ付した参照符号と同じ参照符号を付し、それらの説明を省略する。
　ノードＮ＿Ｇは駆動トランジスタＴ４のチャネル領域を覆う矩形形状の本体部ＢＹと、本体部ＢＹからスイッチングトランジスタＴ８およびＴ９のチャネル領域８２、９２上まで延びる突起部ＰＲとを含む。突起部ＰＲは、その先端が２方向に分岐し、一方はスイッチングトランジスタＴ８のチャネル領域８２上まで延び、他方はスイッチングトランジスタＴ９のチャネル領域９２上まで延びている。これらは、それぞれスイッチングトランジスタＴ８およびＴ９のオン／オフを制御して、駆動トランジスタＴ４のチャネル領域にトラップされている正孔または電子を放電させるためのゲート電極として機能する。
　図１５は、図１４に示すレイアウトパターンの断面図であり、より詳しくは、図１５（Ａ）は図１４に示す矢線Ａ－Ａ’に沿った駆動トランジスタＴ４の断面図であり、図１５（Ｂ）は図１４に示す矢線Ｂ－Ｂ’に沿ったスイッチングトランジスタＴ８の断面図であり、図１５（Ｃ）は図１４に示す矢線Ｃ－Ｃ’に沿ったスイッチングトランジスタＴ９の断面図である。図１５（Ａ）に示す断面図は、図５（Ａ）に示す駆動トランジスタＴ４の断面図と同じ構造である。また、図１５（Ｂ）に示す断面図は、図５（Ｂ）に示すスイッチングトランジスタＴ８の断面図と同じ構造であり、図１５（Ｃ）に示す断面図は、図１２（Ｂ）に示すスイッチングトランジスタＴ９の断面図と同じ構造である。このため、これらのトランジスタＴ４、Ｔ８、Ｔ９の構造についての説明を省略する。
＜４．３　画素回路の動作＞
　画素回路１３の動作を示すタイミングチャートは、第１および第２の実施形態で説明した図６および図７に示すタイミングチャートと同じである。このため、本実施形態のスイッチングトランジスタＴ８およびＴ９の詳しい動作は、第１および第２の実施形態で説明した動作と同じであるので、説明を省略する。
＜４．４　効果＞
　本実施形態によれば、駆動トランジスタＴ４のしきい値補償をするために、ノードＮ＿Ｇにデータ電圧としてＬレベルの白表示電圧を書き込む際に、駆動トランジスタＴ４のチャネル領域４２のトラップ準位に正孔がトラップされると同時に、スイッチングトランジスタＴ８がオンする。同様に、ノードＮ＿Ｇにデータ電圧としてＨレベルの黒表示電圧を書き込む際に、駆動トランジスタＴ４のチャネル領域４２のトラップ準位に電子がトラップされると同時に、スイッチングトランジスタＴ９がオンする。
　このように、白表示または黒表示に相当するデータ電圧（Ｈレベル、または、Ｌレベル）に応じて、スイッチングトランジスタＴ８またはＴ９のいずれかがオンする。したがって、白表示で駆動トランジスタＴ４のチャネル領域４２のトラップ準位にトラップされているキャリアが正孔の場合は、スイッチングトランジスタＴ８を介して初期化線Ｖｉｎｉに放電され、黒表示でトラップされているキャリアが電子の場合はスイッチングトランジスタＴ９を介してＨレベル電源線ＥＬＶＤＤに放電される。これにより、駆動トランジスタＴ４のトラップ準位にトラップされる正孔または電子がなくなるので、次フレームでグレー表示電圧が書き込まれた場合にも、書き込まれたグレー表示のデータ電圧値に応じた電流が有機ＥＬ素子ＯＬＥＤに供給される。その結果、次フレームでは、現フレームにおいて駆動トランジスタＴ４のチャネル領域４２のトラップ準位にトラップされているキャリアの影響がなくなるので、Ｍレベルの画像を表示する場合に、残像のないデータ電圧に応じた輝度の画像を表示することができる。
＜５．第４の実施形態（第１の実施形態の変形例）＞
　上記第１～第３の実施形態では、スイッチングトランジスタＴ８、Ｔ９のゲート端子は、いずれも、駆動トランジスタＴ４のゲート端子を含むノードＮ＿Ｇに接続されているが、少なくとも、最大または最小の表示輝度を示すデータ電圧（すなわち白表示電圧または黒表示電圧）のうち低い方の電圧がノードＮ＿Ｇに与えられているときに、ｐチャネル型スイッチングトランジスタＴ８がオン状態となり、少なくとも、最大または最小の表示輝度を示すデータ電圧（すなわち白表示電圧または黒表示電圧）のうち高い方の電圧がノードＮ＿Ｇに与えられているときに、ｎチャネル型スイッチングトランジスタＴ９がオン状態となるように構成されている。以下、このような構成の有機ＥＬ表示装置のうち、少なくとも、最大または最小の表示輝度を示すデータ電圧のうち低い方の電圧がノードＮ＿Ｇに与えられているときに、ｐチャネル型スイッチングトランジスタＴ８がオン状態となる有機ＥＬ表示装置の他の例を、第４の実施形態として説明する。
　本実施形態は、上記第１の実施形態の変形例に相当し、画素回路の構成のみが上記第１の実施形態と異なる。図１６は、本実施形態における画素回路１４の構成を示す回路図である。本実施形態における画素回路１４は、図１６に示すように、ｐチャネル型スイッチングトランジスタＴ８のゲート端子が対応するエミッション線Ｅｊに接続されており、この点で当該トランジスタＴ８のゲート端子が駆動トランジスタＴ４のゲート端子（ノードＮ＿Ｇ）に接続されている上記第１の実施形態における画素回路１１（図３）と相違する。本実施形態における画素回路１４の他の構成は、上記第１の実施形態における画素回路１１と同様である。
　このような本実施形態における画素回路１４では、図６に示すように発光期間において、その直前のデータ書込期間にストレージキャパシタＣｓｔに書き込まれたデータ電圧（正確にはしきい値補償後のデータ電圧）すなわち当該発光期間での有機ＥＬ素子ＯＬＥＤの輝度（表示輝度）に対応するデータ電圧が駆動トランジスタＴ４のゲート端子（ノードＮ＿Ｇ）に与えられており、ｐチャネル型スイッチングトランジスタＴ８のゲート端子に接続されるエミッション線Ｅｊの電圧はＬレベルである。したがって、表示輝度に対応する電圧が駆動トランジスタＴ４のゲート端子に与えられているときにｐチャネル型スイッチングトランジスタＴ８はオン状態となる。この画素回路１４では、最大または最小の表示輝度を示すデータ電圧のうち低い方の電圧（この例では白表示電圧）ＶＧＬが駆動トランジスタＴ４のゲート端子に与えられているときだけでなく、表示輝度の値に拘わらず発光期間でスイッチングトランジスタＴ８がオン状態となる。
　このような本実施形態によっても、上記第１の実施形態と同様、駆動トランジスタＴ４のＮ＿Ｇ（に接続されたストレージキャパシタＣｓｔ）にデータ電圧が書き込まれる際に駆動トランジスタＴ４のチャネル領域のトラップ準位にトラップされた正孔を、スイッチングトランジスタＴ８を介して初期化線Ｖｉｎｉに放電することができるので、第１の実施形態と同様に、次フレームでは残像のない画像を表示することができる。
＜６．第５の実施形態（第２の実施形態の変形例）＞
　上記第１～第３の実施形態に係る有機ＥＬ表示装置を包含する上記構成の有機ＥＬ表示装置のうち、少なくとも、最大または最小の表示輝度を示すデータ電圧（すなわち白表示電圧または黒表示電圧）のうち高い方の電圧がノードＮ＿Ｇに与えられているときに、ｎチャネル型スイッチングトランジスタＴ９がオン状態となる有機ＥＬ表示装置の他の例を、第５の実施形態として説明する。
　本実施形態は、上記第２の実施形態の変形例に相当し、画素回路の構成のみが上記第２の実施形態と異なる。図１７は、本実施形態における画素回路１５の構成を示す回路図である。本実施形態における画素回路１５は、図１７に示すように、ｎチャネル型スイッチングトランジスタＴ９のゲート端子が対応する走査線Ｓｊに接続されており、この点で当該トランジスタＴ９のゲート端子が駆動トランジスタＴ４のゲート端子（ノードＮ＿Ｇ）に接続されている上記第２の実施形態における画素回路１２（図１０）と相違する。本実施形態における画素回路１５の他の構成は、上記第２の実施形態における画素回路１２と同様である。
　このような本実施形態における画素回路１５では、図７に示すように発光期間において、その直前のデータ書込期間にストレージキャパシタＣｓｔに書き込まれたデータ電圧（正確にはしきい値補償後のデータ電圧）すなわち当該発光期間での有機ＥＬ素子ＯＬＥＤの輝度（表示輝度）に対応するデータ電圧が駆動トランジスタＴ４のゲート端子（ノードＮ＿Ｇ）に与えられており、ｎチャネル型スイッチングトランジスタＴ９のゲート端子に接続される走査線Ｓｊの電圧はＬレベルである。したがって、表示輝度に対応する電圧が駆動トランジスタＴ４のゲート端子に与えられているときにｎチャネル型スイッチングトランジスタＴ９はオン状態となる。この画素回路１６では、最大または最小の表示輝度を示すデータ電圧のうち高い方の電圧（この例では黒表示電圧）ＶＧＨが駆動トランジスタＴ４のゲート端子に与えられているときだけでなく、表示輝度の値に拘わらず発光期間でスイッチングトランジスタＴ９がオン状態となる。
　したがって本実施形態によっても、上記第２の実施形態と同様、駆動トランジスタＴ４のＮ＿Ｇ（に接続されたストレージキャパシタＣｓｔ）にデータ電圧が書き込まれる際に駆動トランジスタＴ４のチャネル領域のトラップ準位にトラップされた電子を、スイッチングトランジスタＴ９を介してＨレベル電源線ＥＬＶＤＤに放電することができるので、第２の実施形態と同様に、次フレームでは残像のない画像を表示することができる。
＜７．第６の実施形態（第２の実施形態の他の変形例）＞
　上記第２の実施形態の変形例として、ｎチャネル型スイッチングトランジスタＴ９のゲート電極が、ノードＮ＿Ｇの本体部ＢＹから延びる突起部ＰＲではなく、エミッション線に接続されていても良い。このような構成の画素回路を使用する有機ＥＬ表示装置を第６の実施形態として説明する。図１９は、当該有機ＥＬ表示装置に含まれる画素回路１６の構成を示す回路図である。
　上記構成の画素回路１６では、図６または図７のタイミングチャートに示すように、時刻ｔ１からｔ３までの期間において、エミッション線ＥｊがＨレベルになり、スイッチングトランジスタＴ９がオンする。そのため、時刻ｔ２～ｔ３において、駆動トランジスタＴ４のＮ＿Ｇにデータ電圧が書き込まれる際に、駆動トランジスタＴ４のチャネル領域のトラップ準位にトラップされた電子を、スイッチングトランジスタＴ９を介して、Ｈレベル電源線ＥＬＶＤＤに放出することができるので、第２の実施形態と同様に、次フレームでは残像のない画像を表示することができる。
＜８．第７の実施形態＞
　上記第１～第６の実施形態では、スイッチングトランジスタＴ８、Ｔ９のドレイン端子を、それぞれＬレベルの初期化線ＶｉｎｉおよびＨレベル電源線ＥＬＶＤＤにそれぞれ接続していた。しかし、これらのドレイン端子を接続する配線は、上記配線に限定されず、発光期間またはそれに近い期間、ＨレベルおよびＬレベルの電圧を維持する配線であればよい。以下、このような構成の有機ＥＬ表示装置の一例を第７の実施形態として説明する。
　図１９は、本実施形態に係る画素回路１７の回路図である。画素回路１７のタイミングチャートは、第１～第３の実施形態の説明において使用した図６および図７に示すタイミングチャートと同じであるので、その説明を省略する。図１９に示すように、駆動トランジスタＴ４にトラップされていたキャリア（正孔）を十分放電させるために、発光期間の開始時刻である時刻ｔ３から終了時刻である時刻ｔ７までの期間またはそれに近い期間、それぞれのドレイン端子が定電圧供給線として機能している配線に接続されていることが望ましい。このため、ｐチャネル型スイッチングトランジスタＴ８のドレイン端子は発光期間にＬレベルであるエミッション線Ｅｊに接続されている。これにより、駆動トランジスタＴ４にトラップされていた正孔をスイッチングトランジスタＴ８を介してエミッション線Ｅｊに放電させることができる。
　このように、ｐチャネル型スイッチングトランジスタＴ８のドレイン端子をエミッション線Ｅｊに接続することによっても、駆動トランジスタＴ４にトラップされている正孔を放電させることができる。これにより、白表示が表示された後にグレー表示の画像を表示した場合にも残像の発生を抑制することができる。
＜９．第８の実施形態＞
　次に、ｎチャネル型スイッチングトランジスタＴ９のドレイン端子にＨレベル電源線ＥＬＶＤＤに代えて、発光期間またはそれに近い期間、Ｈレベルの電圧を維持する他の配線が接続される有機ＥＬ表示装置の一例を、第８の実施形態として説明する。
　図２０は、本実施形態に係る画素回路１８の回路図である。画素回路１８のタイミングチャートは、第１～第３の実施形態の説明において使用した図６および図７に示すタイミングチャートと同じであるので、その説明を省略する。図２０に示すように、駆動トランジスタＴ４にトラップされていたキャリア（電子）を十分放電させるために、発光期間の開始時刻である時刻ｔ３から終了時刻である時刻ｔ７までの期間またはそれに近い期間、それぞれのドレイン端子が定電圧供給線として機能している配線に接続されていることが望ましい。このため、ｎチャネル型スイッチングトランジスタＴ９のドレイン端子は発光期間にＨレベルである走査線Ｓｊに接続されている。これにより、駆動トランジスタＴ４にトラップされていた電子をスイッチングトランジスタＴ９を介して走査線Ｓｊに放電させることができる。
　このように、ｎチャネル型スイッチングトランジスタＴ９のドレイン端子を走査線Ｓｊに接続することによっても、駆動トランジスタＴ４にトラップされている電子を放電させることができる。これにより、黒表示の画像が表示された後にグレー表示の画像を表示した場合にも残像の発生を抑制することができる。
＜１０．その他＞
　上記各実施形態では、画素回路はｐチャネル型のトランジスタＴ１～Ｔ７によって構成されているとして説明した。しかし、画素回路は、ｎチャネル型のトランジスタによって構成されているとしてもよい。この場合も、上記各実施形態の場合と同様に、ｐチャネル型およびｎチャネル型スイッチングトランジスタの少なくともいずれか一方を設ける。これにより、現フレームにおいて黒表示または白表示の画像を表示していた領域に次フレームにおいてグレー表示の画像を表示する場合に、表示される画像はデータ電圧に応じた輝度の画像になり、残像が視認されなくなる。
　以下、画素回路における駆動トランジスタＴ４として、ｐチャネル型トランジスタに代えてｎチャネル型トランジスタを使用する場合につき、さらに詳しく説明する。ｎチャネル型の駆動トランジスタＴ４を使用する画素回路において、例えば上記第１の実施形態と同様に（図３）、駆動トランジスタＴ４のチャネル領域に接続されたソース端子と、初期化線Ｖｉｎｉ等の負電圧供給線に接続されたドレイン端子と、駆動トランジスタＴ４のゲート端子に接続されたゲート端子とを有するｐチャネル型スイッチングトランジスタＴ８を設けることにより、上記第１の実施形態と同様の効果が得られる。ただし、駆動トランジスタＴ４がｎチャネル型である場合、データ電圧のＬレベルは黒表示電圧（最小の表示輝度を示すデータ電圧）に相当し、Ｈレベルは白表示電圧（最大の表示輝度を示すデータ電圧）に相当する。したがって、この構成では、Ｌレベルの黒表示電圧を画素回路に書き込む際に駆動トランジスタＴ４のチャネル領域のトラップ準位に正孔がトラップされ、当該トラップされた正孔は発光期間においてスイッチングトランジスタＴ８を介して負電圧供給線に放電される。また、ｎチャネル型の駆動トランジスタＴ４を使用する画素回路において、例えば上記第２の実施形態と同様に（図１０）、駆動トランジスタＴ４のチャネル領域に接続されたソース端子と、Ｈレベル電源線ＥＬＶＤＤ等の正電圧供給線に接続されたドレイン端子と、駆動トランジスタＴ４のゲート端子に接続されたゲート端子とを有するｎチャネル型スイッチングトランジスタＴ９を設けることにより、上記第２の実施形態と同様の効果が得られる。この構成では、Ｈレベルの白表示電圧を画素回路に書き込む際に駆動トランジスタＴ４のチャネル領域のトラップ準位に電子がトラップされ、当該トラップされた電子は発光期間においてスイッチングトランジスタＴ９を介して正電圧供給線に放電される。さらにまた、ｎチャネル型の駆動トランジスタＴ４を使用する画素回路において、第３の実施形態と同様に接続されるｐチャネル型スイッチングトランジスタＴ８およびｎチャネル型スイッチングトランジスタＴ９を設けることにより、第３の実施形態と同様の効果が得られる。
　また上記各実施形態では、データ線Ｄｉのデータ電圧をダイオード接続状態の駆動トランジスタＴ４を介してノードＮ＿Ｇ（に接続されたストレージキャパシタＣｓｔ）に書き込むように構成された内部補償方式の画素回路が使用されている。しかし、他の内部補償方式の画素回路や内部補償を行わない画素回路においても、上記各実施形態における画素回路のように接続されるｐチャネル型スイッチングトランジスタＴ８および／またはｎチャネル型スイッチングトランジスタＴ９を設けることにより（図３、図１０、図１３、図１８、図１９参照）、上記と同様の効果が得られる。
　なお、以上に述べた表示装置の特徴をその性質に反せず本発明の趣旨を逸脱しない範囲において任意に組み合せて、上記実施形態および変形例のうちの幾つかの特徴を併せ持つ表示装置を構成してもよい。
１０…表示パネル
１１～１８…画素回路
Ｔ１…第１初期化トランジスタ
Ｔ２…補償トランジスタ
Ｔ３…書込トランジスタ
Ｔ４…駆動トランジスタ
Ｔ５…電源供給トランジスタ
Ｔ６…発光制御トランジスタ
Ｔ７…第２初期化トランジスタ
Ｔ８…ｐチャネル型スイッチングトランジスタ
Ｔ９…ｎチャネル型スイッチングトランジスタ
ＯＬＥＤ…有機ＥＬ素子（発光表示素子）
Ｎ＿Ｇ…ノード（節点）
Ｎ＿ｂｏｄｙ…ボディ端子（スイッチングトランジスタのソース領域）
ＥＬＶＤＤ…Ｈレベル電源線（電圧供給線、正電圧供給線）、Ｈレベル電圧
ＥＬＶＳＳ…Ｌレベル電源線（電圧供給線、負電圧供給線）、Ｌレベル電圧
Ｖｉｎｉ…初期化線（負電圧供給線）
Ｓｊ…走査線（正電圧供給線）
Ｅｊ…エミッション線（負電圧供給線）

Claims (19)

  1. 　表示すべき画像を表すデータ信号を与えるための複数本のデータ線と、前記複数本のデータ線と交差する複数本の走査線と、前記複数本のデータ線と前記複数本の走査線との交差点にそれぞれ対応するように配置された複数個の画素回路と、所定の電圧を各画素回路に供給する定電圧供給線とを備える表示装置であって、
    　各画素回路は、
    　　前記複数本のデータ線のいずれか１つに対応するとともに前記複数本の走査線のいずれか１つに対応し、
    　　供給される電流の量に応じた輝度で発光する発光表示素子と、容量素子と、前記容量素子の一端に接続された制御端子を有し前記容量素子に書き込まれた電圧に応じて前記発光表示素子への供給電流の量を制御する駆動トランジスタと、前記駆動トランジスタのチャネル領域に接続された第１導通端子と前記定電圧供給線に接続された第２導通端子とを有するスイッチングトランジスタとを備え、
    　　対応する走査線がアクティブのときに対応するデータ線の電圧を前記駆動トランジスタの前記制御端子に与えて前記容量素子に書き込み、少なくとも、前記駆動トランジスタの前記制御端子に表示輝度の最大値または最小値に対応する電圧が与えられているときに、前記スイッチングトランジスタをオン状態とするように構成されている、表示装置。
  2. 　前記駆動トランジスタおよび前記スイッチングトランジスタはいずれもｐチャネル型のトランジスタであり、
    　各画素回路は、前記駆動トランジスタの前記制御端子に表示輝度の最大値に対応する電圧が与えられているときに、前記ｐチャネル型スイッチングトランジスタをオン状態とするように構成されており、
    　前記定電圧供給線は負電圧を与える負電圧供給線であり、
    　前記駆動トランジスタのチャネル領域は、前記ｐチャネル型スイッチングトランジスタを介して前記負電圧供給線に接続されている、請求項１に記載の表示装置。
  3. 　前記駆動トランジスタはｐチャネル型のトランジスタであり、前記スイッチングトランジスタはｎチャネル型のトランジスタであり、
    　各画素回路は、前記駆動トランジスタの前記制御端子に表示輝度の最小値に対応する電圧が与えられているときに、前記ｎチャネル型スイッチングトランジスタをオン状態とするように構成されており、
    　前記定電圧供給線は正電圧を与える正電圧供給線であり、
    　前記駆動トランジスタのチャネル領域は、前記ｎチャネル型スイッチングトランジスタを介して前記正電圧供給線に接続されている、請求項１に記載の表示装置。
  4. 　前記駆動トランジスタおよび前記スイッチングトランジスタはいずれもｎチャネル型のトランジスタであり、
    　各画素回路は、前記駆動トランジスタの前記制御端子に表示輝度の最大値に対応する電圧が与えられているときに、前記ｎチャネル型スイッチングトランジスタをオン状態とするように構成されており、
    　前記定電圧供給線は正電圧を与える正電圧供給線であり、
    　前記駆動トランジスタのチャネル領域は、前記ｎチャネル型スイッチングトランジスタを介して前記正電圧供給線に接続されている、請求項１に記載の表示装置。
  5. 　前記駆動トランジスタはｎチャネル型のトランジスタであり、前記スイッチングトランジスタはｐチャネル型のトランジスタであり、
    　各画素回路は、前記駆動トランジスタの前記制御端子に表示輝度の最小値に対応する電圧が与えられているときに、前記ｐチャネル型スイッチングトランジスタをオン状態とするように構成されており、
    　前記定電圧供給線は負電圧を与える負電圧供給線であり、
    　前記駆動トランジスタのチャネル領域は、前記ｐチャネル型スイッチングトランジスタを介して前記負電圧供給線に接続されている、請求項１に記載の表示装置。
  6. 　所定の正電圧を前記画素回路に供給する正電圧供給線をさらに備え、
    　各画素回路は、
    　　前記駆動トランジスタのチャネル領域に接続された第１導通端子と前記正電圧供給線に接続された第２導通端子とを有するｎチャネル型のスイッチングトランジスタをさらに備え、
    　　前記駆動トランジスタの前記制御端子に表示輝度の最大値または最小値に対応する電圧のうち高い方の電圧が与えられているときに、前記ｎチャネル型スイッチングトランジスタをオン状態とするように構成されている、請求項２または５に記載の表示装置。
  7. 　前記駆動トランジスタのチャネル領域にトラップされた正孔は、前記チャネル領域に接続された前記ｐチャネル型スイッチングトランジスタを介して前記負電圧供給線に放電される、請求項２、５、または６のいずれかに記載の表示装置。
  8. 　前記駆動トランジスタのチャネル領域にトラップされた電子は、前記チャネル領域に接続された前記ｎチャネル型スイッチングトランジスタを介して前記正電圧供給線に放電される、請求項３、４、または６のいずれかに記載の表示装置。
  9. 　前記ｐチャネル型スイッチングトランジスタの制御端子は、前記駆動トランジスタの前記制御端子に接続されている、請求項２、５、または６のいずれかに記載の表示装置。
  10. 　前記ｎチャネル型スイッチングトランジスタの制御端子は、前記駆動トランジスタの前記制御端子に接続されている、請求項３、４、または６のいずれかに記載の表示装置。
  11. 　前記複数本のデータ線と交差する複数本のエミッション線をさらに備え、
    　各エミッション線は、ローレベルの電圧を与えられているときにアクティブであり、ハイレベルの電圧を与えられているときに非アクティブであり、
    　各画素回路は、
    　　前記複数本のエミッション線のいずれか１つに対応し、
    　　対応するエミッション線がアクティブのときに前記発光表示素子への電流の供給を許容し、前記対応するエミッション線が非アクティブのときに前記発光表示素子への電流の供給を遮断するように構成されており、
    　前記ｐチャネル型スイッチングトランジスタの制御端子は、前記対応するエミッション線に接続されている、請求項２または５に記載の表示装置。
  12. 　各走査線は、ローレベルの電圧を与えられているときにアクティブであり、ハイレベルの電圧を与えられているときに非アクティブであり、
    　前記ｎチャネル型スイッチングトランジスタの制御端子は、前記対応する走査線に接続されている、請求項３または４に記載の表示装置。
  13. 　前記複数本のデータ線と交差する複数本のエミッション線をさらに備え、
    　各エミッション線は、ローレベルの電圧を与えられているときにアクティブであり、ハイレベルの電圧を与えられているときに非アクティブであり、
    　各画素回路は、
    　　前記複数本のエミッション線のいずれか１つに対応し、
    　　対応するエミッション線がアクティブのときに前記発光表示素子への電流の供給を許容し、前記対応するエミッション線が非アクティブのときに前記発光表示素子への電流の供給を遮断するように構成されており、
    　前記ｎチャネル型スイッチングトランジスタの制御端子は、前記対応するエミッション線に接続されている、請求項３または４に記載の表示装置。
  14. 　前記正電圧供給線は、前記発光表示素子に駆動電流を供給するための電源線である、請求項３、４、または６のいずれかに記載の表示装置。
  15. 　前記負電圧供給線は前記駆動トランジスタの制御端子の電圧を初期化するための初期化線である、請求項２、５、または６のいずれかに記載の表示装置。
  16. 　各走査線は、ローレベルの電圧を与えられているときにアクティブであり、ハイレベルの電圧を与えられているときに非アクティブであり、
    　各画素回路において、前記正電圧供給線は前記対応する走査線である、請求項３または４に記載の表示装置。
  17. 　前記複数本のデータ線と交差する複数本のエミッション線をさらに備え、
    　各エミッション線は、ローレベルの電圧を与えられているときにアクティブであり、ハイレベルの電圧を与えられているときに非アクティブであり、
    　各画素回路は、
    　　前記複数本のエミッション線のいずれか１つに対応し、
    　　対応するエミッション線がアクティブのときに前記発光表示素子への電流の供給を許容し、前記対応するエミッション線が非アクティブのときに前記発光表示素子への電流の供給を遮断するように構成されており、
    　各画素回路において、前記負電圧供給線は前記対応するエミッション線である、請求項２または５に記載の表示装置。
  18. 　各画素回路は、前記対応する走査線がアクティブのときに、前記駆動トランジスタをダイオード接続状態にするとともに、前記対応するデータ線の電圧を前記駆動トランジスタを介して前記駆動トランジスタの前記制御端子に与え前記容量素子に書き込むように構成されている、請求項１から１７のいずれか１項に記載の表示装置。
  19. 　前記複数本のデータ線と交差する複数本のエミッション線をさらに備え、
    　各エミッション線は、ローレベルの電圧を与えられているときにアクティブであり、ハイレベルの電圧を与えられているときに非アクティブであり、
    　各画素回路は、
    　　前記複数本のエミッション線のいずれか１つに対応し、
    　　前記対応する走査線に接続された制御端子と、前記駆動トランジスタの前記制御端子と前記容量素子の前記一端とが接続される節点に接続された第１導通端子と、前記節点を初期化するための初期化電位を与える初期化線に接続された第２導通端子とを有し、前記対応するデータ線の電圧を前記容量素子に書き込むデータ書込期間の前に設けられた初期化期間にオン状態となって前記節点の電位を初期化する第１初期化トランジスタと、
    　　前記対応する走査線に接続された制御端子と、前記対応するデータ線に接続された第１導通端子と、前記駆動トランジスタの第１導通端子に接続された第２導通端子とを有し、前記データ書込期間に前記対応する走査線がアクティブとなることでオン状態とされて前記駆動トランジスタに前記対応するデータ線の電圧を供給する書込トランジスタと、
    　　前記対応する走査線に接続された制御端子と、前記駆動トランジスタの第２導通端子に接続された第１導通端子と、前記駆動トランジスタの前記制御端子に接続された第２導通端子とを有し、前記データ書込期間に前記対応する走査線がアクティブとなることでオン状態とされて前記駆動トランジスタをダイオード接続状態とする補償トランジスタと、
    　　前記対応するエミッション線に接続された制御端子と、前記発光表示素子に駆動電流を供給するための電源線に接続された第１導通端子と、前記駆動トランジスタの前記第１導通端子に接続された第２導通端子とを有し、前記初期化期間および前記データ書込期間を含むように設けられた非発光期間で前記対応するエミッション線が非アクティブとなることでオフ状態とされ、前記データ書込期間後に設けられた発光期間で前記対応するエミッション線がアクティブとなることでオン状態とされる電源供給トランジスタと、
    　　前記対応するエミッション線に接続された制御端子と、前記駆動トランジスタの前記第２導通端子に接続された第１導通端子と、前記発光表示素子のアノードに接続された第２導通端子とを有し、前記非発光期間で前記対応するエミッション線が非アクティブとなることでオフ状態とされ、前記発光期間で前記対応するエミッション線がアクティブとなることでオン状態とされる発光制御トランジスタとをさらに備える、請求項１に記載の表示装置。
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