WO2023111064A1 - Reseau de communication avionique - Google Patents

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WO2023111064A1
WO2023111064A1 PCT/EP2022/085930 EP2022085930W WO2023111064A1 WO 2023111064 A1 WO2023111064 A1 WO 2023111064A1 EP 2022085930 W EP2022085930 W EP 2022085930W WO 2023111064 A1 WO2023111064 A1 WO 2023111064A1
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WO
WIPO (PCT)
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data
switch
data frame
transit time
communication network
Prior art date
Application number
PCT/EP2022/085930
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English (en)
Inventor
Patrice Toillon
Abraham SUISSA
Thomas Benoit
Thiebault Jeandon
Original Assignee
Safran Electronics & Defense
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Filing date
Publication date
Application filed by Safran Electronics & Defense filed Critical Safran Electronics & Defense
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    • H04L2012/445—Star or tree networks with switching in a hub, e.g. ETHERNET switch

Definitions

  • the invention relates to the field of communication networks and in particular avionic communication networks.
  • the communication networks make it possible to serve as a support for the internal communications of an aircraft, that is to say for the exchanges of data between the different avionic elements of the aircraft (or within the same avionic element of the aircraft).
  • a communication network makes it possible to interconnect a plurality of electronic processing units (for example, computers, processors, etc.).
  • a communication network conventionally comprises a plurality of switches connected to one another and to the electronic processing units by data links (cables and/or wireless links, for example radioelectric). The switches thus ensure the exchange and monitoring of the data flows transiting between the electronic processing units.
  • a data frame transiting in a communication network, between a source electronic processing unit and a destination electronic processing unit, is characterized in particular by its transit time through the communication network.
  • the transit time (also called latency) is thus a key quantity that makes it possible to monitor the aging of the data frame transiting in the communication network and more particularly the validity of these data when they are valid for a maximum time duration. given.
  • the maximum value of the transit time of a data frame is conventionally predefined according to a worst case scenario for a given network architecture, that is to say according to the physical topology and the logical topology of the network. of communication considered.
  • the explicit knowledge of the transit time of a data frame in the communication network is a key quantity directly allowing the electronic processing unit recipient (of the data frame) to compensate for the time delay of said data frame due to its propagation through the communication network.
  • the time delay introduced by the communication network is thus known and integrated at the receiver level, that is to say by the recipient electronic processing unit.
  • the transit time of a data frame is conventionally measured in unitary fashion. Indeed, each or only some of the switches of the communication network will measure the unit latency of said data frame.
  • the unit latency corresponds to the transit time of the data frame through the considered switch, that is to say the transit time of said data frame between an input port (on which said data frame is received ) and an output port (from which the data frame is transmitted) of said switch.
  • the measured unit transit time value is then compared to a unit transit time threshold (time quota) which was predefined during the design phase. In this way, if the value of the measured unit transit time of a data frame is greater than the threshold, said data frame is considered to be obsolete. This prevents a switch from carrying a data frame that is too old.
  • the major drawback of the monitoring described above is that it is piecemeal (that is to say not global) because it is carried out locally by certain switches of the communication network. It is therefore envisaged to control, globally, the transit time of data frames through a communication network.
  • An object of the invention is to propose a communication network making it possible to globally control the transit time of the data frames
  • a communication network for interconnecting a plurality of electronic data processing units , the network comprising at least one switch which has at least one input port and one output port for its connection to the electronic processing units and which is arranged to transmit a data frame of a data stream between at least two of the electronic processing units.
  • the switch comprises at least one electronic circuit arranged to control an overall transit time of the data frame between the two electronic processing units.
  • the invention is particularly advantageous because each switch of the communication network is arranged to make it possible to control the overall transit time of the data frame.
  • the monitoring of the data frame is therefore performed here in a global manner. It is thus ensured that no obsolete data frame is transmitted to the electronic processing units.
  • the switch comprises a plurality of input ports and a plurality of output ports and the electronic circuit is arranged for:
  • control of the overall transit time results from its knowledge a posteriori, before the transmission of the data frame to the recipient electronic unit.
  • the network comprises several switches interconnected to transmit the data frame between a head switch located immediately downstream of the electronic processing unit transmitting the data frame and a tail switch located immediately upstream of the electronic processing unit destination of the data frame, the electronic circuit of each switch being arranged to successively introduce by concatenation the data extension at the tail of the data frame.
  • the electronic circuit of the tail switch is arranged to extract by deconcatenation the data extension associated with each switch, the electronic circuit of the tail switch is arranged to sum the unit transit times and calculate the overall transit time of the data frame.
  • the electronic circuit of the tail switch is arranged to compare the global transit time of the data frame with a predefined global transit time threshold.
  • the data extension associated with each switch respectively comprises an identifier of each switch
  • the electronic circuit of the tail switch is arranged to determine a transit path of the data frame between the head switch and the tail switch .
  • the data extension associated with each switch respectively comprises an identifier of the particular output port of each switch from which the data frame is transmitted.
  • the electronic processing unit destination of the data frame is arranged to extract by deconcatenation the data extension associated with each switch, the electronic processing unit destination of the data frame is arranged to sum the transit times units and calculate the overall transit time of the data frame.
  • the electronic circuit of each switch upstream of the tail switch is arranged to successively introduce by concatenation an integrity datum relating to the datum extension.
  • the integrity datum is calculated at each switch.
  • the integrity datum is global.
  • the data frame includes an additional field all the bits of which are at a predetermined logic level, one of the bits of the additional field being allocated to each of the switches and each switch being arranged to modify the bit of the additional field relating to said switch when the data frame passes through it.
  • first data streams configured to have priority over second data streams pass through the network and the electronic circuit comprises a memory in which a first FIFO waiting list dedicated to each port is defined. output of each switch for storing first data frames of the first data streams and a second FIFO waiting list dedicated to each port of output of each switch to store second data frames of the second data streams.
  • control of the overall transit time is based on the priority which is given to the data frames of the first stream. It is thus known that the overall transit time is kept as small as possible and/or equal to a predefined value for a given physical transit path of a data frame.
  • the electronic circuit is arranged so that the unit transit time of the first data frames of the first data streams is substantially fixed.
  • the electronic circuit is arranged so that the unit transit time of the second data frames of the second data streams exhibits a variation less than a predefined variation threshold.
  • priority levels are assigned between distinct data streams among the first data streams and/or the second data streams
  • the electronic circuit is arranged so that the data frames of the distinct data streams are transmitted in an order increasing level of priority.
  • the invention also relates to a switch arranged to implement the communication network as previously described.
  • the invention also relates to an electronic architecture comprising a plurality of electronic processing units interconnected by the communication network as previously described.
  • the invention also relates to an aircraft comprising such an electronic architecture.
  • FIG. 1 represents an aircraft comprising a communication network according to the invention.
  • Figure 2 shows a structural view of the communication network shown in Figure 1.
  • FIG. 3 represents the internal architecture of a switch of the communication network illustrated in FIG. 2 according to a first embodiment of the invention.
  • Figure 4 shows a block definition diagram of the concatenation function of the switch shown in Figure 3.
  • FIG. 5 represents a data frame according to a variant of the first embodiment of the invention.
  • FIG. 6 represents a data frame according to a variant of the first embodiment of the invention
  • FIG. 7 represents the internal architecture of a switch of the communication network illustrated in FIG. 2 according to a second embodiment of the invention.
  • FIG. 8 represents a data flow identification and storage diagram according to a second embodiment of the invention.
  • the aircraft 1 comprises avionic elements, that is to say electronic and computer equipment.
  • Each of the avionics elements comprises one or more units processing electronics (computers, processors, etc.) interconnected via a communication network 4 .
  • the communication network 4 interconnects a first electronic processing unit 5 , a second electronic processing unit 6 , a third electronic processing unit 7 and a fourth electronic processing unit 8 .
  • the electronic processing units 5, 6, 7, 8 are here electronic data processing units.
  • the communication network 4 is here an avionics communication network according to the ARINC 667 Part 7 standard (Avionics Full Duplex Switched Ethernet in English) or equivalent or derivative.
  • the electronic processing units 5, 6, 7, 8 here comply with the ARINC 664 Part 7 End System standard or equivalent or derivative.
  • the electronic processing units 5, 6, 7, 8 can each belong to distinct avionic elements or can belong to the same avionic element.
  • the communication network 4 here comprises a first switch 9 , a second switch 10 , a third switch 11 and a fourth switch 12 .
  • the switches 9, 10, 11, 12 here comply with the ARINC 664 Part 7 Intermediate System standard or equivalent or derivative.
  • the first switch 9 is connected to the first electronic processing unit 5
  • the second switch 10 is connected to the second electronic processing unit 6
  • the third switch 11 is connected to the third electronic processing unit 7
  • the fourth switch 12 is connected to the fourth electronic processing unit 8 .
  • first switch 9 is connected to the second switch 10 and to the fourth switch 12 and the third switch 11 is connected to the second switch 10 and to the fourth switch 12 .
  • the switches 9, 10, 11, 12 are here connected via an Ethernet connection (for example via twisted pair cables connected to connectors RJ45 or even via cables with specific quadrax type connectors for the aeronautical sector or equivalent) and thus form a plurality of physical paths between the electronic processing units 5, 6, 7, 8.
  • the electronic processing units 5, 6, 7, 8 are arranged to exchange data streams.
  • the data streams pass through the communication network 4 (that is to say via the switches 9, 10, 11, 12) in the form of data frames.
  • the data frames pass through the communication network 4 according to the Ethernet standard (IEEE 802.3 standard).
  • a data stream T1 (symbolized by long dotted lines) passes for example between the first electronic processing unit 5 and the third electronic processing unit 7.
  • the data stream T1 thus passes through the first switch 9, the second switch 10 and the third switch 11.
  • a data stream T2 (short dotted line) passes for example between the first electronic processing unit 5 and the fourth electronic processing unit 8.
  • the data stream T2 thus passes through the first switch 9 and the fourth switch 12.
  • the first switch 9 has two input ports, namely a first input port 15 and a second input port 16, and two output ports, namely a first output port 17 and a second output port 18 It should be noted that a port of the first switch 9 can simultaneously be an input port and an output port.
  • the first switch 9 has four ports that can be both input ports and output ports depending on the path of the data frame considered.
  • the first switch 9 further comprises an electronic circuit 19 which comprises:
  • a correspondence block 20 comprising a static table 20a fulfilling a function of configuring information and/or parameters for filtering, monitoring and broadcasting data frames;
  • a memory 21 in which are defined a first FIFO waiting list 21a (in English, First-In First-Out), a second FIFO waiting list 21b, a third FIFO waiting list 21c and a fourth list of ' FIFO wait 21d .
  • the electronic circuit 19 is for example implemented by one or more electronic components (integrated as for example an FPGA - in English Field Programmable Gate Array - or even an ASIC - in English Application-Specific Integrated Circuit - and/or discrete) mounted and connected together on a PCB (in English Printed Circuit Board).
  • electronic components integrated as for example an FPGA - in English Field Programmable Gate Array - or even an ASIC - in English Application-Specific Integrated Circuit - and/or discrete
  • the first physical interface 15a, the second physical interface 16a, the third physical interface 17a and the fourth physical interface 18a operate in the physical layer defined by the OSI (Open Systems Interconnection) model.
  • the first MAC interface 15b, the second MAC interface 16b, the third MAC interface 17b and the fourth MAC interface 18b operate in the data link layer defined by the OSI model.
  • the physical interfaces 15a, 16a and the MAC interfaces 15b, 16b thus ensure the reception of the data frames by the first switch 9 .
  • the physical interfaces 17a, 18a and the MAC interfaces 17b, 18b thus ensure the transmission of the data frames by the first switch 9 .
  • the correspondence block 20 makes it possible, via the static table 20a, to route the data frames received on the input ports 15, 16 to the memory 21 according to the destination MAC addresses included in said data frames. More precisely, the first FIFO waiting list 21a of the memory 21 is intended to store data frames received on the first input port 15 to be transmitted in the communication network 4 via the first output port 17 .
  • the second FIFO waiting list 21b of the memory 21 is intended to store data frames received on the second input port 16 to be transmitted in the communication network 4 via the first output port 17 .
  • the third FIFO waiting list 21c of the memory 21 is intended to store data frames received on the first input port 15 to be transmitted. into the communication network 4 via the second output port 18 .
  • the third FIFO waiting list 21d of the memory 21 is intended to store data frames received on the second input port 16 to be transmitted in the communication network 4 via the second output port 18 .
  • the dating block 21 makes it possible to date the data frames transiting via the first switch 9 .
  • the dating block 21 thus provides an entry date and an exit date for each of the data frames transiting via the first switch 9 . More specifically, each data frame received on one of the input ports 15, 16 is associated with the date of entry at the level of the first MAC interface 15b or the second MAC interface 16b (see arrow F1 in FIG. 3) .
  • the first control block 22a or the first control block 22b acquires the output date of each data frame (arrow F2 in FIG. 3).
  • the control block 22a and the control block 22b of the electronic circuit 19 can thus measure a unit transit time of each data frame (between one of the input ports 15, 16 and one of the output ports 17, 18) transiting via the first switch 9 .
  • a data frame received on the second input port 16 is associated with the input date at the level of the second MAC interface 16b. Subsequently, said data frame is for example stored in the FIFO waiting list 21b of the memory 21 to be transmitted in the communication network 4 via the first output port 17 .
  • the control block 22a acquires the output date of said data frame (see arrow F2 in FIG. 3). The control block 22a thus measures the unit transit time of said data frame between the second input port 16 and the first output port 17 .
  • control block 22a and the control block 22b of the electronic circuit 19 can compare the time of measured unit transit of each data frame at a unit transit time threshold predefined in the design phase of the communication network 4.
  • the electronic circuit 19 of the first switch 9 is thus arranged to locally monitor the aging of each data frame. It is therefore the approach of the prior art which only considers the unit transit time (that is to say not global) of the data frames.
  • the electronic circuit 19 of each of the switches 9, 10, 11, 12 of the communication network 4 is arranged to control an overall transit time of the data frames transiting in said communication network 4 between at least two of the electronic processing units 5, 6, 7, 8.
  • the electronic circuit 19 of each of the switches 9, 10, 11, 12 of the communication network 4 is arranged to introduce a data extension at the tail of each data frame (transiting in the communication network 4) .
  • the data extension is thus attached to the tail of each data frame.
  • the electronic circuit 19 of the first switch 9 is arranged to introduce the data extension which is relative to it at the tail of said data frame.
  • the data extension is introduced at the tail of each data frame by concatenation (that is to say in the postamble, in English trailer, of each data frame).
  • the electronic circuit 19 of each of the switches 9, 10, 11, 12 of the communication network 4 is therefore arranged to perform a concatenation function.
  • the data extension of a data frame transiting via a specific switch among the switches 9 , 10 , 11 , 12 comprises the unit transit time of said data frame between one of the input ports 15 , 16 of said specific switch (on which said data frame is received) and one of the output ports 17, 18 of said specific switch (via which said data frame is transmitted).
  • the data extension of the data frame passing through the specific switch to include a physical unit transit time which corresponds to the transit time of said data frame through the physical interfaces of the specific switch.
  • the transit time on the links between the switches is neglected here because it is considered low with regard to the transit time in the switches. Nevertheless, it should be noted that for long cable lengths or when the communication network considered operates at a high bit rate, the physical unit transit time is no longer negligible.
  • the head switch is one of the switches 9, 10, 11, 12 located immediately downstream of the electronic processing unit transmitting the data frame.
  • the tail switch is one of the switches 9, 10, 11, 12 located immediately upstream of the electronic processing unit to which the data frame is addressed.
  • the electronic circuit 19 of each switch of the communication network 4 upstream of the tail switch is arranged to successively introduce by concatenation the extension of data relating to it at the tail of the frame. of data .
  • said data frame When the data frame is received on one of the input ports 15, 16 of the tail switch, said data frame therefore includes the data extension relating to each switch of the communication network 4 upstream of said tail switch.
  • the tail switch therefore receives a data frame extended in size.
  • the data stream T1 of FIG. 2 is considered.
  • the data stream T1 transits between the first electronic processing unit 5 and the third electronic processing unit 7 via the first switch 9 , the second switch 10 and the third switch 11 .
  • the head switch is the first switch 9
  • the tail switch is the third switch 11 .
  • said data frame when the data frame is received by the third switch 11 (which is the tail switch for the data frame of the data stream T1), said data frame successively comprises the data extension relating to the first switch 9 and the data extension relating to the second switch 10 .
  • the electronic circuit 19 of the tail switch is arranged to extract by deconcatenation the data extension relating to each of the switches (upstream of said tail switch) via which the data frame has transited.
  • the electronic circuit 19 of each of the switches 9, 10, 11, 12 therefore performs a deconcatenation function when it is the tail switch.
  • the electronic circuit 19 of the tail switch is thus arranged to acquire the unit transit times of the data frame measured by each of the switches (upstream of said tail switch).
  • the electronic circuit 19 of the tail switch is arranged to sum the unit transit times measured (including within itself) and thus calculate the overall transit time of the data frame in the communication network 4 (Between at least two of the electronic processing units 5, 6, 7, 8).
  • the electronic circuit 19 of each of the switches 9, 10, 11, 12 therefore performs a calculation function.
  • the electronic circuit 19 of the tail switch is arranged to compare the global transit time of the data frame with a global transit time threshold predefined in the design phase of the communication network 4 .
  • the electronic circuit 19 of each of the switches 9, 10, 11, 12 of the communication network 4 therefore performs a comparison function when it is the tail switch.
  • the electronic circuit 19 of the third switch 11 determines the unit transit time in the switch 11 and extracts by deconcatenation the unit transit time measured by the first switch 9 and the unit transit time measured by the second switch 10 .
  • the third switch 11 then calculates the global transit time of the data frame and compares it to the predefined global transit time threshold.
  • Each of the switches 9, 10, 11, 12 of the communication network 4 is thus arranged to monitor the global aging of each data frame passing through the communication network 4. It is thus ensured that no obsolete data frame is transmitted to the electronic processing units 5, 6, 7, 8.
  • the data extension of a data frame transiting via a specific switch comprises, in addition to the unit transit time, an identifier said specific switch.
  • the electronic circuit 19 of the tail switch is arranged to determine a transit path of the data frame between the head switch and the tail switch.
  • the data extension of a data frame transiting via a specific switch comprises, in addition to the unit transit time and the 'identifier, an identifier of one of the output ports of said specific switch via which the data frame is transmitted.
  • the concatenation, deconcatenation, calculation and comparison functions of the electronic circuit 19 of each of the switches 9, 10, 11, 12 previously described are implemented for each of the output ports 17, 18 of said switches 9, 10, 11, 12 More specifically, the concatenation, deconcatenation, calculation and comparison functions are implemented at the level of each of the control blocks 22a, 22b.
  • the block control 22a dedicated to the first output port 17 comprises a concatenation block 23 which makes it possible to introduce the data extension relating to the first switch 9 at the tail end of the data frame.
  • the concatenation, deconcatenation, calculation and comparison functions of the electronic circuit 19 are implemented in the form of hard-wired logic in an FPGA (in English Field Programmable Gate Array ) .
  • the data frame passes through the communication network 4 between a source electronic processing unit and a destination electronic processing unit (among the electronic processing units 5, 6, 7, 8) via several switches (among switches 9, 10, 11, 12), the head switch is located immediately downstream of the electronic processing unit transmitting the data frame.
  • the tail switch is located immediately upstream of the electronic processing unit destination of the data frame.
  • the electronic circuit 19 of each switch of the communication network 4 and also of the tail switch is arranged to successively introduce by concatenation the data extension which is relative to it at the tail of the data frame. It is therefore the electronic processing unit to which the data frame is addressed which is arranged to extract by deconcatenation the data extension relating to each of the switches (therefore including the tail switch) via which the data frame has transited. The electronic processing unit therefore performs the deconcatenation function.
  • the recipient electronic processing unit is thus arranged to acquire the unit transit times of the data frame measured by each of the switches via which said data frame transited.
  • the electronic processing unit is arranged to sum the measured unit transit times and thus calculate the overall transit time of the data frame in the communication network 4 (that is to say the transit time of the data frame between the source electronic processing unit and the destination electronic processing unit).
  • the recipient electronic processing unit therefore performs the calculation function.
  • the recipient electronic processing unit is arranged to compare the global transit time of the data frame with a global transit time threshold predefined in the design phase of the communication network 4 .
  • the destination electronic processing unit therefore performs the comparison function.
  • the electronic processing unit can thus determine itself whether a data frame received is valid or not.
  • the recipient electronic processing unit is preferably arranged to determine a transit path of the data frame between the source electronic processing unit and said destination electronic processing unit.
  • the data stream T1 of FIG. 2 is considered.
  • the data stream T1 transits between the first electronic processing unit 5 and the third electronic processing unit 7 via the first switch 9 , the second switch 10 and the third switch 11 .
  • said data frame comprises successively the data extension relating to the first switch 9, the data extension relating to the second switch 10 and the data extension relating to the third switch 11 (which is the tail switch for the data frame of the data stream T1 ) .
  • the electronic processing units 5, 6, 7, 8 are arranged to perform the deconcatenation, calculation and comparison functions.
  • the deconcatenation, calculation and comparison functions can be directly supported by the End System of the recipient electronic processing unit or even at the user level.
  • the electronic circuit 19 of each of the switches 9, 10, 11, 12 is arranged to introduce, into the data frame, integrity data relating to the data extension which is associated. More specifically, the integrity data is appended to the tail of each data frame.
  • the integrity data item is an FCS (Frame Check Sequence) error detection code calculated via a CRC (Cyclic Redundancy Check) algorithm.
  • FCS Full Check Sequence
  • CRC Cyclic Redundancy Check
  • the data frame 25 belongs, by way of example, to a data stream transiting between the first electronic processing unit 5 and the fourth electronic processing unit 8 via the first switch 9, the second switch 10, the third switch 11 and the fourth switch 12.
  • the first switch 9 which is the head switch
  • said data frame 25 comprises:
  • a first field 25a comprising a header and data to be transmitted
  • a second field 25b (for example 32 bits) comprising a first integrity data item calculated by the electronic processing unit 5 .
  • said data frame 25 comprises the fields 25a, 25b and:
  • a third field 25c (for example 32 bits) comprising the data extension relating to the first switch 9;
  • a fourth field 25d (for example 32 bits) comprising a second integrity data item calculated by the first switch 9 on the data frame 25 received by said first switch 9 .
  • the second integrity datum is calculated in order over the fields 25a, 25b, 25c, 25d inclusive.
  • said data frame 25 comprises the fields 25a, 25b, 25c, 25d and:
  • a fifth field 25e (for example 32 bits) comprising the data extension relating to the second switch 10;
  • a sixth field 25f (for example 32 bits) comprising a third integrity data item calculated by the second switch 10 on the data frame 25 received by said second switch 10 .
  • the third integrity datum is calculated in order over the fields 25a, 25b, 25c, 25d, 25e, 25f inclusive.
  • said data frame 25 includes fields 25a, 25b, 25c, 25d, 25e, 25f and:
  • a seventh field 25g (for example 32 bits) comprising the data extension relating to the third switch 11;
  • an eighth field 25h (for example 32 bits) comprising a fourth integrity data item calculated by the third switch 11 on the data frame 25 received by said third switch 11 .
  • the fourth integrity datum is calculated in order over the fields 25a, 25b, 25c, 25d, 25e, 25f, 25g, 25h inclusive.
  • said data frame 25 comprises:
  • the first field 25a comprising a header and data to be transmitted
  • the second field 25b comprising the first integrity datum calculated by the electronic processing unit 5 .
  • said data frame 25 comprises the fields 25a, 25b and:
  • the third field 25c comprising the data extension relating to the first switch 9;
  • the fourth field 25d comprising a second integrity datum calculated by the first switch 9 on the data frame 25 received by said first switch 9 .
  • said data frame 25 comprises the fields 25a, 25b, 25c and:
  • a fifth field 25e comprising the data extension relating to the second switch 10 which takes the place of the fourth field 25d;
  • a sixth field 25f comprising third integrity data calculated by the second switch 10 on the data frame 25 received by said second switch 10 .
  • said data frame 25 comprises the fields 25a, 25b, 25c, 25e and:
  • a seventh field 25g comprising the data extension relating to the third switch 11 which takes the place of the sixth field 25f;
  • an eighth field 25h comprising a fourth integrity datum calculated by the third switch 11 on the data frame 25 received by said third switch 11 .
  • said data frame When the data frame 25 is received by the fourth switch 12, said data frame comprises only the fourth integrity datum which is global integrity datum.
  • said data frame when the data frame is received (by the tail switch and/or the destination electronic processing unit) said data frame comprises:
  • a second field for example 32 bits
  • a third field for example 32 bits
  • the unit transit times of each switch through which the data frame has transited are therefore directly summed in the data frame.
  • a fourth field (for example 32 bits) comprising a second integrity data which is recalculated at each switch through which the data frame has passed.
  • the number of fields introduced by concatenation at the tail of the data frame is thus advantageously limited.
  • the data frame comprises an additional field (for example of 32 bits) all the bits of which are at a predetermined logic level, here a low logic level (that is to say at '0').
  • the additional field of the data frame can be added directly by the source electronic processing unit transmitting said data frame or be added by the head switch processing said data frame.
  • Each bit of the additional field relates to a particular switch of the communication network 4 .
  • the first bit of the additional field relates to the first switch 9, the second bit of the additional field relates to the second switch 10, etc.
  • the latter When the data frame passes through the particular switch, the latter is arranged to modify the bit of the additional field relating to said particular switch (the said particular switch could also rewrite the entire additional field to modify the bit relating to it) , here make it pass to a logical high level (that is to say to '1' ).
  • the destination electronic processing unit or the tail switch corresponding to the data frame considered
  • the data stream T1 of FIG. 2 is considered.
  • the data stream T1 transits between the first electronic processing unit 5 and the third electronic processing unit 7 via the first switch 9 , the second switch 10 and the third switch 11 .
  • the four useful bits of the additional field are initially equal to '0000'.
  • the four useful bits of the additional field are equal to '1110'. It is possible to deduce that the data frame of data stream T1 passed through the first switch 9 , the second switch 10 and the third switch 11 but not through the fourth switch 12 .
  • the communication network 4 ensures the transit of first data streams and second data streams. Further, the switches are configured to prioritize the first data streams over the second data streams. The priority of the first data streams relative to the second data streams is fixed in the design phase of the communication network 4 .
  • the electronic circuit 19 of each of the switches 9, 10, 11, 12 includes a memory 26 in which are defined:
  • a FIFO waiting list 26a intended to store data frames of the first data streams received on the first input port 15 to be transmitted in the communication network 4 via the first output port 17;
  • a FIFO waiting list 26b intended to store data frames of the second data streams received on the first input port 15 to be transmitted in the communication network 4 via the first output port 17;
  • a FIFO waiting list 26c intended to store data frames of the first data streams received on the second input port 16 to be transmitted in the communication network 4 via the first output port 17;
  • a FIFO waiting list 26d intended to store data frames of the second data streams received on the second input port 16 to be transmitted in the communication network 4 via the first output port
  • a 26th FIFO waiting list intended to store data frames of the first data streams received on the first input port 15 to be transmitted in the communication network 4 via the second output port
  • a FIFO waiting list 26f intended to store data frames of the second data streams received on the first input port 15 to be transmitted in the communication network 4 via the second output port 18;
  • a FIFO waiting list 26g intended to store data frames of the first data streams received on the second input port 16 to be transmitted in the communication network 4 via the second output port 18;
  • a FIFO waiting list 26h intended to store data frames of the second data streams received on the second input port 16 to be transmitted in the communication network 4 via the second output port 18.
  • the electronic circuit 19 of each of the switches 9, 10, 11, 12 therefore comprises a memory 26 distributed according to the data streams (here first data streams and second data streams) transiting in the communication network 4.
  • step E1 when a data frame is received on one of the input ports 15, 16 of the switches 9, 10, 11, 12, the validity of said data frame is first checked (step E1) . If the data frame is not valid, it is rejected (step E6). Subsequently, a distribution profile of the data frame is determined, that is to say the output port or ports (among the output ports 17, 18) from which said data frame must be transmitted (step E2).
  • step E2 is carried out by the correspondence block 20 of the switches 9, 10, 11, 12 which comprises the static table 20a.
  • a data stream to which the data frame belongs is then determined (it is thus determined the priority of said data frame) (step E3).
  • step E3 is also carried out in the correspondence block 20 of the switches 9, 10, 11, 12.
  • step E4 for the frames of data from the first data streams and step E4' for the data frames of the second data streams. If the data frame is valid, said data frame is stored in the memory 26 and more precisely in the appropriate FIFO waiting list(s) according to its broadcast profile (step E5 for the data frames of the first data streams and step E5' for the data frames of the second data streams).
  • the electronic circuit 19 of each of the switches 9, 10, 11, 12 of the communication network 4 is arranged so that the unit transit time of the data frames of the first data streams is substantially fixed.
  • the unit transit time of the data frames is thus predefined per output port for each of the switches 9, 10, 11, 12 of the communication network 4 .
  • the data frames of the first data streams therefore exhibit jitter substantially equal to 0 ns .
  • the unit transit time of the data frames of the first data streams is equal to 10 ns or even 100 ns.
  • the electronic circuit 19 of each of the switches 9, 10, 11, 12 of the communication network 4 is arranged so that the unit transit time of the second data frames of the second data streams exhibits a variation less than a predefined variation threshold.
  • the data frames of the second data streams therefore have a non-zero jitter which is here limited.
  • the electronic circuit 19 of each of the switches 9, 10, 11, 12 is therefore arranged to perform a data frame prioritization function for each of the output ports 17, 18.
  • the prioritization function is implemented here in each of the control blocks 22a, 22b dedicated respectively to the output ports 17, 18.
  • the prioritization function of the electronic circuit 19 is implemented by an FPGA.
  • the data frames of the first data streams are therefore systematically put on hold for a waiting period before being transmitted. It is thus ensured that the transit time of each of the data frames of the first data streams is substantially fixed. Furthermore, the waiting time may vary depending on the output port via which the data frame is transmitted.
  • the circuit electronic 19 is arranged so that the unit transit time of the data frame of the first data stream is strictly respected.
  • the data frames of the second data stream are therefore put on hold until the transmission of the data frame of the first data stream.
  • the FIFO waiting lists (for one of the output ports 17, 18) of the memory 26 dedicated to the storage of the data frames of the first data streams are empty then the data frame of the second data stream is transmitted.
  • the unit transit time of a data frame of a first data stream must be greater than a time necessary for the transmission of a data frame of a second data stream then said data frames of the second data stream is transmitted before said data frame of the first data stream. This allows maximum use of output ports 17, 18 of switches 9, 10, 11, 12.
  • the overall transit time of the data frames transiting in the communication network 4 is therefore constrained.
  • the communication network 4 according to the invention is particularly advantageous because each switch is arranged to control the overall transit time of a data frame.
  • the control of the transit time of the data frame is either achieved via a measurement of the overall transit time (first embodiment) or via a constraint of the transit time (second embodiment).
  • the monitoring of the data frame is here carried out globally. It is thus ensured that no obsolete data frame is transmitted to the electronic processing units.
  • the global monitoring of the data frames is moreover carried out without dependency on a particular protocol.
  • the communication network according to the invention maintains the integrity of the data transmitted by the electronic processing units.
  • the communication network according to the invention does not require the transmission (offset) of one or more additional data frames in addition to that comprising the useful data to be transmitted.
  • the communication network according to the invention operates with electronic processing units which are asynchronous.
  • the communication network according to the invention therefore does not require synchronization or global time reference.
  • the communication network according to the invention makes it possible to improve the integrity of the transit time and of the transit path of the data frames.
  • the communication network according to the invention thus makes it possible to globally improve the availability and the efficiency (optimization of the transit of the data frames) of the electronic architectures in which it is implemented.
  • the communication network according to the invention has been described here in application to an aircraft but it could be implemented in any electronic architecture comprising a plurality of electronic processing units that need to be interconnected.
  • a communication network 4 has been described here comprising four switches 9, 10, 11, 12 to interconnect four electronic processing units 5, 6, 7, 8 but the communication network could comprise a number P (with P > 0) of switches in order to connect a number Q (with Q>0) of electronic processing units. Also, the P number could be less than or even greater than the Q number.
  • the switches 9, 10, 11, 12 of the communication network 4 here comprise two input ports 15, 16 and two output ports 17, 18 but the switches could of course comprise a number of input ports and a number of two different output ports.
  • the switches could have M input ports (M > 0) and N output ports (N > 0). Generally, the number of input ports M is equal to the number of output ports N but this is not always the case.
  • the memory 21 of the switches have M FIFO waiting lists for each of the N output ports.
  • the memory 21 of the switches comprises two FIFO waiting lists for each of the N output ports, namely a priority FIFO list and a non-priority FIFO list.
  • a priority FIFO list and a non-priority FIFO list.
  • the additional functions of the electronic circuit 19 of the switches 9, 10, 11, 12 described in the embodiments are implemented by an FPGA but it is quite possible to use a processor, a microcontroller, a DSP (in English, Digi tal Signal Processor) or an ASIC (Application-Specific Integrated Circuit)
  • the electronic circuit 19 is here described as being a PCB, but the electronic circuit could very well be composed of several separate PCBs connected together.
  • a data frame to include one or more delimiters in order to delimit the data extensions relating to the switches through which the data frame has transited.
  • This allows the tail switch or the destination electronic processing unit to know the number of switches through which the data frame has passed. This makes it possible to know, at the receiver level (End System), the number of switches through which the data frame has transited as well as the precise transit path of said data frame through the communication network (in particular by acquisition of the identifier of each output port of each switch through which the data frame passed).
  • the integrity datum has here been described as being an FCS error detection code calculated via a CRC algorithm so that the data frames remain compliant with the IEEE 802 standard. 3 .
  • the integrity data item could for example be a checksum or any other error detection code used in the field of telecommunications.
  • the invention is applicable to other types of communication protocols than those mentioned.

Landscapes

  • Engineering & Computer Science (AREA)
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  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)

Abstract

Réseau de communication (4) pour relier entre elles une pluralité d'unités électroniques de traitement (5, 6, 7, 8), le réseau comprenant au moins un commutateur qui possède au moins un port d'entrée et un port de sortie pour sa liaison aux unités électronique de traitement et qui est agencé pour transmettre une trame de données d'un flux de données entre au moins deux des unités électroniques de traitement, le commutateur comportant au moins un circuit électronique (19) agencé pour maîtriser un temps de transit de la trame de données entre les deux unités électroniques de traitement.

Description

RESEAU DE COMMUNICATION AVIONIQUE
L' invention concerne le domaine des réseaux de communication et notamment les réseaux de communication avioniques .
ARRIERE PLAN DE L' INVENTION
Dans le domaine aéronautique , les réseaux de communication permettent de servir de support aux communications internes d' un aéronef , c' est-à-dire aux échanges de données entre les différent éléments avioniques de l ' aéronef (ou au sein d' un même élément avionique de l ' aéronef ) .
Un réseau de communication permet de relier entre elles une pluralité d' unités électroniques de traitement (par exemple, des calculateurs , des processeurs , ...) . Pour cela, un réseau de communication comprend classiquement une pluralité de commutateurs reliés entre eux et aux unités électroniques de traitement par des liaisons de données (câbles et/ou liaisons sans fil par exemple radioélectriques ) . Les commutateurs assurent ainsi l ' échange et la surveillance des flux de données transitant entre les unités électroniques de traitement .
Une trame de données transitant dans un réseau de communication, entre une unité électronique de traitement source et une unité électronique de traitement destinataire , est caractérisée en particulier par son temps de transit au travers du réseau de communication . Le temps de transit (aussi appelé latence ) est ainsi une grandeur clé qui permet de surveiller le vieillissement de la trame de données transitant dans le réseau de communication et plus particulièrement la validité de ces données lorsque celles- ci sont valables pour une durée temporelle maximale donnée . La valeur maximale du temps de transit d' une trame de données est classiquement prédéfinie selon un scénario pire cas pour une architecture réseau donnée, c' est-à-dire en fonction de la topologie physique et de la topologie logique du réseau de communication considéré . En outre, pour certains types de flux de données , la connaissance explicite du temps de transit d' une trame de données dans le réseau de communication est une grandeur clé permettant directement à l ' unité électronique de traitement destinataire (de la trame de données ) de compenser le retard temporel de ladite trame de données dû à sa propagation à travers le réseau de communication . Le retard temporel introduit par le réseau de communication est ainsi connu et intégré au niveau récepteur, c' est-à-dire par l ' unité électronique de traitement destinataire .
En phase de fonctionnement (en anglais run time) d' un réseau de communication, le temps de transit d' une trame de données est classiquement mesuré de façon unitaire . En effet, chaque ou seulement certains des commutateurs du réseau de communication vont mesurer la latence unitaire de ladite trame de données . La latence unitaire correspond au temps de transit de la trame de données à travers le commutateur considéré, c' est-à-dire le temps de transit de ladite trame de données entre un port d' entrée ( sur lequel ladite trame de données est reçue ) et un port de sortie (depuis lequel la trame de données est transmise ) dudit commutateur . La valeur du temps de transit unitaire mesurée est alors comparée à un seuil de temps de transit unitaire (quota temporel ) qui a été prédéfini en phase de conception (en anglais design time) . De cette manière , si la valeur du temps de transit unitaire mesurée d' une trame de données est supérieure au seuil , ladite trame de données est considérée comme obsolète . Cela permet d' éviter qu' un commutateur ne véhicule une trame de données trop ancienne .
L' inconvénient maj eur de la surveillance décrite ci- dessus est qu' elle est parcellaire (c' est-à-dire non globale) car réalisée en local par certains commutateurs du réseau de communication . Il est donc envisagé de maîtriser, de façon globale, le temps de transit des trames de données au travers d' un réseau de communication .
OBJET DE L' INVENTION
Un obj et de l ' invention est de proposer un réseau de communication permettant de maîtriser de façon globale le temps de transit des trames de données
RESUME DE L' INVENTION
A cet effet , on propose un réseau de communication pour relier entre elles une pluralité d' unités électroniques de traitement de données , le réseau comprenant au moins un commutateur qui possède au moins un port d' entrée et un port de sortie pour sa liaison aux unités électronique de traitement et qui est agencé pour transmettre une trame de données d' un flux de données entre au moins deux des unités électroniques de traitement . Le commutateur comporte au moins un circuit électronique agencé pour maîtriser un temps de transit global de la trame de données entre les deux unités électroniques de traitement .
L' invention est particulièrement avantageuse car chaque commutateur du réseau de communication est agencé pour permettre de maîtriser le temps de transit global de la trame de données . La surveillance de la trame de données est donc ici réalisée de façon globale . Il est ainsi assuré qu' aucune trame de données obsolète n' est transmise aux unités électroniques de traitement .
Dans un premier mode de réalisation, le commutateur comporte une pluralité de ports d' entrée et une pluralité de ports de sortie et le circuit électronique est agencé pour :
- mesurer un temps de transit unitaire de la trame de données entre un des ports d' entrée particulier sur lequel la trame de données est reçue et un des ports de sortie particulier depuis lequel la trame de données est transmise, - introduire par concaténation en queue de la trame de données une extension de donnée associée au commutateur, l ' extension de donnée comportant le temps de transit unitaire mesuré .
Dans le premier mode de réalisation, la maîtrise du temps de transit global résulte de sa connaissance a posteriori , avant la transmission de la trame de données à l ' unité électronique destinataire .
De préférence alors , le réseau comprend plusieurs commutateurs reliés entre eux pour transmettre la trame de données entre un commutateur de tête situé en aval immédiat de l ' unité électronique de traitement émettant la trame de données et un commutateur de queue situé en amont immédiat de l ' unité électronique de traitement destinataire de la trame de données , le circuit électronique de chaque commutateur étant agencé pour introduire successivement par concaténation l ' extension de donnée en queue de la trame de données .
Avantageusement , le circuit électronique du commutateur de queue est agencé pour extraire par déconcaténation l ' extension de données associée à chaque commutateur, le circuit électronique du commutateur de queue est agencé pour sommer les temps de transits unitaires et calculer le temps de transit global de la trame de données .
Selon une caractéristique particulière, le circuit électronique du commutateur de queue est agencé pour comparer le temps de transit global de la trame de données à un seuil de temps de transit global prédéfini .
De préférence , l ' extension de données associée à chaque commutateur comporte respectivement un identifiant de chaque commutateur, le circuit électronique du commutateur de queue est agencé pour déterminer un chemin de transit de la trame de données entre le commutateur de tête et le commutateur de queue . Avantageusement, l ' extension de données associée à chaque commutateur comporte respectivement un identifiant du port de sortie particulier de chaque commutateur depuis lequel la trame de données est transmise .
Optionnellement , l ' unité électronique de traitement destinataire de la trame de données est agencée pour extraire par déconcaténation l ' extension de données associée à chaque commutateur, l ' unité électronique de traitement destinataire de la trame de données est agencée pour sommer les temps de transit unitaires et calculer le temps de transit global de la trame de données .
Selon une caractéristique particulière , le circuit électronique de chaque commutateur en amont du commutateur de queue est agencé pour introduire successivement par concaténation une donnée d' intégrité relative à l ' extension de donnée .
Avantageusement, la donnée d' intégrité est calculée à chaque commutateur .
En variante , la donnée d' intégrité est globale .
Optionnellement, la trame de données comporte un champ additionnel dont tous les bits sont à un niveau logique prédéterminé , un des bits du champ additionnel étant attribué à chacun des commutateurs et chaque commutateur étant agencé pour modifier le bit du champ additionnel relatif audit commutateur lorsque la trame de données le traverse .
Dans un deuxième mode de réalisation, des premiers flux de données configurés pour être prioritaires par rapport à des deuxièmes flux de données transitent dans le réseau et le circuit électronique comprend une mémoire dans laquelle sont définie une première liste d' attente FIFO dédiée à chaque port de sortie de chaque commutateur pour stocker des premières trames de données des premiers flux de données et une deuxième liste d' attente FIFO dédiée à chaque port de sortie de chaque commutateur pour stocker des deuxièmes trames de données des deuxièmes flux de données .
Dans le deuxième mode de réalisation, la maîtrise du temps de transit global repose sur la priorité qui est donnée aux trames de données du premier flux . On sait ainsi que le temps de transit global est maintenu aussi petit que possible et/ou égal à une valeur prédéfinie pour un chemin de transit physique donné d' une trame de données .
De préférence , le circuit électronique est agencé pour que le temps de transit unitaire des premières trames de données des premiers flux de données soit sensiblement fixe .
De préférence également , le circuit électronique est agencé pour que le temps de transit unitaire des deuxièmes trames de données des deuxièmes flux de données présente une variation inférieure à un seuil de variation prédéfinie .
Optionnellement , des niveaux de priorité sont affectés entre des flux de données distincts parmi les premiers flux de données et/ou les deuxièmes flux de données , le circuit électronique est agencé pour que les trames de données des flux de données distincts soient transmises suivant un ordre croissant du niveau de priorité .
L' invention concerne également un commutateur agencé pour mettre en œuvre le réseau de communication tel que précédemment décrit .
L' invention concerne également une architecture électronique comportant une pluralité d' unités électronique de traitement reliées entre elles par le réseau de communication tel que précédemment décrit .
L' invention concerne également un aéronef comportant une telle architecture électronique .
D' autres caractéristiques et avantages de l ' invention ressortiront à la lecture de la description qui suit de modes de réalisation particuliers non limitatifs de l' invention .
BREVE DESCRIPTION DES DESSINS
La description de l'invention fait référence aux dessins annexés, parmi lesquels :
La figure 1 représente un aéronef comprenant un réseau de communication selon l'invention.
La figure 2 représente une vue structurelle du réseau de communication illustré à la figure 1.
La figure 3 représente l'architecture interne d'un commutateur du réseau de communication illustré à la figure 2 selon un premier mode de réalisation de l'invention.
La figure 4 représente un diagramme de définition de bloc de la fonction de concaténation du commutateur illustré à la figure 3.
La figure 5 représente une trame de données selon une variante du premier mode de réalisation de l'invention.
La figure 6 représente une trame de données selon une variante du premier mode de réalisation de l'invention
La figure 7 représente l'architecture interne d'un commutateur du réseau de communication illustré à la figure 2 selon un deuxième mode de réalisation de l'invention.
La figure 8 représente un diagramme d'identification et de stockage de flux de données selon un deuxième mode de réalisation de l'invention.
DESCRIPTION DETAILLEE DE L'INVENTION
En référence aux figures 1 et 2, le réseau de communication de l'invention est ici décrit en application à un aéronef généralement désigné en 1.
L'aéronef 1 comporte des éléments avioniques, c'est-à- dire des équipements électroniques et informatiques . Chacun des éléments avioniques comprend une ou plusieurs unités électroniques de traitement (calculateurs , processeurs , etc...) reliées entre elles via un réseau de communication 4 . Ici , le réseau de communication 4 relie entre elles une première unité électronique de traitement 5 , une deuxième unité électronique de traitement 6 , une troisième unité électronique de traitement 7 et une quatrième unité électronique de traitement 8 . Les unités électroniques de traitement 5 , 6 , 7 , 8 sont ici des unités électroniques de traitement de données . Le réseau de communication 4 est ici un réseau de communication avionique selon le standard ARINC 667 Part 7 (en anglais Avionics Full Duplex Swi tched Ethernet) ou équivalent ou dérivé .
Les unités électroniques de traitement 5 , 6 , 7 , 8 sont ici conformes au standard ARINC 664 Part 7 End System ou équivalent ou dérivé . En outre, les unités électroniques de traitement 5 , 6 , 7 , 8 peuvent appartenir chacune à des éléments avioniques distincts ou peuvent appartenir à un même élément avionique .
Le réseau de communication 4 comprend ici un premier commutateur 9 , un deuxième commutateur 10 , un troisième commutateur 11 et un quatrième commutateur 12 . Les commutateurs 9 , 10 , 11 , 12 sont ici conformes au standard ARINC 664 Part 7 Intermediate System ou équivalent ou dérivé .
Le premier commutateur 9 est relié à la première unité électronique de traitement 5 , le deuxième commutateur 10 est relié à la deuxième unité électronique de traitement 6 , le troisième commutateur 11 est relié à la troisième unité électronique de traitement 7 et le quatrième commutateur 12 est relié à la quatrième unité électronique de traitement 8 .
En outre , le premier commutateur 9 est relié au deuxième commutateur 10 et au quatrième commutateur 12 et le troisième commutateur 11 est relié au deuxième commutateur 10 et au quatrième commutateur 12 . Les commutateurs 9 , 10 , 11 , 12 sont ici reliés via une connexion Ethernet (par exemple via des câbles à paires torsadées raccordés à des connecteurs RJ45 ou encore via des câbles à connecteurs de type quadrax spécifique pour le secteur aéronautique ou équivalent) et forment ainsi une pluralité de chemins physiques entre les unités électroniques de traitement 5, 6, 7 , 8.
Les unités électroniques de traitement 5, 6, 7, 8 sont agencées pour s'échanger des flux de données. Les flux de données transitent dans le réseau de communication 4 (c'est- à-dire via les commutateurs 9, 10, 11, 12) sous forme de trames de données. Les trames de données transitent dans le réseau de communication 4 selon le standard Ethernet (standard IEEE 802.3) .
Toujours en référence à la figure 2, un flux de données T1 (symbolisés en trait pointillé longs) transite par exemple entre la première unité électronique de traitement 5 et la troisième unité électronique de traitement 7. Le flux de données T1 transite ainsi via le premier commutateur 9, le deuxième commutateur 10 et le troisième commutateur 11. De plus, un flux de données T2 (trait pointillé court) transite par exemple entre la première unité électronique de traitement 5 et la quatrième unité électronique de traitement 8. Le flux de données T2 transite ainsi via le premier commutateur 9 et le quatrième commutateur 12.
En référence à la figure 3, une architecture interne d'un commutateur particulier du réseau de communication 4 est décrite. Il est entendu que l'architecture interne ici décrite en application au premier commutateur 9 s'applique ainsi à chacun des commutateurs 9, 10, 11, 12 du réseau de communication 4.
Le premier commutateur 9 comporte deux ports d'entrée, à savoir un premier port d'entrée 15 et deuxième un port d'entrée 16, et deux ports de sortie, à savoir un premier port de sortie 17 et un deuxième port de sortie 18. Il est à noter qu'un port du premier commutateur 9 peut être simultanément un port d'entrée et un port de sortie. Ici, le premier commutateur 9 comporte quatre ports qui peuvent être à la fois des ports d' entrée et des ports de sortie en fonction du chemin de la trame de données considéré .
Le premier commutateur 9 comporte en outre un circuit électronique 19 qui comprend :
- une première interface physique 15a et une première interface MAC 15b (en anglais Medium Access Control ) dédiées au premier port d' entrée 15 ;
- une deuxième interface physique 16a et une deuxième interface MAC 16b dédiées au deuxième port d' entrée
16 ;
- une troisième interface physique 17a et une troisième interface MAC 17b dédiées au premier port de sortie
17 ;
- une quatrième interface physique 18a et une quatrième interface MAC 18b dédiées au deuxième port de sortie
18 ;
- un bloc de correspondance 20 comprenant une table statique 20a remplissant une fonction de configuration des informations et/ou des paramètres de filtrage, de surveillance et de diffusion des trames de données ;
- un bloc de datation 21 remplissant une fonction de gestion d' une date locale ou courante ;
- un premier bloc de contrôle 22a dédié au premier port de sortie 17 ( le premier bloc de contrôle 22a supporte donc une loi de sortie des trames de données ) ;
- un deuxième bloc de contrôle 22b dédié au deuxième port de sortie 18 ( le deuxième bloc de contrôle 22b supporte donc la loi de sortie des trames de données ) ;
- une mémoire 21 dans laquelle sont définies une première liste d' attente FIFO 21a (en anglais , First-In First- Out) , une deuxième liste d' attente FIFO 21b, une troisième liste d' attente FIFO 21c et une quatrième liste d' attente FIFO 21d .
Le circuit électronique 19 est par exemple implémenté par un ou plusieurs composants électroniques ( intégrés comme par exemple un FPGA - en anglais Field Programmable Gate Array - ou encore un ASIC - en anglais Application-Specific Integrated Circuit - et/ou discrets ) montés et connectés entre eux sur un PCB (en anglais Printed Circuit Board) .
La première interface physique 15a, la deuxième interface physique 16a, la troisième interface physique 17a et la quatrième interface physique 18a opèrent dans la couche physique définie par le modèle OSI (en anglais , Open Systems Interconnection) .
La première interface MAC 15b, la deuxième interface MAC 16b, la troisième interface MAC 17b et la quatrième interface MAC 18b opèrent dans la couche liaison de données définie par le modèle OSI .
Les interfaces physiques 15a, 16a et les interfaces MAC 15b, 16b assurent ainsi la réception des trames de données par le premier commutateur 9 .
Les interfaces physiques 17a, 18a et les interfaces MAC 17b, 18b assurent ainsi la transmission des trames de données par le premier commutateur 9 .
Le bloc de correspondance 20 permet , via la table statique 20a, d' aiguiller les trames de données reçues sur les ports d' entrée 15 , 16 vers la mémoire 21 en fonction des adresses MAC de destination comprises dans lesdites trames de données . Plus précisément, la première liste d' attente FIFO 21a de la mémoire 21 est destinée à stocker des trames de données reçues sur le premier port d' entrée 15 pour être transmise dans le réseau de communication 4 via le premier port de sortie 17 . La deuxième liste d' attente FIFO 21b de la mémoire 21 est destinée à stocker des trames de données reçues sur le deuxième port d' entrée 16 pour être transmise dans le réseau de communication 4 via le premier port de sortie 17 . La troisième liste d' attente FIFO 21c de la mémoire 21 est destinée à stocker des trames de données reçues sur le premier port d' entrée 15 pour être transmise dans le réseau de communication 4 via le deuxième port de sortie 18 . La troisième liste d' attente FIFO 21d de la mémoire 21 est destinée à stocker des trames de données reçues sur le deuxième port d' entrée 16 pour être transmise dans le réseau de communication 4 via le deuxième port de sortie 18 .
Le bloc de datation 21 permet de dater les trames de données transitant via le premier commutateur 9 . Le bloc de datation 21 fournit ainsi une date d' entrée et une date de sortie pour chacune des trames de données transitant via le premier commutateur 9 . Plus précisément, chaque trame de données reçue sur un des ports d' entrée 15 , 16 se voit associer la date d' entrée au niveau de la première interface MAC 15b ou de la deuxième interface MAC 16b (voir flèche F1 à la figure 3 ) . En outre , le premier bloc de contrôle 22a ou le premier bloc de contrôle 22b acquiert la date de sortie de chaque trame de données ( flèche F2 à la figure 3 ) . Le bloc de contrôle 22a et le bloc de contrôle 22b du circuit électronique 19 peuvent ainsi mesurer un temps de transit unitaire de chaque trame de données (entre un des ports d' entrée 15 , 16 et un des ports de sortie 17 , 18 ) transitant via le premier commutateur 9 .
Par exemple , une trame de données reçues sur le deuxième port d' entrée 16 se voit associer la date d' entrée au niveau de la deuxième interface MAC 16b . Par la suite , ladite trame de données est par exemple stockée dans la liste d' attente FIFO 21b de la mémoire 21 pour être transmise dans le réseau de communication 4 via le premier port de sortie 17 . Le bloc de contrôle 22a acquiert la date de sortie de ladite trame de données (voir flèche F2 sur la figure 3 ) . Le bloc de contrôle 22a mesure ainsi le temps de transit unitaire de ladite trame de données entre le deuxième port d' entrée 16 et le premier port de sortie 17 .
En outre , le bloc de contrôle 22a et le bloc de contrôle 22b du circuit électronique 19 peuvent comparer le temps de transit unitaire mesuré de chaque trame de données à un seuil de temps de transit unitaire prédéfini en phase de conception du réseau de communication 4.
Le circuit électronique 19 du premier commutateur 9 est ainsi agencé pour surveiller localement le vieillissement de chaque trame de données. Il s'agit donc de l'approche de l'art antérieur qui considère uniquement le temps de transit unitaire (c'est-à-dire non global) des trames de données.
Il est rappelé que l'architecture interne qui vient d'être décrite est celle du premier commutateur 9 mais qu'elle s'applique à n'importe quel commutateur du réseau de communication selon l'invention 4.
Selon l'invention, le circuit électronique 19 de chacun des commutateurs 9, 10, 11, 12 du réseau de communication 4 est agencé pour maîtriser un temps de transit global des trames de données transitant dans ledit réseau de communication 4 entre au moins deux des unités électroniques de traitement 5, 6, 7, 8.
Selon un premier mode de réalisation de l'invention, le circuit électronique 19 de chacun des commutateurs 9, 10, 11, 12 du réseau de communication 4 est agencé pour introduire une extension de données en queue de chaque trame de données (transitant dans le réseau de communication 4) . L'extension de données est ainsi accolée en queue de chaque trame de données. Par exemple, si une trame de données transite dans le réseau de communication 4 via le premier commutateur 9, le circuit électronique 19 du premier commutateur 9 est agencé pour introduire l'extension de données qui lui est relative en queue de ladite trame de données. En outre, l'extension de données est introduite en queue de chaque trame de données par concaténation (c'est- à-dire en postambule, en anglais trailer, de chaque trame de données) . Le circuit électronique 19 de chacun des commutateurs 9, 10, 11, 12 du réseau de communication 4 est donc agencé pour réaliser une fonction de concaténation. L' extension de données d' une trame de données transitant via un commutateur spécifique parmi les commutateurs 9 , 10 , 11 , 12 comporte le temps de transit unitaire de ladite trame de données entre un des ports d' entrée 15 , 16 dudit commutateur spécifique ( sur lequel ladite trame de données est reçue ) et un des ports de sortie 17 , 18 dudit commutateur spécifique (via lequel ladite trame de données est transmise ) .
En outre , il est prévu que l ' extension de données de la trame de données transitant via le commutateur spécifique comporte un temps de transit unitaire physique qui correspond au temps de transit de ladite trame de données à travers les interfaces physiques du commutateur spécifique . Le temps de transit sur les liaisons entre les commutateurs est ici négligé car considéré faible au regard du temps de transit dans les commutateurs . Néanmoins , il est à noter que pour des longueurs de câble importantes ou lorsque le réseau de communication considéré fonctionne avec un débit élevé, le temps de transit unitaire physique n' est plus négligeable . On peut prédéterminer le temps de transit unitaire physique pour chacun des ports d' entrée et de sortie du commutateur spécifique en fonction de la topologie physique du réseau de communication 4 (en phase de conception, le temps de transit unitaire physique sera alors un paramètre configurable pour chacun des ports d' entrée et de sortie du commutateur spécifique) ; ou bien le mesurer ( soit à la mise en fonctionnement du réseau de communication 4 , soit en continue) selon une approche far end loopback .
Lorsque la trame de données transite dans le réseau de communication 4 (entre au moins deux des unités électroniques de traitement 5 , 6 , 7 , 8 ) via plusieurs commutateurs (parmi les commutateurs 9 , 10 , 11 , 12 ) , il est défini un commutateur de tête et un commutateur de queue . Le commutateur de tête est un commutateur parmi les commutateurs 9 , 10 , 11 , 12 situé en aval immédiat de l ' unité électronique de traitement émettant la trame de données . Le commutateur de queue est un commutateur parmi les commutateurs 9 , 10 , 11 , 12 situé en amont immédiat de l ' unité électronique de traitement destinataire de la trame de données .
Selon le premier mode de réalisation de l ' invention, le circuit électronique 19 de chaque commutateur du réseau de communication 4 en amont du commutateur de queue est agencé pour introduire successivement par concaténation l ' extension de donnée qui lui est relative en queue de la trame de données .
Lorsque la trame de données est reçue sur un des ports d' entrée 15 , 16 du commutateur de queue , ladite trame de données comporte donc l ' extension de données relative à chaque commutateur du réseau de communication 4 en amont dudit commutateur de queue . Le commutateur de queue reçoit donc une trame de données étendue en taille .
Par exemple , il est considéré le flux de données T1 de la figure 2 . Le flux de données T1 transite entre la première unité électronique de traitement 5 et la troisième unité électronique de traitement 7 via le premier commutateur 9 , le deuxième commutateur 10 et le troisième commutateur 11 . Pour une trame de données du flux de données T1 , le commutateur de tête est le premier commutateur 9 et le commutateur de queue est le troisième commutateur 11 . Ainsi , lorsque la trame de données est reçue par le troisième commutateur 11 (qui est le commutateur de queue pour la trame de données du flux de données T1 ) , ladite trame de données comporte successivement l ' extension de données relative au premier commutateur 9 et l ' extension de données relative au deuxième commutateur 10 .
Selon le premier mode de réalisation de l ' invention , Le circuit électronique 19 du commutateur de queue est agencé pour extraire par déconcaténation l ' extension de données relative à chacun des commutateurs (en amont dudit commutateur de queue ) via lesquels la trame de données a transité . Le circuit électronique 19 de chacun des commutateurs 9 , 10 , 11 , 12 réalise donc une fonction de déconcaténation lorsqu' il est le commutateur de queue .
Le circuit électronique 19 du commutateur de queue est ainsi agencé pour acquérir les temps de transit unitaires de la trame de données mesurés par chacun des commutateurs (en amont dudit commutateur de queue ) .
En outre , le circuit électronique 19 du commutateur de queue est agencé pour sommer les temps de transits unitaires mesurés ( y compris au sein de lui-même ) et ainsi calculer le temps de transit global de la trame de données dans le réseau de communication 4 (entre au moins deux des unités électroniques de traitement 5 , 6 , 7 , 8 ) . Le circuit électronique 19 de chacun des commutateurs 9 , 10 , 11 , 12 réalise donc une fonction de calcul .
En outre , le circuit électronique 19 du commutateur de queue est agencé pour comparer le temps de transit global de la trame de données à un seuil de temps de transit global prédéfinie en phase de conception du réseau de communication 4 . Le circuit électronique 19 de chacun des commutateurs 9 , 10 , 11 , 12 du réseau de communication 4 réalise donc une fonction de comparaison lorsqu' il est commutateur de queue .
Par exemple, pour une trame de données du flux de données T1 , le circuit électronique 19 du troisième commutateur 11 (c' est-à-dire du commutateur de queue ) détermine le temps de transit unitaire dans le commutateur 11 et extrait par déconcaténation le temps de transit unitaire mesuré par le premier commutateur 9 et le temps de transit unitaire mesuré par le deuxième commutateur 10 . Le troisième commutateur 11 calcule par la suite le temps de transit global de la trame de données et le compare au seuil de temps de transit global prédéfini .
Chacun des commutateurs 9 , 10 , 11 , 12 du réseau de communication 4 est ainsi agencé pour surveiller le vieillissement global de chaque trame de données transitant dans le réseau de communication 4. Il est ainsi assuré qu'aucune trame de données obsolète n'est transmise aux unités électroniques de traitement 5, 6, 7, 8.
Dans une première variante du premier mode de réalisation, l'extension de données d'une trame de données transitant via un commutateur spécifique (parmi les commutateurs 9, 10, 11, 12) comporte, en plus du temps de transit unitaire, un identifiant dudit commutateur spécifique .
Lorsque la trame de données transite dans le réseau de communication 4 (entre au moins deux des unités électroniques de traitement 5, 6, 7, 8) via plusieurs commutateurs (parmi les commutateurs 9, 10, 11, 12) , le circuit électronique 19 du commutateur de queue est agencé pour déterminer un chemin de transit de la trame de données entre le commutateur de tête et le commutateur de queue.
Dans une deuxième variante du premier mode de réalisation, l'extension de données d'une trame de données transitant via un commutateur spécifique (parmi les commutateurs 9, 10, 11, 12) comporte, en plus du temps de transit unitaire et de l'identifiant, un identifiant d'un des ports de sortie dudit commutateur spécifique via lequel la trame de données est transmise.
Les fonctions de concaténation, de déconcaténation, de calcul et de comparaison du circuit électronique 19 de chacun des commutateurs 9, 10, 11, 12 précédemment décrites sont implémentées pour chacun des ports de sortie 17, 18 desdits commutateurs 9, 10, 11, 12. Plus précisément, Les fonctions de concaténation, de déconcaténation, de calcul et de comparaison sont implémentées au niveau de chacun des blocs de contrôle 22a, 22b.
En référence à la figure 4, il est ici considéré le premier port de sortie 17 du premier commutateur 9. Le bloc de contrôle 22a dédié au premier port de sortie 17 comporte un bloc de concaténation 23 qui permet d'introduire l'extension de données relative au premier commutateur 9 en queue de la trame de données.
Par exemple, les fonctions de concaténation, de déconcaténation, de calcul et de comparaison du circuit électronique 19 (de chacun des commutateurs 9, 10, 11, 12) sont implémentées sous forme de logique câblée dans un FPGA (en anglais Field Programmable Gate Array) .
Selon une troisième variante du premier mode de réalisation de l'invention, la trame de données transite dans le réseau de communication 4 entre une unité électronique de traitement source et une unité électronique de traitement destinataire (parmi les unités électroniques de traitement 5, 6, 7, 8) via plusieurs commutateurs (parmi les commutateurs 9, 10, 11, 12) , le commutateur de tête est situé en aval immédiat de l'unité électronique de traitement émettant la trame de données. Le commutateur de queue est situé en amont immédiat de l'unité électronique de traitement destinataire de la trame de données.
Le circuit électronique 19 de chaque commutateur du réseau de communication 4 et également du commutateur de queue est agencé pour introduire successivement par concaténation l'extension de donnée qui lui est relative en queue de la trame de données. C'est donc l'unité électronique de traitement destinataire de la trame de données qui est agencée pour extraire par déconcaténation l'extension de données relative à chacun des commutateurs (incluant donc le commutateur de queue) via lesquels la trame de données a transité. L'unité électronique de traitement réalise donc la fonction de déconcaténation.
L'unité électronique de traitement destinataire est ainsi agencée pour acquérir les temps de transit unitaires de la trame de données mesurés par chacun des commutateurs via lesquels ladite trame de données à transité. En outre , l ' unité électronique de traitement est agencée pour sommer les temps de transits unitaires mesurés et ainsi calculer le temps de transit global de la trame de données dans le réseau de communication 4 ( c' est-à-dire le temps de transit de la trame de données entre l ' unité électronique de traitement source et l ' unité électronique de traitement destinataire ) . L' unité électronique de traitement destinataire réalise donc la fonction de calcul .
En outre , l ' unité électronique de traitement destinataire est agencée pour comparer le temps de transit global de la trame de données à un seuil de temps de transit global prédéfinie en phase de conception du réseau de communication 4 . L' unité électronique de traitement destinataire réalise donc la fonction de comparaison .
Selon cette troisième variante du premier mode de réalisation, l ' unité électronique de traitement peut ainsi déterminer elle-même si une trame de données reçue est valide ou non .
En outre , lorsque les extensions de données associées à chacun des commutateurs (parmi les commutateurs 9 , 10 , 11 , 12 ) comportent, en plus du temps de transit unitaire, un identifiant desdits commutateurs , l ' unité électronique de traitement destinataire est de préférence agencée pour déterminer un chemin de transit de la trame de données entre l ' unité électronique de traitement source et ladite unité électronique de traitement destinataire .
Par exemple , il est considéré le flux de données T1 de la figure 2 . Le flux de données T1 transite entre la première unité électronique de traitement 5 et la troisième unité électronique de traitement 7 via le premier commutateur 9 , le deuxième commutateur 10 et le troisième commutateur 11 . Lorsque la trame de données est reçue par la troisième unité électronique de traitement 7 (qui est l ' unité électronique de traitement destinataire pour la trame de données du flux de données T1 ) , ladite trame de données comporte successivement l'extension de données relative au premier commutateur 9, l'extension de données relative au deuxième commutateur 10 et l'extension de données relative au troisième commutateur 11 (qui est le commutateur de queue pour la trame de données du flux de données T1) .
Selon cette troisième variante du premier mode de réalisation, il est donc prévu que les unités électroniques de traitement 5, 6, 7, 8 soient agencées pour réaliser les fonctions de déconcaténation, de calcul et de comparaison. Les fonctions de déconcaténation, de calcul et de comparaison peuvent être directement supportées par le End System de l'unité électronique de traitement destinataire ou encore au niveau utilisateur.
Selon une quatrième variante du premier mode de réalisation, le circuit électronique 19 de chacun des commutateurs 9, 10, 11, 12 est agencé pour introduire, dans la trame de données, une donnée d'intégrité relative à l'extension de donnée qui lui est associée. Plus précisément, la donnés d'intégrité est accolée en queue de chaque trame de données .
De préférence, la donnée d'intégrité est un code de détection d'erreur FCS (en anglais Frame Check Sequence) calculé via un algorithme CRC (en anglais Cyclic Redundancy Check) .
En référence à la figure 5, il est représenté une trame de données 25 lors de son transit dans le réseau de communication 4. Ici, la trame de données 25 appartient, à titre d'exemple, à un flux de données transitant entre la première unité électronique de traitement 5 et la quatrième unité électronique de traitement 8 via le premier commutateur 9, le deuxième commutateur 10, le troisième commutateur 11 et le quatrième commutateur 12. Lorsque le premier commutateur 9 (qui est le commutateur de tête) reçoit la trame de données 25 , ladite trame de données 25 comporte :
- un premier champ 25a comprenant un en-tête et des données à transmettre ;
- un deuxième champ 25b (par exemple de 32 bits ) comprenant une première donnée d' intégrité calculé par l ' unité électronique de traitement 5 .
Lorsque le deuxième commutateur 10 reçoit la trame de données 25 , ladite trame de données 25 comporte les champs 25a, 25b et :
- un troisième champ 25c (par exemple de 32 bits ) comprenant l ' extension de données relative au premier commutateur 9 ;
- un quatrième champ 25d (par exemple de 32 bits ) comprenant une deuxième donnée d' intégrité calculée par le premier commutateur 9 sur la trame de données 25 reçue par ledit premier commutateur 9 . La deuxième donnée d' intégrité est calculée dans l ' ordre sur les champs 25a, 25b, 25c, 25d inclus .
Lorsque le troisième commutateur 11 reçoit la trame de données 25 , ladite trame de données 25 comporte les champs 25a, 25b, 25c, 25d et :
- un cinquième champ 25e (par exemple de 32 bits ) comprenant l ' extension de données relative au deuxième commutateur 10 ;
- un sixième champ 25f (par exemple de 32 bits ) comprenant une troisième donnée d' intégrité calculée par le deuxième commutateur 10 sur la trame de données 25 reçue par ledit deuxième commutateur 10 . La troisième donnée d' intégrité est calculée dans l ' ordre sur les champs 25a, 25b, 25c, 25d, 25e , 25f inclus .
Lorsque le quatrième commutateur 12 (qui est le commutateur de queue) reçoit la trame de données 25 , ladite trame de données 25 comporte les champs 25a, 25b, 25c, 25d, 25e, 25f et :
- un septième champ 25g (par exemple de 32 bits ) comprenant l ' extension de données relative au troisième commutateur 11 ;
- un huitième champ 25h (par exemple de 32 bits ) comprenant une quatrième donnée d' intégrité calculée par le troisième commutateur 11 sur la trame de données 25 reçue par ledit troisième commutateur 11 . La quatrième donnée d' intégrité est calculée dans l ' ordre sur les champs 25a, 25b, 25c, 25d, 25e , 25f , 25g, 25h inclus .
En référence à la figure 6 , une variante de la trame de données 25 lors de son transit dans le réseau de communication 4 est représentée .
Lorsque le premier commutateur 9 (qui est le commutateur de tête) reçoit la trame de données 25 , ladite trame de données 25 comporte :
- le premier champ 25a comprenant un en-tête et des données à transmettre ;
- le deuxième champ 25b comprenant la première donnée d' intégrité calculé par l ' unité électronique de traitement 5 .
Lorsque le deuxième commutateur 10 reçoit la trame de données 25 , ladite trame de données 25 comporte les champs 25a, 25b et :
- le troisième champ 25c comprenant l ' extension de données relative au premier commutateur 9 ;
- le quatrième champ 25d comprenant une deuxième donnée d' intégrité calculée par le premier commutateur 9 sur la trame de données 25 reçue par ledit premier commutateur 9 . Lorsque le troisième commutateur 11 reçoit la trame de données 25 , ladite trame de données 25 comporte les champs 25a, 25b, 25c et :
- un cinquième champ 25e comprenant l ' extension de données relative au deuxième commutateur 10 qui prend la place du quatrième champ 25d ;
- un sixième champ 25f comprenant une troisième donnée d' intégrité calculée par le deuxième commutateur 10 sur la trame de données 25 reçue par ledit deuxième commutateur 10 .
Lorsque le quatrième commutateur 12 (qui est le commutateur de queue ) reçoit la trame de données 25 , ladite trame de données 25 comporte les champs 25a, 25b, 25c, 25e et :
- un septième champ 25g comprenant l ' extension de données relative au troisième commutateur 11 qui prend la place du sixième champ 25f ;
- un huitième champ 25h comprenant une quatrième donnée d' intégrité calculée par le troisième commutateur 11 sur la trame de données 25 reçue par ledit troisième commutateur 11 .
Lorsque la trame de données 25 est reçue par le quatrième commutateur 12 , ladite trame de données comporte uniquement la quatrième donnée d' intégrité qui est une donnée d' intégrité globale .
Selon une cinquième variante du premier mode de réalisation, lorsque la trame de données est reçue (par le commutateur de queue et/ou l ' unité électronique de traitement destinataire ) ladite trame de données comporte :
- un premier champ comprenant un en-tête et des données à transmettre ;
- un deuxième champ (par exemple de 32 bits ) comprenant une première donnée d' intégrité calculé par l ' unité électronique de traitement source . - Un troisième champ (par exemple de 32 bits ) comprenant le temps de transit global de la trame de données . Ici , les temps de transit unitaires de chaque commutateur par lequel la trame de donnée a transité sont donc directement sommés dans la trame de données .
- Un quatrième champ (par exemple de 32 bits ) comprenant une deuxième donnée d' intégrité qui est recalculée au niveau de chaque commutateur par lequel la trame de données a transité .
Le nombre de champs introduit par concaténation en queue de la trame de données est ainsi avantageusement limité .
Selon une sixième variante du premier mode de réalisation, la trame de données comporte un champ additionnel (par exemple de 32 bits ) dont tous les bits sont à un niveau logique prédéterminé, ici un niveau logique bas (c' est-à-dire à ' 0 ' ) . Le champ additionnel de la trame de données peut être directement aj outé par l ' unité électronique de traitement source émettant ladite trame de données ou être aj outé par le commutateur de tête traitant ladite trame de données . Chaque bit du champ additionnel est relatif à un commutateur particulier du réseau de communication 4 . Par exemple , le premier bit du champ additionnel est relatif au premier commutateur 9 , le deuxième bit du champ additionnel est relatif au deuxième commutateur 10... etc . Lorsque la trame de données transite à travers le commutateur particulier, celui-ci est agencé pour modifier le bit du champ additionnel relatif audit commutateur particulier ( ledit commutateur particulier pourrait également réécrire l ' ensemble du champ additionnel pour modifier le bit qui lui est relatif ) , ici le faire passer à un niveau logique haut (c' est-à-dire à ' 1 ' ) . Ainsi , lorsque la trame de données est reçue par l ' unité électronique de traitement destinataire (ou le commutateur de queue correspondant à la trame de données considérée ) , il est ainsi possible de connaître le chemin de transit de la trame de données au travers du réseau de communication ( sans l ' ordre de passage à travers les commutateurs ) .
Par exemple , il est considéré le flux de données T1 de la figure 2 . Le flux de données T1 transite entre la première unité électronique de traitement 5 et la troisième unité électronique de traitement 7 via le premier commutateur 9 , le deuxième commutateur 10 et le troisième commutateur 11 . Il est prévu que la trame de données émise par la première unité électronique de traitement 7 comporte un champ de données (par exemple comprenant quatre bits utiles , un pour chacun des commutateurs 9 , 10 , 11 , 12 ) . Les quatre bits utiles du champ additionnel sont initialement égaux à ' 0000 ' . Lorsque la trame de données est reçue par la troisième unité électronique de traitement 7 , les quatre bits utiles du champ additionnel sont égaux à ' 1110 ' . Il est possible de déduire que la trame de données du flux de données T1 a transité à travers le premier commutateur 9 , le deuxième commutateur 10 et le troisième commutateur 11 mais pas à travers le quatrième commutateur 12 .
Il est également prévu que le circuit électronique 19 de chacun des commutateurs 9 , 10 , 11 , 12 soit agencé pour vérifier que chaque trame de données transitant dans le réseau de communication 4 soit compatible avec le standard IEEE 802 . 3 .
Un deuxième mode de réalisation va maintenant être décrit . Les éléments de ce deuxième mode de réalisation qui sont identiques ou analogues à ceux précédemment décrits porteront une référence numérique identique à ces derniers .
Dans le deuxième mode de réalisation de l ' invention, le réseau de communication 4 assure le transit de premiers flux de données et de deuxième flux de données . En outre, les commutateurs sont configurés pour rendre les premiers flux de données prioritaires par rapport aux deuxièmes flux de données . La priorité des premiers flux de données par rapport aux deuxièmes flux de données est fixée en phase de conception du réseau de communication 4 .
En référence à la figure 7 , le circuit électronique 19 de chacun des commutateurs 9 , 10 , 11 , 12 comporte une mémoire 26 dans laquelle sont définies :
- Une liste d' attente FIFO 26a destinée à stocker des trames de données des premiers flux de données reçues sur le premier port d' entrée 15 pour être transmises dans le réseau de communication 4 via le premier port de sortie 17 ;
- Une liste d' attente FIFO 26b destinée à stocker des trames de données des deuxièmes flux de données reçues sur le premier port d' entrée 15 pour être transmises dans le réseau de communication 4 via le premier port de sortie 17 ;
- Une liste d' attente FIFO 26c destinée à stocker des trames de données des premiers flux de données reçues sur le deuxième port d' entrée 16 pour être transmises dans le réseau de communication 4 via le premier port de sortie 17 ;
- Une liste d' attente FIFO 26d destinée à stocker des trames de données des deuxièmes flux de données reçues sur le deuxième port d' entrée 16 pour être transmises dans le réseau de communication 4 via le premier port de sortie
17 ;
- Une liste d' attente FIFO 26e destinée à stocker des trames de données des premiers flux de données reçues sur le premier port d' entrée 15 pour être transmises dans le réseau de communication 4 via le deuxième port de sortie
18 ;
- Une liste d' attente FIFO 26f destinée à stocker des trames de données des deuxièmes flux de données reçues sur le premier port d' entrée 15 pour être transmises dans le réseau de communication 4 via le deuxième port de sortie 18 ;
- Une liste d'attente FIFO 26g destinée à stocker des trames de données des premiers flux de données reçues sur le deuxième port d'entrée 16 pour être transmises dans le réseau de communication 4 via le deuxième port de sortie 18 ;
- Une liste d'attente FIFO 26h destinée à stocker des trames de données des deuxièmes flux de données reçues sur le deuxième port d'entrée 16 pour être transmises dans le réseau de communication 4 via le deuxième port de sortie 18.
Le circuit électronique 19 de chacun des commutateurs 9, 10, 11, 12 comporte donc une mémoire 26 distribuée selon les flux de données (ici des premiers flux de données et des deuxièmes flux de données) transitant dans le réseau de communication 4.
En référence à la figure 8, lorsqu'une trame de données est reçue sur un des ports d'entrée 15, 16 des commutateurs 9, 10, 11, 12, la validité de ladite trame de données est tout d'abord vérifiée (étape E1) . Si la trame de données n'est pas valide, elle est rejetée (étape E6) . Par la suite, un profil de diffusion de la trame de données est déterminé, c'est-à-dire le ou les ports de sortie (parmi les ports de sorties 17, 18) depuis lesquels ladite trame de données doit être transmise (étape E2) . L'étape E2 est réalisée par le bloc de correspondance 20 des commutateurs 9, 10, 11, 12 qui comporte la table statique 20a. Un flux de données auquel la trame de données appartient est ensuite déterminé (il est ainsi déterminé la priorité de ladite trame de données) (étape E3) . L'étape E3 est également réalisée dans le bloc de correspondance 20 des commutateurs 9, 10, 11, 12. Une fois le flux de données déterminé, une vérification de la taille de la trame de données est réalisée (étape E4 pour les trames de données des premiers flux de données et étape E4 ' pour les trames de données des deuxièmes flux de données ) . Si la trame de données est valide, ladite trame de données est stockée dans la mémoire 26 et plus précisément dans la ou les listes d' attente FIFO adéquate ( s ) en fonction de son profil de diffusion (étape E5 pour les trames de données des premiers flux de données et étape E5 ' pour les trames de données des deuxièmes flux de données ) .
Il est donc prévu que le circuit électronique 19 de chacun des commutateurs 9 , 10 , 11 , 12 du réseau de communication 4 puisse mettre en œuvre les étapes décrites ci-dessus .
Le circuit électronique 19 de chacun des commutateurs 9 , 10 , 11 , 12 du réseau de communication 4 est agencé pour que le temps de transit unitaire des trames de données des premiers flux de données soit sensiblement fixe . Le temps de transit unitaire des trames de données est ainsi prédéfini par port de sortie pour chacun des commutateurs 9 , 10 , 11 , 12 du réseau de communication 4 . Les trames de données des premiers flux de données présentent donc une gigue (en anglais ji tter) sensiblement égale à 0ns . Par exemple , le temps de transit unitaire des trames de données des premiers flux de données est égal à 10ns ou encore à 100ns .
Le circuit électronique 19 de chacun des commutateurs 9 , 10 , 11 , 12 du réseau de communication 4 est agencé pour que le temps de transit unitaire des deuxièmes trames de données des deuxièmes flux de données présente une variation inférieure à un seuil de variation prédéfinie . Les trames de données des deuxièmes flux de données présente donc une gigue non nulle mais qui est ici bornée .
Le circuit électronique 19 de chacun des commutateurs 9 , 10 , 11 , 12 est donc agencé pour réaliser une fonction de priorisation de trames de données pour chacun des ports de sortie 17 , 18 . La fonction de priorisation est ici implémentée dans chacun des blocs de contrôle 22a, 22b dédiés respectivement aux ports de sortie 17 , 18 . Par exemple, la fonction de priorisation du circuit électronique 19 est implémentée par un FPGA.
Les trames de données des premiers flux de données sont donc systématiquement mises en attente pendant une durée d'attente avant d'être transmises. Il est ainsi assuré que le temps de transit de chacune des trames de données des premiers flux de données est sensiblement fixe. En outre, la durée d'attente peut être variable en fonction du port de sortie via lequel la trame de données est transmise.
Lorsqu'un des ports de sortie 17, 18 des commutateurs 9, 10, 11, 12 doit à la fois émettre une trame de données d'un premier flux de données et une trame de données d'un deuxième flux de données, le circuit électronique 19 est agencé pour que le temps de transit unitaire de la trame de données du premier flux de données soit strictement respecté. La trames de données du deuxième flux de données est donc mise en attente jusqu'à la transmission de la trame de donnés du premier flux de données. Par contre, si les listes d'attente FIFO (pour un des ports de sortie 17, 18) de la mémoire 26 dédiées au stockage des trames de données des premiers flux de données sont vides alors la trame de données du deuxième flux de données est transmise.
En outre, si le temps de transit unitaire d'une trame de données d'un premier flux de données doit être supérieur à un temps nécessaire à la transmission d'une trame de données d'un deuxième flux de données alors ladite trames de données du deuxième flux de données est transmise avant ladite trame de données du premier flux de données. Cela permet une utilisation maximale des ports de sorties 17, 18 des commutateurs 9, 10, 11, 12.
Il est également possible d'affecter un niveau de priorité entre différents flux de données parmi les premiers flux de données. Lorsqu'un des ports de sortie 17, 18 des commutateurs 9, 10, 11, 12 doit transmettre des trames de données de premiers flux de données présentant des niveaux de priorité distincts , lesdites trames de données sont transmises suivant un ordre croissant du niveau de priorité .
Selon le deuxième mode de réalisation de l ' invention, le temps de transit global des trames de données transitant dans le réseau de communication 4 est donc contraint .
Le réseau de communication 4 selon l ' invention est particulièrement avantageux car chague commutateur est agencé pour maîtriser le temps de transit global d' une trame de données . La maitrise du temps de transit de la trame de données est soit réalisé via une mesure du temps de transit global (premier mode de réalisation) soit via une contrainte du temps de transit (deuxième mode de réalisation) . La surveillance de la trame de données est ici réalisée de façon globale . Il est ainsi assuré qu' aucune trame de données obsolète n' est transmise aux unités électroniques de traitement . La surveillance globale des trames de données est de plus réalisée sans dépendance à un protocole particulier .
En outre , le réseau de communication selon l ' invention assure le maintien de l ' intégrité des données transmises par les unités électroniques de traitement .
En outre , le réseau de communication selon l ' invention ne nécessite pas de transmettre (de façon décalée ) une ou plusieurs trames de données additionnelles en plus de celle comportant les données utiles à transmettre .
Le réseau de communication selon l ' invention fonctionne avec des unités électroniques de traitement qui sont asynchrones . Le réseau de communication selon l ' invention ne nécessite donc pas de synchronisation ou de référence temporelle globale .
Le réseau de communication selon l ' invention permet d' améliorer l ' intégrité du temps de transit et du chemin de transit des trames de données . Le réseau de communication selon l'invention permet ainsi d'améliorer globalement la disponibilité et l'efficacité (optimisation du transit des trames de données) des architectures électroniques dans lequel il est mis en œuvre .
Bien entendu, l'invention n'est pas limitée aux modes de réalisation décrits mais englobe toute variante entrant dans le champ de l'invention telle que définie par les revendications .
Le réseau de communication selon l'invention a ici été décrit en application à un aéronef mais il pourrait être mis en œuvre dans toute architecture électronique comportant une pluralité d'unités électroniques de traitement nécessitant d'être reliée entre elles.
Il est possible de librement combiner les deux modes de réalisation de l'invention ainsi que les variantes présentées ci-dessus.
Il a été ici décrit un réseau de communication 4 comportant quatre commutateurs 9, 10, 11, 12 pour relier entre elles quatre unités électroniques de traitement 5, 6, 7, 8 mais le réseau de communication pourrait comporter un nombre P (avec P > 0) de commutateurs afin de relier un nombre Q (avec Q > 0) d'unités électroniques de traitement. En outre, le nombre P pourrait être inférieur égale ou encore supérieur au nombre Q.
Les commutateurs 9, 10, 11, 12 du réseau de communication 4 comportent ici deux ports d'entrée 15, 16 et deux ports de sortie 17, 18 mais les commutateurs pourraient bien évidemment comporter un nombre de ports d'entrée et un nombre de ports de sortie différents de deux. Les commutateurs pourraient comporter M ports d'entrée (M > 0) et N ports de sortie (N > 0) . Généralement, le nombre de ports d'entrée M est égal au nombre de ports de sortie N mais cela n'est pas toujours le cas. En référence au premier mode de réalisation de l ' invention, il est à noter que si les commutateurs comportent M ports d' entrée et N ports de sortie, la mémoire 21 des commutateurs comportent M listes d' attente FIFO pour chacun des N ports de sortie . En variante, la mémoire 21 des commutateurs comportent deux listes d' attente FIFO pour chacun des N ports de sortie, à savoir une liste FIFO prioritaire et une liste FIFO non prioritaire . On pourrait aussi avoir plus de deux niveaux de priorité et au moins une liste FIFO par niveau de priorité .
Les fonctions additionnelles du circuit électronique 19 des commutateurs 9 , 10 , 11 , 12 décrites dans les modes de réalisations sont implémentées par un FPGA mais il est tout à fait possible d' utiliser un processeur, un microcontrôleur, un DSP (en anglais , Digi tal Signal Processor) ou encore un ASIC (en anglais Application- Specific Integrated Circuit)
En outre , l ' architecture interne des commutateurs 9 , 10 , 11 , 12 décrite ci-dessus n' est pas limitative . Le circuit électronique 19 est ici décrit comme étant un PCB, mais le circuit électronique pourrait très bien être composé par plusieurs PCBs distincts connectés entre eux .
Dans le premier mode de réalisation, il est également prévu qu' une trame de données comporte un ou plusieurs délimiteurs afin de délimiter les extensions de données relatives aux commutateurs par lesquels la trame de données a transité . Cela permet au commutateur de queue ou à l ' unité électronique de traitement destinataire de connaître le nombre de commutateurs par lequel la trame de données a transité . Cela permet de connaître , au niveau récepteur (End System) , le nombre de commutateurs par lesquels la trame de données a transité ainsi que le chemin de transit précis de ladite trame de données à travers le réseau de communication (notamment par acquisition de l ' identifiant de chaque port de sortie de chaque commutateur par lequel la trame de données a transité ) . La donnée d' intégrité a ici été décrite comme étant un code de détection d' erreur FCS calculé via un algorithme CRC afin que les trames de données restent conformes au standard IEEE 802 . 3 . Cependant, tout autre type de donnée d' intégrité permettant d' assurer que les trames de données restent conformes au standard IEEE 802 . 3 pourrait être utilisé . En outre, si un autre standard est exploité dans le réseau de communication la donnée d' intégrité pourrait être par exemple un checksum ou encore tout autre code de détection d' erreur utilisé dans le domaine des télécommunications .
L' invention est applicable à d' autres types de protocoles de communication que ceux mentionnés .

Claims

REVENDICATIONS
1. Réseau de communication (4) pour relier entre elles une pluralité d'unités électroniques de traitement (5, 6, 7, 8) , le réseau comprenant au moins un commutateur qui possède au moins un port d'entrée et un port de sortie pour sa liaison aux unités électroniques de traitement et qui est agencé pour transmettre une trame de données d'un flux de données entre au moins deux des unités électroniques de traitement, le commutateur comportant au moins un circuit électronique (19) agencé pour maîtriser un temps de transit de la trame de données entre les deux unités électroniques de traitement.
2. Réseau selon la revendication 1, dans lequel le commutateur comporte une pluralité de ports d'entrée (15, 16) et une pluralité de ports de sortie (17, 18) , et dans lequel le circuit électronique (19) est agencé pour :
- déterminer un temps de transit unitaire de la trame de données entre le port d'entrée sur lequel la trame de données est reçue et le port de sortie particulier depuis lequel la trame de données est transmise,
- introduire par concaténation en queue de la trame de données une extension de donnée associée au commutateur, l'extension de donnée comportant le temps de transit unitaire déterminé .
3. Réseau selon la revendication 2, comprenant plusieurs commutateurs (9, 10, 11, 12) reliés entre eux pour transmettre la trame de données entre un commutateur de tête situé en aval immédiat de l'unité électronique de traitement émettant la trame de données et un commutateur de queue situé en amont immédiat de l'unité électronique de traitement destinataire de la trame de données, le circuit électronique (19) de chaque commutateur étant agencé pour introduire successivement par concaténation l'extension de donnée en queue de la trame de données.
4 . Réseau selon la revendication 3 , dans lequel le circuit électronique ( 19 ) du commutateur de queue est agencé pour extraire par déconcaténation l ' extension de données associée à chaque commutateur, le circuit électronique du commutateur de queue est agencé pour sommer les temps de transit unitaires et calculer le temps de transit global de la trame de données .
5 . Réseau selon la revendication 4 , dans lequel le circuit électronique ( 19 ) du commutateur de queue est agencé pour comparer le temps de transit global de la trame de données à un seuil de temps de transit global prédéfini .
6 . Réseau selon la revendication 4 , dans lequel l ' extension de données associée à chaque commutateur comporte respectivement un identifiant de chaque commutateur, le circuit électronique ( 19 ) du commutateur de queue est agencé pour déterminer un chemin de transit de la trame de données entre le commutateur de tête et le commutateur de queue .
7 . Réseau selon la revendication 4 , dans lequel l ' extension de données associée à chaque commutateur comporte respectivement un identifiant du port de sortie particulier de chaque commutateur depuis lequel la trame de données est transmise .
8 . Réseau selon la revendication 3 , dans lequel l ' unité électronique de traitement destinataire de la trame de données est agencée pour extraire par déconcaténation l ' extension de données associée à chaque commutateur, et l ' unité électronique de traitement destinataire de la trame de données est agencée pour sommer les temps de transit unitaires et calculer le temps de transit global de la trame de données .
9 . Réseau selon la revendication 3 , dans lequel le circuit électronique ( 19 ) de chaque commutateur est agencé pour introduire successivement par concaténation une donnée d' intégrité relative à l ' extension de donnée .
10 . Réseau selon la revendication 9 , dans lequel la donnée d' intégrité est calculée à chaque commutateur .
11 . Réseau selon la revendication 9 , dans lequel la donnée d' intégrité est globale .
12 . Réseau selon la revendication 2 , dans lequel la trame de données comporte un champ additionnel dont tous les bits sont à un niveau logique prédéterminé , un des bits du champ additionnel étant attribué à chacun des commutateurs et chaque commutateur étant agencé pour modifier le bit du champ additionnel relatif audit commutateur lorsque la trame de données le traverse .
13 . Réseau selon l ' une des revendications 2 à 12 , dans lequel transitent des premiers flux de données configurés pour être prioritaires par rapport à des deuxièmes flux de données et le circuit électronique comprend une mémoire dans laquelle sont définie une première liste d' attente FIFO ( 26a, 26c, 26e, 26g) dédiée à chaque port de sortie de chaque commutateur pour stocker des premières trames de données des premiers flux de données et une deuxième liste d' attente FIFO ( 26b, 26d, 26f , 26h) dédiée à chaque port de sortie de chaque commutateur pour stocker des deuxièmes trames de données des deuxièmes flux de données .
14 . Réseau selon la revendication 13 , dans lequel le circuit électronique ( 19 ) est agencé pour que le temps de transit unitaire des premières trames de données des premiers flux de données soit sensiblement fixe .
15 . Réseau selon la revendication 13 , dans lequel le circuit électronique ( 19 ) est agencé pour que le temps de transit unitaire des deuxièmes trames de données des deuxièmes flux de données présente une variation inférieure à un seuil de variation prédéfinie .
16 . Réseau selon l ' une des revendications 13 à 15 , dans lequel des niveaux de priorité sont affectés entre des flux de données distincts parmi les premiers flux de données et/ou les deuxièmes flux de données, le circuit électronique (19) est agencé pour que les trames de données des flux de données distincts soient transmises suivant un ordre croissant du niveau de priorité .
17. Commutateur (9, 10, 11, 12) agencé pour mettre en œuvre le réseau de communication (4) selon l'une des revendications précédentes .
18. Architecture électronique comportant une pluralité d'unités électronique de traitement reliées entre elles par le réseau de communication (4) selon l'une des revendications précédentes .
19. Aéronef (1) comportant une architecture électronique selon la revendication 18.
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