WO2022210152A1 - 固体撮像装置および固体撮像システム - Google Patents

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WO2022210152A1
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failure detection
pixel
pixels
effective
solid
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徹 沖野
信三 香山
繁 齋藤
征人 竹本
雅規 田丸
浩旨 越田
繁孝 春日
悠吾 能勢
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パナソニックＩｐマネジメント株式会社
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    • H04N25/683—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to defects by defect estimation performed on the scene signal, e.g. real time or on the fly detection
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    • H04N25/68—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to defects
    • H04N25/69—SSIS comprising testing or correcting structures for circuits other than pixel cells

Definitions

  • the present disclosure relates to solid-state imaging devices and solid-state imaging systems.
  • Solid-state imaging device that captures an image using an image sensor.
  • solid-state imaging devices have been used in an increasing number of product application fields, and have come to be installed in automobiles and used for monitoring the inside and outside of automobiles.
  • Solid-state imaging devices used for such in-vehicle applications are more likely to endanger lives in the event of failure than conventional digital cameras, video cameras, and other consumer-use devices. For this reason, the system itself is required to have high reliability, and a fail-safe mechanism is essential even in the unlikely event of a failure.
  • Patent Document 1 a failure detection pattern region of a solid-state imaging device is provided with PD-equipped pixels having photodiodes (PDs) and PD-defective pixels in which no photodiodes are formed.
  • PDs photodiodes
  • Patent Document 1 even in a dark environment, an output signal based on the array pattern of pixels with PD and pixels without PD can be obtained, so it is possible to detect a failure in which no signal is output from the image sensor.
  • Japanese Patent Application Laid-Open No. 2002-200000 discloses defective pixel address storage means for storing the address of a defective sensor cell detected through a wafer level test, and the image signal processing means by replacing the data of the defective pixel with normal pixel data around the defective pixel. and a defective pixel correcting means for outputting to.
  • Patent Document 2 an address corresponding to a defective cell of an image sensor in which a defective pixel cell is generated is stored, and by compensating and correcting the data value, even an image sensor chip including a defective sensor cell can be a normal image sensor. so that it can be used in the same way as
  • Patent Document 1 discloses that it is possible to detect that a failure has occurred during operation of the solid-state imaging device, it is not possible to identify which pixel has failed. Therefore, when a failure occurs in the solid-state imaging device, there is a possibility that the solid-state imaging device cannot be used continuously. Therefore, when the solid-state imaging device of Patent Document 1 is used in an automobile or the like, it is necessary to provide the solid-state imaging device with redundancy, such as providing a plurality of solid-state imaging devices in preparation for the occurrence of a failure. As a result, the scale and cost of the solid-state imaging device increase.
  • Patent Document 2 is configured to identify defective pixel cells in the manufacturing process of the image sensor, it is not possible to deal with the case where a failure occurs while using the solid-state imaging device.
  • An object of the present disclosure is to provide a solid-state imaging device and a solid-state imaging system capable of continuing to operate the solid-state imaging device even when a failure occurs while suppressing the size and cost of the solid-state imaging device.
  • a solid-state imaging device includes a plurality of effective pixels that have photodiodes and are arranged in a matrix, and failure detection pixels that detect failures in the effective pixels.
  • a control signal line for controlling the operation of the pixel and an output signal line for outputting a detection result of the pixel are connected to the effective pixel and the failure detection pixel, and the plurality of The effective pixels arranged in the same row are commonly connected to the same control signal line, and the effective pixels arranged in the same column are commonly connected to the same output signal line.
  • a detection pixel is commonly connected to at least one of the control signal line and the output signal line, and detects a failure of the effective pixel connected to the signal line.
  • FIG. 1 is a block diagram showing an example of the overall configuration of a solid-state imaging device
  • FIG. 4 is a diagram showing an example of a circuit configured in an effective pixel according to the first embodiment
  • FIG. 4 is a timing chart showing the operation of effective pixels according to the first embodiment
  • FIG. 4 is a diagram showing an example of a circuit configured in a failure detection pixel according to the first embodiment
  • 4 is a diagram for explaining failure detection of effective pixels by failure detection pixels according to the first embodiment
  • FIG. 4 is a diagram for explaining failure detection of effective pixels by failure detection pixels according to the first embodiment
  • FIG. 2 is a plan view showing the layout structure of the pixel array section according to the first embodiment; The figure which shows an example of the circuit comprised by each pixel which concerns on 2nd Embodiment.
  • FIG. 7 is a diagram showing an example of the circuit configuration of a pixel array section according to the second embodiment;
  • FIG. 10 is a diagram for explaining failure detection of effective pixels by the circuit configuration of FIG. 9;
  • FIG. 8 is a diagram showing another example of the circuit configuration of the pixel array section according to the second embodiment;
  • FIG. 12 is a diagram for explaining failure detection of effective pixels by the circuit configuration of FIG. 11;
  • FIG. 8 is a diagram showing another example of the circuit configuration of the pixel array section according to the second embodiment;
  • FIG. 8 is a diagram showing another example of the circuit configuration of the pixel array section according to the second embodiment.
  • 1 is a block diagram of a solid-state imaging system including a solid-state imaging device;
  • FIG. 4A and 4B are diagrams showing an example of an image generated from the output of the solid-state imaging device;
  • FIG. 8 is a diagram showing another example of the circuit configuration of the pixel array section according to the second embodiment;
  • 1 is a block diagram of a solid-state imaging system including a solid-state imaging device;
  • FIG. 4A and 4B are diagrams showing an example of an image generated from the output of the solid-state imaging device;
  • FIG. 1 is a block diagram showing an example of the overall configuration of a solid-state imaging device.
  • the solid-state imaging device 1 includes a pixel array section 10 , a vertical scanning section 21 and a horizontal scanning section 22 .
  • a control signal line 201 is arranged for each pixel row
  • an output signal line 202 is arranged for each pixel column.
  • the pixel array section 10 has a plurality of pixels 100 to 103 arranged in a matrix.
  • the pixel array section 10 includes an effective pixel area 10a, a row failure detection pixel area 10b, and a column failure detection pixel area 10c.
  • an effective pixel 11 having a photodiode and performing light detection is arranged.
  • row failure detection pixel region 10b row failure detection pixels 12 for detecting failures of effective pixels 11 arranged in the same row are arranged.
  • column failure detection pixel region 10c column failure detection pixels 13 for detecting failures of effective pixels 11 arranged in the same column are arranged. That is, row failure detection pixels 12 are arranged in each row of the effective pixel region 10a, and column failure detection pixels 13 are arranged in each column of the effective pixel region 10a.
  • the row failure detection pixels 12 and the column failure detection pixels 13 correspond to failure detection pixels.
  • the effective pixels 11 and row failure detection pixels 12 arranged in the same row are commonly connected to the same control signal line 201 .
  • Effective pixels 11 and column failure detection pixels 13 arranged in the same column are commonly connected to the same output signal line 202 .
  • the row failure detection pixels 12 arranged in the same row are connected to the same output signal line 202, and the column failure detection pixels 13 arranged in the same column are connected to the same control signal line 201.
  • the row failure detection pixels 12 detect failures of the effective pixels 11 commonly connected to the same control signal line 201 . Although details will be described later, the effective pixel 11 drives each transistor configured within the pixel according to a control signal input via the control signal line 201 . At this time, unless the control signal is correctly input to the effective pixel 11, the effective pixel 11 does not operate normally.
  • the row failure detection pixel 12 receives a control signal input to the effective pixels 11 arranged in the same row via the control signal line 201, and determines whether or not this control signal is normal. to output That is, by providing the row failure detection pixels 12 in the solid-state imaging device 1, failures of the effective pixels 11 arranged in the same row as the row failure detection pixels 12 can be detected.
  • the solid-state imaging device 1 does not have redundancy, and the solid-state imaging device 1 can continue to operate even when a failure occurs. can be operated. Therefore, the solid-state imaging device can be operated continuously even when a failure occurs while suppressing the size and cost of the solid-state imaging device.
  • the column failure detection pixels 13 detect failures of the effective pixels 11 commonly connected to the same output signal line 202 .
  • the effective pixels 11 output pixel signals, which are detection results of the effective pixels 11 , and reference signals to the output signal line 202 according to control signals input via the control signal line 201 .
  • the effective pixels 11 may not output normal output results (pixel signals and reference signals).
  • the column failure detection pixel 13 outputs a signal for determining whether or not the output results of the effective pixels 11 arranged in the same column are normal. That is, by providing the column failure detection pixels 13 in the solid-state imaging device 1, failures of the effective pixels 11 arranged in the same column as the column failure detection pixels 13 can be detected.
  • the solid-state imaging device 1 does not have redundancy, and the solid-state imaging device 1 can continue to operate even when a failure occurs. can be operated. Therefore, the solid-state imaging device can be operated continuously even when a failure occurs while suppressing the size and cost of the solid-state imaging device.
  • the effective pixels 11 and the row failure detection pixels 12 arranged in the same row are commonly connected to one control signal line 201, but are commonly connected to a plurality of control signal lines 201.
  • a plurality of row failure detection pixels 12 may be arranged. In this case, the plurality of row failure detection pixels 12 may have different configurations.
  • one column failure detection pixel 13 is arranged in each column of the effective pixel region 10a in FIG. 1, a plurality of column failure detection pixels 13 may be arranged. In this case, the plurality of column failure detection pixels 13 may have different configurations.
  • the row failure detection pixel region 10b is arranged on the left side of the effective pixel region 10a in FIG. 1, it may be arranged on the right side of the drawing.
  • the column failure detection pixel region 10c is arranged below the effective pixel region 10a in the drawing, but may be arranged above the drawing. Further, the row failure detection pixel region 10b and the column failure detection pixel region 10c may not be included in the pixel array section 10. FIG.
  • the vertical scanning unit 21 outputs control signals for controlling the reset operation, charge accumulation operation, and readout operation of the effective pixels 11 on a row-by-row basis.
  • the vertical scanning unit 22 outputs control signals to the effective pixels 11 , the row failure detection pixels 12 and the column failure detection pixels 13 via the control signal lines 201 .
  • the horizontal scanning unit 22 has a function of reading (outputting) pixel signals and reference signals output from the effective pixels 11 to an output circuit (not shown) via the output signal line 202 .
  • FIG. 2 is a diagram showing an example of a circuit configured in an effective pixel according to the first embodiment.
  • the effective pixel 101 in FIG. 2 is arranged in the effective pixel region 10a as the effective pixel 11 in FIG. Note that five control signal lines 201 (control signal lines 201a to 201e) are provided for one effective pixel 101 in FIG.
  • the vertical scanning unit 22 sends control signals (first reset signal OVF, exposure signal TRN, second reset signal RST, count signal CNT and selection signal SEL, which will be described later) to the effective pixels 101 via control signal lines 201a to 201e. to control the operation of the effective pixel 101 .
  • control signals first reset signal OVF, exposure signal TRN, second reset signal RST, count signal CNT and selection signal SEL, which will be described later
  • the effective pixel 101 includes an avalanche photodiode APD, an overflow transistor Tr1, a transfer gate transistor Tr2, a reset transistor Tr3, a count transistor Tr4, a memory capacitor C1, an amplification transistor Tr5, and a selection transistor Tr6.
  • the avalanche photodiode APD performs photoelectric conversion to convert incident light into signal charges.
  • the avalanche photodiode APD amplifies the generated signal charge several times to several hundred thousand times.
  • the avalanche photodiode APD is provided between the overflow transistor Tr1 and the transfer gate transistor Tr2, and has one end connected to the voltage VSUB.
  • the overflow transistor Tr1 receives the first reset signal OVF at its gate via the control signal line 201a, and resets the voltage in the avalanche photodiode APD to the first reset voltage OVD when the first reset signal OVF is at high level. do.
  • the transfer gate transistor Tr2 receives the exposure signal TRN at its gate via the control signal line 201b, and transfers the signal charge in the avalanche photodiode APD to the floating diffusion FD when the exposure signal TRN is at high level. That is, when the exposure signal TRN is at high level, the effective pixels 101 are exposed.
  • the reset transistor Tr3 receives the second reset signal RST at its gate via the control signal line 201c, and resets the floating diffusion FD to the second reset voltage RSD when the second reset signal RST is at high level.
  • the count transistor Tr4 receives the count signal CNT at its gate through the control signal line 201d, and transfers the signal charge accumulated in the floating diffusion FD to the memory capacitor C1 when the count signal CNT is at high level.
  • the memory capacitor C1 has one end connected to the ground voltage VSSA and accumulates the signal charges transferred from the count transistor Tr4. That is, signal charges based on the exposure result are stored in the memory capacitor C1.
  • the amplification transistor Tr5 amplifies the voltage corresponding to the signal charge accumulated in the floating diffusion FD and outputs it to the selection transistor Tr6.
  • the selection transistor Tr6 receives a selection signal SEL at its gate via the control signal line 201e, and outputs a pixel signal corresponding to the voltage received from the amplification transistor Tr5 to the output signal line 202 when the selection signal SEL is at high level. . That is, when the selection signal SEL is at high level, pixel signals are read from the effective pixels 101 .
  • FIG. 3 is a timing chart showing the operation of effective pixels according to the first embodiment.
  • FIG. 3 shows the operation of one effective pixel 101.
  • FIG. 3 is a timing chart showing the operation of effective pixels according to the first embodiment.
  • FIG. 3 shows the operation of one effective pixel 101.
  • one frame includes a reset period, an exposure period, and an exposure period.
  • the effective pixels 101 repeatedly perform operations within one frame.
  • a plurality of (for example, 15) exposure periods are provided in one frame.
  • the second reset signal RST and the count signal CNT are at high level, and the first reset signal OVF, the exposure signal TRN and the selection signal SEL are at low level, so that the reset transistor Tr3 and the count transistor Tr4 are turned on.
  • Overflow transistor Tr1, transfer gate transistor Tr2 and select transistor Tr6 are turned off. This resets the floating diffusion FD and the memory capacitor C1 to the second reset voltage RSD. After that, the second reset signal RST and the count signal CNT become low level, and the reset transistor Tr3 and the count transistor Tr4 are turned off.
  • the first reset signal OVF becomes high level, so that the overflow transistor Tr1 is turned on. This resets the avalanche photodiode APD to the first reset voltage OVD.
  • the first reset signal OVF becomes low level and the exposure signal TRN becomes high level, so that the overflow transistor Tr1 is turned off and the transfer gate transistor Tr2 is turned on. Thereby, the effective pixel 101 is exposed, and the signal charge generated by the avalanche photodiode APD is transferred to the floating diffusion FD.
  • the exposure signal TRN becomes low level and the count signal CNT becomes high level, so that the transfer gate transistor Tr2 is turned off and the count transistor Tr4 is turned on. Thereby, the signal charges transferred to the floating diffusion FD are accumulated in the memory capacitor C1. After that, the count signal CNT becomes low level, and the count transistor Tr4 is turned off.
  • the effective pixels 101 perform the operations during the exposure periods a plurality of times.
  • the selection signal SEL becomes high level, so the selection transistor Tr6 is turned on.
  • the second reset signal RST becomes high level, the reset transistor Tr3 is turned on. This resets the floating diffusion FD to the second reset voltage RSD.
  • the second reset signal RST becomes low level and the count signal CNT becomes high level, the reset transistor Tr3 is turned off and the count transistor Tr4 is turned on. Accordingly, a pixel signal is output to the output signal line 202 according to the charges accumulated in the memory capacitor C1. After that, since the count signal CNT becomes low level, the count transistor Tr4 is turned off.
  • the reset transistor Tr3 and the count transistor Tr4 are turned on.
  • the floating diffusion FD is reset to the second reset voltage RSD, and the reference signal is output to the output signal line 202 . That is, the effective pixel 101 outputs the pixel signal and the reference signal to the output signal line 202 .
  • the second reset signal RST and the count signal CNT become low level, the reset transistor Tr3 and the count transistor Tr4 are turned off.
  • FIG. 4 is a diagram showing an example of a circuit configured in a failure detection pixel according to the first embodiment; 4A to 4C show circuits configured in the failure detection pixels 102a to 102c, respectively.
  • the failure detection pixels 102a to 102c are arranged in the pixel array section 10 as the row failure detection pixels 12 or the column failure detection pixels 13 of FIG. 1, respectively.
  • the control signal lines 201a to 201e are connected in common to the pixels (the effective pixel 101 and the failure detection pixels 102a to 102c) arranged in the same row, respectively.
  • the failure detection pixel 102a has the ground voltage VSSA supplied to the gate of the overflow transistor Tr1 and one end is open. Further, a second reset voltage RSD is connected between the overflow transistor Tr1 and the transfer gate transistor Tr2 instead of the avalanche photodiode APD. That is, the overflow transistor Tr1 is always off, and the transfer gate transistor Tr2 resets the floating diffusion FD to the second reset voltage RSD according to the exposure signal TRN. Therefore, the failure detection pixel 102a outputs the pixel signal and the reference signal indicating the same voltage level (second reset voltage RSD).
  • the failure detection pixel 102b has the ground voltage VSSA supplied to the gate of the overflow transistor Tr1 and one end is open.
  • a ground voltage VSSA is connected between the overflow transistor Tr1 and the transfer gate transistor Tr2 instead of the avalanche photodiode APD. That is, the overflow transistor Tr1 is always off, and the transfer gate transistor Tr2 resets the floating diffusion FD to the ground voltage VSSA according to the exposure signal TRN. Therefore, the failure detection pixel 102b outputs a pixel signal and a reference signal indicating different voltage levels (the ground voltage VSSA and the second reset voltage RSD).
  • the ground voltage VSSA is supplied to the gate of the overflow transistor Tr1 and one end is open.
  • a ground voltage VSSA is connected between the overflow transistor Tr1 and the transfer gate transistor Tr2 instead of the avalanche photodiode APD.
  • the transfer gate transistor Tr2 receives the first reset signal OVF at its gate through the control signal line 201a. That is, the overflow transistor Tr1 is always off, and the transfer gate transistor Tr2 resets the floating diffusion FD to the ground voltage VSSA in response to the first reset signal OVF. Therefore, the failure detection pixel 102c outputs a pixel signal and a reference signal indicating different voltage levels (the ground voltage VSSA and the second reset voltage RSD).
  • failure detection pixels 102a to 102c perform the same operation as the effective pixel 101 (the operation shown in FIG. 3).
  • FIG. 5 shows the relationship between the operating state (operation mode) of the effective pixels 101 and the output level of the row failure detection pixel when the failure detection pixel 102b or the failure detection pixel 102c is arranged as the row failure detection pixel 12.
  • FIG. 6 shows the relationship between the operating state (operation mode) of the effective pixels 101 and the output level of the row failure detection pixels when the failure detection pixels 102a and 102b are arranged as the column failure detection pixels 13. In FIG. ing.
  • each control signal cannot be normally output to the effective pixels 101 in the same row via the control signal lines 201a to 201e.
  • the state in which the signal input to the gate of the transistor included in the is fixed at a high level (the corresponding transistor is always on) is called “H fixed”, and the state in which it is fixed at a low level (the corresponding transistor is always on) OFF state) is sometimes referred to as "L fixation”.
  • H fixed high level
  • L fixation the state in which it is fixed at a low level
  • a state in which the effective pixel 101 fails and always outputs a high level signal is called "H fixation”, and a state in which a low level signal is always output is sometimes called “L fixation”.
  • H fixation A state in which the effective pixel 101 fails and always outputs a high level signal
  • L fixation a state in which a low level signal is always output
  • the transfer gate transistor Tr2 of the effective pixel 101 is stuck at H, the transfer gate transistor Tr2 of the failure detection pixel 102b is always on, so that the floating diffusion FD of the failure detection pixel 102b is second reset. Even after being reset to the voltage RSD, the potential of the floating diffusion FD of the failure detection pixel 102b becomes the ground voltage VSSA. Therefore, no potential difference occurs between the pixel signal output from the failure detection pixel 102b and the reference signal, and the output of the failure detection pixel 102b becomes low level (black).
  • the transfer gate transistor Tr2 of the effective pixel 101 is fixed at L level, the transfer gate transistor Tr2 of the failure detection pixel 102b is always turned off, so that the floating diffusion FD of the failure detection pixel 102b is always at the second reset voltage RSD. is reset to Therefore, no potential difference occurs between the pixel signal output from the failure detection pixel 102b and the reference signal, and the output of the failure detection pixel 102b becomes low level (black).
  • the reset transistor Tr3 of the effective pixel 101 is stuck at H, the reset transistor Tr3 of the failure detection pixel 102b is always on, so the floating diffusion FD of the failure detection pixel 102b is always reset to the second reset voltage RSD. state. Therefore, no potential difference occurs between the pixel signal output from the failure detection pixel 102b and the reference signal, and the output of the failure detection pixel 102b becomes low level (black).
  • the reset transistor Tr3 of the effective pixel 101 when the reset transistor Tr3 of the effective pixel 101 is fixed at L level, the reset transistor Tr3 of the failure detection pixel 102b is always turned off, so that the potential of the floating diffusion FD of the failure detection pixel 102b is always the ground voltage VSSA. . Therefore, no potential difference occurs between the pixel signal output from the failure detection pixel 102b and the reference signal, and the output of the failure detection pixel 102b becomes low level (black).
  • the count transistor Tr4 of the effective pixel 101 is stuck at H, the count transistor Tr4 of the failure detection pixel 102b is always on, so that the memory capacitor C1 of the failure detection pixel 102b is always reset to the second reset voltage RSD. state. Therefore, there is no potential difference between the pixel signal output from the failure detection pixel 102b and the reference signal, and the output of the failure detection pixel 102b becomes low level (black).
  • the count transistor Tr4 of the effective pixel 101 is fixed at L, the count transistor Tr4 of the failure detection pixel 102b is always turned off, so the floating diffusion FD of the failure detection pixel 102b is always reset to the second reset voltage RSD. state. Therefore, there is no potential difference between the pixel signal output from the failure detection pixel 102b and the reference signal, and the output of the failure detection pixel 102b becomes low level (black).
  • the selection transistor Tr6 of the effective pixel 101 is stuck at L, the selection transistor Tr6 of the failure detection pixel 102b is always off. As a result, the failure detection pixel 102b does not always output the pixel signal and the reference signal, and the output of the failure detection pixel 102b becomes low level (black).
  • the failure detection pixel 102b Since a low level (black) output is performed, it is possible to identify the pixel row containing the failed effective pixel 101 .
  • the selection transistor Tr6 of the effective pixel 101 when the selection transistor Tr6 of the effective pixel 101 is stuck at H, the selection transistor Tr6 of the failure detection pixel 102b is always on. Therefore, a pixel signal and a reference signal output from a failure detection pixel arranged in another row (for example, an adjacent row) and connected to the same output signal line 202 as the failure detection pixel 102b are output by the failure detection pixel. It will be mixed with the output result of 102b. Therefore, by providing a failure detection pixel (for example, failure detection pixel 102a) that outputs a low level (black) in another row, when the effective pixel 101 fails, the output of the failure detection pixel 102b is reduced. Low level (black).
  • a failure detection pixel for example, failure detection pixel 102a
  • the transfer gate transistor Tr2 of the failure detection pixel 102c is always on, so that the floating diffusion FD of the failure detection pixel 102c is set at the second reset voltage. Even after being reset to RSD, the potential of the floating diffusion FD of the failure detection pixel 102c becomes the ground voltage VSSA. Therefore, no potential difference occurs between the pixel signal output from the failure detection pixel 102c and the reference signal, and the output of the failure detection pixel 102c becomes low level (black).
  • the transfer gate transistor Tr2 of the failure detection pixel 102c is always turned off, so that the floating diffusion FD of the failure detection pixel 102c is always at the second reset voltage RSD. It will be reset. Therefore, no potential difference occurs between the pixel signal output from the failure detection pixel 102c and the reference signal, and the output of the failure detection pixel 102b becomes low level (black).
  • the failure detection pixel 102c detects a failure (abnormality of the first reset signal OVF) in the effective pixels 101 arranged in the same row, the failure detection pixel 102c outputs low level (black). A pixel row containing a failed valid pixel 101 can be identified.
  • FIG. 6 shows the output results of the failure detection pixels 102a and 102b when the failure detection pixels 102a and 102b are arranged side by side in the same column as the column failure detection pixels 13.
  • FIG. 6 shows the output results of the failure detection pixels 102a and 102b when the failure detection pixels 102a and 102b are arranged side by side in the same column as the column failure detection pixels 13.
  • the failure detection pixel 102c is arranged in the pixel array section 10 as the column failure detection pixel 13, when there is no failure in the effective pixel 101 (during normal operation), as described above, the failure detection pixel Since a potential difference occurs between the pixel signal output by the pixel 102c and the reference signal, the output of the failure detection pixel 102c becomes high level (white).
  • the failure detection pixel 102a outputs a high level (white) when the effective pixels 101 arranged in the same column fail (the output is stuck at H). Further, the failure detection pixel 102b outputs a low level (black) when the effective pixels 101 arranged in the same column fail (the output is stuck at L). Therefore, by arranging the failure detection pixels 102a and 102b in the same column as the valid pixel 101, the pixel column including the failed valid pixel 101 can be specified.
  • FIG. 7 is a plan view showing the layout structure of the pixel array section according to the first embodiment.
  • effective pixels 101 are arranged in a matrix in a plurality of effective pixel regions 10a.
  • failure detection pixels 102a to 102b are arranged in the row failure detection pixel region 10b.
  • Two fault detection pixels 102a and two fault detection pixels 102b are alternately arranged in each of the left and center columns of the row fault detection pixel region 10b.
  • a failure detection pixel 102c is arranged in the column on the right side of the drawing in the row failure detection pixel region 10b.
  • failure detection pixels 102a and 102b are arranged in the column failure detection pixel region 10c.
  • One fault detection pixel 102a and one fault detection pixel 102b are alternately arranged in the upper and lower columns of the drawing in the row fault detection pixel region 10b. With this arrangement, H fixation and L fixation of the output of the effective pixels 101 arranged in each column can be detected.
  • FIG. 8 is a diagram showing an example of a circuit configured in each pixel according to the second embodiment.
  • Effective pixels 103 in FIG. 8A are arranged as effective pixels 11 in the effective pixel region 10a of the pixel array section 10 in FIG. As shown in FIG. 8A, the effective pixel 103 includes a photodiode PD, an overflow transistor Tr1, a transfer gate transistor Tr2, a reset transistor Tr3, and a readout circuit R.
  • the photodiode PD performs photoelectric conversion to convert incident light into signal charges.
  • Photodiode PD is provided between overflow transistor Tr1 and transfer gate transistor Tr2, and has one end connected to ground voltage VSS.
  • the overflow transistor Tr1 receives the first reset signal OVF at its gate via the control signal line 201a, and resets the voltage in the photodiode PD to the first reset voltage OVD when the first reset signal OVF is at high level.
  • the transfer gate transistor Tr2 receives the exposure signal TRN at its gate through the control signal line 201b, and transfers the signal charge in the photodiode PD to the node A when the exposure signal TRN is at high level. That is, when the exposure signal TRN is at high level, the effective pixels 101 are exposed.
  • the reset transistor Tr3 receives the second reset signal RST at its gate via the control signal line 201c, and resets the node A to the second reset voltage RSD when the second reset signal RST is at high level.
  • the readout circuit R outputs the signal charges accumulated in the node A to the output signal line 202 according to the selection signal SEL input via the control signal line 201e.
  • the effective pixel 103 performs the same operation as the effective pixel 101.
  • - Configuration of failure detection pixels - Fault detection pixels 104a to 104c in FIGS. 8B to 8D are row fault detection pixels 12 in row fault detection pixel region 10b or column fault detection pixel region 10c of pixel array section 10 in FIG. are arranged as the column failure detection pixels 13 of .
  • the failure detection pixel 104a does not have the photodiode PD and the overflow transistor Tr1 as compared with the effective pixel 103 in FIG. 8(a).
  • a ground voltage VSS is connected to one end of the transfer gate transistor Tr2. Therefore, the failure detection pixel 104a outputs a pixel signal and a reference signal indicating different voltage levels (the ground voltage VSS and the second reset voltage RSD).
  • the failure detection pixel 104a does not have the photodiode PD and the overflow transistor Tr1 as compared with the effective pixel 103 in FIG. 8(a).
  • a ground voltage VSS is connected to one end of the transfer gate transistor Tr2.
  • the transfer gate transistor Tr2 receives the first reset signal OVF at its gate through the control signal line 201a. Therefore, the failure detection pixel 104b outputs a pixel signal and a reference signal indicating different voltage levels (the ground voltage VSS and the second reset voltage RSD).
  • the failure detection pixel 104a does not have the photodiode PD and the overflow transistor Tr1 as compared with the effective pixel 103 in FIG. 8(a).
  • a second reset voltage RSD is connected to one end of the transfer gate transistor Tr2. Therefore, the failure detection pixel 104c outputs the pixel signal and the reference signal indicating the same voltage level (second reset voltage RSD).
  • failure detection pixels 104a to 104c perform the same operations as the failure detection pixels 104a to 104c.
  • FIG. 9 is a diagram showing an example of the circuit configuration of the pixel array section according to the second embodiment. As shown in FIG. 9, in the pixel array section 10, the effective pixels 103 and the failure detection pixels 104a and 104b are arranged in the same row.
  • FIG. 10 is a diagram for explaining failure detection of effective pixels by the circuit configuration of FIG.
  • FIG. 10 when no failure occurs in the effective pixel 101 (during normal operation), a potential difference occurs between the pixel signal output from the failure detection pixel 102a and the reference signal. The output becomes high level (white).
  • a potential difference occurs between the pixel signal output from the failure detection pixel 102b and the reference signal, so the output of the failure detection pixel 102b becomes high level (white).
  • the transfer gate transistor Tr2 of the failure detection pixel 104b is always on, so that the node A of the failure detection pixel 104b reaches the second reset voltage RSD. , the potential of the node A of the failure detection pixel 104b becomes the ground voltage VSS. Therefore, no potential difference occurs between the pixel signal output from the failure detection pixel 104b and the reference signal, and the output of the failure detection pixel 104b becomes low level (black).
  • the transfer gate transistor Tr2 of the failure detection pixel 104b is always turned off, so the node A of the failure detection pixel 104b is always reset to the second reset voltage RSD. state. Therefore, no potential difference occurs between the pixel signal output from the failure detection pixel 104b and the reference signal, and the output of the failure detection pixel 104b becomes low level (black).
  • the transfer gate transistor Tr2 of the effective pixel 103 is stuck at H, the transfer gate transistor Tr2 of the failure detection pixel 104a is always on, so that the node A of the failure detection pixel 104a is reset to the second reset voltage RSD. Even after this, the potential of the node A of the failure detection pixel 104a becomes the ground voltage VSS. Therefore, no potential difference occurs between the pixel signal output from the failure detection pixel 104a and the reference signal, and the output of the failure detection pixel 104a becomes low level (black).
  • the transfer gate transistor Tr2 of the effective pixel 103 is fixed at L, the transfer gate transistor Tr2 of the failure detection pixel 104a is always turned off, so that the node A of the failure detection pixel 104a is always at the second reset voltage RSD. It will be reset. Therefore, no potential difference occurs between the pixel signal output from the failure detection pixel 104a and the reference signal, and the output of the failure detection pixel 104a becomes low level (black).
  • the reset transistor Tr3 of the effective pixel 103 when the reset transistor Tr3 of the effective pixel 103 is stuck at H, the reset transistors Tr3 of the failure detection pixels 104a and 104b are always on, so that the nodes A of the failure detection pixels 104a and 104b are always at the second reset voltage. RSD is reset. Therefore, no potential difference occurs between the pixel signals output by the failure detection pixels 104a and 104b and the reference signal, and the outputs of the failure detection pixels 104a and 104b are low level (black).
  • the reset transistor Tr3 of the effective pixel 103 when the reset transistor Tr3 of the effective pixel 103 is stuck at L, the reset transistors Tr3 of the failure detection pixels 104a and 104b are always off, so that the potential of the node A of the failure detection pixels 104a and 104b is always the ground potential. becomes VSS. Therefore, no potential difference occurs between the pixel signals output by the failure detection pixels 104a and 104b and the reference signal, and the outputs of the failure detection pixels 104a and 104b are low level (black).
  • the failure-detecting pixels 104a and 104b when the effective pixels 101 arranged in the same row fail (abnormalities in the first reset signal OVF, the exposure signal TRN, and the second reset signal RST), Since at least one of them outputs a low level (black), it is possible to identify the pixel row containing the failed effective pixel 101 .
  • FIG. 11 is a diagram showing another example of the circuit configuration of the pixel array section according to the second embodiment.
  • a failure detection pixel 104c is arranged in the same row as the effective pixels 103 and failure detection pixels 104a and 104b. That is, in FIG. 11, the effective pixels 103 and the fault detection pixels 104a to 104c are arranged in the same row.
  • FIG. 12 is a diagram for explaining failure detection of effective pixels by the circuit configuration of FIG. As described above, since the node A of the failure detection pixel 104c is always reset to the second reset voltage RSD, no potential difference occurs between the pixel signal and the reference signal, and the output is low level (black). becomes.
  • FIG. 13 is a diagram showing another example of the circuit configuration of the pixel array section according to the second embodiment.
  • two pixel rows are arranged in the pixel array section 10 .
  • the pixels are arranged in the order of the failure detection pixels 104c, 104b, 104a and the effective pixel 101 from the left side of the drawing.
  • 104c and effective pixels 101 are arranged in order. That is, the failure detection pixels 104 a and 104 c are arranged side by side in the same column and connected to the same output signal line 202 .
  • the output of the failure detection pixel 104a is low level (black) and the output of the failure detection pixel 104c is high level (white). becomes.
  • the readout circuit R of the effective pixel 101 in the lower row is fixed at H, the readout circuit R of the corresponding failure detection pixel 104c in the lower row is always on, and the failure detection pixel in the lower row is turned on.
  • the output of 104c is always low level (black).
  • the outputs of the failure detection pixels 104a in the upper row which are commonly connected to the same output signal line 202, become low level (black).
  • the outputs of the failure detection pixels 104a in the upper and lower rows are always at low level. Also, the outputs of the failure detection pixels 104c in the upper and lower rows are always intermediate between the low level and the high level.
  • failure detection pixels 104a and 104c As described above, it is possible to detect a failure (abnormality of the selection signal SEL) in the effective pixels 101 arranged in the same row from the outputs of the failure detection pixels 104a and 104c.
  • the containing pixel row can be specified.
  • failure detection pixels 104a and 104c in the same column are arranged in adjacent pixel rows in FIG. 13, the arranged pixel rows may not be adjacent. However, by arranging the failure detection pixels 104a and 104c in adjacent pixel rows, the failure detection accuracy of the effective pixels 11 can be improved.
  • FIG. 14 is a diagram showing another example of the circuit configuration of the pixel array section according to the second embodiment.
  • the pixel array section 10 in the pixel array section 10, two effective pixels 103 and fault detection pixels 104a and 104c are arranged in the same column. That is, the effective pixel 103 and the failure detection pixels 104a and 104c are connected to the same output signal line 202 in common.
  • the output of the failure detection pixel 104a is high level (white) and the output of the failure detection pixel 104c is low level (black). becomes.
  • the failure of the effective pixel 103 can be detected from the outputs of the failure detection pixels 104a and 104c arranged in the same column. Therefore, it is possible to identify the pixel column including the failed effective pixel 101 .
  • FIG. 15 is a block diagram of a solid-state imaging system including solid-state imaging devices. As shown in FIG. 15 , the solid-state imaging system includes a camera 2 (optical system) and a control section 3 .
  • the camera 2 includes the solid-state imaging device 1 according to the first embodiment or the second embodiment, a lens control section 4, and a lens 5.
  • the lens controller 4 performs control to change the position of the lens 5 according to the signal from the controller 3 .
  • This solid-state imaging system has a light emitting unit (not shown) that emits light toward the subject E. FIG. In the camera 2 , the light emitting unit emits light toward the subject E, and the reflected light reflected by the subject E is received by the solid-state imaging device 1 via the lens 5 .
  • the control unit 3 is, for example, a PC equipped with a CPU, a semiconductor memory, or the like.
  • the control unit 3 includes a fault matrix identification unit 6 and an image processing unit 7 (signal processing unit).
  • the image processing unit 7 generates an output result of the solid-state imaging device 1 according to outputs from the solid-state imaging device 1 and the fault matrix identification unit 6, and outputs data to the outside.
  • the fault matrix identification unit 6 identifies the row or column containing the effective pixel 101 (103) in which the failure occurs in the pixel array unit 10 according to the signal output from the camera 2 (solid-state imaging device 1). As described above, by arranging the fault detection pixels 102a to 102c (104a to 104c) in the row fault detection pixel region 10b and the column fault detection pixel region 10c of the pixel array section 10, the occurrence of faults can be detected and Rows and columns can be specified. The fault matrix identification unit 6 identifies the pixel row or pixel column containing the faulty effective pixel 101 (103) based on the outputs from the fault detection pixels 102a to 102c (104a to 104c).
  • the failure matrix specifying unit 6 outputs a signal to the lens control unit 4 to specify the direction of the lens 5.
  • Control For example, it is assumed that an image Sc1 as shown in FIG. 16 can be generated from the signal output from the solid-state imaging device 1.
  • FIG. 16 when the fault matrix specifying unit 6 specifies that the pixel row and pixel column including the effective pixel 101 (103) that generated the dashed-dotted line portion L is faulty, the image of the subject E does not match the dashed-dotted line portion L.
  • a signal is output to the lens control unit 4 to change the direction of the lens 5 so as not to overlap.
  • the direction of the lens 5 is controlled so that the image of the subject E is contained within the image area Sc2.
  • the failure matrix identification unit 6 causes information about the object E to enter the area of the effective pixels 101 (103) that are not in failure according to the output result of the solid-state imaging device 1. Control the camera 2 (orientation of the lens 5).
  • the fault matrix identifying unit 6 outputs to the image processing unit 7 information about the identified pixel row or pixel column containing the effective pixel 101 (103) in which a failure has occurred.
  • the image processing section 7 performs image processing based on this information. For example, the image processing unit 7 does not output data corresponding to the pixel row or pixel column including the effective pixel 101 (103) in which the failure has occurred. That is, the image processing unit 7 outputs data other than the failed effective pixel 101 (103) according to the output result of the solid-state imaging device 1.
  • the failure matrix specifying section 6 and the lens control section 4 can reproduce the image of the subject E. Since the direction of the lens 5 is controlled so that it is included in the area of the effective pixels 101 (103) that are not covered, the solid-state imaging system can operate stably even when a failure occurs, and the cost and apparatus size can be reduced. can.
  • the solid-state imaging device (system) can be operated continuously even when an effective pixel fails.
  • the solid-state imaging device (system) can be operated continuously, so switching time is unnecessary. Therefore, when such a solid-state imaging system is installed in an automobile or the like, risks to safety can be reduced.

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Abstract

有効画素（１１）および故障検出画素には、当該画素の動作を制御するための制御信号線（２０１）と当該画素の検出結果を出力する出力信号線（２０２）とが接続されている。複数の有効画素（１１）は同一の行に配置された有効画素（１１）が同一の制御信号線（２０１）に共通に接続され、同一の列に配置された有効画素（１１）が同一の出力信号線（２０２）に共通に接続される。故障検出画素は、制御信号線（２０１）および出力信号線（２０２）の少なくともいずれか１つの信号線と共通に接続され、信号線に接続された有効画素（１１）の故障を検出する。

Description

固体撮像装置および固体撮像システム
　本開示は、固体撮像装置および固体撮像システムに関する。
　従来、イメージセンサを用いて画像を撮像する固体撮像装置が知られている。近年、固体撮像装置が用いられる製品応用分野は拡大しており、自動車に搭載され、車内外の監視用などに用いられるようになってきている。このような車載用途に用いられる固体撮像装置では、従来のデジタルカメラやビデオカメラなどの民生用途に用いられる場合と比べ、故障時に生命に危険を及ぼす可能性が高い。このため、システム自体に高い信頼性が求められるとともに、万が一故障した場合でもフェールセーフとなるような機構が必須となる。
　特許文献１は、固体撮像装置の故障検出用パターン領域に、フォトダイオード（ＰＤ;Photodiode）を有するＰＤ具備画素とフォトダイオードが形成されていないＰＤ不備画素とを備える。特許文献１では、暗闇の環境下でも、ＰＤ具備画素とＰＤ不備画素の配列パターンに基づく出力信号が得られるため、イメージセンサからの信号が一切出力されない故障を検出可能である。
　特許文献２は、ウェハレベルのテストを介して検出された不良センサセルのアドレスを記憶する不良画素アドレス記憶手段と、不良画素のデータを不良画素周辺の正常な画素データに置き換えて前記画像信号処理手段に出力する不良画素補正手段とを備える。特許文献２では、不良画素セルが発生したイメージセンサの不良セルに該当するアドレスを記憶し、そのデータ値を補填補正することによって、不良センサセルを含んだイメージセンサチップであっても正常なイメージセンサと同様に使用できるようにしている。
特開２００９－１１８４２７号公報 特願２００３－１０１８８５号公報
　しかし、特許文献１では、固体撮像装置の動作中に故障が発生したことを検出できることは開示されているが、どの画素が故障したかまでは特定できていない。このため、固体撮像装置に故障が発生した場合、当該固体撮像装置を継続して使用することができない可能性がある。したがって、特許文献１の固体撮像装置を自動車などに用いる場合、故障発生に備えて、複数の固体撮像装置を設けるなど、固体撮像装置に冗長性を持たせる必要がある。このため、固体撮像装置の規模やコストが大きくなる。
　また、特許文献２は、イメージセンサの製造過程において不良画素セルを特定する構成であるため、固体撮像装置を使用している際に故障が発生した場合に対応することができない。
　本開示は、固体撮像装置の規模やコストを抑えつつ、故障発生時にも固体撮像装置を継続して動作させることが可能な固体撮像装置および固体撮像システムを提供することを目的とする。
　前記課題を解決するために、本開示の一実施形態に係る固体撮像装置は、フォトダイオードを有し、行列状に配置された複数の有効画素と、前記有効画素の故障を検出する故障検出画素とを備え、前記有効画素および前記故障検出画素には、当該画素の動作を制御するための制御信号線と、当該画素の検出結果を出力する出力信号線とが接続されており、前記複数の有効画素は、同一の行に配置された前記有効画素が同一の制御信号線に共通に接続され、同一の列に配置された前記有効画素が同一の出力信号線に共通に接続され、前記故障検出画素は、前記制御信号線および前記出力信号線の少なくともいずれか１つの信号線と共通に接続され、前記信号線に接続された前記有効画素の故障を検出する。
　本開示によると、固体撮像装置の規模やコストを抑えつつ、故障発生時にも固体撮像装置を継続して動作させることができる。
固体撮像装置の全体構成の一例を示すブロック図。 第１実施形態に係る有効画素に構成される回路の一例を示す図。 第１実施形態に係る有効画素の動作を示すタイミングチャート。 第１実施形態に係る故障検出画素に構成される回路の一例を示す図。 第１実施形態に係る故障検出画素による有効画素の故障検出ついて説明するための図。 第１実施形態に係る故障検出画素による有効画素の故障検出ついて説明するための図。 第１実施形態に係る画素アレイ部のレイアウト構造を示す平面図。 第２実施形態に係る各画素に構成される回路の一例を示す図。 第２実施形態に係る画素アレイ部の回路構成の一例を示す図。 図９の回路構成による有効画素の故障検出ついて説明するための図。 第２実施形態に係る画素アレイ部の回路構成の他の例を示す図。 図１１の回路構成による有効画素の故障検出ついて説明するための図。 第２実施形態に係る画素アレイ部の回路構成の他の例を示す図。 第２実施形態に係る画素アレイ部の回路構成の他の例を示す図。 固体撮像装置を備える固体撮像システムのブロック図。 固体撮像装置の出力から生成される画像の例を示す図。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。以下の好ましい実施形態の説明は、本質的に例示に過ぎず、本発明、その適用物或いはその用途を制限することを意図するものではない。
　（固体撮像装置の全体構成）
　図１は固体撮像装置の全体構成の一例を示すブロック図である。図１に示すように、固体撮像装置１は、画素アレイ部１０と、垂直走査部２１と、水平走査部２２とを備える。また、画素アレイ部１０およびその周辺領域には、画素行ごとに制御信号線２０１が配置され、画素列ごとに出力信号線２０２が配置されている。
　画素アレイ部１０は、複数の画素１００～１０３が行列状に配置されている。画素アレイ部１０には、有効画素領域１０ａと、行故障検出画素領域１０ｂと、列故障検出画素領域１０ｃとにより構成されている。有効画素領域１０ａには、フォトダイオードを備え、光検出を行う有効画素１１が配置されている。行故障検出画素領域１０ｂには、同一の行に配置された有効画素１１の故障を検出する行故障検出画素１２が配置されている。列故障検出画素領域１０ｃには、同一の列に配置された有効画素１１の故障を検出する列故障検出画素１３が配置されている。すなわち、有効画素領域１０ａの各行には、行故障検出画素１２が配置されており、有効画素領域１０ａの各列には、列故障検出画素１３が配置されている。この行故障検出画素１２および列故障検出画素１３が故障検出画素に相当する。
　図１に示すように、同一の行に配置された有効画素１１および行故障検出画素１２は、同一の制御信号線２０１に共通に接続されている。また、同一の列に配置された有効画素１１および列故障検出画素１３は、同一の出力信号線２０２に共通に接続されている。また、同一の行に配置された行故障検出画素１２は、同一の出力信号線２０２に接続されており、同一の列に配置された列故障検出画素１３は、同一の制御信号線２０１に接続されている。
　行故障検出画素１２は、同一の制御信号線２０１に共通に接続された有効画素１１の故障を検出するものである。詳しくは後述するが、有効画素１１は、制御信号線２０１を介して入力される制御信号に応じて、画素内に構成された各トランジスタを駆動させる。このとき、有効画素１１に対して制御信号が正しく入力されていなければ、有効画素１１は正常に動作しない。行故障検出画素１２は、制御信号線２０１を介して、同一の行に配置された有効画素１１に入力される制御信号を受け、この制御信号が正常であるか否かを判定するための信号を出力する。すなわち、行故障検出画素１２を固体撮像装置１に設けることにより、行故障検出画素１２と同一の行に配置された有効画素１１の故障を検出することができるため、画素アレイ部１０の何行目の有効画素１１が故障しているかを特定できる。このため、故障した有効画素１１を含む画素行の出力結果を用いないなどの対策を行うことにより、固体撮像装置１に冗長性を持たせることなく、故障発生時にも継続して固体撮像装置１を動作させることができる。したがって、固体撮像装置の規模やコストを抑えつつ、故障発生時にも固体撮像装置を継続して動作させることができる。
　また、列故障検出画素１３は、同一の出力信号線２０２に共通に接続された有効画素１１の故障を検出するものである。詳しくは後述するが、有効画素１１は、制御信号線２０１を介して入力される制御信号に応じて、有効画素１１の検出結果である画素信号および基準信号を出力信号線２０２に出力する。このとき、有効画素１１が正常な出力結果（画素信号および基準信号）を出力していない場合がある。列故障検出画素１３は、同一の列に配置された有効画素１１の出力結果が正常である否かを判定するための信号を出力する。すなわち、列故障検出画素１３を固体撮像装置１に設けることにより、列故障検出画素１３と同一の列に配置された有効画素１１の故障を検出することができるため、画素アレイ部１０の何列目の有効画素１１が故障しているかを特定できる。このため、故障した有効画素１１を含む画素列の出力結果を用いないなどの対策を行うことにより、固体撮像装置１に冗長性を持たせることなく、故障発生時にも継続して固体撮像装置１を動作させることができる。したがって、固体撮像装置の規模やコストを抑えつつ、故障発生時にも固体撮像装置を継続して動作させることができる。
　なお、図１では、同一の行に配置された有効画素１１および行故障検出画素１２は、１つの制御信号線２０１に共通に接続されているが、複数の制御信号線２０１に共通に接続されてもよい。また、図１では、有効画素領域１０ａの各行には、１つの行故障検出画素１２が配置されているが、複数の行故障検出画素１２が配置されてもよい。この場合、複数の行故障検出画素１２は、互いに異なる構成であってもよい。同様に、図１では、有効画素領域１０ａの各列には、１つの列故障検出画素１３が配置されているが、複数の列故障検出画素１３が配置されてもよい。この場合、複数の列故障検出画素１３は、互いに異なる構成であってもよい。
　また、図１では、行故障検出画素領域１０ｂは、有効画素領域１０ａの図面左側に配置されているが、図面右側に配置されてもよい。同様に、列故障検出画素領域１０ｃは、有効画素領域１０ａの図面下側に配置されているが、図面上側に配置されてもよい。また、行故障検出画素領域１０ｂおよび列故障検出画素領域１０ｃは、画素アレイ部１０に含まれなくてもよい。
　垂直走査部２１は、行単位で有効画素１１のリセット動作、電荷の蓄積動作、および読み出し動作を制御する制御信号を出力する。垂直走査部２２は、制御信号線２０１を介して、有効画素１１、行故障検出画素１２および列故障検出画素１３に制御信号を出力する。
　水平走査部２２は、出力信号線２０２を介して、有効画素１１から出力された画素信号および基準信号を出力回路（図示せず）へ読み出す（出力する）機能を有する。
　（第１実施形態）
　－有効画素の構成について－
　図２は第１実施形態に係る有効画素に構成される回路の一例を示す図である。図２の有効画素１０１は、図１の有効画素１１として、有効画素領域１０ａに配置される。なお、図２では、１つの有効画素１０１に対して、５つの制御信号線２０１（制御信号線２０１ａ～２０１ｅ）が設けられている。垂直走査部２２は、制御信号線２０１ａ～２０１ｅを介して、有効画素１０１に制御信号（後述する、第１リセット信号ＯＶＦ、露光信号ＴＲＮ、第２リセット信号ＲＳＴ、カウント信号ＣＮＴおよび選択信号ＳＥＬ）を出力し、有効画素１０１の動作を制御する。
　具体的に、有効画素１０１は、アバランシェフォトダイオード（Avalanche photodiode）ＡＰＤと、オーバーフロートランジスタＴｒ１と、トランスファゲートトランジスタＴｒ２と、リセットトランジスタＴｒ３と、カウントトランジスタＴｒ４と、メモリキャパシタＣ１と、増幅トランジスタＴｒ５と、選択トランジスタＴｒ６とを備える。
　アバランシェフォトダイオードＡＰＤは、入射光を信号電荷に変換する光電変換を行う。アバランシェフォトダイオードＡＰＤは、生成した信号電荷を、数倍～数十万倍に増幅する。アバランシェフォトダイオードＡＰＤは、オーバーフロートランジスタＴｒ１およびトランスファゲートトランジスタＴｒ２の間に設けられており、一端が電圧ＶＳＵＢに接続されている。
　オーバーフロートランジスタＴｒ１は、制御信号線２０１ａを介して、ゲートに第１リセット信号ＯＶＦを受け、第１リセット信号ＯＶＦがハイレベルのとき、アバランシェフォトダイオードＡＰＤ内の電圧を、第１リセット電圧ＯＶＤにリセットする。
　トランスファゲートトランジスタＴｒ２は、制御信号線２０１ｂを介して、ゲートに露光信号ＴＲＮを受け、露光信号ＴＲＮがハイレベルのとき、アバランシェフォトダイオードＡＰＤ内の信号電荷をフローティングディフュージョンＦＤに転送する。すなわち、露光信号ＴＲＮがハイレベルのとき、有効画素１０１は露光を行う。
　リセットトランジスタＴｒ３は、制御信号線２０１ｃを介して、ゲートに第２リセット信号ＲＳＴを受け、第２リセット信号ＲＳＴがハイレベルのとき、フローティングディフュージョンＦＤを第２リセット電圧ＲＳＤにリセットする。
　カウントトランジスタＴｒ４は、制御信号線２０１ｄを介して、ゲートにカウント信号ＣＮＴを受け、カウント信号ＣＮＴがハイレベルのとき、フローティングディフュージョンＦＤに蓄積された信号電荷をメモリキャパシタＣ１に転送する。メモリキャパシタＣ１は、一端が接地電圧ＶＳＳＡに接続されており、カウントトランジスタＴｒ４から転送された信号電荷を蓄積する。すなわち、メモリキャパシタＣ１には、露光結果に基づいた信号電荷が蓄積される。
　増幅トランジスタＴｒ５は、フローティングディフュージョンＦＤに蓄積された信号電荷に応じた電圧を増幅して選択トランジスタＴｒ６に出力する。
　選択トランジスタＴｒ６は、制御信号線２０１ｅを介して、ゲートに選択信号ＳＥＬを受け、選択信号ＳＥＬがハイレベルのとき、増幅トランジスタＴｒ５から受けた電圧に応じた画素信号を出力信号線２０２に出力する。すなわち、選択信号ＳＥＬがハイレベルのとき、有効画素１０１から画素信号の読み出しが行われる。
　図３は第１実施形態に係る有効画素の動作を示すタイミングチャートである。図３は、１つの有効画素１０１の動作を示している。
　図３に示すように、１フレーム内に、リセット期間、露光期間および露光期間が含まれる。有効画素１０１は、１フレーム内の動作を繰り返し実行する。なお、１フレーム内に複数回（例えば、１５回）の露光期間が設けられている。
　リセット期間では、第２リセット信号ＲＳＴおよびカウント信号ＣＮＴがハイレベルとなり、第１リセット信号ＯＶＦ、露光信号ＴＲＮおよび選択信号ＳＥＬがローレベルとなるため、リセットトランジスタＴｒ３およびカウントトランジスタＴｒ４がオン状態となり、オーバーフロートランジスタＴｒ１、トランスファゲートトランジスタＴｒ２および選択トランジスタＴｒ６がオフ状態となる。これにより、フローティングディフュージョンＦＤおよびメモリキャパシタＣ１が第２リセット電圧ＲＳＤにリセットされる。その後、第２リセット信号ＲＳＴおよびカウント信号ＣＮＴがローレベルとなり、リセットトランジスタＴｒ３およびカウントトランジスタＴｒ４がオフ状態となる。
　露光期間では、まず、第１リセット信号ＯＶＦがハイレベルとなるため、オーバーフロートランジスタＴｒ１がオン状態となる。これにより、アバランシェフォトダイオードＡＰＤが第１リセット電圧ＯＶＤにリセットされる。
　次に、第１リセット信号ＯＶＦがローレベルとなり、露光信号ＴＲＮがハイレベルとなるため、オーバーフロートランジスタＴｒ１がオフ状態となり、トランスファゲートトランジスタＴｒ２がオン状態となる。これにより、有効画素１０１の露光が行われ、アバランシェフォトダイオードＡＰＤが生成した信号電荷がフローティングディフュージョンＦＤに転送される。
　次に、露光信号ＴＲＮがローレベルとなり、カウント信号ＣＮＴがハイレベルになるため、トランスファゲートトランジスタＴｒ２がオフ状態となり、カウントトランジスタＴｒ４がオン状態になる。これにより、フローティングディフュージョンＦＤに転送された信号電荷がメモリキャパシタＣ１に蓄積される。その後、カウント信号ＣＮＴがローレベルになり、カウントトランジスタＴｒ４がオフ状態になる。上述したように、１フレーム内に複数の露光期間が設けられているため、有効画素１０１は露光期間の動作を複数回行うこととなる。
　読出期間では、まず、選択信号ＳＥＬがハイレベルとなるため、選択トランジスタＴｒ６がオン状態となる。次に、第２リセット信号ＲＳＴがハイレベルとなるため、リセットトランジスタＴｒ３がオン状態となる。これにより、フローティングディフュージョンＦＤが第２リセット電圧ＲＳＤにリセットされる。次に、第２リセット信号ＲＳＴがローレベルとなり、カウント信号ＣＮＴがハイレベルとなるため、リセットトランジスタＴｒ３がオフ状態となり、カウントトランジスタＴｒ４がオン状態となる。これにより、メモリキャパシタＣ１に蓄積された電荷に応じて、出力信号線２０２に画素信号が出力される。その後、カウント信号ＣＮＴがローレベルとなるため、カウントトランジスタＴｒ４がオフ状態となる。
　次に、第２リセット信号ＲＳＴおよびカウント信号ＣＮＴがハイレベルとなるため、リセットトランジスタＴｒ３およびカウントトランジスタＴｒ４がオン状態となる。これにより、フローティングディフュージョンＦＤが第２リセット電圧ＲＳＤにリセットされるとともに、出力信号線２０２に基準信号が出力される。すなわち、有効画素１０１は、画素信号と基準信号とを出力信号線２０２に出力する。画素信号と基準信号との電位差を比較することで、１フレーム内において有効画素１０１が検出した光量を正確に検出することができる。その後、第２リセット信号ＲＳＴおよびカウント信号ＣＮＴがローレベルとなるため、リセットトランジスタＴｒ３およびカウントトランジスタＴｒ４がオフ状態となる。
　－故障検出画素の構成について－
　図４は、第１実施形態に係る故障検出画素に構成される回路の一例を示す図である。図４（ａ）～（ｃ）は、故障検出画素１０２ａ～１０２ｃにそれぞれ構成される回路を示している。故障検出画素１０２ａ～１０２ｃは、それぞれ、図１の行故障検出画素１２または列故障検出画素１３として、画素アレイ部１０に配置されるものである。なお、図４（ａ）～（ｃ）では、制御信号線２０１ａ～２０１ｅはそれぞれ、同一の行に配置された画素（有効画素１０１および故障検出画素１０２ａ～１０２ｃ）と共通に接続される。
　図４（ａ）に示すように、故障検出画素１０２ａは、図２の有効画素１０１と比較すると、オーバーフロートランジスタＴｒ１のゲートに接地電圧ＶＳＳＡが供給されており、一端が開放されている。さらに、オーバーフロートランジスタＴｒ１およびトランスファゲートトランジスタＴｒ２の間に、アバランシェフォトダイオードＡＰＤに代えて、第２リセット電圧ＲＳＤが接続されている。すなわち、オーバーフロートランジスタＴｒ１が常時オフ状態となっており、トランスファゲートトランジスタＴｒ２は、露光信号ＴＲＮに応じて、フローティングディフュージョンＦＤを第２リセット電圧ＲＳＤにリセットする。したがって、故障検出画素１０２ａは、同一の電圧レベル（第２リセット電圧ＲＳＤ）を示す画素信号および基準信号を出力する。
　図４（ｂ）に示すように、故障検出画素１０２ｂは、図２の有効画素１０１と比較すると、オーバーフロートランジスタＴｒ１のゲートに接地電圧ＶＳＳＡが供給されており、一端が開放されている。また、オーバーフロートランジスタＴｒ１およびトランスファゲートトランジスタＴｒ２の間に、アバランシェフォトダイオードＡＰＤに代えて、接地電圧ＶＳＳＡが接続されている。すなわち、オーバーフロートランジスタＴｒ１が常時オフ状態となっており、トランスファゲートトランジスタＴｒ２は、露光信号ＴＲＮに応じて、フローティングディフュージョンＦＤを接地電圧ＶＳＳＡにリセットする。したがって、故障検出画素１０２ｂは、異なる電圧レベル（接地電圧ＶＳＳＡおよび第２リセット電圧ＲＳＤ）を示す画素信号および基準信号を出力する。
　図４（ｃ）に示すように、故障検出画素１０２ｃは、図２の有効画素１０１と比較すると、オーバーフロートランジスタＴｒ１のゲートに接地電圧ＶＳＳＡが供給されており、一端が開放されている。また、オーバーフロートランジスタＴｒ１およびトランスファゲートトランジスタＴｒ２の間に、アバランシェフォトダイオードＡＰＤに代えて、接地電圧ＶＳＳＡが接続されている。さらに、トランスファゲートトランジスタＴｒ２は、ゲートに、制御信号線２０１ａを介して、第１リセット信号ＯＶＦを受けている。すなわち、オーバーフロートランジスタＴｒ１が常時オフ状態となっており、トランスファゲートトランジスタＴｒ２は、第１リセット信号ＯＶＦに応じて、フローティングディフュージョンＦＤを接地電圧ＶＳＳＡにリセットする。したがって、故障検出画素１０２ｃは、異なる電圧レベル（接地電圧ＶＳＳＡおよび第２リセット電圧ＲＳＤ）を示す画素信号および基準信号を出力する。
　なお、詳細な説明は省略するが、故障検出画素１０２ａ～１０２ｃは、有効画素１０１と同様の動作（図３に示す動作）を行う。
　－故障検出画素による有効画素の故障検出について－
　図５および図６は第１実施形態に係る故障検出画素による有効画素の故障検出ついて説明するための図である。図５は、行故障検出画素１２として、故障検出画素１０２ｂまたは故障検出画素１０２ｃを配置した場合における、有効画素１０１の動作状況（動作モード）と、行故障検出画素の出力レベルとの関係を示している。図６は、列故障検出画素１３として、故障検出画素１０２ａおよび故障検出画素１０２ｂを配置した場合における、有効画素１０１の動作状況（動作モード）と、行故障検出画素の出力レベルとの関係を示している。
　なお、以下の説明において、垂直走査部２２などの故障により、制御信号線２０１ａ～２０１ｅを介して、同一の行の有効画素１０１に対して、正常に各制御信号が出力できなくなり、有効画素１０１に含まれるトランジスタのゲートに入力される信号が、ハイレベルに固定された状態（対応するトランジスタが常時オン状態）を「Ｈ固着」といい、ローレベルに固定された状態（対応するトランジスタが常時オフ状態）を「Ｌ固着」ということがある。このような場合、同一の行の有効画素１０１が正常に動作できないため、有効画素１０１が故障しているといえる。
　また、有効画素１０１が故障し、常時ハイレベルの信号を出力する状態を「Ｈ固着」といい、常時ローレベルの信号を出力する状態を「Ｌ固着」ということがある。このような場合、同一の列の有効画素１０１が正常に画素信号および基準信号を出力できないため、有効画素１０１が故障しているといえる。
　図５に示すように、行故障検出画素１２として、故障検出画素１０２ｂを画素アレイ部１０に配置した場合、有効画素１０１に故障が発生していないとき（正常動作時）には、故障検出画素１０２ｂが出力する画素信号と基準信号との間に電位差が生じるため、故障検出画素１０２ｂの出力はハイレベル（白）となる。
　これに対して、有効画素１０１のトランスファゲートトランジスタＴｒ２がＨ固着となった場合、故障検出画素１０２ｂのトランスファゲートトランジスタＴｒ２が常時オン状態となるため、故障検出画素１０２ｂのフローティングディフュージョンＦＤが第２リセット電圧ＲＳＤにリセットされた後も、故障検出画素１０２ｂのフローティングディフュージョンＦＤの電位が接地電圧ＶＳＳＡとなる。このため、故障検出画素１０２ｂが出力する画素信号と基準信号との間に電位差が生じず、故障検出画素１０２ｂの出力はローレベル（黒）となる。
　また、有効画素１０１のトランスファゲートトランジスタＴｒ２がＬ固着となった場合、故障検出画素１０２ｂのトランスファゲートトランジスタＴｒ２が常時オフ状態となるため、故障検出画素１０２ｂのフローティングディフュージョンＦＤが常時第２リセット電圧ＲＳＤにリセットされた状態となる。このため、故障検出画素１０２ｂが出力する画素信号と基準信号との間に電位差が生じず、故障検出画素１０２ｂの出力はローレベル（黒）となる。
　また、有効画素１０１のリセットトランジスタＴｒ３がＨ固着となった場合、故障検出画素１０２ｂのリセットトランジスタＴｒ３が常時オン状態となるため、故障検出画素１０２ｂのフローティングディフュージョンＦＤが常時第２リセット電圧ＲＳＤにリセットされた状態となる。このため、故障検出画素１０２ｂが出力する画素信号と基準信号との間に電位差が生じず、故障検出画素１０２ｂの出力はローレベル（黒）となる。
　また、有効画素１０１のリセットトランジスタＴｒ３がＬ固着となった場合、故障検出画素１０２ｂのリセットトランジスタＴｒ３が常時オフ状態となるため、故障検出画素１０２ｂのフローティングディフュージョンＦＤの電位が常時接地電圧ＶＳＳＡとなる。このため、故障検出画素１０２ｂが出力する画素信号と基準信号との間に電位差が生じず、故障検出画素１０２ｂの出力はローレベル（黒）となる。
　また、有効画素１０１のカウントトランジスタＴｒ４がＨ固着となった場合、故障検出画素１０２ｂのカウントトランジスタＴｒ４が常時オン状態となるため、故障検出画素１０２ｂのメモリキャパシタＣ１が常時第２リセット電圧ＲＳＤにリセットされた状態となる。このため、故障検出画素１０２ｂが出力する画素信号と基準信号との電位差が生じず、故障検出画素１０２ｂの出力はローレベル（黒）となる。
　また、有効画素１０１のカウントトランジスタＴｒ４がＬ固着となった場合、故障検出画素１０２ｂのカウントトランジスタＴｒ４が常時オフ状態となるため、故障検出画素１０２ｂのフローティングディフュージョンＦＤが常時第２リセット電圧ＲＳＤにリセットされた状態となる。このため、故障検出画素１０２ｂが出力する画素信号と基準信号との電位差が生じず、故障検出画素１０２ｂの出力はローレベル（黒）となる。
　また、有効画素１０１の選択トランジスタＴｒ６がＬ固着となった場合、故障検出画素１０２ｂの選択トランジスタＴｒ６が常時オフ状態となる。このため、故障検出画素１０２ｂが画素信号および基準信号を常時出力しない状態となり、故障検出画素１０２ｂの出力はローレベル（黒）となる。
　以上に説明したように、故障検出画素１０２ｂは、同一の行に配置された有効画素１０１の故障（露光信号ＴＲＮ、第２リセット信号ＲＳＴ、カウント信号ＣＮＴおよび選択信号ＳＥＬの異常）した場合に、ローレベル（黒）の出力を行うため、故障した有効画素１０１を含む画素行を特定することができる。
　ここで、有効画素１０１の選択トランジスタＴｒ６がＨ固着となった場合、故障検出画素１０２ｂの選択トランジスタＴｒ６が常時オン状態となる。このため、他の行（例えば、隣接する行）に配置され、当該故障検出画素１０２ｂと同一の出力信号線２０２に接続された故障検出画素が出力する画素信号および基準信号が、当該故障検出画素１０２ｂの出力結果に混合することとなる。このため、他の行に、ローレベル（黒）の出力を行う故障検出画素（例えば、故障検出画素１０２ａなど）を設けることで、有効画素１０１が故障した場合に、故障検出画素１０２ｂの出力がローレベル（黒）となる。これにより、故障した有効画素１０１を含む画素行を特定することができる。なお、故障検出画素１０２ｂと異なる行（他の行）に、ローレベル（黒）の出力を行う故障検出画素を配置する場合、この故障検出画素と故障検出画素１０２ｂとを隣接する画素行に配置することにより、有効画素１１の故障の検出精度を向上させることができる。
　また、図５に示すように、行故障検出画素１２として、故障検出画素１０２ｃを画素アレイ部１０に配置した場合、有効画素１０１に故障が発生していないとき（正常動作時）には、故障検出画素１０２ｃは出力する画素信号と基準信号との間に電位差が生じるため、故障検出画素１０２ｃの出力はハイレベル（白）となる。
　これに対して、有効画素１０１のオーバーフロートランジスタＴｒ１がＨ固着となった場合、故障検出画素１０２ｃのトランスファゲートトランジスタＴｒ２が常時オン状態となるため、故障検出画素１０２ｃのフローティングディフュージョンＦＤが第２リセット電圧ＲＳＤにリセットされた後も、故障検出画素１０２ｃのフローティングディフュージョンＦＤの電位が接地電圧ＶＳＳＡとなる。このため、故障検出画素１０２ｃが出力する画素信号と基準信号との間に電位差が生じず、故障検出画素１０２ｃの出力はローレベル（黒）となる。
　また、有効画素１０１のオーバーフロートランジスタＴｒ１がＬ固着となった場合、故障検出画素１０２ｃのトランスファゲートトランジスタＴｒ２が常時オフ状態となるため、故障検出画素１０２ｃのフローティングディフュージョンＦＤが常時第２リセット電圧ＲＳＤにリセットされた状態となる。このため、故障検出画素１０２ｃが出力する画素信号と基準信号との電位差が生じず、故障検出画素１０２ｂの出力はローレベル（黒）となる。
　以上に説明したように、故障検出画素１０２ｃは、同一の行に配置された有効画素１０１の故障（第１リセット信号ＯＶＦの異常）を検出した場合、ローレベル（黒）の出力を行うため、故障した有効画素１０１を含む画素行を特定することができる。
　また、図６は、列故障検出画素１３として、故障検出画素１０２ａ，１０２ｂを同一の列に並んで配置した場合における、故障検出画素１０２ａ，１０２ｂの出力結果を示す。
　また、図６に示すように、列故障検出画素１３として、故障検出画素１０２ａを画素アレイ部１０に配置した場合、有効画素１０１に故障が発生していないとき（正常動作時）には、上述したように、故障検出画素１０２ａのフローティングディフュージョンＦＤが常時第２リセット電圧ＲＳＤにリセットされた状態となる。このため、故障検出画素１０２ａが出力する画素信号と基準信号との間に電位差が生じず、故障検出画素１０２ａの出力はローレベル（黒）となる。
　これに対して、同一の列の有効画素１０１の出力がＨ固着となった場合、出力信号線２０２に常時ハイレベルの信号が出力されることとなるため、故障検出画素１０２ａの出力はハイレベル（白）となる。
　また、列故障検出画素１３として、故障検出画素１０２ｃを画素アレイ部１０に配置した場合、有効画素１０１に故障が発生していないとき（正常動作時）には、上述したように、故障検出画素１０２ｃが出力する画素信号と基準信号との間に電位差が生じるため、故障検出画素１０２ｃの出力はハイレベル（白）となる。
　これに対して、同一の列の有効画素１０１の出力がＨ固着となった場合、出力信号線２０２に常時ローレベルの信号が出力されることとなるため、故障検出画素１０２ｂの出力はローレベル（黒）となる。
　以上に説明したように、故障検出画素１０２ａは、同一の列に配置された有効画素１０１の故障（出力のＨ固着）した場合に、ハイレベル（白）の出力を行う。また、故障検出画素１０２ｂは、同一の列に配置された有効画素１０１の故障（出力のＬ固着）した場合に、ローレベル（黒）の出力を行う。したがって、有効画素１０１と同一の列に故障検出画素１０２ａ，１０２ｂを配置することにより、故障した有効画素１０１を含む画素列を特定することができる。
　－画素アレイ部のレイアウト構造について－
　図７は第１実施形態に係る画素アレイ部のレイアウト構造を示す平面図である。
　図７に示すように、複数の有効画素領域１０ａには、有効画素１０１が行列状に配置されている。
　また、行故障検出画素領域１０ｂには、故障検出画素１０２ａ～１０２ｂが配置されている。行故障検出画素領域１０ｂにおける図面左側および図面中央の列には、それぞれ、故障検出画素１０２ａおよび故障検出画素１０２ｂが２つずつ交互に配置されている。行故障検出画素領域１０ｂにおける図面右側の列には、故障検出画素１０２ｃが配置されている。この配置により、各行に配置された有効画素１０１のトランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４のＨ固着およびＬ固着ならびにトランジスタＴｒ６のＬ固着を検出することができる。また、故障検出画素１０２ａ，１０２ｂが列方向に隣接して配置されるため、選択トランジスタＴｒ６のＨ固着を検出することができる。
　また、列故障検出画素領域１０ｃには、故障検出画素１０２ａ，１０２ｂが配置されている。行故障検出画素領域１０ｂにおける図面上側および図面下側の列には、故障検出画素１０２ａおよび故障検出画素１０２ｂが１つずつ交互に配置されている。この配置により、各列に配置された有効画素１０１の出力のＨ固着およびＬ固着を検出することができる。
　（第２実施形態）
　図８は第２実施形態に係る各画素に構成される回路の一例を示す図である。
　－有効画素の構成について－
　図８（ａ）の有効画素１０３は、図１の画素アレイ部１０の有効画素領域１０ａに、有効画素１１として配置される。図８（ａ）に示すように、有効画素１０３は、フォトダイオードＰＤと、オーバーフロートランジスタＴｒ１と、トランスファゲートトランジスタＴｒ２と、リセットトランジスタＴｒ３と、読出回路Ｒとを備える。
　フォトダイオードＰＤは、入射光を信号電荷に変換する光電変換を行う。フォトダイオードＰＤは、オーバーフロートランジスタＴｒ１およびトランスファゲートトランジスタＴｒ２の間に設けられており、一端が接地電圧ＶＳＳに接続されている。
　オーバーフロートランジスタＴｒ１は、制御信号線２０１ａを介して、ゲートに第１リセット信号ＯＶＦを受け、第１リセット信号ＯＶＦがハイレベルのとき、フォトダイオードＰＤ内の電圧を第１リセット電圧ＯＶＤにリセットする。
　トランスファゲートトランジスタＴｒ２は、制御信号線２０１ｂを介して、ゲートに露光信号ＴＲＮを受け、露光信号ＴＲＮがハイレベルのとき、フォトダイオードＰＤ内の信号電荷を、ノードＡに転送する。すなわち、露光信号ＴＲＮがハイレベルのとき、有効画素１０１は露光を行う。
　リセットトランジスタＴｒ３は、制御信号線２０１ｃを介して、ゲートに第２リセット信号ＲＳＴを受け、第２リセット信号ＲＳＴがハイレベルのとき、ノードＡを第２リセット電圧ＲＳＤにリセットする。
　読出回路Ｒは、制御信号線２０１ｅを介して入力される選択信号ＳＥＬに応じて、ノードＡに蓄積された信号電荷を出力信号線２０２に出力する。
　なお、詳細な説明は省略するが、有効画素１０３は有効画素１０１と同様の動作を行う。
　－故障検出画素の構成について－
　図８（ｂ）～（ｄ）の故障検出画素１０４ａ～１０４ｃは、それぞれ、図１の画素アレイ部１０の、行故障検出画素領域１０ｂにおける行故障検出画素１２、または、列故障検出画素領域１０ｃの列故障検出画素１３として配置される。
　図８（ｂ）に示すように、故障検出画素１０４ａは、図８（ａ）の有効画素１０３と比較すると、フォトダイオードＰＤと、オーバーフロートランジスタＴｒ１とが省略されている。また、トランスファゲートトランジスタＴｒ２の一端には、接地電圧ＶＳＳが接続されている。したがって、故障検出画素１０４ａは、異なる電圧レベル（接地電圧ＶＳＳおよび第２リセット電圧ＲＳＤ）を示す画素信号および基準信号を出力する。
　図８（ｃ）に示すように、故障検出画素１０４ａは、図８（ａ）の有効画素１０３と比較すると、フォトダイオードＰＤと、オーバーフロートランジスタＴｒ１とが省略されている。また、トランスファゲートトランジスタＴｒ２の一端には、接地電圧ＶＳＳが接続されている。また、トランスファゲートトランジスタＴｒ２は、ゲートに、制御信号線２０１ａを介して、第１リセット信号ＯＶＦを受けている。したがって、故障検出画素１０４ｂは、異なる電圧レベル（接地電圧ＶＳＳおよび第２リセット電圧ＲＳＤ）を示す画素信号および基準信号を出力する。
　図８（ｄ）に示すように、故障検出画素１０４ａは、図８（ａ）の有効画素１０３と比較すると、フォトダイオードＰＤと、オーバーフロートランジスタＴｒ１とが省略されている。また、トランスファゲートトランジスタＴｒ２の一端には、第２リセット電圧ＲＳＤが接続されている。したがって、故障検出画素１０４ｃは、同一の電圧レベル（第２リセット電圧ＲＳＤ）を示す画素信号および基準信号を出力する。
　なお、詳細な説明は省略するが、故障検出画素１０４ａ～１０４ｃは故障検出画素１０４ａ～１０４ｃと同様の動作を行う。
　（回路構成その１）
　図９は第２実施形態に係る画素アレイ部の回路構成の一例を示す図である。図９に示すように、画素アレイ部１０には、有効画素１０３、故障検出画素１０４ａ，１０４ｂが同一の行に配置されている。
　図１０は図９の回路構成による有効画素の故障検出ついて説明するための図である。図１０に示すように、有効画素１０１に故障が発生していないとき（正常動作時）には、故障検出画素１０２ａが出力する画素信号と基準信号とに電位差が生じるため、故障検出画素１０２ａの出力はハイレベル（白）となる。同様に、有効画素１０１の正常動作時には、故障検出画素１０２ｂが出力する画素信号と基準信号とに電位差が生じるため、故障検出画素１０２ｂの出力はハイレベル（白）となる。
　これに対して、有効画素１０３のオーバーフロートランジスタＴｒ１がＨ固着となった場合、故障検出画素１０４ｂのトランスファゲートトランジスタＴｒ２が常時オン状態となるため、故障検出画素１０４ｂのノードＡが第２リセット電圧ＲＳＤにリセットされた後も、故障検出画素１０４ｂのノードＡの電位が接地電圧ＶＳＳとなる。このため、故障検出画素１０４ｂが出力する画素信号と基準信号との間に電位差が生じず、故障検出画素１０４ｂの出力はローレベル（黒）となる。
　また、有効画素１０３のオーバーフロートランジスタＴｒ１がＬ固着となった場合、故障検出画素１０４ｂのトランスファゲートトランジスタＴｒ２が常時オフ状態となるため、故障検出画素１０４ｂのノードＡが常時第２リセット電圧ＲＳＤにリセットされた状態となる。このため、故障検出画素１０４ｂが出力する画素信号と基準信号との間に電位差が生じず、故障検出画素１０４ｂの出力はローレベル（黒）となる。
　また、有効画素１０３のトランスファゲートトランジスタＴｒ２がＨ固着となった場合、故障検出画素１０４ａのトランスファゲートトランジスタＴｒ２が常時オン状態となるため、故障検出画素１０４ａのノードＡが第２リセット電圧ＲＳＤにリセットされた後も、故障検出画素１０４ａのノードＡの電位が接地電圧ＶＳＳとなる。このため、故障検出画素１０４ａが出力する画素信号と基準信号との間に電位差が生じず、故障検出画素１０４ａの出力はローレベル（黒）となる。
　また、有効画素１０３のトランスファゲートトランジスタＴｒ２がＬ固着となった場合、故障検出画素１０４ａのトランスファゲートトランジスタＴｒ２が常時オフ状態となるため、故障検出画素１０４ａのノードＡが常時第２リセット電圧ＲＳＤにリセットされた状態となる。このため、故障検出画素１０４ａが出力する画素信号と基準信号との間に電位差が生じず、故障検出画素１０４ａの出力はローレベル（黒）となる。
　また、有効画素１０３のリセットトランジスタＴｒ３がＨ固着となった場合、故障検出画素１０４ａ，１０４ｂのリセットトランジスタＴｒ３が常時オン状態となるため、故障検出画素１０４ａ，１０４ｂのノードＡが常時第２リセット電圧ＲＳＤにリセットされた状態となる。このため、故障検出画素１０４ａ，１０４ｂが出力する画素信号と基準信号との間に電位差がいずれも生じず、故障検出画素１０４ａ，１０４ｂの出力はローレベル（黒）となる。
　また、有効画素１０３のリセットトランジスタＴｒ３がＬ固着となった場合、故障検出画素１０４ａ，１０４ｂのリセットトランジスタＴｒ３が常時オフ状態となるため、故障検出画素１０４ａ，１０４ｂのノードＡの電位が常時接地電位ＶＳＳとなる。このため、故障検出画素１０４ａ，１０４ｂが出力する画素信号と基準信号との間に電位差がいずれも生じず、故障検出画素１０４ａ，１０４ｂの出力はローレベル（黒）となる。
　以上に説明したように、故障検出画素１０４ａ，１０４ｂは、同一の行に配置された有効画素１０１の故障（第１リセット信号ＯＶＦ、露光信号ＴＲＮおよび第２リセット信号ＲＳＴの異常）した場合に、少なくともいずれか一方が、ローレベル（黒）の出力を行うため、故障した有効画素１０１を含む画素行を特定することができる。
　（回路構成その２）
　図１１は第２実施形態に係る画素アレイ部の回路構成の他の例を示す図である。図１１では、図９の回路構成に加えて、画素アレイ部１０に、有効画素１０３、故障検出画素１０４ａ，１０４ｂと同一の行に故障検出画素１０４ｃが配置されている。すなわち、図１１では、有効画素１０３および故障検出画素１０４ａ～故障検出画素１０４ｃが同一の行に、配置されている。
　図１２は図１１の回路構成による有効画素の故障検出ついて説明するための図である。上述したように、故障検出画素１０４ｃは、ノードＡが常時第２リセット電圧ＲＳＤにリセットされた状態となっているため、画素信号と基準信号との電位差が生じず、出力がローレベル（黒）となる。
　図１２に示すように、有効画素１０３が正常動作している場合（正常動作時）、もしくは、有効画素１０３のトランジスタＴｒ１～Ｔｒ３のいずれかがＨ固着またはＬ固着となっている場合であったとしても、故障検出画素１０４ｃの出力は変化せず、ローレベル（黒）である。このため、故障検出画素１０４ｃの出力は変化した場合、トランジスタＴｒ１～Ｔｒ３のＨ固着およびＬ固着以外の要因により、有効画素１０１に故障が発生したと判定することができる。
　（回路構成その３）
　図１３は第２実施形態に係る画素アレイ部の回路構成の他の例を示す図である。図１３では、画素アレイ部１０には、２行の画素行が配置されている。具体的に、上側の行には、図面左側から故障検出画素１０４ｃ，１０４ｂ，１０４ａ、有効画素１０１の順に画素が並んでおり、下側の行には、図面左側から故障検出画素１０４ａ，１０４ｂ，１０４ｃ、有効画素１０１の順に画素が並んでいる。すなわち、故障検出画素１０４ａ，１０４ｃが同一の列に並んで配置されており、同一の出力信号線２０２に接続されている。
　上述したように、有効画素１０１が正常に動作しているとき（正常動作時）には、故障検出画素１０４ａの出力はローレベル（黒）となり、故障検出画素１０４ｃの出力がハイレベル（白）となる。
　図１３では、上側の行の有効画素１０１の読出回路ＲがＨ固着となった場合、上側の行における当該故障検出画素１０４ｃの読出回路Ｒが常時オン状態となり、当該故障検出画素１０４ｃの出力が常時ローレベル（黒）となる。これにより、同一の出力信号線２０２に共通に接続された、下側の行の故障検出画素１０４ａの出力がローレベル（黒）となる。
　また、下側の行の有効画素１０１の読出回路ＲがＨ固着となった場合、下側の行における当該故障検出画素１０４ｃの読出回路Ｒが常時オン状態となり、下側の行の故障検出画素１０４ｃの出力が常時ローレベル（黒）となる。これにより、同一の出力信号線２０２に共通に接続された、上側の行の故障検出画素１０４ａの出力がローレベル（黒）となる。
　また、上側および下側の行の有効画素１０１の読出回路ＲいずれもがＨ固着となった場合、上側および下側の行の故障検出画素１０４ａの出力が常時ローレベルとなる。また、上側および下側の行の故障検出画素１０４ｃの出力が常時ローレベルとハイレベルの中間となる。
　以上に説明したように、故障検出画素１０４ａ，１０４ｃの出力により、同一の行に配置された有効画素１０１の故障（選択信号ＳＥＬの異常）を検出することができるため、故障した有効画素１０１を含む画素行を特定することができる。
　なお、図１３では、同一の列の故障検出画素１０４ａ，１０４ｃは、隣接する画素行に配置されているが、配置される画素行が隣接していなくてもよい。ただし、故障検出画素１０４ａ、１０４ｃを隣接する画素行に配置することにより、有効画素１１の故障の検出精度を向上させることができる。
　（回路構成その４）
　図１４は第２実施形態に係る画素アレイ部の回路構成の他の例を示す図である。図１４では、画素アレイ部１０には、２つの有効画素１０３および故障検出画素１０４ａ，１０４ｃが同一の列に配置されている。すなわち、有効画素１０３および故障検出画素１０４ａ，１０４ｃが同一の出力信号線２０２に共通に接続されている。
　上述したように、有効画素１０３が正常に動作しているとき（正常動作時）には、故障検出画素１０４ａの出力はハイレベル（白）となり、故障検出画素１０４ｃの出力がローレベル（黒）となる。
　図１４では、有効画素１０３の出力がＨ固着となった場合、出力信号線２０２に常時ハイレベルの信号が出力されるため、故障検出画素１０４ｃの出力がハイレベル（白）となる。
　また、有効画素１０３の出力がＬ固着となった場合、出力信号線２０２に常時ローレベルの信号が出力されるため、故障検出画素１０４ａの出力がローレベル（黒）となる。
　以上に説明したように、有効画素１０３の出力がＨ固着またはＬ固着となった場合、同一の列に配置された故障検出画素１０４ａ，１０４ｃの出力により、有効画素１０３の故障を検出することができるため、故障した有効画素１０１を含む画素列を特定することができる。
　（固体撮像システムについて）
　図１５は固体撮像装置を備える固体撮像システムのブロック図である。図１５に示すように、固体撮像システムは、カメラ２（光学系）と、制御部３とを備える。
　カメラ２は、上記第１実施形態または第２実施形態に係る固体撮像装置１と、レンズ制御部４と、レンズ５とを備える。レンズ制御部４は、制御部３からの信号に応じて、レンズ５の位置を変化させる制御を行う。本固体撮像システムでは、被写体Ｅに向けて発光する発光部（図示省略）を有する。カメラ２では、発光部が被写体Ｅに向けて発光し、被写体Ｅで反射した反射光を、レンズ５を介して、固体撮像装置１が受光する。
　制御部３は、例えば、ＣＰＵや半導体メモリなどを備えるＰＣなどである。制御部３は、故障行列特定部６と、画像処理部７（信号処理部）とを備える。画像処理部７は、固体撮像装置１および故障行列特定部６からの出力に応じて、固体撮像装置１の出力結果を生成し、外部にデータを出力する。
　故障行列特定部６は、カメラ２（固体撮像装置１）から出力される信号に応じて、画素アレイ部１０における、故障が発生した有効画素１０１（１０３）を含む、行または列を特定する。上述したように、画素アレイ部１０の行故障検出画素領域１０ｂおよび列故障検出画素領域１０ｃに、故障検出画素１０２ａ～１０２ｃ（１０４ａ～１０４ｃ）を配置することにより、故障の発生を検出するとともに、行および列を特定することができる。故障行列特定部６は、この故障検出画素１０２ａ～１０２ｃ（１０４ａ～１０４ｃ）からの出力に基づいて、故障した有効画素１０１（１０３）を含む画素行または画素列を特定する。
　故障行列特定部６は、画素アレイ部１０において、故障が発生した画素行または画素列を含む有効画素１０１（１０３）を特定した場合、レンズ制御部４に信号を出力し、レンズ５の方向を制御する。例えば、固体撮像装置１から出力された信号から、図１６に示すような画像Ｓｃ１が生成可能であるとする。この場合、故障行列特定部６は、一点鎖線部分Ｌを生成した有効画素１０１（１０３）を含む画素行および画素列が故障していると特定した場合、被写体Ｅの画像が一点鎖線部分Ｌと重ならないように、レンズ制御部４に信号を出力して、レンズ５の方向を変化させる。図１６では、例えば、被写体Ｅの画像が画像領域Ｓｃ２に収まるようにレンズ５の方向を制御する。このように、故障行列特定部６（制御部３）は、固体撮像装置１の出力結果に応じて、故障していない有効画素１０１（１０３）の領域に、被写体Ｅに関する情報を入射させるようにカメラ２（レンズ５の方向）を制御する。
　また、故障行列特定部６は、画像処理部７に、特定した、故障が発生した有効画素１０１（１０３）を含む画素行または画素列に関する情報を出力する。画像処理部７は、この情報に基づいて、画像処理を行う。例えば、画像処理部７は、故障が発生した有効画素１０１（１０３）を含む画素行または画素列に対応するデータを出力しない。すなわち、画像処理部７は、固体撮像装置１の出力結果に応じて、故障している有効画素１０１（１０３）以外のデータを出力する。
　以上の構成により、固体撮像装置１の画素アレイ部１０の一部の行または列に故障が発生したとしても、故障行列特定部６およびレンズ制御部４によって、被写体Ｅの画像が、故障が発生していない有効画素１０１（１０３）の領域に含まれるように、レンズ５の方向が制御されるため、固体撮像システムを故障発生時にも安定して動作させるとともに、コストや装置規模を抑えることができる。
　また、図１５のような構成にすることにより、有効画素が故障した場合であっても、継続して固体撮像装置（システム）を動作させることができる。例えば、固体撮像装置を複数設けることにより、冗長性を持たせている固体撮像システムでは、有効画素が故障した場合に、動作させる固体撮像装置を切り替える必要があり、固体撮像装置を切り替えるための切替時間が発生する。このため、このような固体撮像システムを自動車などに搭載した場合、安全性に対するリスクが生じるおそれがある。これに対して、図１５の構成では、固体撮像装置（システム）を継続して動作させることができるため、切替時間が不要である。このため、このような固体撮像システムを自動車などに搭載した場合、安全性に対するリスクを軽減させることができる。
　以上のように、本出願において開示する技術の例示として、実施形態について説明した。しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、省略などを行った実施形態にも適用可能である。
　１　固体撮像装置
　２　カメラ（光学系）
　３　制御部
　６　故障行列特定部
　７　画像処理部（信号処理部）
　１０　画素アレイ部
　１１（１０１，１０３）　有効画素
　１２　行故障検出画素
　１３　列故障検出画素
　１０２ａ～１０２ｃ，１０４ａ～１０４ｃ　故障検出画素
　２０１（２０１ａ～２０１ｅ）　制御信号線
　２０２　出力信号線

Claims (7)

  1. 　フォトダイオードを有し、行列状に配置された複数の有効画素と、
    　前記有効画素の故障を検出する故障検出画素と
    　を備え、
    　前記有効画素および前記故障検出画素には、当該画素の動作を制御するための制御信号線と、当該画素の検出結果を出力する出力信号線とが接続されており、
    　前記複数の有効画素は、
    　　同一の行に配置された前記有効画素が同一の制御信号線に共通に接続され、
    　　同一の列に配置された前記有効画素が同一の出力信号線に共通に接続され、
    　前記故障検出画素は、前記制御信号線および前記出力信号線の少なくともいずれか１つの信号線と共通に接続され、前記信号線に接続された前記有効画素の故障を検出する
    　ことを特徴とする固体撮像装置。
  2. 　請求項１記載の固体撮像装置において、
    　前記故障検出画素は、第１行故障検出画素と、前記第１行故障検出画素と構成が異なる第２行故障検出画素とを含み、
    　前記第１および第２行故障検出画素は、同一の行に配置された前記有効画素に接続された前記制御信号線と共通に接続されている
    　ことを特徴とする固体撮像装置。
  3. 　請求項２記載の固体撮像装置において、
    　前記故障検出画素は、前記第１および第２行故障検出画素と構成が異なる第３行故障検出画素とをさらに含み、
    　前記第１～第３行故障検出画素は、同一の行に配置された前記有効画素に接続された前記制御信号線と共通に接続されている
    　ことを特徴とする固体撮像装置。
  4. 　請求項１～３のいずれか１項記載の固体撮像装置において、
    　前記制御信号線は、第１行に配置された前記有効画素が共通に接続された第１制御信号線と、前記第１行と異なる第２行に配置された前記有効画素が共通に接続された第２制御信号線とを含み、
    　前記故障検出画素は、前記第１制御信号線と接続された第４行故障検出画素と、前記第４行故障検出画素と構成が異なり、前記第２制御信号線と接続された第５行故障検出画素とを含み、
    　前記第４および第５行故障検出画素は、同一の前記出力信号線に共通に接続されている
    　ことを特徴とする固体撮像装置。
  5. 　請求項１～４のいずれか１項記載の固体撮像装置において、
    　前記故障検出画素は、第１列故障検出画素と、前記第１列故障検出画素と構成が異なる第２列故障検出画素とを含み、
    　前記第１および第２列故障検出画素は、同一の列に配置された前記有効画素に接続された前記出力信号線と共通に接続されている
    　ことを特徴とする固体撮像装置。
  6. 　請求項１～５のいずれか１項記載の固体撮像装置と、
    　前記固体撮像装置の出力結果に応じて、故障している前記有効画素以外のデータを出力する信号処理部と
    　を備えることを特徴とする固体撮像システム。
  7. 　請求項１～５のいずれか１項記載の固体撮像装置を有する光学系と、
    　前記固体撮像装置の出力結果に応じて、故障していない前記有効画素の領域に、被写体に関する情報を入射させるように前記光学系を制御する制御部と
    　を備えることを特徴とする固体撮像システム。
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