WO2022209089A1 - Silicon carbide semiconductor device - Google Patents

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WO2022209089A1
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silicon carbide
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gate trench
gate
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光亮 内田
健良 増田
雄 斎藤
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住友電気工業株式会社
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • FIG. 8 is a cross-sectional view (No. 6) showing the method for manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 9 is a cross-sectional view (No. 7) showing the method for manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 10 is a cross-sectional view (No. 8) showing the method for manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 11 is a cross-sectional view (No. 9) showing the method for manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 12 is a cross-sectional view (No. 10) showing the method for manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 13 is a cross-sectional view (part 1) showing a method of forming a gate insulating film.
  • FIG. 14 is a cross-sectional view (Part 2) showing the method of forming the gate insulating film.
  • FIG. 15 is a cross-sectional view (Part 3) showing the method of forming the gate insulating film.
  • FIG. 16 is a cross-sectional view (part 4) showing the method of forming the gate insulating film.
  • 17 is a cross-sectional view showing a gate trench and a gate insulating film in a semiconductor device according to a modification of the embodiment; FIG.
  • the first angle formed by the second surface and a surface parallel to the first main surface is 55 degrees or more and 90 degrees or less.
  • a second angle between the second surface and a surface parallel to the first main surface may be 40 degrees or more and 65 degrees or less inside the gate trench on the second boundary.
  • the first angle is 55 degrees or more, it is easy to narrow the gate trench.
  • the first angle is 90 degrees or less, it is easy to perform film formation when forming the gate electrode.
  • the second angle is 40 degrees or more and 65 degrees or less, it is easy to reduce the channel resistance in the body region.
  • the third angle may be 40 degrees or more and 65 degrees or less, and the fourth angle may be 15 degrees or more and 55 degrees or less.
  • the third angle is 40 degrees or more and 65 degrees or less, it is easy to reduce the channel resistance.
  • the fourth angle is 15 degrees or more, it is easy to narrow the gate trench.
  • the fourth angle is 55 degrees or less, it is easy to perform film formation when forming the gate electrode.
  • FIG. 1 is a cross-sectional view showing a silicon carbide semiconductor device according to an embodiment.
  • the first main surface 1 is a plane in which the ⁇ 0001 ⁇ plane or the ⁇ 0001 ⁇ plane is inclined in the off direction by an off angle of 8° or less.
  • the first main surface 1 is the (000-1) plane or a plane in which the (000-1) plane is inclined in the off direction by an off angle of 8° or less.
  • the off direction may be, for example, the ⁇ 11-20> direction or the ⁇ 1-100> direction.
  • the off angle may be, for example, 1° or more, or may be 2° or more.
  • the off angle may be 6° or less, or may be 4° or less.
  • Silicon carbide epitaxial layer 40 mainly has drift region 11 , body region 12 , source region 13 and contact region 18 .
  • Source region 13 is provided on body region 12 so as to be separated from drift region 11 by body region 12 .
  • the source region 13 has an n-type by being doped with an n-type impurity such as nitrogen or phosphorus.
  • Source region 13 constitutes first main surface 1 .
  • the donor concentration of the source region 13 is, for example, approximately 1 ⁇ 10 19 cm ⁇ 3 .
  • the contact region 18 has a p-type by being doped with a p-type impurity such as aluminum. Contact region 18 constitutes first main surface 1 . Contact region 18 penetrates source region 13 and contacts body region 12 .
  • the acceptor concentration of the contact region 18 is, for example, 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less.
  • a plurality of gate trenches 5 are provided in the first main surface 1 .
  • the gate trenches 5 extend, for example, in a first direction parallel to the first main surface 1, and a plurality of gate trenches 5 are arranged in a second direction.
  • Gate trench 5 has a bottom surface 4 consisting of a drift region 11 .
  • Gate trench 5 has sidewall surfaces 3 that extend through source region 13 and body region 12 to bottom surface 4 .
  • the bottom surface 4 is, for example, a plane parallel to the second main surface 2 . Details of the gate trench 5 will be described later.
  • a gate electrode 82 is provided on the gate insulating film 81 .
  • the gate electrode 82 is made of, for example, polysilicon (poly-Si) containing conductive impurities. Gate electrode 82 is arranged inside gate trench 5 .
  • FIG. 2 is a cross-sectional view showing a gate trench and a gate insulating film.
  • the gate electrode 82 and the interlayer insulating film 83 are omitted.
  • the thickness of the portion of the gate insulating film 81 above the body region 12 is t0
  • the distance L1 is 1.3t0 or more and the distance L2 is about 1.2t0.
  • thickness t0 is the thickness of the portion of gate insulating film 81 above body region 12 in the direction perpendicular to the portion of third surface 33 formed by body region 12 .
  • the thickness t0 is 40 nm or more and 80 nm or less, preferably 45 nm or more and 65 nm or less.
  • the pair of second surfaces 22 are inclined with respect to a plane parallel to the first main surface 1 so as to separate from each other as they approach the first main surface 1 from the bottom surface 4 . That is, there is no overlap between the second surfaces 22 in plan view from the third direction perpendicular to the first main surface 1 .
  • the second surface 22 is inclined at a first angle ⁇ 1 with respect to a plane parallel to the first main surface 1, and inside the gate trench 5 at the second boundary 72, It is inclined at a second angle ⁇ 2 with respect to a plane parallel to the first main surface 1 .
  • the angle between the second surface 22 and the plane parallel to the first main surface 1 is the first angle ⁇ 1 inside the gate trench 5 at the first boundary 71
  • the angle formed by the second surface 22 and the surface parallel to the first main surface 1 is a second angle ⁇ 2.
  • gate electrodes 82 are formed.
  • a gate electrode 82 is formed on the gate insulating film 81 .
  • the gate electrode 82 is formed by, for example, a low pressure CVD (low pressure-chemical vapor deposition: LP-CVD) method.
  • Gate electrode 82 is formed to face each of source region 13 , body region 12 and drift region 11 .
  • the third angle ⁇ 3 is preferably 40 degrees or more and 65 degrees or less, more preferably 45 degrees or more and 60 degrees or less.
  • the fourth angle ⁇ 4 is preferably 15 degrees or more and 55 degrees or less, more preferably 20 degrees or more and 50 degrees or less.
  • the third angle ⁇ 3 is 40 degrees or more and 65 degrees or less, the channel resistance in the body region 12 can be easily reduced.
  • the fourth angle ⁇ 4 is 15 degrees or more, it is easy to narrow the gate trench 5, which is suitable for area saving.
  • the fourth angle ⁇ 4 is 55 degrees or less, film formation for forming the gate electrode 82 is facilitated.

Abstract

A silicon carbide semiconductor device, according to the present invention, comprises a silicon carbide substrate having a first main surface. The first main surface is provided with a gate trench that extends in a first direction. The silicon carbide semiconductor device has a gate insulating film that is in contact with a pair of sidewall surfaces and a base surface of the gate trench. The gate insulating film has a pair of first surfaces that are in contact with the sidewall surfaces and a pair of second surfaces on the reverse side therefrom, the distance between the first surfaces and the second surfaces of the gate insulating film, in a second direction that is parallel to the first main surfaces and perpendicular to the first direction, is greater on the inside of the gate trench at a first boundary between the sidewall surfaces and the first main surface than on the inside of the gate trench at a second boundary between a body region on the sidewall surfaces and a source region, and the pair of second surfaces are inclined with respect to a plane parallel to the first main surface so as to separate from one another with proximity to the first main surface from the base surface.

Description

炭化珪素半導体装置Silicon carbide semiconductor device
　本開示は、炭化珪素半導体装置に関する。 The present disclosure relates to silicon carbide semiconductor devices.
　本出願は、２０２１年３月２９日出願の日本出願第２０２１－０５５４９０号に基づく優先権を主張し、前記日本出願に記載された全ての記載内容を援用するものである。 This application claims priority based on Japanese Application No. 2021-055490 filed on March 29, 2021, and incorporates all the content described in the Japanese application.
　トレンチゲート構造を有する炭化珪素半導体装置に関し、電界集中の緩和のためにゲート絶縁膜にゲートトレンチの内方に張り出したオーバーハング部を設けた構造が提案されている。 Regarding a silicon carbide semiconductor device having a trench gate structure, a structure has been proposed in which a gate insulating film is provided with an overhang portion projecting inwardly of a gate trench in order to alleviate electric field concentration.
日本国特開２０１４－３８９６６号公報Japanese Patent Application Laid-Open No. 2014-38966
　本開示の炭化珪素半導体装置は、第１主面を有する炭化珪素基板を備え、前記炭化珪素基板は、第１導電型を有するドリフト領域と、前記ドリフト領域上に設けられ、前記第１導電型と異なる第２導電型を有するボディ領域と、前記ドリフト領域から隔てられるように前記ボディ領域上に設けられ、かつ前記第１導電型を有するソース領域と、を有する。前記第１主面には、前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に至る一対の側壁面と、前記側壁面に連なる底面とにより規定され、前記第１主面に平行な第１方向に延びるゲートトレンチが設けられている。炭化珪素半導体装置は、前記一対の側壁面及び前記底面に接するゲート絶縁膜を更に有する。前記一対の側壁面は、前記底面に対して、前記底面から前記第１主面に近づくに連れて互いから離れるように傾斜する。前記ゲート絶縁膜は、前記側壁面に接する一対の第１面と、前記第１面とは反対側の一対の第２面と、を有し、前記ゲート絶縁膜の、前記第１主面に平行かつ前記第１方向に垂直な第２方向における前記第１面と前記第２面との間の距離は、前記側壁面と前記第１主面との第１境界の前記ゲートトレンチの内側において、前記側壁面上の前記ボディ領域と前記ソース領域との第２境界の前記ゲートトレンチの内側よりも大きく、前記一対の第２面は、前記第１主面に平行な面に対して、前記底面から前記第１主面に近づくに連れて互いから離れるように傾斜し、前記第２面と前記第１主面に平行な面とのなす角度は、前記第１境界の前記ゲートトレンチの内側において、前記第２境界の前記ゲートトレンチの内側よりも大きい。 A silicon carbide semiconductor device of the present disclosure includes a silicon carbide substrate having a first main surface, the silicon carbide substrate including a drift region having a first conductivity type, a drift region provided on the drift region, and the first conductivity type and a source region having the first conductivity type provided on the body region so as to be separated from the drift region. The first main surface includes a pair of side wall surfaces extending through the source region and the body region to reach the drift region, and a bottom surface continuous with the side wall surfaces, and is parallel to the first main surface. A gate trench extending in one direction is provided. The silicon carbide semiconductor device further has a gate insulating film in contact with the pair of side wall surfaces and the bottom surface. The pair of side wall surfaces are inclined with respect to the bottom surface so as to separate from each other as the distance from the bottom surface toward the first main surface increases. The gate insulating film has a pair of first surfaces in contact with the side wall surfaces and a pair of second surfaces opposite to the first surfaces. A distance between the first surface and the second surface in a second direction parallel to and perpendicular to the first direction is within the gate trench at a first boundary between the side wall surface and the first main surface. , a second boundary between the body region and the source region on the sidewall surface, which is larger than the inner side of the gate trench, and the pair of second surfaces are separated from each other by a surface parallel to the first main surface; The angle formed by the second surface and a surface parallel to the first main surface is the inside of the gate trench on the first boundary. at the second boundary is larger than the inside of the gate trench.
図１は、実施形態に係る炭化珪素半導体装置を示す断面図である。FIG. 1 is a cross-sectional view showing a silicon carbide semiconductor device according to an embodiment. 図２は、ゲートトレンチ及びゲート絶縁膜を示す断面図である。FIG. 2 is a cross-sectional view showing a gate trench and a gate insulating film. 図３は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その１）である。FIG. 3 is a cross-sectional view (Part 1) showing the method for manufacturing the silicon carbide semiconductor device according to the embodiment. 図４は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その２）である。FIG. 4 is a cross-sectional view (part 2) showing the method for manufacturing the silicon carbide semiconductor device according to the embodiment. 図５は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その３）である。FIG. 5 is a cross-sectional view (part 3) showing the method for manufacturing the silicon carbide semiconductor device according to the embodiment. 図６は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その４）である。FIG. 6 is a cross-sectional view (part 4) showing the method for manufacturing the silicon carbide semiconductor device according to the embodiment. 図７は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その５）である。FIG. 7 is a cross-sectional view (No. 5) showing the method for manufacturing the silicon carbide semiconductor device according to the embodiment. 図８は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その６）である。FIG. 8 is a cross-sectional view (No. 6) showing the method for manufacturing the silicon carbide semiconductor device according to the embodiment. 図９は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その７）である。FIG. 9 is a cross-sectional view (No. 7) showing the method for manufacturing the silicon carbide semiconductor device according to the embodiment. 図１０は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その８）である。FIG. 10 is a cross-sectional view (No. 8) showing the method for manufacturing the silicon carbide semiconductor device according to the embodiment. 図１１は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その９）である。FIG. 11 is a cross-sectional view (No. 9) showing the method for manufacturing the silicon carbide semiconductor device according to the embodiment. 図１２は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その１０）である。FIG. 12 is a cross-sectional view (No. 10) showing the method for manufacturing the silicon carbide semiconductor device according to the embodiment. 図１３は、ゲート絶縁膜の形成方法を示す断面図（その１）である。FIG. 13 is a cross-sectional view (part 1) showing a method of forming a gate insulating film. 図１４は、ゲート絶縁膜の形成方法を示す断面図（その２）である。FIG. 14 is a cross-sectional view (Part 2) showing the method of forming the gate insulating film. 図１５は、ゲート絶縁膜の形成方法を示す断面図（その３）である。FIG. 15 is a cross-sectional view (Part 3) showing the method of forming the gate insulating film. 図１６は、ゲート絶縁膜の形成方法を示す断面図（その４）である。FIG. 16 is a cross-sectional view (part 4) showing the method of forming the gate insulating film. 図１７は、実施形態の変形例に係る半導体装置におけるゲートトレンチ及びゲート絶縁膜を示す断面図である。17 is a cross-sectional view showing a gate trench and a gate insulating film in a semiconductor device according to a modification of the embodiment; FIG.
　［本開示が解決しようとする課題］
　ゲート絶縁膜にオーバーハング部が設けられた炭化珪素半導体装置では、ゲート電極の形成の際にオーバーハング部によって成膜が阻害されて、ゲートトレンチ内にボイドが形成されるおそれがある。 [Problems to be Solved by the Present Disclosure]
In a silicon carbide semiconductor device in which a gate insulating film is provided with an overhang, film formation may be hindered by the overhang during formation of a gate electrode, and voids may be formed in the gate trench.
　本開示は、ボイドの形成を抑制しながら電界集中を緩和できる炭化珪素半導体装置を提供することを目的とする。 An object of the present disclosure is to provide a silicon carbide semiconductor device capable of alleviating electric field concentration while suppressing formation of voids.
　［本開示の効果］
　本開示によれば、ボイドの形成を抑制しながら電界集中を緩和できる。 [Effect of the present disclosure]
According to the present disclosure, electric field concentration can be alleviated while suppressing formation of voids.
　実施するための形態について、以下に説明する。 The form for implementation is described below.
　［本開示の実施形態の説明］
　最初に本開示の実施態様を列記して説明する。以下の説明では、同一または対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”－”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。 [Description of Embodiments of the Present Disclosure]
First, the embodiments of the present disclosure are listed and described. In the following description, the same or corresponding elements are given the same reference numerals and the same descriptions thereof are not repeated. In the crystallographic descriptions in this specification, individual orientations are indicated by [ ], aggregated orientations by <>, individual planes by ( ), and aggregated planes by { }. In addition, the fact that the crystallographic index is negative is usually expressed by attaching a "-" (bar) above the number, but in this specification, a negative sign is attached before the number. there is
　〔１〕　本開示の一態様に係る炭化珪素半導体装置は、第１主面を有する炭化珪素基板を備え、前記炭化珪素基板は、第１導電型を有するドリフト領域と、前記ドリフト領域上に設けられ、前記第１導電型と異なる第２導電型を有するボディ領域と、前記ドリフト領域から隔てられるように前記ボディ領域上に設けられ、かつ前記第１導電型を有するソース領域と、を有し、前記第１主面には、前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に至る一対の側壁面と、前記側壁面に連なる底面とにより規定され、前記第１主面に平行な第１方向に延びるゲートトレンチが設けられており、前記一対の側壁面及び前記底面に接するゲート絶縁膜を更に有し、前記一対の側壁面は、前記底面に対して、前記底面から前記第１主面に近づくに連れて互いから離れるように傾斜し、前記ゲート絶縁膜は、前記側壁面に接する一対の第１面と、前記第１面とは反対側の一対の第２面と、を有し、前記ゲート絶縁膜の、前記第１主面に平行かつ前記第１方向に垂直な第２方向における前記第１面と前記第２面との間の距離は、前記側壁面と前記第１主面との第１境界の前記ゲートトレンチの内側において、前記側壁面上の前記ボディ領域と前記ソース領域との第２境界の前記ゲートトレンチの内側よりも大きく、前記一対の第２面は、前記第１主面に平行な面に対して、前記底面から前記第１主面に近づくに連れて互いから離れるように傾斜し、前記第２面と前記第１主面に平行な面とのなす角度は、前記第１境界の前記ゲートトレンチの内側において、前記第２境界の前記ゲートトレンチの内側よりも大きい。 [1] A silicon carbide semiconductor device according to an aspect of the present disclosure includes a silicon carbide substrate having a first main surface, the silicon carbide substrate including a drift region having a first conductivity type and a drift region provided on the drift region. a body region having a second conductivity type different from the first conductivity type; and a source region having the first conductivity type provided on the body region so as to be separated from the drift region. , the first main surface is defined by a pair of side wall surfaces extending through the source region and the body region to reach the drift region, and a bottom surface continuous with the side wall surfaces, and is parallel to the first main surface. A gate trench extending in a first direction is provided, and further has a gate insulating film in contact with the pair of sidewall surfaces and the bottom surface, the pair of sidewall surfaces extending from the bottom surface to the first trench with respect to the bottom surface. The gate insulating film has a pair of first surfaces in contact with the side wall surfaces and a pair of second surfaces opposite to the first surfaces. a distance between the first surface and the second surface of the gate insulating film in a second direction parallel to the first main surface and perpendicular to the first direction is equal to the sidewall surface and the second surface; The inside of the gate trench at a first boundary with one main surface is larger than the inside of the gate trench at a second boundary between the body region and the source region on the side wall surface, and the pair of second surfaces are , with respect to a plane parallel to the first main surface, the second plane and the plane parallel to the first main surface are inclined away from each other as the bottom surface approaches the first main surface. is larger inside the gate trench at the first boundary than inside the gate trench at the second boundary.
　ゲート絶縁膜の、第２方向における第１面と第２面との間の距離が、第１境界のゲートトレンチの内側において、第２境界のゲートトレンチの内側よりも大きく、一対の第２面が、第１主面に平行な面に対して、底面から第１主面に近づくに連れて互いから離れるように傾斜する。従って、ゲートトレンチ内にゲート電極を形成する際に、ゲート絶縁膜によるゲートトレンチ内での成膜の阻害が抑制される。このため、ゲートトレンチ内でのボイドの形成を抑制できる。また、第２面と第１主面に平行な面とのなす角度が、第１境界のゲートトレンチの内側において、第２境界のゲートトレンチ５の内側よりも大きい。従って、ソース領域での電界集中を抑制できる。 The distance between the first surface and the second surface in the second direction of the gate insulating film is larger inside the gate trench at the first boundary than inside the gate trench at the second boundary, and the pair of second surfaces are inclined with respect to a plane parallel to the first main surface so as to separate from each other as the bottom surface approaches the first main surface. Therefore, when the gate electrode is formed in the gate trench, the inhibition of film formation in the gate trench by the gate insulating film is suppressed. Therefore, formation of voids in the gate trench can be suppressed. In addition, the angle between the second surface and the surface parallel to the first main surface is larger inside the gate trench at the first boundary than inside the gate trench 5 at the second boundary. Therefore, electric field concentration in the source region can be suppressed.
　〔２〕　〔１〕において、前記第１境界の前記ゲートトレンチの内側において、前記第２面と、前記第１主面に平行な面とのなす第１角度は、５５度以上９０度以下であり、前記第２境界の前記ゲートトレンチの内側において、前記第２面と、前記第１主面に平行な面とのなす第２角度は、４０度以上６５度以下であってもよい。第１角度が５５度以上であると、ゲートトレンチを狭くしやすい。第１角度が９０度以下であると、ゲート電極を形成する際の成膜を行いやすい。第２角度が４０度以上６５度以下であると、ボディ領域におけるチャネル抵抗を低減しやすい。 [2] In [1], inside the gate trench on the first boundary, the first angle formed by the second surface and a surface parallel to the first main surface is 55 degrees or more and 90 degrees or less. A second angle between the second surface and a surface parallel to the first main surface may be 40 degrees or more and 65 degrees or less inside the gate trench on the second boundary. When the first angle is 55 degrees or more, it is easy to narrow the gate trench. When the first angle is 90 degrees or less, it is easy to perform film formation when forming the gate electrode. When the second angle is 40 degrees or more and 65 degrees or less, it is easy to reduce the channel resistance in the body region.
　〔３〕　〔１〕又は〔２〕において、前記側壁面は、前記底面に連なり、前記第１主面に平行な面に対して第３角度で傾斜する第３面と、前記第３面と前記第１主面とを繋ぎ、前記第１主面に平行な面に対して前記第３角度よりも小さい第４角度で傾斜する第４面と、を有し、前記第３面と前記第４面との第３境界は前記ソース領域に位置してもよい。この場合、ボディ領域におけるチャネル抵抗を低減しながら、ゲート電極を形成する際の成膜を行いやすい。 [3] In [1] or [2], the side wall surface includes a third surface which is continuous with the bottom surface and is inclined at a third angle with respect to a plane parallel to the first main surface, and the third surface. a fourth surface connecting the first principal surface and inclined at a fourth angle smaller than the third angle with respect to a plane parallel to the first principal surface; A third boundary with four sides may be located in the source region. In this case, it is easy to perform film formation when forming the gate electrode while reducing the channel resistance in the body region.
　〔４〕　〔３〕において、前記第３角度は、４０度以上６５度以下であり、前記第４角度は、１５度以上５５度以下であってもよい。第３角度が４０度以上６５度以下であると、チャネル抵抗を低減しやすい。第４角度が１５度以上であると、ゲートトレンチを狭くしやすい。第４角度が５５度以下であると、ゲート電極を形成する際の成膜を行いやすい。 [4] In [3], the third angle may be 40 degrees or more and 65 degrees or less, and the fourth angle may be 15 degrees or more and 55 degrees or less. When the third angle is 40 degrees or more and 65 degrees or less, it is easy to reduce the channel resistance. When the fourth angle is 15 degrees or more, it is easy to narrow the gate trench. When the fourth angle is 55 degrees or less, it is easy to perform film formation when forming the gate electrode.
　〔５〕　〔１〕～〔４〕において、前記第１主面に垂直な第３方向からの平面視で、前記第２面同士の重なりがなくてもよい。この場合、ゲート電極を形成する際の成膜を特に行いやすい。 [5] In [1] to [4], the second surfaces do not have to overlap each other in plan view from a third direction perpendicular to the first main surface. In this case, it is particularly easy to perform film formation when forming the gate electrode.
　〔６〕　〔１〕～〔５〕において、前記第２面に接するゲート電極を有してもよい。この場合、ゲート電極を形成する際の成膜を行いやすい。 [6] In [1] to [5], there may be a gate electrode in contact with the second surface. In this case, it is easy to perform film formation when forming the gate electrode.
　〔７〕　〔１〕～〔６〕において、前記ゲートトレンチの前記側壁面は、｛０－３３－８｝面又は｛１１－２０｝面を含んでもよい。この場合、ゲートトレンチの側面において良好な移動度が得られ、チャネル抵抗を低減しやすい。 [7] In [1] to [6], the sidewall surface of the gate trench may include a {0-33-8} plane or a {11-20} plane. In this case, good mobility can be obtained on the side surfaces of the gate trench, and the channel resistance can be easily reduced.
　［本開示の実施形態の詳細］
　以下、本開示の実施形態について詳細に説明するが、本開示はこれらに限定されるものではない。本開示の実施形態は、いわゆる縦型のＭＯＳＦＥＴ（炭化珪素半導体装置）に関する。図１は、実施形態に係る炭化珪素半導体装置を示す断面図である。 [Details of the embodiment of the present disclosure]
Embodiments of the present disclosure will be described in detail below, but the present disclosure is not limited thereto. An embodiment of the present disclosure relates to a so-called vertical MOSFET (silicon carbide semiconductor device). FIG. 1 is a cross-sectional view showing a silicon carbide semiconductor device according to an embodiment.
　図１に示されるように、実施形態に係る炭化珪素半導体装置１００は、炭化珪素基板１０と、ゲート絶縁膜８１と、ゲート電極８２と、層間絶縁膜８３と、ソース電極６０と、ドレイン電極７０とを主に有している。 As shown in FIG. 1 , silicon carbide semiconductor device 100 according to the embodiment includes silicon carbide substrate 10 , gate insulating film 81 , gate electrode 82 , interlayer insulating film 83 , source electrode 60 and drain electrode 70 . It mainly has
　炭化珪素基板１０は、炭化珪素単結晶基板５０と、炭化珪素単結晶基板５０上にある炭化珪素エピタキシャル層４０とを含む。炭化珪素基板１０は、第１主面１と、第１主面１と反対側の第２主面２とを有する。炭化珪素エピタキシャル層４０は第１主面１を構成し、炭化珪素単結晶基板５０は第２主面２を構成する。炭化珪素単結晶基板５０及び炭化珪素エピタキシャル層４０は、例えばポリタイプ４Ｈの六方晶炭化珪素から構成されている。炭化珪素単結晶基板５０は、例えば窒素（Ｎ）等のｎ型不純物を含みｎ型を有する。炭化珪素基板１０に半導体素子が形成されている。 Silicon carbide substrate 10 includes silicon carbide single crystal substrate 50 and silicon carbide epitaxial layer 40 on silicon carbide single crystal substrate 50 . Silicon carbide substrate 10 has a first main surface 1 and a second main surface 2 opposite to first main surface 1 . Silicon carbide epitaxial layer 40 forms first main surface 1 , and silicon carbide single-crystal substrate 50 forms second main surface 2 . Silicon carbide single crystal substrate 50 and silicon carbide epitaxial layer 40 are made of hexagonal silicon carbide of polytype 4H, for example. Silicon carbide single-crystal substrate 50 has n-type conductivity, including n-type impurities such as nitrogen (N). A semiconductor element is formed on silicon carbide substrate 10 .
　第１主面１は、｛０００１｝面または｛０００１｝面がオフ方向に８°以下のオフ角だけ傾斜した面である。好ましくは、第１主面１は、（０００－１）面又は（０００－１）面がオフ方向に８°以下のオフ角だけ傾斜した面である。オフ方向は、例えば＜１１－２０＞方向であってもよいし、＜１－１００＞方向であってもよい。オフ角は、例えば１°以上であってもよいし、２°以上であってもよい。オフ角は、６°以下であってもよいし、４°以下であってもよい。 The first main surface 1 is a plane in which the {0001} plane or the {0001} plane is inclined in the off direction by an off angle of 8° or less. Preferably, the first main surface 1 is the (000-1) plane or a plane in which the (000-1) plane is inclined in the off direction by an off angle of 8° or less. The off direction may be, for example, the <11-20> direction or the <1-100> direction. The off angle may be, for example, 1° or more, or may be 2° or more. The off angle may be 6° or less, or may be 4° or less.
　本実施形態では、炭化珪素基板１０に半導体素子の一例として電界効果トランジスタが形成されている。炭化珪素エピタキシャル層４０は、ドリフト領域１１と、ボディ領域１２と、ソース領域１３と、コンタクト領域１８とを主に有する。 In this embodiment, a field effect transistor is formed on the silicon carbide substrate 10 as an example of a semiconductor element. Silicon carbide epitaxial layer 40 mainly has drift region 11 , body region 12 , source region 13 and contact region 18 .
　ドリフト領域１１は、例えば窒素又はリン（Ｐ）等のｎ型不純物が添加されていることでｎ型を有する。ドリフト領域１１へのｎ型不純物の添加は、イオン注入によってではなく、ドリフト領域１１のエピタキシャル成長時の不純物添加によって行われていることが好ましい。ドリフト領域１１のドナー濃度は、炭化珪素単結晶基板５０のドナー濃度よりも低いことが好ましい。ドリフト領域１１のドナー濃度は、好ましくは１×１０１５ｃｍ－３以上５×１０１６ｃｍ－３以下であり、例えば８×１０１５ｃｍ－３程度である。 The drift region 11 has an n-type by being doped with an n-type impurity such as nitrogen or phosphorus (P). The doping of the n-type impurity to the drift region 11 is preferably performed by doping the impurity during the epitaxial growth of the drift region 11, not by ion implantation. The donor concentration of drift region 11 is preferably lower than the donor concentration of silicon carbide single-crystal substrate 50 . The donor concentration of the drift region 11 is preferably 1×10 15 cm −3 or more and 5×10 16 cm −3 or less, for example, about 8×10 15 cm −3 .
　ボディ領域１２はドリフト領域１１上に設けられている。ボディ領域１２は、例えばアルミニウム（Ａｌ）等のｐ型不純物が添加されていることでｐ型を有する。ボディ領域１２のアクセプタ濃度は、例えば１×１０１８ｃｍ－３程度である。 Body region 12 is provided on drift region 11 . Body region 12 has a p-type by being doped with a p-type impurity such as aluminum (Al). The acceptor concentration of the body region 12 is, for example, approximately 1×10 18 cm −3 .
　ソース領域１３は、ボディ領域１２によってドリフト領域１１から隔てられるようにボディ領域１２上に設けられている。ソース領域１３は、例えば窒素又はリン等のｎ型不純物が添加されていることでｎ型を有する。ソース領域１３は、第１主面１を構成している。ソース領域１３のドナー濃度は、例えば１×１０１９ｃｍ－３程度である。 Source region 13 is provided on body region 12 so as to be separated from drift region 11 by body region 12 . The source region 13 has an n-type by being doped with an n-type impurity such as nitrogen or phosphorus. Source region 13 constitutes first main surface 1 . The donor concentration of the source region 13 is, for example, approximately 1×10 19 cm −3 .
　コンタクト領域１８は、例えばアルミニウム等のｐ型不純物が添加されていることでｐ型を有する。コンタクト領域１８は、第１主面１を構成する。コンタクト領域１８は、ソース領域１３を貫通し、ボディ領域１２に接する。コンタクト領域１８のアクセプタ濃度は、例えば１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下である。 The contact region 18 has a p-type by being doped with a p-type impurity such as aluminum. Contact region 18 constitutes first main surface 1 . Contact region 18 penetrates source region 13 and contacts body region 12 . The acceptor concentration of the contact region 18 is, for example, 1×10 18 cm −3 or more and 1×10 20 cm −3 or less.
　第１主面１には、複数のゲートトレンチ５が設けられている。ゲートトレンチ５は、例えば第１主面１に平行な第１方向に延びており、複数のゲートトレンチ５が第２方向に並んでいる。ゲートトレンチ５は、ドリフト領域１１からなる底面４を有する。ゲートトレンチ５は、ソース領域１３及びボディ領域１２を貫通して底面４に連なる側壁面３を有する。底面４は、例えば第２主面２と平行な平面である。ゲートトレンチ５の詳細については後述する。 A plurality of gate trenches 5 are provided in the first main surface 1 . The gate trenches 5 extend, for example, in a first direction parallel to the first main surface 1, and a plurality of gate trenches 5 are arranged in a second direction. Gate trench 5 has a bottom surface 4 consisting of a drift region 11 . Gate trench 5 has sidewall surfaces 3 that extend through source region 13 and body region 12 to bottom surface 4 . The bottom surface 4 is, for example, a plane parallel to the second main surface 2 . Details of the gate trench 5 will be described later.
　側壁面３及び底面４に接するゲート絶縁膜８１が設けられている。ゲート絶縁膜８１は、例えば酸化膜である。ゲート絶縁膜８１は、例えば二酸化珪素を含む材料により構成されている。ゲート絶縁膜８１は、底面４においてドリフト領域１１と接する。ゲート絶縁膜８１は、側壁面３においてソース領域１３、ボディ領域１２及びドリフト領域１１の各々と接している。ゲート絶縁膜８１は、第１主面１においてソース領域１３と接していてもよい。ゲート絶縁膜８１の詳細については後述する。 A gate insulating film 81 is provided in contact with the sidewall surface 3 and the bottom surface 4 . The gate insulating film 81 is, for example, an oxide film. The gate insulating film 81 is made of a material containing silicon dioxide, for example. Gate insulating film 81 is in contact with drift region 11 at bottom surface 4 . Gate insulating film 81 is in contact with each of source region 13 , body region 12 and drift region 11 at sidewall surface 3 . Gate insulating film 81 may be in contact with source region 13 on first main surface 1 . Details of the gate insulating film 81 will be described later.
　ゲート絶縁膜８１上にゲート電極８２が設けられている。ゲート電極８２は、例えば導電性不純物を含むポリシリコン（ポリＳｉ）から構成されている。ゲート電極８２は、ゲートトレンチ５の内部に配置されている。 A gate electrode 82 is provided on the gate insulating film 81 . The gate electrode 82 is made of, for example, polysilicon (poly-Si) containing conductive impurities. Gate electrode 82 is arranged inside gate trench 5 .
　ゲート電極８２及びゲート絶縁膜８１に接する層間絶縁膜８３が設けられている。層間絶縁膜８３は、例えば二酸化珪素を含む材料から構成されている。層間絶縁膜８３は、ゲート電極８２とソース電極６０とを電気的に絶縁している。 An interlayer insulating film 83 is provided in contact with the gate electrode 82 and the gate insulating film 81 . The interlayer insulating film 83 is made of a material containing silicon dioxide, for example. Interlayer insulating film 83 electrically insulates gate electrode 82 and source electrode 60 .
　層間絶縁膜８３及びゲート絶縁膜８１には、第２方向に一定の間隔でコンタクトホール９０が形成されている。コンタクトホール９０は、第２方向で隣り合うコンタクトホール９０の間にゲートトレンチ５が位置するように設けられている。コンタクトホール９０は、第１方向に延びる。コンタクトホール９０を通じて、ソース領域１３及びコンタクト領域１８が層間絶縁膜８３及びゲート絶縁膜８１から露出している。 Contact holes 90 are formed in the interlayer insulating film 83 and the gate insulating film 81 at regular intervals in the second direction. The contact holes 90 are provided such that the gate trenches 5 are positioned between the contact holes 90 adjacent in the second direction. Contact hole 90 extends in the first direction. Source region 13 and contact region 18 are exposed from interlayer insulating film 83 and gate insulating film 81 through contact hole 90 .
　ソース電極６０は、第１主面１に接する。ソース電極６０は、コンタクトホール９０内に設けられたコンタクト電極６１と、ソース配線６２とを有する。コンタクト電極６１は、第１主面１において、ソース領域１３及びコンタクト領域１８に接している。コンタクト電極６１は、例えばニッケルシリサイド（ＮｉＳｉ）を含む材料から構成されている。コンタクト電極６１が、チタン（Ｔｉ）と、アルミニウムと、シリコンとを含む材料から構成されていてもよい。コンタクト電極６１は、ソース領域１３及びコンタクト領域１８とオーミック接合している。ソース配線６２は、層間絶縁膜８３の上面及び側面と、コンタクト電極６１の上面とを覆う。ソース配線６２は、コンタクト電極６１と接している。ソース配線６２は、例えばアルミニウムを含む材料から構成されている。 The source electrode 60 contacts the first main surface 1 . Source electrode 60 has contact electrode 61 provided in contact hole 90 and source wiring 62 . Contact electrode 61 is in contact with source region 13 and contact region 18 on first main surface 1 . The contact electrode 61 is made of a material containing nickel silicide (NiSi), for example. Contact electrode 61 may be made of a material containing titanium (Ti), aluminum, and silicon. The contact electrode 61 is in ohmic contact with the source region 13 and contact region 18 . The source wiring 62 covers the top and side surfaces of the interlayer insulating film 83 and the top surface of the contact electrode 61 . The source wiring 62 is in contact with the contact electrode 61 . The source wiring 62 is made of a material containing aluminum, for example.
　ドレイン電極７０は、第２主面２に接する。ドレイン電極７０は、第２主面２において炭化珪素単結晶基板５０と接している。ドレイン電極７０は、ドリフト領域１１と電気的に接続されている。ドレイン電極７０は、例えばニッケルシリサイドを含む材料から構成されている。ドレイン電極７０がチタンと、アルミニウムと、シリコンとを含む材料から構成されていてもよい。ドレイン電極７０は、炭化珪素単結晶基板５０とオーミック接合している。 The drain electrode 70 is in contact with the second main surface 2 . Drain electrode 70 is in contact with silicon carbide single-crystal substrate 50 at second main surface 2 . Drain electrode 70 is electrically connected to drift region 11 . The drain electrode 70 is made of a material containing nickel silicide, for example. Drain electrode 70 may be made of a material containing titanium, aluminum, and silicon. Drain electrode 70 is in ohmic contact with silicon carbide single crystal substrate 50 .
　なお、上記各不純物領域におけるアクセプタの濃度及びドナーの濃度は、例えば走査型静電容量顕微鏡（scanning capacitance microscope：ＳＣＭ）を用いた測定又は二次イオン質量分析（secondary ion mass spectrometry：ＳＩＭＳ）等により測定できる。 The acceptor concentration and the donor concentration in each of the above impurity regions can be measured using, for example, a scanning capacitance microscope (SCM) or by secondary ion mass spectrometry (SIMS). can be measured.
　ここで、ゲートトレンチ５及びゲート絶縁膜８１について詳細に説明する。図２は、ゲートトレンチ及びゲート絶縁膜を示す断面図である。図２では、ゲート電極８２及び層間絶縁膜８３が省略されている。 Here, the gate trench 5 and the gate insulating film 81 will be described in detail. FIG. 2 is a cross-sectional view showing a gate trench and a gate insulating film. In FIG. 2, the gate electrode 82 and the interlayer insulating film 83 are omitted.
　底面４は、炭化珪素基板１０の第１主面１にほぼ平行な面である。ゲートトレンチ５の側壁面３は、底面４に連なり、第１主面１に平行な面に対して第３角度θ３で傾斜する第３面３３と、第３面３３と第１主面１とを繋ぎ、第１主面１に平行な面に対して第３角度θ３よりも小さい第４角度θ４で傾斜する第４面３４とを有する。第３面３３は、ソース領域１３と、ボディ領域１２と、ドリフト領域１１とにより形成される。第４面３４は、ソース領域１３により形成される。 Bottom surface 4 is a surface substantially parallel to first main surface 1 of silicon carbide substrate 10 . The side wall surface 3 of the gate trench 5 includes a third surface 33 continuous with the bottom surface 4 and inclined at a third angle θ3 with respect to a plane parallel to the first main surface 1 , the third surface 33 and the first main surface 1 . and is inclined at a fourth angle θ4 smaller than the third angle θ3 with respect to a plane parallel to the first main surface 1 . Third surface 33 is formed by source region 13 , body region 12 , and drift region 11 . A fourth surface 34 is formed by the source region 13 .
　第３面３３と第４面３４との第３境界７３は、ソース領域１３に位置する。言い換えれば、第３境界７３は、ボディ領域１２と第１主面１との間に位置する。第３角度θ３は、例えば、ドリフト領域１１とボディ領域１２との境界１５と、第３面３３とのなす角度でもある。第４角度θ４は、第３境界７３を通り、かつ炭化珪素基板１０の第１主面１に平行な面と、第４面３４とのなす角度でもある。 A third boundary 73 between the third surface 33 and the fourth surface 34 is located in the source region 13 . In other words, third boundary 73 is located between body region 12 and first main surface 1 . The third angle θ3 is also the angle formed by, for example, the boundary 15 between the drift region 11 and the body region 12 and the third surface 33 . Fourth angle θ4 is also the angle between fourth surface 34 and a plane passing through third boundary 73 and parallel to first main surface 1 of silicon carbide substrate 10 .
　例えば、第３面３３は、好ましくは、｛０－３３－８｝面又は｛１１－２０｝面を有する。｛０－３３－８｝面及び｛１１－２０｝面は、優れた移動度が得られる結晶面である。 For example, the third face 33 preferably has a {0-33-8} plane or a {11-20} plane. The {0-33-8} and {11-20} planes are crystal planes that provide excellent mobility.
　ゲート絶縁膜８１は、側壁面３に接する一対の第１面２１と、第１面２１とは反対側の一対の第２面２２とを有する。ゲート絶縁膜８１は、側壁面３と第１主面１との一対の第１境界７１のゲートトレンチ５の内側において、第２方向における第１面２１と第２面２２との間の距離Ｌ１を有する。第２方向は、第１主面１に平行かつ第１方向に垂直な方向である。ゲート絶縁膜８１は、更に、側壁面３上のボディ領域１２とソース領域１３との一対の第２境界７２のゲートトレンチ５の内側において、第２方向における第１面２１と第２面２２との間の距離Ｌ２を有する。距離Ｌ１は距離Ｌ２よりも大きい。つまり、ゲート絶縁膜８１の第２方向における第１面２１と第２面２２との間の距離は、第１境界７１のゲートトレンチ５の内側において、第２境界７２のゲートトレンチ５の内側よりも大きい。例えば、距離Ｌ１は、４５ｎｍ以上９０ｎｍ以下であり、好ましくは５５ｎｍ以上８０ｎｍ以下である。例えば、距離Ｌ２は、９５ｎｍ以上４００ｎｍ以下であり、好ましくは１５０ｎｍ以上３００ｎｍ以下である。 The gate insulating film 81 has a pair of first surfaces 21 in contact with the side wall surfaces 3 and a pair of second surfaces 22 opposite to the first surfaces 21 . The gate insulating film 81 is located inside the gate trench 5 at the pair of first boundaries 71 between the side wall surface 3 and the first main surface 1, the distance L1 between the first surface 21 and the second surface 22 in the second direction. have The second direction is a direction parallel to the first main surface 1 and perpendicular to the first direction. The gate insulating film 81 further forms a first surface 21 and a second surface 22 in the second direction inside the gate trench 5 at a pair of second boundaries 72 between the body region 12 and the source region 13 on the side wall surface 3 . has a distance L2 between Distance L1 is greater than distance L2. That is, the distance between the first surface 21 and the second surface 22 of the gate insulating film 81 in the second direction is greater than the inner side of the gate trench 5 at the first boundary 71 than the inner side of the gate trench 5 at the second boundary 72 . is also big. For example, the distance L1 is 45 nm or more and 90 nm or less, preferably 55 nm or more and 80 nm or less. For example, the distance L2 is 95 nm or more and 400 nm or less, preferably 150 nm or more and 300 nm or less.
　例えば、ゲート絶縁膜８１のボディ領域１２上の部分の厚さをｔ０とすると、距離Ｌ１は１．３ｔ０以上であり、距離Ｌ２は１．２ｔ０程度である。ここで、厚さｔ０は、第３面３３のボディ領域１２により形成される部分に対して垂直な方向における、ゲート絶縁膜８１のボディ領域１２上の部分の厚さである。例えば、厚さｔ０は、４０ｎｍ以上８０ｎｍ以下であり、好ましくは４５ｎｍ以上６５ｎｍ以下である。 For example, if the thickness of the portion of the gate insulating film 81 above the body region 12 is t0, the distance L1 is 1.3t0 or more and the distance L2 is about 1.2t0. Here, thickness t0 is the thickness of the portion of gate insulating film 81 above body region 12 in the direction perpendicular to the portion of third surface 33 formed by body region 12 . For example, the thickness t0 is 40 nm or more and 80 nm or less, preferably 45 nm or more and 65 nm or less.
　また、一対の第２面２２は、第１主面１に平行な面に対して、底面４から第１主面１に近づくにつれて互いから離れるように傾斜する。すなわち、第１主面１に垂直な第３方向からの平面視で、第２面２２同士の重なりがない。第２面２２は、第１境界７１のゲートトレンチ５の内側において、第１主面１に平行な面に対して第１角度θ１で傾斜し、第２境界７２のゲートトレンチ５の内側において、第１主面１に平行な面に対して第２角度θ２で傾斜する。つまり、第１境界７１のゲートトレンチ５の内側において、第２面２２と第１主面１に平行な面とのなす角度は第１角度θ１であり、第２境界７２のゲートトレンチ５の内側において、第２面２２と第１主面１に平行な面とのなす角度は第２角度θ２である。 In addition, the pair of second surfaces 22 are inclined with respect to a plane parallel to the first main surface 1 so as to separate from each other as they approach the first main surface 1 from the bottom surface 4 . That is, there is no overlap between the second surfaces 22 in plan view from the third direction perpendicular to the first main surface 1 . Inside the gate trench 5 at the first boundary 71, the second surface 22 is inclined at a first angle θ1 with respect to a plane parallel to the first main surface 1, and inside the gate trench 5 at the second boundary 72, It is inclined at a second angle θ2 with respect to a plane parallel to the first main surface 1 . That is, the angle between the second surface 22 and the plane parallel to the first main surface 1 is the first angle θ1 inside the gate trench 5 at the first boundary 71 , and , the angle formed by the second surface 22 and the surface parallel to the first main surface 1 is a second angle θ2.
　本実施形態では、第１角度θ１は第２角度θ２よりも大きい。つまり、第２面２２と第１主面１に平行な面とのなす角度は、第１境界７１のゲートトレンチ５の内側において、第２境界７２のゲートトレンチ５の内側よりも大きい。 In this embodiment, the first angle θ1 is larger than the second angle θ2. That is, the angle between the second surface 22 and the plane parallel to the first main surface 1 is larger inside the gate trench 5 at the first boundary 71 than inside the gate trench 5 at the second boundary 72 .
　次に、実施形態に係る炭化珪素半導体装置１００の製造方法について説明する。図３～図１２は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図である。 Next, a method for manufacturing silicon carbide semiconductor device 100 according to the embodiment will be described. 3 to 12 are cross-sectional views showing the method for manufacturing the silicon carbide semiconductor device according to the embodiment.
　まず、図３に示されるように、炭化珪素単結晶基板５０を準備する。次に、炭化珪素単結晶基板５０の上に炭化珪素エピタキシャル層４０を形成する。例えば、炭化珪素単結晶基板５０は、窒素等のｎ型不純物を含み、ｎ型を有する。例えば、炭化珪素エピタキシャル層４０は窒素等のｎ型不純物を添加したエピタキシャル成長により形成できる。このようにして、第１主面１と、第２主面２とを有する炭化珪素基板１０が得られる。 First, as shown in FIG. 3, a silicon carbide single crystal substrate 50 is prepared. Next, silicon carbide epitaxial layer 40 is formed on silicon carbide single crystal substrate 50 . For example, silicon carbide single crystal substrate 50 contains an n-type impurity such as nitrogen and has n-type. For example, the silicon carbide epitaxial layer 40 can be formed by epitaxial growth doped with an n-type impurity such as nitrogen. Thus, silicon carbide substrate 10 having first main surface 1 and second main surface 2 is obtained.
　次に、図４に示されるように、炭化珪素エピタキシャル層４０へのイオン注入を行う。例えば、イオン注入により、ボディ領域１２、ソース領域１３及びコンタクト領域１８が形成される。炭化珪素エピタキシャル層４０の残部がドリフト領域１１として機能する。ボディ領域１２又はコンタクト領域１８を形成するためのイオン注入においては、例えばアルミニウム等のｐ型不純物をイオン注入する。ソース領域１３を形成するためのイオン注入においては、例えばリン等のｎ型不純物をイオン注入する。 Next, as shown in FIG. 4, ion implantation into the silicon carbide epitaxial layer 40 is performed. Body region 12, source region 13 and contact region 18 are formed, for example, by ion implantation. The remainder of silicon carbide epitaxial layer 40 functions as drift region 11 . In the ion implantation for forming the body region 12 or the contact region 18, ions of a p-type impurity such as aluminum are implanted. In the ion implantation for forming the source region 13, an n-type impurity such as phosphorus is ion-implanted.
　次に、図５に示されるように、第１主面１の上に、開口部１０１Ｘを有するエッチングマスク１０１を形成する。開口部１０１Ｘはゲートトレンチ５（図１参照）の位置に対応して形成される。エッチングマスク１０１は、第１主面１においてコンタクト領域１８と、ソース領域１３とに接して形成される。エッチングマスク１０１は、例えば第１主面１を熱酸化することによりシリコン酸化膜を形成した後、当該シリコン酸化膜をパターニングすることにより形成され得る。 Next, as shown in FIG. 5, an etching mask 101 having openings 101X is formed on the first main surface 1. Next, as shown in FIG. The opening 101X is formed corresponding to the position of the gate trench 5 (see FIG. 1). Etching mask 101 is formed in contact with contact region 18 and source region 13 on first main surface 1 . The etching mask 101 can be formed, for example, by thermally oxidizing the first main surface 1 to form a silicon oxide film and then patterning the silicon oxide film.
　次に、エッチングマスク１０１が設けられた第１主面１に対して、物理的作用を有するエッチングを行う。このエッチングにより、エッチングマスク１０１の開口部において、ソース領域１３と、ボディ領域１２と、ドリフト領域１１の一部とが除去され、図６に示されるように、第１主面１に凹部１０２が形成される。凹部１０２は第１主面１に対してほぼ垂直な側壁面を有する。物理的作用を有するエッチングとしては、反応性イオンエッチング（reactive ion etching：ＲＩＥ）が好ましく、誘導結合プラズマ（inductively coupled plasma：ＩＣＰ）ＲＩＥがより好ましい。ＲＩＥの反応ガスとしては、六フッ化硫黄（ＳＦ６）又は六フッ化硫黄と酸素（Ｏ２）との混合ガスを用いることができる。 Next, etching having a physical action is performed on the first main surface 1 provided with the etching mask 101 . By this etching, the source region 13, the body region 12, and part of the drift region 11 are removed at the openings of the etching mask 101, and as shown in FIG. It is formed. Recess 102 has sidewall surfaces substantially perpendicular to first main surface 1 . The etching having a physical action is preferably reactive ion etching (RIE), more preferably inductively coupled plasma (ICP) RIE. As a reactive gas for RIE, sulfur hexafluoride (SF 6 ) or a mixed gas of sulfur hexafluoride and oxygen (O 2 ) can be used.
　次に、エッチングマスク１０１が設けられ、かつ凹部１０２が形成された第１主面１に対して、熱エッチングを行う。例えば、少なくとも塩素（Ｃｌ）を含む第１ガスを用いて第１主面１をエッチングする。塩素を含む第１ガスは、例えば塩素及びインターハロゲン化合物などである。インターハロゲン化合物は、例えばＣｌＦｘ、ＢｒＦｘ及びＩＦｘ（ここで、Ｘは、１、３等の奇数）等である。第１ガスは、塩素に加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、例えば窒素（Ｎ２）ガス、アルゴン（Ａｒ）ガス、ヘリウム（Ｈｅ）ガス等を用いることができる。例えば、まず、第１ガスと、酸素（Ｏ）、フッ素（Ｆ）及び水素（Ｈ）の少なくともいずれかを含む第２ガスとを用いて第１主面１がエッチングされる（第１エッチング工程）。酸素、フッ素及び水素の少なくともいずれかを含む第２ガスとは、例えば酸素、フッ素、水素、六フッ化硫黄、四フッ化炭素（ＣＦ４）及び塩化水素（ＨＣｌ）、一酸化塩素（ＣｌＯ－）、二酸化塩素（ＣｌＯ２）、一酸化二塩素（Ｃｌ２Ｏ）、七酸化二塩素（Ｃｌ２Ｏ７）等である。具体的には、塩素ガスと酸素ガスとの混合ガスを用いて第１主面１が、例えば８００℃で熱エッチングされる。酸素の体積濃度は、例えば１０％以上２０％以下程度である。混合ガスにおいて、塩素ガスの濃度が高いと炭化珪素がエッチングされやすくなる。具体的には、炭化珪素は塩素と反応することで四塩化珪素と炭素とになる。つまり、珪素は四塩化珪素になりガスとして除去されることにより、ゲートトレンチ５の側壁面３及び底面４において炭素が残存する。炭素は、酸素と反応することで二酸化炭素になりガスとして除去される。以上のように、珪素及び炭素が第１主面１から除去され、第１主面１にゲートトレンチ５が形成される。 Next, thermal etching is performed on the first main surface 1 provided with the etching mask 101 and having the recesses 102 formed therein. For example, the first main surface 1 is etched using a first gas containing at least chlorine (Cl). The first gas containing chlorine is, for example, chlorine and interhalogen compounds. Examples of interhalogen compounds include ClF x , BrF x and IF x (where X is an odd number such as 1, 3, etc.). The first gas may contain a carrier gas in addition to chlorine. As the carrier gas, for example, nitrogen (N 2 ) gas, argon (Ar) gas, helium (He) gas, or the like can be used. For example, first, the first main surface 1 is etched using a first gas and a second gas containing at least one of oxygen (O), fluorine (F), and hydrogen (H) (first etching step ). The second gas containing at least one of oxygen, fluorine and hydrogen includes, for example, oxygen, fluorine, hydrogen, sulfur hexafluoride, carbon tetrafluoride (CF 4 ), hydrogen chloride (HCl), chlorine monoxide (ClO − ), chlorine dioxide (ClO 2 ), dichlorine monoxide (Cl 2 O), dichlorine heptoxide (Cl 2 O 7 ), and the like. Specifically, the first main surface 1 is thermally etched at 800° C., for example, using a mixed gas of chlorine gas and oxygen gas. The volume concentration of oxygen is, for example, about 10% or more and 20% or less. When the concentration of chlorine gas in the mixed gas is high, silicon carbide is easily etched. Specifically, silicon carbide becomes silicon tetrachloride and carbon by reacting with chlorine. In other words, silicon becomes silicon tetrachloride and is removed as gas, so that carbon remains on the side wall surface 3 and the bottom surface 4 of the gate trench 5 . Carbon reacts with oxygen to become carbon dioxide and is removed as a gas. As described above, silicon and carbon are removed from first main surface 1 to form gate trenches 5 in first main surface 1 .
　次に、第２ガスの流量を低減させる。具体的には、酸素ガスの流量を低減させることで塩素ガスの濃度を高める。第２ガスの流量を減少させた後、第１ガスと、第２ガスとを用いて第１主面１がエッチングされる（第２エッチング工程）。好ましくは、第２エッチング工程において、第２ガスの導入が停止されてもよい。第２ガスの導入が停止された後、第１ガスを用いて第１主面１がエッチングされる。具体的には、塩素ガスと酸素ガスとを用いて第１主面１がエッチングされた（第１エッチング工程）後、酸素ガスの導入が停止される。酸素ガスの導入が停止された後、塩素ガスを用いて第１主面１がエッチングされる（第２エッチング工程）。その後、エッチングマスク１０１が除去される。 Next, reduce the flow rate of the second gas. Specifically, the concentration of chlorine gas is increased by reducing the flow rate of oxygen gas. After reducing the flow rate of the second gas, the first main surface 1 is etched using the first gas and the second gas (second etching step). Preferably, introduction of the second gas may be stopped in the second etching step. After stopping the introduction of the second gas, the first main surface 1 is etched using the first gas. Specifically, the introduction of oxygen gas is stopped after first main surface 1 is etched using chlorine gas and oxygen gas (first etching step). After the introduction of the oxygen gas is stopped, the first main surface 1 is etched using chlorine gas (second etching step). After that, the etching mask 101 is removed.
　第１エッチング工程及び第２エッチング工程の各々において、例えば７００℃以上１０００℃以下で第１主面１が熱エッチングされ、好ましくは８００℃以上９００℃以下で第１主面１が熱エッチングされる。第２エッチング工程における炭化珪素基板１０の温度は、第１エッチング工程における炭化珪素基板１０の温度よりも低くてもよい。炭化珪素基板１０の温度を低減させることにより、炭化珪素のエッチングレートが低くなるので、第１主面１に形成されるゲートトレンチ５の形状を精度よく制御しやすくできる。 In each of the first etching step and the second etching step, for example, the first main surface 1 is thermally etched at 700° C. or higher and 1000° C. or lower, preferably at 800° C. or higher and 900° C. or lower. . The temperature of silicon carbide substrate 10 in the second etching step may be lower than the temperature of silicon carbide substrate 10 in the first etching step. By reducing the temperature of silicon carbide substrate 10 , the etching rate of silicon carbide is lowered, so that the shape of gate trench 5 formed in first main surface 1 can be easily controlled with high accuracy.
　このようにして、ソース領域１３と、ボディ領域１２とを貫通してドリフト領域１１に至る側壁面３と、ドリフト領域１１に位置する底面４とを有するゲートトレンチ５が第１主面１に形成される。図７に示されるように、ゲートトレンチ５の側壁面３は、第３面３３と、第４面３４とを有する。熱エッチングの際、第３面３３に｛０－３３－８｝面又は｛１１－２０｝面が自己形成される。 In this manner, gate trench 5 having sidewall surface 3 extending through source region 13 and body region 12 to drift region 11 and bottom surface 4 located in drift region 11 is formed in first main surface 1 . be done. As shown in FIG. 7, sidewall surface 3 of gate trench 5 has a third surface 33 and a fourth surface 34 . During the thermal etching, the {0-33-8} plane or the {11-20} plane is self-formed on the third surface 33 .
　次に、図８に示されるように、ソース領域１３と、ボディ領域１２と、ドリフト領域１１と、コンタクト領域１８とに接するゲート絶縁膜８１を形成する。ゲート絶縁膜８１の形成方法の詳細については後述する。ゲート絶縁膜８１が熱酸化により形成された場合、厳密には、炭化珪素基板１０の一部がゲート絶縁膜８１に取り込まれる。このため、以降の処理では、熱酸化後のゲート絶縁膜８１と炭化珪素基板１０との間の界面に第１主面１、側壁面３及び底面４が若干移動したものとする。 Next, as shown in FIG. 8, a gate insulating film 81 is formed in contact with the source region 13, the body region 12, the drift region 11, and the contact region . The details of the method for forming the gate insulating film 81 will be described later. Strictly speaking, a portion of silicon carbide substrate 10 is taken into gate insulating film 81 when gate insulating film 81 is formed by thermal oxidation. Therefore, in the subsequent processing, it is assumed that first main surface 1, side wall surface 3 and bottom surface 4 have slightly moved to the interface between gate insulating film 81 and silicon carbide substrate 10 after thermal oxidation.
　次に、一酸化窒素（ＮＯ）ガス雰囲気中において炭化珪素基板１０に対して熱処理（ＮＯアニール）を行ってもよい。ＮＯアニールにおいて、炭化珪素基板１０が、例えば１１００℃以上１４００℃以下の条件下で１時間程度保持される。これにより、ゲート絶縁膜８１とボディ領域１２との界面領域に窒素原子が導入される。その結果、界面領域における界面準位の形成が抑制されることで、チャネル移動度を向上させることができる。 Next, heat treatment (NO annealing) may be performed on silicon carbide substrate 10 in a nitrogen monoxide (NO) gas atmosphere. In the NO annealing, silicon carbide substrate 10 is held under conditions of, for example, 1100° C. or more and 1400° C. or less for about one hour. Thereby, nitrogen atoms are introduced into the interface region between gate insulating film 81 and body region 12 . As a result, the channel mobility can be improved by suppressing the formation of interface states in the interface region.
　次に、図９に示されるように、ゲート電極８２を形成する。ゲート電極８２は、ゲート絶縁膜８１上に形成される。ゲート電極８２は、例えば減圧ＣＶＤ（low pressure - chemical vapor deposition：ＬＰ－ＣＶＤ）法により形成される。ゲート電極８２は、ソース領域１３と、ボディ領域１２と、ドリフト領域１１との各々に対面するように形成される。 Next, as shown in FIG. 9, gate electrodes 82 are formed. A gate electrode 82 is formed on the gate insulating film 81 . The gate electrode 82 is formed by, for example, a low pressure CVD (low pressure-chemical vapor deposition: LP-CVD) method. Gate electrode 82 is formed to face each of source region 13 , body region 12 and drift region 11 .
　次に、図１０に示されるように、層間絶縁膜８３を形成する。具体的には、ゲート電極８２を覆い、かつゲート絶縁膜８１と接するように層間絶縁膜８３が形成される。層間絶縁膜８３は、例えば、ＣＶＤ法により形成される。層間絶縁膜８３は、例えば二酸化珪素を含む材料から構成される。層間絶縁膜８３の一部がゲートトレンチ５の内部に形成されてもよい。 Next, as shown in FIG. 10, an interlayer insulating film 83 is formed. Specifically, interlayer insulating film 83 is formed to cover gate electrode 82 and to be in contact with gate insulating film 81 . The interlayer insulating film 83 is formed by, for example, the CVD method. The interlayer insulating film 83 is made of a material containing silicon dioxide, for example. A portion of interlayer insulating film 83 may be formed inside gate trench 5 .
　次に、図１１に示されるように、層間絶縁膜８３及びゲート絶縁膜８１のエッチングを行うことで、層間絶縁膜８３及びゲート絶縁膜８１にコンタクトホール９０を形成する。この結果、ソース領域１３及びコンタクト領域１８が層間絶縁膜８３及びゲート絶縁膜８１から露出する。次に、第１主面１においてソース領域１３及びコンタクト領域１８に接するコンタクト電極６１用の金属膜（図示せず）を形成する。コンタクト電極６１用の金属膜は、例えばスパッタリング法により形成される。コンタクト電極６１用の金属膜は、例えばニッケルを含む材料から構成される。次に、合金化アニールを行う。コンタクト電極６１用の金属膜が、例えば９００℃以上１１００℃以下の温度で５分間程度保持される。これにより、コンタクト電極６１用の金属膜の少なくとも一部が、炭化珪素基板１０が含む珪素と反応してシリサイド化する。これにより、ソース領域１３及びコンタクト領域１８とオーミック接合するコンタクト電極６１が形成される。コンタクト電極６１が、チタンと、アルミニウムと、シリコンとを含む材料から構成されてもよい。 Next, as shown in FIG. 11, the interlayer insulating film 83 and the gate insulating film 81 are etched to form contact holes 90 in the interlayer insulating film 83 and the gate insulating film 81 . As a result, the source region 13 and contact region 18 are exposed from the interlayer insulating film 83 and gate insulating film 81 . Next, a metal film (not shown) for contact electrode 61 in contact with source region 13 and contact region 18 is formed on first main surface 1 . A metal film for the contact electrode 61 is formed by, for example, a sputtering method. The metal film for the contact electrode 61 is made of a material containing nickel, for example. Next, alloying annealing is performed. The metal film for the contact electrode 61 is held at a temperature of, for example, 900° C. or higher and 1100° C. or lower for about 5 minutes. Thereby, at least part of the metal film for contact electrode 61 reacts with silicon contained in silicon carbide substrate 10 to be silicided. As a result, the contact electrode 61 that makes ohmic contact with the source region 13 and the contact region 18 is formed. Contact electrode 61 may be made of a material containing titanium, aluminum, and silicon.
　次に、図１２に示されるように、ソース配線６２を形成する。具体的には、コンタクト電極６１及び層間絶縁膜８３を覆うソース配線６２が形成される。ソース配線６２の上面には、コンタクトホール９０を反映した凹凸が形成される。ソース配線６２は、例えばスパッタリング法により形成される。ソース配線６２は、例えばアルミニウム又は銅を含む材料から構成される。ソース配線６２がアルミニウム及び銅を含む材料から構成されてもよい。このようにして、コンタクト電極６１とソース配線６２とを有するソース電極６０が形成される。また、第２主面２において炭化珪素単結晶基板５０に接するドレイン電極７０を形成する。 Next, as shown in FIG. 12, source wiring 62 is formed. Specifically, the source wiring 62 covering the contact electrode 61 and the interlayer insulating film 83 is formed. The upper surface of the source line 62 is formed with unevenness reflecting the contact hole 90 . The source wiring 62 is formed by sputtering, for example. The source wiring 62 is made of a material containing aluminum or copper, for example. Source wiring 62 may be made of a material containing aluminum and copper. Thus, the source electrode 60 having the contact electrode 61 and the source wiring 62 is formed. Further, drain electrode 70 is formed in contact with silicon carbide single crystal substrate 50 on second main surface 2 .
　ここで、ゲート絶縁膜８１の形成方法について詳細に説明する。図１３～図１６は、ゲート絶縁膜の形成方法を示す断面図である。 Here, a method for forming the gate insulating film 81 will be described in detail. 13 to 16 are cross-sectional views showing the method of forming the gate insulating film.
　まず、図１３に示されるように、ＣＶＤ法等の堆積法によりシリコン酸化膜９１を、第１主面１の上と、側壁面３の上と、底面４の上とに形成する。 First, as shown in FIG. 13, a silicon oxide film 91 is formed on the first main surface 1, the side wall surfaces 3, and the bottom surface 4 by a deposition method such as CVD.
　次に、図１４に示されるように、第１主面１の上に、開口部９２Ｘを有するエッチングマスク９２を形成する。開口部９２Ｘは、例えば、開口部９２Ｘの縁が平面視で第１境界７１と第２境界７２との間の領域と重なるように形成される。エッチングマスク９２は、例えばフォトレジストマスクである。 Next, as shown in FIG. 14, an etching mask 92 having openings 92X is formed on the first main surface 1. Next, as shown in FIG. The opening 92X is formed, for example, so that the edge of the opening 92X overlaps the area between the first boundary 71 and the second boundary 72 in plan view. The etching mask 92 is, for example, a photoresist mask.
　次に、エッチングマスク９２が設けられた第１主面１に対してウェットエッチングを行い、図１５に示すように、シリコン酸化膜９１のエッチングマスク９２から露出している部分を除去する。その後、エッチングマスク９２が除去される。 Next, wet etching is performed on the first main surface 1 provided with the etching mask 92 to remove the portion of the silicon oxide film 91 exposed from the etching mask 92 as shown in FIG. After that, the etching mask 92 is removed.
　次に、図１６に示すように、シリコン酸化膜９１を取り込むようにしてゲート絶縁膜８１を形成する。具体的には、炭化珪素基板１０を、酸素を含む雰囲気中において、例えば１３００℃以上１４００℃以下の温度で加熱する。このようにして、ゲート絶縁膜８１が形成される。底面４と側壁面３との境界が湾曲してもよい。ゲート絶縁膜８１のシリコン酸化膜９１以外の部分を、ＣＶＤ法等の堆積法により形成してもよい。 Next, as shown in FIG. 16, a gate insulating film 81 is formed so as to incorporate the silicon oxide film 91 . Specifically, silicon carbide substrate 10 is heated, for example, at a temperature of 1300° C. or more and 1400° C. or less in an atmosphere containing oxygen. Thus, gate insulating film 81 is formed. The boundary between the bottom surface 4 and the side wall surface 3 may be curved. A portion of the gate insulating film 81 other than the silicon oxide film 91 may be formed by a deposition method such as the CVD method.
　このようにして、電界効果トランジスタを含む炭化珪素半導体装置１００を製造できる。 In this way, silicon carbide semiconductor device 100 including a field effect transistor can be manufactured.
　本実施形態に係る炭化珪素半導体装置１００では、ゲート絶縁膜８１の、第２方向における第１面２１と第２面２２との間の距離が、第１境界７１のゲートトレンチ５の内側において、第２境界７２のゲートトレンチ５の内側よりも大きい。一対の第２面２２は、第１主面１に平行な面に対して、底面４から第１主面１に近づくに連れて互いから離れるように傾斜する。すなわち、第３方向からの平面視で、第２面２２同士の重なりがない。従って、ゲート電極８２を形成する際に、ゲート絶縁膜８１によるゲートトレンチ５内での成膜の阻害が抑制される。このため、ゲートトレンチ５内でのボイドの形成を抑制できる。 In silicon carbide semiconductor device 100 according to the present embodiment, the distance between first surface 21 and second surface 22 of gate insulating film 81 in the second direction is, inside gate trench 5 at first boundary 71, The second boundary 72 is larger than the inside of the gate trench 5 . The pair of second surfaces 22 are inclined with respect to a plane parallel to the first main surface 1 so as to separate from each other as the first main surface 1 is approached from the bottom surface 4 . That is, there is no overlap between the second surfaces 22 in a plan view from the third direction. Accordingly, when the gate electrode 82 is formed, the gate insulating film 81 is prevented from inhibiting film formation within the gate trench 5 . Therefore, formation of voids in gate trench 5 can be suppressed.
　また、第２面２２と第１主面１に平行な面とのなす角度は、第１境界７１のゲートトレンチ５の内側において、第２境界７２のゲートトレンチ５の内側よりも大きい。従って、ソース領域１３での電界集中を抑制できる。更に、ソース領域１３とゲート電極８２との間の距離が大きくなるため、ゲートリーク及び寄生容量を低減できる。 Also, the angle between the second surface 22 and the plane parallel to the first main surface 1 is larger inside the gate trench 5 at the first boundary 71 than inside the gate trench 5 at the second boundary 72 . Therefore, electric field concentration in the source region 13 can be suppressed. Furthermore, since the distance between the source region 13 and the gate electrode 82 is increased, gate leakage and parasitic capacitance can be reduced.
　側壁面３が第３面３３と、第３角度θ３よりも小さい第４角度θ４で傾斜する第４面と、を有し、第３面３３と第４面３４との第３境界７３がソース領域１３に位置するため、ボディ領域１２におけるチャネル抵抗を低減しながら、ゲート電極８２を形成する際の成膜を行いやすい。 The side wall surface 3 has a third surface 33 and a fourth surface inclined at a fourth angle θ4 smaller than the third angle θ3, and a third boundary 73 between the third surface 33 and the fourth surface 34 is the source. Since it is located in region 13 , it is easy to perform film formation when forming gate electrode 82 while reducing the channel resistance in body region 12 .
　第１角度θ１は、好ましくは５５度以上９０度以下であり、より好ましくは６０度以上８５度以下である。第１角度θ１が５５度以上であると、ゲートトレンチ５を狭くしやすく、省面積化に好適である。第１角度θ１が９０度以下であると、ゲート電極８２を形成する際の成膜を行いやすい。第２角度θ２は、好ましくは４０度以上６５度以下であり、より好ましくは４５度以上６０度以下である。第２角度θ２が４０度以上６５度以下であると、チャネル抵抗を低減しやすい。 The first angle θ1 is preferably 55 degrees or more and 90 degrees or less, more preferably 60 degrees or more and 85 degrees or less. When the first angle θ1 is 55 degrees or more, it is easy to narrow the gate trench 5, which is suitable for area saving. When the first angle θ1 is 90 degrees or less, it is easy to perform film formation when forming the gate electrode 82 . The second angle θ2 is preferably 40 degrees or more and 65 degrees or less, more preferably 45 degrees or more and 60 degrees or less. When the second angle θ2 is 40 degrees or more and 65 degrees or less, the channel resistance can be easily reduced.
　第３角度θ３は、好ましくは４０度以上６５度以下であり、より好ましくは４５度以上６０度以下である。第４角度θ４は、好ましくは１５度以上５５度以下であり、より好ましくは２０度以上５０度以下である。第３角度θ３が４０度以上６５度以下であると、ボディ領域１２におけるチャネル抵抗を低減しやすい。第４角度θ４が１５度以上であると、ゲートトレンチ５を狭くしやすく、省面積化に好適である。第４角度θ４が５５度以下であると、ゲート電極８２を形成する際の成膜を行いやすい。 The third angle θ3 is preferably 40 degrees or more and 65 degrees or less, more preferably 45 degrees or more and 60 degrees or less. The fourth angle θ4 is preferably 15 degrees or more and 55 degrees or less, more preferably 20 degrees or more and 50 degrees or less. When the third angle θ3 is 40 degrees or more and 65 degrees or less, the channel resistance in the body region 12 can be easily reduced. When the fourth angle θ4 is 15 degrees or more, it is easy to narrow the gate trench 5, which is suitable for area saving. When the fourth angle θ4 is 55 degrees or less, film formation for forming the gate electrode 82 is facilitated.
　なお、側壁面３は第４面３４を含まなくてもよい。図１７は、実施形態の変形例に係る半導体装置におけるゲートトレンチ及びゲート絶縁膜を示す断面図である。図１７では、ゲート電極８２及び層間絶縁膜８３が省略されている。 Note that the side wall surface 3 does not have to include the fourth surface 34 . 17 is a cross-sectional view showing a gate trench and a gate insulating film in a semiconductor device according to a modification of the embodiment; FIG. In FIG. 17, the gate electrode 82 and the interlayer insulating film 83 are omitted.
　図１７に示すように、ゲートトレンチ５の側壁面３が第３面３３を含み、第４面３４を含まなくてもよい。この場合、第３面が底面４と第１主面１とを繋ぐ。他の構成は実施形態と同様である。 As shown in FIG. 17, the side wall surface 3 of the gate trench 5 may include the third surface 33 and not include the fourth surface . In this case, the third surface connects the bottom surface 4 and the first principal surface 1 . Other configurations are the same as in the embodiment.
　以上、実施形態について詳述したが、特定の実施形態に限定されるものではなく、請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。 Although the embodiment has been described in detail above, it is not limited to a specific embodiment, and various modifications and changes are possible within the scope described in the claims.
　１　第１主面
　２　第２主面
　３　側壁面
　４　底面
　５　ゲートトレンチ
　１０　炭化珪素基板
　１１　ドリフト領域
　１２　ボディ領域
　１３　ソース領域
　１５　境界
　１８　コンタクト領域
　２１　第１面
　２２　第２面
　３３　第３面
　３４　第４面
　４０　炭化珪素エピタキシャル層
　５０　炭化珪素単結晶基板
　６０　ソース電極
　６１　コンタクト電極
　６２　ソース配線
　７０　ドレイン電極
　７１　第１境界
　７２　第２境界
　７３　第３境界
　８１　ゲート絶縁膜
　８２　ゲート電極
　８３　層間絶縁膜
　９０　コンタクトホール
　９１　シリコン酸化膜
　９２　エッチングマスク
　９２Ｘ　開口部
　１００　炭化珪素半導体装置
　１０１　エッチングマスク
　１０１Ｘ　開口部
　１０２　凹部 1 first main surface 2 second main surface 3 side wall surface 4 bottom surface 5 gate trench 10 silicon carbide substrate 11 drift region 12 body region 13 source region 15 boundary 18 contact region 21 first surface 22 second surface 33 third surface 34 second surface 4th surface 40 silicon carbide epitaxial layer 50 silicon carbide single crystal substrate 60 source electrode 61 contact electrode 62 source wiring 70 drain electrode 71 first boundary 72 second boundary 73 third boundary 81 gate insulating film 82 gate electrode 83 interlayer insulating film 90 contact hole 91 silicon oxide film 92 etching mask 92X opening 100 silicon carbide semiconductor device 101 etching mask 101X opening 102 recess

Claims (7)

  1. 　第１主面を有する炭化珪素基板を備え、
    　前記炭化珪素基板は、
    　第１導電型を有するドリフト領域と、
    　前記ドリフト領域上に設けられ、前記第１導電型と異なる第２導電型を有するボディ領域と、
    　前記ドリフト領域から隔てられるように前記ボディ領域上に設けられ、かつ前記第１導電型を有するソース領域と、
    　を有し、
    　前記第１主面には、前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に至る一対の側壁面と、前記側壁面に連なる底面とにより規定され、前記第１主面に平行な第１方向に延びるゲートトレンチが設けられており、
    　前記一対の側壁面及び前記底面に接するゲート絶縁膜を更に有し、
    　前記一対の側壁面は、前記底面に対して、前記底面から前記第１主面に近づくに連れて互いから離れるように傾斜し、
    　前記ゲート絶縁膜は、
    　前記側壁面に接する一対の第１面と、
    　前記第１面とは反対側の一対の第２面と、
    　を有し、
    　前記ゲート絶縁膜の、前記第１主面に平行かつ前記第１方向に垂直な第２方向における前記第１面と前記第２面との間の距離は、前記側壁面と前記第１主面との第１境界の前記ゲートトレンチの内側において、前記側壁面上の前記ボディ領域と前記ソース領域との第２境界の前記ゲートトレンチの内側よりも大きく、
    　前記一対の第２面は、前記第１主面に平行な面に対して、前記底面から前記第１主面に近づくに連れて互いから離れるように傾斜し、
    　前記第２面と前記第１主面に平行な面とのなす角度は、前記第１境界の前記ゲートトレンチの内側において、前記第２境界の前記ゲートトレンチの内側よりも大きい炭化珪素半導体装置。     A silicon carbide substrate having a first main surface,
    The silicon carbide substrate is
    a drift region having a first conductivity type;
    a body region provided on the drift region and having a second conductivity type different from the first conductivity type;
    a source region provided on the body region so as to be separated from the drift region and having the first conductivity type;
    has
    The first main surface includes a pair of side wall surfaces extending through the source region and the body region to reach the drift region, and a bottom surface continuous with the side wall surfaces, and is parallel to the first main surface. A gate trench extending in one direction is provided,
    further comprising a gate insulating film in contact with the pair of side wall surfaces and the bottom surface;
    the pair of side wall surfaces are inclined with respect to the bottom surface so as to move away from each other as the bottom surface approaches the first main surface;
    The gate insulating film is
    a pair of first surfaces in contact with the side wall surfaces;
    a pair of second surfaces opposite to the first surface;
    has
    The distance between the first surface and the second surface of the gate insulating film in a second direction parallel to the first main surface and perpendicular to the first direction is equal to the sidewall surface and the first main surface. larger inside the gate trench at a first boundary with than inside the gate trench at a second boundary between the body region and the source region on the sidewall surface;
    the pair of second surfaces are inclined with respect to a plane parallel to the first main surface so as to move away from each other as the bottom surface approaches the first main surface;
    A silicon carbide semiconductor device in which an angle formed between the second surface and a surface parallel to the first main surface is larger inside the gate trench at the first boundary than inside the gate trench at the second boundary.
  2. 　前記第１境界の前記ゲートトレンチの内側において、前記第２面と、前記第１主面に平行な面とのなす第１角度は、５５度以上９０度以下であり、
    　前記第２境界の前記ゲートトレンチの内側において、前記第２面と、前記第１主面に平行な面とのなす第２角度は、４０度以上６５度以下である請求項１に記載の炭化珪素半導体装置。     a first angle formed by the second surface and a surface parallel to the first main surface inside the gate trench of the first boundary is 55 degrees or more and 90 degrees or less;
    2. The carbonization according to claim 1, wherein a second angle formed between said second surface and a surface parallel to said first main surface is 40 degrees or more and 65 degrees or less inside said gate trench on said second boundary. Silicon semiconductor device.
  3. 　前記側壁面は、
    　前記底面に連なり、前記第１主面に平行な面に対して第３角度で傾斜する第３面と、
    　前記第３面と前記第１主面とを繋ぎ、前記第１主面に平行な面に対して前記第３角度よりも小さい第４角度で傾斜する第４面と、
    　を有し、
    　前記第３面と前記第４面との第３境界は前記ソース領域に位置する請求項１または請求項２に記載の炭化珪素半導体装置。     The side wall surface is
    a third surface contiguous to the bottom surface and inclined at a third angle with respect to a plane parallel to the first main surface;
    a fourth surface connecting the third surface and the first main surface and inclined at a fourth angle smaller than the third angle with respect to a plane parallel to the first main surface;
    has
    3. The silicon carbide semiconductor device according to claim 1, wherein a third boundary between said third surface and said fourth surface is located in said source region.
  4. 　前記第３角度は、４０度以上６５度以下であり、
    　前記第４角度は、１５度以上５５度以下である請求項３に記載の炭化珪素半導体装置。     the third angle is 40 degrees or more and 65 degrees or less;
    The silicon carbide semiconductor device according to claim 3, wherein said fourth angle is 15 degrees or more and 55 degrees or less.
  5. 　前記第１主面に垂直な第３方向からの平面視で、前記第２面同士の重なりがない請求項１から請求項４のいずれか１項に記載の炭化珪素半導体装置。 The silicon carbide semiconductor device according to any one of claims 1 to 4, wherein the second surfaces do not overlap each other in plan view from a third direction perpendicular to the first main surface.
  6. 　前記第２面に接するゲート電極を有する請求項１から請求項５のいずれか１項に記載の炭化珪素半導体装置。 The silicon carbide semiconductor device according to any one of claims 1 to 5, further comprising a gate electrode in contact with said second surface.
  7. 　前記ゲートトレンチの前記側壁面は、｛０－３３－８｝面又は｛１１－２０｝面を含む請求項１から請求項６のいずれか１項に記載の炭化珪素半導体装置。 The silicon carbide semiconductor device according to any one of claims 1 to 6, wherein said side wall surfaces of said gate trench include {0-33-8} planes or {11-20} planes.
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Citations (3)

* Cited by examiner, † Cited by third party
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JP2013232533A (en) * 2012-04-27 2013-11-14 Rohm Co Ltd Semiconductor device and semiconductor device manufacturing method
JP2015220407A (en) * 2014-05-20 2015-12-07 住友電気工業株式会社 Silicon carbide semiconductor device and manufacturing method of the same
JP2016012677A (en) * 2014-06-30 2016-01-21 住友電気工業株式会社 Silicon carbide semiconductor device manufacturing method and silicon carbide semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013232533A (en) * 2012-04-27 2013-11-14 Rohm Co Ltd Semiconductor device and semiconductor device manufacturing method
JP2015220407A (en) * 2014-05-20 2015-12-07 住友電気工業株式会社 Silicon carbide semiconductor device and manufacturing method of the same
JP2016012677A (en) * 2014-06-30 2016-01-21 住友電気工業株式会社 Silicon carbide semiconductor device manufacturing method and silicon carbide semiconductor device

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