WO2022201670A1 - デジタルアナログ変換回路及びアナログデジタル変換回路 - Google Patents

デジタルアナログ変換回路及びアナログデジタル変換回路 Download PDF

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一平 秋田
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National Institute of Advanced Industrial Science and Technology AIST
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/34—DC amplifiers in which all stages are DC-coupled
    • H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/02—Delta modulation, i.e. one-bit differential modulation

Definitions

  • the present invention relates to a digital-analog conversion circuit and an analog-digital conversion circuit using the digital-analog conversion circuit.
  • FIG. 1 shows a circuit equivalent to the digital-analog conversion circuit disclosed in Non-Patent Document 1, for example.
  • This circuit is a 2-bit unary differential DAC (Digital-to-Analog Converter).
  • DAC Digital-to-Analog Converter
  • a 2 -bit input is converted to "000", “100", “110” or "111” in a sequence of b0b1b2 , and the corresponding MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor) on and off.
  • MOSFET Metal-Oxide-Semiconductor Field Effect Transistor
  • the MOSFET corresponding to b0 is turned on, the MOSFET corresponding to b0 is turned off, so that Vx ,0 , which is produced according to the output voltage Vout-, and the reference current Iref, which is produced according to An op amp generates a bias voltage Vb to match Vx .
  • the current flowing through the current source circuit CS0 is the same as the reference current Iref even when the output Vout- fluctuates. That is, the current source circuit CS0 is implemented by a current mirror circuit with Iref as a reference.
  • either of the output voltages Vout+ and Vout- is referenced by bits b0 and b0 -bar associated with current source circuit CS0 , which includes an op amp, to measure its variation. Controlled to suppress.
  • the current source circuits CS1 and CS2 without operational amplifiers receive the bias voltage control for the current source circuits CS0 with operational amplifiers as they are, if the same bit values as b0 and b0 bar are input, Appropriately controlled to suppress the current error via the output voltage Vout+ or Vout-.
  • the other output voltage Vout- or Vout + is not referenced, so the bias voltage is properly controlled for the current errors in the current source circuits CS1 and CS2 that do not have operational amplifiers. It can not be said. That is, output distortion occurs.
  • this digital-to-analog conversion circuit has one operational amplifier corresponding to the control function, the bit values of the bits associated with the current source circuit CS 0 including the operational amplifier cause the current source circuits CS 1 and CS 1 not including the operational amplifier to A case arises in which the CS2 current error cannot be controlled.
  • the circuit scale becomes large.
  • an object of the present invention is to provide a new digital-analog conversion circuit capable of suppressing output distortion.
  • Another object of the present invention is to provide an analog-to-digital conversion circuit using the digital-to-analog conversion circuit capable of suppressing output distortion.
  • a digital-to-analog conversion circuit includes (A) a first current generating circuit and a first transistor for controlling a first current flowing through the first current generating circuit, and (B) a control circuit; and (B) a control circuit.
  • the control circuit includes (b1) a second current generating circuit, (b2) a second transistor to which the first output voltage from the load is transmitted and which controls the current flowing through the second current generating circuit, (b3) a third current generation circuit for passing a reference current; and (b4) a first voltage generated in the third current generation circuit and a second voltage generated in the second current generation circuit according to the first output voltage.
  • a bias generation circuit for generating a bias voltage for the first transistor in the second transistor and each current source circuit so as to suppress fluctuations in the first output voltage based on the relationship with the voltage.
  • the analog-to-digital conversion circuit includes (C) the above-described digital-to-analog conversion circuit, (D) a loop filter whose input is the difference between the output of the digital-to-analog conversion circuit and the input analog signal, and (E) a loop filter and a quantization circuit for quantizing the output of. Then, the output of the quantization circuit is input as an input digital signal to the digital-analog conversion circuit.
  • FIG. 1 is a diagram showing an example of a conventional digital-analog conversion circuit.
  • FIG. 2 is a diagram illustrating an example of a digital-analog conversion circuit according to the first embodiment;
  • FIG. 3 is a diagram showing a specific configuration example 1 of the first embodiment.
  • FIG. 4 is a diagram showing the effect of the specific configuration example 1 of the first embodiment.
  • FIG. 5 is a diagram showing a specific configuration example 2 of the first embodiment.
  • FIG. 6 is a diagram showing Modification 1 of the first embodiment.
  • FIG. 7 is a diagram showing Modification 2 of the first embodiment.
  • FIG. 8 is a diagram showing an example of a differential analog-to-digital conversion circuit according to the second embodiment.
  • FIG. 9 is a diagram showing an example of a differential analog-to-digital conversion circuit according to the third embodiment.
  • FIG. 10 is a diagram showing an example of an analog-to-digital conversion circuit according to the fourth embodiment.
  • FIG. 11 is a diagram showing a specific example of an analog-to-digital conversion circuit according to the fourth embodiment.
  • FIG. 12 is a diagram showing an example of an analog-to-digital conversion circuit according to the fifth embodiment.
  • FIG. 2 shows a digital-analog conversion circuit according to the first embodiment.
  • This digital-to-analog conversion circuit is a binary-type digital-to-analog conversion circuit, and is connected to a bias generator BG 0 and current source circuits CS 0 to CS N-1 , which are responsible for each of the N-bit input digital signals.
  • switches Sw1 to SwN - 1 for switching current conduction and non-conduction by the current source circuit according to each bit of the N-bit input digital signal, and a load RL .
  • Each of the switches Sw1 through SwN -1 may be included in a connected current source circuit.
  • the current source circuit CS0 responsible for bit b0 of the input digital signal is connected to a switch Sw0 that turns on or off according to b0
  • the current source circuit CS1 responsible for bit b1 of the input digital signal. is connected to a switch Sw1 that is turned on or off according to b1
  • the current source circuit CS2 responsible for bit b2 of the input digital signal is connected to a switch Sw2 that is turned on or off according to b2
  • a current source circuit CS N-1 that takes charge of bit b N-1 of the input digital signal is connected to a switch Sw N-1 that turns on and off according to b N-1 .
  • These switches Sw0 to SwN -1 are connected to one end of the load RL, and the other end of the load RL is connected to the power supply VDD .
  • An output voltage Vout is generated according to the current Iout flowing through the load RL.
  • Each of the current source circuits CS 0 to CS N ⁇ 1 includes a MOSFET (more specifically, an NMOSFET) that adjusts the current according to the bias voltage Vb supplied from the bias generator BG 0 , and a weighted current. and a current generating circuit to flow.
  • This MOSFET functions as a cascode transistor for increasing the output impedance of the associated current source circuit.
  • the current source circuit CS0 includes a MOSFET S0 whose gate is connected to the bias generator BG0 and whose drain is connected to the switch Sw0 , and a current generator circuit whose one end is connected to the source of the MOSFET S0 and whose other end is grounded.
  • the current generating circuit CG 0 is adapted to flow a unit current IU .
  • the current source circuit CS1 includes a MOSFET S1 whose gate is connected to the bias generator BG0 and whose drain is connected to the switch Sw1, and a current generator circuit CG whose one end is connected to the source of the MOSFET S1 and whose other end is grounded. 1 and The current generation circuit CG 1 is designed to pass a current of 2 ⁇ IU .
  • the current source circuit CS2 includes a MOSFET S2 whose gate is connected to the bias generator BG0 and whose drain is connected to the switch Sw2, and a current generator circuit whose one end is connected to the source of the MOSFET S2 and whose other end is grounded. CG 2 and.
  • the current generation circuit CG2 is designed to pass a current of 4 * IU .
  • the current source circuit CS N-1 includes a MOSFET S N-1 having a gate connected to the bias generator BG 0 and a drain connected to the switch Sw N-1 , and one end connected to the source of the MOSFET S N-1 . and a current generating circuit CG N ⁇ 1 whose other end is grounded.
  • the current generation circuit CG N-1 is designed to pass a current of 2 N-1 ⁇ I U.
  • the bias generation unit BG0 includes a switch Swb connected to the load RL and always turned on, a bias generation circuit BG1 generating a bias voltage Vb , and a gate connected to the bias generation circuit BG1 and a drain connected to the bias generation circuit BG1.
  • a MOSFET Sb connected to the switch Swb, a current generation circuit CG B having one end connected to the source of the MOSFET Sb and the input of the bias generation circuit BG1 and the other end grounded, and one end to the input of the bias generation circuit BG1 and a current generating circuit CG A connected to and grounded at the other end.
  • a current generation circuit CG A supplies a reference current Iref.
  • the bias generator BG 0 has the same configuration as the current path consisting of the switch Sw, the MOSFET S, and the current generator circuit CG for each current source circuit. included as B. By doing so, the output voltage Vout can be monitored without being affected by the state of the input digital signal.
  • the channel width/channel length of the MOSFET S1 is 2 1 W/L
  • the channel width/channel length of the MOSFET S2 is 2 2 W/L
  • the channel width/channel length of MOSFET S N-1 is 2 N-1 W/L.
  • the switches Sw 0 to Sw N-1 are turned on or off according to the input digital signal. will flow through the load RL , resulting in an output voltage Vout. If the output voltage Vout fluctuates here, an error occurs in the current flowing through the current source circuit CS connected to the turned-on switch Sw.
  • the output voltage Vout is input to the bias generator BG0 , and the current IrefB flows. also fluctuate.
  • the bias generation circuit BG1 generates a first voltage V A generated in the current generation circuit CGA by the reference current Iref and a second voltage V A generated in the current generation circuit CBB by the current IrefB flowing through the MOSFET Sb.
  • the bias generator BG 0 has the same configuration as the current path for each current source circuit, so even if the common bias voltage Vb is used, each current source circuit CS 0 to CS N-1 are also appropriately adjusted.
  • Such a digital-analog conversion circuit monitors the output voltage Vout and operates to suppress variations in the output voltage Vout corresponding to the same input digital signal. That is, output distortion is suppressed.
  • a MOSFET Mb2 is provided as the current generation circuit CGA
  • a MOSFET Mb3 is provided as the current generation circuit CGB
  • an operational amplifier A2 is provided as the bias generation circuit BG1.
  • the gates of the MOSFETs Mb2 and Mb3 and the MOSFETs also provided in each current source circuit CS are connected to each other, and these gates are connected to the drain of the newly provided MOSFET Mb1.
  • a reference current Iref is input to the drain of the MOSFET Mb1, and a voltage V bias is applied to its gate.
  • the source of the MOSFET Mb1 is connected to the drain of the MOSFET Mb2 and the positive input of the operational amplifier A2 , and the source of the MOSFET Mb2 is grounded.
  • the drain of MOSFET Mb3 is connected to the source of MOSFET Sb and the negative input of operational amplifier A2 , and the source of MOSFET Mb3 is grounded. Note that the resistance r0 shown between the source and the drain of the MOSFET Mb3 does not represent the actual circuit, but represents the output resistance of the MOSFET that occurs virtually.
  • MOSFETs M0 to M N-1 are also provided in the current source circuits CS 0 to CS N-1 .
  • current source circuit CS0 the source of MOSFET S0 is connected to the drain of MOSFET M0, and the source of MOSFET M0 is grounded.
  • the source of MOSFET S1 is connected to the drain of MOSFET M1, and the source of MOSFET M1 is grounded.
  • the resistances r 0 /2 0 and r 0 /2 1 shown between the source and drain of the MOSFETs M0 and M1 represent virtual resistances rather than actual circuits. Such resistance also changes according to the weight of the current.
  • the channel width/channel length of the MOSFET M0 is 2 0 W/L
  • the channel width/channel length of the MOSFET M1 is 2 1 W/L
  • the channel width/channel length of MOSFET M2 is 2 2 W/L
  • the channel width/channel length of MOSFET M N-1 is 2 N-1 W/L.
  • the measurement result (black line) of SFDR (Spurious Free Dynamic Range: ratio to distortion component when single frequency signal component is applied) when simulating a 10-bit digital analog circuit according to this configuration example is shown in FIG. shown in In this configuration example, the SFDR (dotted line) is about 77.8 dB.
  • the measurement result (gray line, only a part of which is visible) in the case of a digital-analog conversion circuit using a current mirror of a specific conventional example for example, Japanese Unexamined Patent Publication No. 8-88521
  • SFDR one point Chain line
  • a resistor R S is provided as the current generation circuit CG A
  • a resistor R S is provided as the current generation circuit CG B. These resistors have the same resistance value.
  • the voltage VA generated across the resistor RS through which the reference current Iref flows is applied to the positive input of the operational amplifier A2
  • the voltage VB generated across the other resistor RS is applied to the negative input of the operational amplifier A2 .
  • Resistors are also provided in the current source circuits CS 0 to CS N-1 .
  • IrefB which flows to the bias generator BG0 , also flows through the load RL, so an offset occurs in the output voltage Vout.
  • the switch Swb is not directly connected to the load RL, but an amplifier A with a magnification of 1 is introduced between the switch Swb so that the current IrefB does not flow through the load RL and the output An offset of the voltage Vout may be removed.
  • FIG. 2 shows a binary type digital-analog conversion circuit, but according to this embodiment, a unary type digital-analog conversion circuit can be similarly constructed.
  • the resolution of this unary type digital-to-analog conversion circuit is (log 2 N) bits, and a configuration example is shown in FIG.
  • the currents flowing in the current source circuits CS 0 to CS N ⁇ 1 are all the same IU . Therefore, the channel width/channel length of MOSFET Sb and MOSFETs S0 to S N-1 are all the same.
  • resistors with the same resistance value may be used.
  • the same MOSFET may be used when the current generation circuit is configured with a MOSFET.
  • a bias generator BG0 including a current path for detecting the output voltage Vout regardless of the state of the input digital signal is provided.
  • the bias generation unit BG0 in the differential digital-analog conversion circuit includes current generation circuits CG A and CG B that perform control based on the output voltage Voutp, a bias generation circuit BG1, a MOSFET Sb1, and a switch. Swb1, and a combination of the current generation circuits CG A and CG C that perform control based on the output voltage Voutn, the bias generation circuit BG2 , the MOSFET Sb2, and the switch Swb2.
  • One input of the bias generation circuits BG1 and BG2 is common for the voltage generated in the current generation circuit CGA through which the reference current Iref flows.
  • the bias generation unit BG0 refers to the output voltage Voutp in the system that generates the bias voltage Vb1 , and generates the bias voltage Vb1 so as to suppress the fluctuation thereof.
  • This bias voltage Vb1 is also transmitted to the MOSFET S0 and the like connected to the load RL for the output voltage Voutp to perform similar adjustments.
  • the system that generates the bias voltage Vb2 refers to the output voltage Voutn and generates the bias voltage Vb2 so as to suppress the fluctuation thereof.
  • This bias voltage Vb2 is also transmitted to the MOSFET S0 and the like connected to the load RL for the output voltage Voutn to perform similar adjustments.
  • each current source circuit CS includes a MOSFET S, a current generating circuit CG, and two switches T2 that switch the bias voltage applied to the MOSFETs according to the value of the assigned bit of the input digital signal.
  • switches T2 that switch the bias voltage applied to the MOSFETs according to the value of the assigned bit of the input digital signal.
  • T1 is also provided, but these may also be included in the current source circuit CS.
  • the current of the current generation circuit CG is divided between the load RL for the output voltage Voutp and the load RL for the output voltage Voutn according to the assigned bit of the input digital signal.
  • Voutp and the output voltage Voutn are complementarily oscillated, and the difference between them is output as the output signal Vout.
  • switch T1 (N-1)1 is turned on to connect the drain of MOSFET S N-1 to the load R L for the output Voutp
  • switch T1 (N-1)0 is turned on to connect the drain of MOSFET S N-1 to the load R L for the output Voutn.
  • each current source circuit CS may be connected to the load RL for the output voltage Voutp, or may be connected to the load RL for the output voltage Voutn. In some cases. Therefore, by adopting such a configuration and separately detecting and independently controlling the output voltage Voutp and the output voltage Voutn, fluctuations in the output voltage Voutp and fluctuations in the output voltage Voutn can be detected independently. can be suppressed.
  • the path related to the output voltage Voutp and the path related to the output voltage Voutn are separated. It has the advantage of being able to remove the noise that is generated. Further, if the current of the current generation circuit CG is of a type that distributes the current to the output voltage Voutp side and the output voltage Voutn side in this way, the speed can be increased by the differential configuration.
  • the current flowing through the current source circuit CS is weighted according to the assigned bit of the input digital signal. That is, the reference current IU flows through the current source circuit CS0 . A current of 2 N ⁇ 1 IU flows through the current source circuit CS N ⁇ 1 . If the channel width W/channel length L of the MOSFETs Sb1 and Sb2 and the MOSFET S0 is taken as a reference, the channel width/channel length of the MOSFET S N-1 is 2 N-1 W/L.
  • This embodiment also employs a bias generation unit BG0 similar to the differential analog-to-digital conversion circuit in the second embodiment, and independently refers to the output voltage Voutp and the output voltage Voutn to generate a bias voltage Vb1 . and Vb2 are output independently.
  • the bias voltage Vb1 is applied or the voltage Voff (for example, ground voltage) for turning off is applied.
  • Voff for example, ground voltage
  • MOSFETs S00 and S01 may also be included in current source circuit CS0 .
  • the sources of the MOSFETs S00 and S01 are connected to the current generation circuit CG0 .
  • the MOSFET S01 not only performs control according to the bias voltage Vb1 , but also has the function of switching between conduction and non-conduction with the current generation circuit CG0 .
  • the MOSFET S00 not only performs control according to the bias voltage Vb2 , but also has the function of switching between conduction and non-conduction with the current generating circuit CG0 .
  • MOSFETS (N-1)0 and S (N-1)1 may also be included in the current source circuit CS N-1 .
  • the sources of the MOSFETs S (N-1)0 and S (N-1)1 are connected to the current generating circuit CG N-1 .
  • the MOSFET S (N-1)1 not only performs control according to the bias voltage V b1 but also has the function of switching between conduction and non-conduction with the current generation circuit CG N-1 .
  • the MOSFET S (N-1)0 not only performs control according to the bias voltage V b2 but also has the function of switching between conduction and non-conduction with the current generation circuit CG N-1 .
  • the current flowing through the current source circuit CS is weighted according to the assigned bit of the input digital signal. That is, the reference current IU flows through the current source circuit CS0 . Also, 2 N ⁇ 1 IU flows through the current source circuit CS N ⁇ 1 .
  • the channel width/channel length of MOSFETs S (N-1)0 and S (N-1)1 is 2 N-1 W/L.
  • the amplitude when the MOSFETs S00 and S01 to S (N-1)0 and S (N-1)1 are turned on or off is between Vb1 or Vb2 and Voff, and the second Since it is smaller than the embodiment, the influence of switching noise is reduced, and as a result the linearity of the digital-to-analog conversion circuit is improved.
  • FIG. 10 shows an analog-to-digital conversion circuit according to this embodiment.
  • This analog-to-digital conversion circuit includes the digital-to-analog conversion circuit (DAC) in the first embodiment, and a loop filter whose input is the difference between the output current Iout (that is, the feedback current IFB ) of the DAC and the input current Iin. and a quantizer for quantizing the output of the loop filter.
  • the output D out of the quantizer is the output of the analog-to-digital conversion circuit and also the input to the DAC.
  • the analog-to-digital conversion circuit shown in FIG. 10 can be seen as a current input, it can also be seen as a voltage input if it is expressed as shown in FIG.
  • the input voltage V in is applied to the resistor R so that the current I in flows, and the other end of the resistor R is the negative input of an operational amplifier (OP amp) included in the loop filter. connected to the terminal.
  • a loop filter includes this operational amplifier, a capacitor C, an integrator connected in multiple stages, and the like. The positive input terminal of the operational amplifier is grounded, one end of the capacitor C and the output of the DAC are connected to the negative input terminal of the operational amplifier, and the other end of the capacitor C is connected to the output terminal of the operational amplifier and the input of the integrator.
  • An integrator or the like is introduced for noise reduction, and increases the order (that is, the number of stages) of the loop filter. Specifically, it can be obtained by providing multiple stages of integrators composed of resistors, operational amplifiers, and capacitors shown in FIG. However, there may be cases where an integrator or the like does not exist, in which case the ⁇ ADC becomes a first-order ⁇ ADC.
  • Such an analog-to-digital conversion circuit is generally called a continuous-time ⁇ ADC (Analog-to-Digital Converter), and is often used to realize a high-resolution ADC.
  • the quantization noise generated by the quantizer can be greatly attenuated within the desired band defined by the loop filter, and a high-resolution output Dout can be obtained.
  • a highly accurate DAC is used.
  • the distortion characteristics (ie, linearity) of the DAC are brought about by increasing the output impedance of the current source circuit used, as described above. Therefore, the effect of using the DAC according to the first embodiment for the continuous time ⁇ ADC is great.
  • the DAC used in FIG. 12 is the differential digital-analog conversion circuit shown in the second and third embodiments.
  • the output current Ioutp of the DAC is the feedback current IFBP and the output current Ioutn is the feedback current IFBN .
  • the current Iinp flows through the resistor R1 and the current Iinn flows through the resistor R2.
  • the loop filter includes a differential amplifier Amp, capacitors C1 and C2, integrators connected in multiple stages, and the like.
  • the other end of the resistor R1, the negative-side output of the DAC (that is, the feedback current IFBN ), and one end of the capacitor C1 are connected to the negative-side input terminal of the differential amplifier Amp. , to the positive output terminal of the differential amplifier Amp.
  • the other end of the resistor R2, the positive output of the DAC (that is, the feedback current IFBP ), and one end of the capacitor C2 are connected to the positive input terminal of the differential amplifier Amp.
  • the other end of the capacitor C2 is connected to the negative output terminal of the differential amplifier Amp.
  • a positive side output and a negative side output of the differential amplifier Amp are input to inputs of an integrator or the like.
  • the input side of the quantizer is also differential.
  • Differentialization doubles the dynamic range and has effects such as the ability to eliminate common-mode noise.
  • the present invention is not limited to these.
  • a PMOSFET may be used.
  • a bipolar transistor may be used.
  • the specific configuration examples and modifications described in the first embodiment can also be applied to a differential digital-to-analog conversion circuit and an analog-to-digital conversion circuit using the same.
  • the elements described in each embodiment can be combined arbitrarily, and in that case, unnecessary elements may be deleted from the gist.
  • the digital-analog conversion circuit includes (A) a first current generating circuit (eg, CG 0 to CG N ⁇ 1 ) and a first current generating circuit for controlling a first current flowing through the first current generating circuit.
  • transistors for example, S0 to S N ⁇ 1
  • conducts and de-conducts the first current to the first load for example, R L
  • It has a plurality of switching current source circuits (eg CS 0 to CS N ⁇ 1 ) and (B) a control circuit (eg BG 0 ).
  • the control circuit (b1) controls a second current generation circuit (for example, CG B ) and (b2) a current supplied to the second current generation circuit to which the first output voltage from the load is transmitted.
  • a third current generation circuit eg, CG A
  • a bias generation circuit eg, BG 1
  • a variation of the output voltage as a non-ideal error occurs according to the error of the current flowing through the first current generating circuit in each current source circuit.
  • This output voltage variation indirectly causes a second voltage variation occurring in the second current generating circuit.
  • the bias generation circuit monitors the relationship between the first voltage generated in the third current generation circuit through which the reference current flows and the second voltage, and A bias voltage is generated so as to suppress fluctuations in the output voltage corresponding to the input digital signal, and the bias voltage controls the second transistor and the first transistor.
  • first current generation circuit, the second current generation circuit, and the third current generation circuit described above may be resistors. 1/f noise can be reduced. Also, the first current generation circuit, the second current generation circuit, and the third current generation circuit described above may be third transistors to which the same voltage is applied. High output impedance.
  • bias generation circuit mentioned above may be an operational amplifier.
  • a suitable bias voltage can be generated with a simple configuration.
  • a differential digital-analog conversion circuit includes (A) the digital-analog conversion circuit described above. Further, each of the plurality of current source circuits further provides the above-described first current supply to the second load (for example, R L ) according to the value of the assigned bit of the second input digital signal, which is the inverted signal of the input digital signal. To switch between energization and non-energization of current.
  • a fourth current generation circuit for example, CG C
  • a third transistor for example, Sb2
  • a second bias generation circuit eg, BG 2
  • BG 2 second bias generation circuit
  • switches for example, T2 00 and T2 01 to T2 (N- 1)0 and T2 (N-1)1 (FIG. 8)).
  • the configuration is as in the second embodiment.
  • the first transistor in each of the plurality of current source circuits may switch between energization and non-energization of the first current to the load according to the value of the assigned bit in the input digital signal.
  • each of the plurality of current source circuits further has a fourth transistor for controlling the first current to flow through the first current generating circuit according to the second bias voltage.
  • Transistors for example, S00 to S (N-1)0
  • the third embodiment FIG. 9
  • the switching by the first transistor is, for example, a switch (for example, T101 to T1 (N-1)1) for applying a first bias voltage to the first transistor to conduct the first current. ) and a switch (eg, T100 to T1 (N-1) 0 ) may be used.
  • switching by the second transistor is, for example, a switch (eg, T2 00 to T1 (N ⁇ 1) ) for applying a second bias voltage to the fourth transistor to conduct the first current. 0 ) and a switch (eg, T2 01 to T2 (N-1 ) and 1 ) may be used.
  • the analog-to-digital conversion circuit includes (A) the above-described digital-to-analog conversion circuit, (B) a loop filter whose input is the difference between the output of the digital-to-analog conversion circuit and the input analog signal, (C) a quantization circuit for quantizing the output of the loop filter; Then, the output of the quantization circuit is input as an input digital signal to the digital-analog conversion circuit.
  • A the above-described digital-to-analog conversion circuit
  • B a loop filter whose input is the difference between the output of the digital-to-analog conversion circuit and the input analog signal
  • C a quantization circuit for quantizing the output of the loop filter
  • circuit example shown in the diagram is only an example, and is not limited to the circuit example, and various modifications are possible.

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Abstract

出力歪みを抑制する本デジタルアナログ変換回路は、第１電流生成回路と当該第１電流生成回路に流す第１電流を制御する第１トランジスタとを各々含み、負荷に対する当該第１電流の通電と非通電とを入力デジタル信号における担当ビットの値に応じて各々切り替える複数の電流源回路と、制御回路とを有する。制御回路は、第２電流生成回路と、負荷による出力電圧が伝えられ、第２電流生成回路に流す電流を制御する第２トランジスタと、基準電流を流す第３電流生成回路と、第３電流生成回路に生ずる第１電圧と出力電圧に応じて第２電流生成回路に生ずる第２電圧との関係に基づき、出力電圧の変動を抑制するように、第１及び第２トランジスタに対するバイアス電圧を生成するバイアス生成回路とを有する。

Description

デジタルアナログ変換回路及びアナログデジタル変換回路
　本発明は、デジタルアナログ変換回路と当該デジタルアナログ変換回路を用いたアナログデジタル変換回路に関する。
　図１に、例えば非特許文献１に開示されているデジタルアナログ変換回路と同等の回路を示す。この回路は、２ビットのユーナリ型の差動ＤＡＣ（Digital-to-Analog Converter）である。このＤＡＣでは、２ビット入力を、ｂ０ｂ１ｂ２の並びで、「０００」「１００」「１１０」又は「１１１」に変換して、対応するＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）のオン及びオフを制御する。一方、ｂ０ｂ１ｂ２の反転（バー）の場合には、「１１１」「０１１」「００１」又は「０００」に変換して、対応するＭＯＳＦＥＴのオン及びオフを制御する。
　このような差動ＤＡＣに用いられる電流源回路ＣＳ０においては、ｂ０に対応するＭＯＳＦＥＴがオンになれば、出力電圧Ｖout+に応じて生ずるＶｘ，０と、基準電流Ｉrefに応じて生ずるＶｘとを一致させるようにオペアンプがバイアス電圧Ｖbを生成する。結果として、電流源回路ＣＳ０に流れる電流は、出力電圧Ｖout+が変動した場合においてもＩrefと同じになる。一方、ｂ０バーに対応するＭＯＳＦＥＴがオンになる場合には、ｂ０に対応するＭＯＳＦＥＴはオフになるため、出力電圧Ｖout-に応じて生ずるＶｘ，０と、基準電流Ｉrefに応じて生ずるＶｘとを一致させるようにオペアンプがバイアス電圧Ｖbを生成する。結果として、電流源回路ＣＳ０に流れる電流は、出力Ｖout-が変動した場合においても基準電流Ｉrefと同じになる。つまり、電流源回路ＣＳ０はＩrefを基準としたカレントミラー回路により実現される。このように、このカレントミラー回路では、オペアンプが含まれる電流源回路ＣＳ０に関連付けられたビットｂ０及びｂ０バーによって、出力電圧Ｖout+とＶout-とのいずれかが参照されて、その変動を抑制するように制御される。
　しかしながら、オペアンプを有しない電流源回路ＣＳ１及びＣＳ２については、オペアンプを有する電流源回路ＣＳ０に対するバイアス電圧の制御をそのまま受けるため、ｂ０及びｂ０バーと同じビット値が入力されれば出力電圧Ｖout+又はＶout-を介してその電流誤差を抑制するように適切に制御される。一方、異なるビット値が入力されると他方の出力電圧Ｖout-又はＶout+は参照されないので、オペアンプを有しない電流源回路ＣＳ１及びＣＳ２における電流誤差に対して、バイアス電圧が適切に制御されるとは言えない。すなわち、出力歪みが生じてしまう。
　このように、このデジタルアナログ変換回路は、制御機能に対応するオペアンプが１つなので、オペアンプを含む電流源回路ＣＳ０に関連付けられたビットのビット値によって、オペアンプを含まない電流源回路ＣＳ１及びＣＳ２の電流誤差を抑制するように制御することが出来ないケースが生ずる。これは、ユーナリ型だけではなくバイナリ型であっても同様である。当然、全ての電流源回路にオペアンプを設けるようにすれば、回路規模が大きくなってしまう。
特開２００６－２５４１１８号公報
仁木 義規、小林　春夫，「高性能ＣＭＯＳカレントミラー回路の設計とその応用」，電気学会研究会資料，ＥＣＴ，電子回路研究会　２００５（１９），１９－２４，２００５－０３－１１
　従って、本発明の目的は、一側面によれば、出力歪みを抑制できる新たなデジタルアナログ変換回路を提供することである。
　また、本発明の別の目的は、他の一側面によれば、出力歪みを抑制できる当該デジタルアナログ変換回路を用いたアナログデジタル変換回路を提供することである。
　本発明に係るデジタルアナログ変換回路は、（Ａ）第１の電流生成回路と当該第１の電流生成回路に流す第１の電流を制御する第１のトランジスタとを各々含み、第１の負荷に対する当該第１の電流の通電と非通電とを入力デジタル信号における担当ビットの値に応じて各々切り替える複数の電流源回路と、（Ｂ）制御回路とを有する。そして、この制御回路が、（ｂ１）第２の電流生成回路と、（ｂ２）負荷による第１の出力電圧が伝えられ、第２の電流生成回路に流す電流を制御する第２のトランジスタと、（ｂ３）基準電流を流す第３の電流生成回路と、（ｂ４）第３の電流生成回路に生ずる第１の電圧と第１の出力電圧に応じて第２の電流生成回路に生ずる第２の電圧との関係に基づき、第１の出力電圧の変動を抑制するように、第２のトランジスタ及び各電流源回路内における第１のトランジスタに対するバイアス電圧を生成するバイアス生成回路とを有する。
　本発明に係るアナログデジタル変換回路は、（Ｃ）上記のデジタルアナログ変換回路と、（Ｄ）デジタルアナログ変換回路の出力と入力アナログ信号との差を入力とするループフィルタと、（Ｅ）ループフィルタの出力を量子化する量子化回路とを有する。そして、デジタルアナログ変換回路には、量子化回路の出力が入力デジタル信号として入力される。
図１は、従来技術に係るデジタルアナログ変換回路の一例を示す図である。 図２は、第１の実施の形態に係るデジタルアナログ変換回路の一例を示す図である。 図３は、第１の実施の形態の具体的構成例１を示す図である。 図４は、第１の実施の形態の具体的構成例１の効果を示す図である。 図５は、第１の実施の形態の具体的構成例２を示す図である。 図６は、第１の実施の形態の変形例１を示す図である。 図７は、第１の実施の形態の変形例２を示す図である。 図８は、第２の実施の形態に係る差動式のアナログデジタル変換回路の一例を示す図である。 図９は、第３の実施の形態に係る差動式のアナログデジタル変換回路の一例を示す図である。 図１０は、第４の実施の形態に係るアナログデジタル変換回路の一例を示す図である。 図１１は、第４の実施の形態に係るアナログデジタル変換回路の具体例を示す図である。 図１２は、第５の実施の形態に係るアナログデジタル変換回路の一例を示す図である。
［実施の形態１］
　図２に第１の実施の形態に係るデジタルアナログ変換回路を示す。本デジタルアナログ変換回路は、バイナリ型のデジタルアナログ変換回路であって、バイアス生成部ＢＧ０と、Ｎビットの入力デジタル信号の各々を担当する電流源回路ＣＳ０乃至ＣＳＮ－１と、接続された電流源回路による電流の通電と非通電をＮビットの入力デジタル信号の各ビットに応じて切り替えるスイッチＳw1乃至ＳwN-1と、負荷ＲＬとを含む。スイッチＳw1乃至ＳwN-1は、それぞれ、接続された電流源回路に含むものとされる場合もある。
　入力デジタル信号のビットｂ０を担当する電流源回路ＣＳ０は、ｂ０に応じてオン又はオフするスイッチＳw0に接続されており、入力デジタル信号のビットｂ１を担当する電流源回路ＣＳ１は、ｂ１に応じてオンまたはオフするスイッチＳw1に接続されており、入力デジタル信号のビットｂ２を担当する電流源回路ＣＳ２は、ｂ２に応じてオンオフするスイッチＳw2に接続されており、入力デジタル信号のビットｂＮ－１を担当する電流源回路ＣＳＮ－１は、ｂＮ－１に応じてオンオフするスイッチＳwN-1に接続されている。そして、これらのスイッチＳw0乃至ＳwN-1は、負荷ＲＬの一端に接続されており、負荷ＲＬの他端は電源ＶＤＤに接続されている。この負荷ＲＬに流れる電流Ｉoutに応じて出力電圧Ｖoutが生ずる。
　電流源回路ＣＳ０乃至ＣＳＮ－１の各々は、バイアス生成部ＢＧ０から与えられるバイアス電圧Ｖｂに応じて電流を調整するＭＯＳＦＥＴ（より具体的にはＮＭＯＳＦＥＴ）と、各々重み付けされた電流を流す電流生成回路とを含む。このＭＯＳＦＥＴは、所属する電流源回路の出力インピーダンスを増加させるためのカスコードトランジスタとして機能する。電流源回路ＣＳ０は、ゲートがバイアス生成部ＢＧ０に接続され且つドレインがスイッチＳw0に接続されたＭＯＳＦＥＴ Ｓ０と、ＭＯＳＦＥＴ Ｓ０のソースに一端が接続され他端が接地されている電流生成回路ＣＧ０とを含む。電流生成回路ＣＧ０は、単位電流ＩＵを流すようになっている。電流源回路ＣＳ１は、ゲートがバイアス生成部ＢＧ０に接続され且つドレインがスイッチＳw1に接続されたＭＯＳＦＥＴ Ｓ１と、ＭＯＳＦＥＴＳ１のソースに一端が接続され他端が接地されている電流生成回路ＣＧ１とを含む。電流生成回路ＣＧ１は、２×ＩＵの電流を流すようになっている。
　電流源回路ＣＳ２は、ゲートがバイアス生成部ＢＧ０に接続され且つドレインがスイッチＳw2に接続されたＭＯＳＦＥＴ Ｓ２と、ＭＯＳＦＥＴ Ｓ２のソースに一端が接続され他端が接地されている電流生成回路ＣＧ２とを含む。電流生成回路ＣＧ２は、４×ＩＵの電流を流すようになっている。電流源回路ＣＳＮ－１は、ゲートがバイアス生成部ＢＧ０に接続され且つドレインがスイッチＳwN-1に接続されたＭＯＳＦＥＴ ＳＮ－１と、ＭＯＳＦＥＴ ＳＮ－１のソースに一端が接続され他端が接地されている電流生成回路ＣＧＮ－１とを含む。電流生成回路ＣＧＮ－１は、２Ｎ－１×ＩＵの電流を流すようになっている。
　バイアス生成部ＢＧ０は、負荷ＲＬに接続され且つ常にオンにされるスイッチＳｗｂと、バイアス電圧Ｖｂを生成するバイアス生成回路ＢＧ１と、ゲートがバイアス生成回路ＢＧ１に接続され且つドレインがスイッチＳｗｂに接続されたＭＯＳＦＥＴ Ｓｂと、ＭＯＳＦＥＴ Ｓｂのソースとバイアス生成回路ＢＧ１の入力とが一端に接続され他端が接地された電流生成回路ＣＧＢと、一端がバイアス生成回路ＢＧ１の入力に接続され他端が接地される電流生成回路ＣＧＡとを含む。電流生成回路ＣＧＡは、基準電流Ｉrefを流す。
　本実施の形態では、バイアス生成部ＢＧ０が、各電流源回路についてのスイッチＳwとＭＯＳＦＥＴ Ｓと電流生成回路ＣＧとからなる電流パスと同様の構成を、スイッチＳwbとＭＯＳＦＥＴ Ｓｂと電流生成回路ＣＧＢとして含んでいる。このようにすることで、入力デジタル信号の状態に影響を受けることなく、出力電圧Ｖoutをモニタすることができる。
　なお、ＭＯＳＦＥＴ Ｓ０及びＳｂのチャネル幅Ｗ／チャネル長Ｌを基準に、ＭＯＳＦＥＴ Ｓ１のチャネル幅／チャネル長は、２１Ｗ／Ｌとなっており、ＭＯＳＦＥＴ Ｓ２のチャネル幅／チャネル長は、２２Ｗ／Ｌとなっており、ＭＯＳＦＥＴ ＳＮ－１のチャネル幅／チャネル長は、２Ｎ－１Ｗ／Ｌとなる。このようにすることで、バイナリ型デジタルアナログ変換回路において、入力デジタル信号の各ビットの桁ｉに対応する電流２ｉ－１ＩＵを可能とする。
　このようなデジタルアナログ変換回路では、入力デジタル信号に応じてスイッチＳw0乃至ＳwN-1をオンまたはオフさせるので、オンとなったスイッチＳwに接続された電流源回路ＣＳに流れる電流の総和Ｉoutが負荷ＲＬに流れ、出力電圧Ｖoutが生ずることになる。ここで出力電圧Ｖoutが変動すると、オンとなったスイッチＳwに接続された電流源回路ＣＳに流れる電流に誤差が生ずる。バイアス生成部ＢＧ０には、出力電圧Ｖoutが入力され、電流ＩrefBが流れるようになっているが、この電流ＩrefBについても出力電圧Ｖoutの変動に応じて変動し、電流生成回路ＣＢＢ上端における電圧も変動する。これに対して、バイアス生成回路ＢＧ１は、基準電流Ｉrefにより電流生成回路ＣＧＡに生ずる第１の電圧ＶＡと、ＭＯＳＦＥＴ Ｓｂに流れる電流ＩrefBにより電流生成回路ＣＢＢに生ずる第２の電圧ＶＢとの関係をモニタしており、第１の電圧ＶＡと第２の電圧ＶＢとが所定の関係（例えば等電圧）となるように、補正信号であるバイアス電圧Ｖｂを生成してＭＯＳＦＥＴ Ｓｂのゲートに出力する。そうすると、ＭＯＳＦＥＴ Ｓｂは、バイアス電圧Ｖｂに応じて電流ＩrefBを調整する。一方、同じバイアス電圧Ｖｂが、各電流源回路ＣＳ０乃至ＣＳＮ－１のＭＯＳＦＥＴ Ｓ０乃至ＳＮ－１のゲートにも入力され、それらのＭＯＳＦＥＴ Ｓ０乃至ＳＮ－１が、共通のバイアス電圧Ｖｂで、同じように、流れる電流を調整する。上でも述べたように、バイアス生成部ＢＧ０は、各電流源回路についての電流パスと同様の構成を有しているので、共通のバイアス電圧Ｖｂを用いても、各電流源回路ＣＳ０乃至ＣＳＮ－１においても適切に調整がなされる。
　このようなデジタルアナログ変換回路においては、出力電圧Ｖoutをモニタして、同一の入力デジタル信号に対応する出力電圧Ｖoutの変動を抑制するように動作する。すなわち、出力歪みが抑制されるようになる。
［実施の形態１の具体的構成例１］
　本構成例では、図３に示すように、電流生成回路の一例としてＭＯＳＦＥＴを用いる。
　本構成例では、バイアス生成部ＢＧ０において、電流生成回路ＣＧＡとしてＭＯＳＦＥＴ Ｍｂ２が設けられ、電流生成回路ＣＧＢとしてＭＯＳＦＥＴ Ｍｂ３が設けられ、バイアス生成回路ＢＧ１としてオペアンプＡ２が設けられる。ＭＯＳＦＥＴ Ｍｂ２及びＭｂ３と各電流源回路ＣＳにおいても設けられるＭＯＳＦＥＴとのゲートは互いに接続されており、これらのゲートは、新たに設けられたＭＯＳＦＥＴ Ｍｂ１のドレインに接続されている。ＭＯＳＦＥＴ Ｍｂ１のドレインには基準電流Ｉrefが入力されており、そのゲートには電圧Ｖbiasが印加されている。また、ＭＯＳＦＥＴ Ｍｂ１のソースは、ＭＯＳＦＥＴ Ｍｂ２のドレイン及びオペアンプＡ２の正極側入力に接続されており、ＭＯＳＦＥＴ Ｍｂ２のソースは接地されている。ＭＯＳＦＥＴ Ｍｂ３のドレインはＭＯＳＦＥＴ Ｓｂのソース及びオペアンプＡ２の負極側入力に接続されており、ＭＯＳＦＥＴ Ｍｂ３のソースは接地されている。なお、ＭＯＳＦＥＴ Ｍｂ３のソースドレイン間に示されている抵抗ｒ０は、実際の回路ではなく、仮想的に生じてしまうＭＯＳＦＥＴの出力抵抗を表している。
　また、電流源回路ＣＳ０乃至ＣＳＮ－１においても、ＭＯＳＦＥＴ Ｍ０乃至ＭＮ－１が設けられる。電流源回路ＣＳ０であれば、ＭＯＳＦＥＴ Ｓ０のソースは、ＭＯＳＦＥＴ Ｍ０のドレインに接続されており、ＭＯＳＦＥＴ Ｍ０のソースは接地されている。また、電流源回路ＣＳ１であれば、ＭＯＳＦＥＴ Ｓ１のソースは、ＭＯＳＦＥＴ Ｍ１のドレインに接続されており、ＭＯＳＦＥＴ Ｍ１のソースは接地されている。他の電流源回路ＣＳも同様である。ＭＯＳＦＥＴ Ｍ０及びＭ１のソースドレイン間に示されている抵抗ｒ０／２０，ｒ０／２１については、実際の回路ではなく、仮想的に生じてしまう抵抗を表している。このような抵抗も、電流の重みに応じて変化する。
　なお、ＭＯＳＦＥＴ Ｍｂ２及びＭｂ３のチャネル幅Ｗ／チャネル長Ｌを基準に、ＭＯＳＦＥＴ Ｍ０のチャネル幅／チャネル長は、２０Ｗ／Ｌとなっており、ＭＯＳＦＥＴ Ｍ１のチャネル幅／チャネル長は、２１Ｗ／Ｌとなっており、ＭＯＳＦＥＴ Ｍ２のチャネル幅／チャネル長は、２２Ｗ／Ｌとなっており、ＭＯＳＦＥＴ ＭＮ－１のチャネル幅／チャネル長は、２Ｎ－１Ｗ／Ｌとなる。このようにすることで、バイナリ型デジタルアナログ変換回路において、入力デジタル信号の各ビットの桁ｉに対応する電流２ｉ－１ＩＵを可能とする。
　このような構成例では、ＭＯＳＦＥＴ Ｍ０のドレイン側電圧Ｖ０やＭＯＳＦＥＴ Ｍ１のドレイン側電圧Ｖ１の変動が、出力電圧Ｖoutの変動となって、間接的にＭＯＳＦＥＴ Ｍｂ３のドレイン側電圧ＶＢの変動をもたらす。一方、ＭＯＳＦＥＴ Ｍｂ２のドレイン側電圧ＶＡは変動しないので、オペアンプＡ２で電圧ＶＢが電圧ＶＡと一致するようにバイアス電圧Ｖｂを生成する。これにより、電圧Ｖ０及びＶ１等も適切に調整されて、電圧Ｖoutの変動が抑制される。
　本構成例では、ＭＯＳＦＥＴを電流生成回路に用いているので、出力インピーダンスが高く、より出力歪みを抑制できるようになる。
　例えば、本構成例に従って１０ビットのデジタルアナログ回路をシミュレートした場合のＳＦＤＲ（Spurious Free Dynamic Range：単周波信号成分を印加した場合における歪成分との比）の測定結果（黒線）を図４に示す。本構成例では、ＳＦＤＲ（点線）は７７．８ｄＢ程度である。一方、特定の従来例（例えば特開平８－８８５２１号公報）のカレントミラーを用いたデジタルアナログ変換回路の場合の測定結果（灰色線。但し、一部のみしか見えない）の場合、ＳＦＤＲ（一点鎖線）は６７．６ｄＢ程度であり、本構成の方が改善されていることが分かる。
［実施の形態１の具体的構成例２］
　本構成例では、図５に示すように、電流生成回路の一例として抵抗を用いる。また、バイアス生成回路ＢＧ１には、オペアンプＡ２が用いられる。
　本構成例では、バイアス生成部ＢＧ０において、電流生成回路ＣＧＡとして抵抗ＲＳが設けられ、電流生成回路ＣＧＢとして抵抗ＲＳが設けられる。これらの抵抗については同じ抵抗値の抵抗である。基準電流Ｉrefが流れる抵抗ＲＳに生ずる電圧ＶＡが、オペアンプＡ２の正極側入力に印加され、他方の抵抗ＲＳに生ずる電圧ＶＢが、オペアンプＡ２の負極側入力に印加される。
　また、電流源回路ＣＳ０乃至ＣＳＮ－１においても、抵抗が設けられる。電流源回路ＣＳ０であれば、電流生成回路ＣＧ０としてＲＳ（＝ＲＳ／２０）と同じ抵抗が設けられ、電流源回路ＣＳ１であれば、電流生成回路ＣＧ１としてＲＳ／２１の抵抗が設けられ、電流源回路ＣＳＮ－１であれば、電流生成回路ＣＧＮ－１としてＲＳ／２Ｎ－１の抵抗が設けられる。
　このような構成例では、ＭＯＳＦＥＴ Ｓ０のソース側電圧Ｖ０やＭＯＳＦＥＴ Ｓ１のソース側電圧Ｖ１の変動が、出力電圧Ｖoutの変動となって、間接的にＭＯＳＦＥＴ Ｓｂのソース側電圧ＶＢの変動をもたらす。一方、基準電流Ｉrefが流れる抵抗に生ずる電圧ＶＡは変動しないので、オペアンプＡ２で電圧ＶＢが電圧ＶＡと一致するようにバイアス電圧Ｖｂを生成する。これにより、電圧Ｖ０及びＶ１等も適切に調整されて、電圧Ｖoutの変動が抑制される。
　本構成例では、抵抗を電流生成回路に用いているので、ＭＯＳＦＥＴによる１／ｆノイズの低減が可能であるが、ＭＯＳＦＥＴの場合よりも出力インピーダンスが低くなる。
［実施の形態１の変形例１］
　図２の例では、負荷ＲＬには、バイアス生成部ＢＧ０に流れるＩrefBも流れるので、出力電圧Ｖoutにオフセットが生じてしまう。例えば、図６に示すように、スイッチＳｗｂを負荷ＲＬに直接接続せずに、間に倍率１倍のアンプＡを導入することで、電流ＩrefBが負荷ＲＬが流れないようにして、出力電圧Ｖoutのオフセットを除去するようにしても良い。
［実施の形態１の変形例２］
　図２には、バイナリ型のデジタルアナログ変換回路を示したが、本実施の形態に従えば、ユーナリ型のデジタルアナログ変換回路も同様に構成できる。このユーナリ型のデジタルアナログ変換回路の分解能は（log２Ｎ）ビットであり、構成例を図７に示す。
　ユーナリ型の場合、電流源回路ＣＳ０乃至ＣＳＮ－１で流す電流は全て同じＩＵとなる。よって、ＭＯＳＦＥＴ Ｓｂ、ＭＯＳＦＥＴ Ｓ０乃至ＳＮ－１のチャネル幅／チャネル長は、全て同じになる。
　電流生成回路を抵抗で構成する場合も同じ抵抗値の抵抗で良い。また、電流生成回路をＭＯＳＦＥＴで構成する場合も同じＭＯＳＦＥＴで良い。
　このように、ユーナリ型でも、入力デジタル信号の状態とは無関係に出力電圧Ｖoutを検出する電流パスを含むバイアス生成部ＢＧ０が設けられる。
［実施の形態２］
　第１の実施の形態を差動方式に変形すると、例えば図８のようになる。
　本実施の形態に係る差動式のデジタルアナログ変換回路におけるバイアス生成部ＢＧ０は、出力電圧Ｖoutpを基に制御を行う電流生成回路ＣＧＡ及びＣＧＢとバイアス生成回路ＢＧ１とＭＯＳＦＥＴ Ｓｂ１とスイッチＳwb1との組み合わせと、出力電圧Ｖoutnに基づき制御を行う電流生成回路ＣＧＡ及びＣＧＣとバイアス生成回路ＢＧ２とＭＯＳＦＥＴ Ｓｂ２とスイッチＳwb2との組み合わせとを含む。バイアス生成回路ＢＧ１及びＢＧ２の１つの入力は、基準電流Ｉrefが流れる電流生成回路ＣＧＡに生ずる電圧で共通している。
　バイアス生成部ＢＧ０は、バイアス電圧Ｖｂ１を生成する系統では出力電圧Ｖoutpを参照して、その変動を抑制するようにバイアス電圧Ｖｂ１を生成する。このバイアス電圧Ｖｂ１は、出力電圧Ｖoutpのための負荷ＲＬに接続されるＭＯＳＦＥＴ Ｓ０等にも伝えられ、同様の調整を行う。また、バイアス電圧Ｖｂ２を生成する系統では出力電圧Ｖoutnを参照して、その変動を抑制するようにバイアス電圧Ｖｂ２を生成する。このバイアス電圧Ｖｂ２は、出力電圧Ｖoutnのための負荷ＲＬに接続されるＭＯＳＦＥＴ Ｓ０等にも伝えられ、同様の調整を行う。
　本実施の形態では、各電流源回路ＣＳは、ＭＯＳＦＥＴ Ｓと、電流生成回路ＣＧと、ＭＯＳＦＥＴに対して印加するバイアス電圧を入力デジタル信号の担当ビットの値に応じて切り替える２つのスイッチＴ２とを含む。なお、出力電圧Ｖoutpのための負荷ＲＬにＭＯＳＦＥＴ Ｓを接続するか、出力電圧Ｖoutnのための負荷ＲＬにＭＯＳＦＥＴ Ｓを接続するかを、入力デジタル信号の担当ビットに応じて切り替える２つのスイッチＴ１も設けられるが、これらも電流源回路ＣＳに含めるようにする場合もある。
　このように、電流生成回路ＣＧの電流を、入力デジタル信号の担当ビットに応じて、出力電圧Ｖoutpのための負荷ＲＬと、出力電圧Ｖoutnのための負荷ＲＬとに振り分けることで、出力電圧Ｖoutpと出力電圧Ｖoutnとが相補的に振幅し、その差分を出力信号Ｖoutとして出力するものである。
　より具体的には、電流源回路ＣＳ０において、ｂ０＝１（ｂ０バーが０）で、バイアス生成回路ＢＧ１のバイアス電圧Ｖｂ１をＭＯＳＦＥＴ Ｓ０のゲートに印加する場合には、スイッチＴ２０１がオンになり、ｂ０＝０（ｂ０バーが１）で、バイアス生成回路ＢＧ２のバイアス電圧Ｖｂ２をＭＯＳＦＥＴ Ｓ０のゲートに印加する場合には、スイッチＴ２００がオンになる。また、ｂ０＝１（ｂ０バーが０）となると、出力Ｖoutpのための負荷ＲＬにＭＯＳＦＥＴ Ｓ０のドレインを接続させるためにスイッチＴ１０１がオンになり、ｂ０＝０（ｂ０バーが１）となると、出力Ｖoutnのための負荷ＲＬにＭＯＳＦＥＴＳ０のドレインを接続させるためにスイッチＴ１００がオンになる。
　また、電流源回路ＣＳＮ－１において、ｂＮ－１＝１（ｂＮ－１バーが０）で、バイアス生成回路ＢＧ１のバイアス電圧Ｖｂ１をＭＯＳＦＥＴ ＳＮ－１のゲートに印加する場合には、スイッチＴ２(N-1)１がオンになり、ｂ０＝０（ｂ０バーが１）で、バイアス生成回路ＢＧ２のバイアス電圧Ｖｂ２をＭＯＳＦＥＴ ＳＮ－１のゲートに印加する場合には、スイッチＴ２(N-1)０がオンになる。また、ｂ０＝１（ｂ０バーが０）となると、出力Ｖoutpのための負荷ＲＬにＭＯＳＦＥＴ ＳＮ－１のドレインを接続させるためにスイッチＴ１(N-1)１がオンになり、ｂ０＝０（ｂ０バーが１）となると、出力Ｖoutnのための負荷ＲＬにＭＯＳＦＥＴ ＳＮ－１のドレインを接続させるためにスイッチＴ１(N-1)０がオンになる。
　このように各電流源回路ＣＳにおけるＭＯＳＦＥＴ Ｓと電流生成回路ＣＧとは、出力電圧Ｖoutpのための負荷ＲＬに接続される場合もあれば、出力電圧Ｖoutnのための負荷ＲＬに接続される場合もある。よって、このような構成を採用して、出力電圧Ｖoutpと出力電圧Ｖoutnとを別々に検知して独立して制御することで、出力電圧Ｖoutpの変動と出力電圧Ｖoutnの変動とをそれぞれ独立して抑制できるようになる。
　差動構成を採用することで、出力電圧Ｖoutpに関連するパスと出力電圧Ｖoutnに関連するパスとを分けているため、実効的にダイナミックレンジが２倍に拡大し、両方のパスに同相で重畳される雑音は除去できるといったメリットがある。また、このように、電流生成回路ＣＧの電流を、出力電圧Ｖoutp側とＶoutn側に振り分けるようなタイプであれば、差動構成により高速化が可能になる。
　なお、バイナリ型であるから、入力デジタル信号の担当ビットに応じて電流源回路ＣＳに流す電流には重みが付けられる。すなわち、電流源回路ＣＳ０は、基準電流ＩＵが流れる。また、電流源回路ＣＳＮ－１は、２Ｎ－１ＩＵの電流が流れる。また、ＭＯＳＦＥＴ Ｓｂ１及びＳｂ２とＭＯＳＦＥＴ Ｓ０とのチャネル幅Ｗ／チャネル長Ｌを基準にすると、ＭＯＳＦＥＴ ＳＮ－１のチャネル幅／チャネル長は、２Ｎ－１Ｗ／Ｌとなる。
［実施の形態３］
　第１の実施の形態を差動方式に変形する場合には、図９のような構成を採用してもよい。
　本実施の形態でも、第２の実施の形態における差動アナログデジタル変換回路と同様のバイアス生成部ＢＧ０が採用され、出力電圧Ｖoutpと出力電圧Ｖoutnとを独立して参照してバイアス電圧Ｖｂ１及びＶｂ２を独立に出力するようになっている。
　一方、本実施の形態に係る電流源回路ＣＳについては、第２の実施の形態における電流源回路ＣＳとは異なり、バイアス電圧Ｖｂ１が印加されるか又はオフにさせるための電圧Ｖoff（例えばグランド電位）が印加されるＭＯＳＦＥＴと、バイアス電圧Ｖｂ２が印加されるかオフにさせるための電圧Ｖoffが印加されるＭＯＳＦＥＴとを分けるようになっている。
　具体的には、電流源回路ＣＳ０については、電流生成回路ＣＧ０と、出力電圧Ｖoutpのための負荷ＲＬにドレインが接続されるＭＯＳＦＥＴ Ｓ０１のゲートにｂ０＝１であればバイアス電圧Ｖｂ１を印加させるスイッチＴ１０１と、ＭＯＳＦＥＴ Ｓ０１のゲートにｂ０＝０であれば電圧Ｖoffを印加させるスイッチＴ１００と、出力電圧Ｖoutnのための負荷ＲＬにドレインが接続されるＭＯＳＦＥＴ Ｓ００のゲートにｂ０＝０であればバイアス電圧Ｖｂ２を印加させるスイッチＴ２００と、ＭＯＳＦＥＴ Ｓ００のゲートにｂ０＝１であれば電圧Ｖoffを印加させるスイッチＴ２０１とを含む。ＭＯＳＦＥＴ Ｓ００及びＳ０１についても、電流源回路ＣＳ０に含める場合もある。また、ＭＯＳＦＥＴ Ｓ００及びＳ０１のソースは電流生成回路ＣＧ０に接続されている。このように、ＭＯＳＦＥＴ Ｓ０１は、バイアス電圧Ｖｂ１に応じた制御を行うだけではなく、電流生成回路ＣＧ０との導通と非導通を切り替える機能を有する。同様に、ＭＯＳＦＥＴ Ｓ００は、バイアス電圧Ｖｂ２に応じた制御を行うだけではなく、電流生成回路ＣＧ０との導通と非導通を切り替える機能を有する。
　また、電流源回路ＣＳＮ－１については、電流生成回路ＣＧＮ－１と、出力電圧Ｖoutpのための負荷ＲＬにドレインが接続されるＭＯＳＦＥＴ Ｓ(N-1)１のゲートにｂＮ－１＝１であればバイアス電圧Ｖｂ１を印加させるスイッチＴ１(N-1)１と、ＭＯＳＦＥＴ Ｓ(N-1)１のゲートにｂＮ－１＝０であれば電圧Ｖoffを印加させるスイッチＴ１(N-1)０と、出力電圧Ｖoutnのための負荷ＲＬにドレインが接続されるＭＯＳＦＥＴ Ｓ(N-1)０のゲートにｂＮ－１＝０であればバイアス電圧Ｖｂ２を印加させるスイッチＴ２(N-1)０と、ＭＯＳＦＥＴ Ｓ(N-1)０のゲートにｂＮ－１＝１であれば電圧Ｖoffを印加させるスイッチＴ２(N-1)１とを含む。ＭＯＳＦＥＴ Ｓ(N-1)０及びＳ(N-1)１についても、電流源回路ＣＳＮ－１に含める場合もある。また、ＭＯＳＦＥＴ Ｓ(N-1)０及びＳ(N-1)１のソースは電流生成回路ＣＧＮ－１に接続されている。このように、ＭＯＳＦＥＴ Ｓ(N-1)１は、バイアス電圧Ｖｂ１に応じた制御を行うだけではなく、電流生成回路ＣＧＮ－１との導通と非導通を切り替える機能を有する。同様に、ＭＯＳＦＥＴ Ｓ(N-1)０は、バイアス電圧Ｖｂ２に応じた制御を行うだけではなく、電流生成回路ＣＧＮ－１との導通と非導通を切り替える機能を有する。
　また、バイナリ型であるから、入力デジタル信号の担当ビットに応じて電流源回路ＣＳに流す電流には重みが付けられる。すなわち、電流源回路ＣＳ０は、基準電流ＩＵが流れる。また、電流源回路ＣＳＮ－１は、２Ｎ－１ＩＵが流れる。また、ＭＯＳＦＥＴ Ｓｂ１及びＳｂ２とＭＯＳＦＥＴ Ｓ００及びＳ０１とのチャネル幅Ｗ／チャネル長Ｌを基準にすると、ＭＯＳＦＥＴ Ｓ(N-1)０及びＳ(N-1)１のチャネル幅／チャネル長は、２Ｎ－１Ｗ／Ｌとなる。
　本実施の形態では、ＭＯＳＦＥＴ Ｓ００及びＳ０１乃至Ｓ(N-1)０及びＳ(N-1)１がオン又はオフするときの振幅がＶｂ１又はＶｂ２からＶoff間となって、第２の実施の形態より小さくなるので、スイッチング雑音の影響が小さくなり、結果としてデジタルアナログ変換回路の線形性が改善する。
［実施の形態４］
　上で述べたデジタルアナログ変換回路は、アナログデジタル変換回路に応用できる。図１０に本実施の形態に係るアナログデジタル変換回路を示す。本アナログデジタル変換回路は、第１の実施の形態におけるデジタルアナログ変換回路（ＤＡＣ）と、当該ＤＡＣの出力電流Ｉout（すなわちフィードバック電流ＩＦＢ）と入力電流Ｉｉｎとの差を入力とするループフィルタと、当該ループフィルタの出力を量子化する量子化器とを有する。量子化器の出力Ｄｏｕｔは、アナログデジタル変換回路の出力であり、ＤＡＣに対する入力でもある。
　なお、図１０に示したアナログデジタル変換回路は電流入力とも見えるが、図１１のように表せば、電圧入力とも見えるので、電圧入力であるか電流入力であるかは本質的ではない。図１１では、入力電圧Ｖｉｎが抵抗Ｒに対して印加されて、電流Ｉｉｎが流れるようになっており、抵抗Ｒの他端は、ループフィルタに含まれるオペアンプ（ＯＰアンプ）の負極側入力端子に接続される。ループフィルタは、このオペアンプと、キャパシタＣと、多段接続された積分器等とを含む。オペアンプの正極側入力端子は接地されており、キャパシタＣの一端及びＤＡＣの出力は、オペアンプの負極側入力端子に接続されており、キャパシタＣの他端はオペアンプの出力端子及び積分器等の入力に接続される。積分器等は、低ノイズ化のために導入されるものであり、ループフィルタの次数（すなわち段数）を大きくする。具体的には、図１１に示されている抵抗とオペアンプとキャパシタからなる積分器を多段で設けること等で得られる。但し、積分器等は存在しない場合もあり、その場合には１次のΣΔＡＤＣとなる。
　このようなアナログデジタル変換回路は、一般的に連続時間（Continuous Time）ΣΔＡＤＣ（Analog-to-Digital Converter）と呼ばれ、高分解能なＡＤＣを実現したい場合に度々用いられる。本アナログデジタル変換回路においては、量子化器で発生する量子化雑音をループフィルタで定義した所望帯域内において大幅に減衰させることができ、高分解能な出力Ｄｏｕｔが得られる。ただし、負帰還パスにあるＤＡＣにおける雑音や歪は、原理的に出力Ｄｏｕｔにおいて取り除くことができないため、高精度なＤＡＣを用いる。ＤＡＣの歪特性（すなわち線形性）については、上で述べたように、用いられる電流源回路の高出力インピーダンス化によってもたらされる。よって、第１の実施の形態に係るＤＡＣを連続時間ΣΔＡＤＣに用いることの効果は大きい。
［実施の形態５］
　第４の実施の形態を差動化すると、図１２に示すようになる。図１２で用いられるＤＡＣは、第２及び第３の実施の形態で示した差動式のデジタルアナログ変換回路である。ＤＡＣの出力電流Ｉoutpが、フィードバック電流ＩＦＢＰであり、出力電流Ｉoutnが、フィードバック電流ＩＦＢＮである。また、抵抗Ｒ１と抵抗Ｒ２の間に印加された入力電圧Ｖｉｎに応じて、抵抗Ｒ１には電流Ｉｉｎｐが流れ、抵抗Ｒ２には電流Ｉｉｎｎが流れる。ループフィルタは、差動アンプＡｍｐと、キャパシタＣ１及びＣ２と、多段接続された積分器等とを含む。抵抗Ｒ１の他端と、ＤＡＣの負極側の出力（すなわちフィードバック電流ＩＦＢＮの方）と、キャパシタＣ１の一端とは、差動アンプＡｍｐの負極側入力端子に接続され、キャパシタＣ１の他端は、差動アンプＡｍｐの正極側出力端子に接続される。また、抵抗Ｒ２の他端と、ＤＡＣの正側の出力（すなわちフィードバック電流ＩＦＢＰの方）と、キャパシタＣ２の一端とは、差動アンプＡｍｐの正極側入力端子に接続される。キャパシタＣ２の他端は、差動アンプＡｍｐの負極側出力端子に接続される。差動アンプＡｍｐの正極側出力及び負極側出力は、積分器等の入力にそれぞれ入力される。量子化器についても入力側は差動となっている。
　差動化により、ダイナミックレンジが倍増し、同相雑音を除去できるようになるなどの効果を得られる。
　以上、本発明の実施の形態について説明したが、本発明はこれらに限定されるものではない。例えば、ＮＭＯＳＦＥＴを用いる例を示したが、ＰＭＯＳＦＥＴを用いるようにしても良い。また、バイポーラトランジスタを用いるようにしても良い。また、上でも述べたように、本実施の形態によれば、バイナリ型のデジタルアナログ変換回路を、ユーナリ型に変更するのは容易である。第１の実施の形態について述べた具体的構成例や変形例については、差動式のデジタルアナログ変換回路及びそれを用いるアナログデジタル変換回路においても適用可能である。各実施の形態に記載された要素を任意に組み合わせることができ、その際にはその主旨から不要となる要素を削除するようにしても良い。
　以上述べた実施の形態をまとめると以下のようになる。
　本実施の形態に係るデジタルアナログ変換回路は、（Ａ）第１の電流生成回路（例えばＣＧ０乃至ＣＧＮ－１）と当該第１の電流生成回路に流す第１の電流を制御する第１のトランジスタ（例えばＳ０乃至ＳＮ－１）とを各々含み、第１の負荷（例えばＲＬ）に対する当該第１の電流の通電と非通電とを入力デジタル信号における担当ビットの値に応じて各々切り替える複数の電流源回路（例えばＣＳ０乃至ＣＳＮ－１）と、（Ｂ）制御回路（例えばＢＧ０）とを有する。そして、上記制御回路が、（ｂ１）第２の電流生成回路（例えばＣＧＢ）と、（ｂ２）上記負荷による第１の出力電圧が伝えられ、第２の電流生成回路に流す電流を制御する第２のトランジスタ（例えばＳｂ）と、（ｂ３）基準電流を流す第３の電流生成回路（例えばＣＧＡ）と、（ｂ４）第３の電流生成回路に生ずる第１の電圧と第１の出力電圧に応じて第２の電流生成回路に生ずる第２の電圧との関係に基づき、第１の出力電圧の変動を抑制するように、第２のトランジスタ及び各電流源回路内における第１のトランジスタに対するバイアス電圧を生成するバイアス生成回路（例えばＢＧ１）とを有する。
　出力電圧の非理想的な誤差としての変動は、各電流源回路における第１の電流生成回路に流れる電流の誤差に応じて生ずる。この出力電圧の変動は、第２の電流生成回路に生ずる第２の電圧の変動を間接的にもたらす。バイアス生成回路は、基準電流が流れる第３の電流生成回路に生ずる第１の電圧と上記第２の電圧との関係をモニタして、このような非理想的な誤差としての変動（すなわち同一の入力デジタル信号に対応する出力電圧の変動）を抑制するようにバイアス電圧を生成し、このバイアス電圧により第２のトランジスタ及び第１のトランジスタを制御する。特に、第２の電流生成回路と第２のトランジスタとによるパスを各電流源回路とは独立に設けて出力電圧に応じた第２の電圧を検出できるようにすることで、バイナリ型、ユーナリ型といった方式の違いや入力デジタル信号によって出力電圧の変動を適切に対応できないというような従来技術における問題を解決できるようになる。
　なお、上で述べた第１の電流生成回路と、第２の電流生成回路と、第３の電流生成回路とが、抵抗である場合もある。１／ｆノイズの低減ができる。また、上で述べた第１の電流生成回路と、第２の電流生成回路と、第３の電流生成回路とが、同一の電圧が印加される第３のトランジスタである場合もある。高出力インピーダンスとなる。
　さらに、上で述べたバイアス生成回路が、オペアンプである場合もある。簡易な構成で、適切なバイアス電圧を生成できる。
　実施の形態に係る差動式のデジタルアナログ変換回路は、（Ａ）上で述べたデジタルアナログ変換回路を含む。そして、複数の電流源回路の各々が、さらに、入力デジタル信号の反転信号である第２の入力デジタル信号の担当ビットの値に応じて、第２の負荷（例えばＲＬ）に対する上記第１の電流の通電と非通電とを切り替える。また、上で述べた制御回路が、（ｂ５）第４の電流生成回路（例えばＣＧＣ）と、（ｂ６）第２の負荷による第２の出力電圧が伝えられ、第４の電流生成回路に流す電流を制御する第３のトランジスタ（例えばＳｂ２）と、（ｂ７）第３の電流生成回路に生ずる第１の電圧と第２の出力電圧に応じて第４の電流生成回路に生ずる第３の電圧との関係に基づき、第２の出力電圧の変動を抑制するように、第３のトランジスタ及び各電流源回路に対する第２のバイアス電圧を出力する第２のバイアス生成回路（例えばＢＧ２）とをさらに有する。
　このように、正側の出力電圧（第１の出力電圧）と負側の出力電圧（第２の出力電圧）とを別々に検出して制御するので、精度良く出力歪みを抑制できるようになる。
　さらに、複数の電流源回路の各々において、第１のトランジスタに、入力デジタル信号に応じてバイアス電圧又は第２のバイアス電圧を印加するためのスイッチ（例えば、Ｔ２００及びＴ２０１乃至Ｔ２(N-1)０及びＴ２(N-1)１（図８））をさらに有するようにしても良い。例えば、第２の実施の形態のような構成になる。
　また、複数の電流源回路の各々における第１のトランジスタにより、負荷に対する上記第１の電流の通電と非通電とを入力デジタル信号における担当ビットの値に応じて切り替えるようにしてもよい。この場合、複数の電流源回路の各々が、第２のバイアス電圧に応じて第１の電流生成回路に流す第１の電流を制御する第４のトランジスタをさらに有しており、当該第４のトランジスタ（例えばＳ００乃至Ｓ(N-1)０）により、入力デジタル信号の反転信号である第２の入力デジタル信号の担当ビットの値に応じて、第２の負荷に対する上記第１の電流の通電と非通電とを切り替えるようにしても良い。例えば、第３の実施の形態（図９）のような構成になるので、スイッチング雑音の影響を抑制できるようになる。なお、第１のトランジスタによる切替は、例えば、第１の電流を導通させるために第１のトランジスタに第１のバイアス電圧を印加するためのスイッチ（例えば、Ｔ１０１乃至Ｔ１(N-1)１）と、上記第１の電流を非導通にさせるために第１のトランジスタに対してオフのためのバイアス電圧（例えばＶoff）を印加するためのスイッチ（例えば、Ｔ１００乃至Ｔ１(N-1)０）とを用いるようにしても良い。同様に、第２のトランジスタによる切替は、例えば、第１の電流を導通させるために第４のトランジスタに第２のバイアス電圧を印加するためのスイッチ（例えば、Ｔ２００乃至Ｔ１(N-1)０）と、上記第１の電流を非導通にさせるために第４のトランジスタに対してオフのためのバイアス電圧（例えばＶoff）を印加するためのスイッチ（例えば、Ｔ２０１乃至Ｔ２(N-1)１）とを用いるようにしても良い。
　また、実施の形態に係るアナログデジタル変換回路は、（Ａ）上で述べたデジタルアナログ変換回路と、（Ｂ）デジタルアナログ変換回路の出力と入力アナログ信号との差を入力とするループフィルタと、（Ｃ）ループフィルタの出力を量子化する量子化回路とを有する。そして、デジタルアナログ変換回路には、量子化回路の出力が入力デジタル信号として入力される。このようにすれば、高精度なアナログデジタル変換回路が構成できる。なお、差動式のアナログデジタル変換回路でも同様である。
　図に示した回路例は、一例に過ぎず、その回路例に限定されるものではなく、様々な変形が可能である。

Claims (8)

  1. 　第１の電流生成回路と当該第１の電流生成回路に流す第１の電流を制御する第１のトランジスタとを各々含み、第１の負荷に対する当該第１の電流の通電と非通電とを入力デジタル信号における担当ビットの値に応じて各々切り替える複数の電流源回路と、
    　制御回路と、
    　を有し、
    　前記制御回路が、
    　第２の電流生成回路と、
    　前記負荷による第１の出力電圧が伝えられ、前記第２の電流生成回路に流す電流を制御する第２のトランジスタと、
    　基準電流を流す第３の電流生成回路と、
    　前記第３の電流生成回路に生ずる第１の電圧と前記第１の出力電圧に応じて前記第２の電流生成回路に生ずる第２の電圧との関係に基づき、前記第１の出力電圧の変動を抑制するように、前記第２のトランジスタ及び各前記電流源回路内における前記第１のトランジスタに対する第１のバイアス電圧を生成するバイアス生成回路と、
    　を有するデジタルアナログ変換回路。
  2. 　前記第１の電流生成回路と、前記第２の電流生成回路と、前記第３の電流生成回路とが、抵抗である
    　ことを特徴とする請求項１記載のデジタルアナログ変換回路。
  3. 　前記第１の電流生成回路と、前記第２の電流生成回路と、前記第３の電流生成回路とが、同一の電圧が印加される第３のトランジスタである
    　ことを特徴とする請求項１記載のデジタルアナログ変換回路。
  4. 　前記バイアス生成回路が、オペアンプである
    　請求項１乃至３のいずれか１つ記載のデジタルアナログ変換回路。
  5. 　請求項１乃至４のいずれか１つ記載のデジタルアナログ変換回路を有し、
    　前記複数の電流源回路の各々が、さらに、
    　前記入力デジタル信号の反転信号である第２の入力デジタル信号の担当ビットの値に応じて、第２の負荷に対する前記第１の電流の通電と非通電とを切り替え、
    　前記制御回路が、
    　第４の電流生成回路と、
    　前記第２の負荷による第２の出力電圧が伝えられ、前記第４の電流生成回路に流す電流を制御する第３のトランジスタと、
    　前記第３の電流生成回路に生ずる第１の電圧と前記第２の出力電圧に応じて前記第４の電流生成回路に生ずる第３の電圧との関係に基づき、前記第２の出力電圧の変動を抑制するように、前記第３のトランジスタ及び各前記電流源回路に対する第２のバイアス電圧を生成する第２のバイアス生成回路と、
    　をさらに有する
    　デジタルアナログ変換回路。
  6. 　前記複数の電流源回路の各々において、
    　前記第１のトランジスタに、前記入力デジタル信号に応じて前記第１のバイアス電圧又は前記第２のバイアス電圧を印加するためのスイッチをさらに有する
    　請求項５記載のデジタルアナログ変換回路。
  7. 　前記複数の電流源回路の各々における前記第１のトランジスタにより、
    　前記第１の負荷に対する前記第１の電流の通電と非通電とを前記入力デジタル信号における担当ビットの値に応じて切り替えるようになっており、
    　前記複数の電流源回路の各々が、
    　前記第２のバイアス電圧に応じて前記第１の電流生成回路に流す前記第１の電流を制御する第４のトランジスタをさらに有しており、
    　前記第４のトランジスタにより、前記入力デジタル信号の反転信号である第２の入力デジタル信号の担当ビットの値に応じて、前記第２の負荷に対する前記第１の電流の通電と非通電とを切り替える
    　請求項５記載のデジタルアナログ変換回路。
  8. 　請求項１乃至７のいずれか１つ記載のデジタルアナログ変換回路と、
    　前記デジタルアナログ変換回路の出力と入力アナログ信号との差を入力とするループフィルタと、
    　前記ループフィルタの出力を量子化する量子化回路と、
    　を有し、
    　前記デジタルアナログ変換回路には、前記量子化回路の出力が前記入力デジタル信号として入力される
    　アナログデジタル変換回路。
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