WO2022176115A1 - 電圧設定回路、半導体集積回路および電圧設定方法 - Google Patents

電圧設定回路、半導体集積回路および電圧設定方法 Download PDF

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Definitions

  • the present invention relates to a voltage setting circuit, a semiconductor integrated circuit, and a voltage setting method for controlling electronic circuits.
  • Broadband electronic circuits eg, amplifier circuits, mixer circuits, etc.
  • a bias voltage hereinafter referred to as “bias”
  • optimum current the highest speed
  • the distributed amplifier circuit 51 Non-Patent Document 1
  • the bias dependence FIG. 9 of the transmission characteristic (S21) is obtained.
  • the current flowing through the transistor of each unit cell changes depending on the bias of Vb.
  • T. Jyo et al. "A 241-GHz-Bandwidth Distributed Amplifier with 10-dBm P1dB in 0.25- ⁇ m InP DHBT Technology," 2019 IEEE/MTT-S International Microwave Symposium (IMS), Boston, MA, USA, 2019 , pp. 1430-1433, doi: 10.1109/MWSYM.2019.8700975.
  • T. Jyo et al. "A DC to 194-GHz Distributed Mixer in 250-nm InP DHBT Technology," 2020 IEEE/MTT-S International Microwave Symposium (IMS), Los Angeles, CA, USA, 2020, pp. 771 -774, doi: 10.1109/IMS30576.2020.9223832.
  • the frequency sweep type measuring instrument required in the conventional method is generally expensive, so there is the problem of high introduction costs.
  • it is necessary to set the optimum bias for all circuits so there is a problem that it takes a long time to start using.
  • the optimal bias will also change, so there is the problem that the optimal bias must be reset each time the operating environment (temperature, etc.) of the core circuit changes. be.
  • a voltage setting circuit is a voltage setting circuit that supplies an optimum bias to a core circuit, comprising a first distributed voltage controlled oscillator and a second distributed voltage controlled oscillator. a voltage controlled oscillator; a frequency comparator for comparing oscillation frequencies of the first distributed voltage controlled oscillator and the second distributed voltage controlled oscillator; a frequency determination circuit for determining whether the oscillation frequency of the distributed voltage controlled oscillator is high or low; and a bias supplied to the first distributed voltage controlled oscillator and the second distributed voltage controlled oscillator according to the determination result.
  • a bias generator control circuit that determines the bias to be supplied and determines the bias when the oscillation frequency is inverted in level as the optimum bias; and the first distributed voltage controlled oscillator that generates the bias.
  • a bias generator for supplying the second distributed voltage controlled oscillator and for supplying the optimum bias to the core circuit, wherein the unit cell of the first distributed voltage controlled oscillator and the second distribution;
  • the configuration of the unit cell of the type voltage controlled oscillator is the same as that of the unit cell of the core circuit.
  • a voltage setting circuit is a voltage setting circuit that supplies an optimum bias to a core circuit, comprising a first distributed voltage controlled oscillator, a second distributed voltage controlled oscillator, and the first distributed voltage controlled oscillator.
  • a first current monitor that monitors current flowing through the power supply voltage of the distributed voltage controlled oscillator
  • a second current monitor that monitors current flowing through the power supply voltage of the second distributed voltage controlled oscillator
  • a third current monitor for monitoring the current flowing in the power supply voltage
  • a frequency comparator for comparing oscillation frequencies of the first distributed voltage controlled oscillator and the second distributed voltage controlled oscillator
  • a frequency determination circuit that determines whether the oscillation frequencies of the distributed voltage controlled oscillator and the second distributed voltage controlled oscillator are high or low
  • a bias that is supplied to the first distributed voltage controlled oscillator according to the determination result.
  • a bias generator control circuit that determines a bias to be supplied to the second distributed voltage controlled oscillator and controls the optimum bias to be supplied to the core circuit; and a bias generator control circuit that generates the bias and performs the first distributed voltage control.
  • a bias generator that supplies the oscillator and the second distributed voltage controlled oscillator, generates the optimum bias, and supplies the optimum bias to the core circuit; The optimum bias is adjusted based on the current value of the current monitor and the current value monitored by the second current monitor, and the unit cell of the first distributed voltage controlled oscillator and the second distributed voltage control unit cell.
  • the unit cell of the oscillator and the unit cell of the core circuit have the same transistor size.
  • a voltage setting method sets an optimum bias to the core circuit in a semiconductor integrated circuit comprising a first distributed voltage controlled oscillator, a second distributed voltage controlled oscillator, and a core circuit.
  • a voltage setting method comprising the step of supplying a first bias to the first distributed voltage controlled oscillator, and applying a second bias having a predetermined voltage difference from the bias to the second distributed voltage controlled oscillator. comparing the oscillation frequency of the first distributed voltage controlled oscillator with the oscillation frequency of the second distributed voltage controlled oscillator; and the oscillation frequency of the first distributed voltage controlled oscillator.
  • the oscillation frequency of the second distributed voltage controlled oscillator is higher than the oscillation frequency of the second distributed voltage controlled oscillator, increasing or decreasing a predetermined voltage to each of the first bias and the second bias; and increasing or decreasing the increased or decreased first bias. and the second bias to the first distributed voltage controlled oscillator and the second distributed voltage controlled oscillator, respectively; comparing the oscillation frequency of the first distributed voltage controlled oscillator and the oscillation frequency of the second distributed voltage controlled oscillator for each bias; and the increased or decreased first bias and second bias.
  • the oscillation frequency of the first distributed voltage controlled oscillator and the oscillation frequency of the second distributed voltage controlled oscillator are reversed, the voltage supplied to the second distributed voltage controlled oscillator determining a bias as said optimal bias.
  • a voltage setting method sets an optimum bias to the core circuit in a semiconductor integrated circuit comprising a first distributed voltage controlled oscillator, a second distributed voltage controlled oscillator, and a core circuit.
  • a voltage setting method comprising the step of supplying a first bias to the first distributed voltage controlled oscillator, and applying a second bias having a predetermined voltage difference from the bias to the second distributed voltage controlled oscillator. comparing the oscillation frequency of the first distributed voltage controlled oscillator with the oscillation frequency of the second distributed voltage controlled oscillator; and the oscillation frequency of the first distributed voltage controlled oscillator.
  • the oscillation frequency of the second distributed voltage controlled oscillator is higher than the oscillation frequency of the second distributed voltage controlled oscillator, increasing or decreasing a predetermined voltage to each of the first bias and the second bias; and increasing or decreasing the increased or decreased first bias. and the second bias to the first distributed voltage controlled oscillator and the second distributed voltage controlled oscillator, respectively; comparing the oscillation frequency of the first distributed voltage controlled oscillator and the oscillation frequency of the second distributed voltage controlled oscillator for each bias; and the increased or decreased first bias and second bias. a current flowing through the first distributed voltage controlled oscillator when the oscillation frequency of the first distributed voltage controlled oscillator and the oscillation frequency of the second distributed voltage controlled oscillator are reversed in each case; , a current flowing through the second distributed voltage-controlled oscillator; and determining a bias.
  • the present invention it is possible to provide a voltage setting circuit, a semiconductor integrated circuit, and a voltage setting method that can easily control the wideband operation of the core circuit.
  • FIG. 1 is a block diagram showing the configuration of a semiconductor integrated circuit according to the first embodiment of the invention.
  • FIG. 2A is a block diagram showing the configuration of the core circuit in the semiconductor integrated circuit according to the first embodiment of the invention.
  • FIG. 2B is a diagram showing element characteristics of a core circuit in the semiconductor integrated circuit according to the first embodiment of the present invention;
  • FIG. 3A is a block diagram showing the configuration of the distributed voltage controlled oscillator in the voltage setting circuit according to the first embodiment of the present invention.
  • FIG. 3B is a diagram showing element characteristics of the distributed voltage controlled oscillator in the voltage setting circuit according to the first embodiment of the present invention;
  • FIG. 4 is a flowchart for explaining the operation of the voltage setting circuit according to the first embodiment of the invention.
  • FIG. 5 is a block diagram showing an example of the configuration of the semiconductor integrated circuit according to the first embodiment of the invention.
  • FIG. 6 is a block diagram showing the configuration of a semiconductor integrated circuit according to the second embodiment of the invention.
  • FIG. 7 is a block diagram showing the configuration of a semiconductor integrated circuit according to the third embodiment of the invention.
  • FIG. 8 is a block diagram showing the configuration of a conventional distributed amplifier circuit.
  • FIG. 9 is a diagram showing element characteristics of a conventional distributed amplifier circuit.
  • FIG. 10 is a diagram for explaining a conventional voltage setting method.
  • FIG. 1 A voltage setting circuit and a semiconductor integrated circuit according to a first embodiment of the present invention will be described with reference to FIGS. 1 to 5.
  • FIG. 1 A voltage setting circuit and a semiconductor integrated circuit according to a first embodiment of the present invention will be described with reference to FIGS. 1 to 5.
  • FIG. 1 A voltage setting circuit and a semiconductor integrated circuit according to a first embodiment of the present invention will be described with reference to FIGS. 1 to 5.
  • FIG. 1 to 5 A voltage setting circuit and a semiconductor integrated circuit according to a first embodiment of the present invention will be described with reference to FIGS. 1 to 5.
  • a semiconductor integrated circuit 10 includes a voltage setting circuit 11 and a core circuit 12 to which the voltage setting circuit 11 is connected on the same chip 1, as shown in FIG.
  • the voltage setting circuit 11 includes two distributed voltage-controlled oscillators (hereinafter referred to as "VCOs”) 13_1 and 13_2, a frequency comparator 14, a frequency determination circuit 15, and a bias generator.
  • VCOs distributed voltage-controlled oscillators
  • a control circuit 16 and a bias generator 17 are provided.
  • a distributed amplifier circuit is used for the core circuit 12, as shown in FIG. 2A.
  • unit cells composed of transistor circuits are connected in parallel via transmission lines and terminated with 50 ⁇ .
  • a voltage Vb is applied to one of the terminated terminals, and in the semiconductor integrated circuit 10, a voltage Vb_opt optimized by the voltage setting circuit 11 is applied.
  • two transistors 123 and 124 are connected in series and connected to transmission line 122 .
  • One transistor (first transistor) 123 of the two transistors has a collector connected to the transmission line 122 at a contact point b on the output side, and Vcas1 is input to the base.
  • the other transistor (second transistor) 124 is connected to the transmission line 122 at the contact a on the side to which Vb is applied to the base, and the voltage VEE is supplied to the emitter.
  • the transmission line 122 has L, C, and R as an equivalent circuit.
  • FIG. 2B shows the bias dependence of the transmission characteristic (S21) in the core circuit (distributed amplifier circuit) 12.
  • FIG. 1 In the core circuit (distributed amplifier circuit) 12, the current flowing through the transistor of each unit cell changes due to the bias of Vb, and the frequency characteristic changes.
  • the bias (Vb) when the optimum current flows is hereinafter referred to as "optimum bias”.
  • the bias (Vb) is higher (126 in the figure) or lower (127 in the figure) than the optimum bias, the band becomes narrower and the frequency characteristic deteriorates.
  • the distributed VCO (1) 13_1 and VCO (2) 13_2 have the configuration shown in FIG. 3A, and unit cells and capacitors are connected in parallel via transmission lines.
  • the unit cells of the distributed VCO(1) 13_1 and VCO(2) 13_2 have the same configuration as the unit cell of the core circuit 12.
  • two transistors are connected in series in each unit cell and connected to a transmission line.
  • the collector is connected to the transmission lines 132_1 and 132_2 at a contact point b on the output side, and Vcas1 is input to the base.
  • the other transistors (second transistors) 134_1 and 134_2 are connected to the transmission lines 132_1 and 132_2 at the contacts a on the side to which Vb is applied to the bases, and the voltage VEE is supplied to the emitters.
  • the biases Vb1 and Vb2 are input to the distributed VCO (1) 13_1 and VCO (2) 13_2, and there is a voltage difference between the biases Vb1 and Vb2.
  • the frequency comparator 14 is composed of, for example, a Gilbert cell circuit. Outputs a signal that indicates the high or low frequency. For example, if the frequency of the VCO(1) 13_1 is high, the high voltage signal H is output, and if the frequency of the VCO(2) 13_2 is high, the low voltage signal L is output.
  • the frequency determination circuit 15 is composed of a digital processing circuit and determines whether the output of the frequency comparator 14 is H level or L level. As a result, it is determined whether the frequencies of the two signals input to the frequency comparator 14 are high or low.
  • the bias generator control circuit 16 determines the bias value generated by the bias generator 17 based on the determination result of the frequency determination circuit 15 and controls the bias generator 17 .
  • the bias generator 17 generates a bias and inputs it to each of the distributed VCO (1) 13_1 and VCO (2) 13_2. Also, an optimum bias is generated and supplied to the core circuit 12 .
  • the oscillation frequency of the distributed VCO (1) 13_1 and VCO (2) 13_2 is the highest when the optimum current flows through the transistors used in the distributed VCO (1) 13_1 and VCO (2) 13_2.
  • Optimal bias is detected using the following property.
  • the core circuit 12 can be operated in the widest band.
  • the present invention uses two distributed VCOs (VCO (1) 13_1 and VCO (2) 13_2) of the same configuration. However, a predetermined voltage difference is provided for the bias supplied to the two distributed VCO (1) 13_1 and VCO (2) 13_2. For example, when the bias Vb1 is set for the distributed VCO (1) 13_1 and the bias Vb2 is set for the distributed VCO (2) 13_2, a bias higher by 10 mV is set for Vb1.
  • biases Vb1 and Vb2 are supplied to two distributed VCOs, VCO(1) 13_1 and VCO(2) 13_2, respectively (step 201).
  • the frequency comparator 14 and the frequency determination circuit 15 compare the oscillation frequencies of the VCO(1) 13_1 and the VCO(2) 13_2 to determine whether or not the oscillation frequency of the VCO(1) 13_1 is higher. (step 202).
  • the bias generator control circuit 16 determines a voltage value obtained by adding a predetermined voltage (for example, 10 mV) to each of Vb1 and Vb2. 17 is controlled (step 203).
  • a predetermined voltage for example, 10 mV
  • the bias generator 17 supplies Vb1 and Vb2 to the VCO(1) 13_1 and VCO(2) 13_2 (step 204).
  • the frequency comparator 14 and the frequency determination circuit 15 again compare the oscillation frequencies of the VCO(1) 13_1 and the VCO(2) 13_2 to determine whether the oscillation frequency of the VCO(1) 13_1 is higher. is determined (step 205)
  • Vb2 determines Vb2 to be the optimum bias Vb_opt.
  • the bias when the oscillation frequencies of VCO(1) 13_1 and VCO(2) 13_2 are reversed is determined as the optimum bias Vb_opt (step 206).
  • step 202 if the frequency of VCO(1) 13_1 is not higher (if the frequency of VCO(1) 13_1 is lower, or if the oscillation frequency of VCO(1) 13_1 and VCO(2) 13_2 are equal), the bias generator control circuit 16 determines voltage values obtained by decreasing the predetermined voltages (for example, 10 mV) of Vb1 and Vb2, respectively, and controls the bias generator 17 (step 207).
  • the predetermined voltages for example, 10 mV
  • the bias generator 17 supplies Vb1 and Vb2 to the VCO(1) 13_1 and VCO(2) 13_2 (step 208).
  • the frequency comparator 14 and the frequency determination circuit 15 again compare the oscillation frequencies of the VCO(1) 13_1 and the VCO(2) 13_2 to determine whether the oscillation frequency of the VCO(1) 13_1 is higher. is determined (step 209).
  • Vb1 when the frequency of VCO (1) 13_1 is higher, Vb1 is determined as the optimum bias Vb_opt. In this way, the bias when the oscillation frequencies of VCO(1) 13_1 and VCO(2) 13_2 are reversed is determined as the optimum bias Vb_opt (step 210).
  • the VCO (1) 13_1 is supplied with a bias higher than that of the VCO (2) 13_2. good. Also, in step 202, the oscillation frequency of VCO (2) 13_2 may be used for determination.
  • the two distributed VCO(1) 13_1 and VCO(2) 13_2 are supplied with voltages with a predetermined voltage difference, and the output frequency is is determined, Vb1 and Vb2 are increased or decreased stepwise according to the determination result, and the bias that maximizes the oscillation frequency is detected.
  • This bias is determined as the optimum bias Vb_opt and supplied to the core circuit 12 .
  • the optimum voltage (bias) for the oscillator is obtained based on the difference in the output (frequency) of the two oscillators that are oscillated by applying different voltages. 12 can be controlled.
  • the voltage setting circuit it is possible to detect and set the optimum bias within the chip. , the core circuit can be operated in a wide band and the cost can be reduced.
  • the voltage setting circuit determines and controls the optimal bias of the core circuit by determining the optimal bias of the distributed voltage controlled oscillator (VCO) having the same unit cell as that of the core circuit. do.
  • VCO distributed voltage controlled oscillator
  • the distributed VCO it is desirable to place the distributed VCO at a position close to the core circuit. Since the element characteristics are non-uniform within the chip surface, shortening the distance between the elements can suppress the influence of the non-uniform distribution of the characteristics. As a result, it is possible to improve the setting accuracy of the optimum bias.
  • two distributed VCO (1) 13_1, VCO (2) 13_2, frequency comparator 14, frequency determination circuit 15, and bias generator are provided on same chip 1.
  • the present invention is not limited to this.
  • the frequency determination circuit 15, the bias generator control circuit 16, and the bias generator 17 do not have to be arranged on the same chip 1.
  • DC direct current
  • the semiconductor integrated circuit 30 includes a voltage setting circuit 31 and a voltage setting circuit 31 on different substrates, substrate (1) 2_1 and substrate (2) 2_2 on the same chip 1. and a core circuit 32 to which 31 connects.
  • a voltage setting circuit 31 and a voltage setting circuit 31 on different substrates substrate (1) 2_1 and substrate (2) 2_2 on the same chip 1.
  • a core circuit 32 to which 31 connects are the same as those of the first embodiment.
  • the decoupling capacitors 38_1 and 38_2 are desirably arranged near their respective power supply voltages (VEE). can.
  • the decoupling capacitor 38_3 is preferably arranged near the core circuit 32, and the shorter the distance between the decoupling capacitor 38_3 and the core circuit 32, the more noise can be reduced.
  • the voltage setting circuit 31 operates in the same manner as the operating process (FIG. 4) in the first embodiment.
  • the optimum bias can be easily detected and set, the core circuit can be operated in a wide band, cost and time can be reduced, and the influence of oscillator noise can be suppressed.
  • a voltage setting circuit and a semiconductor integrated circuit according to a third embodiment of the present invention will be described with reference to FIG.
  • a unit cell having the same configuration as that of the core circuit is used for the distributed VCO.
  • the voltage setting circuit 41 according to the present embodiment can cope with a case where it is difficult to use unit cells having the same configuration as the core circuit 42 for the distributed VCO(1) 43_1 and VCO(2) 43_2.
  • a semiconductor integrated circuit 40 includes a voltage setting circuit 41 and a core circuit to which the voltage setting circuit 41 is connected on the same chip 1, as in the first embodiment. 42, the voltage setting circuit 41 includes two distributed VCO (1) 43_1, VCO (2) 43_2, a frequency comparator 44, a frequency determination circuit 45, a bias generator control circuit 46, and a bias generation and a vessel 47 .
  • the semiconductor integrated circuit 40 includes current monitors 48_1, 48_2, and 48_3 having circuits for monitoring currents flowing in the power supply voltages of the VCO(1) 43_1, the VCO(2) 43_2, and the core circuit 42, respectively.
  • the transistor size (emitter length) in the VCO (1) 43_1 and the VCO (2) 43_2 and the transistor size (emitter length) in the core circuit 42 are the same.
  • the biases of Vb1 and Vb2 are increased or decreased stepwise, and the oscillation frequencies of VCO(1) 43_1 and VCO(2) 43_2 are compared to determine whether the oscillation frequencies of the two are higher or lower.
  • the bias when is reversed is determined as the optimum bias.
  • the bias that maximizes the oscillation frequency is detected as the optimum bias.
  • current monitors 48_1 and 48_2 monitor the currents (optimum currents) at the optimum biases in VCO(1) 43_1 and VCO(2) 43_2.
  • the optimum current in the core circuit 42 is determined based on the optimum currents in the VCO(1) 43_1 and VCO(2) 43_2.
  • the optimum current in the core circuit 42 for example, either one of the optimum currents in the VCO(1) 43_1 and the VCO(2) 43_2 may be used, or the average current value of both may be used.
  • the optimum current of the core circuit N ⁇ VCO(1) 43_1 or VCO(2 ) 43_2.
  • the optimum current of the core circuit 6 ⁇ VCO(1) 43_1 or VCO(2 ) 43_2.
  • the current flowing through the core circuit 42 is monitored by the current monitor 48_3 of the core circuit 42, and the bias is adjusted so that the above-mentioned optimum current of the core circuit 42 flows through the core circuit 42 (the bias that provides the optimum current is is the optimum bias Vb_opt).
  • the optimum current of the core circuit can be easily set without using a unit cell having the same configuration as that of the core circuit in the distributed VCO, and the core circuit can be operated in a wide band. It is possible.
  • the distributed VCO at a position close to the core circuit.
  • the frequency determination circuit, the bias generator control circuit, and the bias generator need not be arranged on the same chip as in the first embodiment.
  • different substrates, substrate (1) and substrate (2), on the same chip each have a voltage setting circuit and a voltage setting circuit.
  • a connecting core circuit may also be provided.
  • the power consumption of the two distributed VCOs, the frequency comparator, and the frequency magnitude determination circuit is turned off. Power reduction and core circuit noise reduction are possible.
  • a unit cell may have a configuration using one transistor or a configuration using a plurality of transistors, an oscillator circuit may be configured, and the distributed VCO of the voltage setting circuit and the core circuit may have the same configuration.
  • the present invention in the configuration of the voltage setting circuit and the semiconductor integrated circuit, the voltage setting method, and the like, examples of the structure, dimensions, materials, etc. of each component are shown, but the present invention is not limited to this. Any effective voltage setting circuit, semiconductor integrated circuit, and voltage setting method may be used.
  • the present invention can be applied to electronic circuits of equipment and devices used for optical communication, wireless communication, radar sensing, etc.

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Abstract

本発明の電圧設定回路（１１）は、第１の分布型電圧制御発振器（１３＿１）と第２の分布型電圧制御発振器（１３＿２）との発振周波数を比較する周波数比較器（１４）と、第１の分布型電圧制御発振器（１３＿１）と第２の分布型電圧制御発振器（１３＿２）との発振周波数の高低を判定する周波数判定回路（１５）とを備え、判定結果に応じて、第１の分布型電圧制御発振器（１３＿１）に供給するバイアスと第２の分布型電圧制御発振器（１３＿２）に供給するバイアスを決定し、発振周波数の高低が反転するときのバイアスを最適バイアスとして決定し、最適バイアスをコア回路に供給する。　これにより、本発明は、コア回路の広帯域での動作を容易に制御できる電圧設定回路、半導体集積回路および電圧設定方法を提供できる。

Description

電圧設定回路、半導体集積回路および電圧設定方法
　本発明は、電子回路を制御する電圧設定回路、半導体集積回路および電圧設定方法に関する。
　光通信、無線通信、レーダー・センシング等の様々な分野で広帯域な電子回路（例：増幅器回路、ミキサ回路等）が必要である。バイポーラトランジスタを用いて広帯域な回路を設計する場合、コア回路内の各トランジスタが最も高速に動作する電流（以下、「最適電流」という。）となるように、バイアス電圧（以下、「バイアス」という。）を与える必要がある。例えば、コア回路として図８に示す分布型の増幅器回路５１（非特許文献１）を用いた場合、透過特性（Ｓ２１）のバイアス依存性（図９）が得られる。本回路の例では、Ｖｂのバイアスによって各単位セルのトランジスタに流れる電流が変化する。Ｖｂ＝－１．４５Ｖにおいて最適電流が流れ、帯域が最も広い（図中、５１１）。バイアス（Ｖｂ）がこのバイアスより高いとき（図中、５１２）及び低いとき（図中、５１３）、周波数特性が劣化することを確認される。
　一方、製造後の回路はプロセスや電圧、温度等の様々なばらつきによる影響を受けるため、最適バイアスは設計時の値から外れることが多い。そのため、実際に使用するたびに、バイアスを調整し最適な値に設定する必要がある。従来、最適バイアスの検出および設定を行う方法として、図１０に示すように、ＶＮＡのような周波数掃引型測定器６１を用いて周波数特性をモニタリングし、帯域が最も広くなるようにバイアス生成器６５から出力されるバイアスを調整し、コア回路６２に設定していた（非特許文献１、２）。
T. Jyo et al., "A 241-GHz-Bandwidth Distributed Amplifier with 10-dBm P1dB in 0.25-μm InP DHBT Technology," 2019 IEEE/MTT-S International Microwave Symposium (IMS), Boston, MA, USA, 2019, pp. 1430-1433, doi: 10.1109/MWSYM.2019.8700975. T. Jyo et al., "A DC to 194-GHz Distributed Mixer in 250-nm InP DHBT Technology," 2020 IEEE/MTT-S International Microwave Symposium (IMS), Los Angeles, CA, USA, 2020, pp. 771-774, doi: 10.1109/IMS30576.2020.9223832.
　しかしながら、従来の方法で必要な周波数掃引型測定器は一般的に高価なため、導入するためのコストが高くなるという課題ある。また、多数のコア回路を使用する場合、全回路に対して最適バイアスを設定する必要があるため、使用開始できるまでに長時間を要するという課題がある。さらに、コア回路の使用環境（温度等）が変化した場合、最適バイアスも変化するため、コア回路の使用環境（温度等）が変化するたびに、最適バイアスを設定し直す必要があるという課題がある。
　上述したような課題を解決するために、本発明に係る電圧設定回路は、コア回路に最適バイアスを供給する電圧設定回路であって、第１の分布型電圧制御発振器と、第２の分布型電圧制御発振器と、前記第１の分布型電圧制御発振器と前記第２の分布型電圧制御発振器との発振周波数を比較する周波数比較器と、前記第１の分布型電圧制御発振器と前記第２の分布型電圧制御発振器との発振周波数の高低を判定する周波数判定回路と、前記判定結果に応じて、前記第１の分布型電圧制御発振器に供給するバイアスと前記第２の分布型電圧制御発振器に供給するバイアスを決定し、前記発振周波数の高低が反転するときの前記バイアスを前記最適バイアスとして決定するバイアス生成器制御回路と、前記バイアスを生成して、前記第１の分布型電圧制御発振器と前記第２の分布型電圧制御発振器とに供給し、前記最適バイアスを前記コア回路に供給するバイアス生成器とを備え、前記第１の分布型電圧制御発振器の単位セルと、前記第２の分布型電圧制御発振器の単位セルとの構成が、前記コア回路の単位セルの構成と同じであることを特徴とする。
　また、本発明に係る電圧設定回路は、コア回路に最適バイアスを供給する電圧設定回路であって、第１の分布型電圧制御発振器と、第２の分布型電圧制御発振器と、前記第１の分布型電圧制御発振器の電源電圧に流れる電流をモニタリングする第１の電流モニタと、前記第２の分布型電圧制御発振器の電源電圧に流れる電流をモニタリングする第２の電流モニタと、前記コア回路の電源電圧に流れる電流をモニタリングする第３の電流モニタと、前記第１の分布型電圧制御発振器と前記第２の分布型電圧制御発振器との発振周波数を比較する周波数比較器と、前記第１の分布型電圧制御発振器と前記第２の分布型電圧制御発振器との発振周波数の高低を判定する周波数判定回路と、前記判定結果に応じて、前記第１の分布型電圧制御発振器に供給するバイアスと前記第２の分布型電圧制御発振器に供給するバイアスを決定し、前記コア回路に供給する前記最適バイアスを制御するバイアス生成器制御回路と、前記バイアスを生成して前記第１の分布型電圧制御発振器と前記第２の分布型電圧制御発振器とに供給し、前記最適バイアスを生成して前記コア回路に供給するバイアス生成器とを備え、前記発振周波数の高低が反転するときの前記第１の電流モニタの電流値と前記第２の電流モニタでモニタリングされる電流値に基づき、前記最適バイアスが調整され、前記第１の分布型電圧制御発振器の単位セルと、前記第２の分布型電圧制御発振器の単位セルと、前記コア回路の単位セルにおけるトランジスタのサイズが同じであることを特徴とする。
　また、本発明に係る電圧設定方法は、第１の分布型電圧制御発振器と、第２の分布型電圧制御発振器と、コア回路とを備える半導体集積回路において、前記コア回路に最適バイアスを設定する電圧設定方法であって、前記第１の分布型電圧制御発振器に第１のバイアスを供給するステップと、前記第２の分布型電圧制御発振器に前記バイアスと所定の電圧差を有する第２のバイアスを供給するステップと、前記第１の分布型電圧制御発振器の発振周波数と前記第２の分布型電圧制御発振器の発振周波数とを比較するステップと、前記第１の分布型電圧制御発振器の発振周波数が、前記第２の分布型電圧制御発振器の発振周波数より高い場合に、前記第１のバイアスと前記第２のバイアスそれぞれに所定の電圧を増減するステップと、前記増減された前記第１のバイアスと前記第２のバイアスそれぞれを、前記第１の分布型電圧制御発振器と、前記第２の分布型電圧制御発振器それぞれに供給するステップと、前記増減された前記第１のバイアスと前記第２のバイアスそれぞれにおける前記第１の分布型電圧制御発振器の発振周波数と前記第２の分布型電圧制御発振器の発振周波数とを比較するステップと、前記増減された前記第１のバイアスと前記第２のバイアスそれぞれにおける前記第１の分布型電圧制御発振器の発振周波数と、前記第２の分布型電圧制御発振器の発振周波数との高低が反転するときに、前記第２の分布型電圧制御発振器に供給されたバイアスを前記最適バイアスと決定するステップとを備える。
　また、本発明に係る電圧設定方法は、第１の分布型電圧制御発振器と、第２の分布型電圧制御発振器と、コア回路とを備える半導体集積回路において、前記コア回路に最適バイアスを設定する電圧設定方法であって、前記第１の分布型電圧制御発振器に第１のバイアスを供給するステップと、前記第２の分布型電圧制御発振器に前記バイアスと所定の電圧差を有する第２のバイアスを供給するステップと、前記第１の分布型電圧制御発振器の発振周波数と前記第２の分布型電圧制御発振器の発振周波数とを比較するステップと、前記第１の分布型電圧制御発振器の発振周波数が、前記第２の分布型電圧制御発振器の発振周波数より高い場合に、前記第１のバイアスと前記第２のバイアスそれぞれに所定の電圧を増減するステップと、前記増減された前記第１のバイアスと前記第２のバイアスそれぞれを、前記第１の分布型電圧制御発振器と、前記第２の分布型電圧制御発振器それぞれに供給するステップと、前記増減された前記第１のバイアスと前記第２のバイアスそれぞれにおける前記第１の分布型電圧制御発振器の発振周波数と前記第２の分布型電圧制御発振器の発振周波数とを比較するステップと、前記増減された前記第１のバイアスと前記第２のバイアスそれぞれにおける前記第１の分布型電圧制御発振器の発振周波数と、前記第２の分布型電圧制御発振器の発振周波数との高低が反転するときに、前記第１の分布型電圧制御発振器に流れる電流と、前記第２の分布型電圧制御発振器に流れる電流とをモニタリングするステップと、前記モニタリングされる電流値に基づき決定される電流値が前記コア回路に流れるように、前記コア回路に供給する前記最適バイアスを決定するステップとを備える。
　本発明によれば、コア回路の広帯域での動作を容易に制御できる電圧設定回路、半導体集積回路および電圧設定方法を提供できる。
図１は、本発明の第１の実施の形態に係る半導体集積回路の構成を示すブロック図である。 図２Ａは、本発明の第１の実施の形態に係る半導体集積回路におけるコア回路の構成を示すブロック図である。 図２Ｂは、本発明の第１の実施の形態に係る半導体集積回路におけるコア回路の素子特性を示す図である。 図３Ａは、本発明の第１の実施の形態に係る電圧設定回路における分布型電圧制御発振器の構成を示すブロック図である。 図３Ｂは、本発明の第１の実施の形態に係る電圧設定回路における分布型電圧制御発振器の素子特性を示す図である。 図４は、本発明の第１の実施の形態に係る電圧設定回路の動作を説明するためのフローチャート図である。 図５は、本発明の第１の実施の形態に係る半導体集積回路の構成の一例を示すブロック図である。 図６は、本発明の第２の実施の形態に係る半導体集積回路の構成を示すブロック図である。 図７は、本発明の第３の実施の形態に係る半導体集積回路の構成を示すブロック図である。 図８は、従来の分布型増幅器回路の構成を示すブロック図である。 図９は、従来の分布型増幅器回路の素子特性を示す図である。 図１０は、従来の電圧設定方法を説明するための図である。
＜第１の実施の形態＞
　本発明の第１の実施の形態に係る電圧設定回路および半導体集積回路について、図１～図５を参照して説明する。
＜半導体集積回路と電圧設定回路の構成＞
　本実施の形態に係る半導体集積回路１０は、図１に示すように、同一チップ１上に、電圧設定回路１１と、電圧設定回路１１が接続するコア回路１２とを備える。
　電圧設定回路１１は、２つの分布型（ｄｉｓｔｒｉｂｕｔｅｄ）電圧制御発振器（Ｖｏｌｔａｇｅ－ｃｏｎｔｒｏｌｌｅｄ　ｏｓｃｉｌｌａｔｏｒ、　以下、「ＶＣＯ」という。）１３＿１、１３＿２と、周波数比較器１４と、周波数判定回路１５と、バイアス生成器制御回路１６と、バイアス生成器１７とを備える。
　コア回路１２には、図２Ａに示すように、分布型増幅器回路を用いる。分布型増幅器回路において、トランジスタ回路より構成される単位セルが伝送線路を介して並列に接続され、５０Ωで終端化される。終端化される一方の端子に電圧Ｖｂが印加され、半導体集積回路１０では、電圧設定回路１１により最適化された電圧Ｖｂ＿ｏｐｔが印加される。
　コア回路１２の単位セルでは、２つのトランジスタ１２３、１２４が直列に接続され、伝送線路１２２と接続される。２つのトランジスタの一方のトランジスタ（第１のトランジスタ）１２３では、コレクタが出力側の接点ｂで伝送線路１２２と接続し、ベースにＶｃａｓ１が入力される。他方のトランジスタ（第２のトランジスタ）１２４では、ベースにＶｂが印加される側の接点ａで伝送線路１２２と接続し、エミッタに電圧ＶＥＥが供給される。
　コア回路１２において、等価回路として伝送線路１２２がＬ、Ｃ、Ｒを有する。
　図２Ｂに、コア回路（分布型増幅器回路）１２における透過特性（Ｓ２１）のバイアス依存性を示す。コア回路（分布型増幅器回路）１２では、Ｖｂのバイアスによって各単位セルのトランジスタに流れる電流が変化し、周波数特性が変化する。Ｖｂ＝－１．４５Ｖにおいて最適電流が流れ、帯域が最も広い（図中、１２５）。以下、最適電流が流れるときのバイアス（Ｖｂ）を「最適バイアス」という。バイアス（Ｖｂ）が最適バイアスより高いとき（図中、１２６）及び低いとき（図中、１２７）には、帯域が狭くなり周波数特性が劣化する。
　分布型ＶＣＯ（１）１３＿１、ＶＣＯ（２）１３＿２は、図３Ａに示す構成を有し、単位セルとコンデンサが伝送線路を介して並列に接続される。分布型ＶＣＯ（１）１３＿１、ＶＣＯ（２）１３＿２の単位セルは、コア回路１２の単位セルと同じ構成を有する。
　分布型ＶＣＯ（１）１３＿１、ＶＣＯ（２）１３＿２の単位セルでは、それぞれの単位セルで２つのトランジスタが直列に接続され、伝送線路と接続される。２つのトランジスタの一方のトランジスタ（第１のトランジスタ）１３３＿１、１３３＿２では、コレクタが出力側の接点ｂで伝送線路１３２＿１、１３２＿２と接続し、ベースにＶｃａｓ１が入力される。他方のトランジスタ（第２のトランジスタ）１３４＿１、１３４＿２では、ベースにＶｂが印加される側の接点ａで伝送線路１３２＿１、１３２＿２と接続し、エミッタに電圧ＶＥＥが供給される。
　図３Ｂに、ＶＣＯ（１）１３＿１とＶＣＯ（２）１３＿２に用いられた分布型ＶＣＯの発振周波数のバイアス依存性を示す。Ｖｂ＝－１．４５Ｖでトランジスタに最適電流が流れ、発振周波数が最大となる。
　分布型ＶＣＯ（１）１３＿１、ＶＣＯ（２）１３＿２には、バイアスＶｂ１、Ｖｂ２が入力され、バイアスＶｂ１とＶｂ２との間に電圧差を有する。
　周波数比較器１４は、例えば、ギルバードセル回路により構成される。周波数の高低を示す信号を出力する。例えば、ＶＣＯ（１）１３＿１の周波数が高ければ高電圧信号Ｈ、ＶＣＯ（２）１３＿２の周波数が高ければ低電圧信号Ｌを出力する。
　周波数判定回路１５は、デジタル処理回路により構成され、周波数比較器１４の出力がＨレベルとＬレベルいずれかを判定する。その結果、周波数比較器１４に入力された２つの信号の周波数の高低が判定される。
　バイアス生成器制御回路１６は、周波数判定回路１５の判定結果に基づき、バイアス生成器１７で生成するバイアス値を決定して、バイアス生成器１７を制御する。
　バイアス生成器１７は、バイアスを生成して、分布型ＶＣＯ（１）１３＿１、ＶＣＯ（２）１３＿２それぞれに入力する。また、最適バイアスを生成して、コア回路１２に供給する。
＜電圧設定回路の動作＞
　本実施の形態に係る電圧設定回路１１の動作を、以下に説明する。
　本発明では分布型ＶＣＯ（１）１３＿１、ＶＣＯ（２）１３＿２内で使用されるトランジスタに最適電流が流れている時に、分布型ＶＣＯ（１）１３＿１、ＶＣＯ（２）１３＿２の発振周波数が最も高くなる性質を用いて最適バイアスの検出を行う。
　図３Ｂに示すＶＣＯ（１）１３＿１、ＶＣＯ（２）１３＿２の発振周波数のバイアス依存性では、Ｖｂ＝－１．４５Ｖでトランジスタに最適電流が流れ、発振周波数が最大となる。このバイアス（Ｖｂ＝－１．４５Ｖ）は、図２Ｂに示すように、コア回路（分布型増幅器回路）１２が最も広帯域の周波数特性を示すバイアスと一致する。
　したがって、コア回路１２と同じ単位セルを有する分布型ＶＣＯ（１）１３＿１、ＶＣＯ（２）１３＿２の発振周波数が最大となる最適バイアスを検出して、この最適バイアスをコア回路１２のバイアスとして設定すれば、コア回路１２を最も広帯域に動作させることができる。
　電圧設定回路１１において、最適バイアスを検出するために、本発明では同じ構成の分布型ＶＣＯを２つ（ＶＣＯ（１）１３＿１とＶＣＯ（２）１３＿２）を用いる。ただし２つの分布型ＶＣＯ（１）１３＿１、ＶＣＯ（２）１３＿２に供給するバイアスには所定の電圧差を設ける。例えば、分布型ＶＣＯ（１）１３＿１にバイアスＶｂ１、分布型ＶＣＯ（２）１３＿２にバイアスＶｂ２と設定するとき、Ｖｂ１の方に１０ｍＶだけ高いバイアスを設定する。
　電圧設定回路１１の動作プロセスの一例を、図４に示すフローチャート図を参照して説明する。
　初めに、２つの分布型ＶＣＯ、ＶＣＯ（１）１３＿１とＶＣＯ（２）１３＿２それぞれにバイアスＶｂ１、Ｖｂ２（初期バイアス）が供給される（ステップ２０１）。
　次に、周波数比較器１４と周波数判定回路１５で、ＶＣＯ（１）１３＿１とＶＣＯ（２）１３＿２とで発振周波数が比較され、ＶＣＯ（１）１３＿１の発振周波数の方が高いか否かが判定される（ステップ２０２）。
　次に、ＶＣＯ（１）１３＿１の周波数の方が高い場合には、バイアス生成器制御回路１６で、Ｖｂ１とＶｂ２それぞれ所定の電圧（例えば、１０ｍＶ）を加えた電圧値が決定され、バイアス生成器１７が制御される（ステップ２０３）。
　次に、バイアス生成器１７により、ＶＣＯ（１）１３＿１とＶＣＯ（２）１３＿２にＶｂ１とＶｂ２が供給される（ステップ２０４）。
　次に、再度、周波数比較器１４と周波数判定回路１５で、ＶＣＯ（１）１３＿１とＶＣＯ（２）１３＿２とで発振周波数が比較され、ＶＣＯ（１）１３＿１の発振周波数の方が高いか否かが判定される（ステップ２０５）
　その結果、ＶＣＯ（１）１３＿１の周波数の方が高い場合には、ステップ２０３に戻り、再度、Ｖｂ１とＶｂ２それぞれ所定の電圧を加えた電圧値が決定され、同様のステップが繰り返される。
　一方、ＶＣＯ（１）１３＿１の周波数の方が高くない場合、すなわちＶＣＯ（１）１３＿１の周波数の方が低い場合、またはＶＣＯ（１）１３＿１とＶＣＯ（２）１３＿２との発振周波数が等しい場合には、Ｖｂ２を最適バイアスＶｂ＿ｏｐｔに決定する。このように、ＶＣＯ（１）１３＿１とＶＣＯ（２）１３＿２との発振周波数の高低が反転するときのバイアスを、最適バイアスＶｂ＿ｏｐｔに決定する（ステップ２０６）。
　また、上記ステップ２０２で、ＶＣＯ（１）１３＿１の周波数の方が高くない場合（ＶＣＯ（１）１３＿１の周波数の方が低い場合、またはＶＣＯ（１）１３＿１とＶＣＯ（２）１３＿２との発振周波数が等しい場合）には、バイアス生成器制御回路１６で、Ｖｂ１とＶｂ２それぞれ所定の電圧（例えば、１０ｍＶ）を減少させた電圧値が決定され、バイアス生成器１７が制御される（ステップ２０７）。
　次に、バイアス生成器１７により、ＶＣＯ（１）１３＿１とＶＣＯ（２）１３＿２にＶｂ１とＶｂ２が供給される（ステップ２０８）。
　次に、再度、周波数比較器１４と周波数判定回路１５で、ＶＣＯ（１）１３＿１とＶＣＯ（２）１３＿２とで発振周波数が比較され、ＶＣＯ（１）１３＿１の発振周波数の方が高いか否かが判定される（ステップ２０９）。
　その結果、ＶＣＯ（１）１３＿１の周波数の方が高くない場合（ＶＣＯ（１）１３＿１の周波数の方が低い場合、またはＶＣＯ（１）１３＿１とＶＣＯ（２）１３＿２との発振周波数が等しい場合）には、ステップ２０７に戻り、再度、Ｖｂ１とＶｂ２それぞれ所定の電圧を減少させた電圧値が決定され、同様のステップが繰り返される。
　一方、ＶＣＯ（１）１３＿１の周波数の方が高い場合には、Ｖｂ１を最適バイアスＶｂ＿ｏｐｔに決定する。このように、ＶＣＯ（１）１３＿１とＶＣＯ（２）１３＿２との発振周波数の高低が反転するときのバイアスを、最適バイアスＶｂ＿ｏｐｔに決定する（ステップ２１０）。
　最後に、上述の通り決定された最適バイアスＶｂ＿ｏｐｔがコア回路１２に供給される。
　本実施の形態では、ＶＣＯ（１）１３＿１にＶＣＯ（２）１３＿２よりも高いバイアスを供給する例を示したが、ＶＣＯ（２）１３＿２にＶＣＯ（１）１３＿１よりも高いバイアスを供給してもよい。また、ステップ２０２でＶＣＯ（２）１３＿２の発振周波数を用いて判定してもよい。
　このように、本実施の形態に係る電圧設定回路１１では、２つの分布型ＶＣＯ（１）１３＿１、ＶＣＯ（２）１３＿２それぞれに所定の電圧差を設けて電圧を供給して、出力される周波数の高低を判定し、この判定結果に応じて、Ｖｂ１とＶｂ２を段階的に増加または減少させ、発振周波数が極大となるバイアスを検出する。このバイアスを最適バイアスＶｂ＿ｏｐｔに決定して、コア回路１２に供給する。
　以上のように、異なる電圧を印加して発振させる２つの発振器の出力（周波数）差に基づいて発振器の最適電圧（バイアス）を取得して、この最適電圧により発振器と同じ単位セルからなるコア回路１２を制御できる。
　本実施の形態に係る電圧設定回路によれば、最適バイアスの検出および設定をチップ内で閉じて行うことが可能になるため、周波数掃引型測定器を用いる必要がなくなり、容易に最適バイアスの検出と設定を行い、コア回路を広帯域に動作でき、コストを削減できる。
　また、最適バイアスが自動で検出され設定されるので、多数の回路を用いる場合や使用環境が変化する場合に、回路を動作させるたびに周波数特性を測定する必要がなくなり、回路の使用開始までに要する時間を大幅に削減可能である。
　このように、本実施の形態に係る電圧設定回路は、コア回路と同じ単位セルを有する分布型電圧制御発振器（ＶＣＯ）の最適バイアスを決定することにより、コア回路の最適バイアスを決定して制御する。
　本実施の形態に係る電圧設定回路および半導体集積回路において、分布型ＶＣＯは、コア回路に近い位置に配置することが望ましい。チップ面内で素子特性が不均一であるので、素子間の距離を短くしたほうが不均一な特性の分布の影響を抑制できる。その結果、最適バイアスの設定精度を向上させることができるからである。
　本実施の形態に係る半導体集積回路１０では、同一チップ１上に、２つの分布型ＶＣＯ（１）１３＿１、ＶＣＯ（２）１３＿２と、周波数比較器１４と、周波数判定回路１５と、バイアス生成器制御回路１６と、バイアス生成器１７とを備える例を示したが、これに限らない。図５に示すように、半導体集積回路１０＿１では、周波数判定回路１５とバイアス生成器制御回路１６とバイアス生成器１７は、同一チップ１上に配置されなくてもよい。この配置であっても、周波数比較器１４の出力信号と各バイアスは直流（ＤＣ）信号なので、最適バイアスの検出および設定の精度に影響せず、同様の効果を奏する。
＜第２の実施の形態＞
　本発明の第２の実施の形態に係る電圧設定回路および半導体集積回路について、図６を参照して説明する。
　本実施の形態に係る半導体集積回路３０は、図６に示すように、同一チップ１上の異なる基板、基板（１）２＿１と基板（２）２＿２それぞれに、電圧設定回路３１と、電圧設定回路３１が接続するコア回路３２とを備える。その他の構成、効果は、第１の実施の形態と同様である。
　ここで、ＶＣＯ（１）３３＿１とＶＣＯ（２）３３＿２との電源電圧（ＶＥＥ）用の端子と、コア回路３２の電源電圧（ＶＥＥ）用の端子それぞれに、デカップリングコンデンサ３８＿１、３８＿２が接続される。デカップリングコンデンサ３８＿１、３８＿２により、発振器のノイズがコア回路３２に結合をすることを防ぐことが可能になる。
　ここで、デカップリングコンデンサ３８＿１、３８＿２は、それぞれの電源電圧（ＶＥＥ）近傍に配置されることが望ましく、デカップリングコンデンサ３８＿１、３８＿２との電源電圧（ＶＥＥ）との距離が短いほど、ノイズを低減できる。
　さらに、コア回路３２に供給されるＶｂ＿ｏｐｔの配線にデカップリングコンデンサ３８＿３が接続されることにより、発振器のノイズがコア回路３２に結合をすることを防ぐことが可能になる。ここで、デカップリングコンデンサ３８＿３は、コア回路３２の近傍に配置されることが望ましく、デカップリングコンデンサ３８＿３とのコア回路３２との距離が短いほど、ノイズを低減できる。
　電圧設定回路３１は、第１の実施の形態における動作プロセス（図４）と同様に動作する。
　本実施の形態に係る電圧設定回路によれば、容易に最適バイアスの検出と設定を行い、コア回路を広帯域に動作でき、コスト、時間を削減できるとともに、発振器のノイズの影響を抑制できる。
＜第３の実施の形態＞
　本発明の第３の実施の形態に係る電圧設定回路および半導体集積回路について、図７を参照して説明する。第１、２の実施の形態では、分布型ＶＣＯにコア回路と同じ構成の単位セルを用いる。本実施の形態に係る電圧設定回路４１は、分布型ＶＣＯ（１）４３＿１、ＶＣＯ（２）４３＿２にコア回路４２と同じ構成の単位セルを用いることが困難である場合に対応できる。
＜半導体集積回路と電圧設定回路の構成＞
　本実施の形態に係る半導体集積回路４０は、図７に示すように、第１の実施の形態と同様に、同一チップ１上に、電圧設定回路４１と、電圧設定回路４１が接続するコア回路４２とを備え、電圧設定回路４１は、２つの分布型ＶＣＯ（１）４３＿１、ＶＣＯ（２）４３＿２と、周波数比較器４４と、周波数判定回路４５と、バイアス生成器制御回路４６と、バイアス生成器４７とを備える。
　さらに、半導体集積回路４０は、ＶＣＯ（１）４３＿１とＶＣＯ（２）４３＿２とコア回路４２それぞれの電源電圧に流れる電流をモニタリングする回路を有する電流モニタ４８＿１、４８＿２、４８＿３を備える。
　また、ＶＣＯ（１）４３＿１とＶＣＯ（２）４３＿２におけるトランジスタのサイズ（エミッタ長）と、コア回路４２におけるトランジスタのサイズ（エミッタ長）が同じである。
＜電圧設定回路の動作＞
　本実施の形態に係る電圧設定回路４１の動作を、以下に説明する。
　初めに、第１の実施の形態と同様に、Ｖｂ１とＶｂ２のバイアスを段階的に増減させ、ＶＣＯ（１）４３＿１とＶＣＯ（２）４３＿２の発振周波数を比較して、両者の発振周波数の高低が反転するときのバイアスを最適バイアスに決定する。このように、発振周波数が極大となるバイアスを最適バイアスとして検出する。
　次に、ＶＣＯ（１）４３＿１とＶＣＯ（２）４３＿２における最適バイアスにおける電流（最適電流）を電流モニタ４８＿１、４８＿２でモニタリングする。
　次に、ＶＣＯ（１）４３＿１とＶＣＯ（２）４３＿２における最適電流に基づき、コア回路４２における最適電流を決定する。コア回路４２における最適電流には、例えば、ＶＣＯ（１）４３＿１とＶＣＯ（２）４３＿２における最適電流のいずれか一方を用いてもよいし、両者の平均電流値を用いてもよい。また、ＶＣＯ（１）４３＿１またはＶＣＯ（２）４３＿２では単位セル１個を用い、コア回路４２では単位セルＮ個を用いる場合、コア回路の最適電流＝Ｎ×ＶＣＯ（１）４３＿１またはＶＣＯ（２）４３＿２の最適電流となる。例えば、ＶＣＯ（１）４３＿１またはＶＣＯ（２）４３＿２では単位セル１個を用い、コア回路４２では単位セル６個を用いる場合、コア回路の最適電流＝６×ＶＣＯ（１）４３＿１またはＶＣＯ（２）４３＿２の最適電流となる。
　次に、コア回路４２の電流モニタ４８＿３でコア回路４２に流れる電流をモニタリングして、上述のコア回路４２の最適電流がコア回路４２に流れるように、バイアスを調整する（最適電流となるバイアスが最適バイアスＶｂ＿ｏｐｔである）。
　本実施の形態に係る電圧設定回路によれば、分布型ＶＣＯにコア回路と同じ構成の単位セルを用いることなく、コア回路の最適電流を容易に設定でき、コア回路を広帯域に動作させることが可能である。
　本実施の形態に係る半導体集積回路において、第１の実施の形態と同様に、分布型ＶＣＯは、コア回路に近い位置に配置することが望ましい。
　また、本実施の形態に係る半導体集積回路において、第１の実施の形態と同様に、周波数判定回路とバイアス生成器制御回路とバイアス生成器は、同一チップ上に配置されなくてもよい。
　また、本実施の形態に係る半導体集積において、第２の実施の形態と同様に、同一チップ上の異なる基板、基板（１）と基板（２）それぞれに、電圧設定回路と、電圧設定回路が接続するコア回路とを備えてもよい。
　さらに、上述の第１～第３の実施の形態において、コア回路に最適バイアスが設定された後、２つの分布型ＶＣＯと周波数比較器、周波数大小判定回路の電源をオフにすることによって、消費電力の削減とコア回路のノイズ削減が可能になる。
　本発明の実施の形態では、電圧設定回路の分布型ＶＣＯの単位セルとコア回路において共通する単位セルに、２つのトランジスタを直列に接続した構成を用いたが、これに限らない。単位セルは１つのトランジスタを用いた構成でもよいし、複数のトランジスタを用いた構成でもよく、発振回路を構成でき、電圧設定回路の分布型ＶＣＯとコア回路とで同一の構成であればよい。
　本発明の実施の形態では、コア回路に増幅器回路を用いる例を示したが、これに限らず、ミキサでもよい。
　本発明の実施の形態では、電圧設定回路および半導体集積回路の構成、電圧設定方法などにおいて、各構成部の構造、寸法、材料等の一例を示したが、これに限らない。電圧設定回路、半導体集積回路および電圧設定方法が効果を奏するものであればよい。
　本発明は、光通信、無線通信、レーダー・センシング等に用いる機器、デバイスの電子回路に適用することができる。
１１　電圧設定回路
１２　コア回路
１３＿１、１３＿２　分布型電圧制御発振器
１４　周波数比較器
１５　周波数判定回路
１６　バイアス生成器制御回路
１７　バイアス生成器
１２１、１３１＿１、１３１＿２　単位セル

Claims (8)

  1. 　コア回路に最適バイアスを供給する電圧設定回路であって、
    　第１の分布型電圧制御発振器と、
    　第２の分布型電圧制御発振器と、
    　前記第１の分布型電圧制御発振器と前記第２の分布型電圧制御発振器との発振周波数を比較する周波数比較器と、
    　前記第１の分布型電圧制御発振器と前記第２の分布型電圧制御発振器との発振周波数の高低を判定する周波数判定回路と、
    　前記判定結果に応じて、前記第１の分布型電圧制御発振器に供給するバイアスと前記第２の分布型電圧制御発振器に供給するバイアスを決定し、前記発振周波数の高低が反転するときの前記バイアスを前記最適バイアスとして決定するバイアス生成器制御回路と、
    　前記バイアスを生成して、前記第１の分布型電圧制御発振器と前記第２の分布型電圧制御発振器とに供給し、前記最適バイアスを前記コア回路に供給するバイアス生成器とを備え、
    　前記第１の分布型電圧制御発振器の単位セルと、前記第２の分布型電圧制御発振器の単位セルとの構成が、前記コア回路の単位セルの構成と同じであることを特徴とする電圧設定回路。
  2. 　コア回路に最適バイアスを供給する電圧設定回路であって、
    　第１の分布型電圧制御発振器と、
    　第２の分布型電圧制御発振器と、
    　前記第１の分布型電圧制御発振器の電源電圧に流れる電流をモニタリングする第１の電流モニタと、
    　前記第２の分布型電圧制御発振器の電源電圧に流れる電流をモニタリングする第２の電流モニタと、
    　前記コア回路の電源電圧に流れる電流をモニタリングする第３の電流モニタと、
    　前記第１の分布型電圧制御発振器と前記第２の分布型電圧制御発振器との発振周波数を比較する周波数比較器と、
    　前記第１の分布型電圧制御発振器と前記第２の分布型電圧制御発振器との発振周波数の高低を判定する周波数判定回路と、
    　前記判定結果に応じて、前記第１の分布型電圧制御発振器に供給するバイアスと前記第２の分布型電圧制御発振器に供給するバイアスを決定し、前記コア回路に供給する前記最適バイアスを制御するバイアス生成器制御回路と、
    　前記バイアスを生成して前記第１の分布型電圧制御発振器と前記第２の分布型電圧制御発振器とに供給し、前記最適バイアスを生成して前記コア回路に供給するバイアス生成器とを備え、
    　前記発振周波数の高低が反転するときの前記第１の電流モニタの電流値と前記第２の電流モニタでモニタリングされる電流値に基づき、前記最適バイアスが調整され、
    　前記第１の分布型電圧制御発振器の単位セルと、前記第２の分布型電圧制御発振器の単位セルと、前記コア回路の単位セルにおけるトランジスタのサイズが同じであることを特徴とする電圧設定回路。
  3. 　請求項１又は請求項２に記載の電圧設定回路と、
    　前記コア回路と
    　を備える半導体集積回路。
  4. 　前記電圧設定回路と、前記コア回路とを同一チップ上に備えることを特徴とする請求項３に記載の半導体集積回路。
  5. 　前記電圧設定回路が第１の基板に配置され、
    　前記コア回路が第２の基板に配置され、
    　前記第１の分布型電圧制御発振器と前記第２の分布型電圧制御発振器との電源電圧用端子と、前記コア回路の電源電圧用端子と、前記バイアス生成器から前記コア回路に前記最適バイアスが供給される配線それぞれに、デカップリングコンデンサが接続されることを特徴とする請求項３又は請求項４に記載の半導体集積回路。
  6. 　第１の分布型電圧制御発振器と、第２の分布型電圧制御発振器と、コア回路と、周波数比較器と、周波数判定回路とを備える半導体集積回路において、前記コア回路に最適バイアスを設定する電圧設定方法であって、
    　前記第１の分布型電圧制御発振器に第１のバイアスを供給するステップと、
    　前記第２の分布型電圧制御発振器に前記第１のバイアスと所定の電圧差を有する第２のバイアスを供給するステップと、
    　前記第１の分布型電圧制御発振器の発振周波数と前記第２の分布型電圧制御発振器の発振周波数とを比較するステップと、
    　前記第１の分布型電圧制御発振器の発振周波数が、前記第２の分布型電圧制御発振器の発振周波数より高い場合に、前記第１のバイアスと前記第２のバイアスそれぞれに所定の電圧を増減するステップと、
    　前記増減された前記第１のバイアスと前記第２のバイアスそれぞれを、前記第１の分布型電圧制御発振器と、前記第２の分布型電圧制御発振器それぞれに供給するステップと、
    　前記増減された前記第１のバイアスと前記第２のバイアスそれぞれにおける前記第１の分布型電圧制御発振器の発振周波数と前記第２の分布型電圧制御発振器の発振周波数とを比較するステップと、
    　前記増減された前記第１のバイアスと前記第２のバイアスそれぞれにおける前記第１の分布型電圧制御発振器の発振周波数と、前記第２の分布型電圧制御発振器の発振周波数との高低が反転するときに、前記第２の分布型電圧制御発振器に供給された第２のバイアスを前記最適バイアスと決定するステップと
    を備える電圧設定方法。
  7. 　第１の分布型電圧制御発振器と、第２の分布型電圧制御発振器と、コア回路と、周波数比較器と、周波数判定回路とを備える半導体集積回路において、前記コア回路に最適バイアスを設定する電圧設定方法であって、
    　前記第１の分布型電圧制御発振器に第１のバイアスを供給するステップと、
    　前記第２の分布型電圧制御発振器に前記第１のバイアスと所定の電圧差を有する第２のバイアスを供給するステップと、
    　前記第１の分布型電圧制御発振器の発振周波数と前記第２の分布型電圧制御発振器の発振周波数とを比較するステップと、
    　前記第１の分布型電圧制御発振器の発振周波数が、前記第２の分布型電圧制御発振器の発振周波数より高い場合に、前記第１のバイアスと前記第２のバイアスそれぞれに所定の電圧を増減するステップと、
    　前記増減された前記第１のバイアスと前記第２のバイアスそれぞれを、前記第１の分布型電圧制御発振器と、前記第２の分布型電圧制御発振器それぞれに供給するステップと、
    　前記増減された前記第１のバイアスと前記第２のバイアスそれぞれにおける前記第１の分布型電圧制御発振器の発振周波数と前記第２の分布型電圧制御発振器の発振周波数とを比較するステップと、
    　前記増減された前記第１のバイアスと前記第２のバイアスそれぞれにおける前記第１の分布型電圧制御発振器の発振周波数と、前記第２の分布型電圧制御発振器の発振周波数との高低が反転するときに、前記第１の分布型電圧制御発振器に流れる電流と、前記第２の分布型電圧制御発振器に流れる電流とをモニタリングするステップと、
    　前記モニタリングされる電流値に基づき決定される電流値が前記コア回路に流れるように、前記コア回路に供給する前記最適バイアスを決定するステップと
    　を備える電圧設定方法。
  8. 　前記コア回路に前記最適バイアスを設定した後、前記第１の分布型電圧制御発振器と、前記第２の分布型電圧制御発振器と、前記周波数比較器と、前記周波数判定回路との電源をオフにするステップ
    　を備える請求項６又は請求項７に記載の電圧設定方法。
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