WO2022051918A1 - 一种三电平逆变器、控制方法及系统 - Google Patents

一种三电平逆变器、控制方法及系统 Download PDF

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turned
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rising edge
half cycle
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徐飞
于心宇
辛凯
周小祥
石磊
居鹏
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华为数字能源技术有限公司
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Definitions

  • Photovoltaic power generation is a technology that uses the photovoltaic effect of the semiconductor interface to convert light energy into electrical energy, and has been developing rapidly.
  • the controller controls T2 to be turned on after T4 is turned on, and controls T2 to complete one turn on before T4 is turned on for the next turn on, avoiding the voltage across T5 due to the reverse recovery of the diode of T5
  • the voltage across T1 is clamped to half the voltage of the DC bus, since T4 and T6 are conducting at this time. Therefore, the voltage across T5 is also clamped to half of the DC bus voltage. Since T2 is turned off before T4 is turned on for the next time, the diode of T5 and the current in the loop where T2 is located are blocked by turning off T2 in advance. The dynamic voltage balance of T1 and T5 avoids the problem of voltage spikes caused by the reverse recovery of the diode of T5.
  • the zero-level period is a dual-channel freewheeling, so it is also beneficial to reduce the conduction loss during the zero-level period. Improves the efficiency of the three-level inverter.
  • the controller is further configured to adjust the duty cycle and/or phase of the control signal of T2 during the positive half cycle, and use the adjusted control signal to control T3; During the negative half cycle, the duty cycle and/or phase of the control signal of T3 is adjusted, and the adjusted control signal is used to control T2.
  • the duty cycle of the control signal of T3 increases or decreases relative to the duty cycle of the control signal of T2; in the negative half cycle, The duty cycle of the control signal of T2 increases or decreases with respect to the duty cycle of the control signal of T3.
  • the control signal for the switch tube is an independently set control signal.
  • control signal of T3 in the positive half cycle, is phase-shifted relative to the control signal of T2; in the negative half cycle, the control signal of T2 is phase-shifted relative to the control signal of T3 .
  • the controller is specifically configured to delay the rising edge of the control signal of T3 by a first preset time relative to the rising edge of the control signal of T2 in the positive half cycle, The falling edge of the control signal of T3 is advanced by a second preset time relative to the falling edge of the control signal of T2; in the negative half cycle, the rising edge of the control signal of T2 is delayed by the first preset time relative to the rising edge of the control signal of T3 Assuming the time, the falling edge of the control signal of T2 is advanced by a second preset time relative to the falling edge of the control signal of T3.
  • control signal for T3 in the positive half cycle reduces the duty cycle relative to the control signal for T2
  • control signal for T2 reduces the duty cycle relative to the control signal for T3 in the negative half cycle.
  • the controller is specifically used for:
  • the rising edge of the control signal of T3 is delayed by a third preset time relative to the rising edge of the control signal of T2; the falling edge of the control signal of T3 is delayed by a fourth time relative to the falling edge of the control signal of T2
  • the preset time is advanced by a fifth preset time relative to the next rising edge of the control signal of T1. The fifth preset time is used to ensure that T3 has been turned off when T1 is turned on next time.
  • the rising edge of the control signal of T2 is delayed by a third preset time relative to the rising edge of the control signal of T3; the falling edge of the control signal of T2 is delayed by a fourth time relative to the falling edge of the control signal of T3
  • the preset time is advanced by a fifth preset time relative to the next rising edge of T4. The fifth preset time is used to ensure that T2 has been turned off when T4 is turned on next time.
  • the control signal for T3 in the positive half cycle can be obtained by phase-shifting the control signal for T2
  • the control signal for T2 in the negative half cycle can be obtained Obtained by phase-shifting the control signal for T3.
  • the controller is specifically used for:
  • the rising edge of the control signal of T3 is delayed by a sixth preset time relative to the rising edge of the control signal of T1, and the rising edge of the control signal of T2 is ahead of the seventh preset time, and the sixth preset time Set the time to ensure that T1 has been turned on when T3 is turned on; the falling edge of the control signal of T3 lags the falling edge of the control signal of T2 by the eighth preset time, and is relative to the next rising edge of the control signal of T1
  • the ninth preset time is ahead of time, and the ninth preset time is used to ensure that T3 has been turned off when T1 is turned on next time.
  • the rising edge of the control signal of T2 is delayed by a sixth preset time relative to the rising edge of the control signal of T4, and the rising edge of the control signal of T3 is ahead of the seventh preset time, and the sixth preset time Set the time to ensure that T4 has been turned on when T2 is turned on; the falling edge of the control signal of T2 lags the falling edge of the control signal of T3 by the eighth preset time, and is relative to the next rising edge of the control signal of T4
  • the ninth preset time is ahead of time, and the ninth preset time is used to ensure that T2 has been turned off when T4 is turned on next time.
  • the duration of the control signal to T3 in the positive half cycle covers the duration of the control signal to T2
  • the duration of the control signal to T2 in the negative half cycle covers the duration of the control signal to T3 Therefore, during the period when the bridge arm voltage is zero level, T2 and T3 will have a relatively long common conduction time.
  • This zero level period is a dual-channel freewheeling, which is beneficial to reduce the conduction loss during the zero level period. Improve the efficiency of three-level inverters.
  • the controller is specifically used for:
  • the rising edge of the control signal of T3 lags the rising edge of the control signal of T1 by the tenth preset time, and is ahead of the falling edge of the control signal of T1 by the eleventh preset time.
  • the tenth preset time is To ensure that T1 is turned on when T3 is turned on; make the falling edge of the control signal of T3 lead the falling edge of the control signal of T2 by the twelfth preset time;
  • the rising edge of the control signal of T2 lags the rising edge of the control signal of T4 by the tenth preset time, and is ahead of the falling edge of the control signal of T4 by the eleventh preset time, the tenth preset time is To ensure that T4 is turned on when T2 is turned on; the falling edge of the control signal of T2 is made ahead of the falling edge of the control signal of T3 by a twelfth preset time.
  • the controller is specifically used for:
  • the rising edge of the control signal of T3 lags the rising edge of the control signal of T1 by the thirteenth preset time, and is ahead of the falling edge of the control signal of T1 by the fourteenth preset time, the thirteenth preset time
  • the time is used to ensure that T1 has been turned on when T3 is turned on
  • the falling edge of the control signal of T3 lags the falling edge of the control signal of T2 by the fifteenth preset time, and leads the next rising edge of the control signal of T1 by the sixteenth preset time
  • the preset time, the sixteenth preset time is used to ensure that T3 has been turned off when T1 is turned on next time;
  • the rising edge of the control signal of T2 lags the rising edge of the control signal of T4 by the thirteenth preset time, and is ahead of the falling edge of the control signal of T4 by the fourteenth preset time, the thirteenth preset time
  • the time is used to ensure that T4 has been turned on when T2 is turned on;
  • the falling edge of the control signal of T2 lags the falling edge of the control signal of T3 by the fifteenth preset time, and leads the next rising edge of the control signal of T4 by the sixteenth preset time
  • the preset time, the sixteenth preset time is used to ensure that T2 has been turned off when T4 is turned on next time.
  • the duration of the control signal to T3 in the positive half cycle covers the duration of the control signal to T2
  • the duration of the control signal to T2 in the negative half cycle covers the duration of the control signal to T3 Therefore, during the period when the bridge arm voltage is zero level, T2 and T3 will have a relatively long common conduction time.
  • This zero level period is a dual-channel freewheeling, which is beneficial to reduce the conduction loss during the zero level period. Improve the efficiency of three-level inverters.
  • control T3 In the positive half cycle, control T3 to turn on after T1 is turned on, and control T3 to turn off before T1 is turned on next time;
  • T3 in the positive half cycle, T3 is controlled to start conducting after T1 is conducting, and T3 is conducting once before T1 is conducting next time, and the voltage across T4 is clamped to half of the DC bus voltage. At this time, T1 and T5 are turned on, which also clamps the voltage across T6 to half of the DC bus voltage. Since T3 is turned off before T1 is turned on for the next time, the diode of T6 and the location of T3 are blocked by turning off T3 in advance. Therefore, the problem of voltage spikes caused by the reverse recovery of the diode of T6 is avoided while realizing the dynamic voltage balance between T4 and T6.
  • T2 is controlled to be turned on after T4 is turned on, and T2 is controlled to be turned on once before T4 is turned on for the next turn on, avoiding the voltage across T5 caused by reverse recovery of the diode of T5.
  • the voltage across T1 is clamped to half the voltage of the DC bus, since T4 and T6 are turned on at this time. Therefore, the voltage across T5 is also clamped to half of the DC bus voltage. Since T2 is turned off before T4 is turned on for the next time, the diode of T5 and the current in the loop where T2 is located are blocked by turning off T2 in advance. The dynamic voltage balance of T1 and T5 avoids the problem of voltage spikes caused by the reverse recovery of the diode of T5.
  • the zero-level period is a dual-channel freewheeling, so it is also beneficial to reduce the conduction loss during the zero-level period. Improves the efficiency of the three-level inverter.
  • the duty cycle and/or phase of the control signal of T3 is adjusted, and the adjusted control signal is used to control T2.
  • the duty cycle of the control signal of T2 increases or decreases with respect to the duty cycle of the control signal of T3.
  • control signal of T3 in the positive half cycle, is phase-shifted relative to the control signal of T2; in the negative half cycle, the control signal of T2 is phase-shifted relative to the control signal of T3 .
  • control T3 to turn on after T1 is turned on, and control T3 to turn off before T1 is turned on next time specifically including:
  • the rising edge of the control signal of T3 is delayed by a first preset time relative to the rising edge of the control signal of T2, and the falling edge of the control signal of T3 is advanced by a second preset time relative to the falling edge of the control signal of T2;
  • the rising edge of the control signal of T2 is delayed by a first preset time relative to the rising edge of the control signal of T3, and the falling edge of the control signal of T2 is advanced by a second preset time relative to the falling edge of the control signal of T3.
  • control T3 to turn on after T1 is turned on, and control T3 to turn off before T1 is turned on next time specifically including:
  • the falling edge of the control signal of T3 is delayed by a fourth preset time relative to the falling edge of the control signal of T2, and is advanced by a fifth preset time relative to the next rising edge of the control signal of T1; the fifth preset time is used for Make sure that T3 has been turned off when T1 is turned on next time;
  • control T2 to turn on after T4 is turned on, and control T2 to turn off before T4 is turned on next time specifically including:
  • the falling edge of the control signal of T2 is delayed by a fourth preset time relative to the falling edge of the control signal of T3, and is advanced by a fifth preset time relative to the next rising edge of the control signal of T4; the fifth preset time is used for Make sure that T2 is turned off when T4 turns on next time.
  • the three-level inverter 10 includes controllable switching devices T1-T6, each controllable switching device is connected in anti-parallel with a diode, and each controllable switching device is also connected in parallel with a capacitor.
  • the diode is a body diode (also called a parasitic diode) of the switching device, and the capacitance is the parasitic capacitance of the switching device.
  • each controllable switching device of the three-level inverter is half of the DC bus voltage, but due to the influence of parasitic capacitance, the voltage stress of the controllable switching device will be unbalanced during circuit commutation. question.
  • this figure is the first control sequence diagram of the prior art.
  • the waveforms shown in the timing diagrams in FIG. 2 and the following embodiments correspond to the control signals of the controllable switching devices.
  • the controllable switch device is turned on when the control signal is at a high level, and the controllable switch device is turned off when the control signal is at a low level as an example for description.
  • the DC bus voltage is represented by Vdc.
  • T4 and T6 are turned off, T3 and T5 are turned on, and T1 and T2 are turned on at high frequency.
  • T3 is turned on.
  • the voltage stress of T4 is forced to be clamped at 1/2Vdc, so the voltage stress of T6 tube is also clamped at 1/2Vdc during the high-frequency complementary conduction of T1 and T2;
  • T1 and T5 are turned off, T2 and T2 are T6 is turned on, T3 and T4 are complementary at high frequency, and the voltage stress of T1 is forced to be clamped at 1/2Vdc by the conduction of T2. Therefore, the voltage stress of T5 tube is also clamped at 1/2Vdc during the high frequency complementary conduction of T3 and T4. 1/2Vdc.
  • the present application provides a three-level inverter, a control method and a system, which can avoid damage to the controllable switching device of the three-level inverter due to uneven voltage, and also help reduce the Voltage spikes caused by diode reverse recovery.
  • connection should be understood in a broad sense.
  • connection may be a fixed connection, a detachable connection, or an integral body; it may be a direct connection, or a Indirect connections can be made through an intermediary.
  • FIG. 3 is a flowchart of a control method for a three-level inverter provided by an embodiment of the present application.
  • this figure is a circuit equivalent diagram of the three-level inverter provided by the embodiment of the present application when it operates in a positive half cycle.
  • T1 and T3 are not turned on at the same time because the controllable switching devices are discrete. At the same time, when T1 and T3 are turned on by control signals, T3 may be turned on first. If T3 is turned on before T1, then T1 When turned on, the current flows through the loop where T3 and D6 are located, and the voltage spike caused by the reverse recovery of D6 will cause the voltage across T6 to be overstressed.
  • This method also controls T3 to turn off before T1 is turned on next time, corresponding to the time interval Td1 shown in the figure, by turning off T3 in advance to block the current of the loop where D6 and T3 are located, that is, blocking the loop shown by the dotted line in Figure 5 , while realizing the dynamic voltage balance between T4 and T6, the problem of voltage spikes caused by reverse recovery of D6 is avoided.
  • this figure is a circuit equivalent diagram of the three-level inverter provided by the embodiment of the present application when it operates in a negative half cycle.
  • T3 and T4 are alternately turned on at the switching frequency, T6 is turned on, and T1 and T5 are kept off.
  • T2 and T4 are not turned on at the same time because the controllable switching devices are discrete.
  • T2 and T4 are controlled by the control signal to be turned on, T2 may be turned on first. If T2 is turned on before T4, then T4 When turned on, there is current flowing through the loop where T2 and D5 are located, and the reverse recovery of D5 causes voltage spikes that cause voltage overstress across T5.
  • This method also controls T2 to be turned off before T4 is turned on for the next time, corresponding to the time interval Td2 shown in the figure, by turning off T2 in advance to block the current of the loop where D5 and T2 are located, that is, blocking the loop shown by the dotted line in Figure 6 , while realizing the dynamic voltage balance between T1 and T5, the problem of voltage spikes caused by reverse recovery of D5 is avoided.
  • FIG. 7 is another control sequence diagram corresponding to FIG. 3 provided in this embodiment of the present application.
  • Ts1 and Ts2 in FIG. 4 are shorter, while Ts1 and Ts2 in FIG. 5 are longer.
  • control sequences in the positive half cycle and the negative half cycle in the following embodiments of the present application are symmetrical with respect to the structure of the three-level inverter, for example, T1 in the positive half cycle and T1 in the negative half cycle correspond to the same , the control sequence of T3 in the positive half cycle and the control sequence of T2 in the negative half cycle are correspondingly the same.
  • the dynamic voltage balance between T4 and T6 is achieved while avoiding the problem of voltage spikes caused by the diode reverse recovery of T6.
  • the problem of voltage spikes caused by the diode reverse recovery of T5 is avoided while realizing the dynamic voltage balance of T1 and T5.
  • the conduction loss during the zero-level period is reduced, improving the efficiency of the three-level inverter.
  • control signal of T3 is phase-shifted with respect to the control signal of T2; in the negative half-cycle, the control signal of T2 is phase-shifted relative to the control signal of T3.
  • the above settings for phase shift and duty cycle can exist at the same time or only one of them can be set.
  • control signals for T2 and T3 can be obtained through the above two implementation manners.
  • the implementation manner of the technical solution of the present application will be described below with reference to the specific control signals of T2 and T3.
  • Embodiment 2 is a diagrammatic representation of Embodiment 1:
  • this figure is another control sequence diagram provided by an embodiment of the present application.
  • the rising edge of the control signal of T3 is delayed by the first preset time t1 relative to the rising edge of the control signal of T2, and the falling edge of the control signal of T3 is advanced by a second preset time relative to the falling edge of the control signal of T2.
  • the rising edge of the control signal of T2 is delayed by the first preset time t1 relative to the rising edge of the control signal of T3, and the falling edge of the control signal of T2 is advanced by a second preset time relative to the falling edge of the control signal of T3.
  • control signal of T3 also shifts to the right (also known as backward shift or lag) relative to the control signal of T2 in the positive half cycle, and in the negative half cycle , the control signal of T2 also shifts the phase to the right relative to the control signal of T3; when t1 is less than t2, in the positive half cycle, the control signal of T3 shifts the phase to the left relative to the control signal of T2 (also called In the negative half cycle, the phase of the control signal of T2 is shifted to the left with respect to the control signal of T3.
  • the control method provided by the embodiment of the present application in the positive half cycle, the dynamic voltage balance between T4 and T6 is realized, and the problem of voltage spikes caused by the diode reverse recovery of T6 is avoided.
  • the problem of voltage spikes caused by the diode reverse recovery of T5 is avoided while realizing the dynamic voltage balance of T1 and T5.
  • the conduction loss during the zero-level period is reduced, improving the efficiency of the three-level inverter.
  • this figure is still another control sequence diagram provided by the embodiment of the present application.
  • the fifth preset time is used to ensure that T3 has been turned off when T1 is turned on next time.
  • the rising edge of the control signal of T2 is delayed by a third preset time t3 relative to the rising edge of T3; the falling edge of the control signal of T2 is delayed by a fourth preset time relative to the falling edge of the control signal of T3 time t4, and is advanced by a fifth preset time t5 with respect to the rising edge of the control signal at T4.
  • the fifth preset time is used to ensure that T2 has been turned off when T4 is turned on next time.
  • the control method provided by the embodiment of the present application in the positive half cycle, the dynamic voltage balance between T4 and T6 is realized, and the problem of voltage spikes caused by the diode reverse recovery of T6 is avoided.
  • the problem of voltage spikes caused by the diode reverse recovery of T5 is avoided while realizing the dynamic voltage balance of T1 and T5.
  • the conduction loss during the zero-level period is reduced, improving the efficiency of the three-level inverter.
  • Embodiment 4 is a diagrammatic representation of Embodiment 4:
  • this figure is another control sequence diagram provided by this embodiment of the present application.
  • the sixth preset time t6 is used to ensure that T1 has been turned on when T3 is turned on.
  • the falling edge of the control signal of T3 is also delayed by an eighth preset time t8 relative to the falling edge of the control signal of T2, and the next rising edge of the control signal of T1 is advanced by a ninth preset time t9.
  • t7 and t8 may be set according to actual conditions, which are not specifically limited in this embodiment of the present application. But when t7 is less than t8, in the positive half cycle, the phase of the control signal of T3 is shifted to the right relative to the control signal of T2, and in the negative half cycle, the control signal of T2 is phase shifted relative to the control signal of T3. Right shift; when t1 is greater than t2, in the positive half cycle, the phase of the control signal of T3 is shifted to the left relative to the control signal of T2, and in the negative half cycle, the control signal of T2 is relative to the control signal of T3. Left shift of phase.
  • the control method provided by the embodiment of the present application in the positive half cycle, the dynamic voltage balance between T4 and T6 is realized, and the problem of voltage spikes caused by the diode reverse recovery of T6 is avoided.
  • the problem of voltage spikes caused by the diode reverse recovery of T5 is avoided while realizing the dynamic voltage balance of T1 and T5.
  • the conduction loss during the zero-level period is reduced, improving the efficiency of the three-level inverter.
  • this figure is another control sequence diagram provided by this embodiment of the present application.
  • the falling edge of the control signal of T3 is made ahead of the falling edge of the control signal of T2 by a twelfth preset time t12.
  • the rising edge of the control signal of T2 lags the rising edge of the control signal of T4 by the tenth preset time t10, and is ahead of the falling edge of the control signal of T4 by the eleventh preset time t11, the tenth preset time Time t10 is used to ensure that T4 has been turned on when T2 is turned on.
  • the phase of the control signal of T2 can be obtained by advancing the phase of the control signal of T3.
  • the eleventh preset time t11 and the twelfth preset time t12 may be set according to actual conditions, which are not specifically limited in this embodiment of the present application.
  • the falling edge of the control signal of T3 lags the falling edge of the control signal of T2 by a fifteenth preset time t15, and is ahead of the next rising edge of the control signal of T1 by a sixteenth preset time t16.
  • the sixteenth preset time t16 is used to ensure that T3 has been turned off when T1 is turned on next time.
  • the embodiment of the present application further provides a three-level inverter applying the control method, which will be described in detail below with reference to the accompanying drawings.
  • the controller 102 controls T3 and T4 to be alternately turned on at the switching frequency complementary, T6 is turned on, and T1 and T5 are kept turned off.
  • the controller 102 controls T2 to be turned on after T4 is turned on. At this time, T3 is turned off, and the two ends of T1 are respectively connected to the positive DC bus and the midpoint of the DC bus, so the voltage at both ends of T1 is clamped to half of the DC bus voltage.
  • the first type in the positive half cycle, the rising edge of the control signal of T3 is delayed relative to the rising edge of the control signal of T2 by the first preset time t1, and the falling edge of the control signal of T3 is relative to the falling edge of the control signal of T2
  • the second preset time t2 is advanced. Even if T3 is turned on at the first preset time t1 after T2 is turned on, it is turned off at the second preset time t2 before T2 is turned off.
  • the first preset time t1 and the second preset time t2 may be set according to actual conditions, which are not specifically limited in this embodiment of the present application.
  • the fifth preset time is used to ensure that T3 has been turned off when T1 is turned on next time.
  • the rising edge of the control signal of T2 is delayed by a third preset time t3 relative to the rising edge of T3; the falling edge of the control signal of T2 is delayed by a fourth preset time relative to the falling edge of the control signal of T3 time t4, and is advanced by a fifth preset time t5 with respect to the rising edge of the control signal at T4.
  • the fifth preset time is used to ensure that T2 has been turned off when T4 is turned on next time.
  • t3 and t4 may be the same or different, which are not specifically limited in this embodiment of the present application.
  • the third type in the positive half cycle, the rising edge of the control signal of T3 lags behind the rising edge of the control signal of T1 by a sixth preset time t6, and the rising edge of the control signal of T2 leads the seventh preset time relative to the rising edge of the control signal of T2 time t7.
  • the falling edge of the control signal of T3 is also delayed by an eighth preset time t8 relative to the falling edge of the control signal of T2, and the next rising edge of the control signal of T1 is advanced by a ninth preset time t9.
  • the ninth preset time is used to ensure that T3 has been turned off when T1 is turned on next time.
  • the rising edge of the control signal of T2 lags behind the rising edge of the control signal of T4 by the sixth preset time t6, and the rising edge of the control signal of T3 is ahead of the rising edge of the control signal of T3 by the seventh preset time t7.
  • the sixth preset time is used to ensure that T4 has been turned on when T2 is turned on.
  • the falling edge of the control signal of T2 is delayed by the eighth preset time t8 relative to the falling edge of the control signal of T3, and the next rising edge of the control signal of T4 is advanced by the ninth preset time t9.
  • the ninth preset time t9 is used to ensure that T2 has been turned off when T4 is turned on next time.
  • the tenth preset time t10 is used to ensure that the T1 has been turned on when the T3 is turned on.
  • the rising edge of the control signal of T2 lags the rising edge of the control signal of T4 by the tenth preset time t10, and is ahead of the falling edge of the control signal of T4 by the eleventh preset time t11, the tenth preset time Time t10 is used to ensure that T4 has been turned on when T2 is turned on.
  • the falling edge of the control signal of T2 is made ahead of the falling edge of the control signal of T3 by a twelfth preset time t12.
  • the phase of the control signal of T2 can be obtained by advancing the phase of the control signal of T3.
  • the eleventh preset time t11 and the twelfth preset time t12 may be set according to actual conditions, which are not specifically limited in this embodiment of the present application.
  • the rising edge of the control signal of T3 lags the rising edge of the control signal of T1 by a thirteenth preset time t13, and is ahead of the falling edge of the control signal of T1 by a fourteenth preset time t14.
  • the thirteenth preset time t13 is used to ensure that the T1 has been turned on when the T3 is turned on.
  • the falling edge of the control signal of T3 lags the falling edge of the control signal of T2 by a fifteenth preset time t15, and is ahead of the next rising edge of the control signal of T1 by a sixteenth preset time t16.
  • the sixteenth preset time t16 is used to ensure that T3 has been turned off when T1 is turned on next time.
  • the rising edge of the control signal of T2 lags the rising edge of the control signal of T4 by the thirteenth preset time t13, and leads the falling edge of the control signal of T4 by the fourteenth preset time t14, and the thirteenth preset time t14.
  • the preset time is used to ensure that T4 has been turned on when T2 is turned on.
  • the falling edge of the control signal of T2 lags the falling edge of the control signal of T3 by a fifteenth preset time t15, and is ahead of the next rising edge of the control signal of T4 by a sixteenth preset time t16.
  • the sixteenth preset time t16 is used to ensure that T2 has been turned off when T4 is turned on next time.
  • the thirteenth preset time t13 and the sixteenth preset time t16 may be the same or different, which are not specifically limited in this embodiment of the present application. In some embodiments, considering the symmetry of the three-level inverter circuit structure and the simplification of the control signal, the thirteenth preset time t13 and the sixteenth preset time t16 are the same.
  • Embodiment 8 is a diagrammatic representation of Embodiment 8
  • the embodiment of the present application further provides a photovoltaic power generation system.
  • this figure is a schematic diagram of a photovoltaic power generation system provided by an embodiment of the present application.
  • the photovoltaic unit 30 includes a plurality of photovoltaic components, and the output end of the photovoltaic component 30 is connected to the input end of the three-level inverter.
  • the photovoltaic unit 30 is used to convert light energy into direct current and then transmit it to the three-level inverter 10 .
  • the photovoltaic power generation system includes a three-level inverter, and the controller of the three-level inverter controls T3 to be turned on after the conduction of T1 is completed in the positive half cycle, which avoids The voltage is overstressed due to the reverse recovery of the diode of T6.
  • the voltage at both ends of T4 is clamped to half of the DC bus voltage. Since T1 and T5 are turned on at this time, the voltage at both ends of T6 is also clamped to the DC bus voltage. half, and control T3 to turn off before the next turn-on of T1.
  • T3 By turning off T3 in advance, the diode of T6 and the current of the loop where T3 is located are blocked, so the dynamic voltage balance between T4 and T6 is realized while avoiding the diode of T6.
  • Reverse recovery causes problems with voltage spikes.
  • the controller controls T2 to be turned on after the conduction of T4 is completed, avoiding the problem of overstress caused by the reverse recovery of the voltage across T5 due to the diode reverse recovery of T5, and clamping the voltage across T1 to the voltage of the DC bus.
  • half of the voltage since T4 and T6 are turned on at this time. In this way, the voltage across T5 is clamped to half of the DC bus voltage, and T2 is controlled to be turned off before the next turn-on of T4.
  • the diode of T5 and the current in the loop where T2 is located are blocked. While realizing the dynamic voltage balance of T1 and T5, the problem of voltage spikes caused by the diode reverse recovery of T5 is avoided.
  • the zero-level period is a dual-channel freewheeling, so it is also beneficial to reduce the conduction loss during the zero-level period. The efficiency of the three-level inverter is improved, thereby improving the efficiency of the photovoltaic power generation system.
  • the reverse recovery loss of the anti-parallel diode D3 of T3 is also eliminated; and in the negative half cycle, After T3 is turned off, when T2 is not turned off but is still in the conducting state, the reverse recovery loss of the anti-parallel diode D2 of T2 is also eliminated, which is beneficial to reduce the overall loss of the controllable switching device and improve the electromagnetic compatibility.
  • At least one (a) of a, b or c can mean: a, b, c, "a and b", “a and c", “b and c", or "a and b and c" ", where a, b, c can be single or multiple.

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Abstract

本申请公开了一种三电平逆变器、控制方法及系统，涉及电子电力技术领域。该三电平逆变器包括可控开关器件T1～T6，每个可控开关器件包括并联的结电容和一个反并联的二极管，T1的第一端接正直流母线，T4的第二端接负直流母线，T1的第二端接T2、T5的第一端，T4的第一端接T3、T6的第二端，T2的第二端和T3的第一端连接直流母线中点，T5的第二端和T6的第一端连接形成桥臂端，还包括控制器。控制器用于在正半周期内，控制T3在T1导通完成之后导通，并控制T3在T1下一次导通前关断；负半周期内，控制T2在T4导通完成之后导通，并控制T2在T4下一次导通前关断。该三电平逆变器能够使可控开关器件的电压均衡。

Description

一种三电平逆变器、控制方法及系统 技术领域
本申请涉及电力电子技术领域，尤其涉及一种三电平逆变器、控制方法及系统。
背景技术
光伏发电是利用半导体界面的光生伏特效应而将光能转变为电能的一种技术，一直以来得到快速发展。
光伏逆变器作为光伏发电系统中的核心部件，用于将光伏组件产生的直流电转换为交流电。三电平逆变器作为光伏逆变器的一种，因其可有效降低如滤波电感等无源器件的体积而被广泛应用。
理论上三电平逆变器的每个可控开关器件的电压应力均为直流母线电压的一半，但是由于可控开关器件的结电容等寄生参数离散性的影响，在三电平逆变器的电路换流期间往往导致可控开关器件的电压应力不均衡，使得三电平逆变器的可控开关器件的电压应力有可能超过或者小于直流母线电压的一半，导致部分可控开关器件存在过电压应力的风险。
发明内容
为了解决以上技术问题，本申请提供了一种三电平逆变器、控制方法及系统，能够使三电平逆变器的可控开关器件实现电压均衡。
第一方面，本申请提供了一种三电平逆变器，包括六个可控开关器件T1～T6，每个可控开关器件包括并联的结电容和一个反并联的二极管，T1的第一端接正直流母线，T4的第二端接负直流母线，T1的第二端接T2、T5的第一端，T4的第一端接T3、T6的第二端，T2的第二端和T3的第一端连接直流母线中点，T5的第二端和T6的第一端连接在一起形成桥臂端，还包括控制器，控制器通过发送控制信号控制可控开关器件的工作状态。控制器，用于正半周期内，控制T3在T1导通完成之后导通，并控制T3在T1下一次导通前关断；负半周期内，控制T2在T4导通完成之后导通，并控制T2在T4下一次导通前关断。
控制器在正半周期内控制T3在T1导通完成后开始导通，并且T3在T1下一次导通前完成一次导通，将T4两端的电压箝位至直流母线电压的一半，由于此时T1和T5导通，从而也将T6两端的电压箝位至直流母线电压的一半，由于T3在T1下一次导通前关断，通过提前关断T3来阻断T6的二极管和T3所在回路的电流，因此在实现T4与T6动态电压均衡的同时避免了T6的二极管反向恢复造成电压尖峰的问题。
而在负半周期内，控制器控制T2在T4导通完成后导通，并且控制T2在T4导通下一次导通前完成一次导通，避免了T5两端的电压因为T5的二极管反向恢复导致过应力的问题，将T1两端的电压箝位至直流母线的电压的一半，由于此时T4和T6导通。从而也将T5两端的电压箝位至直流母线电压的一半，由于T2在T4下一次导通前关断，通过提前关断T2来阻断T5的二极管和T2所在回路中的电流，因此在实现T1和T5动态电压均衡的同时避免了T5的二极管反向恢复造成电压尖峰的问题。
此外，在桥臂电压为零电平期间，由于T3和T2会存在共同导通时间，因此该零电平期间为双通道续流，因此还有利于降低零电平期间内的导通损耗，提升了三电平逆变器的效率。
结合第一方面，在第一种可能的实现方式中，控制器还用于在正半周期内，调整T2的控制信号的占空比和/或相位，用调整后的控制信号控制T3；在负半周期内，调整T3的控制信号的占空比和/或相位，用调整后的控制信号控制T2。
该实现方式在正半周期内，通过对T2的控制信号的调整获取对T3的控制信号；在负半周期内，通过对T3的控制信号的调整获取对T2的控制信号。
结合第一方面，在第二种可能的实现方式中，在正半周期内，T3的控制信号的占空比相对于T2的控制信号的占空比增大或缩小；在负半周期内，T2的控制信号的占空比相对于T3的控制信号的占空比增大或缩小。本实现方式中对开关管的控制信号为独立设置的控制信号。
结合第一方面，在第三种可能的实现方式中，正半周期内，T3的控制信号相对于T2的控制信号移相；负半周期内，T2的控制信号相对于T3的控制信号移相。
结合第一方面，在第四种可能的实现方式中，控制器具体用于在正半周期内，使T3的控制信号的上升沿相对于T2的控制信号的上升沿滞后第一预设时间，T3的控制信号的下降沿相对于T2的控制信号的下降沿提前第二预设时间；在负半周期内，使T2的控制信号的上升沿相对于T3的控制信号的上升沿滞后第一预设时间，T2的控制信号的下降沿相对于T3的控制信号的下降沿提前第二预设时间。
此时正半周期内对于T3的控制信号相对于对T2的控制信号缩小了占空比，在负半周期内对于T2的控制信号相对于对于T3的控制信号缩小了占空比。
结合第一方面，在第五种可能的实现方式中，控制器具体用于：
在正半周期内，使T3的控制信号的上升沿相对于T2的控制信号的上升沿滞后第三预设时间；使T3的控制信号的下降沿相对于T2的控制信号的下降沿滞后第四预设时间，且相对于T1的控制信号的下一个上升沿提前第五预设时间。第五预设时间用于确保T1下一次导通时T3已经关断。
在负半周期内，使T2的控制信号的上升沿相对于T3的控制信号的上升沿滞后第三预设时间；使T2的控制信号的下降沿相对于T3的控制信号的下降沿滞后第四预设时间，且相对于T4的下一个上升沿提前第五预设时间。第五预设时间用于确保T4下一次导通时T2已经关断。
本实现方式中，当第三预设时间等于第四预设时间时，正半周期内对于T3的控制信号可以由对于T2的控制信号进行移相获得，负半周期内对于T2的控制信号可以由对于T3的控制信号进行移相获得。
结合第一方面，在第六种可能的实现方式中，控制器具体用于：
在正半周期内，使T3的控制信号的上升沿相对于T1的控制信号的上升沿滞后第六预设时间，且相对于T2的控制信号的上升沿超前第七预设时间，第六预设时间用于确保T3导通时T1已经导通；使T3的控制信号的下降沿相对于T2的控制信号的下降沿滞后第八预设时间，且相对于T1的控制信号的下一个上升沿超前第九预设时间，第九预设时间用于确保T1下一次导通时T3已经关断。
在负半周期内，使T2的控制信号的上升沿相对于T4的控制信号的上升沿滞后第六预 设时间，且相对于T3的控制信号的上升沿超前第七预设时间，第六预设时间用于确保T2导通时T4已经导通；使T2的控制信号的下降沿相对于T3的控制信号的下降沿滞后第八预设时间，且相对于T4的控制信号的下一个上升沿超前第九预设时间，第九预设时间用于确保T4下一次导通时T2已经关断。
本实现方式中，在正半周期内对T3的控制信号的持续时间覆盖了对T2的控制信号的持续时间，在负半周期内对T2的控制信号的持续时间覆盖了对于T3的控制信号的持续时间，因此在桥臂电压为零电平期间，T2和T3会存在相对较长共同导通时间，该零电平期间为双通道续流，利于降低零电平期间内的导通损耗，提升三电平逆变器的效率。
结合第一方面，在第七种可能的实现方式中，控制器具体用于：
在正半周期内，使T3的控制信号的上升沿滞后T1的控制信号的上升沿第十预设时间，且超前T1的控制信号的下降沿第十一预设时间，第十预设时间用于确保T3导通时T1已经导通；使T3的控制信号的下降沿超前T2的控制信号的下降沿第十二预设时间；
在负半周期内，使T2的控制信号的上升沿滞后T4的控制信号的上升沿第十预设时间，且超前T4的控制信号的下降沿第十一预设时间，第十预设时间用于确保T2导通时T4已经导通；使T2的控制信号的下降沿超前T3的控制信号的下降沿第十二预设时间。
结合第一方面，在第八种可能的实现方式中，控制器具体用于：
在正半周期内，使T3的控制信号的上升沿滞后T1的控制信号的上升沿第十三预设时间，且超前T1的控制信号的下降沿第十四预设时间，第十三预设时间用于确保T3导通时T1已经导通；使T3的控制信号的下降沿滞后T2的控制信号的下降沿第十五预设时间，且超前T1的控制信号的下一个上升沿第十六预设时间，第十六预设时间用于确保T1下一次导通时T3已经关断；
在负半周期内，使T2的控制信号的上升沿滞后T4的控制信号的上升沿第十三预设时间，且超前T4的控制信号的下降沿第十四预设时间，第十三预设时间用于确保T2导通时T4已经导通；使T2的控制信号的下降沿滞后T3的控制信号的下降沿第十五预设时间，且超前T4的控制信号的下一个上升沿第十六预设时间，第十六预设时间用于确保T4下一次导通时T2已经关断。
本实现方式中，在正半周期内对T3的控制信号的持续时间覆盖了对T2的控制信号的持续时间，在负半周期内对T2的控制信号的持续时间覆盖了对于T3的控制信号的持续时间，因此在桥臂电压为零电平期间，T2和T3会存在相对较长共同导通时间，该零电平期间为双通道续流，利于降低零电平期间内的导通损耗，提升三电平逆变器的效率。
第二方面，本申请还提供了一种三电平逆变器的控制方法，应用的三电平逆变器包括六个可控开关器件T1～T6，每个可控开关器件包括并联的结电容和一个反并联的二极管，T1的第一端接正直流母线，T4的第二端接负直流母线，T1的第二端接T2、T5的第一端，T4的第一端接T3、T6的第二端，T2的第二端和T3的第一端连接直流母线中点，T5的第二端和T6的第一端连接在一起形成桥臂端，该方法包括：
正半周期内，控制T3在T1导通完成之后导通，并控制T3在T1下一次导通前关断；
负半周期内，控制T2在T4导通完成之后导通，并控制T2在T4下一次导通前关断。
该控制方法在正半周期内，控制T3在T1导通完成后开始导通，并且T3在T1下一次导通前完成一次导通，将T4两端的电压箝位至直流母线电压的一半，由于此时T1和T5导通，从而也将T6两端的电压箝位至直流母线电压的一半，由于T3在T1下一次导通前关断，通过提前关断T3来阻断T6的二极管和T3所在回路的电流，因此在实现T4与T6动态电压均衡的同时避免了T6的二极管反向恢复造成电压尖峰的问题。
而在负半周期内，控制T2在T4导通完成后导通，并且控制T2在T4导通下一次导通前完成一次导通，避免了T5两端的电压因为T5的二极管反向恢复导致过应力的问题，将T1两端的电压箝位至直流母线的电压的一半，由于此时T4和T6导通。从而也将T5两端的电压箝位至直流母线电压的一半，由于T2在T4下一次导通前关断，通过提前关断T2来阻断T5的二极管和T2所在回路中的电流，因此在实现T1和T5动态电压均衡的同时避免了T5的二极管反向恢复造成电压尖峰的问题。
此外，在桥臂电压为零电平期间，由于T3和T2会存在共同导通时间，因此该零电平期间为双通道续流，因此还有利于降低零电平期间内的导通损耗，提升了三电平逆变器的效率。
结合第二方面，在第一种可能的实现方式中，该方法还包括：
正半周期内，调整T2的控制信号的占空比和/或相位，用调整后的控制信号控制T3；
负半周期内，调整T3的控制信号的占空比和/或相位，用调整后的控制信号控制T2。
结合第二方面，在第二种可能的实现方式中，正半周期内，T3的控制信号的占空比相对于T2的控制信号的占空比增大或缩小；
负半周期内，T2的控制信号的占空比相对于T3的控制信号的占空比增大或缩小。
结合第二方面，在第三种可能的实现方式中，正半周期内，T3的控制信号相对于T2的控制信号移相；负半周期内，T2的控制信号相对于T3的控制信号移相。
结合第二方面，在第四种可能的实现方式中，正半周期内，控制T3在T1导通完成之后导通，并控制T3在T1下一次导通前关断，具体包括：
使T3的控制信号的上升沿相对于T2的控制信号的上升沿滞后第一预设时间，T3的控制信号的下降沿相对于T2的控制信号的下降沿提前第二预设时间；
负半周期内，控制T2在所述T4导通完成之后导通，并控制T2在所述T4下一次导通前关断，具体包括：
使T2的控制信号的上升沿相对于T3的控制信号的上升沿滞后第一预设时间，T2的控制信号的下降沿相对于T3的控制信号的下降沿提前第二预设时间。
结合第二方面，在第五种可能的实现方式中，正半周期内，控制T3在T1导通完成之后导通，并控制T3在T1下一次导通前关断，具体包括：
使T3的控制信号的上升沿相对于T2的控制信号的上升沿滞后第三预设时间；
使T3的控制信号的下降沿相对于T2的控制信号的下降沿滞后第四预设时间，且相对于T1的控制信号的下一个上升沿提前第五预设时间；第五预设时间用于确保T1下一次导通时所述T3已经关断；
负半周期内，控制T2在T4导通完成之后导通，并控制T2在T4下一次导通前关断， 具体包括：
使T2的控制信号的上升沿相对于T3的控制信号的上升沿滞后第三预设时间；
使T2的控制信号的下降沿相对于T3的控制信号的下降沿滞后第四预设时间，且相对于T4的控制信号的下一个上升沿提前第五预设时间；第五预设时间用于确保T4下一次导通时T2已经关断。
结合第二方面，在第六种可能的实现方式中，正半周期内，控制T3在T1导通完成之后导通，并控制T3在T1下一次导通前关断，具体包括：
使T3的控制信号的上升沿相对于T1的控制信号的上升沿滞后第六预设时间，且相对于T2的控制信号的上升沿超前第七预设时间，第六预设时间用于确保T3导通时T1已经导通；
使T3的控制信号的下降沿相对于T2的控制信号的下降沿滞后第八预设时间，且相对于T1的控制信号的下一个上升沿超前第九预设时间，第九预设时间用于确保T1下一次导通时T3已经关断；
负半周期内，控制T2在所述T4导通完成之后导通，并控制T2在T4下一次导通前关断，具体包括：
使T2的控制信号的上升沿相对于T4的控制信号的上升沿滞后第六预设时间，且相对于T3的控制信号的上升沿超前第七预设时间，第六预设时间用于确保T2导通时T4已经导通；
使T2的控制信号的下降沿相对于T3的控制信号的下降沿滞后第八预设时间，且相对于T4的控制信号的下一个上升沿超前第九预设时间，第九预设时间用于确保T4下一次导通时T2已经关断。
结合第二方面，在第七种可能的实现方式中，正半周期内，控制T3在T1导通完成之后导通，并控制T3在T1下一次导通前关断，具体包括：
使T3的控制信号的上升沿滞后T1的控制信号的上升沿第十预设时间，且超前T1的控制信号下降沿第十一预设时间，第十预设时间用于确保T3导通时T1已经导通；
使T3的控制信号的下降沿超前T2的控制信号的下降沿第十二预设时间；
负半周期内，控制T2在T4导通完成之后导通，并控制T2在T4下一次导通前关断，具体包括：
使T2的控制信号的上升沿滞后T4的控制信号的上升沿第十预设时间，且超前T4的控制信号下降沿第十一预设时间，第十预设时间用于确保T2导通时T4已经导通；
使T2的控制信号的下降沿超前T3的控制信号的下降沿第十二预设时间。
结合第二方面，在第八种可能的实现方式中，正半周期内，控制T3在T1导通完成之后导通，并控制T3在T1下一次导通前关断，具体包括：
使T3的控制信号的上升沿滞后T1的控制信号的上升沿第十三预设时间，且超前T1的控制信号的下降沿第十四预设时间，第十三预设时间用于确保T3导通时T1已经导通；
使T3的控制信号的下降沿滞后T2的控制信号的下降沿第十五预设时间，且超前T1的控制信号的下一个上升沿第十六预设时间，第十六预设时间用于确保T1下一次导通时 T3已经关断；
负半周期内，控制T2在T4导通完成之后导通，并控制T2在T4下一次导通前关断，具体包括：
使T2的控制信号的上升沿滞后T4的控制信号的上升沿第十三预设时间，且超前T4的控制信号的下降沿第十四预设时间，第十三预设时间用于确保T2导通时T4已经导通；
使T2的控制信号的下降沿滞后T3的控制信号的下降沿第十五预设时间，且超前T4的控制信号的下一个上升沿第十六预设时间，第十六预设时间用于确保T4下一次导通时T2已经关断。
本实现方式中，在正半周期内对T3的控制信号的持续时间覆盖了对T2的控制信号的持续时间，在负半周期内对T2的控制信号的持续时间覆盖了对于T3的控制信号的持续时间，因此在桥臂电压为零电平期间，T2和T3会存在相对较长共同导通时间，该零电平期间为双通道续流，利于降低零电平期间内的导通损耗，提升三电平逆变器的效率。
第三方面，本申请还提供了一种光伏发电系统，该系统包括以上任意实现方式提供的三电平逆变器，还包括光伏单元。其中，光伏单元包括多个光伏组件，光伏单元的输出端连接三电平逆变器的输入端。光伏单元用于将光能转换为直流电后传输至三电平逆变器。
该光伏发电系统的三电平逆变器的可控开关器件能够实现电压均衡，因此具有更高的效率，进而也提升了光伏发电系统的效率。
附图说明
图1为一种三电平逆变器的示意图；
图2为现有的控制时序图一；
图3为本申请实施例提供的一种三电平逆变器的控制方法的流程图；
图4为本申请实施例提供的图3对应的一种控制时序图；
图5为三电平逆变器在正半周期工作时的电路等效图；
图6为本申请实施例提供的三电平逆变器在负半周期工作时的电路等效图
图7为本申请实施例提供的图3对应的另一种控制时序图；
图8为本申请实施例提供的又一种控制时序图；
图9为本申请实施例提供的再一种控制时序图；
图10为本申请实施例提供的另一种控制时序图；
图11为本申请实施例提供的又一种控制时序图；
图12为本申请实施例提供的再一种控制时序图；
图13为本申请实施例提供的一种三电平逆变器的示意图；
图14为本申请实施例提供的一种光伏发电系统的示意图。
具体实施方式
为了使本领域技术人员更好地理解本申请实施例提供的技术方案，下面先介绍本申请提供的技术方案的应用场景。
参见图1，该图为一种三电平逆变器的示意图。
图示三电平逆变器10包括母线电容Cp和Cn，Cp的第一端连接正直流母线，Cp的第 二端通过Cn连接负直流母线，Cp的第二端为直流母线中点。三电平逆变器10的正输入端连接正直流母线，负输入端连接负直流母线。
电源20用于提供直流电维持母线电压。对于光伏发电系统，电源20为光伏单元，光伏单元包括多个光伏组件，例如多个光伏组件先串联形成光伏组串，多个光伏组串再并联形成光伏单元。
三电平逆变器10包括可控开关器件T1-T6，每个可控开关器件与一个二极管反并联，每个可控开关器件还并联一个电容。其中，该二极管为开关器件的体二极管(也称寄生二极管)，该电容为开关器件寄生电容。
理论上三电平逆变器的每个可控开关器件的电压应力均为直流母线电压的一半，但是由于寄生电容的影响，在电路换流期间会导致可控开关器件存在电压应力不均衡的问题。
参见图2，该图为现有的控制时序图一。
图2及以下实施例中的时序图所示波形对应可控开关器件的控制信号。以下以控制信号为高电平时可控开关器件导通、控制信号为低电平时可控开关器件断开为例进行说明。
采用图2所示的控制方式时，以Vdc表示直流母线电压，在正半周期间，T4和T6关断、T3和T5导通、T1与T2高频互补导通，正半周期利用T3导通强制将T4的电压应力箝位在1/2Vdc，因此在T1与T2高频互补导通期间T6管电压应力也被箝位在1/2Vdc；在负半周期间，T1和T5关断、T2和T6导通、T3与T4高频互补导通，利用T2导通强制将T1的电压应力箝位在1/2Vdc，因此在T3与T4高频互补导通期间T5管电压应力也被箝位在1/2Vdc。
但是，经发明人研究发现，正半周期内，当T3管导通时，桥臂处于零电平期间，会有电流经过T3和D6回路，而当T1再次导通时，二极管D6承受反压关断。二极管D6从导通状态向截止状态转变时，在二极管阻断反向电流之前需要首先释放存储的电荷，这个放电时间被称为反向恢复时间，在反向恢复时间此期间电流反向流过二极管D6。在D6的反向恢复时间内会在T6两端形成高压尖峰，使得T6有过应力风险。负半周期内，同理T5会有过应力的风险。
为了解决以上技术问题，本申请提供了一种三电平逆变器、控制方法及系统，能够避免三电平逆变器的可控开关器件因不均压而导致损坏，同时还有利于降低二极管反向恢复造成的电压尖峰。
为了使本技术领域的人员更清楚地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。
本申请说明中的“第一”、“第二”等用词仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量
在本申请中，除非另有明确的规定和限定，术语“连接”应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或成一体；可以是直接连接，也可以通过中间媒介间接连接。
实施例一：
本申请实施例提供了一种三电平逆变器的控制方法，下面结合附图具体说明。
参见图3，该图为本申请实施例提供的一种三电平逆变器的控制方法的流程图。
该方法应用于三电平逆变器，三电平逆变器的具体实现方式可以参见图1。
其中，三电平逆变器10包含六个可控开关器件T1～T6，每个可控开关器件包括一个反并联二极管和结电容，T1的第一端接正直流母线，T4的第二端接负直流母线，T1的第二端接T2、T5的第一端，T4的第一端接T3、T6的第二端，T2的第二端和T3的第一端连接直流母线中点，T5的第二端和T6的第一端连接在一起形成桥臂端。
为了方便说明，本申请以下实施例中以可控开关器件T1～T6为绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)为例进行说明。当可控开关器件存在体二极管(又称寄生二极管时)时，可控开关器件反并联的二极管即为其体二极管，当可控开关器件不存在体二极管时，可控开关器件反并联的二极管为外接的二极管。当然，可控开关器件还可以为其它类型的器件，本申请实施例在此不再分别赘述原理。可控开关器件T1～T6的结电容分别为C1-C6。
本申请实施例提供的方法可由三电平逆变器的控制器实现，具体包括以下步骤：
S101：正半周期内，控制T3在T1导通完成之后导通，并控制T3在T1下一次导通前关断。
S102：负半周期内，控制T2在T4导通完成之后导通，并控制T2在T4下一次导通前关断。
参见图4，该图为本申请实施例提供的图3对应的一种控制时序图。
下面参见图4具体说明该方法的原理。
首先说明正半周期工作时的工作原理。
参见图5，该图为本申请实施例提供的三电平逆变器在正半周期工作时的电路等效图。
正半周期工作时，T1和T2以开关频率互补交替导通，T5导通，T4和T6保持关断。
S101中控制T3在T1导通完成之后导通，对应图示时间间隔Ts1。此时T2关断，则T4的两端分别连接直流母线中点以及负直流母线，因此将T4两端的电压箝位至直流母线电压的一半。
T6的一端通过导通的T1连接正直流母线，另一端通过导通的T3连接直流母线的中点，因此T6两端的电压也被箝位为直流母线电压的一半，实现了与T4的电压均衡。
S101中不同时导通T1和T3是因为可控开关器件具有离散性，同时通过控制信号控制T1和T3导通时，可能会出现T3先导通的情况，若T3先于T1导通，则T1开通时已有电流流经T3和D6所在的回路，D6反向恢复造成电压尖峰会导致T6两端电压出现过应力的问题。
该方法还控制T3在T1下一次导通前关断，对应图示时间间隔Td1，通过提前关断T3来阻断D6和T3所在回路的电流，即阻断了图5中虚线所示的回路，在实现T4与T6动态电压均衡的同时避免了D6反向恢复造成电压尖峰的问题。
下面说明负半周期时的工作原理。
参见图6，该图为本申请实施例提供的三电平逆变器在负半周期工作时的电路等效图。
负半周期工作时，T3和T4以开关频率互补交替导通，T6导通，T1和T5保持关断。
S102中控制T2在T4导通完成之后导通，对应图示时间间隔Ts2。此时T3关断，则T1的两端分别连接正直流母线以及直流母线中点，因此将T1两端的电压箝位至直流母线电压的一半。
T5的一端通过导通的T4连接负直流母线，另一端通过导通的T2连接直流母线的中点，因此T5两端的电压也被箝位为直流母线电压的一半，实现了与T1的电压均衡。
S102中不同时导通T2和T4是因为可控开关器件具有离散性，同时通过控制信号控制T2和T4导通时，可能会出现T2先导通的情况，若T2先于T4导通，则T4导通时已有电流流经T2和D5所在的回路，D5反向恢复造成电压尖峰会导致T5两端的电压过应力。
该方法还控制T2在T4下一次导通前关断，对应图示时间间隔Td2，通过提前关断T2来阻断D5和T2所在回路的电流，即阻断了图6中虚线所示的回路，在实现T1与T5动态电压均衡的同时避免了D5反向恢复造成电压尖峰的问题。
参见图7，该图为本申请实施例提供的图3对应的另一种控制时序图。
该图与图4所示的控制时序的区别在于：图4中的Ts1和Ts2较短，而图5中Ts1和Ts2较长，其原理类似以上说明，本申请实施例在此不再赘述。
以上的间隔Ts1和Ts2可以相同，也可以不同；以上的间隔Td1和Td2可以相同，也可以不同，本申请实施例对间隔的取值不做具体限定。在一些实施例中，考虑到三电平逆变器电路结构的对称特性以及对于控制信号的简化，可以设置Ts1和Ts2相同，Td1和Td2相同。为了方便说明，本申请的以下实施例中的正半周期内和负半周期内的控制时序相对于三电平逆变器的结构对称，例如正半周期的T1和负半周期的T1对应相同，正半周期的T3的控制时序和负半周期的T2的控制时序对应相同。
一并参见图4和图7所示的控制时序，在桥臂电压为零点平期间，由于T2和T3存在共同导通时间，即在零电平期间为双通道续流，因此还有利于降低零电平期间内的导通损耗，提升了三电平逆变器的效率。
综上所述，利用本申请实施例提供的控制方法，在正半周期内，在实现T4与T6动态电压均衡的同时避免了T6的二极管反向恢复造成电压尖峰的问题。而在负半周期内，在实现T1和T5动态电压均衡的同时避免了T5的二极管反向恢复造成电压尖峰的问题。此外，还降低零电平期间内的导通损耗，提升了三电平逆变器的效率。
三电平逆变器中的各可控开关器件的工作状态由控制器发送的控制信号控制，控制信号的波形即以上的时序图中的信号波形。在一些实施例中，正半周期内，对于T3的控制信号可由对T2的控制信号进行变换得到，负半周期内，对于T2的控制信号可由对T3的控制信号进行变换得到，该变换包括占空比和/或相位的变换。例如，正半周期内，将对于T2的控制信号进行移相调整后的信号作为T3的控制信号。
在另一些实施例中，对各个可控开关器件的控制信号分别进行设置，控制器利用设置好的控制信号控制各可控开关器件，该设置过程可由人工完成或设备主动检测配置，本申请实施例不做具体限定。具体的，可以设置为：在正半周期内，T3的控制信号的占空比相对于T2的控制信号的占空比进行增大或缩小；在负半周期内，T2的控制信号的占空比相对于T3的控制信号的占空比增大或缩小。此外，还可以设置为，在正半周期内，T3的控 制信号相对于T2的控制信号移相；在负半周期内，T2的控制信号相对于T3的控制信号移相。以上对于移相和占空比的设置可以同时存在或只进行其中的一项设置。
综上所述，通过以上两种实现方式可以获取对T2和T3的控制信号，下面结合具体的T2和T3的控制信号说明本申请技术方案的实现方式。
实施例二：
参见图8，该图为本申请实施例提供的又一种控制时序图。
正半周期内，使T3的控制信号的上升沿相对于T2的控制信号的上升沿滞后第一预设时间t1，T3的控制信号的下降沿相对于T2的控制信号的下降沿提前第二预设时间t2。即使T3在T2导通后的第一预设时间t1导通，在T2关断前的第二预设时间t2关断。
负半周期内，使T2的控制信号的上升沿相对于T3的控制信号的上升沿滞后第一预设时间t1，T2的控制信号的下降沿相对于T3的控制信号的下降沿提前第二预设时间t2。即使T2在T3导通后的第一预设时间t1导通，在T3关断前的第二预设时间t2关断。
其中，第一预设时间t1和第二预设时间t2可以根据实际情况设定，本申请实施例不做具体限定。但是当t1等于t2时，在正半周期内，T3的控制信号相对于T2的控制信号发生了占空比的调整，在负半周期内，T2的控制信号相对于T3的控制信号发生了占空比的调整；而当t1大于t2时，在正半周期内，T3的控制信号相对于T2的控制信号还发生了相位的右移(也称为后移或滞后)，在负半周期内，T2的控制信号相对于T3的控制信号还发生了相位的右移；当t1小于t2时，在正半周期内，T3的控制信号相对于T2的控制信号发生了相位的左移(也称为前移或超前)，在负半周期内，T2的控制信号相对于T3的控制信号发生了相位的左移。
利用本申请实施例提供的控制方法，在正半周期内，在实现T4与T6动态电压均衡的同时避免了T6的二极管反向恢复造成电压尖峰的问题。而在负半周期内，在实现T1和T5动态电压均衡的同时避免了T5的二极管反向恢复造成电压尖峰的问题。此外，还降低零电平期间内的导通损耗，提升了三电平逆变器的效率。
实施例三：
参见图9，该图为本申请实施例提供的再一种控制时序图。
在正半周期内，使T3的控制信号的上升沿相对于T2的上升沿滞后第三预设时间t3，使T3的控制信号的下降沿相对于T2的控制信号的下降沿滞后第四预设时间t4，且相对于T1的控制信号的上升沿提前第五预设时间t5。
第五预设时间用于确保T1下一次导通时T3已经关断。
在负半周期内，使T2的控制信号的上升沿相对于T3的上升沿滞后第三预设时间t3；使T2的控制信号的下降沿相对于T3的控制信号的下降沿滞后第四预设时间t4，且相对于T4的控制信号的上升沿提前第五预设时间t5。
所第五预设时间用于确保T4下一次导通时T2已经关断。
其中，t3和t4可以相同也可以不同，本申请实施例不做具体限定。但是，当t3等于t4时，在正半周期内，T3的控制信号相对于T2的控制信号仅发生了信号的后移，在负半周期内，T2的控制信号相对于T3的控制信号仅发生了信号的后移。当t3不等于t4时，T3 的控制信号相对于T2的控制信号还发生了占空比的变化。
利用本申请实施例提供的控制方法，在正半周期内，在实现T4与T6动态电压均衡的同时避免了T6的二极管反向恢复造成电压尖峰的问题。而在负半周期内，在实现T1和T5动态电压均衡的同时避免了T5的二极管反向恢复造成电压尖峰的问题。此外，还降低零电平期间内的导通损耗，提升了三电平逆变器的效率。
此外，在正半周期，T2关断后，T3尚未关断而仍处于导通状态，因此消除了T3反并联的二极管D3的反向恢复损耗；而在负半周期，T3关断后，T2尚未关断而仍处于导通状态，因此消除了T2反并联的二极管D2的反向恢复损耗，因此利于降低可控开关器件的总体损耗以及提升了电磁兼容性(Electromagnetic Compatibility，EMC)。
实施例四：
参见图10，该图为本申请实施例提供的另一种控制时序图。
在正半周期内，使T3的控制信号的上升沿相对于T1的控制信号的上升沿滞后第六预设时间t6，且相对于T2的控制信号的上升沿超前第七预设时间t7。
第六预设时间t6用于确保T3导通时T1已经导通。
还使T3的控制信号的下降沿相对于T2的控制信号的下降沿滞后第八预设时间t8，且相对于T1的控制信号的下一个上升沿超前第九预设时间t9。
第九预设时间用于确保T1下一次导通时T3已经关断。
在负半周期内，使T2的控制信号的上升沿相对于T4的控制信号的上升沿滞后第六预设时间t6，且相对于T3的控制信号的上升沿超前第七预设时间t7。
第六预设时间用于确保T2导通时T4已经导通。
使T2的控制信号的下降沿相对于T3的控制信号的下降沿滞后第八预设时间t8，且相对于T4的控制信号的下一个上升沿超前第九预设时间t9。
第九预设时间t9用于确保T4下一次导通时T2已经关断。
其中，第六预设时间t6和第九预设时间t9可以相同也可以不同，本申请实施例不做具体限定。在一些实施例中，考虑到三电平逆变器电路结构的对称性以及对控制信号的简化，第六预设时间和第九预设时间相同。
此外，t7和t8可以根据实际情况设定，本申请实施例不做具体限定。但是当t7小于t8时，在正半周期内，T3的控制信号相对于T2的控制信号发生了相位的右移，在负半周期内，T2的控制信号相对于T3的控制信号发生了相位的右移；当t1大于t2时，在正半周期内，T3的控制信号相对于T2的控制信号发生了相位的左移，在负半周期内，T2的控制信号相对于T3的控制信号发生了相位的左移。
利用本申请实施例提供的控制方法，在正半周期内，在实现T4与T6动态电压均衡的同时避免了T6的二极管反向恢复造成电压尖峰的问题。而在负半周期内，在实现T1和T5动态电压均衡的同时避免了T5的二极管反向恢复造成电压尖峰的问题。此外，还降低零电平期间内的导通损耗，提升了三电平逆变器的效率。
此外，在正半周期，T2关断后，T3尚未关断而仍处于导通状态，因此消除了T3反并联的二极管D3的反向恢复损耗；而在负半周期，T3关断后，T2尚未关断而仍处于导通状 态，因此消除了T2反并联的二极管D2的反向恢复损耗，因此利于降低可控开关器件的总体损耗以及提升了电磁兼容性。
实施例五：
参见图11，该图为本申请实施例提供的又一种控制时序图。
在正半周期内，使T3的控制信号的上升沿滞后T1的控制信号的上升沿第十预设时间t10，且超前T1的下降沿第十一预设时间t11。第十预设时间t10用于确保T3导通时所述T1已经导通。
使T3的控制信号的下降沿超前T2的控制信号的下降沿第十二预设时间t12。
此时，T3的控制信号的相位可以通过将T2的控制信号的相位进行前移获得。
在负半周期内，使T2的控制信号的上升沿滞后T4的控制信号的上升沿第十预设时间t10，且超前T4的控制信号的下降沿第十一预设时间t11，第十预设时间t10用于确保T2导通时T4已经导通。
使T2的控制信号的下降沿超前T3的控制信号的下降沿第十二预设时间t12。
此时，T2的控制信号的相位可以通过将T3的控制信号的相位进行前移获得。
其中，第十一预设时间t11和第十二预设时间t12可以根据实际情况设定，本申请实施例不做具体限定。
利用本申请实施例提供的控制方法，在正半周期内，在实现T4与T6动态电压均衡的同时避免了T6的二极管反向恢复造成电压尖峰的问题。而在负半周期内，在实现T1和T5动态电压均衡的同时避免了T5的二极管反向恢复造成电压尖峰的问题。此外，还降低零电平期间内的导通损耗，提升了三电平逆变器的效率。
实施例六：
参见图12，该图为本申请实施例提供的再一种控制时序图。
在正半周期内使T3的控制信号的上升沿滞后T1的控制信号的上升沿第十三预设时间t13，且超前T1的控制信号的下降沿第十四预设时间t14。第十三预设时间t13用于确保T3导通时所述T1已经导通。
使T3的控制信号的下降沿滞后T2的控制信号的下降沿第十五预设时间t15，且超前T1的控制信号的下一个上升沿第十六预设时间t16。第十六预设时间t16用于确保T1下一次导通时T3已经关断。
在负半周期内，使T2的控制信号的上升沿滞后T4的控制信号的上升沿第十三预设时间t13，且超前T4的控制信号的下降沿第十四预设时间t14，第十三预设时间用于确保T2导通时T4已经导通。
使T2的控制信号的下降沿滞后T3的控制信号的下降沿第十五预设时间t15，且超前T4的控制信号的下一个上升沿第十六预设时间t16。第十六预设时间t16用于确保T4下一次导通时T2已经关断。
其中，第十三预设时间t13和第十六预设时间t16可以相同也可以不同，本申请实施例不做具体限定。在一些实施例中，考虑到三电平逆变器电路结构的对称性以及对控制信号的简化，第十三预设时间t13和第十六预设时间t16相同。
利用本申请实施例提供的控制方法，在正半周期内，在实现T4与T6动态电压均衡的同时避免了T6的二极管反向恢复造成电压尖峰的问题。而在负半周期内，在实现T1和T5动态电压均衡的同时避免了T5的二极管反向恢复造成电压尖峰的问题。此外，还降低零电平期间内的导通损耗，提升了三电平逆变器的效率。
此外，在正半周期，T2关断后，T3尚未关断而仍处于导通状态，因此消除了T3反并联的二极管D3的反向恢复损耗；而在负半周期，T3关断后，T2尚未关断而仍处于导通状态，因此消除了T2反并联的二极管D2的反向恢复损耗，因此利于降低可控开关器件的总体损耗以及提升了电磁兼容性。
以上各实施例中，当正半周期内，T3的上升沿超前于T2的上升沿时，可以在T2导通前将T4两端的电压箝位至直流母线电压的一半，避免控制过程中T4两端的电压过应力；同理，在负半周期内，当T2的上升沿超前于T3的上升沿时，可以在T3导通前将T1两端的电压箝位至直流母线电压的一半，避免控制过程中T1两端的电压过应力。
以上各实施例中，在正半周期内，由于T1和T2交替导通，当T3的控制信号的上升沿滞后于T2的控制信号的上升沿时，T1已经完成导通；当T3的控制信号的下降沿超前于T2的控制信号的下降沿时，则T1下一次导通前T3已经完成关断。同理，在负半周期内，由于T3和T4交替导通，当T2的控制信号的上升沿滞后于T3的控制信号的上升沿时，T4已经完成导通；当T2的控制信号的下降沿超前于T3的控制信号的下降沿时，则T4下一次导通前T2已经完成关断。
实施例七：
基于以上实施例提供的三电平逆变器的控制方法，本申请实施例还提供了一种应用该控制方法的三电平逆变器，下面结合附图具体说明。
参见图13，该图为本申请实施例提供的一种三电平逆变器的示意图。
该三电平逆变器10包括母线电容Cp和Cn、功率变换电路101以及控制器102。
其中，功率变换电路101可控开关器件T1～T6，每个可控开关器件包括一个反并联二极管和结电容，T1的第一端接正直流母线，T4的第二端接负直流母线，T1的第二端接T2、T5的第一端，T4的第一端接T3、T6的第二端，T2的第二端和T3的第一端连接直流母线中点，T5的第二端和T6的第一端连接在一起形成桥臂端。
控制器102通过发送控制信号控制可控开关器件T1～T6的工作状态。
控制器102在正半周期内，控制T3在T1导通完成之后导通，并控制T3在T1下一次导通前关断；在负半周期内，控制T2在T4导通完成之后导通，并控制T2在T4下一次导通前关断，下面具体说明。
三电平逆变器在正半周期工作时，控制器102控制T1和T2以开关频率互补交替导通，T5导通，T4和T6保持关断。
控制器102控制T3在T1导通完成之后导通。此时T2关断，则T4的两端分别连接直流母线中点以及负直流母线，因此将T4两端的电压箝位至直流母线电压的一半。
T6的一端通过导通的T1连接正直流母线，另一端通过导通的T3连接直流母线的中点，因此T6两端的电压也被箝位为直流母线电压的一半，实现了与T4的电压均衡。
控制器102不同时控制T1和T3导通是因为可控开关器件具有离散性，同时控制T1和T3导通时，可能会出现T3先导通的情况，若T3先于T1导通，则T1导通时已有电流流经T3和D6所在的回路，D6反向恢复造成电压尖峰会导致T6两端的电压过应力。
控制器102还控制T3在T1下一次导通前关断，通过提前关断T3来阻断D6和T3所在回路的电流，在实现T4与T6动态电压均衡的同时避免了D6反向恢复造成电压尖峰的问题。
三电平逆变器在负半周期工作时，控制器102控制T3和T4以开关频率互补交替导通，T6导通，T1和T5保持关断。
控制器102控制T2在T4导通完成之后导通。此时T3关断，则T1的两端分别连接正直流母线以及直流母线中点，因此将T1两端的电压箝位至直流母线电压的一半。
T5的一端通过导通的T4连接负直流母线，另一端通过导通的T2连接直流母线的中点，因此T5两端的电压也被箝位为直流母线电压的一半，实现了与T1的电压均衡。
控制器102不同时控制T2和T4导通是因为可控开关器件具有离散性，同时控制控制T2和T4导通时，可能会出现T2先导通的情况，若T2先于T4导通，则T4开通时已有电流流经T2和D5所在的回路，D5反向恢复造成电压尖峰会导致T5两端电压出现过应力的问题。
控制器102还控制T2在T4下一次导通前关断，通过提前关断T2来阻断D5和T2所在回路的电流，在实现T1与T5动态电压均衡的同时避免了D5反向恢复造成电压尖峰的问题。
本申请实施例中的控制器可以为专用集成电路(Application Specific Integrated Circuit，ASIC)、可编程逻辑器件(Programmable Logic Device，PLD)、数字信号处理器(Digital Signal Processor，DSP)或其组合。上述PLD可以是复杂可编程逻辑器件(Complex Programmable Logic Device，CPLD)、现场可编程逻辑门阵列(Field-programmable Gate Array，FPGA)、通用阵列逻辑(Generic Array Logic,GAL)或其任意组合，本申请实施例对此不作具体限定。
综上所述，利用本申请实施例提供的三电平逆变器，在正半周期内，在实现T4与T6动态电压均衡的同时避免了T6的二极管反向恢复造成电压尖峰的问题。而在负半周期内，在实现T1和T5动态电压均衡的同时避免了T5的二极管反向恢复造成电压尖峰的问题。此外，还降低零电平期间内的导通损耗，提升了三电平逆变器的效率。
在一些实施例中，正半周期内，对于T3的控制信号可由对T2的控制信号进行变换得到，负半周期内，对于T2的控制信号可由对T3的控制信号进行变换得到，该变换包括占空比和/或相位的变换。例如，正半周期内，将对于T2的控制信号进行移相调整后的信号作为T3的控制信号。
在另一些实施例中，对各个可控开关器件的控制信号分别进行设置，控制器利用设置好的控制信号控制各可控开关器件，该设置过程可由人工完成或控制器主动配置，本申请实施例不做具体限定。具体的，可以设置为：在正半周期内，T3的控制信号的占空比相对于T2的控制信号的占空比进行增大或缩小；在负半周期内，T2的控制信号的占空比相对于T3的控制信号的占空比增大或缩小。此外，还可以设置为，在正半周期内，T3的控制 信号相对于T2的控制信号移相；在负半周期内，T2的控制信号相对于T3的控制信号移相。以上对于移相和占空比的设置可以同时存在或只进行其中的一项设置。
下面结合控制器具体的控制方式进行说明。
第一种：正半周期内，使T3的控制信号的上升沿相对于T2的控制信号的上升沿滞后第一预设时间t1，T3的控制信号的下降沿相对于T2的控制信号的下降沿提前第二预设时间t2。即使T3在T2导通后的第一预设时间t1导通，在T2关断前的第二预设时间t2关断。
负半周期内，使T2的控制信号的上升沿相对于T3的控制信号的上升沿滞后第一预设时间t1，T2的控制信号的下降沿相对于T3的控制信号的下降沿提前第二预设时间t2。即使T2在T3导通后的第一预设时间t1导通，在T3关断前的第二预设时间t2关断。
其中，第一预设时间t1和第二预设时间t2可以根据实际情况设定，本申请实施例不做具体限定。
第二种：在正半周期内，使T3的控制信号的上升沿相对于T2的上升沿滞后第三预设时间t3，使T3的控制信号的下降沿相对于T2的控制信号的下降沿滞后第四预设时间t4，且相对于T1的控制信号的上升沿提前第五预设时间t5。
第五预设时间用于确保T1下一次导通时T3已经关断。
在负半周期内，使T2的控制信号的上升沿相对于T3的上升沿滞后第三预设时间t3；使T2的控制信号的下降沿相对于T3的控制信号的下降沿滞后第四预设时间t4，且相对于T4的控制信号的上升沿提前第五预设时间t5。
所第五预设时间用于确保T4下一次导通时T2已经关断。
其中，t3和t4可以相同也可以不同，本申请实施例不做具体限定。
第三种：在正半周期内，使T3的控制信号的上升沿相对于T1的控制信号的上升沿滞后第六预设时间t6，且相对于T2的控制信号的上升沿超前第七预设时间t7。
第六预设时间t6用于确保T3导通时T1已经导通。
还使T3的控制信号的下降沿相对于T2的控制信号的下降沿滞后第八预设时间t8，且相对于T1的控制信号的下一个上升沿超前第九预设时间t9。
第九预设时间用于确保T1下一次导通时T3已经关断。
在负半周期内，使T2的控制信号的上升沿相对于T4的控制信号的上升沿滞后第六预设时间t6，且相对于T3的控制信号的上升沿超前第七预设时间t7。
第六预设时间用于确保T2导通时T4已经导通。
使T2的控制信号的下降沿相对于T3的控制信号的下降沿滞后第八预设时间t8，且相对于T4的控制信号的下一个上升沿超前第九预设时间t9。
第九预设时间t9用于确保T4下一次导通时T2已经关断。
其中，第六预设时间t6和第九预设时间t9可以相同也可以不同，本申请实施例不做具体限定。
第四种：在正半周期内，使T3的控制信号的上升沿滞后T1的控制信号的上升沿第十预设时间t10，且超前T1的下降沿第十一预设时间t11。第十预设时间t10用于确保T3导 通时所述T1已经导通。
使T3的控制信号的下降沿超前T2的控制信号的下降沿第十二预设时间t12。
此时，T3的控制信号的相位可以通过将T2的控制信号的相位进行前移获得。
在负半周期内，使T2的控制信号的上升沿滞后T4的控制信号的上升沿第十预设时间t10，且超前T4的控制信号的下降沿第十一预设时间t11，第十预设时间t10用于确保T2导通时T4已经导通。
使T2的控制信号的下降沿超前T3的控制信号的下降沿第十二预设时间t12。
此时，T2的控制信号的相位可以通过将T3的控制信号的相位进行前移获得。
其中，第十一预设时间t11和第十二预设时间t12可以根据实际情况设定，本申请实施例不做具体限定。
第五种：在正半周期内使T3的控制信号的上升沿滞后T1的控制信号的上升沿第十三预设时间t13，且超前T1的控制信号的下降沿第十四预设时间t14。第十三预设时间t13用于确保T3导通时所述T1已经导通。
使T3的控制信号的下降沿滞后T2的控制信号的下降沿第十五预设时间t15，且超前T1的控制信号的下一个上升沿第十六预设时间t16。第十六预设时间t16用于确保T1下一次导通时T3已经关断。
在负半周期内，使T2的控制信号的上升沿滞后T4的控制信号的上升沿第十三预设时间t13，且超前T4的控制信号的下降沿第十四预设时间t14，第十三预设时间用于确保T2导通时T4已经导通。
使T2的控制信号的下降沿滞后T3的控制信号的下降沿第十五预设时间t15，且超前T4的控制信号的下一个上升沿第十六预设时间t16。第十六预设时间t16用于确保T4下一次导通时T2已经关断。
其中，第十三预设时间t13和第十六预设时间t16可以相同也可以不同，本申请实施例不做具体限定。在一些实施例中，考虑到三电平逆变器电路结构的对称性以及对控制信号的简化，第十三预设时间t13和第十六预设时间t16相同。
对于以上第二种、第三种和第五种实现方式，由于在正半周期，T2关断后，T3尚未关断而仍处于导通状态，因此消除了T3反并联的二极管D3的反向恢复损耗；而在负半周期，T3关断后，T2尚未关断而仍处于导通状态，因此消除了T2反并联的二极管D2的反向恢复损耗，因此利于降低可控开关器件的总体损耗以及提升了电磁兼容性。
实施例八：
基于以上实施例提供的三电平逆变器，本申请实施例还提供了一种光伏发电系统。下面结合附图具体说明。
参见图14，该图为本申请实施例提供的一种光伏发电系统的示意图。
本申请实施例提供的光伏发电系统40包括光伏单元30和三电平逆变器10。
其中，三电平逆变器10包括母线电容Cp和Cn，Cp的第一端连接正直流母线，Cp的第二端通过Cn连接负直流母线，Cp的第二端为母线中点。三电平逆变器10的正输入端连接正直流母线，负输入端连接负直流母线。
三电平逆变器10还包括六个可控开关器件T1～T6，每个所述可控开关器件包括一个反并联二极管和结电容，T1的第一端接正直流母线，T4的第二端接负直流母线，T1的第二端接T2、T5的第一端，T4的第一端接T3、T6的第二端，T2的第二端和T3的第一端连接直流母线中点，T5的第二端和T6的第一端连接在一起形成桥臂端，还包括控制器，所述控制器通过发送控制信号控制所述可控开关器件的工作状态。
控制器102具体用于正半周期内，控制T3在T1导通完成之后导通，并控制T3在所述T1下一次导通前关断；在负半周期内，控制T2在T4导通完成之后导通，并控制T2在T4下一次导通前关断。
关于控制器102的具体工作原理可以参见以上实施例中的说明，本申请实施例在此不再赘述。
光伏单元30包括多个光伏组件，光伏组件30的输出端连接三电平逆变器的输入端。
光伏单元30用于将光能转换为直流电后传输至三电平逆变器10。
综上所述，该光伏发电系统包括了三电平逆变器，该三电平逆变器的控制器在正半周期内，控制T3在T1导通完成之后导通，避免了T6两端的电压因为T6的二极管反向恢复导致过应力的问题，将T4两端的电压箝位至直流母线电压的一半，由于此时T1和T5导通，从而也将T6两端的电压箝位至直流母线电压的一半，并控制T3在T1下一次导通前关断，通过提前关断T3来阻断T6的二极管和T3所在回路的电流，因此在实现T4与T6动态电压均衡的同时避免了T6的二极管反向恢复造成电压尖峰的问题。而在负半周期内，控制器控制T2在T4导通完成之后导通，避免了T5两端的电压因为T5的二极管反向恢复导致过应力的问题，将T1两端的电压箝位至直流母线的电压的一半，由于此时T4和T6导通。从而也将T5两端的电压箝位至直流母线电压的一半，并控制T2在T4下一次导通前关断，通过提前关断T2来阻断T5的二极管和T2所在回路中的电流，因此在实现T1和T5动态电压均衡的同时避免了T5的二极管反向恢复造成电压尖峰的问题。此外，在桥臂电压为零电平期间，由于T3和T2会存在共同导通时间，因此该零电平期间为双通道续流，因此还有利于降低零电平期间内的导通损耗，提升了三电平逆变器的效率，进而提升了光伏发电系统的效率。
在一些实施例中，当在正半周期，T2关断后，T3尚未关断而仍处于导通状态时，还消除了T3反并联的二极管D3的反向恢复损耗；而在负半周期，当T3关断后，T2尚未关断而仍处于导通状态时，还消除了T2反并联的二极管D2的反向恢复损耗，因此利于降低可控开关器件的总体损耗以及提升了电磁兼容性。
本申请实施例不具体限定可控开关器件的类型，例如还可以为金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor Filed Effect Transistor，MOSFET，以下简称MOS管)、SiC MOSFET(Silicon Carbide Metal Oxide Semiconductor，碳化硅场效应管)等。控制器可以向可控开关管发送PWM(Pulse Width Modulation，脉冲宽度调制)信号以控制可控开关管的工作状态。
通过以上的实施方式的描述可知，本领域的技术人员可以清楚地了解到上述实施例方法中的全部或部分步骤可借助软件加通用硬件平台的方式来实现。基于这样的理解，本申 请的技术方案可以以软件产品的形式体现出来，该计算机软件产品可以以计算机程序的形式存储在计算机可读存储介质中，如只读存储器(英文：read-only memory，ROM)/RAM、磁碟、光盘等，包括若干程序代码或指令用以使得一台计算机设备(可以是个人计算机，服务器，或者诸如路由器等网络通信设备等)执行本申请各个实施例或者实施例的某些部分所述的方法
应当理解，在本申请中，“至少一个(项)”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，用于描述关联对象的关联关系，表示可以存在三种关系，例如，“A和/或B”可以表示：只存在A，只存在B以及同时存在A和B三种情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项(个)”或其类似表达，是指这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b或c中的至少一项(个)，可以表示：a，b，c，“a和b”，“a和c”，“b和c”，或“a和b和c”，其中a，b，c可以是单个，也可以是多个。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。
以上所述，以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。

Claims (19)

  1. 一种三电平逆变器，其特征在于，包括可控开关器件T1～T6，每个所述可控开关器件包括并联的结电容和一个反并联的二极管，T1的第一端接正直流母线，T4的第二端接负直流母线，T1的第二端接T2、T5的第一端，T4的第一端接T3、T6的第二端，T2的第二端和T3的第一端连接直流母线中点，T5的第二端和T6的第一端连接在一起形成桥臂端，还包括控制器，所述控制器通过发送控制信号控制所述可控开关器件的工作状态；
    所述控制器，用于正半周期内，控制所述T3在所述T1导通完成之后导通，并控制所述T3在所述T1下一次导通前关断；负半周期内，控制所述T2在所述T4导通完成之后导通，并控制所述T2在所述T4下一次导通前关断。
  2. 根据权利要求1所述的三电平逆变器，其特征在于，所述控制器还用于在正半周期内，调整所述T2的控制信号的占空比和/或相位，用调整后的控制信号控制所述T3；在负半周期内，调整所述T3的控制信号的占空比和/或相位，用调整后的控制信号控制所述T2。
  3. 根据权利要求1所述的三电平逆变器，其特征在于，在正半周期内，所述T3的控制信号的占空比相对于所述T2的控制信号的占空比增大或缩小；在负半周期内，所述T2的控制信号的占空比相对于所述T3的控制信号的占空比增大或缩小。
  4. 根据权利要求1或3所述的三电平逆变器，其特征在于，正半周期内，所述T3的控制信号相对于所述T2的控制信号移相；负半周期内，所述T2的控制信号相对于所述T3的控制信号移相。
  5. 根据权利要求1-4中任意一项所述的三电平逆变器，其特征在于，所述控制器具体用于：
    在所述正半周期内，使所述T3的控制信号的上升沿相对于所述T2的控制信号的上升沿滞后第一预设时间，T3的控制信号的下降沿相对于T2的控制信号的下降沿提前第二预设时间；
    在所述负半周期内，使所述T2的控制信号的上升沿相对于所述T3的控制信号的上升沿滞后所述第一预设时间，T2的控制信号的下降沿相对于T3的控制信号的下降沿提前所述第二预设时间。
  6. 根据权利要求1-4中任意一项所述的三电平逆变器，其特征在于，所述控制器具体用于：
    在所述正半周期内，使所述T3的控制信号的上升沿相对于所述T2的控制信号的上升沿滞后第三预设时间；使所述T3的控制信号的下降沿相对于所述T2的控制信号的下降沿滞后第四预设时间，且相对于所述T1的控制信号的下一个上升沿提前第五预设时间；所述第五预设时间用于确保所述T1下一次导通时所述T3已经关断；
    在所述负半周期内，使所述T2的控制信号的上升沿相对于所述T3的控制信号的上升沿滞后第三预设时间；使所述T2的控制信号的下降沿相对于所述T3的控制信号的下降沿滞后第四预设时间，且相对于所述T4的下一个上升沿提前第五预设时间；所述第五预设时间用于确保所述T4下一次导通时所述T2已经关断。
  7. 根据权利要求1-4中任意一项所述的三电平逆变器，其特征在于，所述控制器具体 用于：
    在所述正半周期内，使所述T3的控制信号的上升沿相对于所述T1的控制信号的上升沿滞后第六预设时间，且相对于所述T2的控制信号的上升沿超前第七预设时间，所述第六预设时间用于确保所述T3导通时所述T1已经导通；使所述T3的控制信号的下降沿相对于所述T2的控制信号的下降沿滞后第八预设时间，且相对于所述T1的控制信号的下一个上升沿超前第九预设时间，所述第九预设时间用于确保所述T1下一次导通时所述T3已经关断；
    在所述负半周期内，使所述T2的控制信号的上升沿相对于所述T4的控制信号的上升沿滞后第六预设时间，且相对于所述T3的控制信号的上升沿超前第七预设时间，所述第六预设时间用于确保所述T2导通时所述T4已经导通；使所述T2的控制信号的下降沿相对于所述T3的控制信号的下降沿滞后第八预设时间，且相对于所述T4的控制信号的下一个上升沿超前第九预设时间，所述第九预设时间用于确保所述T4下一次导通时所述T2已经关断。
  8. 根据权利要求1-4中任意一项所述的三电平逆变器，其特征在于，所述控制器具体用于：
    在所述正半周期内，使所述T3的控制信号的上升沿滞后所述T1的控制信号的上升沿第十预设时间，且超前所述T1的控制信号的下降沿第十一预设时间，所述第十预设时间用于确保所述T3导通时所述T1已经导通；使所述T3的控制信号的下降沿超前所述T2的控制信号的下降沿第十二预设时间；
    在所述负半周期内，使所述T2的控制信号的上升沿滞后所述T4的控制信号的上升沿第十预设时间，且超前所述T4的控制信号的下降沿第十一预设时间，所述第十预设时间用于确保所述T2导通时所述T4已经导通；使所述T2的控制信号的下降沿超前所述T3的控制信号的下降沿第十二预设时间。
  9. 根据权利要求1-4中任意一项所述的三电平逆变器，其特征在于，所述控制器具体用于：
    在所述正半周期内，使所述T3的控制信号的上升沿滞后所述T1的控制信号的上升沿第十三预设时间，且超前所述T1的控制信号的下降沿第十四预设时间，所述第十三预设时间用于确保所述T3导通时所述T1已经导通；使所述T3的控制信号的下降沿滞后所述T2的控制信号的下降沿第十五预设时间，且超前所述T1的控制信号的下一个上升沿第十六预设时间，所述第十六预设时间用于确保所述T1下一次导通时所述T3已经关断；
    在所述负半周期内，使所述T2的控制信号的上升沿滞后所述T4的控制信号的上升沿第十三预设时间，且超前所述T4的控制信号的下降沿第十四预设时间，所述第十三预设时间用于确保所述T2导通时所述T4已经导通；使所述T2的控制信号的下降沿滞后所述T3的控制信号的下降沿第十五预设时间，且超前所述T4的控制信号的下一个上升沿第十六预设时间，所述第十六预设时间用于确保所述T4下一次导通时所述T2已经关断。
  10. 一种三电平逆变器的控制方法，其特征在于，所述三电平逆变器包括可控开关器件T1～T6，每个所述可控开关器件包括并联的结电容和一个反并联的二极管，T1的第一端 接正直流母线，T4的第二端接负直流母线，T1的第二端接T2、T5的第一端，T4的第一端接T3、T6的第二端，T2的第二端和T3的第一端连接直流母线中点，T5的第二端和T6的第一端连接在一起形成桥臂端，所述方法包括：
    正半周期内，控制所述T3在所述T1导通完成之后导通，并控制所述T3在所述T1下一次导通前关断；
    负半周期内，控制所述T2在所述T4导通完成之后导通，并控制所述T2在所述T4下一次导通前关断。
  11. 根据权利要求10所述的控制方法，其特征在于，所述方法还包括：
    正半周期内，调整所述T2的控制信号的占空比和/或相位，用调整后的控制信号控制所述T3；
    负半周期内，调整所述T3的控制信号的占空比和/或相位，用调整后的控制信号控制所述T2。
  12. 根据权利要求10所述的控制方法，其特征在于，正半周期内，所述T3的控制信号的占空比相对于所述T2的控制信号的占空比增大或缩小；
    负半周期内，所述T2的控制信号的占空比相对于所述T3的控制信号的占空比增大或缩小。
  13. 根据权利要求10或12所述的控制方法，其特征在于，正半周期内，所述T3的控制信号相对于所述T2的控制信号移相；负半周期内，所述T2的控制信号相对于所述T3的控制信号移相。
  14. 根据权利要求10-13中任意一项所述的控制方法，其特征在于，所述正半周期内，控制所述T3在所述T1导通完成之后导通，并控制所述T3在所述T1下一次导通前关断，具体包括：
    使所述T3的控制信号的上升沿相对于所述T2的控制信号的上升沿滞后第一预设时间，T3的控制信号的下降沿相对于T2的控制信号的下降沿提前第二预设时间；
    所述负半周期内，控制所述T2在所述T4导通完成之后导通，并控制所述T2在所述T4下一次导通前关断，具体包括：
    使所述T2的控制信号的上升沿相对于所述T3的控制信号的上升沿滞后所述第一预设时间，T2的控制信号的下降沿相对于T3的控制信号的下降沿提前所述第二预设时间。
  15. 根据权利要求10-13中任意一项所述的控制方法，其特征在于，所述正半周期内，控制所述T3在所述T1导通完成之后导通，并控制所述T3在所述T1下一次导通前关断，具体包括：
    使所述T3的控制信号的上升沿相对于所述T2的控制信号的上升沿滞后第三预设时间；
    使所述T3的控制信号的下降沿相对于所述T2的控制信号的下降沿滞后第四预设时间，且相对于所述T1的控制信号的下一个上升沿提前第五预设时间；所述第五预设时间用于确保所述T1下一次导通时所述T3已经关断；
    所述负半周期内，控制所述T2在所述T4导通完成之后导通，并控制所述T2在所述T4下一次导通前关断，具体包括：
    使所述T2的控制信号的上升沿相对于所述T3的控制信号的上升沿滞后第三预设时间；
    使所述T2的控制信号的下降沿相对于所述T3的控制信号的下降沿滞后第四预设时间，且相对于所述T4的控制信号的下一个上升沿提前第五预设时间；所述第五预设时间用于确保所述T4下一次导通时所述T2已经关断。
  16. 根据权利要求10-13中任意一项所述的控制方法，其特征在于，所述正半周期内，控制所述T3在所述T1导通完成之后导通，并控制所述T3在所述T1下一次导通前关断，具体包括：
    使所述T3的控制信号的上升沿相对于所述T1的控制信号的上升沿滞后第六预设时间，且相对于所述T2的控制信号的上升沿超前第七预设时间，所述第六预设时间用于确保所述T3导通时所述T1已经导通；
    使所述T3的控制信号的下降沿相对于所述T2的控制信号的下降沿滞后第八预设时间，且相对于所述T1的控制信号的下一个上升沿超前第九预设时间，所述第九预设时间用于确保所述T1下一次导通时所述T3已经关断；
    所述负半周期内，控制所述T2在所述T4导通完成之后导通，并控制所述T2在所述T4下一次导通前关断，具体包括：
    使所述T2的控制信号的上升沿相对于所述T4的控制信号的上升沿滞后第六预设时间，且相对于所述T3的控制信号的上升沿超前第七预设时间，所述第六预设时间用于确保所述T2导通时所述T4已经导通；
    使所述T2的控制信号的下降沿相对于所述T3的控制信号的下降沿滞后第八预设时间，且相对于所述T4的控制信号的下一个上升沿超前第九预设时间，所述第九预设时间用于确保所述T4下一次导通时所述T2已经关断。
  17. 根据权利要求10-13中任意一项所述的控制方法，其特征在于，所述正半周期内，控制所述T3在所述T1导通完成之后导通，并控制所述T3在所述T1下一次导通前关断，具体包括：
    使所述T3的控制信号的上升沿滞后所述T1的控制信号的上升沿第十预设时间，且超前所述T1的控制信号下降沿第十一预设时间，所述第十预设时间用于确保所述T3导通时所述T1已经导通；
    使所述T3的控制信号的下降沿超前所述T2的控制信号的下降沿第十二预设时间；
    所述负半周期内，控制所述T2在所述T4导通完成之后导通，并控制所述T2在所述T4下一次导通前关断，具体包括：
    使所述T2的控制信号的上升沿滞后所述T4的控制信号的上升沿第十预设时间，且超前所述T4的控制信号下降沿第十一预设时间，所述第十预设时间用于确保所述T2导通时所述T4已经导通；
    使所述T2的控制信号的下降沿超前所述T3的控制信号的下降沿第十二预设时间。
  18. 根据权利要求10-13中任意一项所述的控制方法，其特征在于，所述正半周期内，控制所述T3在所述T1导通完成之后导通，并控制所述T3在所述T1下一次导通前关断，具体包括：
    使所述T3的控制信号的上升沿滞后所述T1的控制信号的上升沿第十三预设时间，且超前所述T1的控制信号的下降沿第十四预设时间，所述第十三预设时间用于确保所述T3导通时所述T1已经导通；
    使所述T3的控制信号的下降沿滞后所述T2的控制信号的下降沿第十五预设时间，且超前所述T1的控制信号的下一个上升沿第十六预设时间，所述第十六预设时间用于确保所述T1下一次导通时所述T3已经关断；
    所述负半周期内，控制所述T2在所述T4导通完成之后导通，并控制所述T2在所述T4下一次导通前关断，具体包括：
    使所述T2的控制信号的上升沿滞后所述T4的控制信号的上升沿第十三预设时间，且超前所述T4的控制信号的下降沿第十四预设时间，所述第十三预设时间用于确保所述T2导通时所述T4已经导通；
    使所述T2的控制信号的下降沿滞后所述T3的控制信号的下降沿第十五预设时间，且超前所述T4的控制信号的下一个上升沿第十六预设时间，所述第十六预设时间用于确保所述T4下一次导通时所述T2已经关断。
  19. 一种光伏发电系统，其特征在于，所述系统包括权利要求1-9中任意一项所述的三电平逆变器，还包括：光伏单元；
    所述光伏单元包括多个光伏组件，所述光伏单元的输出端连接所述三电平逆变器的输入端；
    所述光伏单元，用于将光能转换为直流电后传输至所述三电平逆变器。
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