WO2021201380A1 - 아날로그 빔포머, 그 제어 방법, 및 초음파 영상 장치 - Google Patents

아날로그 빔포머, 그 제어 방법, 및 초음파 영상 장치 Download PDF

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WO2021201380A1
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조승우
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삼성메디슨 주식회사
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    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N29/00—Investigating or analysing materials by the use of ultrasonic, sonic or infrasonic waves; Visualisation of the interior of objects by transmitting ultrasonic or sonic waves through the object
    • G01N29/44—Processing the detected response signal, e.g. electronic circuits specially adapted therefor

Definitions

  • the plurality of banks of each of the plurality of delay channels alternately receives the input signal to one of the plurality of delay lines of the corresponding bank, and the plurality of delay lines of the bank
  • the output signal may be output from one of the plurality of banks, and the plurality of delay lines of each of the plurality of banks may sequentially receive the input signal and output the output signal.
  • a probe including a plurality of transducer elements; an analog beamformer including a plurality of delay channels corresponding to each of the plurality of transducer elements; and one or more processors generating an ultrasound image from an output signal output from the analog beamformer, wherein the plurality of delay channels each include a plurality of banks, and each of the plurality of banks includes a plurality of delay lines connected in parallel.
  • a signal to noise ratio (SNR) and/or spurious- (SFDR) of a system including an analog beamformer is reduced or removed. free dynamic range) can be improved.
  • FIG. 4 is a diagram illustrating a structure of an analog beamformer according to an embodiment of the present disclosure.
  • FIG. 6 is a diagram illustrating a driving process of an analog beamformer according to an embodiment of the present disclosure.
  • an image may include a medical image obtained by a medical imaging apparatus such as a magnetic resonance imaging (MRI) apparatus, a computed tomography (CT) apparatus, an ultrasound imaging apparatus, or an X-ray imaging apparatus.
  • MRI magnetic resonance imaging
  • CT computed tomography
  • ultrasound imaging apparatus an ultrasound imaging apparatus
  • X-ray imaging apparatus an X-ray imaging apparatus
  • the ultrasound imaging apparatus 100 may be implemented as a cart type as well as a portable type.
  • Examples of the portable ultrasound imaging apparatus may include, but are not limited to, a smart phone including a probe and an application, a laptop computer, a PDA, a tablet PC, and the like.
  • the probe 20 may include a plurality of transducers.
  • the plurality of transducers may transmit an ultrasound signal to the object 10 according to a transmission signal applied from the transmitter 113 .
  • the plurality of transducers may receive the ultrasound signal reflected from the object 10 to form a received signal.
  • the probe 20 may be implemented integrally with the ultrasound imaging apparatus 100 or may be implemented as a separate type connected to the ultrasound imaging apparatus 100 by wire or wireless.
  • the ultrasound imaging apparatus 100 may include one or a plurality of probes 20 according to an implementation form.
  • the controller 120 controls the transmitter 113 to form a transmission signal to be applied to each of the plurality of transducers in consideration of positions and focal points of the plurality of transducers included in the probe 20 .
  • the display unit 140 may display the generated ultrasound image and various information processed by the ultrasound imaging apparatus 100 .
  • the ultrasound imaging apparatus 100 may include one or a plurality of display units 140 according to an implementation form.
  • the display unit 140 may be implemented as a touch screen in combination with a touch panel.
  • the ultrasound imaging apparatus 100 includes a communication unit 160, and can be connected to an external device (eg, a server, a medical device, a portable device (smartphone, tablet PC, wearable device, etc.)) through the communication unit 160 .
  • an external device eg, a server, a medical device, a portable device (smartphone, tablet PC, wearable device, etc.)
  • the communication unit 160 may include one or more components that enable communication with an external device, and may include, for example, at least one of a short-range communication module, a wired communication module, and a wireless communication module.
  • the communication unit 160 receives a control signal and data from an external device, and transmits the received control signal to the control unit 120 so that the control unit 120 controls the ultrasound imaging apparatus 100 according to the received control signal. It is also possible
  • the controller 120 transmits a control signal to the external device through the communication unit 160 , thereby controlling the external device according to the control signal of the controller.
  • the program may be pre-installed in an external device, or a user of the external device may download and install the program from a server that provides an application.
  • the server providing the application may include a recording medium in which the corresponding program is stored.
  • the storage 150 may store various data or programs for driving and controlling the ultrasound imaging apparatus 100 , input/output ultrasound data, an acquired ultrasound image, and the like.
  • the sub-display unit 122 may receive data for controlling the display of an image through a control panel displayed in the form of a GUI.
  • the ultrasound imaging apparatuses 100a and 100b may control the display of the ultrasound image displayed on the main display unit 121 by using the received control data.
  • the ultrasound imaging apparatus 100c may be implemented as a portable type.
  • Examples of the portable ultrasound imaging apparatus 100c include, but are not limited to, a smart phone including a probe and an application, a laptop computer, a PDA, a tablet PC, and the like.
  • the ultrasound imaging apparatus 100c includes a probe 20 and a main body 40 , and the probe 20 may be connected to one side of the main body 40 by wire or wirelessly.
  • the body 40 may include a touch screen 145 .
  • the touch screen 145 may display an ultrasound image, various information processed by the ultrasound imaging apparatus, and a GUI.
  • FIG. 3 is a diagram illustrating a structure of an electronic device including an analog beamformer according to an embodiment of the present disclosure.
  • the analog beamformer may be included in various types of electronic devices 300 .
  • the electronic device 300 corresponds to the ultrasound imaging apparatuses 100 , 100a , 100b , and 100c .
  • the analog beamformer may be included in the ultrasound imaging apparatuses 100 , 100a , 100b , and 100c to perform analog beamforming of an ultrasound signal input/output from the transducer of the probe 20 .
  • the electronic device 300 may correspond to a vehicle, and the analog beamformer may beamform a signal of an antenna provided in the vehicle.
  • the electronic device 300 corresponds to the ultrasound imaging apparatuses 100 , 100a , 100b , and 100c will be mainly described. However, embodiments of the present disclosure are not limited thereto, and the electronic device 300 is not limited thereto. ) may be used in various electronic devices that transmit and receive signals.
  • the electronic device 300 includes a transducer 310 , a plurality of delay channels 320 , an analog-to-digital converter 330 , a processor 340 , and a control signal generator 350 .
  • the transducer 310 converts an electrical signal into an ultrasound signal, transmits the ultrasound signal to an object, and converts an echo signal reflected from the object into an electrical signal to output.
  • Transducer 310 includes a plurality of transducer elements E1 , E2 , E3 , E4 , E5 , E6 , E7 , and E8 .
  • the plurality of transducer elements E1 , E2 , E3 , E4 , E5 , E6 , E7 , and E8 correspond to respective delay channels 322 of the plurality of delay channels 320 .
  • Each delay channel 322 included in the plurality of delay channels 320 is an input signal (Vin) output from each of the plurality of transducer elements E1, E2, E3, E4, E5, E6, E7, and E8. , delays the input signal Vin by a preset time, and outputs it as an output signal Vout.
  • the plurality of delay channels 320 receive the driving signal generated by the driving signal generator 350 and perform an analog beamforming operation. A drive signal is generated for each of the plurality of delay channels.
  • the driving signal generator 350 may generate driving signals input to the plurality of delay channels 320 based on the control signal input from the processor 340 .
  • the analog-to-digital converter 330 receives the output signal Vout output from the plurality of delay channels 320 and performs analog-to-digital conversion.
  • the analog-to-digital converter 330 may further perform noise removal, analog signal post-processing, and the like.
  • the processor 340 receives the digital signal output from the analog-to-digital converter 330 .
  • the processor 340 performs predetermined processing on the input digital signal.
  • the processor 340 generates and outputs a control signal to the driving signal generator 350 .
  • the analog beamformer 400 corresponds to one delay channel 322 among the plurality of delay channels 320 described above.
  • the analog beamformer 400 includes a plurality of delay lines. Each of the delay lines 432a, 432b, 423c, 423d, 423e, 432f, 432g, and 432h sequentially receives the input signal Vin, delays the input signal Vin by a predetermined delay time, and outputs it.
  • the number of delay lines 432a, 432b, 423c, 423d, 423e, 432f, 432g, and 432h of the analog beamformer 400 may vary according to embodiments.
  • Each delay line 432a, 432b, 423c, 423d, 423e, 432f, 432g, and 432h is grouped into a plurality of banks 410a, 410b.
  • the plurality of banks 410a and 410b each include a plurality of delay lines.
  • a plurality of delay lines are provided in each bank 410a and 410b.
  • Each of the banks 410a and 410b is sequentially and alternately driven. While the write operation is being performed, each of the banks 410a and 410b is alternately performed, and a write operation is performed on the storage capacitor of the delay line of each of the banks 410a and 410b. While the output operation is being performed, each of the banks 410a and 410b is alternately performed, and the output operation of the delay line of each of the banks 410a and 410b is performed.
  • Each bank 410a, 410b includes a write bank select switch 420a, 420b, a plurality of delay lines 430a, 430b, and an output bank select switch 440a, 440b.
  • the write bank selection switches 420a and 420b receive the input signal Vin, and transmit the input signal to the plurality of delay lines 430a and 430b.
  • the write bank select switches 420a and 420b are turned on or off according to the write bank select signals WBS1 and WBS2.
  • the write bank select switches 420a and 420b include, for example, transistors.
  • the first write bank selection switch 420a included in the first bank 410a is turned on or off according to the first write bank selection signal WBS1 .
  • the second write bank selection switch 420b included in the second bank 410b is turned on or off according to the second write bank selection signal WBS2.
  • the first bank reset signal RESET1 and the second bank reset signal RESET2 are the write bank selection signals WBS1 and WBS2 or the output bank selection signals RBS1 and RBS2 of other banks. input in common.
  • the first bank reset signal RESET1 corresponds to the output bank selection signal RBS2 of the second bank. That is, the first bank reset switch 450a receives the output bank selection signal RBS2 of the second bank in common.
  • the second bank reset signal RESET2 corresponds to the write bank selection signal WBS1 of the first bank. That is, the second bank reset switch 450b commonly receives the write bank selection signal WBS1 of the first bank.
  • the write control signals .phi.1, .phi.2, .phi.3, .phi.4 correspond to each delay line in one bank.
  • the write control signals .phi.1, .phi.2, .phi.3, .phi.4 are commonly input to a plurality of banks.
  • the write control signals .phi.1, .phi.2, .phi.3, .phi.4 have pulses 502a, 502b, 502c, and 502d sequentially arranged in the order of the delay lines.
  • the pulse widths of the write control signals .phi.1, .phi.2, .phi.3, .phi.4 are at least k of the pulse widths of the write bank selection signals WBS1 and WBS2, where k is the number of banks.
  • the driving process of the first delay line 432a , the second delay line 432b , and the third delay line 432c is based on the structure of the analog beamformer 400 according to the embodiment of FIG. 4 .
  • the driving of the remaining delay lines 432d, 432e, 432f, 432g, and 432h is performed in the same manner as the driving principle of the first delay line 432a, the second delay line 432b, and the third delay line 432c.
  • all but the last bank include a bank reset switch coupled between the output node of the plurality of delay lines and the ground node.
  • the control line of the bank reset switch is connected to the output bank select signal of the next bank.
  • a last bank of the three or more banks includes a bank reset switch coupled between the input node of the plurality of delay lines and the ground node.
  • the control line of the bank reset switch is connected to the write bank select signal of the first bank.
  • FIG. 7 is a diagram comparing the number of elements and the number of signal lines of one channel of an analog beamformer according to an embodiment and a comparative example of the present disclosure.
  • 8 is a diagram illustrating a structure of an analog beamformer according to a comparative example. 7 and 8 describe an analog beamformer having 8 delay lines based on one delay channel. The number according to the embodiment of the present disclosure described in FIG. 7 is based on the analog beamformer having the structure shown in FIG. 4 .
  • FIG. 9 is a diagram illustrating an analog beamformer structure and a timing diagram of a driving signal according to another comparative example.
  • the analog beamformer 900 includes 4352 capacitors, 8704 delay line switches including write control switches and output control switches, and 4352 reset switches. In addition, there are 8704 write control signals and output control signals input to the analog beamformer 900, and 64 reset signals.
  • the analog beamformer includes 4352 capacitors, 8704 delay line switches including write control switches and output control switches, 128 reset switches, and 256 bank select switches.
  • 4352 write control signals and output control signals input to the analog beamformer, and 256 bank select signals.
  • FIG. 10 has been described focusing on an embodiment in which two banks are configured in one channel, when the number of banks in one channel is 3 or 4, etc., the number of bank selection switches and bank selection signals is increased, but by reducing the number of delay line switches to 1/3 or 1/4, the effect of reducing the number of switches and the effect of reducing the write control signal and output control signal input to each delay line may be further increased.
  • 11 is a diagram illustrating a noise level according to an embodiment and a comparative example of the present disclosure. 11 illustrates a noise level according to an embodiment of the present disclosure of FIG. 4 and a comparative example of FIG. 8 .
  • the first graph 1110 of FIG. 11 represents the output signal level according to the comparative example
  • the second graph 1120 of FIG. 11 represents the output signal level according to the embodiment of the present disclosure.
  • t11 corresponds to the signal output period of the first period
  • t12 corresponds to the signal output period of the second period.
  • an input signal having a predetermined level greater than 0 is input to the signal output period t11 of the first period
  • the signal output period t12 of the second period is A low level input signal was input. Referring to the example of FIG.
  • Each step of the analog beamformer control method of the present disclosure may be performed by various types of electronic devices including analog beamformer circuits.
  • the present specification will be mainly described with reference to an embodiment in which the ultrasound imaging apparatuses 100 , 100a , 100b , and 100c or the electronic device 300 perform the analog beamformer control method according to embodiments of the present disclosure. Accordingly, the embodiments described for the ultrasound imaging apparatuses 100 , 100a , 100b , and 100c or the electronic device 300 are applicable to the embodiments of the analog beamformer control method, and conversely, the analog beamformer control method will be described. The described embodiments are applicable to the embodiments of the ultrasound imaging apparatuses 100 , 100a , 100b , and 100c or the electronic device 300 .
  • the analog beamformer control method according to the disclosed embodiments is performed by the ultrasound imaging apparatuses 100 , 100a , 100b , and 100c or the electronic device 300 disclosed herein, and the embodiment is not limited thereto, and various types of electronic may be performed by the device.
  • the analog beamformer sequentially outputs an output signal having a preset delay time from a plurality of delay lines of a plurality of banks (S1204).
  • the output control signal input to each delay line of the analog beamformer has a predetermined delay time from the input control signal of the corresponding delay line.
  • Each delay line of the analog beamformer receives the output control signal and outputs the signal level stored in the storage capacitor as an output signal in response to the output control signal.
  • the analog beamformer selects a bank on which an output operation is to be performed according to an output bank selection signal, and outputs an output signal from one delay line of the selected bank.
  • the plurality of banks sequentially alternately output an output signal.
  • a plurality of banks receive an output control signal in common.

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Abstract

본 개시의 일 실시예의 일 측면에 따르면, 각각 복수의 뱅크를 포함하는 복수의 지연 채널을 포함하고, 상기 복수의 뱅크 각각은, 병렬 연결된 복수의 지연 라인; 기록 뱅크 선택 신호에 따라 상기 복수의 지연 라인으로 입력 신호를 전달하는 기록 뱅크 선택 스위치; 및 출력 뱅크 선택 신호에 따라 상기 복수의 지연 라인의 출력 신호를 전달하는 출력 뱅크 선택 스위치를 포함하고, 상기 복수의 지연 라인 각각은, 저장 커패시터; 기록 제어 신호에 따라, 상기 기록 뱅크 선택 스위치를 통해 입력된 상기 입력 신호를 상기 저장 커패시터에 기록하는 기록 제어 스위치; 및 출력 제어 신호에 따라, 상기 출력 뱅크 선택 스위치로, 상기 저장 커패시터로부터의 출력 신호를 출력하는 출력 제어 스위치를 포함하는, 아날로그 빔포머가 제공된다.

Description

아날로그 빔포머, 그 제어 방법, 및 초음파 영상 장치
본 개시의 실시 예들은 아날로그 빔포머, 아날로그 빔포머 제어 방법, 및 아날로그 빔포머를 포함하는 초음파 영상 장치에 관한 것이다.
아날로그 빔포머는 아날로그 신호의 세트에 포함된 아날로그 신호들 각각의 지연 시간을 조절하여, 아날로그 신호 세트의 타이밍을 조절하는 회로이다. 아날로그 빔포머는 아날로그 신호 세트를 이용하는 다양한 전자 장치에서 이용되고 있다. 아날로그 빔포머는 기본적으로 입력 신호 및 클럭 신호를 이용하는데, 입력 신호와 클럭 신호 간의 간섭으로 인해, 원하지 않는 주파수 성분이 출력 신호에 포함될 수 있다. 이러한 원하지 않는 성분의 신호는 출력 신호의 SNR(signal to noise ratio)을 감소시켜 출력 신호의 품질을 악화시킬 수 있다. 또한, 원하지 않는 성분의 신호가 데이터 성분에 영향을 미처, 신호의 왜곡을 야기한다.
초음파 영상 장치는 프로브(probe)의 트랜스듀서(transducer)로부터 생성되는 초음파 신호를 대상체로 조사하고, 대상체로부터 반사된 신호의 정보를 수신하여 대상체 내부의 부위(예를 들면, 연조직 또는 혈류)에 대한 적어도 하나의 영상을 얻는다. 초음파 영상 장치는 프로브로부터 생성된 아날로그 신호를 처리하여 초음파 영상을 얻는다. 초음파 영상 장치는 프로브로부터 생성된 아날로그 신호에 대한 빔포밍 처리를 위해, 아날로그 빔포머를 포함한다.
본 개시의 실시 예들은 아날로그 빔포머에 입력되는 클럭 신호의 개수를 감소시킬 수 있는 장치 및 방법을 제공하기 위한 것이다.
또한, 본 개시의 실시 예들은 아날로그 빔포머의 피드스루(feedthrough) 노이즈를 감소 또는 제거하고, 클럭 잔여 전하(residual charge)를 감소 또는 제거하기 위한 장치 및 방법을 제공하기 위한 것이다.
또한, 본 개시의 실시 예들은 아날로그 빔포머의 피드스루 노이즈 및 클럭 잔여 전하를 감소 또는 제거함에 의해, 아날로그 빔포머가 포함된 시스템의 SNR(Signal to noise ratio) 및/또는 SFDR(Spurious-free dynamic range)를 향상시키기 위한 것이다.
본 개시의 일 실시예의 일 측면에 따르면, 각각 복수의 뱅크를 포함하는 복수의 지연 채널을 포함하고, 상기 복수의 뱅크 각각은, 병렬 연결된 복수의 지연 라인; 기록 뱅크 선택 신호에 따라 상기 복수의 지연 라인으로 입력 신호를 전달하는 기록 뱅크 선택 스위치; 및 출력 뱅크 선택 신호에 따라 상기 복수의 지연 라인의 출력 신호를 전달하는 출력 뱅크 선택 스위치를 포함하고, 상기 복수의 지연 라인 각각은, 저장 커패시터; 기록 제어 신호에 따라, 상기 기록 뱅크 선택 스위치를 통해 입력된 상기 입력 신호를 상기 저장 커패시터에 기록하는 기록 제어 스위치; 및 출력 제어 신호에 따라, 상기 출력 뱅크 선택 스위치로, 상기 저장 커패시터로부터의 출력 신호를 출력하는 출력 제어 스위치를 포함하는, 아날로그 빔포머가 제공된다.
또한, 본 개시의 일 실시예에 따르면, 상기 복수의 뱅크의 상기 복수의 지연 라인은, 다른 뱅크의 복수의 지연 라인과 동일한 상기 기록 제어 신호 및 상기 출력 제어 신호를 입력 받을 수 있다.
또한, 본 개시의 일 실시예에 따르면, 상기 복수의 뱅크는, 제1 뱅크 및 제2 뱅크를 포함하고, 상기 아날로그 빔포머는, 상기 제1 뱅크의 상기 출력 뱅크 선택 스위치와 상기 제1 뱅크의 상기 복수의 지연 라인 사이의 제1 노드에 연결된 제1 뱅크 리셋 스위치; 및 상기 제2 뱅크의 상기 기록 뱅크 선택 스위치와 상기 제2 뱅크의 상기 복수의 지연 라인 사이의 제2 노드에 연결된 제2 뱅크 리셋 스위치를 포함하고, 상기 제1 뱅크 리셋 스위치는 제1 뱅크 리셋 신호에 따라 상기 제1 뱅크의 상기 복수의 지연 라인을 리셋하고, 상기 제2 뱅크 리셋 스위치는 제2 뱅크 리셋 신호에 따라 상기 제2 뱅크의 상기 복수의 지연 라인을 미리 설정된 전압 레벨로 리셋할 수 있다.
또한, 본 개시의 일 실시예에 따르면, 상기 제1 뱅크 리셋 신호는 상기 제2 뱅크에 대응하는 상기 출력 뱅크 선택 신호이고, 상기 제2 뱅크 리셋 신호는 상기 제1 뱅크에 대응하는 상기 기록 뱅크 선택 신호일 수 있다.
또한, 본 개시의 일 실시예에 따르면, 상기 복수의 지연 라인에 각각 대응하는 복수의 상기 기록 제어 신호는, 각 기록 제어 신호에 대해 순차적으로 배치된 펄스를 갖고, 상기 기록 뱅크 선택 신호보다 k배의 펄스 폭을 갖고, k는 상기 복수의 뱅크의 개수일 수 있다.
또한, 본 개시의 일 실시예에 따르면, 상기 복수의 뱅크 각각에 대응되는 복수의 기록 뱅크 선택 신호는, 상기 복수의 기록 제어 신호 각각의 한 펄스 구간 내에서 상기 복수의 기록 뱅크 선택 신호 각각에 대해 순차적으로 배치된 펄스를 가질 수 있다.
또한, 본 개시의 일 실시예에 따르면, 상기 복수의 뱅크 각각에 대응되는 복수의 출력 뱅크 선택 신호는, 복수의 출력 제어 신호 각각의 한 펄스 구간 내에서 상기 복수의 출력 뱅크 선택 신호 각각에 대해 순차적으로 배치된 펄스를 가질 수 있다.
또한, 본 개시의 일 실시예에 따르면, 상기 복수의 뱅크 중, 상기 기록 뱅크 선택 신호 및 상기 출력 뱅크 선택 신호의 뱅크 간 순서가 마지막인 뱅크를 제외한 제1 뱅크의 각각의 상기 복수의 지연 라인은, 제1 주기의 상기 기록 제어 신호에 대응하여 상기 입력 신호를 기록한 후에, 상기 제1 뱅크 이후에 상기 출력 뱅크 선택 신호의 펄스를 입력 받는 다른 뱅크의 대응되는 지연 라인의 상기 제1 주기의 출력 제어 신호의 펄스가 입력되는 구간에 리셋되고, 상기 복수의 뱅크 중 상기 기록 뱅크 선택 신호 및 상기 출력 뱅크 선택 신호의 뱅크 간 순서가 마지막인 제2 뱅크의 각각의 상기 복수의 지연 라인은, 상기 제1 주기의 상기 기록 제어 신호에 대응하여 상기 입력 신호를 기록한 후에, 상기 제2 뱅크 이전에 상기 출력 뱅크 선택 신호의 펄스를 입력 받는 다른 뱅크의 지연 라인의 제2 주기의 기록 제어 신호의 펄스가 입력되는 구간에 리셋되고, 상기 제2 주기는 상기 제1 주기의 다음 주기일 수 있다.
또한, 본 개시의 일 실시예에 따르면, 상기 출력 제어 신호는 해당 지연 라인의 상기 기록 제어 신호로부터 미리 결정된 지연 시간을 가질 수 있다.
또한, 본 개시의 일 실시예에 따르면, 상기 복수의 지연 채널 각각의 상기 복수의 뱅크는, 번갈아서 해당 뱅크의 상기 복수의 지연 라인 중 하나로 상기 입력 신호를 입력 받고, 해당 뱅크의 상기 복수의 지연 라인 중 하나로부터 상기 출력 신호를 출력하고, 상기 복수의 뱅크 각각의 상기 복수의 지연 라인은 순차적으로 상기 입력 신호를 입력 받고, 상기 출력 신호를 출력할 수 있다.
또한, 본 개시의 일 실시예에 따르면, 상기 복수의 지연 채널은 각각 서로 다른 신호 채널에 대응하고, 상기 복수의 뱅크 각각에 포함된 상기 복수의 지연 라인은 각각 서로 다른 시간 구간에 대응될 수 있다.
또한, 본 개시의 일 실시예의 다른 측면에 따르면, 복수의 트랜스듀서 엘리먼트를 포함하는 프로브; 상기 복수의 트랜스듀서 엘리먼트 각각에 대응하는 복수의 지연 채널을 포함하는 아날로그 빔포머; 및 상기 아날로그 빔포머로부터 출력된 출력 신호로부터 초음파 영상을 생성하는 하나 이상의 프로세서를 포함하고, 상기 복수의 지연 채널은 각각 복수의 뱅크를 포함하고, 상기 복수의 뱅크 각각은, 병렬 연결된 복수의 지연 라인; 기록 뱅크 선택 신호에 따라 상기 복수의 지연 라인으로 입력 신호를 전달하는 기록 뱅크 선택 스위치; 및 출력 뱅크 선택 신호에 따라 상기 복수의 지연 라인의 출력 신호를 전달하는 출력 뱅크 선택 스위치를 포함하고, 상기 복수의 지연 라인 각각은, 저장 커패시터; 기록 제어 신호에 따라, 상기 기록 뱅크 선택 스위치를 통해 입력된 상기 입력 신호를 상기 저장 커패시터에 기록하는 기록 제어 스위치; 및 출력 제어 신호에 따라, 상기 출력 뱅크 선택 스위치로, 상기 저장 커패시터로부터의 출력 신호를 출력하는 출력 제어 스위치를 포함하는, 초음파 영상 장치가 제공된다.
또한, 본 개시의 일 실시예의 또 다른 측면에 따르면, 아날로그 빔포머 제어 방법에 있어서, 상기 아날로그 빔포머는, 각각 복수의 뱅크를 포함하는 복수의 지연 채널을 포함하고, 상기 복수의 뱅크 각각은, 병렬 연결된 복수의 지연 라인, 기록 뱅크 선택 신호에 따라 상기 복수의 지연 라인으로 입력 신호를 전달하는 기록 뱅크 선택 스위치; 및 출력 뱅크 선택 신호에 따라 상기 복수의 지연 라인의 출력 신호를 전달하는 출력 뱅크 선택 스위치를 포함하고, 상기 아날로그 빔포머 제어 방법은, 상기 복수의 뱅크 각각의 상기 복수의 지연 라인에 입력 신호를 순차적으로 기록하는 단계; 상기 복수의 뱅크 각각의 상기 복수의 지연 라인으로부터 미리 설정된 지연 시간을 갖는 출력 신호를 순차적으로 출력하는 단계; 상기 복수의 뱅크 중 제1 뱅크의 상기 복수의 지연 라인 각각을 상기 복수의 뱅크 중 제2 뱅크의 해당 주기 출력 구간 동안 리셋하는 단계; 및 상기 제2 뱅크의 상기 복수의 지연 라인 각각을 상기 제1 뱅크의 다음 주기 기록 구간 동안 리셋하는 단계를 포함하는 아날로그 빔포머 제어 방법이 제공된다.
또한, 본 개시의 일 실시예의 또 다른 측면에 따르면, 저장 매체에 저장된 컴퓨터 프로그램에 있어서, 상기 컴퓨터 프로그램은 프로세서에 의해 수행되었을 때 아날로그 빔포머 제어 방법을 수행하는 적어도 하나의 인스트럭션을 포함하는, 컴퓨터 프로그램이 제공된다.
본 개시의 실시 예들에 따르면 아날로그 빔포머에 입력되는 클럭 신호의 개수를 감소시킬 수 있는 장치 및 방법을 제공할 수 있는 효과가 있다.
또한, 본 개시의 실시 예들에 따르면, 아날로그 빔포머의 피드스루(feedthrough) 노이즈를 감소 또는 제거하고, 클럭 잔여 전하(residual charge)를 감소 또는 제거하기 위한 장치 및 방법을 제공할 수 있는 효과가 있다.
또한, 본 개시의 실시 예들에 따르면, 아날로그 빔포머의 피드스루 노이즈 및 클럭 잔여 전하를 감소 또는 제거함에 의해, 아날로그 빔포머가 포함된 시스템의 SNR(Signal to noise ratio) 및/또는 SFDR(Spurious-free dynamic range)를 향상시킬 수 있는 효과가 있다.
도 1은 본 개시의 일 실시 예에 따른 초음파 영상 장치(100)의 구성을 도시한 블록도이다.
도 2a, 도 2b, 및 도 2c는 본 개시의 일 실시 예에 따른 초음파 영상 장치를 나타내는 도면들이다.
도 3은 본 개시의 일 실시 예에 따른 아날로그 빔포머를 포함하는 전자 장치의 구조를 나타낸 도면이다.
도 4는 본 개시의 일 실시 예에 따른 아날로그 빔포머의 구조를 나타낸 도면이다.
도 5는 본 개시의 일 실시 예에 따른 구동 신호의 타이밍도를 나타낸 도면이다.
도 6은 본 개시의 일 실시 예에 따른 아날로그 빔포머의 구동 과정을 나타낸 도면이다.
도 7은 본 개시의 일 실시 예 및 비교 예에 따른 아날로그 빔포머의 1개 채널의 소자 개수 및 신호 라인 개수를 비교한 도면이다.
도 8은 비교 예에 따른 아날로그 빔포머의 구조를 도시한 도면이다.
도 9는 다른 비교 예에 따른 아날로그 빔포머 구조 및 구동 신호의 타이밍도를 나타낸 도면이다.
도 10은 도 9의 비교 예와 본 개시의 일 실시 예에 따른 아날로그 빔포머의 소자 개수 및 신호 라인 개수를 비교한 도면이다.
도 11은 본 개시의 일 실시 예 및 비교예에 따른 노이즈 레벨을 나타낸 도면이다.
도 12는 본 개시의 일 실시 예에 따른 아날로그 빔포머 제어 방법을 나타낸 흐름도이다.
본 개시의 일 실시예의 일 측면에 따르면, 각각 복수의 뱅크를 포함하는 복수의 지연 채널을 포함하고, 상기 복수의 뱅크 각각은, 병렬 연결된 복수의 지연 라인; 기록 뱅크 선택 신호에 따라 상기 복수의 지연 라인으로 입력 신호를 전달하는 기록 뱅크 선택 스위치; 및 출력 뱅크 선택 신호에 따라 상기 복수의 지연 라인의 출력 신호를 전달하는 출력 뱅크 선택 스위치를 포함하고, 상기 복수의 지연 라인 각각은, 저장 커패시터; 기록 제어 신호에 따라, 상기 기록 뱅크 선택 스위치를 통해 입력된 상기 입력 신호를 상기 저장 커패시터에 기록하는 기록 제어 스위치; 및 출력 제어 신호에 따라, 상기 출력 뱅크 선택 스위치로, 상기 저장 커패시터로부터의 출력 신호를 출력하는 출력 제어 스위치를 포함하는, 아날로그 빔포머가 제공된다.
본 명세서는 본 개시의 청구항의 권리범위를 명확히 하고, 본 개시의 실시 예들이 속하는 기술분야에서 통상의 지식을 가진 자가 본 개시의 실시 예들을 실시할 수 있도록, 본 개시의 실시 예들의 원리를 설명하고, 실시 예들을 개시한다. 개시된 실시 예들은 다양한 형태로 구현될 수 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다. 본 명세서가 실시 예들의 모든 요소들을 설명하는 것은 아니며, 본 개시의 실시 예들이 속하는 기술분야에서 일반적인 내용 또는 실시 예들 간에 중복되는 내용은 생략한다. 명세서에서 사용되는 '부'(part, portion)라는 용어는 소프트웨어 또는 하드웨어로 구현될 수 있으며, 실시 예들에 따라 복수의 '부'가 하나의 요소(unit, element)로 구현되거나, 하나의 '부'가 복수의 요소들을 포함하는 것도 가능하다. 이하 첨부된 도면들을 참고하여 본 개시의 실시 예들, 및 실시 예들의 작용 원리에 대해 설명한다.
본 명세서에서 영상은 자기 공명 영상(MRI) 장치, 컴퓨터 단층 촬영(CT) 장치, 초음파 촬영 장치, 또는 엑스레이 촬영 장치 등의 의료 영상 장치에 의해 획득된 의료 영상을 포함할 수 있다.
본 명세서에서 '대상체(object)'는 촬영의 대상이 되는 것으로서, 사람, 동물, 또는 그 일부를 포함할 수 있다. 예를 들어, 대상체는 신체의 일부(장기 또는 기관 등; organ) 또는 팬텀(phantom) 등을 포함할 수 있다.
명세서 전체에서 "초음파 영상"이란 대상체로 송신되고, 대상체로부터 반사된 초음파 신호에 근거하여 처리된 대상체(object)에 대한 영상을 의미한다.
이하에서는 도면을 참조하여 실시 예들을 상세히 설명한다.
도 1은 본 개시의 일 실시 예에 따른 초음파 영상 장치(100)의 구성을 도시한 블록도이다. 일 실시 예에 따른 초음파 영상 장치(100)는 프로브(20), 초음파 송수신부(110), 제어부(120), 영상 처리부(130), 디스플레이부(140), 저장부(150), 통신부(160), 및 입력부(170)를 포함할 수 있다.
초음파 영상 장치(100)는 카트형뿐만 아니라 휴대형으로도 구현될 수 있다. 휴대형 초음파 영상 장치의 예로는 프로브 및 어플리케이션을 포함하는 스마트 폰(smart phone), 랩탑 컴퓨터, PDA, 태블릿 PC 등이 있을 수 있으나, 이에 한정되지 않는다.
프로브(20)는 복수의 트랜스듀서들을 포함할 수 있다. 복수의 트랜스듀서들은 송신부(113)로부터 인가된 송신 신호에 따라 대상체(10)로 초음파 신호를 송출할 수 있다. 복수의 트랜스듀서들은 대상체(10)로부터 반사된 초음파 신호를 수신하여, 수신 신호를 형성할 수 있다. 또한, 프로브(20)는 초음파 영상 장치(100)와 일체형으로 구현되거나, 또는 초음파 영상 장치(100)와 유무선으로 연결되는 분리형으로 구현될 수 있다. 또한, 초음파 영상 장치(100)는 구현 형태에 따라 하나 또는 복수의 프로브(20)를 구비할 수 있다.
제어부(120)는 프로브(20)에 포함되는 복수의 트랜스듀서들의 위치 및 집속점을 고려하여, 복수의 트랜스듀서들 각각에 인가될 송신 신호를 형성하도록 송신부(113)를 제어한다.
제어부(120)는 프로브(20)로부터 수신되는 수신 신호를 아날로그 디지털 변환하고, 복수의 트랜스듀서들의 위치 및 집속점을 고려하여, 디지털 변환된 수신 신호를 합산함으로써, 초음파 데이터를 생성하도록 수신부(115)를 제어한다.
영상 처리부(130)는 초음파 수신부(115)에서 생성된 초음파 데이터를 이용하여, 초음파 영상을 생성한다.
디스플레이부(140)는 생성된 초음파 영상 및 초음파 영상 장치(100)에서 처리되는 다양한 정보를 표시할 수 있다. 초음파 영상 장치(100)는 구현 형태에 따라 하나 또는 복수의 디스플레이부(140)를 포함할 수 있다. 또한, 디스플레이부(140)는 터치패널과 결합하여 터치 스크린으로 구현될 수 있다.
제어부(120)는 초음파 영상 장치(100)의 전반적인 동작 및 초음파 영상 장치(100)의 내부 구성 요소들 사이의 신호 흐름을 제어할 수 있다. 제어부(120)는 초음파 영상 장치(100)의 기능을 수행하기 위한 프로그램 또는 데이터를 저장하는 메모리, 및 프로그램 또는 데이터를 처리하는 프로세서를 포함할 수 있다. 또한, 제어부(120)는 입력부(170) 또는 외부 장치로부터 제어신호를 수신하여, 초음파 영상 장치(100)의 동작을 제어할 수 있다.
초음파 영상 장치(100)는 통신부(160)를 포함하며, 통신부(160)를 통해 외부 장치(예를 들면, 서버, 의료 장치, 휴대 장치(스마트폰, 태블릿 PC, 웨어러블 기기 등))와 연결할 수 있다.
통신부(160)는 외부 장치와 통신을 가능하게 하는 하나 이상의 구성 요소를 포함할 수 있으며, 예를 들어 근거리 통신 모듈, 유선 통신 모듈 및 무선 통신 모듈 중 적어도 하나를 포함할 수 있다.
통신부(160)가 외부 장치로부터 제어 신호 및 데이터를 수신하고, 수신된 제어 신호를 제어부(120)에 전달하여 제어부(120)로 하여금 수신된 제어 신호에 따라 초음파 영상 장치(100)를 제어하도록 하는 것도 가능하다.
또는, 제어부(120)가 통신부(160)를 통해 외부 장치에 제어 신호를 송신함으로써, 외부 장치를 제어부의 제어 신호에 따라 제어하는 것도 가능하다.
예를 들어 외부 장치는 통신부를 통해 수신된 제어부의 제어 신호에 따라 외부 장치의 데이터를 처리할 수 있다.
외부 장치에는 초음파 영상 장치(100)를 제어할 수 있는 프로그램이 설치될 수 있는 바, 이 프로그램은 제어부(120)의 동작의 일부 또는 전부를 수행하는 명령어를 포함할 수 있다.
프로그램은 외부 장치에 미리 설치될 수도 있고, 외부장치의 사용자가 어플리케이션을 제공하는 서버로부터 프로그램을 다운로드하여 설치하는 것도 가능하다. 어플리케이션을 제공하는 서버에는 해당 프로그램이 저장된 기록매체가 포함될 수 있다.
저장부(150)는 초음파 영상 장치(100)를 구동하고 제어하기 위한 다양한 데이터 또는 프로그램, 입/출력되는 초음파 데이터, 획득된 초음파 영상 등을 저장할 수 있다.
입력부(170)는, 초음파 영상 장치(100)를 제어하기 위한 사용자의 입력을 수신할 수 있다. 예를 들어, 사용자의 입력은 버튼, 키 패드, 마우스, 트랙볼, 조그 스위치, 놉(knop) 등을 조작하는 입력, 터치 패드나 터치 스크린을 터치하는 입력, 음성 입력, 모션 입력, 생체 정보 입력(예를 들어, 홍채 인식, 지문 인식 등) 등을 포함할 수 있으나 이에 한정되지 않는다.
일 실시 예에 따른 초음파 영상 장치(100)의 예시는 도 2a, 도 2b, 및 도 2c를 통해 후술된다.
도 2a, 도 2b, 및 도 2c는 본 개시의 일 실시 예에 따른 초음파 영상 장치를 나타내는 도면들이다.
도 2a 및 도 2b를 참조하면, 초음파 영상 장치(100a, 100b)는 메인 디스플레이부(121) 및 서브 디스플레이부(122)를 포함할 수 있다. 메인 디스플레이부(121) 및 서브 디스플레이부(122) 중 하나는 터치스크린으로 구현될 수 있다. 메인 디스플레이부(121) 및 서브 디스플레이부(122)는 초음파 영상 또는 초음파 영상 장치(100a, 100b)에서 처리되는 다양한 정보를 표시할 수 있다. 또한, 메인 디스플레이부(121) 및 서브 디스플레이부(122)는 터치 스크린으로 구현되고, GUI를 제공함으로써, 사용자로부터 초음파 영상 장치(100a, 100b)를 제어하기 위한 데이터를 입력 받을 수 있다. 예를 들어, 메인 디스플레이부(121)는 초음파 영상을 표시하고, 서브 디스플레이부(122)는 초음파 영상의 표시를 제어하기 위한 컨트롤 패널을 GUI 형태로 표시할 수 있다. 서브 디스플레이부(122)는 GUI 형태로 표시된 컨트롤 패널을 통하여, 영상의 표시를 제어하기 위한 데이터를 입력 받을 수 있다. 초음파 영상 장치(100a, 100b)는 입력 받은 제어 데이터를 이용하여, 메인 디스플레이부(121)에 표시된 초음파 영상의 표시를 제어할 수 있다.
도 2b를 참조하면, 초음파 영상 장치(100b)는 메인 디스플레이부(121) 및 서브 디스플레이부(122) 이외에 컨트롤 패널(165)을 더 포함할 수 있다. 컨트롤 패널(165)은 버튼, 트랙볼, 조그 스위치, 놉(knop) 등을 포함할 수 있으며, 사용자로부터 초음파 영상 장치(100b)를 제어하기 위한 데이터를 입력 받을 수 있다. 예를 들어, 컨트롤 패널(165)은 TGC(Time Gain Compensation) 버튼(171), Freeze 버튼(172) 등을 포함할 수 있다. TGC 버튼(171)은, 초음파 영상의 깊이 별로 TGC 값을 설정하기 위한 버튼이다. 또한, 초음파 영상 장치(100b)는 초음파 영상을 스캔하는 도중에 Freeze 버튼(172) 입력이 감지되면, 해당 시점의 프레임 영상이 표시되는 상태를 유지시킬 수 있다.
한편, 컨트롤 패널(165)에 포함되는 버튼, 트랙볼, 조그 스위치, 놉(knop) 등은, 메인 디스플레이부(121) 또는 서브 디스플레이부(122)에 GUI로 제공될 수 있다.
도 2c를 참조하면, 초음파 영상 장치(100c)는 휴대형으로도 구현될 수 있다. 휴대형 초음파 영상 장치(100c)의 예로는, 프로브 및 어플리케이션을 포함하는 스마트 폰(smart phone), 랩탑 컴퓨터, PDA, 태블릿 PC 등이 있을 수 있으나, 이에 한정되지 않는다.
초음파 영상 장치(100c)는 프로브(20)와 본체(40)를 포함하며, 프로브(20)는 본체(40)의 일 측에 유선 또는 무선으로 연결될 수 있다. 본체(40)는 터치 스크린(145)을 포함할 수 있다. 터치 스크린(145)은 초음파 영상, 초음파 영상 장치에서 처리되는 다양한 정보, 및 GUI 등을 표시할 수 있다.
도 3은 본 개시의 일 실시 예에 따른 아날로그 빔포머를 포함하는 전자 장치의 구조를 나타낸 도면이다.
본 개시의 실시 예들에 따른 아날로그 빔포머는 다양한 종류의 전자 장치(300)에 포함될 수 있다. 일 실시 예에 따르면, 전자 장치(300)는 초음파 영상 장치(100, 100a, 100b, 및 100c)에 대응된다. 아날로그 빔포머는 초음파 영상 장치(100, 100a, 100b, 및 100c)에 포함되어, 프로브(20)의 트랜스듀서에서 입출력되는 초음파 신호의 아날로그 빔포밍을 수행할 수 있다. 다른 실시 예에 따르면, 전자 장치(300)는 차량에 대응되고, 아날로그 빔포머는 차량에 구비된 안테나의 신호를 빔포밍할 수 있다.
본 개시에서는, 전자 장치(300)가 초음파 영상 장치(100, 100a, 100b, 및 100c)에 대응되는 실시 예를 중심으로 설명하지만, 본 개시의 실시 예들이 이에 한정되는 것은 아니고, 전자 장치(300)는 신호를 송수신하는 다양한 전자 장치에 이용될 수 있다.
본 개시의 일 실시 예에 따르면, 전자 장치(300)는 트랜스듀서(310), 복수의 지연 채널(320), 아날로그 디지털 변환부(330), 프로세서(340), 및 제어 신호 생성부(350)를 포함한다.
트랜스듀서(310)는 전기적인 신호를 초음파 신호로 변환하여, 초음파 신호를 대상체로 전송하고, 대상체로부터 반사된 에코 신호를 전기적인 신호로 변환하여 출력한다. 트랜스듀서(310)는 복수의 트랜스듀서 엘리먼트(E1, E2, E3, E4, E5, E6, E7, 및 E8)를 포함한다. 복수의 트랜스듀서 엘리먼트(E1, E2, E3, E4, E5, E6, E7, 및 E8)는 복수의 지연 채널(320)의 각각의 지연 채널(322)에 대응된다.
복수의 지연 채널(320)에 포함된 각각의 지연 채널(322)은 복수의 트랜스듀서 엘리먼트(E1, E2, E3, E4, E5, E6, E7, 및 E8) 각각으로부터 출력된 입력 신호(Vin)를 입력 받아, 미리 설정된 시간만큼 입력 신호(Vin)를 지연시켜, 출력 신호(Vout)로 출력한다. 복수의 지연 채널(320)은 구동 신호 생성부(350)에서 생성된 구동 신호를 입력 받아, 아날로그 빔포밍 동작을 수행한다. 구동 신호는 복수의 지연 채널 각각에 대해 생성된다. 구동 신호 생성부(350)는 프로세서(340)로부터 입력된 제어 신호에 기초하여 복수의 지연 채널(320)로 입력되는 구동 신호를 생성할 수 있다.
아날로그 디지털 변환부(330)는 복수의 지연 채널(320)로부터 출력된 출력 신호(Vout)를 입력 받아 아날로그-디지털 변환한다. 아날로그 디지털 변환부(330)는 노이즈 제거, 아날로그 신호 후처리 등을 더 수행할 수 있다.
프로세서(340)는 아날로그 디지털 변환부(330)로부터 출력된 디지털 신호를 입력 받는다. 프로세서(340)는 입력된 디지털 신호에 대해, 소정의 처리를 수행한다. 또한, 프로세서(340)는 구동 신호 생성부(350)로 제어 신호를 생성하여 출력한다.
도 4는 본 개시의 일 실시 예에 따른 아날로그 빔포머의 구조를 나타낸 도면이다.
본 개시의 일 실시 예에 따른 아날로그 빔포머(400)는 앞서 설명된 복수의 지연 채널(320) 중 하나의 지연 채널(322)에 대응된다.
아날로그 빔포머(400)는 복수의 지연 라인을 포함한다. 각각의 지연 라인(432a, 432b, 423c, 423d, 423e, 432f, 432g, 및 432h)은 입력 신호(Vin)를 순차적으로 입력 받아, 소정의 지연 시간만큼 입력 신호(Vin)을 지연시켜 출력한다. 아날로그 빔포머(400)는 실시 예에 따라 지연 라인(432a, 432b, 423c, 423d, 423e, 432f, 432g, 및 432h)의 개수가 달라질 수 있다. 본 개시에서는 하나의 지연 채널에 8개의 지연 라인(432a, 432b, 423c, 423d, 423e, 432f, 432g, 및 432h)이 포함되는 실시 예를 중심으로 설명하지만, 지연 라인(432a, 432b, 423c, 423d, 423e, 432f, 432g, 및 432h)의 개수는 다양하게 변경될 수 있다. 예를 들면, 하나의 지연 채널이 32개의 지연 라인을 갖거나, 64개의 지연 라인을 갖는 것도 가능하다.
각각의 지연 라인(432a, 432b, 423c, 423d, 423e, 432f, 432g, 및 432h)은 복수의 뱅크(410a, 410b)로 그룹핑된다. 복수의 뱅크(410a, 410b)는 각각 복수의 지연 라인을 포함한다. 복수의 뱅크(410a, 410b)의 개수만큼 복수의 지연 라인(432a, 432b, 423c, 423d, 423e, 432f, 432g, 및 432h)의 개수를 나누어, 각 뱅크(410a, 410b)에 복수의 지연 라인(432a, 432b, 423c, 423d, 423e, 432f, 432g, 및 432h)을 배치할 수 있다. 복수의 지연 라인(432a, 432b, 423c, 423d, 423e, 432f, 432g, 및 432h)이 구동되는 순서에 따라, 복수의 지연 라인(432a, 432b, 423c, 423d, 423e, 432f, 432g, 및 432h)이 복수의 뱅크(410a, 410b)에 번갈아 가며 배치된다. 예를 들면, 제1 뱅크(410a)는 1번, 3번, 5번, 및 7번 지연 라인을 포함하고, 제2 뱅크(410b)는 2번, 4번, 6번, 및 8번 지연 라인을 포함한다. 본 개시에서는 하나의 지연 채널에 2개의 뱅크(410a, 410b)가 포함되는 실시 예를 중심으로 설명하지만, 뱅크(410a, 410b)의 개수는 다양하게 변경될 수 있다.
각 뱅크(410a, 410b)는 순차적으로 번갈아 가며 구동된다. 기록 동작이 수행되는 동안, 각 뱅크(410a, 410b)가 번갈아 가며, 각 뱅크(410a, 410b)의 지연 라인의 저장 커패시터에 대한 기록 동작이 수행된다. 출력 동작이 수행되는 동안, 각 뱅크(410a, 410b)가 번갈아 가며, 각 뱅크(410a, 410b)의 지연 라인의 출력 동작이 수행된다.
각각의 뱅크(410a, 410b)는 기록 뱅크 선택 스위치(420a, 420b), 복수의 지연 라인(430a, 430b), 및 출력 뱅크 선택 스위치(440a, 440b)를 포함한다. 기록 뱅크 선택 스위치(420a, 420b)는 입력 신호(Vin)를 입력 받아, 복수의 지연 라인(430a, 430b)으로 전달한다. 기록 뱅크 선택 스위치(420a, 420b)는 기록 뱅크 선택 신호(WBS1, WBS2)에 따라 턴 온 또는 턴 오프된다. 기록 뱅크 선택 스위치(420a, 420b)는 예를 들면 트랜지스터를 포함한다. 제1 뱅크(410a)에 포함되는 제1 기록 뱅크 선택 스위치(420a)는 제1 기록 뱅크 선택 신호(WBS1)에 따라 턴 온 또는 턴 오프된다. 제2 뱅크(410b)에 포함되는 제2 기록 뱅크 선택 스위치(420b)는 제2 기록 뱅크 선택 신호(WBS2)에 따라 턴 온 또는 턴 오프된다.
각각의 뱅크(410a, 410b)에 포함되는 복수의 지연 라인(432a, 432b, 423c, 423d, 423e, 432f, 432g, 및 432h)은, 기록 뱅크 선택 스위치의 출력 단자와 출력 뱅크 선택 스위치(440a, 440b)의 입력 단자 사이에 병렬로 연결된다. 복수의 지연 라인(432a, 432b, 423c, 423d, 423e, 432f, 432g, 및 432h)은 각각 기록 제어 스위치(SW11, SW12, SW13, SW14, SW21, SW22, SW23, 및 SW24), 저장 커패시터(C1, C2, C3, C4, C5, C6, C7, 및 C8), 및 출력 제어 스위치(SR11, SR12, SR13, SR14, SR21, SR22, SR23, 및 SR24)를 포함한다. 각 지연 라인(432a, 432b, 423c, 423d, 423e, 432f, 432g, 및 432h)의 기록 제어 스위치(SW11, SW12, SW13, SW14, SW21, SW22, SW23, 및 SW24)와 출력 제어 스위치(SR11, SR12, SR13, SR14, SR21, SR22, SR23, 및 SR24)는 기록 뱅크 선택 스위치(420a, 420b)와 출력 뱅크 선택 스위치(440a, 440b) 사이에 직렬로 연결된다. 각 지연 라인(432a, 432b, 423c, 423d, 423e, 432f, 432g, 및 432h)의 저장 커패시터(C1, C2, C3, C4, C5, C6, C7, 및 C8)는 기록 제어 스위치(SW11, SW12, SW13, SW14, SW21, SW22, SW23, 및 SW24) 및 출력 제어 스위치(SR11, SR12, SR13, SR14, SR21, SR22, SR23, 및 SR24) 사이의 노드와 접지 노드 사이에 연결된다.
기록 제어 스위치(SW11, SW12, SW13, SW14, SW21, SW22, SW23, 및 SW24)는 기록 제어 신호(Φ1, Φ2, Φ3, Φ4)에 의해 턴 온 또는 턴 오프된다. 기록 뱅크 선택 스위치(420a, 420b) 및 기록 제어 스위치(SW11, SW12, SW13, SW14, SW21, SW22, SW23, 및 SW24)가 턴 온되면, 입력 신호(Vin)가 복수의 지연 라인(430a) 중 하나로 전달된다. 해당 뱅크의 기록 뱅크 선택 스위치(420a, 420b)가 턴 온되고 해당 지연 라인(432a, 432b, 423c, 423d, 423e, 432f, 432g, 및 432h)의 기록 제어 스위치(SW11, SW12, SW13, SW14, SW21, SW22, SW23, 및 SW24)가 턴 온되는 동안, 저장 커패시터(C1, C2, C3, C4, C5, C6, C7, 및 C8)는 기록 뱅크 선택 스위치(420a, 420b) 및 기록 제어 스위치(SW11, SW12, SW13, SW14, SW21, SW22, SW23, 및 SW24)를 통해 입력 신호(Vin)를 입력 받고, 입력 신호(Vin)의 레벨까지 충전되어 입력 신호(Vin)를 기록한다. 출력 제어 스위치(SR11, SR12, SR13, SR14, SR21, SR22, SR23, 및 SR24)는 출력 제어 신호(Φ1d, Φ2d, Φ3d, Φ4d)에 의해 턴 온 또는 턴 오프된다. 출력 제어 신호(Φ1d, Φ2d, Φ3d, Φ4d)는 해당 지연 라인(432a, 432b, 423c, 423d, 423e, 432f, 432g, 및 432h)의 기록 제어 신호(Φ1, Φ2, Φ3, Φ4)의 펄스로부터 소정의 지연 시간만큼 지연된 펄스를 갖는다. 해당 뱅크의 출력 뱅크 선택 스위치(440a, 440b)가 턴 온되고 해당 지연 라인(432a, 432b, 423c, 423d, 423e, 432f, 432g, 및 432h)의 출력 제어 스위치(SR11, SR12, SR13, SR14, SR21, SR22, SR23, 및 SR24)가 턴 온되는 동안, 저장 커패시터(C1, C2, C3, C4, C5, C6, C7, 및 C8)는 출력 제어 스위치(SR11, SR12, SR13, SR14, SR21, SR22, SR23, 및 SR24) 및 출력 뱅크 선택 스위치(440a, 440b)를 통해 저장된 신호 레벨을 출력 신호(Vout)로 출력한다.
본 개시의 일 실시 예에 따르면, 아날로그 빔포머(400)는 제1 뱅크 리셋 스위치(450a) 및 제2 뱅크 리셋 스위치(450b)를 더 포함할 수 있다. 제1 뱅크 리셋 스위치(450a)는 제1 뱅크(410a)의 복수의 지연 라인(430a)의 출력 노드(N1)와 접지 노드 사이에 연결된다. 제1 뱅크 리셋 스위치(450a)는 제1 뱅크 리셋 신호(RESET1)에 의해 턴 온 또는 턴 오프된다. 제1 뱅크 리셋 스위치(450a)가 턴 온되는 동안, 제1 뱅크(410a)의 복수의 지연 라인(430a)의 저장 커패시터(C1, C3, C5, C7)가 순차적으로 리셋된다. 제2 뱅크 리셋 스위치(450b)는 제2 뱅크(410b)의 복수의 지연 라인(430b)의 입력 노드(N2)와 접지 노드 사이에 연결된다. 제2 뱅크 리셋 스위치(450b)는 제2 뱅크 리셋 신호(RESET2)에 의해 턴 온 또는 턴 오프된다. 제2 뱅크 리셋 스위치(450b)가 턴 온되는 동안, 제2 뱅크(410b)의 복수의 지연 라인(430b)의 저장 커패시터(C2, C4, C6, C8)가 순차적으로 리셋된다.
본 개시의 일 실시 예에 따르면, 제1 뱅크 리셋 신호(RESET1) 및 제2 뱅크 리셋 신호(RESET2)는 다른 뱅크의 기록 뱅크 선택 신호(WBS1, WBS2) 또는 출력 뱅크 선택 신호(RBS1, RBS2)를 공통으로 입력 받는다. 제1 뱅크 리셋 신호(RESET1)는 제2 뱅크의 출력 뱅크 선택 신호(RBS2)에 대응된다. 즉, 제1 뱅크 리셋 스위치(450a)는 제2 뱅크의 출력 뱅크 선택 신호(RBS2)를 공통으로 입력 받는다. 제2 뱅크 리셋 신호(RESET2)는 제1 뱅크의 기록 뱅크 선택 신호(WBS1)에 대응된다. 즉, 제2 뱅크 리셋 스위치(450b)는 제1 뱅크의 기록 뱅크 선택 신호(WBS1)를 공통으로 입력 받는다.
도 5는 본 개시의 일 실시 예에 따른 구동 신호의 타이밍도를 나타낸 도면이다.
본 개시의 일 실시 예에 따르면, 구동 신호 생성부(350)는 아날로그 빔포머(400)의 구동에 필요한 구동 신호를 생성하여 아날로그 빔포머(400)로 출력한다. 구동 신호 생성부(350)는 복수의 지연 채널 각각에 대해 구동 신호를 생성한다. 또한, 구동 신호 생성부(350)는 각 지연 채널에 포함된 아날로그 빔포머의 각 뱅크 및 각 지연 라인에 대해 구동 신호를 생성한다. 각각의 아날로그 빔포머에 대한 구동 신호는 기록 뱅크 선택 신호(WBS1, WBS2), 출력 뱅크 선택 신호(RBS1, RBS2), 기록 제어 신호(Φ1, Φ2, Φ3, Φ4), 및 출력 제어 신호(Φ1d, Φ2d, Φ3d, Φ4d)를 포함한다.
기록 뱅크 선택 신호(WBS1, WBS2)는 각각 일정 간격의 펄스를 포함한다. 제1 기록 뱅크 선택 신호(WBS1)와 제2 기록 뱅크 선택 신호(WBS2)는 서로 다른 시간 구간에 펄스를 갖는다. 제1 기록 뱅크 선택 신호(WBS1)와 제2 기록 뱅크 선택 신호(WBS2)는 같은 펄스 폭을 갖는다.
기록 제어 신호(Φ1, Φ2, Φ3, Φ4)는 하나의 뱅크 내의 각 지연 라인에 대응된다. 기록 제어 신호(Φ1, Φ2, Φ3, Φ4)는 복수의 뱅크에 대해 공통으로 입력된다. 기록 제어 신호(Φ1, Φ2, Φ3, Φ4)는 지연 라인의 순서에 따라 순차적으로 배치된 펄스(502a, 502b, 502c, 502d)를 갖는다. 기록 제어 신호(Φ1, Φ2, Φ3, Φ4)의 펄스 폭은 적어도 기록 뱅크 선택 신호(WBS1, WBS2)의 펄스 폭의 k이고, 여기서 k는 뱅크의 개수이다. 예를 들면, 도 4 및 도 5의 실시 예에서, 기록 뱅크 선택 신호(WBS1, WBS2)의 펄스 폭은 기록 제어 신호(Φ1, Φ2, Φ3, Φ4)의 펄스 폭의 2배이다. 각 기록 제어 신호(Φ1, Φ2, Φ3, Φ4)는 하나의 펄스 구간(502a) 동안, 제1 기록 뱅크 선택 신호(WBS1)과 제2 기록 뱅크 선택 신호(WBS2)가 각각 하나의 펄스(504, 506)를 갖도록 정의된다.
출력 제어 신호(Φ1d, Φ2d, Φ3d, Φ4d)는 하나의 뱅크 내의 각 지연 라인에 대응된다. 출력 제어 신호(Φ1d, Φ2d, Φ3d, Φ4d)는 복수의 뱅크에 대해 공통으로 입력된다. 출력 제어 신호(Φ1d, Φ2d, Φ3d, Φ4d)는 지연 라인 순서에 따라 순차적으로 배치된 펄스(512a, 512b, 512c, 512d)를 갖는다. 출력 제어 신호(Φ1d, Φ2d, Φ3d, Φ4d)의 펄스 폭은 적어도 출력 뱅크 선택 신호(RBS1, RBS2)의 펄스 폭의 k이고, 여기서 k는 뱅크의 개수이다. 예를 들면, 도 4 및 도 5의 실시 예에서, 출력 뱅크 선택 신호(RBS1, RBS2)의 펄스 폭은 출력 제어 신호(Φ1d, Φ2d, Φ3d, Φ4d)의 펄스 폭의 2배이다. 각 출력 제어 신호(Φ1d, Φ2d, Φ3d, Φ4d)는 하나의 펄스 구간(512) 동안, 제1 출력 뱅크 선택 신호(RBS1)과 제2 출력 뱅크 선택 신호(RBS2)가 각각 하나의 펄스(514, 516)를 갖도록 정의된다.
출력 제어 신호(Φ1d, Φ2d, Φ3d, Φ4d)는 해당 지연 라인의 기록 제어 신호(Φ1, Φ2, Φ3, Φ4)로부터 미리 정해진 시간만큼의 지연 시간(τ)을 갖는다. 도 5는 출력 제어 신호(Φ1d, Φ2d, Φ3d, Φ4d)가 기록 제어 신호(Φ1, Φ2, Φ3, Φ4)보다 펄스 폭(Δ)의 4배의 지연 시간(τ)을 갖는 경우를 도시하였다. 그러나 출력 제어 신호(Φ1d, Φ2d, Φ3d, Φ4d)에 설정된 지연 시간(τ)은 실시 예에 따라 다양하게 결정될 수 있다. 또한, 복수의 지연 채널은 각각 서로 다른 지연 시간(τ)을 가질 수 있다.
도 6은 본 개시의 일 실시 예에 따른 아날로그 빔포머의 구동 과정을 나타낸 도면이다.
도 6에서는, 도 4의 실시 예에 따른 아날로그 빔포머(400)의 구조에 기반하여, 제1 지연 라인(432a), 제2 지연 라인(432b), 및 제3 지연 라인(432c)의 구동 과정을 설명한다. 나머지 지연 라인(432d, 432e, 432f, 432g, 432h)의 구동은 제1 지연 라인(432a), 제2 지연 라인(432b), 및 제3 지연 라인(432c)의 구동 원리와 동일하게 수행된다.
제1 지연 라인 구동 동안, 제1 지연 라인(432a)의 저장 커패시터(C1)에 입력 신호(Vin)가 기록되고, 소정의 지연 시간(τ) 경과 후에, 제1 지연 라인(432a)의 저장 커패시터(C1)로부터 출력 신호(Vout)가 출력된다.
t1 구간에서, 제1 기록 제어 신호(Φ1) 라인에 펄스(502a)가 입력되고, 제1 기록 뱅크 선택 신호(WBS1) 라인에 펄스(504a)가 입력되면, 제1 기록 뱅크 선택 스위치(420a) 및 제1 기록 제어 스위치(SW11)가 턴 온되어, 입력 신호(Vin)이 제1 지연 라인(432a)의 저장 커패시터(C1)로 입력된다. 다음으로, 제1 기록 뱅크 선택 신호(WBS1)가 로우 레벨로 변경됨에 따라 제1 기록 뱅크 스위치(SW11)가 턴 오프되어, 제1 지연 라인(432a)에 대한 기록이 종료된다.
다음으로, 소정의 지연 시간(τ) 이후에, t5 구간에서, 제1 출력 제어 신호(Φ1d) 라인에 펄스(512a)가 입력되고, 제1 출력 뱅크 선택 신호(RBS1) 라인에 펄스(514a)가 입력되면, 제1 출력 뱅크 선택 스위치(440a) 및 제1 출력 제어 스위치(SR11)가 턴 온되어, 제1 지연 라인(432a)의 저장 커패시터(C1)에 저장된 신호 레벨이 출력 신호(Vout)로 출력된다. 다음으로, 제1 출력 뱅크 선택 신호(RBS1)가 로우 레벨로 변경됨에 따라 제1 출력 뱅크 스위치(SR11)가 턴 오프되어, 제1 지연 라인(432a)으로부터의 출력 신호(Vout)의 출력이 종료된다.
다음으로, t6 구간에서, 제1 지연 라인(432a)의 저장 커패시터(C1)에 대한 리셋 동작(610a)이 수행된다. t6 구간에서, 제1 출력 제어 신호(Φ1d)는 하이 레벨로 유지되고, 제2 출력 뱅크 선택 신호(RBS2) 라인에 펄스(516a)가 입력되면, 제1 출력 제어 스위치(SR11) 및 제1 뱅크 리셋 스위치(450a)가 턴 온된다. 또한, t6 구간에서, 제1 출력 뱅크 선택 신호(RBS1)는 유휴 상태로 로우 레벨이기 때문에, 제1 출력 뱅크 선택 스위치(440a)는 턴 오프상태이다. 또한, t6 구간에서, 제1 기록 뱅크 선택 신호(WBS1)는 로우 레벨이기 때문에, 제1 기록 뱅크 선택 스위치(420a)도 턴 오프 상태이다. 따라서 제1 지연 라인의 제1 저장 커패시터(C1)는 제1 기록 뱅크 선택 스위치(WBS1) 및 제1 출력 뱅크 선택 스위치(RBS1)가 턴 오프 상태인 t6 구간 동안, 제1 출력 제어 스위치(SR11) 및 제1 뱅크 리셋 스위치(450a)를 통해 리셋 동작을 수행함에 의해, 별도의 리셋 구간을 할당하지 않고 유휴 기간 동안 리셋 동작을 수행할 수 있다.
다음으로 제2 지연 라인의 구동 동작을 설명한다.
제2 지연 라인 구동 동안, 제2 지연 라인(432b)의 저장 커패시터(C2)에 입력 신호(Vin)가 기록되고, 소정의 지연 시간(τ) 경과 후에, 제2 지연 라인(432b)의 저장 커패시터(C2)로부터 출력 신호(Vout)가 출력된다.
t2 구간에서, 제1 기록 제어 신호(Φ1) 라인에 펄스(502a)가 입력되고, 제2 기록 뱅크 선택 신호(WBS2) 라인에 펄스(506a)가 입력되면, 제2 기록 뱅크 선택 스위치(420b) 및 제2 기록 제어 스위치(SW21)가 턴 온되어, 입력 신호(Vin)가 제2 지연 라인(432b)의 저장 커패시터(C2)로 입력된다. 다음으로, 제2 기록 뱅크 선택 신호(WBS2)가 로우 레벨로 변경됨에 따라 제2 기록 뱅크 스위치(SW21)가 턴 오프되어, 제2 지연 라인(432b)에 대한 기록이 종료된다.
다음으로, 소정의 지연 시간(τ) 이후에, t6 구간에서, 제1 출력 제어 신호(Φ1d) 라인에 펄스(512a)가 입력되고, 제2 출력 뱅크 선택 신호(RBS2) 라인에 펄스(516a)가 입력되면, 제2 출력 뱅크 선택 스위치(440b) 및 제2 출력 제어 스위치(SR21)가 턴 온되어, 제2 지연 라인(432b)의 저장 커패시터(C2)에 저장된 신호 레벨이 출력 신호(Vout)로 출력된다. 다음으로, 제2 출력 뱅크 선택 신호(RBS2)가 로우 레벨로 변경됨에 따라 제2 출력 뱅크 스위치(SR12)가 턴 오프되어, 제2 지연 라인(432b)으로부터의 출력 신호(Vout)의 출력이 종료된다.
다음으로, t9 구간에서, 제2 지연 라인(432b)의 저장 커패시터(C2)에 대한 리셋 동작(610b)이 수행된다. t9 구간에서, 제1 입력 제어 신호(Φ1)는 하이 레벨로 유지되고, 제1 기록 뱅크 선택 신호(WBS1) 라인에 펄스(504c)가 입력되면, 제2 기록 제어 스위치(SW21) 및 제2 뱅크 리셋 스위치(450b)가 턴 온된다. 또한, t9 구간에서, 제2 기록 뱅크 선택 신호(WBS1)는 유휴 상태로 로우 레벨이기 때문에, 제2 기록 뱅크 선택 스위치(420b)는 턴 오프상태이다. 또한, t9 구간에서, 제2 출력 뱅크 선택 신호(RBS2)는 로우 레벨이기 때문에, 제2 출력 뱅크 선택 스위치(440b)도 턴 오프 상태이다. 따라서 제2 지연 라인(432b)의 제2 저장 커패시터(C2)는 제2 기록 뱅크 선택 스위치(WBS2) 및 제2 출력 뱅크 선택 스위치(RBS2)가 턴 오프 상태인 t9 구간 동안, 제2 기록 제어 스위치(SW21) 및 제2 뱅크 리셋 스위치(450b)를 통해 리셋 동작을 수행함에 의해, 별도의 리셋 구간을 할당하지 않고 유휴 기간 동안 리셋 동작을 수행할 수 있다.
다음으로 제3 지연 라인(432c)에 대한 구동 동작이 수행된다. 제3 지연 라인(432c)은 t3 구간 동안 저장 커패시터(C3)에 대한 기록 동작을 수행하고, t7 구간 동안 저장 커패시터(C3)에 저장된 신호 레벨을 출력 신호(Vout)로 출력한다. 또한, 제3 지연 라인(432c)은 t8 구간 동안, 제2 출력 제어 스위치(SR12) 및 제1 뱅크 리셋 스위치(450a)를 통해 제3 지연 라인(432c)의 저장 커패시터(C3)에 대한 리셋 동작을 수행한다.
본 개시의 일 실시 예에 따르면, 아날로그 빔포머(400)는 세 개 이상의 뱅크를 포함할 수 있다. 세 개 이상의 뱅크를 포함하는 경우, 뱅크 개수에 대응하는 기록 뱅크 선택 신호가 생성되고, 각 기록 뱅크 선택 신호는 한 주기 동안 순차적으로 펄스를 갖는다. 예를 들면, 한 주기 동안 제1 기록 뱅크 선택 신호의 펄스, 제2 기록 뱅크 선택 신호의 펄스, 및 제3 기록 뱅크 선택 신호의 펄스가 오버랩 없이 순차적으로 입력된다. 또한, 뱅크 개수에 대응하는 출력 뱅크 선택 신호가 생성되고, 각 출력 뱅크 선택 신호는 한 주기 동안 순차적으로 펄스를 갖는다. 예를 들면, 한 주기 동안 제1 출력 뱅크 선택 신호의 펄스, 제2 출력 뱅크 선택 신호의 펄스, 및 제3 출력 뱅크 선택 신호의 펄스가 오버랩 없이 순차적으로 입력된다. 기록 제어 신호의 펄스 폭 및 출력 제어 신호의 펄스 폭은 기록 뱅크 선택 신호의 한 주기에 대응한다. 기록 제어 신호의 펄스가 입력되는 동안, 세 개 이상의 뱅크의 기록 뱅크 선택 신호의 펄스가 순차적으로 입력된다. 또한, 출력 제어 신호의 펄스가 입력되는 동안, 세 개 이상의 뱅크의 출력 뱅크 선택 신호의 펄스가 순차적으로 입력된다.
세 개 이상의 뱅크에 대해, 마지막 뱅크를 제외한 뱅크는 복수의 지연 라인의 출력 노드와 접지 노드 사이에 연결된 뱅크 리셋 스위치를 포함한다. 뱅크 리셋 스위치의 제어 라인은 다음 뱅크의 출력 뱅크 선택 신호에 연결된다. 세 개 이상의 뱅크 중 마지막 뱅크는 복수의 지연 라인의 입력 노드와 접지 노드 사이에 연결된 뱅크 리셋 스위치를 포함한다. 뱅크 리셋 스위치의 제어 라인은 첫 번째 뱅크의 기록 뱅크 선택 신호에 연결된다.
세 개 이상의 뱅크를 포함하는 경우, 마지막 뱅크를 제외한 나머지 뱅크들은 해당 뱅크의 기록 동작이 종료된 후, 기록 동작에 대응되는 기록 제어 신호(Φ1, Φ2, Φ3, Φ4)의 펄스가 하이 레벨을 유지하고 다음 뱅크의 길고 뱅크 선택 신호 라인에 펄스가 입력된 동안, 해당 지연 라인의 기록 제어 스위치 및 뱅크 리셋 스위치를 통해 저장 커패시터의 리셋 동작을 수행한다. 세 개 이상의 뱅크 중 마지막 뱅크는, 해당 지연 라인의 출력 신호(Vout)의 출력이 완료되고 다음 구동 주기의 첫 번째 뱅크의 기록 구간 동안 리셋 동작을 수행한다. 마지막 뱅크는, 다음 구동 주기에서 첫 번째 뱅크의 기록 뱅크 선택 신호 라인에 펄스가 입력되고, 해당 지연 라인에 대응하는 기록 제어 신호 라인에 펄스가 입력되면, 해당 지연 라인의 기록 제어 스위치와 뱅크 리셋 스위치를 통해 해당 지연 라인의 저장 커패시터가 리셋된다.
도 7은 본 개시의 일 실시 예 및 비교 예에 따른 아날로그 빔포머의 1개 채널의 소자 개수 및 신호 라인 개수를 비교한 도면이다. 도 8은 비교 예에 따른 아날로그 빔포머의 구조를 도시한 도면이다. 도 7 및 도 8은 하나의 지연 채널을 기준으로, 8개의 지연 라인을 갖는 아날로그 빔포머를 기준으로 기재하였다. 도 7에서 기재한 본 개시의 실시 예에 따른 개수는, 도 4에 도시된 구조의 아날로그 빔포머를 기준으로 한다.
비교 예에 따른 아날로그 빔포머(800)는 도 8에 도시된 바와 같이, 하나의 채널에 8개의 지연 라인을 갖고, 뱅크에 대응하는 구조는 포함하지 않는다. 비교 예에 따르면 하나의 채널에 대해, 커패시터 8개, 복수의 지연 라인의 기록 제어 스위치 및 출력 제어 스위치를 포함하는 지연 라인 스위치가 16개, 리셋 스위치 1개, 복수의 지연 라인에 입력되는 기록 제어 신호 및 출력 제어 신호가 16개, 리셋 신호가 1개이다. 결국 비교 예에 따른 아날로그 빔포머(800)는 하나의 채널에 총 17개의 신호 라인이 들어간다.
본 개시의 일 실시 예에 따르면, 하나의 채널에 대해, 커패시터 8개, 복수의 지연 라인의 기록 제어 스위치 및 출력 제어 스위치를 포함하는 지연 라인 스위치가 16개, 리셋 스위치 2개, 뱅크 선택 스위치 4개, 복수의 지연 라인에 입력되는 기록 제어 신호 및 출력 제어 신호가 8개, 뱅크 선택 신호가 4개이다. 결국 본 개시의 일 실시 예에 따른 아날로그 빔포머(400)는 하나의 채널에 총 12개의 신호 라인이 들어간다.
결국, 본 개시의 일 실시 예에 따르면, 뱅크 구조를 갖지 않는 비교 예에 비해, 8개의 지연 라인(다른 용어로, 탭(tap))을 갖는 하나의 지연 채널에서 5개의 신호 라인이 감소하는 효과가 있다.
도 9는 다른 비교 예에 따른 아날로그 빔포머 구조 및 구동 신호의 타이밍도를 나타낸 도면이다.
도 9의 비교 예에 따른 아날로그 빔포머(900)는 64채널 송신(TX) 및 수신(RX) 구조로서, 64채널의 RX 입력, 8채널의 RX 출력을 갖는다. 비교예의 아날로그 빔포머(900)는 8:1 RX 합산(summing) 방식이다. 또한, 한 채널에 68개의 지연 라인을 갖는다.
도 10은 도 9의 비교 예와 본 개시의 일 실시 예에 따른 아날로그 빔포머의 소자 개수 및 신호 라인 개수를 비교한 도면이다.
도 10은 도 9의 비교예의 아날로그 빔포머에서, 한 채널 당 2개의 뱅크로 구성한 본 개시의 실시 예를 기준으로 설명한다. 즉, 본 개시의 일 실시 예에 따르면, 한 채널의 68개의 지연 라인이 2개의 뱅크로 그루핑되어, 한 채널이 각각 34개의 지연 라인을 포함하는 2개의 뱅크를 포함한다. 또한, 각 뱅크는 기록 뱅크 선택 스위치, 출력 뱅크 선택 스위치, 및 뱅크 리셋 스위치를 포함한다.
도 9의 비교예에 따른 아날로그 빔포머(900)는, 커패시터 4352개, 기록 제어 스위치 및 출력 제어 스위치를 포함하는 지연 라인 스위치가 8704개, 리셋 스위치 4352개를 포함한다. 또한, 아날로그 빔포머(900)에 입력되는 기록 제어 신호 및 출력 제어 신호가 8704개, 리셋 신호가 64개이다.
본 개시의 일 실시 예에 따른 아날로그 빔포머는, 커패시터 4352개, 기록 제어 스위치 및 출력 제어 스위치를 포함하는 지연 라인 스위치가 8704개, 리셋 스위치 128개, 뱅크 선택 스위치 256개를 포함한다. 또한, 아날로그 빔포머에 입력되는 기록 제어 신호 및 출력 제어 신호가 4352개, 뱅크 선택 신호가 256개이다.
결국, 64채널, 68탭 구조의 아날로그 빔포머의 경우, 본 개시의 일 실시 예에 따르면, 신호 라인의 수가 거의 반으로 줄고, 스위치의 개수가 30%정도 감소하는 효과를 얻을 수 있다. 이러한 구조의 아날로그 빔포머는 프로브 내에 적용 가능한 구조로, 무선 프로브에 본 개시의 일 실시 예의 아날로그 빔포머를 적용하는 경우, 스위치의 개수와 신호 라인의 개수를 현저하게 감소시킴에 의해, 무선 프로브의 소형화 및 경량화가 가능하고, 설계의 복잡도를 감소시킬 수 있으며, 나아가 무선 프로브의 전력 소모를 감소시키는 효과를 함께 얻을 수 있다.
또한, 도 10에서는 하나의 채널에 뱅크를 2개로 구성하는 실시 예를 중심으로 설명하였지만, 하나의 채널에 뱅크 개수를 3개 또는 4개 등으로 구성하는 경우, 뱅크 선택 스위치와 뱅크 선택 신호의 개수는 늘어나지만, 지연 라인 스위치 개수가 1/3 또는 1/4 등으로 감소함에 의해, 스위치 개수 감소 효과와 각 지연 라인에 입력되는 기록 제어 신호 및 출력 제어 신호 감소 효과가 더욱 증대될 수 있다.
또한, 본 개시의 실시 예들에 따르면, 출력 제어 신호의 개수가 감소함에 의해, clock feedthrough noise가 감소될 수 있다. Clock feedthrough noise란 transmission gate 내의 게이트 드레인 간 축전 성분(MOS Cgd)을 통과한 출력 제어 신호의 누설 신호(노이즈)이다. Clock feedthrough noise는 원치 않는 신호로, 아날로그 빔포머 출력의 SNR(signal to noise ratio), SFDR(Spurious-free dynamic range)을 저하시킨다. 본 개시의 실시 예들의 따르면, 출력 제어 신호의 개수가 감소하고, 출력 제어 신호의 펄스 폭이 증가함에 의해 Clock feedthrough noise를 현저하게 감소시키는 효과가 있다.
도 11은 본 개시의 일 실시 예 및 비교예에 따른 노이즈 레벨을 나타낸 도면이다. 도 11은 도 4의 본 개시의 일 실시 예 및 도 8의 비교예에 따른 노이즈 레벨을 나타낸다.
본 개시의 일 실시 예에 따르면, 잔여 전하 노이즈(residual charge noise)를 현저하게 감소시킬 수 있는 효과가 있다. 잔여 전하 노이즈란 출력 제어 신호(Φ1d, Φ2d, Φ3d, Φ4d)의 펄스 구간에 대응하는 빔포밍 출력 구간에 저장 커패시터(C1, C2, C3, C4, C5, C6, C7, 및 C8) 내의 전하를 모두 뽑아내지 못해, 다음 출력 시간 구간(read time)에 잔여 전하가 출력되어 생기는 노이즈이다. 잔여 전하는 원치 않는 신호로, 아날로그 빔포머 출력의 SNR, SFDR을 저하시킨다.
도 11의 첫 번째 그래프(1110)는 비교예에 따른 출력 신호 레벨을 나타내고, 도 11의 두 번째 그래프(1120)는 본 개시의 실시 예에 따른 출력 신호 레벨을 나타낸다. 도 11의 그래프에서, t11은 제1 주기의 신호 출력 구간에 대응하고, t12는 제2 주기의 신호 출력 구간에 대응한다. 도 11의 예에서, 잔여 전하 노이즈를 관찰하기 위해, 제1 주기의 신호 출력 구간(t11)에는 0보다 큰 소정의 레벨을 갖는 입력 신호를 입력하고, 제2 주기의 신호 출력 구간(t12)에는 로우 레벨의 입력 신호를 입력하였다. 도 11의 예를 참고하면, 비교 예에서는 잔여 전하 노이즈로 인해, t12구간에서 로우 레벨의 출력 신호가 출력되어야 함에도 불구하고, 상당한 크기의 잔여 전하 노이즈(1112)가 관찰되었다. 반면에, 본 개시의 실시 예에 따르면, 출력 제어 신호(Φ1d, Φ2d, Φ3d, Φ4d)의 펄스 폭이 증가함에 의해 저장 커패시터(C1, C2, C3, C4, C5, C6, C7, 및 C8)에 잔여 전하가 거의 남지 않아, t12구간에서 잔여 전하 노이즈(1122)가 비교예에 비해 현저하게 감소하여 거의 관찰되지 않는 결과를 보였다.
도 12는 본 개시의 일 실시 예에 따른 아날로그 빔포머 제어 방법을 나타낸 흐름도이다.
본 개시의 아날로그 빔포머 제어 방법의 각 단계들은 아날로그 빔포머 회로를 구비하는 다양한 형태의 전자 장치에 의해 수행될 수 있다. 본 명세서는 본 개시의 실시 예들에 따른 초음파 영상 장치(100, 100a, 100b, 및 100c) 또는 전자 장치(300)가 아날로그 빔포머 제어 방법을 수행하는 실시 예를 중심으로 설명한다. 따라서 초음파 영상 장치(100, 100a, 100b, 및 100c) 또는 전자 장치(300)에 대해 설명된 실시 예들은 아날로그 빔포머 제어 방법에 대한 실시 예들에 적용 가능하고, 반대로 아날로그 빔포머 제어 방법에 대해 설명된 실시 예들은 초음파 영상 장치(100, 100a, 100b, 및 100c) 또는 전자 장치(300)에 대한 실시 예들에 적용 가능하다. 개시된 실시 예들에 따른 아날로그 빔포머 제어 방법은 본 명세서에 개시된 초음파 영상 장치(100, 100a, 100b, 및 100c) 또는 전자 장치(300)에 의해 수행되는 것으로 그 실시 예가 한정되지 않고, 다양한 형태의 전자 장치에 의해 수행될 수 있다.
이외에도, 도 1 내지 도 6을 참고하여 설명한 본 개시의 실시 예들이 아날로그 빔포머 제어 방법에 적용될 수 있다. 또한, 도 1 내지 도 6를 참고하여 설명한 초음파 영상 장치(100, 100a, 100b, 및 100c) 또는 전자 장치(300)의 동작들이 아날로그 빔포머 제어 방법의 단계들로 추가될 수 있다.
우선 초음파 영상 장치(100, 100a, 100b, 및 100c) 또는 전자 장치(300)에 포함된 아날로그 빔포머는, 복수의 뱅크의 복수의 지연 라인에 입력 신호를 순차적으로 기록한다. 아날로그 빔포머는 복수의 뱅크에 번갈아 가면서 입력 신호를 순차적으로 기록한다(S1202). 복수의 지연 라인은 다른 뱅크의 지연 라인과 기록 제어 신호 및 출력 제어 신호를 공통으로 입력 받는다. 아날로그 빔포머는 기록 뱅크 선택 신호에 의해 기록 동작을 수행할 뱅크를 선택하여, 선택된 뱅크의 하나의 지연 라인에 입력 신호를 기록한다. 입력 신호는 각 지연 라인의 저장 커패시터에 기록된다.
다음으로, 아날로그 빔포머는, 복수의 뱅크의 복수의 지연라인으로부터 미리 설정된 지연 시간을 갖는 출력 신호를 순차적으로 출력한다(S1204). 아날로그 빔포머의 각 지연 라인으로 입력되는 출력 제어 신호는 해당 지연 라인의 입력 제어 신호로부터 소정의 지연 시간을 갖는다. 아날로그 빔포머의 각 지연 라인은 이러한 출력 제어 신호를 입력 받아, 출력 제어 신호에 응답하여 저장 커패시터에 저장된 신호 레벨을 출력 신호로 출력한다. 아날로그 빔포머는 출력 뱅크 선택 신호에 의해, 출력 동작을 수행할 뱅크를 선택하고, 선택된 뱅크의 하나의 지연 라인으로부터 출력 신호를 출력한다. 복수의 뱅크는 순차적으로 번갈아 가며 출력 신호를 출력한다. 복수의 뱅크는 출력 제어 신호를 공통으로 입력 받는다.
다음으로, 아날로그 빔포머는, 제1 뱅크의 지연 라인을 제2 뱅크의 해당 주기 출력 구간 동안 리셋한다(S1206). 제1 뱅크와 제2 뱅크로 입력되는 출력 제어 신호는 출력 뱅크 선택 신호에 비해 2배의 펄스 폭을 갖는다. 이로 인해, 제1 뱅크의 출력 뱅크 선택 신호의 펄스 구간 동안 제1 뱅크의 지연 라인으로부터 출력 동작이 수행된 이후에 제1 뱅크의 출력 뱅크 선택 신호가 로우 레벨로 변경되더라도, 해당 지연 라인의 출력 제어 신호는 하이 레벨을 유지한다. 아날로그 빔포머는 출력을 수행한 제1 뱅크의 지연 라인에 대한 출력 제어 신호가 하이 레벨을 유지하고 출력 뱅크 선택 신호가 로우 레벨을 유지하는 동안, 제1 뱅크의 해당 지연 라인에 대한 리셋을 수행한다. 아날로그 빔포머는 제2 뱅크의 출력 뱅크 선택 신호를 제1 뱅크의 리셋 신호로 이용하여, 제1 뱅크의 지연 라인에 대한 리셋을 수행한다.
다음으로, 아날로그 빔포머는 제2 뱅크의 지연 라인을 다음 주기의 제1 뱅크의 기록 구간 동안 리셋한다(S1208). 제1 뱅크와 제2 뱅크로 입력되는 기록 제어 신호는 기록 뱅크 선택 신호에 비해 2배의 펄스 폭을 갖는다. 이로 인해, 기록 제어 신호의 펄스가 입력되더라도, 제2 기록 뱅크 선택 신호는 아직 로우 레벨을 유지하여, 제2 뱅크는 유휴 상태에 있게 된다. 이러한 특징을 이용하여, 아날로그 빔포머는 제1 뱅크의 지연 라인의 기록 동작이 수행되는 동안, 제2 뱅크의 지연 라인의 리셋 동작을 수행한다. 아날로그 빔포머는 제2 뱅크의 지연 라인에 대해, 기록 제어 신호가 하이 레벨을 유지하고, 제2 기록 뱅크 선택 신호가 로우 레벨을 유지하는 동안, 제2 뱅크의 해당 지연 라인에 대한 리셋을 수행한다. 아날로그 빔포머는 제1 뱅크의 기록 뱅크 선택 신호를 제2 뱅크의 리셋 신호로 이용하여, 제2 뱅크의 지연 라인에 대한 리셋을 수행한다.
한편, 개시된 실시 예들은 컴퓨터에 의해 실행 가능한 명령어 및 데이터를 저장하는 컴퓨터로 읽을 수 있는 기록매체의 형태로 구현될 수 있다. 상기 명령어는 프로그램 코드의 형태로 저장될 수 있으며, 프로세서에 의해 실행되었을 때, 소정의 프로그램 모듈을 생성하여 소정의 동작을 수행할 수 있다. 또한, 상기 명령어는 프로세서에 의해 실행되었을 때, 개시된 실시 예들의 소정의 동작들을 수행할 수 있다.
이상에서와 같이 첨부된 도면을 참조하여 개시된 실시 예들을 설명하였다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고도, 개시된 실시 예들과 다른 형태로 본 발명이 실시될 수 있음을 이해할 것이다. 개시된 실시 예들은 예시적인 것이며, 한정적으로 해석되어서는 안 된다.

Claims (14)

  1. 각각 복수의 뱅크를 포함하는 복수의 지연 채널을 포함하고,
    상기 복수의 뱅크 각각은,
    병렬 연결된 복수의 지연 라인;
    기록 뱅크 선택 신호에 따라 상기 복수의 지연 라인으로 입력 신호를 전달하는 기록 뱅크 선택 스위치; 및
    출력 뱅크 선택 신호에 따라 상기 복수의 지연 라인의 출력 신호를 전달하는 출력 뱅크 선택 스위치를 포함하고,
    상기 복수의 지연 라인 각각은,
    저장 커패시터;
    기록 제어 신호에 따라, 상기 기록 뱅크 선택 스위치를 통해 입력된 상기 입력 신호를 상기 저장 커패시터에 기록하는 기록 제어 스위치; 및
    출력 제어 신호에 따라, 상기 출력 뱅크 선택 스위치로, 상기 저장 커패시터로부터의 출력 신호를 출력하는 출력 제어 스위치를 포함하는, 아날로그 빔포머.
  2. 제1항에 있어서,
    상기 복수의 뱅크의 상기 복수의 지연 라인은, 다른 뱅크의 복수의 지연 라인과 동일한 상기 기록 제어 신호 및 상기 출력 제어 신호를 입력 받는, 기록 제어 스위치.
  3. 제1항에 있어서,
    상기 복수의 뱅크는, 제1 뱅크 및 제2 뱅크를 포함하고,
    상기 아날로그 빔포머는,
    상기 제1 뱅크의 상기 출력 뱅크 선택 스위치와 상기 제1 뱅크의 상기 복수의 지연 라인 사이의 제1 노드에 연결된 제1 뱅크 리셋 스위치; 및
    상기 제2 뱅크의 상기 기록 뱅크 선택 스위치와 상기 제2 뱅크의 상기 복수의 지연 라인 사이의 제2 노드에 연결된 제2 뱅크 리셋 스위치를 포함하고,
    상기 제1 뱅크 리셋 스위치는 제1 뱅크 리셋 신호에 따라 상기 제1 뱅크의 상기 복수의 지연 라인을 리셋하고,
    상기 제2 뱅크 리셋 스위치는 제2 뱅크 리셋 신호에 따라 상기 제2 뱅크의 상기 복수의 지연 라인을 미리 설정된 전압 레벨로 리셋하는, 아날로그 빔포머.
  4. 제3항에 있어서,
    상기 제1 뱅크 리셋 신호는 상기 제2 뱅크에 대응하는 상기 출력 뱅크 선택 신호이고,
    상기 제2 뱅크 리셋 신호는 상기 제1 뱅크에 대응하는 상기 기록 뱅크 선택 신호인, 아날로그 빔포머.
  5. 제1항에 있어서,
    상기 복수의 지연 라인에 각각 대응하는 복수의 상기 기록 제어 신호는, 각 기록 제어 신호에 대해 순차적으로 배치된 펄스를 갖고, 상기 기록 뱅크 선택 신호보다 k배의 펄스 폭을 갖고,
    k는 상기 복수의 뱅크의 개수인, 아날로그 빔포머.
  6. 제5항에 있어서,
    상기 복수의 뱅크 각각에 대응되는 복수의 기록 뱅크 선택 신호는, 상기 복수의 기록 제어 신호 각각의 한 펄스 구간 내에서 상기 복수의 기록 뱅크 선택 신호 각각에 대해 순차적으로 배치된 펄스를 갖는, 아날로그 빔포머.
  7. 제6항에 있어서,
    상기 복수의 뱅크 각각에 대응되는 복수의 출력 뱅크 선택 신호는, 복수의 출력 제어 신호 각각의 한 펄스 구간 내에서 상기 복수의 출력 뱅크 선택 신호 각각에 대해 순차적으로 배치된 펄스를 갖는, 아날로그 빔포머.
  8. 제7항에 있어서,
    상기 복수의 뱅크 중, 상기 기록 뱅크 선택 신호 및 상기 출력 뱅크 선택 신호의 뱅크 간 순서가 마지막인 뱅크를 제외한 제1 뱅크의 각각의 상기 복수의 지연 라인은, 제1 주기의 상기 기록 제어 신호에 대응하여 상기 입력 신호를 기록한 후에, 상기 제1 뱅크 이후에 상기 출력 뱅크 선택 신호의 펄스를 입력 받는 다른 뱅크의 대응되는 지연 라인의 상기 제1 주기의 출력 제어 신호의 펄스가 입력되는 구간에 리셋되고,
    상기 복수의 뱅크 중 상기 기록 뱅크 선택 신호 및 상기 출력 뱅크 선택 신호의 뱅크 간 순서가 마지막인 제2 뱅크의 각각의 상기 복수의 지연 라인은, 상기 제1 주기의 상기 기록 제어 신호에 대응하여 상기 입력 신호를 기록한 후에, 상기 제2 뱅크 이전에 상기 출력 뱅크 선택 신호의 펄스를 입력 받는 다른 뱅크의 지연 라인의 제2 주기의 기록 제어 신호의 펄스가 입력되는 구간에 리셋되고,
    상기 제2 주기는 상기 제1 주기의 다음 주기인, 아날로그 빔포머.
  9. 제1항에 있어서,
    상기 출력 제어 신호는 해당 지연 라인의 상기 기록 제어 신호로부터 미리 결정된 지연 시간을 갖는, 아날로그 빔포머.
  10. 제1항에 있어서,
    상기 복수의 지연 채널 각각의 상기 복수의 뱅크는, 번갈아서 해당 뱅크의 상기 복수의 지연 라인 중 하나로 상기 입력 신호를 입력 받고, 해당 뱅크의 상기 복수의 지연 라인 중 하나로부터 상기 출력 신호를 출력하고,
    상기 복수의 뱅크 각각의 상기 복수의 지연 라인은 순차적으로 상기 입력 신호를 입력 받고, 상기 출력 신호를 출력하는, 아날로그 빔포머.
  11. 제1항에 있어서,
    상기 복수의 지연 채널은 각각 서로 다른 신호 채널에 대응하고,
    상기 복수의 뱅크 각각에 포함된 상기 복수의 지연 라인은 각각 서로 다른 시간 구간에 대응하는, 아날로그 빔포머.
  12. 아날로그 빔포머 제어 방법에 있어서,
    상기 아날로그 빔포머는, 각각 복수의 뱅크를 포함하는 복수의 지연 채널을 포함하고,
    상기 복수의 뱅크 각각은,
    병렬 연결된 복수의 지연 라인,
    기록 뱅크 선택 신호에 따라 상기 복수의 지연 라인으로 입력 신호를 전달하는 기록 뱅크 선택 스위치; 및
    출력 뱅크 선택 신호에 따라 상기 복수의 지연 라인의 출력 신호를 전달하는 출력 뱅크 선택 스위치를 포함하고,
    상기 아날로그 빔포머 제어 방법은,
    상기 복수의 뱅크 각각의 상기 복수의 지연 라인에 입력 신호를 순차적으로 기록하는 단계;
    상기 복수의 뱅크 각각의 상기 복수의 지연 라인으로부터 미리 설정된 지연 시간을 갖는 출력 신호를 순차적으로 출력하는 단계;
    상기 복수의 뱅크 중 제1 뱅크의 상기 복수의 지연 라인 각각을 상기 복수의 뱅크 중 제2 뱅크의 해당 주기 출력 구간 동안 리셋하는 단계; 및
    상기 제2 뱅크의 상기 복수의 지연 라인 각각을 상기 제1 뱅크의 다음 주기 기록 구간 동안 리셋하는 단계를 포함하는 아날로그 빔포머 제어 방법.
  13. 제12항에 있어서,
    상기 제1 뱅크 및 상기 제2 뱅크는, 상기 복수의 지연 라인 각각에 입력 신호를 기록하도록 제어하는 기록 제어 신호 및 상기 복수의 지연 라인 각각으로부터 출력 신호를 출력하도록 제어하는 출력 제어 신호를 공통으로 입력 받고,
    상기 입력 신호를 순차적으로 기록하는 단계는, 상기 기록 제어 신호의 하나의 펄스 구간 동안 상기 제1 뱅크 및 상기 제2 뱅크에 순차적으로 상기 입력 신호를 기록하는 단계를 포함하고,
    상기 출력 신호를 순차적으로 출력하는 단계는, 상기 출력 제어 신호의 하나의 펄스 구간 동안 상기 제1 뱅크 및 상기 제2 뱅크로부터 순차적으로 상기 출력 신호를 출력하는 단계를 포함하고,
    상기 제1 뱅크는 기록 제어 신호의 펄스 구간 및 상기 출력 제어 신호의 펄스 구간에서 상기 제2 뱅크보다 먼저 구동되는, 아날로그 빔포머 제어 방법.
  14. 저장 매체에 저장된 컴퓨터 프로그램에 있어서, 상기 컴퓨터 프로그램은 프로세서에 의해 수행되었을 때 청구항 제12항의 아날로그 빔포머 제어 방법을 수행하는 적어도 하나의 인스트럭션을 포함하는, 컴퓨터 프로그램.
PCT/KR2020/018790 2020-04-01 2020-12-21 아날로그 빔포머, 그 제어 방법, 및 초음파 영상 장치 WO2021201380A1 (ko)

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