WO2020166938A1 - 전자 회로 및 이를 포함하는 전력 증폭기 - Google Patents

전자 회로 및 이를 포함하는 전력 증폭기 Download PDF

Info

Publication number
WO2020166938A1
WO2020166938A1 PCT/KR2020/001903 KR2020001903W WO2020166938A1 WO 2020166938 A1 WO2020166938 A1 WO 2020166938A1 KR 2020001903 W KR2020001903 W KR 2020001903W WO 2020166938 A1 WO2020166938 A1 WO 2020166938A1
Authority
WO
WIPO (PCT)
Prior art keywords
switch
shunt
transistor
switch circuit
various embodiments
Prior art date
Application number
PCT/KR2020/001903
Other languages
English (en)
French (fr)
Inventor
여성구
왕승훈
홍성철
박재석
박진석
이종민
Original Assignee
삼성전자 주식회사
한국과학기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사, 한국과학기술원 filed Critical 삼성전자 주식회사
Priority to US17/430,173 priority Critical patent/US20220158588A1/en
Publication of WO2020166938A1 publication Critical patent/WO2020166938A1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/56—Modifications of input or output impedances, not otherwise provided for
    • H03F1/565—Modifications of input or output impedances, not otherwise provided for using inductive elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
    • H03F1/0205—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
    • H03F1/0205—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
    • H03F1/0211—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers with control of the supply voltage or current
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
    • H03F1/0205—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
    • H03F1/0277—Selecting one or more amplifiers from a plurality of amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
    • H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
    • H03F3/195—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only in integrated circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H03F3/211—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only using a combination of several amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • H03F3/45188—Non-folded cascode stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/68—Combinations of amplifiers, e.g. multi-channel amplifiers for stereophonics
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/72—Gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/451—Indexing scheme relating to amplifiers the amplifier being a radio frequency amplifier

Definitions

  • Various embodiments relate to an electronic circuit and a power amplifier including the same.
  • an RF array including a plurality of channels is used instead of a single channel.
  • RF array system including a plurality of channels several power amplifiers are used, and power consumed at an RF front-end is much greater than that of a system configured with a single channel.
  • the block that consumes the most power in the RF front-end is the power amplifier. Accordingly, in applying the RF beamforming technique, since the power amplifier has the largest power consumption, improving the efficiency of the power amplifier may be a method of effectively improving the efficiency of the entire system.
  • a power amplifier having a large maximum output power consumes a large amount of power because the size of a transistor included in the power amplifier is large.
  • the load impedance is designed with a small value of optimal load impedance that matches the performance at the maximum output power, and the low output power ( low output power), the efficiency may not be good.
  • the phased array for beamforming may not use maximum output power in all channels in order to reduce side-lobe components. In this case, if the efficiency of the power amplifier when using a low output power is increased in a channel not using the maximum output power, the energy efficiency of the entire beamforming system may be increased.
  • a power amplifier operating in a dual power mode including a high power mode and a low power mode may be used.
  • a power amplifier operating in a dual power mode employs a method of using an additional switch to increase power efficiency in a low power mode.
  • the conventional power amplifier operating in the dual power mode has a structure that loses efficiency or gain in the high power mode.
  • a power amplifier capable of operating in a conventional dual power mode has difficulty in securing isolation or in use in a feedback path of a power amplifier.
  • an electronic circuit including a switch having a series-shunt-series structure may be provided.
  • a switch having a series-shunt-series structure as a bypass switch of a power amplifier, isolation can be secured, and can be used in a feedback path of a power amplifier, and power It is possible to provide a power amplifier that can increase efficiency.
  • the electronic circuit may include a switch circuit, and the switch circuit includes a first switch connected to a first port and a second switch connected to a second port, the first switch, and the switch circuit connected in series with each other.
  • a second switch may include a first parallel switch connected to a node therebetween, and a first shunt inductor connected to the node to cancel a parasitic capacitance component of the first parallel switch.
  • a power amplifier includes a first amplifying unit and a second amplifying unit including a switch circuit, and the second amplifying unit, through the switch circuit, includes the first amplifying unit in the first power mode of the power amplifier.
  • the signal output from the amplification unit is set to be amplified, and through the switch circuit, the signal output from the first amplification unit is set to bypass in the second power mode of the power amplifier, and the switch circuit is , A first switch connected to the first input terminal of the second amplification part and a second switch connected to the first output terminal of the second amplification part, connected in series with each other, the first switch and the second switch connected to a node between A single parallel switch and a first shunt inductor connected to the node to cancel a parasitic capacitance component of the first parallel switch may be included.
  • the electronic circuit may increase the efficiency of a power amplifier operating in a dual power mode through a switch having a series-shunt-series structure.
  • the electronic circuit may increase the efficiency of a power amplifier for a channel requiring low power output, such as in a beamforming array, through a switch having a series-shunt-series structure. .
  • FIG. 1 is a conceptual diagram illustrating a wireless power transmission system according to various embodiments of the present disclosure.
  • FIG. 2 illustrates a single power source, a control element, and an antenna according to various embodiments.
  • 3A illustrates a switch circuit according to various embodiments.
  • 3B is a diagram illustrating a differential type switch circuit according to various embodiments.
  • 3C is a diagram illustrating a differential type switch circuit according to various embodiments of the present disclosure.
  • FIG. 4A illustrates a switch circuit including a transistor according to various embodiments of the present disclosure.
  • 4B is a diagram illustrating an operation of a switch circuit according to various embodiments of the present disclosure.
  • FIG. 5 illustrates a differential type switch circuit according to various embodiments.
  • FIG. 6 illustrates a differential type switch circuit according to various embodiments.
  • FIG. 7A and 7B are diagrams for explaining an operation of performing impedance matching using a switch circuit, according to various embodiments.
  • FIG. 8 illustrates a power amplifier including a switch circuit according to various embodiments.
  • 9A and 9B are diagrams for describing an operation of a power amplifier according to various embodiments.
  • 10A and 10B are diagrams for describing an operation of a power amplifier according to various embodiments.
  • FIG. 11 illustrates a power amplifier including a switch circuit according to various embodiments.
  • FIG. 12 illustrates a power amplifier including a switch circuit according to various embodiments.
  • FIG. 13 illustrates a switch circuit included in a power amplifier according to various embodiments of the present disclosure.
  • FIG. 14 illustrates a switch circuit included in a power amplifier according to various embodiments of the present disclosure.
  • FIG. 1 is a conceptual diagram illustrating a wireless power transmission system according to various embodiments of the present disclosure.
  • the wireless power transmission device 100 may wirelessly transmit power to at least one electronic device 150.
  • the apparatus 100 for transmitting power wirelessly may include a plurality of patch antennas 111 to 126.
  • the plurality of patch antennas 111 to 126 is not limited as long as each of the antennas can generate RF waves.
  • the plurality of patch antennas 111 to 126 may be implemented as a plurality of patch antennas disposed on the same plane as shown in FIG. 1, but are not limited to the illustrated arrangement type, number, and type of antenna.
  • It may be implemented with a plurality of patch antennas of various arrangement types and numbers, and may be implemented with a plurality of dipole antennas, a plurality of monopole antennas, a plurality of parabolic antennas, and the like. At least one of the amplitude and phase of the RF wave generated by the plurality of patch antennas 111 to 126 may be adjusted by the wireless power transmission apparatus 100. For convenience of description, an RF wave generated by each of the patch antennas 111 to 126 is referred to as a sub RF wave.
  • the apparatus 100 for transmitting power wirelessly may adjust at least one of an amplitude and a phase of each of the sub RF waves generated from the patch antennas 111 to 126.
  • sub-RF waves may interfere with each other.
  • the apparatus 100 for transmitting power wirelessly includes a sub RF in which the patch antennas 111 to 126 are generated so that sub RF waves can interfere constructively with each other at a first point (x1, y1, z1). At least one of the amplitude and phase of each wave can be adjusted.
  • the wireless power transmission apparatus 100 may determine that the electronic device 150 is disposed at the first point (x1, y1, z1).
  • the location of the electronic device 150 may be, for example, a location where the antenna for power reception of the electronic device 150 is located.
  • a configuration in which the wireless power transmission device 100 determines the location of the electronic device 150 will be described in more detail later.
  • the apparatus 100 for transmitting power wirelessly may control the patch antennas 111 to 126 so that sub-RF waves interfere constructively with each other at the first point (x1, y1, z1).
  • controlling the patch antennas 111 to 126 means controlling the magnitude of a signal input to the patch antennas 111 to 126 or controlling the phase (or delay) of the signal input to the patch antennas 111 to 126. It can mean controlling.
  • beam forming beam forming
  • a technique for controlling RF waves to be constructively interfered with at a specific point will be easily understood by those skilled in the art.
  • there is no limitation on the type of beam-forming used in the present invention and it will be readily understood by those skilled in the art.
  • various beamforming methods such as disclosed in US Patent Publication No. 2016/0099611, US Patent Publication No. 2016/0099755, US Patent Publication No. 2016/0100124, and the like may be used.
  • the shape of the RF wave formed by beam-forming may also be referred to as pockets of energy.
  • the RF wave 130 formed by the sub RF waves may have a maximum amplitude at the first point (x1, y1, z1), and accordingly, the electronic device 150 receives wireless power with high efficiency. can do.
  • the wireless power transmission apparatus 100 may detect that the electronic device 160 is disposed at the second points x2, y2, and z2.
  • the apparatus 100 for transmitting power wirelessly may control the patch antennas 111 to 126 so that sub-RF waves cause constructive interference at a second point (x2, y2, z2) to charge the electronic device 160.
  • the RF wave 131 formed by the sub RF waves may have a maximum amplitude at the second point (x2,y2,z2), and the electronic device 160 can receive wireless power with high transmission efficiency. I can.
  • the electronic device 150 may be disposed relatively to the right.
  • the wireless power transmission apparatus 100 may apply a relatively larger delay to the sub RF waves formed from the patch antennas (eg, 114, 118, 122, and 126) disposed on the relatively right side. . That is, after the sub-RF waves formed from the patch antennas (for example, 111, 115, 119, and 123) disposed on the relatively left side are first formed, after a predetermined time elapses, the patch antenna disposed on the relatively right side ( For example, sub RF waves may be generated from 114, 118, 122, and 126.
  • the sub-RF waves may simultaneously meet at a relatively right point, that is, the sub RF waves may constructively interfere at a relatively right point.
  • the wireless power transmission apparatus 100 includes a patch antenna on the left (for example, 111, 115, 119, and 123) and a patch antenna on the right (for example, For example, a delay that is substantially the same as 114, 118, 122 and 126) can be applied.
  • the wireless power transmission apparatus 100 connects the patch antenna on the left (for example, 111, 115, 119, and 123) to the patch antenna on the right (for example, For example, delays greater than 114, 118, 122 and 126) can be applied.
  • the apparatus 100 for transmitting power wirelessly may oscillate sub-RF waves substantially simultaneously across the entire patch antennas 111 to 126, and beam-forming is performed by adjusting a phase corresponding to the above-described delay. You can also do it.
  • FIG. 2 illustrates a single power source, a control element, and an antenna according to various embodiments.
  • a wireless power transmission apparatus includes a single power source 231, a distribution circuit 232, a first phase shifter 241, a first attenuator 242, a first amplifier 243, and a first antenna. (244), a second phase shifter 251, a second attenuator 252, a second amplifier 253, a second antenna 254, a third phase shifter 261, a third attenuator 262, A third amplifier 263 and a third antenna 264 may be included.
  • the distribution circuit 232 distributes an electrical signal output from a single power source 231 and transmits it to the first phase shifter 241, the second phase shifter 251, and the third phase shifter 261, respectively. have.
  • synchronized electrical signals may be input to the first phase shifter 241, the second phase shifter 251, and the third phase shifter 261, and according to the phase adjustment of each phase shifter, the first phase shifter 241
  • a beamformed RF wave may be formed through the antenna 244, the second antenna 254, and the third antenna 264.
  • 3A illustrates a switch circuit according to various embodiments.
  • the switch circuit 301 includes a first switch 310, a second switch 320, a first port 312, and a second port 322, a shunt switch 330, and And a shunt inductor 340.
  • the switch circuit 301 may be a switch circuit having a series-shunt-series structure.
  • the switch circuit 301 may be applied to 5G mobile communication technology or wireless power transmission technology.
  • the switch circuit 301 may be included in the wireless power transmission apparatus 100 of FIG. 1.
  • the switch circuit 301 may be included in at least one amplifier of the apparatus 100 for transmitting power wirelessly of FIG. 1.
  • the switch circuit 301 may be included in the first amplifier 243, the second amplifier 253, and the third amplifier 263 of FIG. 2.
  • the switch circuit 301 may be included in an electronic device (eg, the electronic device 150 and/or 160 of FIG. 1 ).
  • the switch circuit 301 may be included in an amplifier that amplifies a signal in order to use a beam-forming technology applied to a mobile communication technology (eg, 5G mobile communication technology).
  • a mobile communication technology eg, 5G mobile communication technology
  • the first port 312 may be an input port to which a signal is input.
  • the second port 322 may be an output port through which a signal is output.
  • the first switch 310 may connect the first port 312 and the second switch 320.
  • one end of the first switch 310 may be connected to the first port 312, and the other end of the first switch 310 may be connected to the second switch 320.
  • the first switch 310 may be short-circuited or opened.
  • a state in which the first switch 310 is shorted may be a state in which the first switch 310 is turned on
  • a state in which the first switch 310 is open may be a state in which the first switch 310 is turned off. .
  • the second switch 320 may connect the first switch 310 and the second port 322.
  • one end of the second switch 320 may be connected to the first switch 310, and the other end of the second switch 320 may be connected to the second port 322.
  • the second switch 320 may be short-circuited or opened.
  • a state in which the second switch 320 is shorted may be a state in which the second switch 320 is turned on
  • a state in which the second switch 320 is open may be a state in which the second switch 320 is turned off. .
  • the first switch 310 and the second switch 320 may be connected in series with each other.
  • the first switch 310 and the second switch 320 may include metal-oxide semiconductor (MOS) transistors.
  • MOS metal-oxide semiconductor
  • the first switch 310 and the second switch 320 may include an n-channel metal-oxide semiconductor (NMOS) transistor.
  • the shunt switch 330 may be connected to the node 315 between the first switch 310 and the second switch 320.
  • the shunt switch 330 may be connected in parallel to the node 315 between the first switch 310 and the second switch 320. That is, the shunt switch 330 may be implemented as a parallel switch.
  • one end of the shunt switch 330 may be connected to the node 315, and the other end of the shunt switch 330 may be connected to a ground.
  • the shunt switch 330 may be shorted or opened.
  • a state in which the shunt switch 330 is shorted may be a state in which the shunt switch 330 is turned on, and a state in which the shunt switch 330 is opened may be a state in which the shunt switch 330 is turned off.
  • the shunt switch 330 may include a metal-oxide semiconductor (MOS) transistor.
  • MOS metal-oxide semiconductor
  • the shunt switch 330 may include a p-channel metal-oxide semiconductor (PMOS) transistor.
  • the shunt inductor 340 may be connected to the node 315 between the first switch 310 and the second switch 320.
  • one end of the shunt inductor 340 may be connected to the node 315, and the other end of the shunt inductor 330 may be connected to a ground.
  • the shunt inductor 340 may include an inductor.
  • the shunt inductor 340 may cancel a parasitic capacitance component of the shunt switch 330.
  • an inductance value of the shunt inductor 340 may be adjusted or determined to cancel a parasitic capacitance component of the shunt switch 330.
  • parasitic capacitance of the first switch 310 and the second switch 320 connected in series with each other may be generated (or may be seen).
  • the shunt switch 330 connected to the node 315 is connected to the ground to create an RF short state, isolation between the first port 312 and the second port 322 may be secured.
  • the switch circuit 301 may shift the burden of canceling the parasitic capacitance from the first switch 310 and the second switch 320 side to the shunt switch 330.
  • the switch circuit 301 maintains isolation, insertion loss, and impedance seen from each port in a switch-off state, and is connected to the first port 312 and the second port 322. It may not affect the circuits.
  • insertion loss may increase when the switch circuit 301 is turned on by using two switches connected in series with each other, but when driving high power, a break down issue of a transistor ), because the series switch is used in a series stack in several steps, the insertion loss may not be added when driving high power.
  • 3B is a diagram illustrating a differential type switch circuit according to various embodiments.
  • the switch circuit 302 includes a first switch 310, a second switch 320, a first port 312, a second port 322, a first shunt switch 330, and a first switch circuit 302.
  • Shunt inductor 340, third switch 360, fourth switch 370, third port 362, fourth port 372, second shunt switch 380, and second shunt inductor 390 It may include.
  • the switch circuit 302 may be a switch circuit having a differential type series-shunt-series structure.
  • the first port 312 and the third port 362 may be input ports to which signals are input.
  • the second port 322 and the fourth port 372 may be output ports through which signals are output.
  • the switch circuit 302 may include two input ports and two output ports.
  • the switch circuit 302 may be a differential circuit. That is, the switch circuit 302 of FIG. 3B differs only in the number of input ports and the number of output ports as compared with FIG. 3A, and may perform the same function as the switch circuit 301 of FIG. 3A. Accordingly, the difference between the switch circuit 302 of FIG. 3B and the switch circuit 301 of FIG. 3A will be mainly described.
  • the third switch 360 may connect the third port 362 and the fourth switch 370.
  • one end of the third switch 360 may be connected to the third port 362, and the other end of the third switch 360 may be connected to the fourth switch 370.
  • the third switch 360 may be short-circuited or opened.
  • a state in which the third switch 360 is shorted may be a state in which the third switch 360 is turned on
  • a state in which the third switch 360 is open may be a state in which the third switch 360 is turned off. .
  • the fourth switch 370 may connect the third switch 360 and the fourth port 372.
  • one end of the fourth switch 370 may be connected to the third switch 360, and the other end of the fourth switch 320 may be connected to the fourth port 372.
  • the fourth switch 370 may be short-circuited or opened.
  • a state in which the fourth switch 370 is shorted may be a state in which the fourth switch 370 is turned on
  • a state in which the fourth switch 370 is open may be a state in which the fourth switch 370 is turned off. .
  • the third switch 360 and the fourth switch 370 may be connected in series with each other.
  • the third switch 360 and the fourth switch 370 may include metal-oxide semiconductor (MOS) transistors.
  • MOS metal-oxide semiconductor
  • the third switch 360 and the fourth switch 370 may include an n-channel metal-oxide semiconductor (NMOS) transistor.
  • the first shunt switch 330 may be connected to the node 315 between the first switch 310 and the second switch 320.
  • the first shunt switch 330 may be connected in parallel to the node 315 between the first switch 310 and the second switch 320. That is, the first shunt switch 330 may be implemented as a parallel switch.
  • one end of the first shunt switch 330 may be connected to the node 315, and the other end of the first shunt switch 330 may be connected to the second shunt switch 380.
  • the first shunt switch 330 may be connected in series with the second shunt switch 380.
  • the other end of the first shunt switch 330 may be connected to ground.
  • the ground may be implemented as a virtual ground. For example, when the ground is implemented as a virtual ground, the ground may be excluded (or omitted) from the switch circuit 302.
  • the first shunt switch 330 may be short-circuited or opened according to the switch-on/off state of the switch circuit 302.
  • a state in which the first shunt switch 330 is shorted may be a state in which the first shunt switch 330 is turned on
  • a state in which the first shunt switch 330 is open is a state in which the first shunt switch 330 is turned off. It can be a state.
  • the second shunt switch 380 may be connected to the node 365 between the third switch 360 and the fourth switch 370.
  • the second shunt switch 380 may be connected in parallel to the node 365 between the third switch 360 and the fourth switch 370. That is, the second shunt switch 380 may be implemented as a parallel switch.
  • one end of the second shunt switch 380 may be connected to the node 365, and the other end of the second shunt switch 380 may be connected to the first shunt switch 330.
  • the other end of the second shunt switch 380 may be connected to ground.
  • the ground may be implemented as a virtual ground.
  • the ground may be excluded (or omitted) from the switch circuit 302.
  • the second shunt switch 380 may be short-circuited or opened according to the switch-on/off state of the switch circuit 302.
  • a state in which the second shunt switch 380 is shorted may be a state in which the second shunt switch 380 is turned on
  • a state in which the second shunt switch 380 is open is a state in which the second shunt switch 380 is turned off. It can be a state.
  • the second shunt switch 380 may include a metal-oxide semiconductor (MOS) transistor.
  • MOS metal-oxide semiconductor
  • the second shunt switch 380 may include a p-channel metal-oxide semiconductor (PMOS) transistor.
  • the first shunt inductor 340 may be connected to the node 315 between the first switch 310 and the second switch 320.
  • one end of the first shunt inductor 340 may be connected to the node 315, and the other end of the first shunt inductor 340 may be connected to the second shunt inductor 390.
  • the other end of the first shunt inductor 340 may be connected to ground.
  • the ground may be implemented as a virtual ground.
  • the ground may be excluded (or omitted) from the switch circuit 302.
  • the first shunt inductor 340 may include at least one inductor.
  • the first shunt inductor 340 may cancel a parasitic capacitance component of the first shunt switch 330.
  • an inductance value of the first shunt inductor 340 may be adjusted or determined to cancel a parasitic capacitance component of the first shunt switch 330.
  • the second shunt inductor 390 may be connected to the node 365 between the third switch 360 and the fourth switch 370.
  • one end of the second shunt inductor 390 may be connected to the node 365, and the other end of the second shunt inductor 390 may be connected to the first shunt inductor 340.
  • the other end of the second shunt inductor 390 may be connected to ground.
  • the ground may be implemented as a virtual ground.
  • the ground may be excluded (or omitted) from the switch circuit 302.
  • the second shunt inductor 390 may include at least one inductor.
  • FIG. 3B shows a switch circuit 302 including two shunt inductors 340 and 390
  • the switch circuit 302 may also include one inductor.
  • the switch circuit 302 may include one shunt inductor having an inductance value obtained by adding an inductance value of the first shunt inductor 340 and an inductance value of the second shunt inductor 390.
  • the second shunt inductor 390 may cancel a parasitic capacitance component of the second shunt switch 380.
  • an inductance value of the second shunt inductor 390 may be adjusted or determined to cancel a parasitic capacitance component of the second shunt switch 380.
  • 3C is a diagram illustrating a differential type switch circuit according to various embodiments of the present disclosure.
  • the switch circuit 303 includes a first switch 310, a second switch 320, a first port 312, a second port 322, a third switch 360, and a fourth switch. 370, a third port 362, a fourth port 372, a shunt switch 335, and a shunt inductor 345 may be included.
  • the switch circuit 303 may be a switch circuit having a differential-type series-shunt-series structure.
  • the switch circuit 303 of FIG. 3C differs only from the number of shunt switches and the number of inductors compared to the switch circuit 302 of FIG. 3B, and is the same as the switch circuit 302 of FIG. 3B. Function can be performed. That is, the switch circuit 303 of FIG. 3C may include one shunt switch 335 and one shunt inductor 345 as compared to the switch circuit 302 of FIG. 3B. Accordingly, the difference between the switch circuit 303 of FIG. 3C and the switch circuit 302 of FIG. 3B will be mainly described.
  • the shunt switch 335 may be connected to the first node 315 between the first switch 310 and the second switch 320. In addition, the shunt switch 335 may be connected to the second node 365 between the third switch 360 and the fourth switch 370.
  • the shunt switch 335 may be connected in parallel to the first node 315 between the first switch 310 and the second switch 320. Further, the shunt switch 335 may be connected in parallel to the second node 365 between the third switch 360 and the fourth switch 370. That is, the shunt switch 335 may be implemented as a parallel switch. For example, one end of the shunt switch 335 may be connected to the first node 315, and the other end of the shunt switch 335 may be connected to the second node 365. In addition, the shunt switch 335 may be connected to ground. Meanwhile, the ground may be implemented as a virtual ground. For example, when the ground is implemented as a virtual ground, the ground may be excluded (or omitted) from the switch circuit 303.
  • the shunt switch 335 may be short-circuited or opened according to the switch on/off state of the switch circuit 303.
  • a state in which the shunt switch 335 is shorted may be a state in which the shunt switch 335 is turned on
  • a state in which the shunt switch 335 is open may be a state in which the shunt switch 335 is turned off.
  • the shunt switch 335 may include a metal-oxide semiconductor (MOS) transistor.
  • MOS metal-oxide semiconductor
  • the shunt switch 335 may include a p-channel metal-oxide semiconductor (PMOS) transistor.
  • the shunt inductor 345 may be connected to the node 315 between the first switch 310 and the second switch 320.
  • the shunt inductor 345 may be connected to the node 365 between the third switch 360 and the fourth switch 370.
  • one end of the shunt inductor 345 may be connected to the first node 315, and the other end of the shunt inductor 345 may be connected to the second node 365.
  • the other end of the shunt inductor 345 may be connected to ground.
  • the ground may be implemented as a virtual ground.
  • the ground may be excluded (or omitted) from the switch circuit 303.
  • the shunt inductor 345 may have an inductance (or an inductance value) capable of canceling the parasitic capacitance of the shunt switch 335.
  • the shunt inductor 345 may cancel a parasitic capacitance component of the shunt switch 335.
  • an inductance value of the shunt inductor 345 may be adjusted or determined to cancel a parasitic capacitance component of the shunt switch 335.
  • FIGS. 3A to 3B illustrate switch circuits including different numbers of shunt switches and shunt inductors, the number of shunt switches and shunt inductors may not be limited thereto.
  • FIG. 4A illustrates a switch circuit including a transistor according to various embodiments of the present disclosure.
  • 4B is a diagram illustrating an operation of a switch circuit according to various embodiments of the present disclosure.
  • the switch circuit 401 includes a first decoupling for a first transistor 410, a second transistor 420, a third transistor 430, a shunt inductor 440, and a first transistor 410.
  • a (decoupling) capacitor 413 and a second decoupling capacitor 423 for the second transistor 420 may be included.
  • the switch circuit 401 may further include at least one resistor.
  • the switch circuit 401 may be the same as or similar to the switch circuit 301 of FIG. 3A.
  • the first transistor 410 may correspond to the first switch 310
  • the second transistor 420 may correspond to the second switch 320
  • the third transistor 430 may correspond to the shunt switch 330.
  • the shunt inductor 440 may correspond to the shunt inductor 340.
  • each of the third transistor 430 and the shunt inductor 440 may be connected to the first node 415 between the first transistor 410 and the second transistor 420.
  • the switch circuit 401 may be a switch circuit having a series-shunt-series structure.
  • the first transistor 410 and the second transistor 420 may be implemented as an NMOS transistor, and the third transistor 420 may be implemented as a PMOS transistor.
  • the VDD voltage is applied to the gates of the first transistor 410 and the second transistor 420, and the first transistor 410 and the second transistor ( An OV voltage opposite to the gate voltage may be applied to the drain and source of 420 ).
  • a voltage of 0V may be applied to the gate of the third transistor 430
  • a voltage of VDD opposite to the gate voltage may be applied to the drain and source of the third transistor 430.
  • the switch circuit 401 may be in a state in which current may flow from the first port 412 to the second port 422 through the first transistor 410 and the second transistor 420.
  • the switch circuit 401 may be in a state in which no current flows through the third transistor 430.
  • a voltage of 0V is applied to the gates of the first transistor 410 and the second transistor 420, and the first transistor 410 and the second transistor ( A voltage VDD opposite to the gate voltage may be applied to the drain and the source of 420.
  • a voltage VDD may be applied to the gate of the third transistor 430, and a voltage of 0V opposite to the gate voltage may be applied to the drain and source of the third transistor 430.
  • the switch circuit 401 may be in a state in which current cannot flow from the first port 412 to the second port 422 through the first transistor 410 and the second transistor 420.
  • the switch circuit 401 may be in a state in which a current can flow through the third transistor 430.
  • the values (eg, capacitance values) of the first decoupling capacitor 413 and the second decoupling capacitor 423 included in the switch circuit 401 of FIG. 4 and the values of the shunt inductor 440 can be determined or changed.
  • the changed values of the first decoupling capacitor 413 and the second decoupling capacitor 423 and the value of the shunt inductor 440 may be used to match the impedance (eg, match with an optimal value).
  • the changed values of the first decoupling capacitor 413 and the second decoupling capacitor 423 and the values of the shunt inductor 440 may be used to match the RF signal.
  • FIG. 5 illustrates a differential type switch circuit according to various embodiments.
  • the switch circuit 501 includes a first transistor 510, a second transistor 520, a third transistor 530, a first shunt inductor 540, and a first transistor 410.
  • the switch circuit 501 may further include at least one resistor.
  • the switch circuit 501 may be the same as or similar to the switch circuit 302 of FIG. 3B.
  • the first transistor 510 may correspond to the first switch 310
  • the second transistor 520 may correspond to the second switch 320
  • the third transistor 530 may correspond to the first shunt switch ( 330
  • the first shunt inductor 540 may correspond to the shunt inductor 340.
  • the fourth transistor 560 may correspond to the third switch 360
  • the fifth transistor 570 may correspond to the fourth switch 370
  • the sixth transistor 580 may correspond to the second shunt switch ( 380 )
  • the second shunt inductor 590 may correspond to the shunt inductor 390.
  • the switch circuit 501 may be a differential circuit.
  • the switch circuit 501 may include two input ports and two output ports.
  • the switch circuit 501 of FIG. 5 differs only in the number of input ports and the number of output ports as compared to FIG. 4A, and may perform the same function as the switch circuit 401 of FIG. 4A. Accordingly, the difference between the switch circuit 501 of FIG. 5 and the switch circuit 401 of FIG. 4A will be mainly described.
  • the first transistor 510, the second transistor 520, the fourth transistor 560, and the fifth transistor 570 may be implemented as NMOS transistors, and the third transistor 530 and The sixth transistor 580 may be implemented as a PMOS transistor.
  • one end of the third transistor 530 is connected to the first node 515 between the first transistor 510 and the second transistor 520, and the other end of the third transistor 530 is 6 may be connected to the transistor 580.
  • one end of the sixth transistor 580 is connected to the second node 565 between the fourth transistor 560 and the fifth transistor 570, and the other end of the sixth transistor 580 is a third transistor 530.
  • the third transistor 530 may be connected to the sixth transistor 580 in series.
  • the other ends of the third transistor 530 and the sixth transistor 580 may be connected to the ground.
  • the ground may be implemented as a virtual ground.
  • the ground may be excluded (or omitted) from the switch circuit 501.
  • the VDD voltage is applied to the gates of the first transistor 510, the second transistor 520, the fourth transistor 560, and the fifth transistor 570.
  • an OV voltage opposite to the gate voltage may be applied to drains and sources of the first transistor 510, the second transistor 520, the fourth transistor 560, and the fifth transistor 570.
  • a voltage of 0V is applied to the gates of the third and sixth transistors 530 and 580, and a VDD voltage opposite to the gate voltage is applied to the drains and sources of the third and sixth transistors 580. Can be authorized.
  • the switch circuit 501 may be in a state in which current can flow through the first transistor 510, the second transistor 520, the fourth transistor 560, and the fifth transistor 570.
  • the switch circuit 501 may be in a state in which current cannot flow through the third transistor 530 and the sixth transistor 580.
  • a 0V voltage is applied to the gates of the first transistor 510, the second transistor 520, the fourth transistor 560, and the fifth transistor 570.
  • a VDD voltage opposite to the gate voltage may be applied to drains and sources of the first transistor 510, the second transistor 520, the fourth transistor 560, and the fifth transistor 570.
  • the VDD voltage is applied to the gates of the third transistor 530 and the sixth transistor 580, and the 0V voltage opposite to the gate voltage is applied to the drain and source of the third transistor 530 and the sixth transistor 580. Can be authorized.
  • the switch circuit 501 may be in a state in which current cannot flow through the first transistor 510, the second transistor 520, the fourth transistor 560, and the fifth transistor 570.
  • the switch circuit 501 may be in a state in which a current can flow through the third transistor 530 and the sixth transistor 580.
  • the first shunt inductor 540 may be connected to the first node 515.
  • the second shunt inductor 590 may be connected to the second node 565.
  • one end of the first shunt inductor 540 may be connected to the first node 515, and the other end of the first shunt inductor 540 may be connected to the second shunt inductor 590.
  • One end of the second shunt inductor 590 may be connected to the second node 565, and the other end of the second shunt inductor 590 may be connected to the first shunt inductor 540.
  • the other ends of the first shunt inductor 540 and the second shunt inductor 590 may be connected to a ground.
  • the ground may be implemented as a virtual ground.
  • the ground may be excluded (or omitted) from the switch circuit 501.
  • the first shunt inductor 540 may have an inductance (or an inductance value) capable of canceling the parasitic capacitance of the third transistor 530
  • the second shunt inductor 590 may have an inductance of the sixth transistor 580. It may have an inductance (or an inductance value) that can cancel out the parasitic capacitance.
  • values (eg, capacitance values) of the first decoupling capacitor 513, the second decoupling capacitor 523, the third decoupling capacitor 563, and the fourth decoupling capacitor 573, and the first shunt Values (eg, inductance values) of the inductor 540 and the second shunt inductor 590 may be determined or changed.
  • the changed values of the first decoupling capacitor 513, the second decoupling capacitor 523, the third decoupling capacitor 563 and the fourth decoupling capacitor 573, and the first shunt inductor 540 and the second shunt inductor may be used to match the impedance (eg, match with an optimal value).
  • the changed values of the first decoupling capacitor 513, the second decoupling capacitor 523, the third decoupling capacitor 563 and the fourth decoupling capacitor 573, and the first shunt inductor 540 and the second shunt inductor may be used to match the RF signal.
  • FIG. 5 shows a switch circuit 501 including two shunt inductors 540 and 590
  • the switch circuit 501 may also include one inductor.
  • the switch circuit 501 may include one shunt inductor having an inductance value obtained by adding the inductance value of the first shunt inductor 540 and the inductance value of the second shunt inductor 590.
  • FIG. 6 illustrates a differential type switch circuit according to various embodiments.
  • the switch circuit 601 includes a first decoupling for a first transistor 610, a second transistor 620, a third transistor 630, a shunt inductor 640, and a first transistor 610.
  • the switch circuit 601 may further include at least one resistor.
  • the switch circuit 601 may be a circuit identical to or similar to the switch circuit 303 of FIG. 3C.
  • the first transistor 610 may correspond to the first switch 310
  • the second transistor 620 may correspond to the second switch 320
  • the third transistor 630 may correspond to the first shunt switch ( 335 )
  • the shunt inductor 640 may correspond to the shunt inductor 345.
  • the fourth transistor 660 may correspond to the third switch 360
  • the fifth transistor 670 may correspond to the fourth switch 370.
  • the switch circuit 601 of FIG. 6 differs only in the number of shunt-connected transistors and the number of inductors when compared to the switch circuit 501 of FIG. 5. It can perform the same function. That is, the switch circuit 601 of FIG. 6 may include one shunt-connected transistor 630 and one shunt inductor 640 as compared to the switch circuit 501 of FIG. 5. Accordingly, the difference between the switch circuit 601 of FIG. 6 and the switch circuit 501 of FIG. 5 will be mainly described.
  • the third transistor 630 may be connected to the first node 615 between the first transistor 610 and the second transistor 620. Further, the third transistor 630 may be connected to the second node 665 between the first transistor 660 and the second transistor 670. For example, one end of the third transistor 630 may be connected to the first node 615, and the other end of the third transistor 630 may be connected to the second node 665. Also, the other end of the third transistor 630 may be connected to the ground. Meanwhile, the ground may be implemented as a virtual ground. For example, when the ground is implemented as a virtual ground, the ground may be excluded (or omitted) from the switch circuit 601.
  • the shunt inductor 640 may be connected to the first node 615. Further, the shunt inductor 640 may be connected to the second node 665. For example, one end of the shunt inductor 640 may be connected to the first node 615, and the other end of the shunt inductor 640 may be connected to the second node 665. In addition, the other end of the shunt inductor 640 may be connected to ground. Meanwhile, the ground may be implemented as a virtual ground. For example, when the ground is implemented as a virtual ground, the ground may be excluded (or omitted) from the switch circuit 601. The shunt inductor 640 may have an inductance (or an inductance value) capable of canceling the parasitic capacitance of the third transistor 630.
  • a voltage of 0V is applied to the gate of the third transistor 630, and a voltage VDD opposite to the gate voltage to the drain and source of the third transistor 530 Can be authorized. Accordingly, the switch circuit 601 may be in a state in which current cannot flow through the third transistor 630.
  • a VDD voltage is applied to the gate of the third transistor 630, and a voltage of 0V opposite to the gate voltage to the drain and source of the third transistor 630 Can be authorized. Accordingly, the switch circuit 601 may be in a state in which a current can flow through the third transistor 630.
  • FIG. 7A and 7B are diagrams for explaining an operation of performing impedance matching using a switch circuit, according to various embodiments.
  • a switch circuit (eg, 401, 501, and 601) may determine a capacitance value of a decoupling capacitor and an inductance value of a shunt inductor.
  • the values (eg, capacitance values) of the first decoupling capacitor 413 and the second decoupling capacitor 423 included in the switch circuit 401 of FIG. 4 and the values of the shunt inductor 440 may be determined.
  • the values of the first decoupling capacitor 513, the second decoupling capacitor 523, the third decoupling capacitor 563, and the fourth decoupling capacitor 573 of the switch circuit 501 of FIG. 5 e.g. , Capacitance values
  • values e.g, inductance values
  • the values of the first decoupling capacitor 513, the second decoupling capacitor 523, the third decoupling capacitor 563, and the fourth decoupling capacitor 573 of the switch circuit 601 of FIG. 6 (e.g. , A capacitance value) and a value (eg, an inductance value) of the shunt inductor 640 may be determined.
  • impedance matching may be performed based on the determined capacitance value of the decoupling capacitor and the inductance value of the shunt inductor. Further, matching of the RF signal may be performed based on the determined capacitance value of the decoupling capacitor and the inductance value of the shunt inductor.
  • FIG. 7B shows plots 750 showing impedance values as the capacitance value of the decoupling capacitor and the inductance value of the shunt inductor are changed.
  • the impedance may also be changed. Accordingly, by appropriately changing the capacitance value of the decoupling capacitor and the inductance value of the shunt inductor, matching of the RF signal can be performed without adding a separate element.
  • the determined values of the first decoupling capacitor 413 and the second decoupling capacitor 423 of the switch circuit 401 of FIG. 4 and the values of the shunt inductor 440 match impedance (for example, It can be used to match with an optimal value).
  • the determined values of the first decoupling capacitor 413 and the second decoupling capacitor 423 and the values of the shunt inductor 440 may be used to match the RF signal.
  • the determined values of the first decoupling capacitor 513, the second decoupling capacitor 523, the third decoupling capacitor 563 and the fourth decoupling capacitor 573 of the switch circuit 501 of FIG. 5 and The values of the first shunt inductor 540 and the second shunt inductor 590 may be used to match the impedance (eg, match with an optimal value).
  • the determined values of the first decoupling capacitor 513, the second decoupling capacitor 523, the third decoupling capacitor 563 and the fourth decoupling capacitor 573, and the first shunt inductor 540 and the second shunt inductor ( A value of 590) may be used to match the RF signal.
  • the determined values of the first decoupling capacitor 613, the second decoupling capacitor 623, the third decoupling capacitor 663 and the fourth decoupling capacitor 673 of the switch circuit 601 of FIG. 6 The value of the shunt inductor 640 may be used to match an impedance (eg, to match an optimal value).
  • the determined values of the first decoupling capacitor 613, the second decoupling capacitor 623, the third decoupling capacitor 663 and the fourth decoupling capacitor 673 and the values of the shunt inductor 640 match the RF signal. Can be used to
  • FIG. 8 illustrates a power amplifier including a switch circuit according to various embodiments.
  • the power amplifier 801 may include a dual mode power amplifier.
  • the dual mode power amplifier may mean a power amplifier that supports a high power mode (or a high power mode) and a low power mode (a low power mode).
  • the power amplifier 801 may be a differential power amplifier 801.
  • the power amplifier 801 may include a first amplification unit 804 in a drive stage and a second amplification unit 805 in a power stage.
  • the first amplification unit 804 may receive a signal from the input terminal 802, amplify the received signal and output it to the second amplification unit 850.
  • the first amplification unit 805 may include a drive amplifier.
  • the second amplification unit 805 may include switch circuits 808 and 809.
  • the switch circuits 808 and 809 may be located in a feedback path of the second amplification unit 805.
  • the switch circuits 808 and 809 of FIG. 8 may be a differential type switch circuit, and may be implemented as the switch circuit 302 of FIG. 3B or the switch circuit 303 of FIG. 3C.
  • the switch circuits 808 and 809 of FIG. 8 may be implemented as the switch circuit 501 of FIG. 5 or the switch circuit 601 of FIG. 6.
  • the switch circuits 808 and 809 may include a first switch circuit 808 and a second switch circuit 809 classified for each input port.
  • the first switch circuit 808 may include a first switch 810, a second switch 820, and a first shunt switch 830 connected in series with each other.
  • the second switch circuit 809 may include a third switch 860, a fourth switch 870, and a second shunt switch 880 connected in series with each other.
  • the power amplifier 801 controls the switch circuits 808 and 809 in a high power mode to amplify a signal through the first amplification unit 804 and the second amplification unit 805. I can. That is, the power amplifier 801 may amplify the signal in two steps in the high power mode. The power amplifier 801 may output a signal amplified using the first amplification unit 804 and the second amplification unit 805 as a load through the output terminal 807 in the high power mode. .
  • the power amplifier 801 may amplify a signal only through the first amplification unit 804 by controlling the switch circuits 808 and 809 in the low power mode. That is, the power amplifier 801 may amplify the signal in one step in the low power mode. For example, the power amplifier 801 may not consume power (eg, DC power) by the second amplifying unit 805 in the low power mode. The power amplifier 801 may output a signal amplified using only the first amplification unit 804 to a load through the output terminal 807 in the low power mode.
  • power amplifier 801 may amplify a signal only through the first amplification unit 804 by controlling the switch circuits 808 and 809 in the low power mode. That is, the power amplifier 801 may amplify the signal in one step in the low power mode. For example, the power amplifier 801 may not consume power (eg, DC power) by the second amplifying unit 805 in the low power mode. The power amplifier 801 may output a signal amplified using only the first
  • the second amplifier 805 may use VDD as 3.3V in consideration of a breakdown issue and output power performance.
  • the second amplification unit 805 may use a thick gate oxide device having a large breakdown voltage in a cascode and a common gate portion.
  • VDD since the first amplification unit 804 plays an important role in the low power mode, VDD may be used as 2.4V for high efficiency.
  • the first amplification unit 804 may use two thin gate oxide devices as cascodes.
  • the plurality of power amplifiers 801 may be applied to a beamforming array system to which a beamforming technique is applied.
  • 9A and 9B are diagrams for describing an operation of a power amplifier according to various embodiments.
  • the power amplifier 801 may be driven in a high power mode (HPM) (951).
  • HPM high power mode
  • the power amplifier 801 may switch off the switch circuits 808 and 809 (953).
  • the first switch 810 and the second switch 820 connected in series with each other may be turned off (or switched off), and the first shunt switch 830 may be turned on (or may be switched on).
  • the third switch 860 and the fourth switch 870 connected in series with each other are turned off (or switched off), and the second shunt switch 880 may be turned on (or may be switched on).
  • the power amplifier 801 amplifies a signal received through the input terminal 802 using the first amplification unit 804 and the second amplification unit 805 ( In this case, the first amplifying unit 804 and the second amplifying unit 805 consume DC power for amplifying the signal), and the amplified signal may be output as a load through the output terminal 807. (955). Meanwhile, although the power amplifier 801 generates leakage power to the switch circuits 808 and 809, since the switch circuits 808 and 809 are located in the feedback path of the second amplification unit 805, the power amplifier 801 There may be little impact on performance.
  • 10A and 10B are diagrams for describing an operation of a power amplifier according to various embodiments.
  • the power amplifier 801 may be driven in a low power mode (LPM) (1051).
  • LPM low power mode
  • the power amplifier 801 may switch on the switch circuits 808 and 809 (1053 ).
  • the first switch 810 and the second switch 820 connected in series with each other may be turned on (or switched on), and the first shunt switch 830 may be turned off (or may be switched off).
  • the third switch 860 and the fourth switch 870 connected in series with each other may be turned on (or switched on), and the second shunt switch 880 may be turned off (or may be switched off).
  • the power amplifier 801 in the low power mode, amplifies the signal received through the input terminal 802 using only the first amplification unit 804, and converts the amplified signal into a switch circuit ( 808 and 809) can be bypassed and output. That is, the power amplifier 801 may output a signal amplified using only the first amplification unit 804 as a load through the output terminal 807 (1055).
  • the power amplifier 801 may minimize power leaking toward the common drain of the transistors 890 and 895 by using a common gate portion like a switch.
  • the power amplifier 801 may minimize leakage power by maintaining the VDD (eg, drain voltage) of the second amplification unit 805 at a high voltage (eg, 3.3V).
  • the power amplifier 801 may not need a separate VDD switch for controlling the VDD voltage.
  • the power amplifier 801 is a shunt inductor and a capacitance value of a decoupling capacitor included in the switch circuits 808 and 809 so that the first amplification unit 804 has maximum efficiency in a low power mode.
  • Impedance matching eg, matching with an optimum value
  • FIG. 11 illustrates a power amplifier including a switch circuit according to various embodiments.
  • the power amplifier 1101 may include a dual mode power amplifier.
  • the power amplifier 1101 may be a differential power amplifier.
  • the power amplifier 1101 may include a switch circuit 1105 in the amplification unit of the power stage.
  • the switch circuit 1105 may be located in a feedback path of the amplifying unit of the power stage.
  • the switch circuit 1101 of FIG. 11 may be implemented with the switch circuit 301 of FIG. 3A or the switch circuit 401 of FIG. 4A.
  • the power amplifier 1101 may be implemented in the same manner as the power amplifier 801 of FIG. 8 except that a single port is used. Accordingly, the operation of the power amplifier 1101 may also be implemented in the same manner as the operation of the power amplifier 801 of FIGS. 9 to 10 except that a single port is used.
  • FIG. 12 illustrates a power amplifier including a switch circuit according to various embodiments.
  • the power amplifier 1201 may include a dual mode power amplifier.
  • the power amplifier 1201 may be a differential power amplifier.
  • the power amplifier 1201 may include a first amplification unit 1203 in a drive stage, a second amplification unit 1204 in a power stage, and a third amplification unit 1205 in a power stage.
  • the power amplifier 1201 may further include a third amplification unit 1205 corresponding to the power stage as compared to the power amplifier 801 of FIG. 8.
  • the second amplification unit 1204 may include switch circuits 1215 and 1216.
  • the third amplification unit 1205 may include switch circuits 1225 and 1226.
  • the switch circuit 1101 of FIG. 11 may be implemented with the switch circuit 302 of FIG. 3B or the switch circuit 303 of FIG. 3C.
  • the power amplifier 1201 may be implemented in the same manner as the power amplifier 801 of FIG. 8 except that the third amplifying unit 1205 is further included. Accordingly, the operation of the power amplifier 1201 may also be implemented in the same manner as the operation of the power amplifier 801 of FIGS. 9 to 10 except that the third amplification unit 1205 is further included.
  • the power amplifier 1201 may include a switch circuit only in the third amplifying unit 1205 except for the switch circuits 1215 and 1216 in the second amplifying unit 1204 according to design. have.
  • FIGS. 8 to 12 illustrate a power amplifier including two or three amplification units for convenience of explanation, the technical idea of the present invention is not limited thereto, and a power amplifier including a plurality of amplification units is also Can be applied. Also, when the power amplifier includes a plurality of amplifying units corresponding to the power stage, a switch circuit may be included in at least one amplifying unit of the plurality of amplifying units.
  • FIG. 13 illustrates a switch circuit included in a power amplifier according to various embodiments of the present disclosure.
  • the switch circuit 1301 may further include a resistor 1380 in the switch circuit 401 of FIG. 4A.
  • the resistor 1380 may be inserted into the switch circuit 1301 as a shunt.
  • the resistor 1380 may be a shunt resistor.
  • the switch circuit 1301 may be applied to the power amplifier 1101 of FIG. 11.
  • the power amplifier 1101 may include the R-C feedback component of the amplifying unit of the power stage in the switch circuit 1301.
  • the resistor 1380 may have a configuration corresponding to the R-C feedback of the amplifying unit in the power stage.
  • the switch circuit 1301 of FIG. 13 is shown to further include only the resistor 1380 in the switch circuit 401, the switch circuit 1301 may further include a capacitor.
  • FIG. 14 illustrates a switch circuit included in a power amplifier according to various embodiments of the present disclosure.
  • the switch circuit 1401 may further include a first resistor 1480 and a second resistor 1490 in the switch circuit 601 of FIG. 6.
  • the first resistor 1480 and the second resistor 1490 may be inserted into the switch circuit 1401 as a shunt.
  • the first resistor 1480 and the second resistor 1490 may be shunt resistors.
  • the switch circuit 1401 may be applied to the power amplifier 801 of FIG. 8 or the power amplifier 1101 of FIG. 11.
  • the power amplifier 801 may include the R-C feedback component of the second amplification unit 804 in the switch circuit 1401.
  • the first resistor 1480 and the second resistor 1490 may have a configuration corresponding to the R-C feedback of the second amplifying unit 804.
  • the switch circuit 1401 of FIG. 14 is shown to further include only the first resistor 1480 and the second resistor 1490 in the switch circuit 601, the switch circuit 1301 may further include a capacitor. have.
  • the electronic circuit may include a switch circuit, and the switch circuit includes a first switch connected to a first port and a second switch connected to a second port, the first switch, and the switch circuit connected in series with each other.
  • a second switch may include a first parallel switch connected to a node therebetween, and a first shunt inductor connected to the node to cancel a parasitic capacitance component of the first parallel switch.
  • the first switch and the second switch are turned on, the first parallel switch is set to be turned off, and when the switch circuit is switched off, the first switch and the second switch Is turned off, and the first parallel switch may be set to be turned on.
  • the first switch and the second switch may include an nmos transistor, and the first parallel switch may include a pmos transistor.
  • Each of the first switch and the second switch may include a decoupling capacitor, and may be set to match an RF signal by adjusting a capacitance value of the decoupling capacitor and an inductance value of the first shunt inductor.
  • a second switch circuit comprising a second switch circuit, wherein the second switch circuit is connected to each other in series, a third switch connected to the third port and a fourth switch connected to the fourth port, between the third switch and the fourth switch A second parallel switch connected to the node, and a second shunt inductor connected to the node to cancel a parasitic capacitance component of the second parallel switch, and the second parallel switch is in series with the first parallel switch And the second shunt inductor may be connected in series with the first shunt inductor.
  • the first shunt inductor and the second shunt inductor may be implemented as one inductor.
  • the third switch and the fourth switch are turned on, the second parallel switch is set to be turned off, and when the switch is turned off, the third switch and the fourth switch are turned off, and the second switch is turned off.
  • the parallel switch can be set to turn on.
  • the third switch circuit includes a third switch connected to the third port and a fourth switch connected to the fourth port, connected in series with each other, the third switch circuit, the It is connected to the first parallel switch through a node between the third switch and the fourth switch, and connected to the first shunt inductor through the node.
  • the third switch and the fourth switch are turned on, the first parallel switch is set to be turned off, and when the switch is turned off, the third switch and the fourth switch are turned off, and the first switch is turned off.
  • the parallel switch can be set to turn off.
  • a power amplifier includes a first amplifying unit and a second amplifying unit including a switch circuit, and the second amplifying unit, through the switch circuit, includes the first amplifying unit in the first power mode of the power amplifier.
  • the signal output from the amplification unit is set to be amplified, and through the switch circuit, the signal output from the first amplification unit is set to bypass in the second power mode of the power amplifier, and the switch circuit is , A first switch connected to the first input terminal of the second amplification part and a second switch connected to the first output terminal of the second amplification part, connected in series with each other, the first switch and the second switch connected to a node between A single parallel switch and a first shunt inductor connected to the node to cancel a parasitic capacitance component of the first parallel switch may be included.
  • the first switch and the second switch are turned on, the first parallel switch is set to be turned off, and in the second power mode, the first switch and the second switch are turned off, and the The first parallel switch may be set to be turned on.
  • the first power mode may be a low power mode
  • the second power mode may be a high power mode
  • the switch circuit may further include shunt resistors applied to both ends of the first switch and the second switch.
  • the switch circuit includes a third switch connected to a second input terminal of the second amplification unit and a fourth switch connected to a second output terminal of the second amplification unit connected in series with each other, and a node between the third switch and the fourth switch A second parallel switch connected to and a second shunt inductor connected to the node to cancel a parasitic capacitance component of the second parallel switch, wherein the second parallel switch is in series with the first parallel switch.
  • the second shunt inductor may be connected in series with the first shunt inductor.
  • the third switch and the fourth switch are turned on, the second parallel switch is set to be turned off, and in the second power mode, the third switch and the fourth switch are turned off, and the The second parallel switch may be set to be turned on.
  • the switch circuit further includes a third switch connected to a second input terminal of the second amplification unit and a fourth switch connected to a second output terminal of the second amplification unit, which are connected in series with each other, the third switch and the fourth
  • the switch may be connected to the first parallel switch through a node between the third switch and the fourth switch, and connected to the first shunt inductor through the node.
  • the switch circuit may further include a first shunt resistor applied to both ends of the first switch and the second switch, and a second shunt resistor applied to both ends of the third switch and the fourth switch.
  • Each of the first switch and the second switch may include a decoupling capacitor, and may be set to match an RF signal by adjusting a capacitance value of the decoupling capacitor and an inductance value of the first shunt inductor.
  • the switch circuit may be located in a feedback path of the second amplification unit.
  • the drain voltage of the second amplification unit may be set to be maintained in a high state.
  • Electronic devices may be devices of various types.
  • the electronic device may include, for example, a portable communication device (eg, a smart phone), a computer device, a portable multimedia device, a portable medical device, a camera, a wearable device, or a home appliance.
  • a portable communication device eg, a smart phone
  • a computer device e.g., a smart phone
  • a portable multimedia device e.g., a portable medical device
  • a camera e.g., a portable medical device
  • a camera e.g., a portable medical device
  • a camera e.g., a portable medical device
  • a wearable device e.g., a smart bracelet
  • phrases such as “at least one of, B, or C” may include any one of the items listed together in the corresponding one of the phrases, or all possible combinations thereof.
  • Terms such as “first”, “second”, or “first” or “second” may be used simply to distinguish the component from other corresponding components, and the components may be referred to in other aspects (eg, importance or Order) is not limited.
  • Some (eg, a first) component is referred to as “coupled” or “connected” with or without the terms “functionally” or “communicatively” to another (eg, second) component. When mentioned, it means that any of the above components can be connected to the other components directly (eg by wire), wirelessly, or via a third component.
  • module used in this document may include a unit implemented in hardware, software, or firmware, and may be used interchangeably with terms such as logic, logic blocks, parts, or circuits.
  • the module may be an integrally configured component or a minimum unit of the component or a part thereof that performs one or more functions.
  • the module may be implemented in the form of an application-specific integrated circuit (ASIC).
  • ASIC application-specific integrated circuit
  • Various embodiments of the present document include one or more instructions stored in a storage medium (eg, internal memory 136 or external memory 138) readable by a machine (eg, electronic device 101). It may be implemented as software (eg, the program 140) including them.
  • a processor eg, processor 103 or processor 155 of a device (eg, electronic device 101) calls at least one command of one or more commands stored from a storage medium and executes it. I can. This makes it possible for the device to be operated to perform at least one function according to the at least one command invoked.
  • the one or more instructions may include code generated by a compiler or code executable by an interpreter.
  • a storage medium that can be read by a device may be provided in the form of a non-transitory storage medium.
  • non-transient only means that the storage medium is a tangible device and does not contain a signal (e.g., electromagnetic waves). It does not distinguish between temporary storage cases.
  • a method according to various embodiments disclosed in the present document may be provided by being included in a computer program product.
  • Computer program products can be traded between sellers and buyers as commodities.
  • Computer program products are distributed in the form of a device-readable storage medium (e.g. compact disc read only memory (CD-ROM)), or through an application store (e.g. Play StoreTM) or two user devices ( It can be distributed (e.g., downloaded or uploaded) directly between, e.g. smartphones).
  • a device e.g. compact disc read only memory (CD-ROM)
  • an application store e.g. Play StoreTM
  • two user devices It can be distributed (e.g., downloaded or uploaded) directly between, e.g. smartphones).
  • at least a part of the computer program product may be temporarily stored or temporarily generated in a storage medium that can be read by a device such as a server of a manufacturer, a server of an application store, or a memory of a relay server.
  • each component (eg, module or program) of the above-described components may include a singular number or a plurality of entities.
  • one or more components or operations among the above-described corresponding components may be omitted, or one or more other components or operations may be added.
  • a plurality of components eg, a module or a program
  • the integrated component may perform one or more functions of each component of the plurality of components in the same or similar to that performed by the corresponding component among the plurality of components prior to the integration.
  • operations performed by modules, programs, or other components are sequentially, parallel, repeatedly, or heuristically executed, or one or more of the above operations are executed in a different order or omitted. Or one or more other actions may be added.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Amplifiers (AREA)

Abstract

다양한 실시 예에 따른 전자 회로는 스위치 회로를 포함할 수 있고, 상기 스위치 회로는, 서로 직렬로 연결된, 제1포트에 연결된 제1스위치 및 제2포트에 연결된 제2스위치, 상기 제1스위치 및 상기 제2스위치가 사이의 노드에 연결된 제1병렬 스위치, 및 상기 제1병렬 스위치의 기생 커패시턴스(parasitic capacitance) 성분을 상쇄하도록 상기 노드에 연결된 제1션트 인덕터를 포함할 수 있다.

Description

전자 회로 및 이를 포함하는 전력 증폭기
다양한 실시 예는, 전자 회로 및 이를 포함하는 전력 증폭기에 관한 것이다.
최근 5G 이동통신, RF 무선 전력 전송 등의 분야에서 RF(radio frequency) 빔포밍 기술이 적용되기 시작하면서, 단일 채널이 아닌 복수 개의 채널을 포함하는 RF 어레이를 사용하고 있다. 복수 개의 채널을 포함하는 RF 어레이 시스템은, 여러 개의 전력 증폭기가 사용되며, RF 프론트-엔드(front-end)에서 소모되는 전력은, 단일 채널로 구성되는 시스템에 비해 훨씬 커지게 되었다. RF 프론트-엔드에서 가장 큰 전력을 소모하는 블록은 전력 증폭기(power amplifier)이다. 이에 따라, RF 빔포밍 기술을 적용함에 있어, 전력 소모가 가장 큰 블록은 전력 증폭기이므로, 전력 증폭기의 효율을 향상시키는 것은, 전체 시스템의 효율을 효과적으로 향상시키는 방법일 수 있다.
일반적으로, 최대 출력 전력(Psat, saturation power)이 큰 전력 증폭기는, 전력 증폭기에 포함되는 트랜지스터의 사이즈가 크기 때문에, 소모되는 전력이 크다. 또한, 전력 증폭기는, 최대 출력 전력에서의 성능을 중요하게 고려하기 때문에 최대 출력 전력일 때의 성능에 맞춘 작은 값의 옵티멈 로드 임피던스(optimum load impedance)로 로드의 임피던스가 설계되고, 낮은 출력 전력(low output power)에서의 효율은 좋지 않을 수 있다.
빔포밍을 위한 페이즈드 어레이는, 사이드-로브(side-lobe) 성분을 줄이기 위해, 모든 채널에서 최대 출력 전력을 사용하지 않을 수 있다. 이때, 최대 출력 전력을 사용하지 않는 채널에서, 낮은 출력 전력을 사용할 때의 전력 증폭기의 효율을 높이면, 빔포밍 시스템 전체의 에너지 효율은 증대될 수 있다.
낮은 출력 전력을 사용할 때 전력 증폭기는 효율을 증대시키기 위해, 하이 파워 모드와 로우 파워 모드를 포함하는 듀얼 파워 모드(dual power mode)로 동작하는 전력 증폭기가 이용될 수 있다. 듀얼 파워 모드로 동작하는 전력 증폭기는, 로우 파워 모드에서 전력 효율을 증가하기 위하여 추가적인 스위치를 이용하는 방법을 적용하고 있다.
그러나, 기존의 듀얼 파워 모드로 동작하는 전력 증폭기는, 하이 파워 모드일 때, 효율이나 이득(gain)을 손해보는 구조를 가지고 있었다. 또한, 기존의 듀얼 파워 모드로 동작할 수 있는 전력 증폭기는, 아이솔레이션(isolation)을 확보하는데 어려움이 있거나, 전력 증폭기의 피드백 경로에서 사용하는데 어려움이 있었다.
본 발명의 다양한 실시 예에 따르면, 직렬-션트-직렬(series-shunt-series) 구조를 가지는 스위치를 포함하는 전자 회로를 제공할 수 있다.
본 발명의 다양한 실시 예에 따르면, 직렬-션트-직렬 구조를 가지는 스위치를 전력 증폭기의 바이패스 스위치로 이용하여, 아이솔레이션(isolation)을 확보할 수 있고, 전력 증폭기의 피드백 경로에서도 사용 가능하며, 전력 효율을 높일 수 있는 전력 증폭기를 제공할 수 있다.
다양한 실시 예에 따른 전자 회로는 스위치 회로를 포함할 수 있고, 상기 스위치 회로는, 서로 직렬로 연결된, 제1포트에 연결된 제1스위치 및 제2포트에 연결된 제2스위치, 상기 제1스위치 및 상기 제2스위치가 사이의 노드에 연결된 제1병렬 스위치, 및 상기 제1병렬 스위치의 기생 커패시턴스(parasitic capacitance) 성분을 상쇄하도록 상기 노드에 연결된 제1션트 인덕터를 포함할 수 있다.
다양한 실시 예에 따른 전력 증폭기는, 제1증폭부 및 스위치 회로를 포함하는 제2증폭부를 포함하고, 상기 제2증폭부는, 상기 스위치 회로를 통해, 상기 전력 증폭기의 제1파워 모드에서 상기 제1증폭부로부터 출력된 신호가 증폭되도록 설정되고, 상기 스위치 회로를 통해, 상기 전력 증폭기의 제2파워 모드에서 상기 제1증폭부로부터 출력된 신호가 바이패스(bypass)되도록 설정되고, 상기 스위치 회로는, 서로 직렬로 연결된, 상기 제2증폭부의 제1입력단에 연결된 제1스위치 및 상기 제2증폭부의 제1출력단에 연결된 제2스위치, 상기 제1스위치 및 상기 제2스위치가 사이의 노드에 연결된 제1병렬 스위치, 및 상기 제1병렬 스위치의 기생 커패시턴스(parasitic capacitance) 성분을 상쇄하도록 상기 노드에 연결된 제1션트 인덕터를 포함할 수 있다.
본 발명의 다양한 실시 예에 따른 전자 회로는, 직렬-션트-직렬 구조를 가지는 스위치를 통해, 듀얼 파워 모드로 동작하는 전력 증폭기의 효율을 증대시킬 수 있다.
본 발명의 다양한 실시 예에 따른 전자 회로는, 직렬-션트-직렬 구조를 가지는 스위치를 통해, 빔포밍(beamforming) 어레이 내와 같은 낮은 파워 출력이 필요한 채널에 대하여 전력 증폭기의 효율을 증대시킬 수 있다.
도 1은 본 발명의 다양한 실시 예에 따른 무선 전력 송신 시스템의 개념도를 도시한다.
도 2는 다양한 실시 예에 따른 단일 전력 소스 및 제어 소자 및 안테나를 도시한다.
도 3a는, 다양한 실시 예에 따른 스위치 회로를 도시한다.
도 3b는, 다양한 실시 예에 따른 차동 방식의 스위치 회로를 도시한다.
도 3c는, 다양한 실시 예에 따른 차동 방식의 스위치 회로를 도시한다.
도 4a는, 다양한 실시 예에 따른 트랜지스터를 포함하는 스위치 회로를 도시한다.
도 4b는, 다양한 실시 예에 따른 스위치 회로의 동작을 설명하기 위한 도면이다.
도 5는, 다양한 실시 예에 따른 차동 방식의 스위치 회로를 도시한다.
도 6은, 다양한 실시 예에 따른 차동 방식의 스위치 회로를 도시한다.
도 7a와 도 7b는, 다양한 실시 예에 따른, 스위치 회로를 이용하여 임피던스 매칭을 수행하는 동작을 설명하기 위한 도면이다.
도 8은, 다양한 실시 예에 따른 스위치 회로를 포함하는 전력 증폭기를 도시한다.
도 9a와 도 9b는, 다양한 실시 예에 따른 전력 증폭기의 동작을 설명하기 위한 도면이다.
도 10a와 도 10b는, 다양한 실시 예에 따른 전력 증폭기의 동작을 설명하기 위한 도면이다.
도 11은, 다양한 실시 예에 따른 스위치 회로를 포함하는 전력 증폭기를 도시한다.
도 12는, 다양한 실시 예에 따른 스위치 회로를 포함하는 전력 증폭기를 도시한다.
도 13은, 다양한 실시 예에 따른 전력 증폭기에 포함되는 스위치 회로를 도시한다.
도 14는, 다양한 실시 예에 따른 전력 증폭기에 포함되는 스위치 회로를 도시한다.
도 1은 본 발명의 다양한 실시 예에 따른 무선 전력 송신 시스템의 개념도를 도시한다.
무선 전력 송신 장치(100)는 적어도 하나의 전자 장치(150)에 무선으로 전력을 송신할 수 있다. 본 발명의 다양한 실시예에서, 무선 전력 송신 장치(100)는 복수 개의 패치 안테나(patch antenna)(111 내지 126)를 포함할 수 있다. 복수 개의 패치 안테나(111 내지 126)는 각각이 RF 웨이브를 발생시킬 수 있는 안테나라면 제한이 없다. 예를 들어, 복수 개의 패치 안테나(111 내지 126)는 도 1에 도시된 바와 같이 동일 평면 상에 배치되는 복수개의 패치형 안테나로 구현될 수 있으나 도시된 배열 형태, 개수, 안테나의 종류에 국한되지 않고, 다양한 배열 형태와 개수의 복수개의 패치형 안테나로 구현될 수 있으며, 복수개의 다이폴 안테나, 복수개의 모노폴 안테나, 복수개의 파라볼라 안테나 등으로 구현될 수도 있다. 복수 개의 패치 안테나(111 내지 126)가 발생시키는 RF 웨이브의 진폭 및 위상 중 적어도 하나는 무선 전력 송신 장치(100)에 의하여 조정될 수 있다. 설명의 편의를 위하여, 패치 안테나(111 내지 126) 각각이 발생시키는 RF 웨이브를 서브 RF 웨이브라 명명하도록 한다.
본 발명의 다양한 실시예에서, 무선 전력 송신 장치(100)는 패치 안테나(111 내지 126)에서 발생되는 서브 RF 웨이브 각각의 진폭 및 위상 중 적어도 하나를 조정할 수 있다. 한편, 서브 RF 웨이브들은 서로 간섭될 수 있다. 예를 들어, 어느 한 지점에서는 서브 RF 웨이브들이 서로 보강 간섭될 수 있으며, 또 다른 지점에서는 서브 RF 웨이브들이 서로 상쇄 간섭될 수 있다. 본 발명의 다양한 실시예에 의한 무선 전력 송신 장치(100)는 제 1 지점(x1,y1,z1)에서 서브 RF 웨이브들이 서로 보강 간섭될 수 있도록, 패치 안테나(111 내지 126)가 발생하는 서브 RF 웨이브 각각의 진폭 및 위상 중 적어도 하나를 조정할 수 있다.
예를 들어, 무선 전력 송신 장치(100)는 제 1 지점(x1,y1,z1)에 전자장치(150)가 배치된 것을 결정할 수 있다. 여기에서, 전자장치(150)의 위치는, 예를 들어 전자장치(150)의 전력 수신용 안테나가 위치한 지점일 수 있다. 무선 전력 송신 장치(100)가 전자장치(150)의 위치를 결정하는 구성에 대하여서는 더욱 상세하게 후술하도록 한다. 전자장치(150)가 높은 송신 효율로 무선으로 전력을 수신하기 위하여서는, 제 1 지점(x1,y1,z1)에서 서브 RF 웨이브들이 보강 간섭되어야 한다. 이에 따라, 무선 전력 송신 장치(100)는 제 1 지점(x1,y1,z1)에서 서브 RF 웨이브들이 서로 보강 간섭이 되도록 패치 안테나(111 내지 126)를 제어할 수 있다. 여기에서, 패치 안테나(111 내지 126)를 제어한다는 것은, 패치 안테나(111 내지 126)로 입력되는 신호의 크기를 제어하거나 또는 패치 안테나(111 내지 126)로 입력되는 신호의 위상(또는 딜레이)을 제어하는 것을 의미할 수 있다. 한편, 특정 지점에서 RF 웨이브가 보강 간섭되도록 제어하는 기술인 빔-포밍(beam forming)에 대해서는 당업자가 용이하게 이해할 수 있을 것이다. 아울러, 본 발명에서 이용되는 빔-포밍의 종류에 대하여 제한이 없음 또한 당업자가 용이하게 이해할 수 있을 것이다. 예를 들어, 미국 공개특허 2016/0099611, 미국 공개특허 2016/0099755, 미국 공개특허 2016/0100124 등에 개시된 바와 같은, 다양한 빔 포밍 방법이 이용될 수 있다. 빔-포밍에 의하여 형성된 RF 웨이브의 형태를, 에너지 포켓(pockets of energy)이라 명명할 수도 있다.
이에 따라, 서브 RF 웨이브들에 의하여 형성된 RF 웨이브(130)는 제 1 지점(x1,y1,z1)에서 진폭이 최대가 될 수 있으며, 이에 따라 전자장치(150)는 높은 효율로 무선 전력을 수신할 수 있다. 한편, 무선 전력 송신 장치(100)는 제 2 지점(x2,y2,z2)에 전자장치(160)가 배치된 것을 감지할 수도 있다. 무선 전력 송신 장치(100)는 전자장치(160)를 충전하기 위하여 서브 RF 웨이브들이 제 2 지점(x2,y2,z2)에서 보강 간섭이 되도록 패치 안테나(111 내지 126)를 제어할 수 있다. 이에 따라, 서브 RF 웨이브들에 의하여 형성된 RF 웨이브(131)는 제 2 지점(x2,y2,z2)에서 진폭이 최대가 될 수 있으며, 전자장치(160)는 높은 송신 효율로 무선 전력을 수신할 수 있다.
더욱 상세하게, 전자 장치(150)는 상대적으로 우측에 배치될 수 있다. 이 경우, 무선 전력 송신 장치(100)는 상대적으로 우측에 배치된 패치 안테나(예를 들어, 114, 118, 122 및 126)로부터 형성되는 서브 RF 웨이브들에 상대적으로 더 큰 딜레이를 적용할 수 있다. 즉, 상대적으로 좌측에 배치된 패치 안테나(예를 들어, 111, 115, 119 및 123)로부터 형성되는 서브 RF 웨이브들이 먼저 형성된 이후에, 소정의 시간이 흐른 후에 상대적으로 우측에 배치된 패치 안테나(예를 들어, 114, 118, 122 및 126)로부터 서브 RF 웨이브가 발생될 수 있다. 이에 따라, 상대적으로 우측의 지점에서 서브 RF 웨이브들이 동시에 만날 수 있으며, 즉 상대적으로 우측의 지점에서 서브 RF 웨이브들이 보강 간섭될 수 있다. 만약, 상대적으로 중앙의 지점에 빔-포밍을 수행하는 경우에는, 무선 전력 송신 장치(100)는 좌측의 패치 안테나(예를 들어, 111, 115, 119 및 123)와 우측의 패치 안테나(예를 들어, 114, 118, 122 및 126)와 실질적으로 동일한 딜레이를 적용할 수 있다. 또한, 상대적으로 좌측의 지점에 빔-포밍을 수행하는 경우에는, 무선 전력 송신 장치(100)는 좌측의 패치 안테나(예를 들어, 111, 115, 119 및 123)에 우측의 패치 안테나(예를 들어, 114, 118, 122 및 126)보다 더 큰 딜레이를 적용할 수 있다. 한편, 다른 실시예에서는, 무선 전력 송신 장치(100)는 패치 안테나(111 내지 126) 전체에서 서브 RF 웨이브들을 실질적으로 동시에 발진시킬 수 있으며, 상술한 딜레이에 대응되는 위상을 조정함으로써 빔-포밍을 수행할 수도 있다.
도 2는 다양한 실시 예에 따른 단일 전력 소스 및 제어 소자 및 안테나를 도시한다.
다양한 실시 예에 따른 무선 전력 송신 장치는, 단일 전력 소스(231), 분배 회로(232), 제1위상 쉬프터(241), 제1어테뉴에이터(242), 제1증폭기(243), 제1안테나(244), 제2위상 쉬프터(251), 제2어테뉴에이터(252), 제2증폭기(253), 제2안테나(254), 제3위상 쉬프터(261), 제3어테뉴에이터(262), 제3증폭기(263), 및 제3안테나(264)를 포함할 수 있다. 분배 회로(232)는, 단일 전력 소스(231)로부터 출력되는 전기적인 신호를 분배하여 각각 제1위상 쉬프터(241), 제2위상 쉬프터(251), 및 제3위상 쉬프터(261)로 전달할 수 있다. 이에 따라, 제1위상 쉬프터(241), 제2위상 쉬프터(251), 및 제3위상 쉬프터(261)에는 동기화된 전기적인 신호들이 입력될 수 있으며, 각 위상 쉬프터의 위상 조정에 따라, 제1안테나(244), 제2안테나(254), 및 제3안테나(264)를 통하여 빔 포밍된 RF 웨이브가 형성될 수 있다.
도 3a는, 다양한 실시 예에 따른 스위치 회로를 도시한다.
도 3a를 참조하면, 스위치 회로(301)는 제1스위치(310), 제2스위치(320), 제1포트(312), 및 제2포트(322), 션트(shunt) 스위치(330), 및 션트 인덕터(340)를 포함할 수 있다.
다양한 실시 예에 따라, 스위치 회로(301)는 직렬-션트-직렬(series-shunt-series) 구조를 가지는 스위치 회로일 수 있다.
다양한 실시 예에 따라, 스위치 회로(301)는 5G 이동통신 기술이나 무선 전력 송신 기술에 적용될 수 있다.
다양한 실시 예에 따라, 스위치 회로(301)는 도 1의 무선 전력 송신 장치(100)에 포함될 수 있다. 예컨대, 스위치 회로(301)는 도 1의 무선 전력 송신 장치(100)의 적어도 하나의 증폭기에 포함될 수 있다. 또한, 스위치 회로(301)는 도 2의 제1증폭기(243), 제2증폭기(253), 및 제3증폭기(263)에 포함될 수 있다.
다양한 실시 예에 따라, 스위치 회로(301)는 전자 장치(예컨대, 도 1의 전자 장치(150 및/또는 160)))에 포함될 수 있다. 예컨대, 스위치 회로(301)는 이동통신 기술(예컨대, 5G 이동통신 기술)에 적용되는 빔-포밍 기술을 이용하기 위해 신호를 증폭하는 증폭기에 포함될 수 있다.
다양한 실시 예에 따라, 제1포트(312)는 신호가 입력되는 입력 포트일 수 있다. 제2포트(322)는 신호가 출력되는 출력 포트일 수 있다.
다양한 실시 예에 따라, 제1스위치(310)는 제1포트(312)와 제2스위치(320)를 연결할 수 있다. 예컨대, 제1스위치(310)의 일단은 제1포트(312)에 연결되고, 제1스위치(310)의 타단은 제2스위치(320)에 연결될 수 있다. 스위치 회로(301)의 스위치 온/오프 상태에 따라, 제1스위치(310)는 단락 또는 개방될 수 있다. 예컨대, 제1스위치(310)가 단락되는 상태는 제1스위치(310)가 켜지는 상태일 수 있고, 제1스위치(310)가 개방되는 상태는 제1스위치(310)가 꺼지는 상태일 수 있다.
다양한 실시 예에 따라, 제2스위치(320)는 제1스위치(310)와 제2포트(322)를 연결할 수 있다. 예컨대, 제2스위치(320)의 일단은 제1스위치(310)에 연결되고, 제2스위치(320)의 타단은 제2포트(322)에 연결될 수 있다. 스위치 회로(301)의 스위치 온/오프 상태에 따라, 제2스위치(320)는 단락 또는 개방될 수 있다. 예컨대, 제2스위치(320)가 단락되는 상태는 제2스위치(320)가 켜지는 상태일 수 있고, 제2스위치(320)가 개방되는 상태는 제2스위치(320)가 꺼지는 상태일 수 있다.
다양한 실시 예에 따라, 제1스위치(310)와 제2스위치(320)는 서로 직렬로 연결될 수 있다.
다양한 실시 예에 따라, 제1스위치(310)와 제2스위치(320)는 MOS(metal-oxide semiconductor) 트랜지스터를 포함할 수 있다. 예컨대, 제1스위치(310)와 제2스위치(320)는 NMOS(n-channel metal-oxide semiconductor) 트랜지스터를 포함할 수 있다.
다양한 실시 예에 따라, 션트 스위치(330)는 제1스위치(310) 및 제2스위치(320) 사이의 노드(315)에 연결될 수 있다. 예컨대, 션트 스위치(330)는 제1스위치(310) 및 제2스위치(320) 사이의 노드(315)에 병렬로 연결될 수 있다. 즉, 션트 스위치(330)는 병렬 스위치로 구현될 수 있다. 예컨대, 션트 스위치(330)의 일단은 노드(315)에 연결되고, 션트 스위치(330)의 타단은 그라운드(ground)에 연결될 수 있다. 스위치 회로(301)의 스위치 온/오프 상태에 따라, 션트 스위치(330)는 단락 또는 개방될 수 있다. 예컨대, 션트 스위치(330)가 단락되는 상태는 션트 스위치(330)가 켜지는 상태일 수 있고, 션트 스위치(330)가 개방되는 상태는 션트 스위치(330)가 꺼지는 상태일 수 있다.
다양한 실시 예에 따라, 션트 스위치(330)는 MOS(metal-oxide semiconductor) 트랜지스터를 포함할 수 있다. 예컨대, 션트 스위치(330)는 PMOS(p-channel metal-oxide semiconductor) 트랜지스터를 포함할 수 있다.
다양한 실시 예에 따라, 션트 인덕터(340)는 제1스위치(310) 및 제2스위치(320) 사이의 노드(315)에 연결될 수 있다. 예컨대, 션트 인덕터(340)의 일단은 노드(315)에 연결되고, 션트 인덕터(330)의 타단은 그라운드(ground)에 연결될 수 있다. 션트 인덕터(340)는 인덕터(inductor)를 포함할 수 있다.
다양한 실시 예에 따라, 션트 인덕터(340)는 션트 스위치(330)의 기생 커패시턴스(parasitic capacitance) 성분을 상쇄할 수 있다. 예컨대, 션트 인덕터(340)의 인덕턴스(inductance) 값은 션트 스위치(330)의 기생 커패시턴스(parasitic capacitance) 성분을 상쇄하도록 조절 또는 결정될 수 있다.
다양한 실시 예에 따라, 스위치 회로(301)의 스위치 오프 상태에서, 서로 직렬로 연결된 제1스위치(310) 및 제2스위치(320)의 기생 커패시턴스가 발생될 수 있다(또는 보일 수 있다). 다만, 노드(315)에 연결된 션트 스위치(330)가 그라운드에 연결되어 RF 단락 상태를 만들어주기 때문에, 제1포트(312)와 제2포트(322) 사이의 아이솔레이션(isolation)이 확보될 수 있다. 즉, 스위치 회로(301)는 기생 커패시턴스를 상쇄하는 부담을 제1스위치(310) 및 제2스위치(320) 쪽에서 션트 스위치(330) 쪽으로 옮길 수 있다. 이를 통해, 스위치 회로(301)는 아이솔레이션, 삽입 손실(insertion loss), 및 스위치 오프 상태에서 각 포트로부터 보여지는 임피던스를 크게 유지하여 제1포트(312)와 제2포트(322)에 연결되는 다른 회로들에게 영향을 끼치지 않을 수 있다.
다양한 실시 예에 따라, 서로 직렬로 연결된 스위치 2개를 사용함으로써 스위치 회로(301)가 온 상태에서, 삽입 손실이 증가될 수 있으나, 하이 파워를 구동하는 경우에는, 트랜지스터의 고장 이슈(break down issue) 때문에 직렬 스위치를 여러 단계로 직렬- 스택(series stack)하여 사용하므로, 하이 파워를 구동하는 경우에는 삽입 로스가 추가되는 것이 아닐 수 있다.
도 3b는, 다양한 실시 예에 따른 차동 방식의 스위치 회로를 도시한다.
도 3b를 참조하면, 스위치 회로(302)는 제1스위치(310), 제2스위치(320), 제1포트(312), 제2포트(322), 제1션트 스위치(330), 제1션트 인덕터(340), 제3스위치(360), 제4스위치(370), 제3포트(362), 제4포트(372), 제2션트 스위치(380), 및 제2션트 인덕터(390)를 포함할 수 있다.
다양한 실시 예에 따라, 스위치 회로(302)는 차동 방식의 직렬-션트-직렬(series-shunt-series) 구조를 가지는 스위치 회로일 수 있다.
다양한 실시 예에 따라, 제1포트(312)와 제3포트(362)는 신호가 입력되는 입력 포트일 수 있다. 제2포트(322)와 제4포트(372)는 신호가 출력되는 출력 포트일 수 있다. 예컨대, 스위치 회로(302)는 두 개의 입력 포트와 두 개의 출력 포트를 포함할 수 있다.
다양한 실시 예에 따라, 스위치 회로(302)는 차동 방식의 회로일 수 있다. 즉, 도 3b의 스위치 회로(302)는 도 3a와 비교할 때, 입력 포트의 갯수와 출력 포트의 갯수만 상이할 뿐, 도 3a의 스위치 회로(301)와 동일한 기능을 수행할 수 있다. 이에 따라, 도 3b의 스위치 회로(302)는 도 3a의 스위치 회로(301)와의 차이점을 중점적으로 설명하도록 하겠다.
다양한 실시 예에 따라, 제3스위치(360)는 제3포트(362)와 제4스위치(370)를 연결할 수 있다. 예컨대, 제3스위치(360)의 일단은 제3포트(362)에 연결되고, 제3스위치(360)의 타단은 제4스위치(370)에 연결될 수 있다. 스위치 회로(302)의 스위치 온/오프 상태에 따라, 제3스위치(360)는 단락 또는 개방될 수 있다. 예컨대, 제3스위치(360)가 단락되는 상태는 제3스위치(360)가 켜지는 상태일 수 있고, 제3스위치(360)가 개방되는 상태는 제3스위치(360)가 꺼지는 상태일 수 있다.
다양한 실시 예에 따라, 제4스위치(370)는 제3스위치(360)와 제4포트(372)를 연결할 수 있다. 예컨대, 제4스위치(370)의 일단은 제3스위치(360)에 연결되고, 제4스위치(320)의 타단은 제4포트(372)에 연결될 수 있다. 스위치 회로(302)의 스위치 온/오프 상태에 따라, 제4스위치(370)는 단락 또는 개방될 수 있다. 예컨대, 제4스위치(370)가 단락되는 상태는 제4스위치(370)가 켜지는 상태일 수 있고, 제4스위치(370)가 개방되는 상태는 제4스위치(370)가 꺼지는 상태일 수 있다.
다양한 실시 예에 따라, 제3스위치(360)와 제4스위치(370)는 서로 직렬로 연결될 수 있다.
다양한 실시 예에 따라, 제3스위치(360)와 제4스위치(370)는 MOS(metal-oxide semiconductor) 트랜지스터를 포함할 수 있다. 예컨대, 제3스위치(360)와 제4스위치(370)는 NMOS(n-channel metal-oxide semiconductor) 트랜지스터를 포함할 수 있다.
다양한 실시 예에 따라, 제1션트 스위치(330)는 제1스위치(310) 및 제2스위치(320) 사이의 노드(315)에 연결될 수 있다. 예컨대, 제1션트 스위치(330)는 제1스위치(310) 및 제2스위치(320) 사이의 노드(315)에 병렬로 연결될 수 있다. 즉, 제1션트 스위치(330)는 병렬 스위치로 구현될 수 있다. 예컨대, 제1션트 스위치(330)의 일단은 노드(315)에 연결되고, 제1션트 스위치(330)의 타단은 제2션트 스위치(380)에 연결될 수 있다. 예컨대, 제1션트 스위치(330)는 제2션트 스위치(380)와 직렬로 연결될 수 있다. 또한, 제1션트 스위치(330)의 타단은 그라운드(ground)에 연결될 수도 있다. 한편, 그라운드는 가상 그라운드로 구현될 수도 있다. 예컨대, 그라운드가 가상 그라운드로 구현될 경우, 그라운드는 스위치 회로(302)에서 제외(또는 생략)될 수 있다.
다양한 실시 예에 따라, 스위치 회로(302)의 스위치 온/오프 상태에 따라, 제1션트 스위치(330)는 단락 또는 개방될 수 있다. 예컨대, 제1션트 스위치(330)가 단락되는 상태는 제1션트 스위치(330)가 켜지는 상태일 수 있고, 제1션트 스위치(330)가 개방되는 상태는 제1션트 스위치(330)가 꺼지는 상태일 수 있다.
다양한 실시 예에 따라, 제2션트 스위치(380)는 제3스위치(360) 및 제4스위치(370) 사이의 노드(365)에 연결될 수 있다. 예컨대, 제2션트 스위치(380)는 제3스위치(360) 및 제4스위치(370) 사이의 노드(365)에 병렬로 연결될 수 있다. 즉, 제2션트 스위치(380)는 병렬 스위치로 구현될 수 있다. 예컨대, 제2션트 스위치(380)의 일단은 노드(365)에 연결되고, 제2션트 스위치(380)의 타단은 제1션트 스위치(330)에 연결될 수 있다. 또한, 제2션트 스위치(380)의 타단은 그라운드(ground)에 연결될 수도 있다. 한편, 그라운드는 가상 그라운드로 구현될 수도 있다. 예컨대, 그라운드가 가상 그라운드로 구현될 경우, 그라운드는 스위치 회로(302)에서 제외(또는 생략)될 수 있다.
다양한 실시 예에 따라, 스위치 회로(302)의 스위치 온/오프 상태에 따라, 제2션트 스위치(380)는 단락 또는 개방될 수 있다. 예컨대, 제2션트 스위치(380)가 단락되는 상태는 제2션트 스위치(380)가 켜지는 상태일 수 있고, 제2션트 스위치(380)가 개방되는 상태는 제2션트 스위치(380)가 꺼지는 상태일 수 있다.
다양한 실시 예에 따라, 제2션트 스위치(380)는 MOS(metal-oxide semiconductor) 트랜지스터를 포함할 수 있다. 예컨대, 제2션트 스위치(380)는 PMOS(p-channel metal-oxide semiconductor) 트랜지스터를 포함할 수 있다.
다양한 실시 예에 따라, 제1션트 인덕터(340)는 제1스위치(310) 및 제2스위치(320) 사이의 노드(315)에 연결될 수 있다. 예컨대, 제1션트 인덕터(340)의 일단은 노드(315)에 연결되고, 제1션트 인덕터(340)의 타단은 제2션트 인덕터(390)에 연결될 수 있다. 또한, 제1션트 인덕터(340)의 타단은 그라운드(ground)에 연결될 수도 있다. 한편, 그라운드는 가상 그라운드로 구현될 수도 있다. 예컨대, 그라운드가 가상 그라운드로 구현될 경우, 그라운드는 스위치 회로(302)에서 제외(또는 생략)될 수 있다. 제1션트 인덕터(340)는 적어도 하나의 인덕터(inductor)를 포함할 수 있다.
다양한 실시 예에 따라, 제1션트 인덕터(340)는 제1션트 스위치(330)의 기생 커패시턴스(parasitic capacitance) 성분을 상쇄할 수 있다. 예컨대, 제1션트 인덕터(340)의 인덕턴스(inductance) 값은 제1션트 스위치(330)의 기생 커패시턴스(parasitic capacitance) 성분을 상쇄하도록 조절 또는 결정될 수 있다.
다양한 실시 예에 따라, 제2션트 인덕터(390)는 제3스위치(360) 및 제4스위치(370) 사이의 노드(365)에 연결될 수 있다. 예컨대, 제2션트 인덕터(390)의 일단은 노드(365)에 연결되고, 제2션트 인덕터(390)의 타단은 제1션트 인덕터(340)에 연결될 수 있다. 또한, 제2션트 인덕터(390)의 타단은 그라운드(ground)에 연결될 수도 있다. 한편, 그라운드는 가상 그라운드로 구현될 수도 있다. 예컨대, 그라운드가 가상 그라운드로 구현될 경우, 그라운드는 스위치 회로(302)에서 제외(또는 생략)될 수 있다. 제2션트 인덕터(390)는 적어도 하나의 인덕터(inductor)를 포함할 수 있다.
비록 도 3b는 두 개의 션트 인덕터들(340 및 390)을 포함하는 스위치 회로(302)를 도시하고 있으나, 스위치 회로(302)는 하나의 인덕터를 포함할 수도 있다. 예컨대, 스위치 회로(302)는 제1션트 인덕터(340)의 인덕턴스 값과 제2션트 인덕터(390)의 인덕턴스 값을 더한 인덕턴스 값을 갖는 하나의 션트 인덕터를 포함할 수도 있다.
다양한 실시 예에 따라, 제2션트 인덕터(390)는 제2션트 스위치(380)의 기생 커패시턴스(parasitic capacitance) 성분을 상쇄할 수 있다. 예컨대, 제2션트 인덕터(390)의 인덕턴스(inductance) 값은 제2션트 스위치(380)의 기생 커패시턴스(parasitic capacitance) 성분을 상쇄하도록 조절 또는 결정될 수 있다.
도 3c는, 다양한 실시 예에 따른 차동 방식의 스위치 회로를 도시한다.
도 3c를 참조하면, 스위치 회로(303)는 제1스위치(310), 제2스위치(320), 제1포트(312), 제2포트(322), 제3스위치(360), 제4스위치(370), 제3포트(362), 제4포트(372), 션트 스위치(335), 및 션트 인덕터(345)를 포함할 수 있다.
다양한 실시 예에 따라, 스위치 회로(303)는 차동 방식의 직렬-션트-직렬(series-shunt-series) 구조를 가지는 스위치 회로일 수 있다.
다양한 실시 예에 따라, 도 3c의 스위치 회로(303)는 도 3b의 스위치 회로(302)와 비교할 때, 션트 스위치의 갯수와 인덕터의 갯수만 상이할 뿐, 도 3b의 스위치 회로(302)와 동일한 기능을 수행할 수 있다. 즉, 도 3c의 스위치 회로(303)는 도 3b의 스위치 회로(302)와 비교할 때, 하나의 션트 스위치(335) 및 하나의 션트 인덕터(345)를 포함할 수 있다. 이에 따라, 도 3c의 스위치 회로(303)는 도 3b의 스위치 회로(302)와의 차이점을 중점적으로 설명하도록 하겠다.
다양한 실시 예에 따라, 션트 스위치(335)는 제1스위치(310) 및 제2스위치(320) 사이의 제1노드(315)에 연결될 수 있다. 또한, 션트 스위치(335)는 제3스위치(360) 및 제4스위치(370) 사이의 제2노드(365)에 연결될 수 있다.
예컨대, 션트 스위치(335)는 제1스위치(310) 및 제2스위치(320) 사이의 제1노드(315)에 병렬로 연결될 수 있다. 또한, 션트 스위치(335)는 제3스위치(360) 및 제4스위치(370) 사이의 제2노드(365)에 병렬로 연결될 수 있다. 즉, 션트 스위치(335)는 병렬 스위치로 구현될 수 있다. 예컨대, 션트 스위치(335)의 일단은 제1노드(315)에 연결되고, 션트 스위치(335)의 타단은 제2노드(365)에 연결될 수 있다. 또한, 션트 스위치(335)은 그라운드(ground)에 연결될 수도 있다. 한편, 그라운드는 가상 그라운드로 구현될 수도 있다. 예컨대, 그라운드가 가상 그라운드로 구현될 경우, 그라운드는 스위치 회로(303)에서 제외(또는 생략)될 수 있다.
다양한 실시 예에 따라, 스위치 회로(303)의 스위치 온/오프 상태에 따라, 션트 스위치(335)는 단락 또는 개방될 수 있다. 예컨대, 션트 스위치(335)가 단락되는 상태는 션트 스위치(335)가 켜지는 상태일 수 있고, 션트 스위치(335)가 개방되는 상태는 션트 스위치(335)가 꺼지는 상태일 수 있다.
다양한 실시 예에 따라, 션트 스위치(335)는 MOS(metal-oxide semiconductor) 트랜지스터를 포함할 수 있다. 예컨대, 션트 스위치(335)는 PMOS(p-channel metal-oxide semiconductor) 트랜지스터를 포함할 수 있다.
다양한 실시 예에 따라, 션트 인덕터(345)는 제1스위치(310) 및 제2스위치(320) 사이의 노드(315)에 연결될 수 있다. 또한, 션트 인덕터(345)는 제3스위치(360) 및 제4스위치(370) 사이의 노드(365)에 연결될 수 있다. 예컨대, 션트 인덕터(345)의 일단은 제1노드(315)에 연결되고, 션트 인덕터(345)의 타단은 제2노드(365)에 연결될 수 있다. 또한, 션트 인덕터(345)의 타단은 그라운드(ground)에 연결될 수도 있다. 한편, 그라운드는 가상 그라운드로 구현될 수도 있다. 예컨대, 그라운드가 가상 그라운드로 구현될 경우, 그라운드는 스위치 회로(303)에서 제외(또는 생략)될 수 있다. 션트 인덕터(345)는 션트 스위치(335)의 기생 커패시턴스를 상쇄할 수 있는 인덕턴스(또는 인덕턴스 값)를 가질 수 있다.
다양한 실시 예에 따라, 션트 인덕터(345)는 션트 스위치(335)의 기생 커패시턴스(parasitic capacitance) 성분을 상쇄할 수 있다. 예컨대, 션트 인덕터(345)의 인덕턴스(inductance) 값은 션트 스위치(335)의 기생 커패시턴스(parasitic capacitance) 성분을 상쇄하도록 조절 또는 결정될 수 있다.
비록 도 3a 내지 도 3b에서는, 서로 다른 갯수의 션트 스위치와 션트 인덕터를 포함하는 스위치 회로를 도시하고 있으나, 션트 스위치와 션트 인덕터의 갯수는 이에 한정되지 않을 수 있다.
도 4a는, 다양한 실시 예에 따른 트랜지스터를 포함하는 스위치 회로를 도시한다.
도 4b는, 다양한 실시 예에 따른 스위치 회로의 동작을 설명하기 위한 도면이다.
도 4a를 참조하면, 스위치 회로(401)는 제1트랜지스터(410), 제2트랜지스터(420), 제3트랜지스터(430), 션트 인턱터(440), 제1트랜지스터(410)에 대한 제1디커플링(decoupling) 커패시터(413), 및 제2트랜지스터(420)에 대한 제2디커플링 커패시터(423)를 포함할 수 있다. 스위치 회로(401)는 적어도 하나의 저항을 더 포함할 수 있다.
다양한 실시 예에 따라, 스위치 회로(401)는 도 3a의 스위치 회로(301)와 동일하거나 유사한 회로일 수 있다. 예컨대, 제1트랜지스터(410)는 제1스위치(310)에 대응할 수 있고, 제2트랜지스터(420)는 제2스위치(320)에 대응할 수 있고, 제3트랜지스터(430)는 션트 스위치(330)에 대응할 수 있다. 또한, 션트 인덕터(440)는 션트 인덕터(340)에 대응할 수 있다. 예컨대, 제3트랜지스터(430)와 션트 인턱터(440) 각각은, 제1트랜지스터(410)와 제2트랜지스터(420) 사이의 제1노드(415)에 연결될 수 있다. 예컨대, 스위치 회로(401)는 직렬-션트-직렬(series-shunt-series) 구조를 가지는 스위치 회로일 수 있다.
다양한 실시 예에 따라, 제1트랜지스터(410)와 제2트랜지스터(420)는 NMOS 트랜지스터로 구현될 수 있고, 제3트랜지스터(420)는 PMOS 트랜지스터로 구현될 수 있다.
다양한 실시 예에 따라, 스위치 회로(401)의 스위치 온 상태에서, 제1트랜지스터(410)와 제2트랜지스터(420)의 게이트에 VDD 전압이 인가되고, 제1트랜지스터(410)와 제2트랜지스터(420)의 드레인 및 소스에 게이트 전압과 반대되는 OV 전압이 인가될 수 있다. 또한, 제3트랜지스터(430)의 게이트에 0V 전압이 인가되고, 제3트랜지스터(430)의 드레인 및 소스에 게이트 전압과 반대되는 VDD 전압이 인가될 수 있다. 이에 따라, 스위치 회로(401)는 제1트랜지스터(410)와 제2트랜지스터(420)를 통해 제1포트(412)로부터 제2포트(422)로 전류가 흐를 수 있는 상태일 수 있다. 또한, 스위치 회로(401)는 제3트랜지스터(430)를 통해서는 전류가 흐를 수 없는 상태일 수 있다.
다양한 실시 예에 따라, 스위치 회로(401)의 스위치 오프 상태에서, 제1트랜지스터(410)와 제2트랜지스터(420)의 게이트에 0V 전압이 인가되고, 제1트랜지스터(410)와 제2트랜지스터(420)의 드레인 및 소스에 게이트 전압과 반대되는 VDD 전압이 인가될 수 있다. 또한, 제3트랜지스터(430)의 게이트에 VDD 전압이 인가되고, 제3트랜지스터(430)의 드레인 및 소스에 게이트 전압과 반대되는 0V 전압이 인가될 수 있다. 이에 따라, 스위치 회로(401)는 제1트랜지스터(410)와 제2트랜지스터(420)를 통해 제1포트(412)로부터 제2포트(422)로 전류가 흐를 수 없는 상태일 수 있다. 또한, 스위치 회로(401)는 제3트랜지스터(430)를 통해서는 전류가 흐를 수 있는 상태일 수 있다.
다양한 실시 예에 따라, 도 4의 스위치 회로(401)에 포함된 제1디커플링 커패시터(413) 및 제2디커플링 커패시터(423)의 값(예컨대, 커패시턴스 값)과 및 션트 인덕터(440)의 값(예컨대, 인덕턴스 값)이 결정 또는 변경될 수 있다. 예컨대, 변경된 제1디커플링 커패시터(413) 및 제2디커플링 커패시터(423)의 값과 및 션트 인덕터(440)의 값은, 임피던스를 매칭(예컨대, 옵티멈 값으로 매칭)하는데 이용될 수 있다. 또한, 변경된 제1디커플링 커패시터(413) 및 제2디커플링 커패시터(423)의 값과 및 션트 인덕터(440)의 값은 RF 신호를 매칭하는데 이용될 수 있다.
도 5는, 다양한 실시 예에 따른 차동 방식의 스위치 회로를 도시한다.
도 5를 참조하면, 스위치 회로(501)는 제1트랜지스터(510), 제2트랜지스터(520), 제3트랜지스터(530), 제1션트 인턱터(540), 제1트랜지스터(410)에 대한 제1디커플링(decoupling) 커패시터(513), 제2트랜지스터(520)에 대한 제2디커플링 커패시터(523), 제4트랜지스터(560), 제5트랜지스터(570), 제6트랜지스터(580), 제2션트 인턱터(590), 제4트랜지스터(560)에 대한 제3디커플링(decoupling) 커패시터(563), 및 제5트랜지스터(570)에 대한 제2디커플링 커패시터(573)를 포함할 수 있다. 스위치 회로(501)는 적어도 하나의 저항을 더 포함할 수 있다.
다양한 실시 예에 따라, 스위치 회로(501)는 도 3b의 스위치 회로(302)와 동일하거나 유사한 회로일 수 있다. 예컨대, 제1트랜지스터(510)는 제1스위치(310)에 대응할 수 있고, 제2트랜지스터(520)는 제2스위치(320)에 대응할 수 있고, 제3트랜지스터(530)는 제1션트 스위치(330)에 대응할 수 있고, 제1션트 인덕터(540)는 션트 인덕터(340)에 대응할 수 있다. 또한, 제4트랜지스터(560)는 제3스위치(360)에 대응할 수 있고, 제5트랜지스터(570)는 제4스위치(370)에 대응할 수 있고, 제6트랜지스터(580)는 제2션트 스위치(380)에 대응할 수 있고, 제2션트 인덕터(590)는 션트 인덕터(390)에 대응할 수 있다.
다양한 실시 예에 따라, 스위치 회로(501)는 차동 방식의 회로일 수 있다. 예컨대, 스위치 회로(501)는 두 개의 입력 포트와 두 개의 출력 포트를 포함할 수 있다. 도 5의 스위치 회로(501)는 도 4a와 비교할 때, 입력 포트의 갯수와 출력 포트의 갯수만 상이할 뿐, 도 4a의 스위치 회로(401)와 동일한 기능을 수행할 수 있다. 이에 따라, 도 5의 스위치 회로(501)는 도 4a의 스위치 회로(401)와의 차이점을 중점적으로 설명하도록 하겠다.
다양한 실시 예에 따라, 제1트랜지스터(510), 제2트랜지스터(520), 제4트랜지스터(560), 및 제5트랜지스터(570)는 NMOS 트랜지스터로 구현될 수 있고, 제3트랜지스터(530)와 제6트랜지스터(580)는 PMOS 트랜지스터로 구현될 수 있다.
다양한 실시 예에 따라, 제3트랜지스터(530)의 일단은 제1트랜지스터(510)와 제2트랜지스터(520) 사이의 제1노드(515)에 연결되고, 제3트랜지스터(530)의 타단은 제6트랜지스터(580)에 연결될 수 있다. 또한, 제6트랜지스터(580)의 일단은 제4트랜지스터(560)와 제5트랜지스터(570) 사이의 제2노드(565)에 연결되고, 제6트랜지스터(580)의의 타단은 제3트랜지스터(530)에 연결될 수 있다. 예컨대, 제3트랜지스터(530)는 제6트랜지스터(580)와 직렬로 연결될 수 있다. 또한, 제3트랜지스터(530)와 제6트랜지스터(580)의 타단은 그라운드(ground)에 연결될 수도 있다. 한편, 그라운드는 가상 그라운드로 구현될 수도 있다. 예컨대, 그라운드가 가상 그라운드로 구현될 경우, 그라운드는 스위치 회로(501)에서 제외(또는 생략)될 수 있다.
다양한 실시 예에 따라, 스위치 회로(501)의 스위치 온 상태에서, 제1트랜지스터(510), 제2트랜지스터(520), 제4트랜지스터(560), 및 제5트랜지스터(570)의 게이트에 VDD 전압이 인가되고, 제1트랜지스터(510), 제2트랜지스터(520), 제4트랜지스터(560), 및 제5트랜지스터(570)의 드레인 및 소스에 게이트 전압과 반대되는 OV 전압이 인가될 수 있다. 또한, 제3트랜지스터(530)와 제6트랜지스터(580)의 게이트에 0V 전압이 인가되고, 제3트랜지스터(530)와 제6트랜지스터(580)의 드레인 및 소스에 게이트 전압과 반대되는 VDD 전압이 인가될 수 있다. 이에 따라, 스위치 회로(501)는 제1트랜지스터(510), 제2트랜지스터(520), 제4트랜지스터(560), 및 제5트랜지스터(570)를 통해 전류가 흐를 수 있는 상태일 수 있다. 또한, 스위치 회로(501)는 제3트랜지스터(530)와 제6트랜지스터(580)를 통해서는 전류가 흐를 수 없는 상태일 수 있다.
다양한 실시 예에 따라, 스위치 회로(501)의 스위치 오프 상태에서, 제1트랜지스터(510), 제2트랜지스터(520), 제4트랜지스터(560), 및 제5트랜지스터(570)의 게이트에 0V 전압이 인가되고, 제1트랜지스터(510), 제2트랜지스터(520), 제4트랜지스터(560), 및 제5트랜지스터(570)의 드레인 및 소스에 게이트 전압과 반대되는 VDD 전압이 인가될 수 있다. 또한, 제3트랜지스터(530)와 제6트랜지스터(580)의 게이트에 VDD 전압이 인가되고, 제3트랜지스터(530)와 제6트랜지스터(580)의 드레인 및 소스에 게이트 전압과 반대되는 0V 전압이 인가될 수 있다. 이에 따라, 스위치 회로(501)는 제1트랜지스터(510), 제2트랜지스터(520), 제4트랜지스터(560), 및 제5트랜지스터(570)를 통해 전류가 흐를 수 없는 상태일 수 있다. 또한, 스위치 회로(501)는 제3트랜지스터(530)와 제6트랜지스터(580)를 통해서는 전류가 흐를 수 있는 상태일 수 있다.
다양한 실시 예에 따라, 제1션트 인덕터(540)는 제1노드(515)에 연결될 수 있다. 또한, 제2션트 인덕터(590)는 제2노드(565)에 연결될 수 있다. 예컨대, 제1션트 인덕터(540)의 일단은 제1노드(515)에 연결되고, 제1션트 인덕터(540)의 타단은 제2션트 인턱터(590)에 연결될 수 있다. 제2션트 인덕터(590)의 일단은 제2노드(565)에 연결되고, 제2션트 인덕터(590)의 타단은 제1션트 인턱터(540)에 연결될 수 있다. 또한, 제1션트 인덕터(540)와 제2션트 인덕터(590)의 타단은 그라운드(ground)에 연결될 수도 있다. 한편, 그라운드는 가상 그라운드로 구현될 수도 있다. 예컨대, 그라운드가 가상 그라운드로 구현될 경우, 그라운드는 스위치 회로(501)에서 제외(또는 생략)될 수 있다. 예컨대, 제1션트 인덕터(540)는 제3트랜지스터(530)의 기생 커패시턴스를 상쇄할 수 있는 인덕턴스(또는 인덕턴스 값)를 가질 수 있고, 제2션트 인덕터(590)는 제6트랜지스터(580)의 기생 커패시턴스를 상쇄할 수 있는 인덕턴스(또는 인덕턴스 값)를 가질 수 있다.
다양한 실시 예에 따라, 제1디커플링 커패시터(513), 제2디커플링 커패시터(523), 제3디커플링 커패시터(563) 및 제4디커플링 커패시터(573)의 값(예컨대, 커패시턴스 값)과 및 제1션트 인덕터(540) 및 제2션트 인덕터(590)의 값(예컨대, 인덕턴스 값)이 결정 또는 변경될 수 있다. 예컨대, 변경된 제1디커플링 커패시터(513), 제2디커플링 커패시터(523), 제3디커플링 커패시터(563) 및 제4디커플링 커패시터(573)의 값과 제1션트 인덕터(540) 및 제2션트 인덕터(590)의 값은, 임피던스를 매칭(예컨대, 옵티멈 값으로 매칭)하는데 이용될 수 있다. 또한, 변경된 제1디커플링 커패시터(513), 제2디커플링 커패시터(523), 제3디커플링 커패시터(563) 및 제4디커플링 커패시터(573)의 값과 제1션트 인덕터(540) 및 제2션트 인덕터(590)의 값은, RF 신호를 매칭하는데 이용될 수 있다.
비록 도 5에서는 두 개의 션트 인덕터들(540 및 590)을 포함하는 스위치 회로(501)를 도시하고 있으나, 스위치 회로(501)는 하나의 인덕터를 포함할 수도 있다. 예컨대, 스위치 회로(501)는 제1션트 인덕터(540)의 인덕턴스 값과 제2션트 인덕터(590)의 인덕턴스 값을 더한 인덕턴스 값을 갖는 하나의 션트 인덕터를 포함할 수도 있다.
도 6은, 다양한 실시 예에 따른 차동 방식의 스위치 회로를 도시한다.
도 6을 참조하면, 스위치 회로(601)는 제1트랜지스터(610), 제2트랜지스터(620), 제3트랜지스터(630), 션트 인턱터(640), 제1트랜지스터(610)에 대한 제1디커플링(decoupling) 커패시터(613), 제2트랜지스터(620)에 대한 제2디커플링 커패시터(623), 제4트랜지스터(660), 제5트랜지스터(670), 제4트랜지스터(660)에 대한 제3디커플링(decoupling) 커패시터(663), 및 제5트랜지스터(670)에 대한 제2디커플링 커패시터(673)를 포함할 수 있다. 스위치 회로(601)는 적어도 하나의 저항을 더 포함할 수 있다.
다양한 실시 예에 따라, 스위치 회로(601)는 도 3c의 스위치 회로(303)와 동일하거나 유사한 회로일 수 있다. 예컨대, 제1트랜지스터(610)는 제1스위치(310)에 대응할 수 있고, 제2트랜지스터(620)는 제2스위치(320)에 대응할 수 있고, 제3트랜지스터(630)는 제1션트 스위치(335)에 대응할 수 있고, 션트 인덕터(640)는 션트 인덕터(345)에 대응할 수 있다. 또한, 제4트랜지스터(660)는 제3스위치(360)에 대응할 수 있고, 제5트랜지스터(670)는 제4스위치(370)에 대응할 수 있다.
다양한 실시 예에 따라, 도 6의 스위치 회로(601)는 도 5의 스위치 회로(501)와 비교할 때, 션트 연결된 트랜지스터의 갯수와 인덕터의 갯수만 상이할 뿐, 도 5의 스위치 회로(501)와 동일한 기능을 수행할 수 있다. 즉, 도 6의 스위치 회로(601)는 도 5의 스위치 회로(501)와 비교할 때, 하나의 션트 연결된 트랜지스터(630) 및 하나의 션트 인덕터(640)를 포함할 수 있다. 이에 따라, 도 6의 스위치 회로(601)는 도 5의 스위치 회로(501)와의 차이점을 중점적으로 설명하도록 하겠다.
다양한 실시 예에 따라, 제3트랜지스터(630)는 제1트랜지스터(610) 및 제2트랜지스터(620) 사이의 제1노드(615)에 연결될 수 있다. 또한, 제3트랜지스터(630)는 제1트랜지스터(660) 및 제2트랜지스터(670) 사이의 제2노드(665)에 연결될 수 있다. 예컨대, 제3트랜지스터(630)의 일단은 제1노드(615)에 연결되고, 제3트랜지스터(630)의 타단은 제2노드(665)에 연결될 수 있다. 또한, 제3트랜지스터(630)의 타단은 그라운드(ground)에 연결될 수도 있다. 한편, 그라운드는 가상 그라운드로 구현될 수도 있다. 예컨대, 그라운드가 가상 그라운드로 구현될 경우, 그라운드는 스위치 회로(601)에서 제외(또는 생략)될 수 있다.
다양한 실시 예에 따라, 션트 인덕터(640)는 제1노드(615)에 연결될 수 있다. 또한, 션트 인덕터(640)는 제2노드(665)에 연결될 수 있다. 예컨대, 션트 인덕터(640)의 일단은 제1노드(615)에 연결되고, 션트 인덕터(640)의 타단은 제2노드(665)에 연결될 수 있다. 또한, 션트 인덕터(640)의 타단은 그라운드(ground)에 연결될 수도 있다. 한편, 그라운드는 가상 그라운드로 구현될 수도 있다. 예컨대, 그라운드가 가상 그라운드로 구현될 경우, 그라운드는 스위치 회로(601)에서 제외(또는 생략)될 수 있다. 션트 인덕터(640)는 제3트랜지스터(630)의 기생 커패시턴스를 상쇄할 수 있는 인덕턴스(또는 인덕턴스 값)를 가질 수 있다.
다양한 실시 예에 따라, 스위치 회로(601)의 스위치 온 상태에서, 제3트랜지스터(630)의 게이트에 0V 전압이 인가되고, 제3트랜지스터(530)의 드레인 및 소스에 게이트 전압과 반대되는 VDD 전압이 인가될 수 있다. 이에 따라, 스위치 회로(601)는 제3트랜지스터(630)를 통해서는 전류가 흐를 수 없는 상태일 수 있다.
다양한 실시 예에 따라, 스위치 회로(601)의 스위치 오프 상태에서, 제3트랜지스터(630)의 게이트에 VDD 전압이 인가되고, 제3트랜지스터(630)의 드레인 및 소스에 게이트 전압과 반대되는 0V 전압이 인가될 수 있다. 이에 따라, 스위치 회로(601)는 제3트랜지스터(630)를 통해서는 전류가 흐를 수 있는 상태일 수 있다.
도 7a와 도 7b는, 다양한 실시 예에 따른, 스위치 회로를 이용하여 임피던스 매칭을 수행하는 동작을 설명하기 위한 도면이다.
도 7을 참조하면, 동작 701에서, 스위치 회로(예컨대, 401, 501, 및 601)는디커플링 커패시터의 캐패시턴스 값과 션트 인덕터의 인덕턴스 값을 결정할 수 있다.
다양한 실시 예에 따라, 도 4의 스위치 회로(401)에 포함된 제1디커플링 커패시터(413) 및 제2디커플링 커패시터(423)의 값(예컨대, 커패시턴스 값)과 및 션트 인덕터(440)의 값(예컨대, 인덕턴스 값)이 결정될 수 있다.
다양한 실시 예에 따라, 도 5의 스위치 회로(501)의 제1디커플링 커패시터(513), 제2디커플링 커패시터(523), 제3디커플링 커패시터(563) 및 제4디커플링 커패시터(573)의 값(예컨대, 커패시턴스 값)과 및 제1션트 인덕터(540) 및 제2션트 인덕터(590)의 값(예컨대, 인덕턴스 값)이 결정될 수 있다.
다양한 실시 예에 따라, 도 6의 스위치 회로(601)의 제1디커플링 커패시터(513), 제2디커플링 커패시터(523), 제3디커플링 커패시터(563) 및 제4디커플링 커패시터(573)의 값(예컨대, 커패시턴스 값)과 및 션트 인덕터(640)의 값(예컨대, 인덕턴스 값)이 결정될 수 있다.
동작 703에서, 결정된 디커플링 커패시터의 캐패시턴스 값과 션트 인덕터의 인덕턴스 값에 기초하여 임피던스 매칭이 수행될 수 있다. 또한, 결정된 디커플링 커패시터의 캐패시턴스 값과 션트 인덕터의 인덕턴스 값에 기초하여, RF 신호의 매칭이 수행될 수 있다.
도 7b는 디커플링 커패시터의 캐패시턴스 값과 션트 인덕터의 인덕턴스 값이 변경됨에 따른 임피던스 값을 나타내는 플롯들(750)을 도시한다. 예컨대, 도 7b와 같이, 디커플링 커패시터의 캐패시턴스 값과 션트 인덕터의 인덕턴스 값을 변경할 때, 임피던스도 변경될 수 있다. 이에 따라, 디커플링 커패시터의 캐패시턴스 값과 션트 인덕터의 인덕턴스 값을 적절하게 변경하여, 별도의 엘레멘트를 추가하지 않고 RF 신호의 매칭이 수행될 수 있다.
다양한 실시 예에 따라, 도 4의 스위치 회로(401)의 결정된 제1디커플링 커패시터(413) 및 제2디커플링 커패시터(423)의 값과 및 션트 인덕터(440)의 값은, 임피던스를 매칭(예컨대, 옵티멈 값으로 매칭)하는데 이용될 수 있다. 또한, 결정된 제1디커플링 커패시터(413) 및 제2디커플링 커패시터(423)의 값과 및 션트 인덕터(440)의 값은 RF 신호를 매칭하는데 이용될 수 있다.
다양한 실시 예에 따라, 도 5의 스위치 회로(501)의 결정된 제1디커플링 커패시터(513), 제2디커플링 커패시터(523), 제3디커플링 커패시터(563) 및 제4디커플링 커패시터(573)의 값과 제1션트 인덕터(540) 및 제2션트 인덕터(590)의 값은, 임피던스를 매칭(예컨대, 옵티멈 값으로 매칭)하는데 이용될 수 있다. 또한, 결정된 제1디커플링 커패시터(513), 제2디커플링 커패시터(523), 제3디커플링 커패시터(563) 및 제4디커플링 커패시터(573)의 값과 제1션트 인덕터(540) 및 제2션트 인덕터(590)의 값은, RF 신호를 매칭하는데 이용될 수 있다.
다양한 실시 예에 따라, 도 6의 스위치 회로(601)의 결정된 제1디커플링 커패시터(613), 제2디커플링 커패시터(623), 제3디커플링 커패시터(663) 및 제4디커플링 커패시터(673)의 값과 션트 인덕터(640)의 값은, 임피던스를 매칭(예컨대, 옵티멈 값으로 매칭)하는데 이용될 수 있다. 또한, 결정된 제1디커플링 커패시터(613), 제2디커플링 커패시터(623), 제3디커플링 커패시터(663) 및 제4디커플링 커패시터(673)의 값과 션트 인덕터(640)의 값은, RF 신호를 매칭하는데 이용될 수 있다.
도 8은, 다양한 실시 예에 따른 스위치 회로를 포함하는 전력 증폭기를 도시한다.
도 8을 참조하면, 전력 증폭기(801)는 듀얼 모드 전력 증폭기를 포함할 수 있다. 예컨대, 듀얼 모드 전력 증폭기는, 하이 파워 모드(또는 고전력 모드)와 로우 파워 모드(저전력 모드)를 지원하는 전력 증폭기를 의미할 수 있다. 예컨대, 전력 증폭기(801)는 차동 방식의 전력 증폭기(801)일 수 있다.
다양한 실시 예에 따라, 전력 증폭기(801)는 드라이브 단계(drive stage)의 제1증폭부(804) 및 파워 단계(power stage)의 제2증폭부(805)를 포함할 수 있다.
다양한 실시 예에 따라, 제1증폭부(804)는 입력단(802)으로부터 신호를 수신받고, 수신된 신호를 증폭하여 제2증폭부(850)로 출력할 수 있다. 제1증폭부(805)는 드라이브 증폭기(drive amplifier)를 포함할 수 있다.
다양한 실시 예에 따라, 제2증폭부(805)는 스위치 회로(808 및 809)를 포함할 수 있다. 예컨대, 스위치 회로(808 및 809)는 제2증폭부(805)의 피드백 경로(feedback path)에 위치할 수 있다. 예컨대, 도 8의 스위치 회로(808 및 809)는 차동 방식의 스위치 회로일 수 있고, 도 3b의 스위치 회로(302) 또는 도 3c의 스위치 회로(303)로 구현될 수 있다. 또는, 도 8의 스위치 회로(808 및 809)는 도 5의 스위치 회로(501) 또는 도 6의 스위치 회로(601)로 구현될 수도 있다.
다양한 실시 예에 따라, 스위치 회로(808 및 809)는 입력 포트 별로 구분된 제1스위치 회로(808) 및 제2스위치 회로(809)를 포함할 수 있다. 예컨대, 제1스위치 회로(808)는 서로 직렬로 연결된 제1스위치(810)와 제2스위치(820) 및 제1션트 스위치(830)를 포함할 수 있다. 제2스위치 회로(809)는 서로 직렬로 연결된 제3스위치(860)와 제4스위치(870) 및 제2션트 스위치(880)를 포함할 수 있다.
다양한 실시 예에 따라, 전력 증폭기(801)는, 하이 파워 모드에서, 스위치 회로(808 및 809)를 제어하여, 제1증폭부(804) 및 제2증폭부(805)를 통해 신호를 증폭할 수 있다. 즉, 전력 증폭기(801)는 하이 파워 모드에서, 2단계로 신호를 증폭할 수 있다. 전력 증폭기(801)는, 하이 파워 모드에서, 제1증폭부(804) 및 제2증폭부(805)를 이용하여 증폭된 신호를 출력 단자(807)를 통해 로드(load)로 출력할 수 있다.
다양한 실시 예에 따라, 전력 증폭기(801)는, 로우 파워 모드에서, 스위치 회로(808 및 809)를 제어하여, 제1증폭부(804)만을 통해 신호를 증폭할 수 있다. 즉, 즉, 전력 증폭기(801)는 로우 파워 모드에서, 1단계로 신호를 증폭할 수 있다. 예컨대, 전력 증폭기(801)는, 로우 파워 모드에서, 제2증폭부(805)가 전력(예컨대, DC 전력)을 소모하지 않을 수 있다. 전력 증폭기(801)는, 로우 파워 모드에서, 제1증폭부(804)만을 이용하여 증폭된 신호를 출력 단자(807)를 통해 로드(load)로 출력할 수 있다.
다양한 실시 예에 따라, 제2증폭부(805)는 브레이크다운(breakdown) 이슈 및 출력 파워 성능을 고려하여, VDD를 3.3V로 사용할 수 있다. 또한, 제2증폭부(805)는 캐스코드(cascode)에서, 공통 게이트(common gate) 부분은 큰 브레이크다운 전압을 가지는 씨크 게이트 산화막(thick gate oxide) 소자를 사용할 수 있다.
다양한 실시 예에 따라, 제1증폭부(804)는 로우 파워 모드에서 중요한 역할을 하기 때문에, 높은 효율을 위해 VDD를 2.4V로 사용할 수 있다. 또한, 제1증폭부(804)는 2개의 씬 게이트 산화막(thin gate oxide) 소자를 캐스코드(cascode)로 사용할 수 있다.
다양한 실시 예에 따라, 복수 개의 전력 증폭기(801)는, 빔포밍(beamforming) 기술이 적용용되는 빔포밍 어레이 시스템에 적용될 수 있다.
도 9a와 도 9b는, 다양한 실시 예에 따른 전력 증폭기의 동작을 설명하기 위한 도면이다.
도 9a와 도 9b를 참조하면, 전력 증폭기(801)는 하이 파워 모드(high power mode(HPM))로 구동될 수 있다(951).
다양한 실시 예에 따라, 하이 파워 모드에서, 전력 증폭기(801)는 스위치 회로(808 및 809)를 스위치 오프할 수 있다(953). 예컨대, 서로 직렬로 연결된 제1스위치(810) 및 제2스위치(820)는 꺼지고(또는, 스위치 오프되고), 제1션트 스위치(830)는 켜질 수 있다(또는 스위치 온될 수 있다). 또한, 서로 직렬로 연결된 제3스위치(860) 및 제4스위치(870)는 꺼지고(또는, 스위치 오프되고), 제2션트 스위치(880)는 켜질 수 있다(또는 스위치 온될 수 있다).
다양한 실시 예에 따라, 하이 파워 모드에서, 전력 증폭기(801)는, 입력 단자(802)를 통해 수신된 신호를 제1증폭부(804) 및 제2증폭부(805)를 이용하여 증폭하고(이때, 제1증폭부(804) 및 제2증폭부(805)은 신호의 증폭을 위한 DC 전력을 소모함), 증폭된 신호를 출력 단자(807)를 통해 로드(load)로 출력할 수 있다(955). 한편, 전력 증폭기(801)는 스위치 회로(808 및 809)로 누설 전력이 발생되더라도, 스위치 회로(808 및 809)는 제2증폭부(805)의 피드백 경로에 위치하기 때문에 전력 증폭기(801)의 성능에 거의 영향이 없을 수 있다.
도 10a와 도 10b는, 다양한 실시 예에 따른 전력 증폭기의 동작을 설명하기 위한 도면이다.
도 10a와 도 10b를 참조하면, 전력 증폭기(801)는 로우 파워 모드(low power mode(LPM))로 구동될 수 있다(1051).
다양한 실시 예에 따라, 로우 파워 모드에서, 전력 증폭기(801)는 스위치 회로(808 및 809)를 스위치 온할 수 있다(1053). 예컨대, 서로 직렬로 연결된 제1스위치(810) 및 제2스위치(820)는 켜지고(또는, 스위치 온되고), 제1션트 스위치(830)는 꺼질 수 있다(또는 스위치 오프될 수 있다). 또한, 서로 직렬로 연결된 제3스위치(860) 및 제4스위치(870)는 켜지고(또는, 스위치 온되고), 제2션트 스위치(880)는 꺼질 수 있다(또는 스위치 오프될 수 있다).
다양한 실시 예에 따라, 로우 파워 모드에서, 전력 증폭기(801)는, 입력 단자(802)를 통해 수신된 신호를 제1증폭부(804)만 이용하여 증폭하고, 증폭된 신호를, 스위치 회로(808 및 809)를 통해 바이패스하여 출력할 수 있다. 즉, 전력 증폭기(801)는, 제1증폭부(804)만을 이용하여 증폭된 신호를 출력 단자(807)를 통해 로드(load)로 출력할 수 있다(1055).
다양한 실시 예에 따라, 전력 증폭기(801)는, 로우 파워 모드에서, 공통 게이트 부분을 스위치처럼 사용하여 트랜지스터(890 및 895)의 공통 드레인 방향으로 새어나가는 전력을 최소화할 수 있다. 예컨대, 전력 증폭기(801)는 제2증폭부(805)의 VDD(예컨대, 드레인 전압)를 하이 전압(예컨대, 3.3V)로 유지하여, 리키지 전력(leakage power)을 최소화할 수 있다. 또한, 전력 증폭기(801)는 별도의 VDD 전압을 제어하기 위한 VDD 스위치가 필요하지 않을 수 있다.
다양한 실시 예에 따라, 전력 증폭기(801)는 로우 파워 모드에서, 제1증폭부(804)가 최대 효율을 가질 수 있도록, 스위치 회로(808 및 809)에 포함된 디커플링 커패시터의 커패시턴스 값과 션트 인덕터(840)의 인덕턴스 값을 조절 또는 변경(또는 결정)하여 임피던스 매칭(예컨대, 옵티멈(optimum) 값으로 매칭)을 수행할 수 있다.
도 11은, 다양한 실시 예에 따른 스위치 회로를 포함하는 전력 증폭기를 도시한다.
도 11을 참조하면, 전력 증폭기(1101)는 듀얼 모드 전력 증폭기를 포함할 수 있다. 예컨대, 전력 증폭기(1101)는 차동 방식의 전력 증폭기일 수 있다.
전력 증폭기(1101)는 파워 단계의 증폭부에 스위치 회로(1105)를 포함할 수 있다. 예컨대, 스위치 회로(1105)는 파워 단계의 증폭부의 피드백 경로(feedback path)에 위치할 수 있다. 예컨대, 도 11의 스위치 회로(1101)는 도 3a의 스위치 회로(301) 또는 도 4a의 스위치 회로(401)로 구현될 수 있다.
다양한 실시 예에 따라, 전력 증폭기(1101)는 싱글 포트를 이용하는 점을 제외하고는 도 8의 전력 증폭기(801)와 동일하게 구현될 수 있다. 이에 따라, 전력 증폭기(1101)의 동작도, 싱글 포트를 이용하는 점을 제외하고는 도 9 내지 도 10의 전력 증폭기(801)의 동작과 동일하게 구현될 수 있다.
도 12는, 다양한 실시 예에 따른 스위치 회로를 포함하는 전력 증폭기를 도시한다.
도 12를 참조하면, 전력 증폭기(1201)는 듀얼 모드 전력 증폭기를 포함할 수 있다. 예컨대, 전력 증폭기(1201)는 차동 방식의 전력 증폭기일 수 있다.
다양한 실시 예에 따라, 전력 증폭기(1201)는 드라이브 단계의 제1증폭부(1203), 파워 단계의 제2증폭부(1204), 및 파워 단계의 제3증폭부(1205)를 포함할 수 있다. 예컨대, 전력 증폭기(1201)는, 도 8의 전력 증폭기(801)와 비교할 때, 파워 단계에 해당하는 제3증폭부(1205)를 더 포함할 수 있다.
다양한 실시 예에 따라, 제2증폭부(1204)는 스위치 회로(1215 및 1216)를 포함할 수 있다. 또한, 제3증폭부(1205)는 스위치 회로(1225 및 1226)를 포함할 수 있다. 예컨대, 도 11의 스위치 회로(1101)는 도 3b의 스위치 회로(302) 또는 도 3c의 스위치 회로(303)로 구현될 수 있다.
다양한 실시 예에 따라, 전력 증폭기(1201)는 제3증폭부(1205)를 더 포함하는 점을 제외하고는 도 8의 전력 증폭기(801)와 동일하게 구현될 수 있다. 이에 따라, 전력 증폭기(1201)의 동작도, 제3증폭부(1205)를 더 포함하는 점을 제외하고는 도 9 내지 도 10의 전력 증폭기(801)의 동작과 동일하게 구현될 수 있다.
다양한 실시 예에 따라, 전력 증폭기(1201)는, 설계에 따라, 제2증폭부(1204)에 스위치 회로(1215 및 1216)를 제외하고, 제3증폭부(1205)에만 스위치 회로를 포함할 수도 있다.
비록, 도 8 내지 도 12는 설명의 편의를 위해, 두 개 또는 세 개의 증폭부를 포함하는 전력 증폭기를 도시하고 있으나, 본 발명의 기술적 사상은 이에 한정되지 않고, 복수 개의 증폭부를 포함하는 전력 증폭기에도 적용될 수 있다. 또한, 전력 증폭기가 파워 단계에 해당하는 복수의 증폭부들을 포함하는 경우, 복수의 증폭부들 중 적어도 하나의 증폭부에 스위치 회로가 포함될 수 있다.
도 13은, 다양한 실시 예에 따른 전력 증폭기에 포함되는 스위치 회로를 도시한다.
도 13을 참조하면, 스위치 회로(1301)는 도 4a의 스위치 회로(401)에 저항(1380)을 더 포함할 수 있다. 예컨대, 저항(1380)은 스위치 회로(1301)에 션트(shunt)로 삽입될 수 있다. 예컨대, 저항(1380)은 션트 저항일 수 있다.
다양한 실시 예에 따라, 스위치 회로(1301)는 도 11의 전력 증폭기(1101)에 적용될 수 있다. 예컨대, 전력 증폭기(1101)는 파워 단계의 증폭부의 R-C 피드백 성분을 스위치 회로(1301) 내부에 포함시킬 수 있다. 예컨대, 저항(1380)은, 파워 단계의 증폭부의 R-C 피드백에 대응하는 구성일 수 있다.
비록, 도 13의 스위치 회로(1301)는 스위치 회로(401)에서 저항(1380)만을 더 포함하도록 도시하고 있으나, 스위치 회로(1301)는 커패시터를 더 포함할 수도 있다.
도 14는, 다양한 실시 예에 따른 전력 증폭기에 포함되는 스위치 회로를 도시한다.
도 14을 참조하면, 스위치 회로(1401)는 도 6의 스위치 회로(601)에 제1저항(1480) 및 제2저항(1490)을 더 포함할 수 있다. 예컨대, 제1저항(1480) 및 제2저항(1490)은 스위치 회로(1401)에 션트(shunt)로 삽입될 수 있다. 예컨대, 제1저항(1480) 및 제2저항(1490)은 션트 저항일 수 있다.
다양한 실시 예에 따라, 스위치 회로(1401)는 도 8의 전력 증폭기(801) 또는도 11의 전력 증폭기(1101)에 적용될 수 있다. 예컨대, 전력 증폭기(801)는 제2증폭부(804)의 R-C 피드백 성분을 스위치 회로(1401) 내부에 포함시킬 수 있다. 예컨대, 제1저항(1480) 및 제2저항(1490)은, 제2증폭부(804)의 R-C 피드백에 대응하는 구성일 수 있다.
비록, 도 14의 스위치 회로(1401)는 스위치 회로(601)에서 제1저항(1480)과 제2저항(1490)만을 더 포함하도록 도시하고 있으나, 스위치 회로(1301)는 커패시터를 더 포함할 수도 있다.
다양한 실시 예에 따른 전자 회로는 스위치 회로를 포함할 수 있고, 상기 스위치 회로는, 서로 직렬로 연결된, 제1포트에 연결된 제1스위치 및 제2포트에 연결된 제2스위치, 상기 제1스위치 및 상기 제2스위치가 사이의 노드에 연결된 제1병렬 스위치, 및 상기 제1병렬 스위치의 기생 커패시턴스(parasitic capacitance) 성분을 상쇄하도록 상기 노드에 연결된 제1션트 인덕터를 포함할 수 있다.
상기 스위치 회로의 스위치 온 상태에서, 상기 제1스위치 및 상기 제2스위치는 켜지고, 상기 제1병렬 스위치는 꺼지도록 설정되고, 상기 스위치 회로의 스위치 오프 상태되면, 상기 제1스위치 및 상기 제2스위치는 꺼지고, 상기 제1병렬 스위치는 켜지도록 설정될 수 있다.
상기 제1스위치 및 상기 제2스위치는 nmos 트랜지스터를 포함하고, 상기 제1병렬 스위치는 pmos 트랜지스터를 포함할 수 있다.
상기 제1스위치 및 상기 제2스위치 각각은 디커플링 커패시터를 포함하고, 상기 디커플링 커패시터의 커패시턴스 값과 상기 제1션트 인덕터의 인덕턴스 값을 조절하여 RF 신호를 매칭하도록 설정될 수 있다.
제2스위치 회로를 더 포함하고, 상기 제2스위치 회로는, 서로 직렬로 연결된, 제3포트에 연결된 제3스위치 및 제4포트에 연결된 제4스위치, 상기 제3스위치 및 상기 제4스위치 사이의 노드에 연결된 제2병렬 스위치, 및 상기 제2병렬 스위치의 기생 캐패시턴스(parasitic capacitance) 성분을 상쇄하도록 상기 노드에 연결된 제2션트 인덕터를 포함하고, 상기 제2병렬 스위치는 상기 제1병렬 스위치와 직렬로 연결되고, 상기 제2션트 인턱터는 상기 제1션트 인덕터와 직렬로 연결될 수 있다.
상기 제1션트 인덕트 및 상기 제2션트 인덕터는 하나의 인덕터로 구현될 수 있다.
상기 스위치 온 상태에서, 상기 제3스위치 및 상기 제4스위치는 켜지고, 상기 제2병렬 스위치는 꺼지도록 설정되고, 상기 스위치 오프 상태되면, 상기 제3스위치 및 상기 제4스위치는 꺼지고, 상기 제2병렬 스위치는 켜지도록 설정될 수 있다.
제3스위치 회로를 더 포함하고, 상기 제3스위치 회로는, 서로 직렬로 연결된, 제3포트에 연결된 제3스위치 및 제4포트에 연결된 제4스위치를 포함하고, 상기 제3스위치 회로는, 상기 제3스위치 및 상기 제4스위치 사이의 노드를 통해 상기 제1병렬 스위치에 연결되고, 상기 노드를 통해 상기 제1션트 인덕터에 연결될 수 있다.
상기 스위치 온 상태에서, 상기 제3스위치 및 상기 제4스위치는 켜지고, 상기 제1병렬 스위치는 꺼지도록 설정되고, 상기 스위치 오프 상태되면, 상기 제3스위치 및 상기 제4스위치는 꺼지고, 상기 제1병렬 스위치는 꺼지도록 설정될 수 있다.
다양한 실시 예에 따른 전력 증폭기는, 제1증폭부 및 스위치 회로를 포함하는 제2증폭부를 포함하고, 상기 제2증폭부는, 상기 스위치 회로를 통해, 상기 전력 증폭기의 제1파워 모드에서 상기 제1증폭부로부터 출력된 신호가 증폭되도록 설정되고, 상기 스위치 회로를 통해, 상기 전력 증폭기의 제2파워 모드에서 상기 제1증폭부로부터 출력된 신호가 바이패스(bypass)되도록 설정되고, 상기 스위치 회로는, 서로 직렬로 연결된, 상기 제2증폭부의 제1입력단에 연결된 제1스위치 및 상기 제2증폭부의 제1출력단에 연결된 제2스위치, 상기 제1스위치 및 상기 제2스위치가 사이의 노드에 연결된 제1병렬 스위치, 및 상기 제1병렬 스위치의 기생 커패시턴스(parasitic capacitance) 성분을 상쇄하도록 상기 노드에 연결된 제1션트 인덕터를 포함할 수 있다.
상기 제1파워 모드에서, 상기 제1스위치 및 상기 제2스위치는 켜지고, 상기 제1병렬 스위치는 꺼지도록 설정되고, 상기 제2파워 모드에서, 상기 제1스위치 및 상기 제2스위치는 꺼지고, 상기 제1병렬 스위치는 켜지도록 설정될 수 있다.
상기 제1파워 모드는 로우 파워 모드이고, 상기 제2파워 모드는 하이 파워 모드일 수 있다.
상기 스위치 회로는, 상기 제1스위치 및 상기 제2스위치 양단에 걸리는 션트 저항을 더 포함할 수 있다.
상기 스위치 회로는, 서로 직렬로 연결된, 상기 제2증폭부의 제2입력단에 연결된 제3스위치 및 상기 제2증폭부의 제2출력단에 연결된 제4스위치, 상기 제3스위치 및 상기 제4스위치 사이의 노드에 연결된 제2병렬 스위치, 및 상기 제2병렬 스위치의 기생 캐패시턴스(parasitic capacitance) 성분을 상쇄하도록 상기 노드에 연결된 제2션트 인덕터를 더 포함하고, 상기 제2병렬 스위치는 상기 제1병렬 스위치와 직렬로 연결되고, 상기 제2션트 인턱터는 상기 제1션트 인덕터와 직렬로 연결될 수 있다.
상기 제1파워 모드에서, 상기 제3스위치 및 상기 제4스위치는 켜지고, 상기 제2병렬 스위치는 꺼지도록 설정되고, 상기 제2파워 모드에서, 상기 제3스위치 및 상기 제4스위치는 꺼지고, 상기 제2병렬 스위치는 켜지도록 설정될 수 있다.
상기 스위치 회로는, 서로 직렬로 연결된, 상기 제2증폭부의 제2입력단에 연결된 제3스위치 및 상기 제2증폭부의 제2출력단에 연결된 제4스위치를 더 포함하고, 상기 제3스위치 및 상기 제4스위치는, 상기 제3스위치 및 상기 제4스위치 사이의 노드를 통해 상기 제1병렬 스위치에 연결되고, 상기 노드를 통해 상기 제1션트 인덕터에 연결될 수 있다.
상기 스위치 회로는, 상기 제1스위치 및 상기 제2스위치 양단에 걸리는 제1션트 저항, 및 상기 제3스위치 및 상기 제4스위치 양단에 걸리는 제2션트 저항을 더 포함할 수 있다.
상기 제1스위치 및 상기 제2스위치 각각은 디커플링 커패시터를 포함하고, 상기 디커플링 커패시터의 커패시턴스 값과 상기 제1션트 인덕터의 인덕턴스 값을 조절하여 RF 신호를 매칭하도록 설정될 수 있다.
상기 스위치 회로는, 상기 제2증폭부의 피드백 경로(feedback path)에 위치할 수 있다.
상기 제1파워 모드에서, 상기 제2증폭부의 드레인 전압이 하이 상태로 유지되도록 설정될 수 있다.
본 문서에 개시된 다양한 실시예들에 따른 전자 장치는 다양한 형태의 장치가 될 수 있다. 전자 장치는, 예를 들면, 휴대용 통신 장치 (예: 스마트폰), 컴퓨터 장치, 휴대용 멀티미디어 장치, 휴대용 의료 기기, 카메라, 웨어러블 장치, 또는 가전 장치를 포함할 수 있다. 본 문서의 실시예에 따른 전자 장치는 전술한 기기들에 한정되지 않는다.
본 문서의 다양한 실시예들 및 이에 사용된 용어들은 본 문서에 기재된 기술적 특징들을 특정한 실시예들로 한정하려는 것이 아니며, 해당 실시예의 다양한 변경, 균등물, 또는 대체물을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 또는 관련된 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다. 아이템에 대응하는 명사의 단수 형은 관련된 문맥상 명백하게 다르게 지시하지 않는 한, 상기 아이템 한 개 또는 복수 개를 포함할 수 있다. 본 문서에서, "A 또는 B", "A 및 B 중 적어도 하나","A 또는 B 중 적어도 하나,""A, B 또는 C," "A, B 및 C 중 적어도 하나," 및 "A, B, 또는 C 중 적어도 하나"와 같은 문구들 각각은 그 문구들 중 해당하는 문구에 함께 나열된 항목들 중 어느 하나, 또는 그들의 모든 가능한 조합을 포함할 수 있다. "제 1", "제 2", 또는 "첫째" 또는 "둘째"와 같은 용어들은 단순히 해당 구성요소를 다른 해당 구성요소와 구분하기 위해 사용될 수 있으며, 해당 구성요소들을 다른 측면(예: 중요성 또는 순서)에서 한정하지 않는다. 어떤(예: 제 1) 구성요소가 다른(예: 제 2) 구성요소에, "기능적으로" 또는 "통신적으로"라는 용어와 함께 또는 이런 용어 없이, "커플드" 또는 "커넥티드"라고 언급된 경우, 그것은 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로(예: 유선으로), 무선으로, 또는 제 3 구성요소를 통하여 연결될 수 있다는 것을 의미한다.
본 문서에서 사용된 용어 "모듈"은 하드웨어, 소프트웨어 또는 펌웨어로 구현된 유닛을 포함할 수 있으며, 예를 들면, 로직, 논리 블록, 부품, 또는 회로 등의 용어와 상호 호환적으로 사용될 수 있다. 모듈은, 일체로 구성된 부품 또는 하나 또는 그 이상의 기능을 수행하는, 상기 부품의 최소 단위 또는 그 일부가 될 수 있다. 예를 들면, 일실시예에 따르면, 모듈은 ASIC(application-specific integrated circuit)의 형태로 구현될 수 있다.
본 문서의 다양한 실시예들은 기기(machine)(예: 전자 장치(101)) 의해 읽을 수 있는 저장 매체(storage medium)(예: 내장 메모리(136) 또는 외장 메모리(138))에 저장된 하나 이상의 명령어들을 포함하는 소프트웨어(예: 프로그램(140))로서 구현될 수 있다. 예를 들면, 기기(예: 전자 장치(101))의 프로세서(예: 프로세서(103) 또는 프로세서(155))는, 저장 매체로부터 저장된 하나 이상의 명령어들 중 적어도 하나의 명령을 호출하고, 그것을 실행할 수 있다. 이것은 기기가 상기 호출된 적어도 하나의 명령어에 따라 적어도 하나의 기능을 수행하도록 운영되는 것을 가능하게 한다. 상기 하나 이상의 명령어들은 컴파일러에 의해 생성된 코드 또는 인터프리터에 의해 실행될 수 있는 코드를 포함할 수 있다. 기기로 읽을 수 있는 저장매체는, 비일시적(non-transitory) 저장매체의 형태로 제공될 수 있다. 여기서, ‘비일시적’은 저장매체가 실재(tangible)하는 장치이고, 신호(signal)(예: 전자기파)를 포함하지 않는다는 것을 의미할 뿐이며, 이 용어는 데이터가 저장매체에 반영구적으로 저장되는 경우와 임시적으로 저장되는 경우를 구분하지 않는다.
일실시예에 따르면, 본 문서에 개시된 다양한 실시예들에 따른 방법은 컴퓨터 프로그램 제품(computer program product)에 포함되어 제공될 수 있다. 컴퓨터 프로그램 제품은 상품으로서 판매자 및 구매자 간에 거래될 수 있다. 컴퓨터 프로그램 제품은 기기로 읽을 수 있는 저장 매체(예: compact disc read only memory (CD-ROM))의 형태로 배포되거나, 또는 어플리케이션 스토어(예: 플레이 스토어TM)를 통해 또는 두 개의 사용자 장치들(예: 스마트폰들) 간에 직접, 온라인으로 배포(예: 다운로드 또는 업로드)될 수 있다. 온라인 배포의 경우에, 컴퓨터 프로그램 제품의 적어도 일부는 제조사의 서버, 어플리케이션 스토어의 서버, 또는 중계 서버의 메모리와 같은 기기로 읽을 수 있는 저장 매체에 적어도 일시 저장되거나, 임시적으로 생성될 수 있다.
다양한 실시예들에 따르면, 상기 기술한 구성요소들의 각각의 구성요소(예: 모듈 또는 프로그램)는 단수 또는 복수의 개체를 포함할 수 있다. 다양한 실시예들에 따르면, 전술한 해당 구성요소들 중 하나 이상의 구성요소들 또는 동작들이 생략되거나, 또는 하나 이상의 다른 구성요소들 또는 동작들이 추가될 수 있다. 대체적으로 또는 추가적으로, 복수의 구성요소들(예: 모듈 또는 프로그램)은 하나의 구성요소로 통합될 수 있다. 이런 경우, 통합된 구성요소는 상기 복수의 구성요소들 각각의 구성요소의 하나 이상의 기능들을 상기 통합 이전에 상기 복수의 구성요소들 중 해당 구성요소에 의해 수행되는 것과 동일 또는 유사하게 수행할 수 있다. 다양한 실시예들에 따르면, 모듈, 프로그램 또는 다른 구성요소에 의해 수행되는 동작들은 순차적으로, 병렬적으로, 반복적으로, 또는 휴리스틱하게 실행되거나, 상기 동작들 중 하나 이상이 다른 순서로 실행되거나, 생략되거나, 또는 하나 이상의 다른 동작들이 추가될 수 있다.

Claims (15)

  1. 스위치 회로를 포함하는 전자 회로에 있어서,
    상기 스위치 회로는,
    서로 직렬로 연결된, 제1포트에 연결된 제1스위치 및 제2포트에 연결된 제2스위치;
    상기 제1스위치 및 상기 제2스위치가 사이의 노드에 연결된 제1병렬 스위치; 및
    상기 제1병렬 스위치의 기생 커패시턴스(parasitic capacitance) 성분을 상쇄하도록 상기 노드에 연결된 제1션트 인덕터를 포함하는 전자 회로.
  2. 제1항에 있어서,
    상기 스위치 회로의 스위치 온 상태에서, 상기 제1스위치 및 상기 제2스위치는 켜지고, 상기 제1병렬 스위치는 꺼지도록 설정되고,
    상기 스위치 회로의 스위치 오프 상태되면, 상기 제1스위치 및 상기 제2스위치는 꺼지고, 상기 제1병렬 스위치는 켜지도록 설정된 전자 회로.
  3. 제1항에 있어서,
    상기 제1스위치 및 상기 제2스위치는 nmos 트랜지스터를 포함하고, 상기 제1병렬 스위치는 pmos 트랜지스터를 포함하는 전자 회로.
  4. 제1항에 있어서,
    상기 제1스위치 및 상기 제2스위치 각각은 디커플링 커패시터를 포함하고, 상기 디커플링 커패시터의 커패시턴스 값과 상기 제1션트 인덕터의 인덕턴스 값을 조절하여 RF 신호를 매칭하도록 설정된 전자 회로.
  5. 제1항에 있어서, 제2스위치 회로를 더 포함하고,
    상기 제2스위치 회로는,
    서로 직렬로 연결된, 제3포트에 연결된 제3스위치 및 제4포트에 연결된 제4스위치;
    상기 제3스위치 및 상기 제4스위치 사이의 노드에 연결된 제2병렬 스위치; 및
    상기 제2병렬 스위치의 기생 캐패시턴스(parasitic capacitance) 성분을 상쇄하도록 상기 노드에 연결된 제2션트 인덕터를 포함하고,
    상기 제2병렬 스위치는 상기 제1병렬 스위치와 직렬로 연결되고, 상기 제2션트 인턱터는 상기 제1션트 인덕터와 직렬로 연결되는 전자 회로.
  6. 제5항에 있어서,
    상기 제1션트 인덕트 및 상기 제2션트 인덕터는 하나의 인덕터로 구현되는 전자 회로.
  7. 제5항에 있어서,
    상기 스위치 온 상태에서, 상기 제3스위치 및 상기 제4스위치는 켜지고, 상기 제2병렬 스위치는 꺼지도록 설정되고,
    상기 스위치 오프 상태되면, 상기 제3스위치 및 상기 제4스위치는 꺼지고, 상기 제2병렬 스위치는 켜지도록 설정된 전자 회로.
  8. 제1항에 있어서, 제3스위치 회로를 더 포함하고,
    상기 제3스위치 회로는, 서로 직렬로 연결된, 제3포트에 연결된 제3스위치 및 제4포트에 연결된 제4스위치를 포함하고,
    상기 제3스위치 회로는, 상기 제3스위치 및 상기 제4스위치 사이의 노드를 통해 상기 제1병렬 스위치에 연결되고, 상기 노드를 통해 상기 제1션트 인덕터에 연결되는 전자 회로.
  9. 제8항에 있어서,
    상기 스위치 온 상태에서, 상기 제3스위치 및 상기 제4스위치는 켜지고, 상기 제1병렬 스위치는 꺼지도록 설정되고,
    상기 스위치 오프 상태되면, 상기 제3스위치 및 상기 제4스위치는 꺼지고, 상기 제1병렬 스위치는 꺼지도록 설정된 전자 회로.
  10. 전력 증폭기에 있어서,
    제1증폭부; 및
    스위치 회로를 포함하는 제2증폭부를 포함하고, 상기 제2증폭부는,
    상기 스위치 회로를 통해, 상기 전력 증폭기의 제1파워 모드에서 상기 제1증폭부로부터 출력된 신호가 증폭되도록 설정되고,
    상기 스위치 회로를 통해, 상기 전력 증폭기의 제2파워 모드에서 상기 제1증폭부로부터 출력된 신호가 바이패스(bypass)되도록 설정되고,
    상기 스위치 회로는,
    서로 직렬로 연결된, 상기 제2증폭부의 제1입력단에 연결된 제1스위치 및 상기 제2증폭부의 제1출력단에 연결된 제2스위치,
    상기 제1스위치 및 상기 제2스위치가 사이의 노드에 연결된 제1병렬 스위치, 및
    상기 제1병렬 스위치의 기생 커패시턴스(parasitic capacitance) 성분을 상쇄하도록 상기 노드에 연결된 제1션트 인덕터를 포함하는 전력 증폭기.
  11. 제10항에 있어서,
    상기 제1파워 모드에서, 상기 제1스위치 및 상기 제2스위치는 켜지고, 상기 제1병렬 스위치는 꺼지도록 설정되고,
    상기 제2파워 모드에서, 상기 제1스위치 및 상기 제2스위치는 꺼지고, 상기 제1병렬 스위치는 켜지도록 설정된 전력 증폭기.
  12. 제10항에 있어서,
    상기 제1파워 모드는 로우 파워 모드이고, 상기 제2파워 모드는 하이 파워 모드인 전력 증폭기.
  13. 제10항에 있어서, 상기 스위치 회로는,
    상기 제1스위치 및 상기 제2스위치 양단에 걸리는 션트 저항을 더 포함하는 전력 증폭기.
  14. 제10항에 있어서, 상기 스위치 회로는,
    서로 직렬로 연결된, 상기 제2증폭부의 제2입력단에 연결된 제3스위치 및 상기 제2증폭부의 제2출력단에 연결된 제4스위치,
    상기 제3스위치 및 상기 제4스위치 사이의 노드에 연결된 제2병렬 스위치, 및
    상기 제2병렬 스위치의 기생 캐패시턴스(parasitic capacitance) 성분을 상쇄하도록 상기 노드에 연결된 제2션트 인덕터를 더 포함하고,
    상기 제2병렬 스위치는 상기 제1병렬 스위치와 직렬로 연결되고, 상기 제2션트 인턱터는 상기 제1션트 인덕터와 직렬로 연결되는 전력 증폭기.
  15. 제14항에 있어서,
    상기 제1파워 모드에서, 상기 제3스위치 및 상기 제4스위치는 켜지고, 상기 제2병렬 스위치는 꺼지도록 설정되고,
    상기 제2파워 모드에서, 상기 제3스위치 및 상기 제4스위치는 꺼지고, 상기 제2병렬 스위치는 켜지도록 설정된 전력 증폭기.
PCT/KR2020/001903 2019-02-11 2020-02-11 전자 회로 및 이를 포함하는 전력 증폭기 WO2020166938A1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US17/430,173 US20220158588A1 (en) 2019-02-11 2020-02-11 Electronic circuit and power amplifier comprising same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020190015701A KR102607009B1 (ko) 2019-02-11 2019-02-11 전자 회로 및 이를 포함하는 전력 증폭기
KR10-2019-0015701 2019-02-11

Publications (1)

Publication Number Publication Date
WO2020166938A1 true WO2020166938A1 (ko) 2020-08-20

Family

ID=72045381

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2020/001903 WO2020166938A1 (ko) 2019-02-11 2020-02-11 전자 회로 및 이를 포함하는 전력 증폭기

Country Status (3)

Country Link
US (1) US20220158588A1 (ko)
KR (1) KR102607009B1 (ko)
WO (1) WO2020166938A1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120024486A (ko) * 2010-09-02 2012-03-14 삼성전자주식회사 조절 가능한 다중 대역 전력 증폭기 모듈을 위한 장치 및 방법
KR101301209B1 (ko) * 2009-12-16 2013-08-29 한국전자통신연구원 고주파 대역 스위칭용 씨모오스 스위치 및 스위칭 격리도 강화방법
KR20140086487A (ko) * 2012-12-28 2014-07-08 삼성전기주식회사 고주파 스위치 회로
WO2015179879A2 (en) * 2014-05-19 2015-11-26 Skyworks Solutions, Inc. Switch isolation network
US9479160B2 (en) * 2014-12-17 2016-10-25 GlobalFoundries, Inc. Resonant radio frequency switch

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH098501A (ja) * 1995-06-15 1997-01-10 Hitachi Ltd 高周波スイッチ
JP2007129571A (ja) * 2005-11-04 2007-05-24 Matsushita Electric Ind Co Ltd 高周波スイッチ回路及び半導体装置
JP4618461B2 (ja) * 2006-05-08 2011-01-26 日立金属株式会社 高周波回路、高周波部品及び通信装置
WO2007129583A1 (ja) * 2006-05-10 2007-11-15 Advantest Corporation スイッチ回路、フィルタ回路及び試験装置
JP2012060550A (ja) * 2010-09-13 2012-03-22 Mitsubishi Electric Corp 電力増幅器
US9479126B2 (en) * 2014-08-19 2016-10-25 Infineon Technologies Ag System and method for a low noise amplifier
WO2019159705A1 (ja) * 2018-02-15 2019-08-22 株式会社村田製作所 スイッチ回路、高周波フロントエンド回路および通信装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101301209B1 (ko) * 2009-12-16 2013-08-29 한국전자통신연구원 고주파 대역 스위칭용 씨모오스 스위치 및 스위칭 격리도 강화방법
KR20120024486A (ko) * 2010-09-02 2012-03-14 삼성전자주식회사 조절 가능한 다중 대역 전력 증폭기 모듈을 위한 장치 및 방법
KR20140086487A (ko) * 2012-12-28 2014-07-08 삼성전기주식회사 고주파 스위치 회로
WO2015179879A2 (en) * 2014-05-19 2015-11-26 Skyworks Solutions, Inc. Switch isolation network
US9479160B2 (en) * 2014-12-17 2016-10-25 GlobalFoundries, Inc. Resonant radio frequency switch

Also Published As

Publication number Publication date
KR102607009B1 (ko) 2023-11-29
KR20200098066A (ko) 2020-08-20
US20220158588A1 (en) 2022-05-19

Similar Documents

Publication Publication Date Title
WO2021107552A1 (en) Method and apparatus for supplying voltage to amplifier using multiple linear regulators
WO2019050264A1 (ko) 5g 이동통신 및 레이더용 빔포밍 회로
WO2019050262A1 (ko) 송신 신호 또는 수신 신호를 처리하기 위한 무선 통신 시스템을 포함하는 전자 장치
WO2010114210A1 (ko) Nfc 칩 모듈과 외부 rf 리더기를 통한 휴대폰 단말기의 벨소리와 카메라와 통신기능을 제어하는 장치 및 방법
WO2019103241A1 (ko) 무선전력전송 시스템에서 복수의 소형 전력 전송 코일로 구성된 무선 충전 패드 및 무선 충전 패드의 구동 장치 및 방법
WO2020122593A1 (en) Electronic device for attenuating at least part of signal received by antenna and method for controlling communication signal
WO2019045547A1 (ko) 안테나를 포함하는 전자 장치
WO2020149632A1 (en) Wireless power relaying device and display system that distributes power wirelessly
WO2019203518A1 (ko) 듀플렉서의 수신 주파수 대역의 조정과 관련하여 컷오프 주파수를 조정할 수 있는 다이플렉서를 포함하는 전자 장치
WO2020085887A1 (en) Method and device for selectively supplying voltage to multiple amplifiers using switching regulator
WO2021230419A1 (ko) 다채널 빔포밍 시스템에서 채널 간 위상 및 이득을 보상하는 보정 회로, 이를 포함하는 다채널 빔포밍 시스템 및 이를 이용한 채널 보정 방법
WO2020060306A1 (ko) 안테나로부터 수신되는 신호에 기반하여 통신 회로를 제어하는 전자 장치
WO2022177275A1 (ko) 안테나 및 그것을 포함하는 전자 장치
WO2022086089A1 (ko) 안테나를 포함하는 폴더블 전자 장치
WO2020166938A1 (ko) 전자 회로 및 이를 포함하는 전력 증폭기
WO2021075774A1 (en) Method for controlling iot device and electronic device therefor
WO2021045579A1 (en) Electronic device and method for detecting connection state of connection interface
WO2020122596A1 (en) Method for adjusting output of amplifier by using sensing circuit configured to sense power supplied to amplifier and electronic device therefor
WO2021251680A1 (ko) 복수의 증폭기를 이용한 신호의 증폭을 수행하는 통신 회로와 그것을 구비한 전자 장치
WO2019107899A1 (en) Method for configuring power in wireless communication system and apparatus thereof
WO2019240511A1 (en) Multiband antenna and electronic device including the same
WO2021242019A1 (ko) 복수의 안테나 모듈을 포함하는 전자 장치 및 그 구동 방법
WO2021225364A1 (en) Antenna module and electronic device using the same
WO2019168221A1 (ko) 통신 장치, 이를 구비하는 이동 단말기, 및 차량
WO2022225370A1 (ko) 방사 성능 향상을 위한 안테나 구조 및 이를 포함하는 전자 장치

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20755833

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 20755833

Country of ref document: EP

Kind code of ref document: A1