WO2020144761A1 - 積和演算器、論理演算デバイス、ニューロモーフィックデバイス及び積和演算方法 - Google Patents

積和演算器、論理演算デバイス、ニューロモーフィックデバイス及び積和演算方法 Download PDF

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竜雄 柴田
幸夫 寺▲崎▼
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    • G06F2207/48—Indexing scheme relating to groups G06F7/48 - G06F7/575
    • G06F2207/4802—Special implementations

Definitions

  • the present invention relates to a product-sum calculator, a logical operation device, a neuromorphic device, and a product-sum calculation method.
  • the weights are added to the input signal, and the sum of all of them is input to the activation function to obtain the output. Therefore, an attempt has been made to realize the product-sum calculation by an analog circuit by combining two or more memristors whose resistances change continuously and reading the total sum of the current values output from the memristors.
  • the resistance value of the memristor assigned to each synapse changes so that it has a predetermined weight, and that value is retained even when the power is turned off.
  • the pulse width modulation control Pulse Width Modulation: PWM
  • PWM Pulse Width Modulation
  • Patent Document 1 discloses a product-sum calculation device in which information written from a data line and a bit line to a variable resistance variable resistance element is stored in a capacitor as a charge amount.
  • the memristor has a circuit configuration in which a parasitic capacitance and a parasitic resistance are connected in parallel as an equivalent circuit. Therefore, when an input signal, which is a voltage pulse, is input to the memristor, a transient response caused by charging the parasitic capacitance and a transient response caused by discharging from the parasitic capacitance occur. Therefore, in the above-described product-sum calculation device, in addition to the charges in the steady state in which these transient responses do not occur, the charges due to these transient responses are stored in the capacitor, so the capacitor is saturated and the product-sum Sometimes it becomes impossible to execute an operation.
  • the present invention provides a product-sum calculator, a logical operation device, a neuromorphic device, and a product-sum calculation method capable of avoiding the situation where the product-sum calculation cannot be executed due to the saturation of a capacitor. To aim.
  • a plurality of product calculation units that generate an output signal by multiplying an input signal corresponding to an input value by a weight and output the output signal, and a product calculation unit that receives the input signal, From the time when the first transient response resulting from the charging of the parasitic capacitance converges to a steady state, until the second transient response due to the discharge from the parasitic capacitance of the product computing unit due to the input of the input signal occurs.
  • a current detection process of detecting a current output from the plurality of product calculation units with a predetermined time delay from the input signal and thereafter detecting a current output from the plurality of product calculation units at constant time intervals is executed.
  • a sum calculator that calculates a value related to the sum of the output signals based on the current detected by the current detector at each constant time interval.
  • each of the plurality of product operation units includes a magnetoresistive effect element that exhibits a magnetoresistive effect.
  • the sum calculation unit relates a product of a total current, which is a total of currents detected by the current detection unit at each of the constant time intervals, and a coefficient time, to a total sum of the output signals. Calculate as a value.
  • the coefficient time is a shortest possible length of the input signal
  • the input signal has a length that is an integer multiple of the coefficient time
  • the plurality of product operations are performed.
  • the current detection unit executes the current detection processing at a cycle equal to the coefficient time.
  • the current detection unit ends the current detection process when a time equal to a longest possible length of the input signal elapses after the current detection process is first executed.
  • the current detection unit detects the current when the current detected by the current detection process is equal to the current when the input signal is not input to the plurality of product calculation units. The process is ended.
  • one aspect of the present invention is a logical operation device including any one of the above-described product-sum operation units.
  • one aspect of the present invention is a neuromorphic device including any one of the above-described product-sum calculators.
  • a product-sum calculation method using any one of the product-sum calculators described above wherein a plurality of product calculators are used to weight an input signal corresponding to an input value.
  • the product calculation step of multiplying to generate the output signal and outputting the output signal, and the first transient response resulting from the charging of the parasitic capacitance of the product calculation section due to the input of the input signal converges and becomes a steady state.
  • a plurality of the product calculating units are delayed by a predetermined time from the input signal.
  • the product-sum calculation unit the logical operation device, the neuromorphic device, and the product-sum calculation method described above, it is possible to avoid the situation where the product-sum calculation cannot be executed due to the saturation of the capacitor, A logical operation device, a neuromorphic device, and a product-sum operation method can be provided.
  • FIG. 1 is a diagram showing an example of a part of the configuration of the product-sum calculator according to the embodiment.
  • the product-sum calculator 1 includes product calculators 111, 121, 211, 221, 321, 321,..., K11, k21, input units 101E, 201E, 301E,..., K01E, and currents.
  • the detection units 10D and 20D and the sum operation units 10S and 20S are provided.
  • FIG. 2 is a diagram showing an example of the resistance change element according to the embodiment.
  • the product calculation unit 111 is a resistance change element, for example, the magnetoresistive effect element shown in FIG. As shown in FIGS. 1 and 2, the product calculation unit 111 includes a variable resistor 111R, a read terminal 111X, a common terminal 111Y, and a write terminal 111Z. Further, the product arithmetic units 121, 211, 221, 311, 321,..., K11, k21 shown in FIG. 1 are resistance change elements, for example, magnetoresistive effect elements similar to those shown in FIG.
  • 121R, 211R, 221R, 321R, 321R,..., K11R, k21R, read terminals 121X, 211X, 221X, 311X, 321X,..., K11X, k21X and common terminals 121Y, 211Y, 221Y, 311Y, 321Y,. k11Y and k21Y and write terminals 121Z, 211Z, 221Z, 311Z, 321Z,..., K11Z, k21Z are provided.
  • the product operation unit 111 will be described as an example as appropriate, but the same applies to the other product operation units 121, 211, 221, 311, 321,..., K11, k21.
  • variable resistor 111R included in the product calculation unit 111 includes, for example, as illustrated in FIG. 2, a magnetization fixed layer 1111, a nonmagnetic layer 1112, a first region 1113, a domain wall 1114, and a second region 1115. , A first magnetization supply layer 1116 and a second magnetization supply layer 1117.
  • the x axis, the y axis, and the z axis shown in FIG. 2 are used.
  • the x-axis, y-axis, and z-axis form right-handed three-dimensional Cartesian coordinates.
  • the magnetization fixed layer 1111, the nonmagnetic layer 1112, the first region 1113, the second region 1115, the first magnetization supply layer 1116, and the second magnetization supply layer 1117 are formed in a thin rectangular parallelepiped shape in the z-axis direction and have the largest area.
  • the large surface is parallel to the xy plane and is electrically and magnetically connected to the first region 1113 and the second region 1115.
  • the magnetization fixed layer 1111, the nonmagnetic layer 1112, the first region 1113 and the second region 1115, the first magnetization supply layer 1116, and the second magnetization supply layer 1117 are stacked in this order from the +z direction to the ⁇ z direction.
  • the laminating directions may be reversed. When the stacking directions of these are reversed, the read terminal 111X is provided on the ⁇ z direction side, and the common terminal 111Y and the write terminal 111Z are provided on the +z direction side.
  • the magnetization direction of the magnetization fixed layer 1111 is fixed in the +z direction or the ⁇ z direction.
  • the magnetization being fixed means that the magnetization direction does not change at the time of initialization for introducing the domain wall 1114 and before and after writing using a write current.
  • the magnetization fixed layer 1111 may be, for example, an in-plane magnetization film having in-plane magnetic anisotropy or a perpendicular magnetization film having perpendicular magnetic anisotropy.
  • the surface facing the +z direction is in contact with the surface facing the ⁇ z direction of the magnetization fixed layer 1111, and the surfaces facing the ⁇ z direction are the first region 1113 and the second region. It is in contact with 1115.
  • the surface of the magnetization fixed layer 1111 facing the ⁇ z direction side and the surface of the nonmagnetic layer 1112 facing the +z direction side have the same shape and area.
  • the nonmagnetic layer 1112 may be spread so as to cover the surface of the first region 1113 facing the +z direction and the surface of the second region 1115 facing the +z direction more widely than in the case shown in FIG.
  • the nonmagnetic layer 1112 is used by the product calculation unit 111 to read a change in the magnetization state of the magnetization free layer with respect to the magnetization fixed layer 1111 as a change in resistance value.
  • the first region 1113, the domain wall 1114 and the second region 1115 form a magnetization free layer.
  • the magnetization free layer is made of a ferromagnetic material.
  • the magnetization directions of the first region 1113 and the second region 1115 are opposite to each other in the direction parallel to the z-axis.
  • the domain wall 1114 is sandwiched between the first region 1113 and the second region 1115 in the direction parallel to the y axis.
  • the first magnetization supply layer 1116 preferably does not overlap the magnetization fixed layer 1111 in the direction parallel to the z axis, and the surface facing the +z direction is in contact with the surface facing the ⁇ z direction of the first region 1113. ing. Further, the first magnetization supply layer 1116 has a function of fixing the magnetization direction in a range overlapping with the first magnetization supply layer 1116 in the direction parallel to the z axis in the first region 1113 to a desired direction. Further, the write terminal 111Z is connected to the surface of the first magnetization supply layer 1116 facing the ⁇ z direction.
  • the first magnetization supply layer 1116 is, for example, the same material as the ferromagnetic material that can be used for the magnetization fixed layer 1111, an antiferromagnetic material such as IrMn, and a ferromagnetic material sandwiching a nonmagnetic intermediate layer such as Ru and Ir. , A material having a synthetic antiferromagnetic structure including a non-magnetic material and a ferromagnetic material.
  • the second magnetization supply layer 1117 preferably does not overlap the magnetization fixed layer 1111 in the direction parallel to the z-axis, and the surface facing the +z direction is in contact with the surface facing the ⁇ z direction of the second region 1115. ing. Further, the second magnetization supply layer 1117 has a function of fixing the magnetization direction in a range overlapping with the second magnetization supply layer 1117 in the second region 1115 in the direction parallel to the z-axis to a desired direction. Further, the common terminal 111Y is connected to the surface of the second magnetization supply layer 1117 facing the ⁇ z direction.
  • the first magnetization supply layer 1116 is, for example, the same material as the ferromagnetic material that can be used for the magnetization fixed layer 1111, an antiferromagnetic material such as IrMn, and a ferromagnetic material sandwiching a nonmagnetic intermediate layer such as Ru and Ir. , A material having a synthetic antiferromagnetic structure including a non-magnetic material and a ferromagnetic material.
  • the magnetization fixed layer 1111, the first region 1113, the second region 1115, the first magnetization supply layer 1116, and the second magnetization supply layer 1117 are not only magnetized in the directions parallel to the z-axis but also in the x direction. It may be parallel to the axis or parallel to the y-axis. Even in this case, it is desirable that the magnetization direction of the magnetization fixed layer 1111 and the magnetization directions of the first region 1113, the second region 1115, the first magnetization supply layer 1116, and the second magnetization supply layer 1117 be parallel.
  • the magnetization direction of the magnetization fixed layer 1111 is +y direction
  • the magnetization direction of the first region is +y direction
  • the magnetization direction of the second region is ⁇ y direction
  • the magnetization direction of the first magnetization supply layer 1116 is +y direction
  • the magnetization direction of the second magnetization supply layer 1117 is the ⁇ y direction.
  • the product calculation unit 111 changes the position of the domain wall 1114 in the direction parallel to the y-axis by adjusting the magnitude and time of the write current flowing between the common terminal 111Y and the write terminal 111Z.
  • the product calculation unit 111 can continuously change the ratio of the areas of the regions in which the magnetization directions are parallel and the regions in which the magnetization directions are anti-parallel, and can change the resistance value of the variable resistor 111R substantially linearly. .
  • the region in which the magnetization directions are parallel is the area of the portion of the first region 1113 that overlaps with the magnetization fixed layer 1111 in the direction parallel to the z-axis.
  • the region in which the magnetization direction is antiparallel is the area of the portion of the second region 1115 that overlaps with the magnetization fixed layer 1111 in the direction parallel to the z axis.
  • the write current is input to the write terminal 111Z.
  • the magnitude and time of the write current is adjusted by at least one of the number and time of current pulses.
  • the product calculation units 111, 121, 211, 221, 311, 321,..., K11, k21 may be tunnel magnetoresistive elements.
  • the tunnel magnetoresistive effect element includes a magnetization fixed layer, a magnetization free layer, and a tunnel barrier layer as a nonmagnetic layer.
  • the magnetization fixed layer and the magnetization free layer are made of a ferromagnetic material and have magnetization.
  • the tunnel barrier layer is sandwiched between the magnetization fixed layer and the magnetization free layer.
  • the tunnel magnetoresistive effect element can change the resistance value by changing the relationship between the magnetization of the magnetization fixed layer and the magnetization of the magnetization free layer.
  • the input unit 101E is connected to the read terminals 111X and 121X.
  • the input unit 201E is connected to the read terminals 211X and 221X shown in FIG. 1
  • the input unit 301E is connected to the read terminals 311X and 321X, and the read terminals k11X and k21X are connected to each other.
  • the input unit k01E is connected.
  • the input unit 101E inputs the input signal corresponding to the input value to the read terminals 111X and 121X.
  • the input unit 201E inputs the input signal corresponding to the input value to the read terminals 211X and 221X.
  • the input unit 301E inputs the input signal corresponding to the input value to the read terminals 311X and 321X.
  • the input unit k01E inputs the input signal corresponding to the input value to the read terminals k11X and k21X.
  • Each of these input signals is a voltage signal that has undergone pulse width modulation (PWM) according to the input value.
  • PWM pulse width modulation
  • the product calculation unit 111 multiplies an input signal corresponding to an input value by a weight to generate an output signal, and outputs the output signal. That is, the product calculation unit 111 reads the resistance value of the variable resistor 111R as a weight, performs a product calculation on the input signal input to the read terminal 111X to generate an output signal, and outputs the output signal from the common terminal 111Y. .. Similarly, the product operation units 121, 211, 221, 321, 321, 321,..., K11, k21 multiply the input signals corresponding to the input values by weights to generate output signals, and output the output signals.
  • the current detection unit 10D From the time when the first transient response converges to a steady state until the time when the second transient response due to the discharge from the parasitic capacitance of the product calculation unit due to the input of the input signal occurs, the current detection unit 10D: A current detection process of detecting currents output by a plurality of product calculation units with a predetermined time delay from the input signal and detecting currents output by the product calculation units 111, 211, 311,... To do. Similarly, from the time when the first transient response converges to a steady state, the current detection unit 20D continues from the time when the second transient response due to the discharge from the parasitic capacitance of the product calculation unit due to the input of the input signal occurs.
  • the currents output by the plurality of product computing units are detected with a predetermined time delay, and thereafter the currents are detected by the product computing units 121, 221, 321,..., K21 at a constant interval time. Execute the process. Details of the current detectors 10D and 20D will be described later.
  • the sum calculator 10S calculates a value related to the sum of output signals based on the current detected by the current detector 10D at regular time intervals.
  • the sum calculator 20S calculates a value related to the sum of output signals based on the current detected by the current detector 20D at regular time intervals. Details of the sum operation units 10S and 20S will be described later.
  • FIG. 3 is a diagram showing an example of an equivalent circuit of a part of the configuration of the product-sum calculation unit according to the embodiment.
  • the product calculation unit 111 includes a parasitic capacitance 111C and a parasitic resistance 111P as an equivalent circuit of the magnetoresistive effect element, the parasitic capacitance 111C is connected in parallel to the variable resistor 111R, and the parasitic resistance 111P is variable. It can be considered to be connected in series to the resistor 111R.
  • the product calculators 121, 211, 221, 311, 321,..., K11, k21 respectively have parasitic capacitances 121C, 211C, 221C, 311C, 321C,..., K11C, k21C and parasitic resistances 121P, 211P, 221P. , 311P, 321P,..., K11P, k21P.
  • wiring resistors 111W, 121W, 211W, 221W, 311W, 321W,..., K11W, k21W are connected in series to the product calculation units 111, 121, 211, 221, 321, 321, 321,..., K11, k21, respectively. Can be considered
  • FIG. 4 is a diagram illustrating an example of an input signal input to the product calculation unit according to the embodiment.
  • the input unit 101E outputs, for example, the input signal V1 shown in FIG.
  • the input unit 201E outputs, for example, the input signal V2 shown in FIG.
  • the input unit 301E outputs, for example, the input signal V3 shown in FIG.
  • the input signal V1 is a voltage pulse having a pulse time of 0.1 mV and a coefficient time, for example, a length of 20 [ns]. This 20 [ns] is an example of the shortest possible length of the input signal.
  • the input signal V2 is a voltage pulse having a pulse height of 0.1 mV and a length of 40 [ns] which is twice the coefficient time.
  • the input signal V3 is a voltage pulse having a pulse height of 0.1 mV and a length of 80 [ns] which is four times the length of the coefficient time.
  • the time when the input signal V1 is input to the product operation unit 111, the time when the input signal V2 is input to the product operation unit 211, and the time when the input signal V3 is input to the product operation unit 311 are as shown in FIG. In both cases, the time is t0. That is, the input signal V1, the input signal V2, and the input signal V3 are simultaneously input to the product calculation units 111, 211, and 321, respectively.
  • FIG. 5 is a diagram showing an example of an output signal output from the product calculation unit according to the embodiment.
  • the output signal A1 shown in FIG. 5A is input to the current detection unit 10D.
  • the output signal A2 shown in FIG. 5B is input to the current detection unit 10D.
  • the output signal A3 shown in FIG. 5C is input to the current detection unit 10D.
  • the output signal A1 shown in FIG. 5(a) is a current signal including the first transient response T11, the steady portion S1, and the second transient response T12.
  • the first transient response T11 is a transient response caused by charging the parasitic capacitance 111C of the product calculation unit 111 due to the input of the input signal V1.
  • the steady-state part S1 outputs a steady-state current C[nA] from the time when the generation of the first transient response T11 of the output signal A1 ends to the time when the generation of the next second transient response T12 starts. It is the part that is.
  • the second transient response T12 is a transient response caused by the discharge from the parasitic capacitance 111C of the product calculation unit 111 due to the input of the input signal V1.
  • the length of the first transient response T11 and the length of the second transient response T12 are almost negligibly shorter than the length of the stationary portion S1. Further, the length of the output signal A1 is approximately the same as the time obtained by adding the transient response due to the discharge from the parasitic capacitance 111C to 20 [ns] which is the length of the input signal V1.
  • the output signal A2 shown in FIG. 5(b) is a current signal including the first transient response T21, the steady portion S2, and the second transient response T22.
  • the first transient response T21 is a transient response caused by charging the parasitic capacitance 211C of the product calculation unit 211 due to the input of the input signal V1.
  • a steady current [nA] flows from the time when the generation of the first transient response T21 of the output signal A2 ends to the time when the generation of the next second transient response T22 starts. It is a part.
  • the second transient response T22 is a transient response resulting from the discharge from the parasitic capacitance 211C of the product calculation unit 211 due to the input of the input signal V2.
  • the length of the first transient response T21 and the length of the second transient response T22 are almost negligible compared to the length of the stationary portion S2. Further, the length of the output signal A2 is approximately the same as the time obtained by adding the transient response due to the discharge from the parasitic capacitance 211C to 40 [ns] which is the length of the input signal V2.
  • the output signal A3 shown in FIG. 5(c) is a current signal including the first transient response T31, the steady portion S3, and the second transient response T32.
  • the first transient response T31 is a transient response due to the charging of the parasitic capacitance 311C of the product calculation unit 311 due to the input of the input signal V3.
  • the steady-state unit S3 outputs a steady-state current C[nA] from the time when the generation of the first transient response T31 of the output signal A3 ends to the time when the generation of the next second transient response T32 starts. It is the part that is.
  • the second transient response T32 is a transient response resulting from the discharge from the parasitic capacitance 311C of the product calculation unit 311 due to the input of the input signal V3.
  • the length of the first transient response T31 and the length of the second transient response T32 are almost negligible compared to the length of the stationary portion S3. Further, the length of the output signal A3 is approximately the same as the length of the input signal V3, which is 80 [ns] plus the transient response due to the discharge from the parasitic capacitance 311C.
  • the first transient response T11, the first transient response T21, and the first transient response T31 have almost the same length and height. It becomes a transient response, and the second transient response T12, the second transient response T22, and the second transient response T32 are transient responses having almost the same length and height.
  • FIG. 6 is a diagram showing an example of a current input to the current detection unit according to the embodiment.
  • the current signal A is input to the current detection unit 10D.
  • the current signal A has a first transient response T4, a steady portion S41, a second transient response T41, a steady portion S42, a second transient response T42, a steady portion S43, and a second transient response T42.
  • a transient response T43 is a diagram showing an example of a current input to the current detection unit according to the embodiment.
  • the first transient response T4 is a transient response generated by adding the first transient response T11, the first transient response T21, and the first transient response T31 shown in FIG.
  • the steady part S41 is a part where a steady current 3C [nA] flows by adding the steady part S1, the steady part S2, and the steady part S3 shown in FIG.
  • the second transient response T41 is a transient response generated by adding the steady part S2 and the steady part S3 to the second transient response T12 shown in FIG.
  • the steady part S42 is a part in which a steady current 2C [nA] is flowing by adding the steady part S2 and the steady part S3 shown in FIG.
  • the second transient response T42 is a transient response generated by adding the stationary portion S3 to the second transient response T22 shown in FIG.
  • the steady part S43 is a part in which a steady current 1C [nA] is flowing, like the steady part S3.
  • the second transient response T43 is the second transient response T32 shown in FIG.
  • the current detection unit 10D is a product calculation unit for each coefficient time from the time when the generation of the first transient response or the second transient response described above ends to the time when the generation of the next first transient response or the second transient response starts.
  • a current detection process for detecting the current output by 111, 211, 311 is executed.
  • the coefficient time referred to here is, for example, a period corresponding to the stationary portion S41, the stationary portion S42, and the stationary portion S43 shown in FIG.
  • the current detection unit 10D first detects the current 3C [nA] at a time point that is delayed from the time t0 by a fixed time, for example, 10 [ns]. Then, as indicated by points D2, D2, D3, D4, D5, and D6 in FIG. 6, the current detection unit 10D uses the current 2C[nA] at the above-described coefficient time, for example, 20 [ns] cycle. ], 1C[nA], 1[nA], 0[nA] and 0[nA] are detected.
  • the current detection unit 10D ends the current detection process when the current detected by the current detection process is equal to the current when the input signal is not input to the product calculation units 111, 211, 311,..., K11. ..
  • the current detection unit 10D detects the current 0 [nA] in the fifth cycle, as indicated by the point D5 in FIG. 6, the current detection process is stopped at the point D6 in the sixth cycle and the seventh and subsequent cycles. ..
  • the current detection unit 10D ends the current detection process when the time equal to the longest possible length of the input signal has elapsed since the current detection process was first executed. For example, if the length of the input signal can be any one of 1, 2, 3,..., 254, 255, 256 times the shortest length of the input signal, the current detection unit 10D starts from the 257th cycle. Stops the current detection process.
  • the current detection process is executed when 10 [ns] has elapsed from the start time of each cycle, but the current detection process is executed at another timing. It may be executed.
  • FIG. 7 is a diagram for explaining the timing at which the current detection unit according to the embodiment executes the current detection process.
  • the first transient response T4 occurs as described with reference to FIG. As shown in FIG. 7, the first transient response T4 reaches a current larger than the current 3C[nA] and then converges to the current 3C[nA].
  • the state where the magnitude of the current is within the range of 3C- ⁇ [nA] to 3C+ ⁇ [nA] is the steady state where the steady current flows.
  • the magnitude of ⁇ [nA] is, for example, preferably 10% pp of the current 3 [nA], and more preferably 5% pp of the current 3 [nA].
  • the magnitude of the current falls within the range at time t1.
  • the time from time t0 to time t1 is also called the convergence time.
  • the resistance value R and the electrostatic capacitance C of the parasitic resistance are determined by inputting a plurality of rectangular voltage pulses having different pulse lengths to at least one of the product calculation units 111, 211, 311,... It can be calculated by evaluating.
  • the convergence time of the first transient response described above is equal to the time required for discharging from the parasitic capacitance, and can be calculated using the following formula (1).
  • the convergence time of the above-mentioned second transient response is equal to the time required for discharging from the parasitic capacitance, and can be calculated using the following formula (2).
  • the second transient response T41 starts to occur at time 20 [ns]. Therefore, the stationary unit 41 described above occurs in the period from time t1 to time 20 [ns].
  • the current detection unit 10D executes the current detection processing at the stationary unit 41, that is, at any timing in the period from time t1 to time 20 [ns]. Further, by determining the time so that the period from the time t1 to the time 20 [ns] is longer than the convergence time calculated by the above-mentioned time constant ⁇ , the current detection unit 10D can reliably operate in the steady unit 41. The current detection process can be executed.
  • the current obtained by the current detection processing executed by the current detection unit 10D may be converted into digital data by analog-digital conversion and stored in a storage medium. Further, the current detection unit 10D may detect the current at a predetermined time in the time from the time when the first transient response converges to a steady state to the time before the second transient response occurs, or the current may be detected at a predetermined time. The current may be detected in the meantime. Further, when the current detection unit 10D detects a current during a predetermined period, the current detection process may use a statistical value of the detected current, for example, an average value or a median value.
  • the sum calculator 10S calculates the product of the total current, which is the sum of the currents detected by the current detector 10D at regular time intervals, and the coefficient time as a value related to the sum of the output signals.
  • the sum calculation unit 10S uses the currents 3C[nA] and 2C[nA] detected at the times indicated by points D1, D2, D2, D3, D4, D5, and D6 in FIG.
  • the total current 7[nA] of C[nA], C[nA], 0[nA] and 0[nA] is calculated.
  • the sum calculation unit 10S calculates the product of the total current 7 [nA] and 20 [ns], which is an example of the coefficient time, as a value related to the sum of the output signals.
  • the sum operation unit 10S is an example of coefficient time of 20 [ns] for each of the currents 3C[nA], 2C[nA], C[nA], C[nA], 0[nA], and 0[nA].
  • the value associated with the sum of the output signals is calculated by calculating the sum of the six products.
  • the value related to the total sum of the output signals calculated by these two methods corresponds to the area of the region shown by the diagonal lines in FIG. 6, and is in a proportional relationship with the total sum of the output signals.
  • FIG. 8 is a diagram for explaining an example of the neural network calculation executed by the product-sum calculation unit according to the embodiment.
  • the nodes 101, 201, 301,..., K01 form an input layer.
  • the perceptrons 10 and 20 form a hidden layer or an output layer.
  • the node 101 corresponds to the input unit 101E shown in FIGS. 1 and 3, and outputs an input value corresponding to the input signal to the perceptrons 10 and 20.
  • the nodes 201, 301,..., K01 correspond to the input units 201E, 301E,..., K01E, respectively, and output input values corresponding to the input signals to the perceptrons 10, 20.
  • the arrow 111A corresponds to the product calculation unit 111, and indicates that the input value output from the node 101 is multiplied by the weight and the value corresponding to the output signal is input to the perceptron 10.
  • an arrow 121A corresponds to the product calculation unit 121, and indicates that the input value output from the node 101 is multiplied by the weight and the value corresponding to the output signal is input to the perceptron 20.
  • the perceptron 10 corresponds to the current detection unit 10D and the sum calculation unit 10S shown in FIGS. 1 and 3, and the output signals output from the arrows 111A, 211A, 311A,..., K11A are added to the added signal. Then, the current detection process described above is executed to calculate a value related to the total sum of the output signals. Then, the perceptron 10 performs activation function processing on the value and outputs the value.
  • the product-sum calculator 1 has been described above. Since the product-sum calculator 1 calculates the value related to the sum of the output signals based on the current detected at regular time intervals, it is not necessary to include a capacitor for accumulating charges. Therefore, the product-sum calculation unit 1 can avoid that the capacitor is saturated and the product-sum calculation cannot be executed. Further, the sum-of-products calculator 1 can omit the capacitor, so that it is possible to realize space saving and cost saving by reducing the circuit scale.
  • At least one of the product operation units 111, 121, 211, 221, 311, 321,..., K11, k21 included in the product-sum operation unit 1 includes a magnetoresistive effect element exhibiting a magnetoresistive effect. Since the magnetoresistive effect element has a larger parasitic capacitance than other variable resistance elements, it is more likely to cause saturation of the capacitor due to a transient response than other variable resistance elements. Therefore, when the magnetoresistive effect element is included as the product calculation unit described above, the above-described effects are particularly useful.
  • the shortest possible length of the input signal is the coefficient time, which is an integral multiple of the coefficient time, and the product calculation units 111, 121, 211, 221, 311 and 321. ,..., k11 and k21 are simultaneously input. Then, the sum-of-products arithmetic unit 1 executes the current detection process in a cycle equal to the coefficient time. Therefore, the product-sum calculator 1 can surely detect the current when the first transient response and the second transient response have converged to be in a steady state, and execute the accurate product-sum calculation. ..
  • the product-sum calculator 1 ends the current detection process when the time equal to the longest possible length of the input signal has elapsed since the current detection process was first executed. Therefore, the product-sum calculation unit 1 can keep the time for executing the current detection process constant and simplify the process.
  • the product-sum calculation unit 1 operates when the current detected by the current detection process is not input to the plurality of product calculation units 111, 121, 211, 221, 311, 321,..., K11, k21. When it is equal to the current, the current detection process is ended. Therefore, the product-sum calculator 1 can end the current detection process early.
  • the time when the input signal V1 is input to the product calculation unit 111, the time when the input signal V2 is input to the product calculation unit 211, and the time when the input signal V3 is input to the product calculation unit 311 are set.
  • the time is t0, but the present invention is not limited to this. That is, the times at which these three input signals are input may be different from each other.
  • the coefficient time may be a period from the time when the generation of the first transient response or the second transient response ends to the time when the generation of the next first transient response starts.
  • the product-sum calculator 1 described above may be included in a logical operation device or a neuromorphic device.
  • the logical operation device mentioned here is a logical circuit formed by combining a plurality of product-sum operation units 1, for example, an AND circuit and an OR circuit.
  • the logical operation here is a concept including deep learning.
  • the neuromorphic device referred to here is a device to which a structure of the brain and a mechanism of firing neurons called neurons are applied, and is used for machine learning and the like.
  • a program for realizing the function of each device such as the product-sum calculator 1 according to the above-described embodiment is recorded in a computer-readable recording medium, and the program recorded in this recording medium is read by a computer system.
  • the processing may be performed by executing the above.
  • the computer system mentioned here may include an operating system (OS) or hardware such as peripheral devices.
  • the computer-readable recording medium is, for example, a writable non-volatile memory such as a floppy disk, a magneto-optical disk, a ROM (Read Only Memory), a flash memory, a portable medium such as a DVD (Digital Versatile Disc),
  • a storage device such as a hard disk built in the computer system, or a volatile memory inside the computer system that serves as a server or a client when the program is transmitted via a network or a communication line, and holds the program for a certain period of time. Also includes.
  • the above-described program may be transmitted from a computer system that stores the program in a storage device or the like to another computer system via a transmission medium or by a transmission wave in the transmission medium.
  • the transmission medium for transmitting the program refers to a medium having a function of transmitting information, such as a network such as the Internet or a communication line such as a telephone line.
  • the above-mentioned program may be a program for realizing a part of the above-described functions, and a program that can realize the above-mentioned functions in combination with a program already recorded in the computer system, that is, a so-called difference program. It may be.
  • the above-mentioned program is read and executed by a processor such as a CPU (Central Processing Unit) included in the computer.
  • a processor such as a CPU (Central Processing Unit) included in the computer.

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Abstract

積和演算器は、入力値に対応する入力信号に重みを乗算して出力信号を生成し、前記出力信号を出力する複数の積演算部と、前記入力信号の入力による前記積演算部の寄生容量への充電に起因する第一過渡応答が収束し定常状態になる時間から、前記入力信号の入力による前記積演算部の寄生容量からの放電に起因する第二過渡応答が発生する前までの時間において、前記入力信号から所定の時間遅れで複数の前記積演算部が出力する電流を検出し、以後一定時間間隔で複数の前記積演算部が出力する電流を検出する電流検出処理を実行する電流検出部と、前記電流検出部が前記一定時間間隔ごとに検出した電流に基づいて前記出力信号の総和に関連する値を演算する和演算部と、を備える。

Description

積和演算器、論理演算デバイス、ニューロモーフィックデバイス及び積和演算方法
　本発明は、積和演算器、論理演算デバイス、ニューロモーフィックデバイス及び積和演算方法に関する。
　従来のニューラルネットワークでは、入力信号に重みを積算し、それら全ての総和の値を活性化関数へ入力して、出力を得る。そこで、連続的に抵抗が変化するメモリスタを２つ以上組み合わせ、そこから出力される電流値の総和を読むことで、積和演算をアナログ回路で実現する試みがなされている。
　ニューラルネットワークの学習過程において、各シナプスに割り当てられたメモリスタは所定の重みとなるように抵抗値が変化し、電源が切られてもその値を保持する。推論過程では、情報が保持されたメモリスタの値を利用し、入力データのレベルに応じて電圧パルスの長さが変化するパルス幅変調制御（Pulse　Width　Modulation:ＰＷＭ）が用いられる。
　例えば、特許文献１には、データ線及びビット線から抵抗変化型可変抵抗素子に書き込まれた情報を電荷量としてコンデンサに記憶される積和演算装置が開示されている。
特許第５１６０３０４号公報
　メモリスタは、等価回路として寄生容量と寄生抵抗とが並列接続された回路構成を有する。このため、メモリスタに電圧パルスである入力信号が入力した場合、寄生容量への充電に起因する過渡応答及び寄生容量からの放電に起因する過渡応答が発生する。したがって、上述した積和演算装置では、これらの過渡応答が発生していない定常状態における電荷に加え、これらの過渡応答による電荷がコンデンサに記憶されてしまうため、コンデンサが飽和してしまい、積和演算を実行することができなくなってしまうことがある。
　そこで、本発明は、コンデンサの飽和により積和演算を実行することができなくなる事態を回避することができる積和演算器、論理演算デバイス、ニューロモーフィックデバイス及び積和演算方法を提供することを目的とする。
　本発明の一態様は、入力値に対応する入力信号に重みを乗算して出力信号を生成し、前記出力信号を出力する複数の積演算部と、前記入力信号の入力による前記積演算部の寄生容量への充電に起因する第一過渡応答が収束し定常状態になる時間から、前記入力信号の入力による前記積演算部の寄生容量からの放電に起因する第二過渡応答が発生する前までの時間において、前記入力信号から所定の時間遅れで複数の前記積演算部が出力する電流を検出し、以後一定時間間隔で複数の前記積演算部が出力する電流を検出する電流検出処理を実行する電流検出部と、前記電流検出部が前記一定時間間隔ごとに検出した電流に基づいて前記出力信号の総和に関連する値を演算する和演算部と、を備える積和演算器である。
　また、本発明の一態様において、複数の前記積演算部各々は、磁気抵抗効果を示す磁気抵抗効果素子を含む。
　また、本発明の一態様において、前記和演算部は、前記電流検出部が前記一定時間間隔ごとに検出した電流の合計である合計電流と係数時間との積を前記出力信号の総和に関連する値として演算する。
　また、本発明の一態様において、前記係数時間は、前記入力信号がとり得る最短の長さであり、前記入力信号は、前記係数時間の整数倍の長さを有し、複数の前記積演算部に同時に入力され、前記電流検出部は、前記係数時間に等しい周期で前記電流検出処理を実行する。
　また、本発明の一態様において、前記電流検出部は、最初に前記電流検出処理が実行されてから前記入力信号がとり得る最長の長さに等しい時間が経過した時点で前記電流検出処理を終了させる。
　また、本発明の一態様において、前記電流検出部は、前記電流検出処理により検出された電流が複数の前記積演算部に前記入力信号が入力されていない場合における電流と等しい場合、前記電流検出処理を終了させる。
　また、本発明の一態様は、上述した積和演算器のいずれか一つを備える論理演算デバイスである。
　また、本発明の一態様は、上述した積和演算器のいずれか一つを備えるニューロモーフィックデバイスである。
　また、本発明の一態様は、上述した積和演算器のいずれか一つによる積和演算方法であって、複数の積演算部を使用することにより、入力値に対応する入力信号に重みを乗算して出力信号を生成し、前記出力信号を出力する積演算工程と、前記入力信号の入力による前記積演算部の寄生容量への充電に起因する第一過渡応答が収束し定常状態になる時間から、前記入力信号の入力による前記積演算部の寄生容量からの放電に起因する第二過渡応答が発生する前までの時間において、前記入力信号から所定の時間遅れで複数の前記積演算部が出力する電流を検出し、以後一定時間間隔で複数の前記積演算部が出力する電流を検出する電流検出処理を実行する電流検出工程と、前記電流検出工程において前記一定時間間隔ごとに検出された電流に基づいて前記出力信号の総和に関連する値を演算する和演算工程と、を含む積和演算方法である。
　上述した積和演算器、論理演算デバイス、ニューロモーフィックデバイス及び積和演算方法によれば、コンデンサの飽和により積和演算を実行することができなくなる事態を回避することができる積和演算器、論理演算デバイス、ニューロモーフィックデバイス及び積和演算方法を提供することができる。
実施形態に係る積和演算器の一部の構成の一例を示す図である。 実施形態に係る抵抗変化素子の一例を示す図である。 実施形態に係る積和演算器の一部の構成の等価回路の一例を示す図である。 実施形態に係る積演算部に入力される入力信号の一例を示す図である。 実施形態に係る積演算部から出力される出力信号の一例を示す図である。 実施形態に係る電流検出部に入力される電流の一例を示す図である。 実施形態に係る電流検出部が電流検出処理を実行するタイミングを説明するための図である。 実施形態に係る積和演算器が実行するニューラルネットワーク演算の一例を説明するための図である。
　［実施形態］
　図１及び図２を参照しながら、実施形態に係る積和演算器の構成の一例について説明する。
　図１は、実施形態に係る積和演算器の一部の構成の一例を示す図である。図１に示すように、積和演算器１は、積演算部１１１、１２１、２１１、２２１、３１１、３２１、…、ｋ１１、ｋ２１と、入力部１０１Ｅ、２０１Ｅ、３０１Ｅ、…、ｋ０１Ｅと、電流検出部１０Ｄ、２０Ｄと、和演算部１０Ｓ、２０Ｓとを備える。
　図２は、実施形態に係る抵抗変化素子の一例を示す図である。積演算部１１１は、抵抗変化素子、例えば、図２に示した磁気抵抗効果素子である。図１及び図２に示すように、積演算部１１１は、可変抵抗１１１Ｒ、読み出し端子１１１Ｘ、共通端子１１１Ｙ及び書き込み端子１１１Ｚを備える。また、図１に示す積演算部１２１、２１１、２２１、３１１、３２１、…、ｋ１１、ｋ２１は抵抗変化素子、例えば、図２に示したものと同様の磁気抵抗効果素子であり、それぞれ可変抵抗１２１Ｒ、２１１Ｒ、２２１Ｒ、３１１Ｒ、３２１Ｒ、…、ｋ１１Ｒ、ｋ２１Ｒと、読み出し端子１２１Ｘ、２１１Ｘ、２２１Ｘ、３１１Ｘ、３２１Ｘ、…、ｋ１１Ｘ、ｋ２１Ｘと、共通端子１２１Ｙ、２１１Ｙ、２２１Ｙ、３１１Ｙ、３２１Ｙ、…、ｋ１１Ｙ、ｋ２１Ｙと、書き込み端子１２１Ｚ、２１１Ｚ、２２１Ｚ、３１１Ｚ、３２１Ｚ、…、ｋ１１Ｚ、ｋ２１Ｚとを備える。以下の説明では、適宜、積演算部１１１を例に挙げて説明するが、他の積演算部１２１、２１１、２２１、３１１、３２１、…、ｋ１１、ｋ２１についても同様である。
　ここで、積演算部１１１が備える可変抵抗１１１Ｒは、例えば、図２に示すように、磁化固定層１１１１と、非磁性層１１１２と、第１領域１１１３と、磁壁１１１４と、第２領域１１１５と、第１磁化供給層１１１６と、第２磁化供給層１１１７とを備える。以下、図２を使用した説明では、図２に示したｘ軸、ｙ軸及びｚ軸を使用する。ｘ軸、ｙ軸及びｚ軸は、右手系の三次元直交座標を形成している。磁化固定層１１１１、非磁性層１１１２、第１領域１１１３、第２領域１１１５、第１磁化供給層１１１６及び第２磁化供給層１１１７は、ｚ軸方向に薄い直方体状に形成されており、最も面積が大きな面がｘｙ平面と平行で第１領域１１１３と第２領域１１１５と電気的、磁気的に接続されている。＋ｚ方向から－ｚ方向に向かって磁化固定層１１１１、非磁性層１１１２、第１領域１１１３及び第２領域１１１５、第１磁化供給層１１１６及び第２磁化供給層１１１７の順に積層されているが、積層される方向が逆になっていてもよい。これらが積層される方向が逆になっている場合、読み出し端子１１１Ｘが－ｚ方向側に設けられ、共通端子１１１Ｙ及び書き込み端子１１１Ｚが＋ｚ方向側に設けられる。
　磁化固定層１１１１は、磁化方向が＋ｚ方向又は－ｚ方向に固定されている。ここで、磁化が固定されるとは、磁壁１１１４導入するための初期化時及び書き込み電流を使用した書き込み前後で磁化方向が変化しないことを意味する。また、磁化固定層１１１１は、例えば、面内磁気異方性を有する面内磁化膜、垂直磁気異方性を有する垂直磁化膜であってもよい。
　非磁性層１１１２は、＋ｚ方向を向いている面が磁化固定層１１１１のうち－ｚ方向を向いている面と接しており、－ｚ方向を向いている面が第１領域１１１３及び第２領域１１１５と接している。図２に示すように、磁化固定層１１１１の－ｚ方向側を向いている面と非磁性層１１１２の＋ｚ方向側を向いている面とは、互いに形状及び面積が等しくなっている。ただし、非磁性層１１１２は、第１領域１１１３の＋ｚ方向を向いている面及び第２領域１１１５＋ｚ方向を向いている面を図２に示した場合よりも広く覆うように広がっていてもよい。また、非磁性層１１１２は、積演算部１１１が磁化固定層１１１１に対する磁化自由層の磁化状態の変化を抵抗値の変化として読み出すために使用される。
　第１領域１１１３、磁壁１１１４及び第２領域１１１５は、磁化自由層を形成している。磁化自由層は、強磁性材料により作製されている。第１領域１１１３の磁化方向と第２領域１１１５の磁化方向は、ｚ軸に平行な方向において互いに反対になっている。磁壁１１１４は、ｙ軸に平行な方向において、第１領域１１１３と第２領域１１１５とで挟まれている。
　第１磁化供給層１１１６は、ｚ軸に平行な方向において磁化固定層１１１１と重なっていないことが望ましく、＋ｚ方向を向いている面が第１領域１１１３の－ｚ方向を向いている面と接している。また、第１磁化供給層１１１６は、第１領域１１１３のうちｚ軸に平行な方向において第１磁化供給層１１１６と重なる範囲の磁化方向を所望の方向に固定する機能を有する。さらに、第１磁化供給層１１１６の－ｚ方向を向いている面には、書き込み端子１１１Ｚが接続されている。なお、第１磁化供給層１１１６は、例えば、磁化固定層１１１１に使用可能な強磁性材料と同じ材料、ＩｒＭｎ等の反強磁性体、Ｒｕ、Ｉｒ等の非磁性中間層を挟んだ強磁性体、非磁性体及び強磁性体を含む合成反強磁性構造（Ｓｙｎｔｈｅｃｉｃ　ａｎｔｉｆｅｒｒｏｍａｇｎｅｔｉｃ）を有する材料により作製されている。
　第２磁化供給層１１１７は、ｚ軸に平行な方向において磁化固定層１１１１と重なっていないことが望ましく、＋ｚ方向を向いている面が第２領域１１１５の－ｚ方向を向いている面と接している。また、第２磁化供給層１１１７は、第２領域１１１５のうちｚ軸に平行な方向において第２磁化供給層１１１７と重なる範囲の磁化方向を所望の方向に固定する機能を有する。さらに、第２磁化供給層１１１７の－ｚ方向を向いている面には、共通端子１１１Ｙが接続されている。なお、第１磁化供給層１１１６は、例えば、磁化固定層１１１１に使用可能な強磁性材料と同じ材料、ＩｒＭｎ等の反強磁性体、Ｒｕ、Ｉｒ等の非磁性中間層を挟んだ強磁性体、非磁性体及び強磁性体を含む合成反強磁性構造（Ｓｙｎｔｈｅｃｉｃ　ａｎｔｉｆｅｒｒｏｍａｇｎｅｔｉｃ）を有する材料により作製されている。
　可変抵抗１１１Ｒにおいて、磁化固定層１１１１、第１領域１１１３、第２領域１１１５、第１磁化供給層１１１６及び第２磁化供給層１１１７の磁化方向は、それぞれｚ軸に平行な方向だけでなく、ｘ軸に平行な方向又はｙ軸に平行な方向であってもよい。この場合でも、磁化固定層１１１１の磁化方向と、第１領域１１１３、第２領域１１１５、第１磁化供給層１１１６及び第２磁化供給層１１１７の磁化方向とは、平行であることが望ましい。例えば、磁化固定層１１１１の磁化方向が＋ｙ方向であった場合、第１領域の磁化方向は＋ｙ方向、第２領域の磁化方向は－ｙ方向、第１磁化供給層１１１６の磁化方向は＋ｙ方向、第２磁化供給層１１１７の磁化方向は－ｙ方向である。
　積演算部１１１は、共通端子１１１Ｙと書き込み端子１１１Ｚとの間に流す書き込み電流の大きさ及び時間を調整することにより、ｙ軸に平行な方向における磁壁１１１４の位置を変化させる。これにより、積演算部１１１は、磁化方向が平行な領域と磁化方向が反平行な領域との面積の比率を連続的に変化させ、可変抵抗１１１Ｒの抵抗値を略線形に変化させることができる。ここで、磁化方向が平行な領域とは、第１領域１１１３のうちｚ軸に平行な方向において磁化固定層１１１１と重なっている部分の面積である。また、磁化方向が反平行な領域とは、第２領域１１１５のうちｚ軸に平行な方向において磁化固定層１１１１と重なっている部分の面積である。また、書き込み電流は、書き込み端子１１１Ｚに入力される。書き込み電流の大きさ及び時間は、電流パルスの数及び時間の少なくとも一方により調整される。
　なお、積演算部１１１，１２１、２１１、２２１、３１１、３２１、…、ｋ１１、ｋ２１は、トンネル磁気抵抗効果素子であってもよい。トンネル磁気抵抗効果素子は、磁化固定層と、磁化自由層と、非磁性層としてのトンネルバリア層とを備える。磁化固定層及び磁化自由層は、強磁性材料で作製されており、磁化を有する。トンネルバリア層は、磁化固定層と磁化自由層との間に挟まれている。トンネル磁気抵抗効果素子は、磁化固定層が有する磁化と磁化自由層が有する磁化との関係を変化させることにより、抵抗値を変化させることができる。
　図１に戻って、読み出し端子１１１Ｘ、１２１Ｘには、入力部１０１Ｅが接続されている。同様に、図１に示した読み出し端子２１１Ｘ、２２１Ｘには、入力部２０１Ｅが接続されており、読み出し端子３１１Ｘ、３２１Ｘには、入力部３０１Ｅが接続されており、読み出し端子ｋ１１Ｘ、ｋ２１Ｘには、入力部ｋ０１Ｅが接続されている。
　入力部１０１Ｅは、入力値に対応する入力信号を読み出し端子１１１Ｘ、１２１Ｘに入力する。同様に、入力部２０１Ｅは、入力値に対応する入力信号を読み出し端子２１１Ｘ、２２１Ｘに入力する。入力部３０１Ｅは、入力値に対応する入力信号を読み出し端子３１１Ｘ、３２１Ｘに入力する。入力部ｋ０１Ｅは、入力値に対応する入力信号を読み出し端子ｋ１１Ｘ、ｋ２１Ｘに入力する。これらの入力信号は、いずれも入力値に応じたパルス幅変調（Pulse　Width　Modulation:ＰＷＭ）が施されている電圧信号である。
　積演算部１１１は、入力値に対応する入力信号に重みを乗算して出力信号を生成し、出力信号を出力する。すなわち、積演算部１１１は、可変抵抗１１１Ｒの抵抗値を重みとして読み出し、読み出し端子１１１Ｘに入力された入力信号に対する積演算を実行して出力信号を生成し、共通端子１１１Ｙから出力信号を出力する。同様に、積演算部１２１、２１１、２２１、３１１、３２１、…、ｋ１１、ｋ２１は、それぞれ入力値に対応する入力信号に重みを乗算して出力信号を生成し、出力信号を出力する。
　電流検出部１０Ｄは、第一過渡応答が収束し定常状態になる時間から、入力信号の入力による積演算部の寄生容量からの放電に起因する第二過渡応答が発生する前までの間において、入力信号から所定の時間遅れで複数の積演算部が出力する電流を検出し、以後一定間隔時間で積演算部１１１、２１１、３１１、…、ｋ１１が出力する電流を検出する電流検出処理を実行する。同様に、電流検出部２０Ｄは、第一過渡応答が収束し定常状態になる時間から、入力信号の入力による積演算部の寄生容量からの放電に起因する第二過渡応答が発生する前までの間において、入力信号から所定の時間遅れで複数の積演算部が出力する電流を検出し、以後一定間隔時間で積演算部１２１、２２１、３２１、…、ｋ２１が出力する電流を検出する電流検出処理を実行する。電流検出部１０Ｄ、２０Ｄの詳細は、後述する。
　和演算部１０Ｓは、電流検出部１０Ｄが一定時間間隔ごとに検出した電流に基づいて出力信号の総和に関連する値を演算する。同様に、和演算部２０Ｓは、電流検出部２０Ｄが一定時間間隔ごとに検出した電流に基づいて出力信号の総和に関連する値を演算する。和演算部１０Ｓ、２０Ｓの詳細は、後述する。
　次に、図３から図６を参照しながら、実施形態に係る積和演算器が実行する処理の一例について説明する。
　図３は、実施形態に係る積和演算器の一部の構成の等価回路の一例を示す図である。図３に示すように、積演算部１１１は、磁気抵抗効果素子の等価回路として寄生容量１１１Ｃ及び寄生抵抗１１１Ｐを備え、寄生容量１１１Ｃが可変抵抗１１１Ｒに並列接続されており、寄生抵抗１１１Ｐが可変抵抗１１１Ｒに直列接続されていると考えることができる。同様に、積演算部１２１、２１１、２２１、３１１、３２１、…、ｋ１１、ｋ２１は、それぞれ寄生容量１２１Ｃ、２１１Ｃ、２２１Ｃ、３１１Ｃ、３２１Ｃ、…、ｋ１１Ｃ、ｋ２１Ｃと、寄生抵抗１２１Ｐ、２１１Ｐ、２２１Ｐ、３１１Ｐ、３２１Ｐ、…、ｋ１１Ｐ、ｋ２１Ｐとを備える。さらに、積演算部１１１、１２１、２１１、２２１、３１１、３２１、…、ｋ１１、ｋ２１には、それぞれ配線抵抗１１１Ｗ、１２１Ｗ、２１１Ｗ、２２１Ｗ、３１１Ｗ、３２１Ｗ、…、ｋ１１Ｗ、ｋ２１Ｗが直列接続されていると考えることができる。
　図４は、実施形態に係る積演算部に入力される入力信号の一例を示す図である。入力部１０１Ｅは、例えば、図４（ａ）に示した入力信号Ｖ１を出力する。同様に、入力部２０１Ｅは、例えば、図４（ｂ）に示した入力信号Ｖ２を出力する。また、入力部３０１Ｅは、例えば、図４（ｃ）に示した入力信号Ｖ３を出力する。
　入力信号Ｖ１は、係数時間、例えば、２０［ｎｓ］の長さを有するパルス高さ０．１ｍＶの電圧パルスである。この２０［ｎｓ］は、入力信号がとり得る最短の長さの一例である。入力信号Ｖ２は、この係数時間の二倍の４０［ｎｓ］の長さを有するパルス高さ０．１ｍＶの電圧パルスである。入力信号Ｖ３は、この係数時間の長さの四倍の８０［ｎｓ］の長さを有するパルス高さ０．１ｍＶの電圧パルスである。また、入力信号Ｖ１が積演算部１１１に入力される時刻、入力信号Ｖ２が積演算部２１１に入力される時刻及び入力信号Ｖ３が積演算部３１１に入力される時刻は、図４に示すように、いずれも時刻ｔ０である。すなわち、入力信号Ｖ１、入力信号Ｖ２及び入力信号Ｖ３は、それぞれ積演算部１１１、２１１、３２１に同時に入力される。
　図５は、実施形態に係る積演算部から出力される出力信号の一例を示す図である。図４（ａ）に示した入力信号Ｖ１が積演算部１１１に入力した場合、図５（ａ）に示した出力信号Ａ１が電流検出部１０Ｄに入力される。同様に、図４（ｂ）に示した入力信号Ｖ２が積演算部２１１に入力した場合、図５（ｂ）に示した出力信号Ａ２が電流検出部１０Ｄに入力される。また、図４（ｃ）に示した入力信号Ｖ３が積演算部３１１に入力した場合、図５（ｃ）に示した出力信号Ａ３が電流検出部１０Ｄに入力される。以下の説明では、寄生容量１１１Ｃ、２１１Ｃ、３１１Ｃ各々の静電容量の差がほとんど無視できる場合を例に挙げて説明する。
　図５（ａ）に示した出力信号Ａ１は、第一過渡応答Ｔ１１と、定常部Ｓ１と、第二過渡応答Ｔ１２とを含む電流信号である。第一過渡応答Ｔ１１は、入力信号Ｖ１の入力による積演算部１１１の寄生容量１１１Ｃへの充電に起因する過渡応答である。定常部Ｓ１は、出力信号Ａ１のうち第一過渡応答Ｔ１１の発生が終了した時点から次の第二過渡応答Ｔ１２の発生が開始した時点までの間に定常的な電流Ｃ［ｎＡ］が流れている部分である。第二過渡応答Ｔ１２は、入力信号Ｖ１の入力による積演算部１１１の寄生容量１１１Ｃからの放電に起因する過渡応答である。第一過渡応答Ｔ１１の長さ及び第二過渡応答Ｔ１２の長さは、定常部Ｓ１の長さに比べてほとんど無視し得る程に短い。また、出力信号Ａ１の長さは、入力信号Ｖ１の長さである２０［ｎｓ］に寄生容量１１１Ｃからの放電に起因する過渡応答を加えた時間と同程度である。
　図５（ｂ）に示した出力信号Ａ２は、第一過渡応答Ｔ２１と、定常部Ｓ２と、第二過渡応答Ｔ２２とを含む電流信号である。第一過渡応答Ｔ２１は、入力信号Ｖ１の入力による積演算部２１１の寄生容量２１１Ｃへの充電に起因する過渡応答である。定常部Ｓ２は、出力信号Ａ２のうち第一過渡応答Ｔ２１の発生が終了した時点から次の第二過渡応答Ｔ２２の発生が開始した時点までの間に定常的な電流［ｎＡ］が流れている部分である。第二過渡応答Ｔ２２は、入力信号Ｖ２の入力による積演算部２１１の寄生容量２１１Ｃからの放電に起因する過渡応答である。第一過渡応答Ｔ２１の長さ及び第二過渡応答Ｔ２２の長さは、定常部Ｓ２の長さに比べてほとんど無視し得る程に短い。また、出力信号Ａ２の長さは、入力信号Ｖ２の長さである４０［ｎｓ］に寄生容量２１１Ｃからの放電に起因する過渡応答を加えた時間と同程度である。
　図５（ｃ）に示した出力信号Ａ３は、第一過渡応答Ｔ３１と、定常部Ｓ３と、第二過渡応答Ｔ３２とを含む電流信号である。第一過渡応答Ｔ３１は、入力信号Ｖ３の入力による積演算部３１１の寄生容量３１１Ｃへの充電に起因する過渡応答である。定常部Ｓ３は、出力信号Ａ３のうち第一過渡応答Ｔ３１の発生が終了した時点から次の第二過渡応答Ｔ３２の発生が開始した時点までの間に定常的な電流Ｃ［ｎＡ］が流れている部分である。第二過渡応答Ｔ３２は、入力信号Ｖ３の入力による積演算部３１１の寄生容量３１１Ｃからの放電に起因する過渡応答である。第一過渡応答Ｔ３１の長さ及び第二過渡応答Ｔ３２の長さは、定常部Ｓ３の長さに比べてほとんど無視し得る程に短い。また、出力信号Ａ３の長さは、入力信号Ｖ３の長さである８０［ｎｓ］に寄生容量３１１Ｃからの放電に起因する過渡応答を加えた時間と同程度である。
　また、寄生容量１１１Ｃ、２１１Ｃ、３１１Ｃ各々の静電容量の差がほとんど無視できる場合、第一過渡応答Ｔ１１、第一過渡応答Ｔ２１及び第一過渡応答Ｔ３１は、互いに長さ及び高さがほとんど等しい過渡応答となり、第二過渡応答Ｔ１２、第二過渡応答Ｔ２２及び第二過渡応答Ｔ３２は、互いに長さ及び高さがほとんど等しい過渡応答となる。
　図６は、実施形態に係る電流検出部に入力される電流の一例を示す図である。図４に示した入力信号Ｖ１、入力信号Ｖ２及び入力信号Ｖ３それぞれが積演算部１１１、２１１、３１１に同時に入力された場合、電流検出部１０Ｄには、電流信号Ａが入力される。図６に示すように、電流信号Ａは、第一過渡応答Ｔ４と、定常部Ｓ４１と、第二過渡応答Ｔ４１と、定常部Ｓ４２と、第二過渡応答Ｔ４２と、定常部Ｓ４３と、第二過渡応答Ｔ４３とを含む。
　第一過渡応答Ｔ４は、図５に示した第一過渡応答Ｔ１１と、第一過渡応答Ｔ２１と、第一過渡応答Ｔ３１とが足し合わされることにより発生している過渡応答である。定常部Ｓ４１は、図５に示した定常部Ｓ１と、定常部Ｓ２と、定常部Ｓ３とが足し合わされることにより、定常的な電流３Ｃ［ｎＡ］が流れている部分である。
　第二過渡応答Ｔ４１は、図５に示した第二過渡応答Ｔ１２に、定常部Ｓ２及び定常部Ｓ３が足し合わされることにより発生している過渡応答である。定常部Ｓ４２は、図５に示した定常部Ｓ２と、定常部Ｓ３とが足し合わされることにより、定常的な電流２Ｃ［ｎＡ］が流れている部分である。第二過渡応答Ｔ４２は、図５に示した第二過渡応答Ｔ２２に、定常部Ｓ３が足し合わされることにより発生している過渡応答である。定常部Ｓ４３は、定常部Ｓ３と同じく、定常的な電流１Ｃ［ｎＡ］が流れている部分である。第二過渡応答Ｔ４３は、図５に示した第二過渡応答Ｔ３２である。
　電流検出部１０Ｄは、上述した第一過渡応答又は第二過渡応答の発生が終了した時点から次の第一過渡応答又は第二過渡応答の発生が開始した時点までの係数時間ごとに積演算部１１１、２１１、３１１が出力する電流を検出する電流検出処理を実行する。ここで言う係数時間は、例えば、図６に示した定常部Ｓ４１、定常部Ｓ４２及び定常部Ｓ４３に相当する期間である。
　例えば、図６に点Ｄ１で示すように、電流検出部１０Ｄは、最初に時刻ｔ０から一定時間、例えば、１０［ｎｓ］だけ遅れた時点における電流３Ｃ［ｎＡ］を検出する。そして、図６に点Ｄ２、点Ｄ２、点Ｄ３、点Ｄ４、点Ｄ５及び点Ｄ６で示すように、電流検出部１０Ｄは、上述した係数時間、例えば、２０［ｎｓ］周期で電流２Ｃ［ｎＡ］、１Ｃ［ｎＡ］、１［ｎＡ］、０［ｎＡ］及び０［ｎＡ］を検出する。
　また、電流検出部１０Ｄは、電流検出処理により検出された電流が積演算部１１１、２１１、３１１、…、ｋ１１に入力信号が入力されていない場合における電流と等しい場合、電流検出処理を終了させる。例えば、電流検出部１０Ｄは、図６に点Ｄ５で示すように、五周期目で電流０［ｎＡ］を検出した場合、六周期目の点Ｄ６及び七周期目以降では電流検出処理を停止する。
　或いは、電流検出部１０Ｄは、最初に電流検出処理が実行されてから入力信号がとり得る最長の長さに等しい時間が経過した時点で電流検出処理を終了させる。例えば、電流検出部１０Ｄは、入力信号の長さが最短の長さの１倍、２倍、３倍、…、２５４倍、２５５倍、２５６倍のいずれかをとり得る場合、２５７周期目以降で電流検出処理を停止する。
　また、図３から図６を参照しながら説明した例では、各周期の開始時点から１０［ｎｓ］が経過した時点で電流検出処理が実行されているが、電流検出処理は、他のタイミングで実行されてもよい。図７は、実施形態に係る電流検出部が電流検出処理を実行するタイミングを説明するための図である。
　例えば、時刻ｔ０において、積演算部１１１に入力信号Ｖ１が入力し、積演算部２１１に入力信号Ｖ２が入力し、積演算部３１１に入力信号Ｖ３が入力した場合について考える。この場合、図６を参照しながら説明したように、第一過渡応答Ｔ４が発生する。第一過渡応答Ｔ４は、図７に示すように、電流３Ｃ［ｎＡ］よりも大きな電流まで到達した後、電流３Ｃ［ｎＡ］に収束していく。
　電流の大きさが３Ｃ－Δ［ｎＡ］から３Ｃ＋Δ［ｎＡ］の範囲に収まった状態が定常的な電流が流れる定常状態である。Δ［ｎＡ］の大きさは、例えば、電流３［ｎＡ］の１０％ｐ－ｐが望ましく、電流３［ｎＡ］の５％ｐ－ｐが更に望ましい。
　例えば、図７に示すように、電流の大きさは、時刻ｔ１で当該範囲に収まる。時刻ｔ０から時刻ｔ１までの時間は、収束時間とも呼ばれる。収束時間は、例えば、時定数τ＝ＲＣ（Ｒ：上述した積演算部の寄生抵抗の抵抗値、Ｃ：上述した積演算部の寄生容量の静電容量）の５倍である。寄生抵抗の抵抗値Ｒ及び静電容量Ｃは、積演算部１１１、２１１、３１１、…、ｋ１１の少なくとも一つに異なるパルス長さを有する複数の矩形の電圧パルスを入力し、過渡応答特性を評価することにより算出することができる。
　また、上述した第一過渡応答の収束時間は、寄生容量からの放電に要する時間に等しく、次の式（１）を使用して算出することもできる。
Figure JPOXMLDOC01-appb-M000001
　また、上述した第二過渡応答の収束時間は、寄生容量からの放電に要する時間に等しく、次の式（２）を使用して算出することもできる。
Figure JPOXMLDOC01-appb-M000002
　一方、第二過渡応答Ｔ４１は、時刻２０［ｎｓ］で発生し始める。したがって、上述した定常部４１は、時刻ｔ１から時刻２０［ｎｓ］までの期間で発生する。電流検出部１０Ｄは、定常部４１、すなわち時刻ｔ１から時刻２０［ｎｓ］までの期間の任意のタイミングで電流検出処理を実行する。また、時刻ｔ１から時刻２０［ｎｓ］までの期間が上述した時定数τにより算出された収束時間よりも長くなるように時刻を決定することにより、電流検出部１０Ｄは、確実に定常部４１で電流検出処理を実行することができる。
　なお、電流検出部１０Ｄが実行した電流検出処理により得られた電流は、アナログ‐デジタル変換によりデジタルデータに変換され、記憶媒体に格納されてもよい。また、電流検出部１０Ｄは、第一過渡応答が収束し定常状態になる時間から第二過渡応答が発生する前までの時間における所定の時刻の電流を検出してもよいし、所定の期間の間に電流を検出してもよい。さらに、電流検出部１０Ｄは、所定の期間の間に電流を検出する場合、検出した電流の統計値、例えば、平均値、中央値を電流検出処理の結果としてもよい。
　和演算部１０Ｓは、電流検出部１０Ｄが一定時間間隔ごとに検出した電流の合計である合計電流と係数時間との積を出力信号の総和に関連する値として演算する。
　例えば、和演算部１０Ｓは、図６の点Ｄ１、点Ｄ２、点Ｄ２、点Ｄ３、点Ｄ４、点Ｄ５及び点Ｄ６それぞれが示す時刻に検出された電流３Ｃ［ｎＡ］、２Ｃ［ｎＡ］、Ｃ［ｎＡ］、Ｃ［ｎＡ］、０［ｎＡ］及び０［ｎＡ］の合計電流７［ｎＡ］を算出する。そして、和演算部１０Ｓは、合計電流７［ｎＡ］と係数時間の一例である２０［ｎｓ］との積を出力信号の総和に関連する値として演算する。或いは、和演算部１０Ｓは、電流３Ｃ［ｎＡ］、２Ｃ［ｎＡ］、Ｃ［ｎＡ］、Ｃ［ｎＡ］、０［ｎＡ］及び０［ｎＡ］それぞれに係数時間の一例である２０［ｎｓ］を掛けた後、六つの積の総和を演算することにより、出力信号の総和に関連する値を演算する。これら二つの方法で演算された出力信号の総和に関連する値は、図６に斜線で示した領域の面積に相当し、出力信号の総和と比例関係にある。
　なお、図３から図７を参照しながら説明した内容は、積演算部１２１、２２１、３２１、電流検出部２０Ｄ及び和演算部２０Ｓについても同様である。
　次に、図８を参照しながら、実施形態に係る積和演算器が実行するニューラルネットワーク演算の一例について説明する。図８は、実施形態に係る積和演算器が実行するニューラルネットワーク演算の一例を説明するための図である。
　ノード１０１、２０１、３０１、…、ｋ０１は、入力層を形成している。パーセプトロン１０、２０は、隠れ層又は出力層を形成している。ノード１０１は、図１及び図３に示した入力部１０１Ｅに対応しており、入力信号に対応する入力値をパーセプトロン１０、２０に対して出力する。同様に、ノード２０１、３０１、…、ｋ０１は、それぞれ入力部２０１Ｅ、３０１Ｅ、…、ｋ０１Ｅに対応しており、入力信号に対応する入力値をパーセプトロン１０、２０に対して出力する。
　矢印１１１Ａは、積演算部１１１に対応しており、ノード１０１が出力した入力値に重みが乗算され、出力信号に対応する値がパーセプトロン１０に入力されることを表している。同様に、矢印１２１Ａは、積演算部１２１に対応しており、ノード１０１が出力した入力値に重みが乗算され、出力信号に対応する値がパーセプトロン２０に入力されることを表している。これらは、矢印２１１Ａ、２２１Ａ、３１１Ａ、３２１Ａ、…、ｋ１１Ａ、ｋ２１Ａについても同様である。
　パーセプトロン１０は、図１及び図３に示した電流検出部１０Ｄ及び和演算部１０Ｓに対応しており、矢印１１１Ａ、２１１Ａ、３１１Ａ、…、ｋ１１Ａから出力された出力信号が足し合わされた信号に対して上述した電流検出処理を実行し、出力信号の総和に関連する値を演算する。そして、パーセプトロン１０は、当該値に活性化関数処理を施して出力する。
　以上、実施形態に係る積和演算器１について説明した。積和演算器１は、一定時間間隔ごとに検出した電流に基づいて出力信号の総和に関連する値を演算するため、電荷を蓄積するコンデンサを備えている必要が無い。したがって、積和演算器１は、コンデンサが飽和してしまい、積和演算を実行することができなくなってしまうことを回避し得る。また、積和演算器１は、コンデンサを省略し得るため、回路規模を削減することにより、省スペース、省コストを実現することができる。
　また、積和演算器１が備える積演算部１１１、１２１、２１１、２２１、３１１、３２１、…、ｋ１１、ｋ２１の少なくとも一つは、磁気抵抗効果を示す磁気抵抗効果素子を含む。磁気抵抗効果素子は、他の可変抵抗素子と比較して寄生容量が大きいため、他の可変抵抗素子よりも過渡応答によるコンデンサの飽和を引き起こし易い。したがって、上述した積演算部として磁気抵抗効果素子が含まれている場合、上述した効果が特に有用となる。
　また、積和演算器１では、入力信号がとり得る最短の長さが係数時間であり、係数時間の整数倍の長さを有し、積演算部１１１、１２１、２１１、２２１、３１１、３２１、…、ｋ１１、ｋ２１に同時に入力される。そして、積和演算器１は、係数時間に等しい周期で電流検出処理を実行する。したがって、積和演算器１は、第一過渡応答及び第二過渡応答が確実に収束して定常状態となっている場合の電流を確実に検出し、正確な積和演算を実行することができる。
　また、積和演算器１は、最初に電流検出処理が実行されてから入力信号がとり得る最長の長さに等しい時間が経過した時点で電流検出処理を終了させる。このため、積和演算器１は、電流検出処理実行する時間を一定にし、処理を単純にすることができる。
　また、積和演算器１は、電流検出処理により検出された電流が複数の積演算部１１１、１２１、２１１、２２１、３１１、３２１、…、ｋ１１、ｋ２１に入力信号が入力されていない場合における電流と等しい場合、電流検出処理を終了させる。このため、積和演算器１は、早期に電流検出処理を終了させることができる。
　なお、上述した実施形態では、入力信号Ｖ１が積演算部１１１に入力される時刻、入力信号Ｖ２が積演算部２１１に入力される時刻及び入力信号Ｖ３が積演算部３１１に入力される時刻がいずれも時刻ｔ０である場合を例に挙げたが、これに限定されない。すなわち、これら三つの入力信号が入力される時刻が互いに異なっていてもよい。この場合、係数時間は、第一過渡応答又は第二過渡応答の発生が終了した時点から次の第一過渡応答の発生が開始した時点までの期間となることもある。
　なお、上述した積和演算器１は、論理演算デバイス又はニューロモーフィックデバイスに含まれていてもよい。ここで言う論理演算デバイスは、複数の積和演算器１を組み合わせることにより形成された論理回路、例えば、ＡＮＤ回路、ОＲ回路である。また、ここで言う論理演算は、ディープラーニングを含む概念である。また、ここで言うニューロモーフィックデバイスは、脳の構造及びニューロンと呼ばれる神経細胞が発火する仕組みを応用したデバイスであり、機械学習等に使用される。
　また、上述した実施形態に係る積和演算器１等の各装置の機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録させ、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませて実行することにより、処理を行ってもよい。
　ここで言うコンピュータシステムとは、オペレーティング・システム（Operating　System：ＯＳ）又は周辺機器等のハードウェアを含むものであってもよい。また、コンピュータ読み取り可能な記録媒体とは、例えば、フロッピーディスク、光磁気ディスク、ＲＯＭ（Read　Only　Memory）、フラッシュメモリ等の書き込み可能な不揮発性メモリ、ＤＶＤ（Digital　Versatile　Disc）等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置、ネットワーク又は通信回線を介してプログラムが送信される場合におけるサーバ又はクライアントとなるコンピュータシステム内部の揮発性メモリのように一定時間プログラムを保持しているものも含む。
　また、上述したプログラムは、このプログラムを記憶装置等に格納したコンピュータシステムから、伝送媒体を介して、又は、伝送媒体中の伝送波により他のコンピュータシステムに伝送されてもよい。ここで、プログラムを伝送する伝送媒体とは、インターネット等のネットワーク又は電話回線等の通信回線のように情報を伝送する機能を有する媒体のことをいう。
　また、上述したプログラムは、上述した機能の一部を実現するためのものであってもよく、上述した機能をコンピュータシステムに既に記録されているプログラムとの組み合わせで実現できるもの、いわゆる差分プログラムであってもよい。上述したプログラムは、例えば、コンピュータが備えるＣＰＵ（Central　Processing　Unit）等のプロセッサにより読み出されて実行される。
　以上、本発明の実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形及び置換を加えることができる。上述した各実施形態に記載の構成を組み合わせてもよい。
１…積和演算器、１１１，１２１，２１１，２２１，３１１，３２１，ｋ１１，ｋ２１…積演算部、１０Ｄ，２０Ｄ…電流検出部、１０Ｓ，２０Ｓ…和演算部

Claims (9)

  1. 　入力値に対応する入力信号に重みを乗算して出力信号を生成し、前記出力信号を出力する複数の積演算部と、
    　前記入力信号の入力による前記積演算部の寄生容量への充電に起因する第一過渡応答が収束し定常状態になる時間から、前記入力信号の入力による前記積演算部の寄生容量からの放電に起因する第二過渡応答が発生する前までの時間において、前記入力信号から所定の時間遅れで複数の前記積演算部が出力する電流を検出し、以後一定時間間隔で複数の前記積演算部が出力する電流を検出する電流検出処理を実行する電流検出部と、
    　前記電流検出部が前記一定時間間隔ごとに検出した電流に基づいて前記出力信号の総和に関連する値を演算する和演算部と、
    　を備える積和演算器。
  2. 　複数の前記積演算部各々は、磁気抵抗効果を示す磁気抵抗効果素子を含む、
    　請求項１に記載の積和演算器。
  3. 　前記和演算部は、前記電流検出部が前記一定時間間隔ごとに検出した電流の合計である合計電流と係数時間との積を前記出力信号の総和に関連する値として演算する、
    　請求項１又は請求項２に記載の積和演算器。
  4. 　前記係数時間は、前記入力信号がとり得る最短の長さであり、
    　前記入力信号は、前記係数時間の整数倍の長さを有し、複数の前記積演算部に同時に入力され、
    　前記電流検出部は、前記係数時間に等しい周期で前記電流検出処理を実行する、
    　請求項３に記載の積和演算器。
  5. 　前記電流検出部は、最初に前記電流検出処理が実行されてから前記入力信号がとり得る最長の長さに等しい時間が経過した時点で前記電流検出処理を終了させる、
    　請求項１から請求項４のいずれか一つに記載の積和演算器。
  6. 　前記電流検出部は、前記電流検出処理により検出された電流が複数の前記積演算部に前記入力信号が入力されていない場合における電流と等しい場合、前記電流検出処理を終了させる、
    　請求項１から請求項５のいずれか一つに記載の積和演算器。
  7. 　請求項１から請求項６のいずれか一つに記載の積和演算器を備える論理演算デバイス。
  8. 　請求項１から請求項６のいずれか一つに記載の積和演算器を備えるニューロモーフィックデバイス。
  9. 　請求項１から請求項６のいずれか一つに記載の積和演算器による積和演算方法であって、
    　複数の積演算部を使用することにより、入力値に対応する入力信号に重みを乗算して出力信号を生成し、前記出力信号を出力する積演算工程と、
    　前記入力信号の入力による前記積演算部の寄生容量への充電に起因する第一過渡応答が収束し定常状態になる時間から、前記入力信号の入力による前記積演算部の寄生容量からの放電に起因する第二過渡応答が発生する前までの時間において、前記入力信号から所定の時間遅れで複数の前記積演算部が出力する電流を検出し、以後一定時間間隔で複数の前記積演算部が出力する電流を検出する電流検出処理を実行する電流検出工程と、
    　前記電流検出工程において前記一定時間間隔ごとに検出された電流に基づいて前記出力信号の総和に関連する値を演算する和演算工程と、
    　を含む積和演算方法。
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