WO2020122024A1 - ネットワークインタフェースカード、コンピュータ、回路情報の書き換え方法及びプログラム - Google Patents

ネットワークインタフェースカード、コンピュータ、回路情報の書き換え方法及びプログラム Download PDF

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WO2020122024A1
WO2020122024A1 PCT/JP2019/048118 JP2019048118W WO2020122024A1 WO 2020122024 A1 WO2020122024 A1 WO 2020122024A1 JP 2019048118 W JP2019048118 W JP 2019048118W WO 2020122024 A1 WO2020122024 A1 WO 2020122024A1
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WO
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programmable logic
logic circuit
packet
mode
circuit
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Application number
PCT/JP2019/048118
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English (en)
French (fr)
Inventor
亮太 油科
Original Assignee
日本電気株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 日本電気株式会社 filed Critical 日本電気株式会社
Priority to JP2020560100A priority Critical patent/JP7439767B2/ja
Publication of WO2020122024A1 publication Critical patent/WO2020122024A1/ja

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F8/00—Arrangements for software engineering
    • G06F8/60—Software deployment
    • G06F8/65—Updates
    • G06F8/656—Updates while running

Definitions

  • the present invention is based on the priority claim of Japanese Patent Application: Japanese Patent Application No. 2018-231098 (filed on Dec. 10, 2018), and the entire contents of the application are incorporated by reference in this document. I shall.
  • the present invention relates to a network interface card, a computer, a circuit information rewriting method, and a program.
  • SNIC Smart NIC
  • FPGA Field-Programmable Gate Array
  • NIC network interface card
  • Patent Documents 1 to 4 disclose a method of rewriting FPGA circuit information in a communication device or the like equipped with an FPGA without interrupting communication or service. Further, Patent Documents 5 to 6 disclose methods of rewriting firmware and control programs without interrupting service.
  • Patent Document 1 discloses a configuration in which a plurality of communication processing circuits are configured in a variable area inside an FPGA, and one of them is switched to operate and the other circuit configuration can be updated.
  • Patent Document 1 In the configuration of Patent Document 1, there are problems that two communication processing circuits are arranged in the variable area, which causes restrictions on the circuit size and makes the device itself expensive. This point is the same in Patent Documents 3, 5, and 6.
  • Patent Document 2 in a configuration in which an FPGA is connected to a CPU, while the version of the FPGA program is being upgraded, the configuration in which the CPU performs the VM data processing performed by the FPGA on its behalf is merely disclosed. Further, when considering application to SNIC, the method of Patent Document 2 cannot be adopted because it does not have an element that can substitute the processing of FPGA. Further, the method of Patent Document 4 is to temporarily stop the data transmission from the router during the FPGA upgrade, and in the narrow sense, it cannot be said that the service to the user is not stopped.
  • the present invention relates to a network interface card equipped with a programmable logic circuit typified by an FPGA, which can contribute to a reduction in the influence on the system availability due to the rewriting of the circuit information, a computer, and a circuit information rewriting method. And to provide a program.
  • a programmable logic circuit that processes an input packet according to recorded circuit information, an input end and an output end of the programmable logic circuit, respectively, are provided. And a pair of switches capable of switching between a first mode for sending a packet to a second mode and a second mode for bypassing without going through the programmable logic circuit, and executing a packet process on behalf of the programmable logic circuit.
  • a computer equipped with a processor capable of executing a feasible application program, a computer side interface for transmitting the packet, and a pair of switches for setting a second switch when rewriting the circuit information of the programmable logic circuit.
  • a switch control circuit for switching to a mode, and a network interface card configured to execute packet processing by the computer instead of the programmable logic circuit when rewriting the circuit information.
  • a computer equipped with the above-mentioned network interface card is provided.
  • a programmable logic circuit that processes an input packet according to recorded circuit information, an input end of the programmable logic circuit, and an output end of the programmable logic circuit, respectively. And a pair of switches capable of switching between a first mode for sending a packet to a second mode and a second mode for bypassing without going through the programmable logic circuit, and executing a packet process on behalf of the programmable logic circuit.
  • a computer equipped with a processor capable of executing a feasible application program, a computer side interface for transmitting the packet, and a pair of switches for setting a second switch when rewriting the circuit information of the programmable logic circuit.
  • a method of rewriting the circuit information of a network interface card comprising a switch control circuit for switching to a mode comprising: activating an application program capable of executing packet processing in place of the programmable logic circuit; Rewriting circuit information, in which the switch is switched from the first mode to the second mode and the circuit information is rewritten, and then the pair of switches is switched from the second mode to the first mode.
  • a method is provided. The method is tied to a specific machine, a computer with a network interface card.
  • a programmable logic circuit for processing an input packet according to recorded circuit information, an input end and an output end of the programmable logic circuit are respectively arranged, and the programmable logic circuit is arranged. And a pair of switches capable of switching between a first mode for sending a packet to a second mode and a second mode for bypassing without going through the programmable logic circuit, and executing a packet process on behalf of the programmable logic circuit.
  • a computer equipped with a processor capable of executing a feasible application program, a computer side interface for transmitting the packet, and a pair of switches for setting a second switch when rewriting the circuit information of the programmable logic circuit.
  • a switch control circuit for switching to a mode which is a program for rewriting the circuit information of a network interface card, the process comprising activating an application program capable of executing a packet process in place of the programmable logic circuit; A process of switching a pair of switches from the first mode to the second mode, and a process of switching the pair of switches from the second mode to the first mode after rewriting the circuit information.
  • a program that causes the computer to execute can be recorded in a computer-readable (non-transitary) storage medium. That is, the present invention can be embodied as a computer program product.
  • the present invention in a network interface card equipped with a programmable logic circuit, it is possible to reduce the influence on the system availability due to the rewriting of the circuit information. That is, the present invention is to convert the network interface card shown in the background art into a card that is less likely to lose availability due to rewriting of circuit information.
  • the computer device is configured to be capable of communicating with a device (including a computer) inside or outside the device via a communication interface, whether wired or wireless.
  • a device including a computer
  • a and/or B is used to mean at least one of A and B.
  • the present invention comprises a programmable logic circuit 11, a pair of switches 12, 13, a computer side interface (IF) 14, and a switch control circuit 15, as shown in FIG. It can be realized by the network interface card 10.
  • the programmable logic circuit 11 processes the input packet according to the recorded circuit information.
  • the switches 12 and 13 are respectively arranged at the input end and the output end of the programmable logic circuit 11.
  • the switches 12 and 13 are configured to be switchable between a first mode for sending a packet to the programmable logic circuit 11 and a second mode for bypassing the programmable logic circuit 11 without going through the programmable logic circuit 11.
  • the computer 20 is equipped with a processor capable of executing an application program capable of executing packet processing, instead of the programmable logic circuit 11.
  • the computer side interface (IF) 14 is capable of transmitting packets to the computer 20.
  • the switch control circuit 15 can switch the pair of switches 12 and 13 to the second mode when rewriting the circuit information of the programmable logic circuit 11.
  • the network interface card 10 executes packet processing by the computer instead of the programmable logic circuit 11 when rewriting the circuit information.
  • the pair of switches 12 and 13 is set to the first mode for sending a packet to the programmable logic circuit 11.
  • the software bottleneck can be eliminated and the performance can be expected to improve.
  • FIG. 4 is a diagram showing the configuration of the first exemplary embodiment of the present invention.
  • the IA server 200 is an abbreviation for the Intel Architecture server.
  • APL/OS is an abbreviation for Application and Operating System, respectively.
  • FIG. 4 shows a packet processing program body that processes a packet transmitted/received to/from the network side by using the SNIC 100.
  • the APP 201 uses the NIC driver 203 to perform packet transmission/reception with the SNIC 100.
  • the APP 201 can control and manage the circuit information of the FPGA 111 via the FPGA driver 204.
  • the APP201 instructs the S-SW112 and N-SW113 via the FPGA Driver 204 to switch the operation mode and to specify a rule for identifying an exception packet (described later). Further, the APP 201 manages starting and stopping of the Alt-SIM 202. Specifically, the APP 201 activates the Alt-SIM 202 before starting the update of the FPGA 111, and controls the Alt-SIM 202 in place of the FPGA 111 so that a series of packet processing can be executed. Further, the APP 201 receives the notification of the activation of the FPGA 111 and stops the Alt-SIM 202 when the Alt-SIM 202 is no longer needed.
  • the APP 201 also has a function of assisting memory synchronization between the Alt-SIM 202 and the FPGA 111 to synchronize memory contents such as packet count information of the FPGA 111.
  • memory synchronization for example, a method may be used in which a memory space for synchronization with the FPGA 111 is prepared on the OS, and the information in the DRAM 118 is synchronized by periodically exchanging packets with the modules 120 (described later) in the FPGA 111. it can.
  • the APP 201 has a function of passing the synchronized memory area (space) prepared in the OS to the Alt-SIM 202 in order to complete the memory synchronization before starting the update of the FPGA 111.
  • the APP 201 performs memory synchronization between the Alt-SIM 202 and the FPGA 111 before switching processing to the FPGA 111.
  • a packet for memory synchronization with the modules 120 (described later) at this time is called an exception packet.
  • a specific example of the exception packet will be described later in detail.
  • the NIC driver 203 is a driver that controls packet transmission/reception of the SNIC 100.
  • the FPGA driver 204 is a driver for controlling the FPGA 111 in the SNIC 100. Updating of the circuit information of the FPGA can be executed by using this driver. Further, the FPGA driver 204 notifies the APP 201 of completion of activation of the FPGA 111 and the like.
  • the CPU/RAM 205 shows a general physical component group that constitutes a computer represented by the IA server 200 (see FIG. 10).
  • CPU is an abbreviation for Central Processing Unit
  • RAM is an abbreviation for Random Access Memory.
  • FIG. 4 a configuration including an FPGA 111, an S-SW 112, an N-SW 113, an Ether Network Controller 114, a PCIE Controller 115, a QSFP 117, and a FLASH 119 is shown.
  • the FPGA 111 is composed of an area (Writable FPGA) 116 that can be rewritten into arbitrary circuit information and a permanent circuit, and processes an input packet according to the processing logic defined by the circuit information. Further, the FPGA loads the circuit information from the FLASH 119 and writes the circuit information in the rewritable area (Writable FPGA) 116 at the time of startup. In FIG. 4, this circuit information is shown as modules 120.
  • the FPGA 111 has a dedicated interface with the FLASH 119, PCIE Controller 115, and DRAM 118. In FIG. 4, these are shown as FLASH-IF, PCIE-IF, and RAM-IF, respectively.
  • the EtherNetwork Controller 114 is a dedicated hardware chip that performs low-layer network processing within the SNIC 100.
  • the EtherNetwork Controller 114 provides an interface with the above OS and various drivers. Therefore, the EtherNetwork Controller 114 takes on the function of the computer side interface (IF) 14 described above.
  • IF computer side interface
  • the PCIE controller 115 is a hardware module for controlling the FPGA 111. Specifically, the PCIe Controller 115 commands the FPGA 111 to restart the FPGA 111 and update its circuit information under the control of the FPGA Driver. In addition, the PCIE controller 115 notifies the state of the FPGA 111 to the APP 201 side via the FPGA driver. Further, the PCIE controller 115 also functions as a switch control circuit (see the switch control circuit 15) that switches between the S-SW 112 and the N-SW 113 according to an instruction from the APP 201.
  • FLASH 119 is composed of a non-volatile flash memory and holds circuit information of FPGA 111.
  • the FLASH 119 can be rewritten by writing the data from the external storage medium or the like to the FLASH 119 via the OS on the CPU or the NIC driver 203.
  • the DRAM 118 is a Dynamic RAM included in the SNIC 100.
  • DRAM 118 is typically volatile and modules 120 within FPGA 111 are used to store temporary information for the process.
  • the modules 120 are processing logic written in the rewritable area (Writable FPGA) 116 of the FPGA 111.
  • the modules 120 function as an offload destination of a part of the processing of the APP 201, thereby eliminating the software bottleneck of the entire system. Further, the modules 120 have a mechanism of packetizing the DRAM information and transmitting/receiving the packet to/from the APP 201 to perform memory synchronization with the Alt-SIM 202 via the APP 201.
  • QSFP 117 is an interface for packet input of SNIC 100.
  • the QSFP 117 serves as a cable connection point.
  • QSFP is an abbreviation for Quad Small Form-factor Pluggable, and is a transceiver standard.
  • the S-SW 112 is a module that determines and executes whether to transfer a packet (uplink packet) received from the outside via the QSFP 117 of the SNIC 100 to the FPGA 111 or to the N-SW 113 without passing through the FPGA 111. Further, the S-SW 112 has a function of transferring a packet (downstream packet) received from the N-SW 113 or the FPGA 111 via the QSFP 117 to the outside of the SNIC.
  • the S-SW 112 has the following two types of operation modes, and the operation mode can be switched by the APP 201 via the PCIe Controller 115.
  • the exception packet refers to a packet that matches the rule instructed by the APP 201 via the PCIE controller 115.
  • an ID (VID) of a specific VLAN, a packet having a specific MAC address, or the like can be designated as the exception packet, and the corresponding packet can be sent to the FPGA 111.
  • this exception packet is used for memory synchronization. The details will be described later.
  • the N-SW 113 is a module that determines and executes whether to transfer a packet (downstream packet) received from the Ether Network Controller 114 to the FPGA 111 or to the S-SW 112 without passing through the FPGA 111. Further, the N-SW 113 has a function of transferring a packet (uplink packet) received from the FPGA 111 or the S-SW 112 of the SNIC 100 to the Ether Network Controller 114.
  • the N-SW113 has the following two types of operation modes, and similarly to the S-SW112, the APP201 can switch the operation mode via the PCIE controller 115.
  • the exception packet refers to a packet that matches the rule instructed by the APP 201 via the PCIE controller 115. For example, an ID (VID) of a specific VLAN, a packet having a specific MAC address, or the like can be designated as the exception packet, and the corresponding packet can be sent to the FPGA 111.
  • VIP ID
  • the Alt-SIM 202 is an alternative module (computer program) that performs the same process as the modules 120 in the FPGA 111. When the modules 120 in the FPGA 111 cannot operate, they can be switched and used. However, the processing performance of the Alt-SIM 202 may be lower than that of the Alt-SIM 202 of the FPGA 111.
  • FIG. 5 is a flowchart showing the operation of the first exemplary embodiment of the present invention.
  • the APP 201 activates the Alt-SIM 202 to update the circuit of the FPGA 111 (step S001).
  • the APP 201 performs memory synchronization with the FPGA 111 (step S002).
  • This memory synchronization can be implemented by reflecting the difference from the last synchronization.
  • the APP 201 confirms that the Alt-SIM 202 is activated, and then passes the memory area synchronized with the FPGA 111 to the Alt-SIM 202 (step S003). After that, the Alt-SIM 202 is ready to execute the same process as the modules 120.
  • the APP 201 switches the N-SW 113 and the S-SW 112 to the bypass mode via the FPGA Driver 204 (step S004).
  • the APP 201 specifies a rule for specifying the memory synchronization exception packet to the N-SW 113 and the S-SW 112.
  • the APP 201 switches the operation so that the packet received from the NIC Driver 203 is processed by using the Alt-SIM 202 (step S005). Specifically, the packet received from the NIC driver 203 is passed to the Alt-SIM 202, and the packet output from the Alt-SIM 202 is sent to the N-SW 113 side.
  • the APP 201 instructs the FPGA driver 204 to update the FPGA 111 (step S006). After that, the circuit information is updated on the FPGA 111 side.
  • FIG. 6 is a flowchart showing details of the update processing of the FPGA 111 in this embodiment.
  • the FPGA driver 204 downloads new circuit information and arranges it in the FLASH 119 (step S102).
  • the FPGA driver 204 instructs the FPGA 111 to restart (step S103).
  • the FPGA 111 restarts and loads new circuit information from the FLASH 119 (step S104).
  • the FPGA 111 starts operation with new circuit information (step S105).
  • the FPGA driver 204 notifies the APP 201 that the activation of the FPGA 111 has been completed (step S106).
  • the operation after the completion of the activation of the FPGA 111 will be described.
  • the APP 201 Upon receiving the activation completion notification of the FPGA 111 (step S008), the APP 201 performs memory synchronization between the Alt-SIM 202 and the FPGA 111 (step S009).
  • the APP 201 instructs the FPGA driver 204 to switch the S-SW 112 and N-SW 113 to the FPGA mode (step S010).
  • the APP 201 stops the Alt-SIM 202 (step S011).
  • the S-SW 112 and the N-SW 113 are made to continue the packet transfer even while the circuit information of the FPGA 111 is being updated, and the alternative module performs the packet processing to continue the service. be able to. Specifically, even when the FPGA 111 shown in FIG. 6 is updated, the Alt-SIM 202 continues processing as an alternative module, so that the service can be prevented from being completely stopped. Further, as is clear from the above description, the present embodiment has an advantage that the rewritable area 116 of the FPGA 111 can be sufficiently used even in comparison with the method described in the patent document described in the background art. ..
  • a virtual switch may be interposed between the SNIC 100 and the APP 201. is assumed. In this case, appropriate settings may be made so that the virtual switch also passes the exception packet. For example, an appropriate instruction may be issued to an SDN (Software Defined Network) controller that controls the virtual switch. Even in this case, the memory synchronization can be implemented by treating the memory synchronization packet independently of other packets.
  • SDN Software Defined Network
  • FIG. 7 is a diagram showing the configuration of the second exemplary embodiment of the present invention.
  • the difference from the first embodiment shown in FIG. 4 is that a module called D-CTRL 121 is added between the DRAM 118 and the FPGA 111. Further, along with this, changes are made to the PCIE controller 115a and the APP 201a. Since other configurations are basically the same as those of the first embodiment, the difference will be mainly described below.
  • the characteristic that the DRAM 118 is energized even when the FPGA 111 is restarted and the stored information inside does not disappear is used. That is, the memory synchronization itself can be omitted by directly referring to the DRAM 118 from the Alt-SIM 202 even while the FPGA 111 is restarting. After the FPGA 111 has been started, the FPGA 111 can continue processing by reattaching the DRAM 118 to the FPGA.
  • the D-CTRL 121 is a module (memory control unit) that controls access from the FPGA 111 or Alt-SIM 202 to the DRAM 118.
  • the D-CTRL 121 is also connected to the PCIE controller 115a.
  • the D-CTRL 121 normally permits only the access from the FPGA 111.
  • the D-CTRL 121 controls to allocate a part or the whole area of the DRAM 118 to the application on the OS represented by the Alt-SIM 202.
  • the PCIE controller 115a is a hardware module for controlling the FPGA 111. Specifically, the PCIE controller 115a commands the FPGA 111 to restart the FPGA 111 and update its circuit information under the control of the FPGA driver. In addition, the PCIE controller 115a notifies the state of the FPGA 111 to the APP 201a side via the FPGA driver.
  • the PCIE controller 115a also functions as a switch control circuit (see the switch control circuit 15) that switches between the S-SW 112 and the N-SW 113 according to an instruction from the APP 201a.
  • the PCIE controller 115a of this embodiment instructs the D-CTRL 121 to switch the access subject to the DRAM. Specifically, the PCIE controller 115a changes the subject that can access the DRAM 118 from the FPGA 111 to the Alt-SIM 202. In addition, the PCIE controller 115a changes the subject that can access the DRAM 118 from the Alt-SIM 202 to the FPGA 111.
  • APP 201a issues an instruction via FPGA Driver 204 to make the memory area of DRAM 118 accessible to applications. This allows the Alt-SIM 202 to directly refer to the DRAM 118. Further, the APP 201a performs a process of returning the memory area of the DRAM 118 to a state in which it can be referred to by the FPGA 111 via the FPGA driver 204.
  • FIG. 8 is a flowchart showing the operation of the second exemplary embodiment of the present invention.
  • the APP 201a activates the Alt-SIM 202 to update the circuit of the FPGA 111 (step S201).
  • the APP 201a switches the access subject of the DRAM 118 to the application (step S202).
  • This instruction is given via the FPGA driver 204, the PCIE controller 115a, and the D-CTRL 121.
  • the APP 201a confirms the activation of the Alt-SIM 202 and passes the access right of the DRAM 118 to the Alt-SIM 202 (step S203). After that, the Alt-SIM 202 is ready to execute the same process as the modules 120.
  • the APP 201a switches the N-SW 113 and S-SW 112 to bypass mode via the FPGA driver 204 (step S204).
  • the APP 201a switches the operation so that the packet received from the NIC Driver 203 is processed by using the Alt-SIM 202 (step S205). Specifically, the packet received from the NIC driver 203 is passed to the Alt-SIM 202, and the packet output from the Alt-SIM 202 is sent to the N-SW 113 side.
  • the APP 201a instructs the FPGA driver 204 to update the FPGA 111 (step S206). After that, the circuit information is updated on the FPGA 111 side.
  • the update of the circuit information on the FPGA 111 side is the same as that in the first embodiment, and thus the description is omitted.
  • the access entity of the DRAM 118 is returned from the Alt-SIM 202 to the FPGA 111 (step S209).
  • the FPGA 111 can thereafter refer to the DRAM 118.
  • the APP 201a instructs the FPGA driver 204 to switch the S-SW 112 and N-SW 113 to the FPGA mode (step S210).
  • the APP 201a stops the Alt-SIM 202 (step S211).
  • the S-SW 112 and the N-SW 113 continue the packet transfer even while the circuit information of the FPGA 111 is being updated, and the alternative module performs the packet processing to provide the service. You can continue. Specifically, even when the FPGA 111 shown in FIG. 6 is updated, the Alt-SIM 202 continues processing as an alternative module, so that the service can be prevented from being completely stopped. Further, also in comparison with the first embodiment, there is an advantage that the processing of the exception packet for memory synchronization can be omitted.
  • the present invention can be applied to an SNIC of a type in which the function of the NIC chip is realized by FPGA.
  • the S-SW 112a and the N-SW 113a are arranged at the input/output ends of the rewritable area (Writable FPGA) 116 in the FPGA 111 as shown in FIG. 9 (third embodiment).
  • the functions implemented in the FPGA 111 of each of the above-described embodiments are not limited to communication encryption and communication processing such as packet ordering.
  • the FPGA 111 can be made to handle the processing of the higher layer as described below.
  • Web Service is also applied to, for example, a SNIC that realizes a web service in which dynamic web content is generated by a circuit on the FPGA 111 and static content is responded by the APP 201 on the IA server 200 side. It is possible.
  • dynamic Web content creation uses CPU resources, so by implementing a circuit that creates a dynamic Web page in the FPGA 111, it is possible to speed up the response and improve the user experience.
  • an external DB database
  • an external service API Application Programming Interface
  • other services are often used to generate a dynamic Web page via a network. Further performance improvement can be expected by implementing such a function in the FPGA 111 in the SNIC.
  • the Web service session manages not only the context information of the security layer such as SSL/TLS but also the context of the user session (for example, even if the back button of the browser is pressed, the screen transition that is impossible as the user session). Therefore, the web service may not be able to generate the same web page as before).
  • SSL and TLS are abbreviations for Secure Sockets Layer and Transport Layer Security, respectively.
  • these pieces of context information are held on the DRAM 118 in the SNIC 100.
  • this context information so as to be synchronized with an alternative module (equivalent to Alt-SIM 202 described above) that generates an alternative dynamic Web page, disconnection of a user session can be avoided even when the circuit in the FPGA 111 is updated. .. This also has an advantage that the user does not have to re-login to the Web service.
  • Image recognition application As a driving support service, a service in which a moving image captured by a vehicle-mounted camera is analyzed and processed at a data center at a mobile edge to recognize a dangerous object and notify a nearby vehicle is assumed.
  • the present invention is also applicable to SNICs that realize such services.
  • performance for example, the number of recognitions/second
  • the image recognition engine needs to be updated daily to improve it, but by applying the present invention, the image recognition engine can be updated without stopping the service.
  • IA servers of the above-described first to third embodiments are exemplified in the configuration including the CPU (Central Processing Unit) 9010, the communication interface 9020, the memory 9030, and the auxiliary storage device 9040 of FIG.
  • CPU Central Processing Unit
  • the programmable logic circuit of the network interface card is configured to take over the information in the memory from the memory control unit so that the processing performed by the computer can be taken over after the circuit information is rewritten.
  • [Sixth form] See the computer from the second viewpoint above
  • [Seventh mode] Refer to the circuit information rewriting method from the third viewpoint
  • [Eighth mode] Refer to the program from the fourth viewpoint above
  • the sixth to eighth forms can be expanded to the second to fifth forms as in the first form.
  • any numerical value or small range included in the range should be construed as specifically described even if not otherwise specified.
  • each disclosure item of the above cited documents is, if necessary, in accordance with the gist of the present invention, as a part of the disclosure of the present invention, part or all thereof may be used in combination with the description items of the present document, It is considered to be included in the disclosure of the present application.

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Abstract

プログラム可能論理回路を搭載したネットワークインタフェースカード(ＮＩＣ)の回路情報の書き換えに伴うシステムの可用性への影響を低減する。ＮＩＣは、記録された回路情報に従って、入力されたパケットの処理を行うプログラム可能論理回路と、前記プログラム可能論理回路の入力端と、出力端にそれぞれ配置され、前記プログラム可能論理回路にパケットを送る第１のモードと、前記プログラム可能論理回路を経由せずにバイパスする第２のモードとを切り替え可能な１対のスイッチと、前記プログラム可能論理回路に代わり、パケットの処理を実行可能なアプリケーションプログラムを実行可能なプロセッサが搭載されたコンピュータに、前記パケットを送信するコンピュータ側インタフェースと、前記プログラム可能論理回路の前記回路情報の書き換えの際に、前記１対のスイッチを第２のモードに切り替えるスイッチ制御回路と、を備える。

Description

ネットワークインタフェースカード、コンピュータ、回路情報の書き換え方法及びプログラム
　［関連出願についての記載］
　本発明は、日本国特許出願：特願２０１８－２３１０９８号（２０１８年１２月１０日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
　本発明は、ネットワークインタフェースカード、コンピュータ、回路情報の書き換え方法及びプログラムに関する。
　大規模なデータセンターやＶＮＦ（Ｖｉｒｔｕａｌ　Ｎｅｔｗｏｒｋ　Ｆｕｎｃｔｉｏn）をはじめとした通信事業者の運用設備においてはソフトウェアの仮想化が進み、一台の汎用サーバに複数のシステムを集約した構成が一般的になっている。その一方で、この種の構成では、ソフトウェアで実現していた通信機能については性能不足が指摘されている。　
　こうした事情から、ネットワークインタフェースカード（以下、ＮＩＣ）にＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）を載せたＳｍａｒｔ　ＮＩＣ（ＳＮＩＣ）と呼ばれる製品が登場している。このＳＮＩＣは、ＣＰＵで実施していたパケットのヘッダやペイロード等の変更、転送といった、いわゆるパケット処理のうち、ソフトウェア処理では性能が出せないような一部モジュールをＳＮＩＣ内のＦＰＧＡ回路として実装している。これにより、ソフトウェアボトルネックが解消されて、性能向上を期待できると言われている。
　特許文献１～４には、ＦＰＧＡを搭載した通信機器等において通信やサービスを中断せずにＦＰＧＡの回路情報の書き換えを行う方法が開示されている。また、特許文献５～６には、サービスを中断せずにファームウェアや制御プログラムの書き換えを行う方法が開示されている。
特開２０１７－６９７７７号公報 国際公開第２０１７／１７０３１１号 特開２０１５－１７６３４３号公報 特開２００８－１７７９００号公報 特開２０１０－７９８３７号公報 特開２００７－２０２０６８号公報
　以下の分析は、本発明によって与えられたものである。上記したＳＮＩＣに代表される機器では、大きな性能改善が見込める一方、ＦＰＧＡの回路情報の更新が発生しうる。回路情報の更新中は、ＦＰＧＡの再起動と回路情報の読み出しが必須となるため、その間、処理ができなくなるという問題点がある。この点、特許文献１では、ＦＰＧＡ内部の可変領域に複数の通信処理回路を構成し、いずれか一方を切り替えて動作させるとともに、他方の回路構成を更新できる構成が開示されている。
　しかしながら、特許文献１の構成では、可変領域に２つの通信処理回路を配置することになり、回路サイズの制約が生じたり、装置自体が高価になってしまうという問題点がある。この点は、特許文献３、５、６も同様である。
　その他、特許文献２は、ＣＰＵにＦＰＧＡを結合した構成において、ＦＰＧＡプログラムをバージョンアップしている間、ＣＰＵにてＦＰＧＡで行っていたＶＭのデータ処理を代行する構成を開示するに止まっている。また、ＳＮＩＣへの適用を考えた場合、ＦＰＧＡの処理を代行しうる要素を持っていないので特許文献２の方法は採用し得ない。また、特許文献４の方法は、ＦＰＧＡのアップグレード中にルータからのデータ送信を一時的に停止させるものであり、狭義の意味でユーザに対するサービスを停止させないものとは言いえない。
　本発明は、ＦＰＧＡに代表されるプログラム可能論理回路を搭載したネットワークインタフェースカードにおいて、その回路情報の書き換えに伴うシステムの可用性への影響の低減に貢献できるネットワークインタフェースカード、コンピュータ、回路情報の書き換え方法及びプログラムを提供することを目的とする。
　第１の視点によれば、記録された回路情報に従って入力されたパケットの処理を行うプログラム可能論理回路と、前記プログラム可能論理回路の入力端と、出力端にそれぞれ配置され、前記プログラム可能論理回路にパケットを送る第１のモードと、前記プログラム可能論理回路を経由せずにバイパスする第２のモードとを切り替え可能な１対のスイッチと、前記プログラム可能論理回路に代わり、パケットの処理を実行可能なアプリケーションプログラムを実行可能なプロセッサが搭載されたコンピュータに、前記パケットを送信するコンピュータ側インタフェースと、前記プログラム可能論理回路の前記回路情報の書き換えの際に、前記１対のスイッチを第２のモードに切り替えるスイッチ制御回路と、を備え、前記回路情報の書き換え時に、前記プログラム可能論理回路に代わって、前記コンピュータによりパケットの処理を実行可能に構成されているネットワークインタフェースカードが提供される。
　第２の視点によれば、上記したネットワークインタフェースカードを搭載したコンピュータが提供される。
　第３の視点によれば、記録された回路情報に従って入力されたパケットの処理を行うプログラム可能論理回路と、前記プログラム可能論理回路の入力端と、出力端にそれぞれ配置され、前記プログラム可能論理回路にパケットを送る第１のモードと、前記プログラム可能論理回路を経由せずにバイパスする第２のモードとを切り替え可能な１対のスイッチと、前記プログラム可能論理回路に代わり、パケットの処理を実行可能なアプリケーションプログラムを実行可能なプロセッサが搭載されたコンピュータに、前記パケットを送信するコンピュータ側インタフェースと、前記プログラム可能論理回路の前記回路情報の書き換えの際に、前記１対のスイッチを第２のモードに切り替えるスイッチ制御回路と、を備えたネットワークインタフェースカードの前記回路情報の書き換え方法であって、前記プログラム可能論理回路に代わり、パケットの処理を実行可能なアプリケーションプログラムを起動し、前記１対のスイッチを、前記第１のモードから前記第２のモードに切り替え、前記回路情報を書き換えた後に、前記１対のスイッチを、前記第２のモードから前記第１のモードに切り替える、回路情報の書き換え方法が提供される。本方法は、ネットワークインタフェースカードを搭載したコンピュータという、特定の機械に結びつけられている。
　第４の視点によれば、記録された回路情報に従って入力されたパケットの処理を行うプログラム可能論理回路と、前記プログラム可能論理回路の入力端と、出力端にそれぞれ配置され、前記プログラム可能論理回路にパケットを送る第１のモードと、前記プログラム可能論理回路を経由せずにバイパスする第２のモードとを切り替え可能な１対のスイッチと、前記プログラム可能論理回路に代わり、パケットの処理を実行可能なアプリケーションプログラムを実行可能なプロセッサが搭載されたコンピュータに、前記パケットを送信するコンピュータ側インタフェースと、前記プログラム可能論理回路の前記回路情報の書き換えの際に、前記１対のスイッチを第２のモードに切り替えるスイッチ制御回路と、を備えたネットワークインタフェースカードの前記回路情報の書き換えプログラムであって、前記プログラム可能論理回路に代わり、パケットの処理を実行可能なアプリケーションプログラムを起動する処理と、前記１対のスイッチを、前記第１のモードから前記第２のモードに切り替える処理と、前記回路情報を書き換えた後に、前記１対のスイッチを、前記第２のモードから前記第１のモードに切り替える処理と、を前記コンピュータに実行させるプログラムが提供される。なお、このプログラムは、コンピュータが読み取り可能な（非トランジトリーな）記憶媒体に記録することができる。即ち、本発明は、コンピュータプログラム製品として具現することも可能である。
　本発明によれば、プログラム可能論理回路を搭載したネットワークインタフェースカードにおいて、その回路情報の書き換えに伴うシステムの可用性への影響を低減することが可能となる。即ち、本発明は、背景技術に示したネットワークインタフェースカードを、回路情報の書き換えに伴い可用性が損なわれる可能性の少ないものへと変換するものとなっている。
本発明の一実施形態の構成を示す図である。 本発明の一実施形態の動作を説明するための図である。 本発明の一実施形態の動作を説明するための図である。 本発明の第１の実施形態の構成を示す図である。 本発明の第１の実施形態の動作を表したフローチャートである。 本発明の第１の実施形態のＦＰＧＡの更新処理の詳細を表したフローチャートである。 本発明の第２の実施形態の構成を示す図である。 本発明の第２の実施形態の動作を表したフローチャートである。 本発明の第３の実施形態の構成を示す図である。 本発明のネットワークインタフェースカードを搭載コンピュータの構成を示す図である。
　はじめに本発明の一実施形態の概要について図面を参照して説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。また、以降の説明で参照する図面等のブロック間の接続線は、双方向及び単方向の双方を含む。一方向矢印については、主たる信号（データ）の流れを模式的に示すものであり、双方向性を排除するものではない。また、図中の各ブロックの入出力の接続点には、ポート乃至インタフェースがあるが図示省略する。プログラムはコンピュータ装置を介して実行され、コンピュータ装置は、例えば、プロセッサ、記憶装置、入力装置、通信インタフェース、及び必要に応じ表示装置を備える。また、コンピュータ装置は、通信インタフェースを介して装置内又は外部の機器（コンピュータを含む）と、有線、無線を問わず、交信可能に構成される。また、以下の説明において、「Ａ及び／又はＢ」は、Ａ及びＢの少なくともいずれかという意味で用いる。
　本発明は、その一実施形態において、図１に示すように、プログラム可能論理回路１１と、１対のスイッチ１２、１３と、コンピュータ側インタフェース（ＩＦ）１４と、スイッチ制御回路１５と、を備えるネットワークインタフェースカード１０にて実現できる。
　より具体的には、プログラム可能論理回路１１は、記録された回路情報に従って入力されたパケットの処理を行う。スイッチ１２、１３は、それぞれ前記プログラム可能論理回路１１の入力端と、出力端にそれぞれ配置される。そして、このスイッチ１２、１３はプログラム可能論理回路１１にパケットを送る第１のモードと、前記プログラム可能論理回路１１を経由せずにバイパスする第２のモードとを切り替え可能に構成される。コンピュータ２０は、プログラム可能論理回路１１に代わり、パケットの処理を実行可能なアプリケーションプログラムを実行可能なプロセッサが搭載されている。そして、コンピュータ側インタフェース（ＩＦ）１４は、コンピュータ２０に、パケットを送信可能となっている。スイッチ制御回路１５は、プログラム可能論理回路１１の前記回路情報の書き換えの際に、１対のスイッチ１２、１３を第２のモードに切替可能となっている。上記構成において、ネットワークインタフェースカード１０は、前記回路情報の書き換え時に、前記プログラム可能論理回路１１に代わって、前記コンピュータによりパケットの処理を実行する。
　例えば、通常の動作時、図２に示すように、１対のスイッチ１２、１３は、プログラム可能論理回路１１にパケットを送る第１のモードに設定されている。これにより、上述したＳＮＩＣと同様に、ソフトウェアボトルネックが解消し、性能向上を見込むことができるようになっている。
　一方、プログラム可能論理回路１１の前記回路情報の書き換えの際、１対のスイッチ１２、１３は、図３に示すように、第２のモードに切り替えられる。そして、プログラム可能論理回路１１の前記回路情報の書き換えの間、前記プログラム可能論理回路１１に代わって、前記コンピュータによりパケットを処理させる。従って、ユーザに対するサービスを停止させずに、プログラム可能論理回路１１の回路情報の書き換えを実施することが可能となっている。
［第１の実施形態］
　続いて、本発明の第１の実施形態について図面を参照して詳細に説明する。図４は、本発明の第１の実施形態の構成を示す図である。図４を参照すると、ＳＮＩＣ１００を搭載したＩＡサーバ２００と、そのＩＡサーバ２００上で動作するプログラム群（ＡＰＬ／ＯＳ）２１０の詳細構成が示されている。なお、ＩＡサーバ２００は、Ｉｎｔｅｌ　Ａｒｃｈｉｔｅｃｔｕｒｅサーバの略である。また、ＡＰＬ／ＯＳは、それぞれ、Ａｐｐｌｉｃａｔｉｏｎ、Ｏｐｅｒａｔｉｎｇ　Ｓｙｓｔｅｍの略である。
　図４のＡＰＰ２０１は、ＳＮＩＣ１００を用いてネットワーク側と授受するパケットを処理するパケット処理プログラム本体を示す。ＡＰＰ２０１は、ＮＩＣ　Ｄｒｉｖｅｒ２０３を使用してＳＮＩＣ１００でパケット受送信を行う。また、ＡＰＰ２０１は、ＦＰＧＡ　Ｄｒｉｖｅｒ２０４経由で、ＦＰＧＡ１１１の回路情報を制御し、また管理可能となっている。
　ＡＰＰ２０１は、ＦＰＧＡ　Ｄｒｉｖｅｒ２０４経由で、Ｓ－ＳＷ１１２、Ｎ－ＳＷ１１３に対し、動作モードの切り替えや、例外パケット（後述）を特定するためのルールを指示する。また、ＡＰＰ２０１は、Ａｌｔ－ＳＩＭ２０２の起動、停止を管理する。具体的には、ＡＰＰ２０１は、ＦＰＧＡ１１１の更新開始前に、Ａｌｔ－ＳＩＭ２０２を起動し、ＦＰＧＡ１１１に代わって、Ａｌｔ－ＳＩＭ２０２を使用して一連のパケット処理を実行できるように制御する。また、ＡＰＰ２０１は、ＦＰＧＡ１１１の起動通知を受けて、Ａｌｔ－ＳＩＭ２０２が不要になればＡｌｔ－ＳＩＭ２０２を停止する。
　また、ＡＰＰ２０１は、Ａｌｔ－ＳＩＭ２０２とＦＰＧＡ１１１間で、ＦＰＧＡ１１１のパケットカウント情報等のメモリ内容を同期するメモリ同期を補助する機能を担う。このメモリ同期は、例えば、ＯＳ上にＦＰＧＡ１１１との同期用メモリ空間を用意しておき、ＦＰＧＡ１１１内のｍｏｄｕｌｅｓ１２０（後述）との定期的なパケット授受により、ＤＲＡＭ１１８の情報を同期する方法を採ることができる。また、ＡＰＰ２０１は、ＦＰＧＡ１１１の更新開始前に、メモリ同期を完了させるべく、Ａｌｔ－ＳＩＭ２０２へ、前記ＯＳ内に用意した同期済みのメモリ領域（空間）を渡す機能を具備する。また、ＡＰＰ２０１は、ＦＰＧＡ１１１へ処理を切り替える前に、Ａｌｔ－ＳＩＭ２０２とＦＰＧＡ１１１間のメモリ同期を行う。このときのｍｏｄｕｌｅｓ１２０（後述）とのメモリ同期用のパケットを例外パケットという。例外パケットの具体例については後に詳述する。
　ＮＩＣ　Ｄｒｉｖｅｒ２０３は、ＳＮＩＣ１００のパケット送受信を制御するドライバである。
　ＦＰＧＡ　Ｄｒｉｖｅｒ２０４は、ＳＮＩＣ１００内のＦＰＧＡ１１１を制御するためのドライバである。ＦＰＧＡの回路情報の更新等は、このドライバを使って実行することができる。また、ＦＰＧＡ　Ｄｒｉｖｅｒ２０４は、ＦＰＧＡ１１１の起動完了等をＡＰＰ２０１に通知する。
　ＣＰＵ／ＲＡＭ２０５は、ＩＡサーバ２００に代表されるコンピュータを構成する一般的な物理部品群を示している（図１０参照）。なお、ＣＰＵは、Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔの略であり、ＲＡＭは、Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙの略である。
　続いて、ＳＮＩＣ１００の構成について説明する。図４を参照すると、ＦＰＧＡ１１１と、Ｓ－ＳＷ１１２と、Ｎ－ＳＷ１１３と、Ｅｔｈｅｒ　Ｎｅｔｗｏｒｋ　Ｃｏｎｔｒｏｌｌｅｒ１１４と、ＰＣＩＥ　Ｃｏｎｔｒｏｌｌｅｒ１１５と、ＱＳＦＰ１１７、ＦＬＡＳＨ１１９とを備えた構成が示されている。
　ＦＰＧＡ１１１は、任意の回路情報に書き換え可能な領域（Ｗｒｉｔａｂｌｅ　ＦＰＧＡ）１１６と、恒久的な回路とで構成されて、回路情報によって定義された処理ロジックに従って入力されたパケットを処理する。また、ＦＰＧＡは、起動時に、ＦＬＡＳＨ１１９から回路情報をロードして、書き換え可能領域（Ｗｒｉｔａｂｌｅ　ＦＰＧＡ）１１６に回路情報を書き込む。図４において、この回路情報はｍｏｄｕｌｅｓ１２０として示されている。ＦＰＧＡ１１１は、ＦＬＡＳＨ１１９、ＰＣＩＥ　Ｃｏｎｔｒｏｌｌｅｒ１１５、ＤＲＡＭ１１８との専用インタフェースを持っている。図４において、これらはそれぞれＦＬＡＳＨ－ＩＦ、ＰＣＩＥ－ＩＦ、ＲＡＭ－ＩＦで示されている。
　Ｅｔｈｅｒ　Ｎｅｔｗｏｒｋ　Ｃｏｎｔｒｏｌｌｅｒ１１４は、ＳＮＩＣ１００内の低レイヤのネットワーク処理を行う専用ハードウェアチップである。Ｅｔｈｅｒ　Ｎｅｔｗｏｒｋ　Ｃｏｎｔｒｏｌｌｅｒ１１４が、上記したＯＳや各種ドライバとのインタフェースを提供する。従って、Ｅｔｈｅｒ　Ｎｅｔｗｏｒｋ　Ｃｏｎｔｒｏｌｌｅｒ１１４が、上記したコンピュータ側インタフェース（ＩＦ）１４としての機能を担うことになる。
　ＰＣＩＥ　Ｃｏｎｔｒｏｌｌｅｒ１１５は、ＦＰＧＡ１１１を制御するためのハードウェアモジュールである。具体的には、ＰＣＩＥ　Ｃｏｎｔｒｏｌｌｅｒ１１５は、ＦＰＧＡ　Ｄｒｉｖｅｒからの制御に従い、ＦＰＧＡ１１１に対し、ＦＰＧＡ１１１の再起動やその回路情報の更新を命令する。また、ＰＣＩＥ　Ｃｏｎｔｒｏｌｌｅｒ１１５は、ＦＰＧＡ　Ｄｒｉｖｅｒ経由でＡＰＰ２０１側に、ＦＰＧＡ１１１の状態を通知する。また、ＰＣＩＥ　Ｃｏｎｔｒｏｌｌｅｒ１１５は、ＡＰＰ２０１からの指示に従い、Ｓ－ＳＷ１１２、Ｎ－ＳＷ１１３を切り替えるスイッチ制御回路（スイッチ制御回路１５参照）としても機能する。
　ＦＬＡＳＨ１１９は、不揮発性のフラッシュメモリで構成され、ＦＰＧＡ１１１の回路情報を保持する。ＦＬＡＳＨ１１９の書き換えは、外部記憶媒体等から、ＣＰＵ上のＯＳもしくはＮＩＣ　Ｄｒｉｖｅｒ２０３を経由してＦＬＡＳＨ１１９に書き出すことで実施できる。
　ＤＲＡＭ１１８は、ＳＮＩＣ１００内に具備されているＤｙｎａｍｉｃＲＡＭである。ＤＲＡＭ１１８は、一般的に揮発性であり、ＦＰＧＡ１１１内のｍｏｄｕｌｅｓ１２０が処理の一時的な情報を記憶するために使用される。
　ｍｏｄｕｌｅｓ１２０は、ＦＰＧＡ１１１の書き変え可能領域（Ｗｒｉｔａｂｌｅ　ＦＰＧＡ）１１６に書き込まれた処理ロジックである。このｍｏｄｕｌｅｓ１２０は、ＡＰＰ２０１の処理の一部のオフロード先として機能することで、システム全体のソフトウェアボトルネックが解消される。さらに、ｍｏｄｕｌｅｓ１２０は、ＤＲＡＭの情報をパケット化して、ＡＰＰ２０１とのパケット授受により、ＡＰＰ２０１経由でＡｌｔ－ＳＩＭ２０２とメモリ同期する機構を持つ。
　ＱＳＦＰ１１７は、ＳＮＩＣ１００のパケット入力用のインタフェースである。このＱＳＦＰ１１７は、ケーブルの結線ポイントになる。なお、ＱＳＦＰは、Ｑｕａｄ　Ｓｍａｌｌ　Ｆｏｒｍ－ｆａｃｔｏｒ　Ｐｌｕｇｇａｂｌｅの略であり、トランシーバの規格である。
　続いて、上記したＦＰＧＡ１１１の回路情報の更新中に、パケット処理を継続させるための構成について説明する。
　Ｓ－ＳＷ１１２は、ＳＮＩＣ１００のＱＳＦＰ１１７経由で外部から受信したパケット（上りパケット）をＦＰＧＡ１１１へ転送するか、もしくはＦＰＧＡ１１１を経由しないでＮ－ＳＷ１１３に転送するかを判断、実行するモジュールである。また、Ｓ－ＳＷ１１２は、ＱＳＦＰ１１７を介して、Ｎ－ＳＷ１１３もしくは、ＦＰＧＡ１１１から受信したパケット（下りパケット）をＳＮＩＣ外へ転送する機能を具備する。
　Ｓ－ＳＷ１１２には、下記の２種類の動作モードがあり、ＡＰＰ２０１により、ＰＣＩＥ　Ｃｏｎｔｒｏｌｌｅｒ１１５経由で動作モードを切り替えられる。
Ａ）ＦＰＧＡ経由モード（第１のモードに相当）：
　Ｓ－ＳＷ１１２は、上りパケットをＦＰＧＡ１１１へ転送する。
Ｂ）バイパスモード（第２のモードに相当）：
　Ｓ－ＳＷ１１２は、上りパケットのうち例外パケット以外をすべてＮ－ＳＷ１１３へ転送し、例外パケットをＦＰＧＡ１１１へ転送する。ここで、例外パケットとは、ＰＣＩＥ　Ｃｏｎｔｒｏｌｌｅｒ１１５経由でＡＰＰ２０１より指示されたルールにマッチしたパケットを指す。例えば、例外パケットとして、特定のＶＬＡＮのＩＤ（ＶＩＤ）や、特定ＭＡＣアドレス等を持つパケットを指定することができ、該当するパケットをＦＰＧＡ１１１に送ることができる。本実施形態では、この例外パケットをメモリ同期に用いている。その詳細は後述する。
　Ｎ－ＳＷ１１３は、Ｅｔｈｅｒ　Ｎｅｔｗｏｒｋ　Ｃｏｎｔｒｏｌｌｅｒ１１４から受信したパケット（下りパケット）をＦＰＧＡ１１１へ転送するか、もしくはＦＰＧＡ１１１を経由しないでＳ－ＳＷ１１２に転送するかを判断、実行するモジュールである。また、Ｎ－ＳＷ１１３は、ＳＮＩＣ１００のＦＰＧＡ１１１もしくはＳ－ＳＷ１１２から受信したパケット（上りパケット）を、Ｅｔｈｅｒ　Ｎｅｔｗｏｒｋ　Ｃｏｎｔｒｏｌｌｅｒ１１４へ転送する機能を具備する。
　Ｎ－ＳＷ１１３には、下記の２種類の動作モードがあり、Ｓ－ＳＷ１１２と同様に、ＡＰＰ２０１により、ＰＣＩＥ　Ｃｏｎｔｒｏｌｌｅｒ１１５経由で動作モードを切り替えられる。
Ａ）ＦＰＧＡ経由モード（第１のモードに相当）：
　Ｎ－ＳＷ１１３は、下りパケットをＦＰＧＡへ転送する。
Ｂ）バイパスモード（第２のモードに相当）：
　Ｎ－ＳＷ１１３は、下りパケットのうち例外パケット以外をすべてＳ－ＳＷ１１２へ転送し、例外パケットをＦＰＧＡ１１１へ転送する。ここで、例外パケットとは、ＰＣＩＥ　Ｃｏｎｔｒｏｌｌｅｒ１１５経由でＡＰＰ２０１より指示されたルールにマッチしたパケットを指す。例えば、例外パケットとして、特定のＶＬＡＮのＩＤ（ＶＩＤ）や、特定ＭＡＣアドレス等を持つパケットを指定することができ、該当するパケットをＦＰＧＡ１１１に送ることができる。
　Ａｌｔ－ＳＩＭ２０２は、ＦＰＧＡ１１１内のｍｏｄｕｌｅｓ１２０と同等の処理を行う代替モジュール（コンピュータプログラム）である。ＦＰＧＡ１１１内のｍｏｄｕｌｅｓ１２０が動作できないときに、切り替えて利用できる。ただし、Ａｌｔ－ＳＩＭ２０２の処理性能は、ＦＰＧＡ１１１のＡｌｔ－ＳＩＭ２０２より低いものであってもよい。
　続いて、本実施形態の動作について図面を参照して詳細に説明する。図５は、本発明の第１の実施形態の動作を表したフローチャートである。図５を参照すると、まず、ＡＰＰ２０１は、ＦＰＧＡ１１１の回路を更新するため、Ａｌｔ－ＳＩＭ２０２を起動する（ステップＳ００１）。
　次に、ＡＰＰ２０１は、ＦＰＧＡ１１１とのメモリ同期を行う（ステップＳ００２）。このメモリ同期は、最後の同期からの差分を反映することで実施できる。
　次に、ＡＰＰ２０１は、Ａｌｔ－ＳＩＭ２０２の起動を確認後、Ａｌｔ－ＳＩＭ２０２に、ＦＰＧＡ１１１との同期済のメモリ領域を渡す（ステップＳ００３）。以降、Ａｌｔ－ＳＩＭ２０２はｍｏｄｕｌｅｓ１２０と同等の処理を実行できる状態になる。
　次に、ＡＰＰ２０１は、ＦＰＧＡ　Ｄｒｉｖｅｒ２０４経由でＮ－ＳＷ１１３及びＳ－ＳＷ１１２をバイパスモードに切り替える（ステップＳ００４）。このとき、メモリ同期用のパケットを通すために、ＡＰＰ２０１は、Ｎ－ＳＷ１１３及びＳ－ＳＷ１１２に対し、メモリ同期用の例外パケットを特定するためのルールを指定する。
　次に、ＡＰＰ２０１は、ＮＩＣ　Ｄｒｉｖｅｒ２０３から受信したパケットをＡｌｔ－ＳＩＭ２０２を用いてパケット処理するように動作を切り変える（ステップＳ００５）。具体的には、ＮＩＣ　Ｄｒｉｖｅｒ２０３から受信したパケットをＡｌｔ－ＳＩＭ２０２に渡し、Ａｌｔ－ＳＩＭ２０２から出力されたパケットをＮ－ＳＷ１１３側に送る処理を行う。
　次に、ＡＰＰ２０１は、ＦＰＧＡ　Ｄｒｉｖｅｒ２０４に対し、ＦＰＧＡ１１１の更新を指示する（ステップＳ００６）。以降、ＦＰＧＡ１１１側で回路情報の更新が行われる。
　図６は、本実施形態におけるＦＰＧＡ１１１の更新処理の詳細を表したフローチャートである。ＦＰＧＡ　Ｄｒｉｖｅｒ２０４は、ＡＰＰ２０１からＦＰＧＡ１１１の更新指示を受信すると（ステップＳ１０１）、新しい回路情報をダウンロードし、ＦＬＡＳＨ１１９に配置する（ステップＳ１０２）。
　次に、ＦＰＧＡ　Ｄｒｉｖｅｒ２０４は、ＦＰＧＡ１１１に再起動を指示する（ステップＳ１０３）。
　次に、ＦＰＧＡ１１１は再起動し、ＦＬＡＳＨ１１９から新しい回路情報をロードする（ステップＳ１０４）。
　以降、ＦＰＧＡ１１１は、新しい回路情報にて動作を開始する（ステップＳ１０５）。ＦＰＧＡ　Ｄｒｉｖｅｒ２０４は、ＦＰＧＡ１１１の起動完了をＡＰＰ２０１に通知する（ステップＳ１０６）。
　再度、図５を参照して、上記ＦＰＧＡ１１１の起動完了後の動作を説明する。ＡＰＰ２０１は、前記ＦＰＧＡ１１１の起動完了通知を受け取ると（ステップＳ００８）、Ａｌｔ－ＳＩＭ２０２とＦＰＧＡ１１１間のメモリ同期を行う（ステップＳ００９）。
　メモリ同期の完了後、ＡＰＰ２０１は、ＦＰＧＡ　Ｄｒｉｖｅｒ２０４に対し、Ｓ－ＳＷ１１２及びＮ－ＳＷ１１３をＦＰＧＡモードに切り替えるよう指示する（ステップＳ０１０）。
　最後に、ＡＰＰ２０１は、Ａｌｔ－ＳＩＭ２０２を停止する（ステップＳ０１１）。
　以上説明したとおり、本実施形態によれば、ＦＰＧＡ１１１の回路情報の更新中もＳ－ＳＷ１１２、Ｎ－ＳＷ１１３にパケットの転送を継続させ、代替モジュールにてパケットの処理を行わせ、サービスを継続することができる。具体的には、上記図６に示したＦＰＧＡ１１１更新時においても、代替モジュールとして、Ａｌｔ－ＳＩＭ２０２が処理を続けることで、サービスの完全停止を防ぐことができる。また、上記した説明からも明らかなように、本実施形態は、背景技術に記載した特許文献記載の手法との対比においても、ＦＰＧＡ１１１の書き変え可能な領域１１６を十分に利用できるという利点がある。
　なお、上記した実施形態では、メモリ同期のために、Ｓ－ＳＷ１１２、Ｎ－ＳＷ１１３のバイパスモードで例外パケットの設定を行っているが、ＳＮＩＣ１００とＡＰＰ２０１との間には仮想スイッチが介在する場合も想定される。この場合、仮想スイッチにも例外パケットが通るように適切な設定を行えばよい。例えば、仮想スイッチを制御するＳＤＮ（Ｓｏｆｔｗａｒｅ　Ｄｅｆｉｎｅｄ　Ｎｅｔｗｏｒｋ）コントローラに適切な指示を出せばよい。この場合においても、メモリ同期用のパケットを他のパケットとは独立するように扱うことで、メモリの同期を実施することができる。
［第２の実施形態］
　続いて、メモリ同期を行う構成に変更を加えた本発明の第２の実施形態について図面を参照して詳細に説明する。図７は、本発明の第２の実施形態の構成を示す図である。図４に示した第１の実施形態との相違点は、ＤＲＡＭ１１８とＦＰＧＡ１１１との間にＤ－ＣＴＲＬ１２１というモジュールが追加されている点である。また、これに伴い、ＰＣＩＥ　Ｃｏｎｔｒｏｌｌｅｒ１１５ａと、ＡＰＰ２０１ａに変更が加えられている。その他の構成は、基本的に第１の実施形態と同様であるので、以下、その相違点を中心に説明する。
　本実施形態では、ＤＲＡＭ１１８が、ＦＰＧＡ１１１の再起動中でも通電しており、内部の記憶情報が消えない特性を利用する。すなわち、ＦＰＧＡ１１１の再起動中においてもＡｌｔ－ＳＩＭ２０２からＤＲＡＭ１１８を直接参照させることで、メモリ同期自体を省略可能としている。そして、ＦＰＧＡ１１１起動完了後は、ＤＲＡＭ１１８をＦＰＧＡに再アタッチしてやることで、ＦＰＧＡ１１１は処理を継続できる。
　Ｄ－ＣＴＲＬ１２１は、ＦＰＧＡ１１１又はＡｌｔ－ＳＩＭ２０２からＤＲＡＭ１１８へのアクセスを制御するモジュール（メモリ制御部）である。Ｄ－ＣＴＲＬ１２１は、ＰＣＩＥ　Ｃｏｎｔｒｏｌｌｅｒ１１５ａとも結線されている。Ｄ－ＣＴＲＬ１２１は、通常時においては、ＦＰＧＡ１１１からのアクセスのみを許容する。ＰＣＩＥ　Ｃｏｎｔｒｏｌｌｅｒ１１５ａからの指示があった場合、Ｄ－ＣＴＲＬ１２１は、Ａｌｔ－ＳＩＭ２０２に代表されるＯＳ上のアプリケーションに、ＤＲＡＭ１１８の一部もしくは全領域を割り当てる制御を行う。
　ＰＣＩＥ　Ｃｏｎｔｒｏｌｌｅｒ１１５ａは、ＦＰＧＡ１１１を制御するためのハードウェアモジュールである。具体的には、ＰＣＩＥ　Ｃｏｎｔｒｏｌｌｅｒ１１５ａは、ＦＰＧＡ　Ｄｒｉｖｅｒからの制御に従い、ＦＰＧＡ１１１に対し、ＦＰＧＡ１１１の再起動やその回路情報の更新を命令する。また、ＰＣＩＥ　Ｃｏｎｔｒｏｌｌｅｒ１１５ａは、ＦＰＧＡ　Ｄｒｉｖｅｒ経由でＡＰＰ２０１ａ側に、ＦＰＧＡ１１１の状態を通知する。また、ＰＣＩＥ　Ｃｏｎｔｒｏｌｌｅｒ１１５ａは、ＡＰＰ２０１ａからの指示に従い、Ｓ－ＳＷ１１２、Ｎ－ＳＷ１１３を切り替えるスイッチ制御回路（スイッチ制御回路１５参照）としても機能する。
　さらに、本実施形態のＰＣＩＥ　Ｃｏｎｔｒｏｌｌｅｒ１１５ａは、Ｄ－ＣＴＲＬ１２１に対して、ＤＲＡＭへのアクセス主体の切り替えを指示する。具体的には、ＰＣＩＥ　Ｃｏｎｔｒｏｌｌｅｒ１１５ａは、ＤＲＡＭ１１８にアクセスできる主体を、ＦＰＧＡ１１１からＡｌｔ－ＳＩＭ２０２に変更する。また、ＰＣＩＥ　Ｃｏｎｔｒｏｌｌｅｒ１１５ａは、ＤＲＡＭ１１８にアクセスできる主体を、Ａｌｔ－ＳＩＭ２０２からＦＰＧＡ１１１に変更する。
　ＡＰＰ２０１ａは、ＦＰＧＡ　Ｄｒｉｖｅｒ２０４経由で指示を出して、ＤＲＡＭ１１８のメモリ領域をアプリケーションから参照できる状態にする。これにより、Ａｌｔ－ＳＩＭ２０２が、ＤＲＡＭ１１８を直接参照できるようになる。また、ＡＰＰ２０１ａは、ＦＰＧＡ　Ｄｒｉｖｅｒ２０４経由で、ＤＲＡＭ１１８のメモリ領域をＦＰＧＡ１１１から参照できる状態に戻す処理を行う。
　続いて、本実施形態の動作について図面を参照して詳細に説明する。図８は、本発明の第２の実施形態の動作を表したフローチャートである。図８を参照すると、まず、ＡＰＰ２０１ａは、ＦＰＧＡ１１１の回路を更新するため、Ａｌｔ－ＳＩＭ２０２を起動する（ステップＳ２０１）。
　次に、ＡＰＰ２０１ａは、ＤＲＡＭ１１８のアクセス主体をアプリケーションに切り替える（ステップＳ２０２）。この指示は、ＦＰＧＡ　Ｄｒｉｖｅｒ２０４、ＰＣＩＥ　Ｃｏｎｔｒｏｌｌｅｒ１１５ａ及びＤ－ＣＴＲＬ１２１を経由して指示される。
　次に、ＡＰＰ２０１ａは、Ａｌｔ－ＳＩＭ２０２の起動を確認して、Ａｌｔ－ＳＩＭ２０２にＤＲＡＭ１１８のアクセス権を渡す（ステップＳ２０３）。以降、Ａｌｔ－ＳＩＭ２０２は、ｍｏｄｕｌｅｓ１２０と同等の処理を実行できる状態になる。
　次に、ＡＰＰ２０１ａは、ＦＰＧＡ　Ｄｒｉｖｅｒ２０４経由でＮ－ＳＷ１１３及びＳ－ＳＷ１１２をバイパスモードに切り替える（ステップＳ２０４）。
　次に、ＡＰＰ２０１ａは、ＮＩＣ　Ｄｒｉｖｅｒ２０３から受信したパケットをＡｌｔ－ＳＩＭ２０２を用いてパケット処理するように動作を切り変える（ステップＳ２０５）。具体的には、ＮＩＣ　Ｄｒｉｖｅｒ２０３から受信したパケットをＡｌｔ－ＳＩＭ２０２に渡し、Ａｌｔ－ＳＩＭ２０２から出力されたパケットをＮ－ＳＷ１１３側に送る処理を行う。
　次に、ＡＰＰ２０１ａは、ＦＰＧＡ　Ｄｒｉｖｅｒ２０４に対し、ＦＰＧＡ１１１の更新を指示する（ステップＳ２０６）。以降、ＦＰＧＡ１１１側で回路情報の更新が行われる。ＦＰＧＡ１１１側における回路情報の更新は、第１の実施形態と同様であるため、説明を省略する。
　ＡＰＰ２０１ａは、前記ＦＰＧＡ１１１の起動完了通知を受け取ると（ステップＳ２０８）、ＤＲＡＭ１１８のアクセス主体を、Ａｌｔ－ＳＩＭ２０２からＦＰＧＡ１１１に戻す（ステップＳ２０９）。これにより、以降、ＦＰＧＡ１１１はＤＲＡＭ１１８を参照できるようになる。
　その後、ＡＰＰ２０１ａは、ＦＰＧＡ　Ｄｒｉｖｅｒ２０４に対し、Ｓ－ＳＷ１１２及びＮ－ＳＷ１１３をＦＰＧＡモードに切り替えるよう指示する（ステップＳ２１０）。
　最後に、ＡＰＰ２０１ａは、Ａｌｔ－ＳＩＭ２０２を停止する（ステップＳ２１１）。
　以上、説明したように、第２の実施形態でも、ＦＰＧＡ１１１の回路情報の更新中もＳ－ＳＷ１１２、Ｎ－ＳＷ１１３にパケットの転送を継続させ、代替モジュールにてパケットの処理を行わせ、サービスを継続することができる。具体的には、上記図６に示したＦＰＧＡ１１１更新時においても、代替モジュールとして、Ａｌｔ－ＳＩＭ２０２が処理を続けることで、サービスの完全停止を防ぐことができる。さらに、第１の実施形態との対比においても、メモリ同期のための例外パケットの処理を省略できるという利点がある。
　以上、本発明の各実施形態を説明したが、本発明は、上記した実施形態に限定されるものではなく、本発明の基本的技術的思想を逸脱しない範囲で、更なる変形・置換・調整を加えることができる。例えば、各図面に示したネットワーク構成、各要素の構成、メッセージの表現形態は、本発明の理解を助けるための一例であり、これらの図面に示した構成に限定されるものではない。
　例えば、本発明は、ＮＩＣチップの機能もＦＰＧＡで実現したタイプのＳＮＩＣにも適用可能である。この場合、Ｓ－ＳＷ１１２ａ及びＮ－ＳＷ１１３ａは、図９に示すように、ＦＰＧＡ１１１内の書き換え可能領域（Ｗｒｉｔａｂｌｅ　ＦＰＧＡ）１１６の入出力端に配置されることになる（第３の実施形態）。
　また、上記した各実施形態のＦＰＧＡ１１１に実装する機能は、通信の暗号化や、パケットのオーダリング等の通信処理に限られない。例えば、下記のような、より上位レイヤの処理をＦＰＧＡ１１１に担わせることもできる。
（１）Ｗｅｂサービス
　本発明は、例えば、動的なＷｅｂコンテンツをＦＰＧＡ１１１上の回路で生成し、静的なコンテンツをＩＡサーバ２００側のＡＰＰ２０１で応答する形態のＷｅｂサービスを実現するＳＮＩＣにも適用可能である。　
　一般的に動的Ｗｅｂコンテンツ作成の方がＣＰＵのリソースを使用するため、ＦＰＧＡ１１１に動的なＷｅｂページを生成する回路を実装することで、レスポンスを早くすることが可能になり、ユーザエクスペリエンス向上を期待できる。
　例えば、動的Ｗｅｂページ作成は、外部のＤＢ（データベース）にアクセスしてユーザ登録情報（購入履歴など）を取得したり、外部サービスのＡＰＩ（Ａｐｐｌｉｃａｔｉｏｎ　Ｐｒｏｇｒａｍｍｉｎｇ　Ｉｎｔｅｒｆａｃｅ）を呼び出すことが行われる。このように動的なＷｅｂページの生成には、ネットワークを経由して他サービスを介することが多い。ＳＮＩＣ内のＦＰＧＡ１１１で、こうした機能を実装することで、さらなる性能向上を期待することができる。
　このとき、ＷｅｂサービスのセッションはＳＳＬ／ＴＬＳ等のセキュリティレイヤのコンテキスト情報だけではなく、ユーザセッションのコンテキストも管理している（例えば、ブラウザの戻るボタンを押しても、そのユーザセッションとして、ありえない画面遷移のため、Ｗｅｂサービスが以前と同じＷｅｂページを生成できないことがある）。なお、ＳＳＬ、ＴＬＳは、それぞれＳｅｃｕｒｅ　Ｓｏｃｋｅｔｓ　Ｌａｙｅｒ、Ｔｒａｎｓｐｏｒｔ　Ｌａｙｅｒ　Ｓｅｃｕｒｉｔｙの略である。
　本発明のＳＮＩＣの場合、これらのコンテキスト情報は、ＳＮＩＣ１００内のＤＲＡＭ１１８上で保持される。このコンテキスト情報を、代替動的Ｗｅｂページ生成を行う代替モジュール（上記Ａｌｔ－ＳＩＭ２０２相当）と同期するように構成することで、ＦＰＧＡ１１１内の回路更新時も、ユーザセッション断を避けることができることになる。また、これにより、ユーザとしても、Ｗｅｂサービスへ再ログインする煩わしさが無くなるという利点がある。
（２）画像認識アプリケーション
　運転支援サービスとして、車載のカメラで撮影した動画をモバイルエッジのデータセンターで解析処理して、危険物を認識し、近傍の自動車に通知するサービスが想定される。本発明は、このようなサービスを実現するＳＮＩＣにも適用可能である。
　この時、画像の解析処理をＦＰＧＡ１１１で実装することで性能（例えば、認識件数／秒）を向上することができる。この画像認識エンジンを向上するには日々アップデートが必要になるが、本発明を適用することで、サービスを止めずに、画像認識エンジンの更新を行うことが可能となる。なお、その際に、サービスの特性を考慮して、画像認識エンジンの更新タイミングを決定することも好ましい。例えば、自動車の場合、夜間のユーザ数（自動車数）が少ないという特性がある。これを利用して、性能の縮退が許容される夜間に、サービス断を避けつつ解析エンジンを更新することができる。
　また、上記した第１～第３の実施形態のＩＡサーバは、図１０のＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）９０１０、通信インタフェース９０２０、メモリ９０３０、補助記憶装置９０４０を備える構成に例示される。
　最後に、本発明の好ましい形態を要約する。
［第１の形態］
　（上記第１の視点によるネットワークインタフェースカード参照）
［第２の形態］
　上記したネットワークインタフェースカードの１対のスイッチは、
　前記第２のモードにおいて、前記プログラム可能論理回路に、前記コンピュータ側とのメモリ同期用のパケットを送るよう動作する構成を採ることができる。
［第３の形態］
　上記したネットワークインタフェースカードの１対のスイッチは、前記プログラム可能論理回路内部の可変領域の入力端と、出力端にそれぞれ配置されている構成を採ることができる。
［第４の形態］
　上記したネットワークインタフェースカードは、さらに、
　前記アプリケーションプログラム側から、プログラム可能論理回路が一時的に情報を記憶するために用いるメモリへのアクセスを許容するメモリ制御部を備える構成を採ることができる。
［第５の形態］
　上記したネットワークインタフェースカードの前記プログラム可能論理回路は、前記メモリ制御部から前記メモリの情報を引き継ぐことで、前記回路情報の書き換え後、前記コンピュータで実施させていた処理を引き継ぎ可能に構成されていることが好ましい。
［第６の形態］
　（上記第２の視点によるコンピュータ参照）
［第７の形態］
　（上記第３の視点による回路情報の書き換え方法参照）
［第８の形態］
　（上記第４の視点によるプログラム参照）
　なお、上記第６～第８の形態は、第１の形態と同様に、第２～第５の形態に展開することが可能である。
　なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の開示の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし選択（部分的削除を含む）が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。さらに、上記引用した文献の各開示事項は、必要に応じ、本発明の趣旨に則り、本発明の開示の一部として、その一部又は全部を、本書の記載事項と組み合わせて用いることも、本願の開示事項に含まれるものと、みなされる。
　１０　ネットワークインタフェースカード
　１１　プログラム可能論理回路
　１２、１３　スイッチ
　１４　コンピュータ側インタフェース（ＩＦ）
　１５　スイッチ制御回路
　２０　コンピュータ
　１００、１００ａ、１００ｂ　ＳＮＩＣ
　１１１　ＦＰＧＡ
　１１２、１１２ａ　Ｓ－ＳＷ
　１１３、１１３ａ　Ｎ－ＳＷ
　１１４　Ｅｔｈｅｒ　Ｎｅｔｗｏｒｋ　Ｃｏｎｔｒｏｌｌｅｒ
　１１５、１１５ａ　ＰＣＩＥ　Ｃｏｎｔｒｏｌｌｅｒ
　１１６　書き換え可能な領域（Ｗｒｉｔａｂｌｅ　ＦＰＧＡ）
　１１７　ＱＳＦＰ
　１１８　ＤＲＡＭ
　１１９　ＦＬＡＳＨ
　１２０　ｍｏｄｕｌｅｓ
　１２１　Ｄ－ＣＴＲＬ
　２００　ＩＡサーバ
　２０１、２０１ａ　ＡＰＰ
　２０２　Ａｌｔ－ＳＩＭ
　２０３　ＮＩＣ　Ｄｒｉｖｅｒ
　２０４　ＦＰＧＡ　Ｄｒｉｖｅｒ
　２０５　ＣＰＵ／ＲＡＭ
　２１０　プログラム群（ＡＰＬ／ＯＳ）
　９０００　コンピュータ
　９０１０　ＣＰＵ
　９０２０　通信インタフェース
　９０３０　メモリ
　９０４０　補助記憶装置

Claims (9)

  1. 　記録された回路情報に従って、入力されたパケットの処理を行うプログラム可能論理回路と、
    　前記プログラム可能論理回路の入力端と、出力端にそれぞれ配置され、前記プログラム可能論理回路にパケットを送る第１のモードと、前記プログラム可能論理回路を経由せずにバイパスする第２のモードとを切り替え可能な１対のスイッチと、
    　前記プログラム可能論理回路に代わり、パケットの処理を実行可能なアプリケーションプログラムを実行可能なプロセッサが搭載されたコンピュータに、前記パケットを送信するコンピュータ側インタフェースと、
    　前記プログラム可能論理回路の前記回路情報の書き換えの際に、前記１対のスイッチを第２のモードに切り替えるスイッチ制御回路と、を備え、
    　前記回路情報の書き換え時に、前記プログラム可能論理回路に代わって、前記コンピュータによりパケットの処理を実行可能に構成されているネットワークインタフェースカード。
  2. 　前記１対のスイッチは、
    　前記第２のモードにおいて、前記プログラム可能論理回路に、前記コンピュータ側とのメモリ同期用のパケットを送るよう動作する請求項１のネットワークインタフェースカード。
  3. 　前記１対のスイッチが、前記プログラム可能論理回路内部の可変領域の入力端と、出力端にそれぞれ配置されている請求項１又は２のネットワークインタフェースカード。　
  4. 　さらに、前記アプリケーションプログラム側から、プログラム可能論理回路が一時的に情報を記憶するために用いるメモリへのアクセスを許容するメモリ制御部を備える請求項１のネットワークインタフェースカード。
  5. 　前記プログラム可能論理回路は、前記メモリ制御部から前記メモリの情報を引き継ぐことで、前記回路情報の書き換え後、前記コンピュータで実施させていた処理を引き継ぎ可能に構成されている請求項４のネットワークインタフェースカード。
  6. 　記録された回路情報に従って入力されたパケットの処理を行うプログラム可能論理回路と、
    　前記プログラム可能論理回路の入力端と、出力端にそれぞれ配置され、前記プログラム可能論理回路にパケットを送る第１のモードと、前記プログラム可能論理回路を経由せずにバイパスする第２のモードとを切り替え可能な１対のスイッチと、
    　接続されたコンピュータに、前記パケットを送信するコンピュータ側インタフェースと、
    　前記プログラム可能論理回路の前記回路情報の書き換えの際に、前記１対のスイッチを第２のモードに切り替えるスイッチ制御回路と、を備え、
    　前記回路情報の書き換え時に、前記プログラム可能論理回路に代わって、前記コンピュータによりパケットの処理を実行可能に構成されているネットワークインタフェースカードを搭載したコンピュータ。
  7. 　前記第２のモードにおいて、前記プログラム可能論理回路に、メモリ同期用のパケットを送るよう動作する請求項６のコンピュータ。
  8. 　記録された回路情報に従って入力されたパケットの処理を行うプログラム可能論理回路と、
    　前記プログラム可能論理回路の入力端と、出力端にそれぞれ配置され、前記プログラム可能論理回路にパケットを送る第１のモードと、前記プログラム可能論理回路を経由せずにバイパスする第２のモードとを切り替え可能な１対のスイッチと、
    　前記プログラム可能論理回路に代わり、パケットの処理を実行可能なアプリケーションプログラムを実行可能なプロセッサが搭載されたコンピュータに、前記パケットを送信するコンピュータ側インタフェースと、
    　前記プログラム可能論理回路の前記回路情報の書き換えの際に、前記１対のスイッチを第２のモードに切り替えるスイッチ制御回路と、を備えたネットワークインタフェースカードの前記回路情報の書き換え方法であって、
    　前記プログラム可能論理回路に代わり、パケットの処理を実行可能なアプリケーションプログラムを起動し、
    　前記１対のスイッチを、前記第１のモードから前記第２のモードに切り替え、
    　前記回路情報を書き換えた後に、前記１対のスイッチを、前記第２のモードから前記第１のモードに切り替える、
    　回路情報の書き換え方法。
  9. 　記録された回路情報に従って入力されたパケットの処理を行うプログラム可能論理回路と、
    　前記プログラム可能論理回路の入力端と、出力端にそれぞれ配置され、前記プログラム可能論理回路にパケットを送る第１のモードと、前記プログラム可能論理回路を経由せずにバイパスする第２のモードとを切り替え可能な１対のスイッチと、
    　前記プログラム可能論理回路に代わり、パケットの処理を実行可能なアプリケーションプログラムを実行可能なプロセッサが搭載されたコンピュータに、前記パケットを送信するコンピュータ側インタフェースと、
    　前記プログラム可能論理回路の前記回路情報の書き換えの際に、前記１対のスイッチを第２のモードに切り替えるスイッチ制御回路と、を備えたネットワークインタフェースカードの前記回路情報の書き換えプログラムであって、
    　前記プログラム可能論理回路に代わり、パケットの処理を実行可能なアプリケーションプログラムを起動する処理と、
    　前記１対のスイッチを、前記第１のモードから前記第２のモードに切り替える処理と、
    　前記回路情報を書き換えた後に、前記１対のスイッチを、前記第２のモードから前記第１のモードに切り替える処理と、
    　を前記コンピュータに実行させるプログラム。
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