WO2020066148A1 - 記憶装置、Ｈｉｇｈ Ｄｉｍｅｎｓｉｏｎａｌ Ｇａｕｓｓｉａｎ Ｆｉｌｔｅｒｉｎｇ回路、Ｓｔｅｒｅｏ Ｄｅｐｔｈ計算回路、並びに情報処理装置 - Google Patents

記憶装置、Ｈｉｇｈ Ｄｉｍｅｎｓｉｏｎａｌ Ｇａｕｓｓｉａｎ Ｆｉｌｔｅｒｉｎｇ回路、Ｓｔｅｒｅｏ Ｄｅｐｔｈ計算回路、並びに情報処理装置 Download PDF

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和徳 安田
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    • H03H17/02—Frequency selective networks
    • H03H17/06—Non-recursive filters
    • H03H17/0607—Non-recursive filters comprising a ROM addressed by the input data signals

Definitions

  • the technology disclosed in the present specification relates to a storage device of an associative array system, a High Dimensional Gaussian Filtering circuit, a Stereo Depth calculation circuit, and an information processing device.
  • an associative array system in which a key (Key) and a value (Value) are managed in pairs is known (for example, see Patent Document 1).
  • the key corresponds to an address in an address space such as a memory
  • the value corresponds to data stored at the address.
  • a value is stored in an address corresponding to a hash value obtained by converting an original key using a hash function, in association with the original key. Long Bit Addresses Addresses are compressed into short bit length hash values. Therefore, the associative array is considered to be effective in securing an address space that becomes very large if handled simply.
  • Open addressing Open @ Addressing
  • chaining Chaining
  • the open address method is a method of searching for another free address when a collision occurs.
  • the chaining method is a method of connecting keys that have caused a collision with a pointer.
  • the purpose of the technology disclosed in this specification is to provide a storage device of an associative array system, a High Dimensional Gaussian Filtering circuit, a Stereo Depth calculation circuit, and an information processing device.
  • a first aspect of the technology disclosed in the present specification is as follows.
  • a first memory a second memory for storing a value, and a third memory;
  • the first memory stores a key value and an address of a second memory in which a value corresponding to the key value is stored,
  • the third memory stores an address of a first memory storing a key corresponding to a value stored in the second memory, It is an associative array type storage device.
  • the first memory further stores a flag indicating whether a key value has been registered.
  • the storage device calculates an address of the first memory for storing the key value by a hash function from the key value, and stores the key value based on the open address method at the time of collision. Calculate the address of the first memory.
  • a second aspect of the technology disclosed in this specification is a High Dimensional Gaussian Filtering (HDGF) circuit configured to store a calculated value using the storage device according to the first aspect.
  • HDGF High Dimensional Gaussian Filtering
  • a third aspect of the technology disclosed in this specification is a Stereo @ Depth calculation circuit that performs a Depth calculation using the HDGF circuit according to the second aspect.
  • a fourth aspect of the technology disclosed in this specification is an information processing device that stores data by an associative array method using the storage device according to the first aspect.
  • an associative array type storage device capable of storing a large value at low cost, a High Dimensional Gaussian Filtering circuit, a Stereo Depth calculation circuit, and an information processing device. Can be.
  • FIG. 1 is a diagram illustrating an example of a hardware configuration of a storage device 100 of an associative array system.
  • FIG. 2 is a flowchart illustrating a processing procedure for initializing the storage device 100.
  • FIG. 3 is a flowchart illustrating a processing procedure for performing a key search in the storage device 100.
  • FIG. 4 is a flowchart illustrating a processing procedure for performing value reading by key search in the storage device 100.
  • FIG. 5 is a flowchart illustrating a processing procedure for performing value writing by key search in the storage device 100.
  • FIG. 6 is a flowchart showing a processing procedure for newly writing a key and a value in the storage device 100.
  • FIG. 1 is a diagram illustrating an example of a hardware configuration of a storage device 100 of an associative array system.
  • FIG. 2 is a flowchart illustrating a processing procedure for initializing the storage device 100.
  • FIG. 3 is a flowchart illustrating a processing procedure for performing a
  • FIG. 7 is a flowchart showing a processing procedure for sequentially reading all keys and values in the storage device 100.
  • FIG. 8 is a flowchart showing a processing procedure for sequentially reading all keys and values and updating values in the storage device 100.
  • FIG. 9 is a diagram showing an example of a pipeline circuit in which a processing procedure at the time of key search is implemented using a clocked SRAM.
  • FIG. 10 is a diagram showing a timing chart of the pipeline circuit shown in FIG.
  • HDGF High Dimensional Gaussian Filtering
  • image processing using High Dimensional Gaussian Filtering (HDGF) technology requires a very large amount of computation and a large address space.
  • HDGF technology for example, noise removal of a two-dimensional image or a three-dimensional CT (Computed Tomography) image, area division by Semantic Segmentation, and the like can be smoothly performed.
  • CT Computer Tomography
  • the HDGF technology for example, when a two-dimensional image is input, it is possible to handle pixel values not only as pixel values, but also as coordinate values or 5- or 6-dimensional values including separately calculated values. Is a necessary factor.
  • HDGF does not require order management.
  • the similarity cost (Cost) when the left-eye image and the right-eye image are shifted by the disparity value (Disparity) is calculated for a plurality of Disparity candidates.
  • a plurality of values are calculated for one pixel value of the left-eye image or the right-eye image.
  • the calculated value for each pixel value will be referred to as (one-dimensional) Cost @ Vector.
  • the entire Cost has a three-dimensional data structure. This is generally called Cost @ Volume.
  • the Cost size is a float type (4 bytes)
  • the capacity of the Cost Volume is 117 megabytes, which is a general size. Is a capacity to be stored in a DRAM (Dynamic RAM) instead of an SRAM (Static Random Access Memory).
  • ⁇ Cost ⁇ Volume has various features depending on the features of the subject, such as the presence or absence of a pattern in the original image.
  • An algorithm for selecting an optimal disparity from a plurality of disparity candidates has been continuously studied, and a number of schemes such as SGM (Semi Global Matching) have been proposed.
  • Cost Volume having a large size is recorded in the value data of the associative array.
  • As described above if a large address space after hashing is secured to suppress collision due to hashing, hardware cost increases.
  • the associative array when values are managed in pairs with keys, there is a problem in that the memory capacity for values increases as the address space increases, resulting in extremely high hardware costs.
  • the associative array method that can efficiently store large value data and reduce the hardware cost as a whole while increasing the address space to suppress collision due to hashing Is proposed below.
  • the storage device can efficiently store large value data while increasing the address space in order to suppress collision due to hashing, and can reduce hardware costs as a whole.
  • FIG. 1 shows a hardware configuration example of an associative array storage device 100 according to the present embodiment.
  • the storage device 100 includes a first memory 101, a second memory 102, and a third memory 103, and is configured to store a key value and a value in association with each other.
  • the first memory 101 includes a key area 111 for storing a key value, and a pointer (Ptr) area 112 for storing a storage location of a value corresponding to the key value.
  • the key value is stored at the address on the first memory 101 indicated by the hash value obtained by converting the key value by the hash function.
  • the value corresponding to the key value is stored in the second memory 102 separately from the key value.
  • an address on the second memory 102 in which a value corresponding to the key value of the same address in the key area 111 is stored.
  • ⁇ 1 is stored in the unused address pointer area 112 on the first memory 101, indicating that no valid key value exists at the address in the key area 111. Therefore, the pointer area 112 also functions as a “flag” indicating whether each address of the first memory 101 is unused. It is assumed that the first memory 101 is configured by an SRAM.
  • the second memory 102 includes a value area 121 for storing a value.
  • the value corresponding to the key value stored at each address of the key area 111 of the first memory 101 is stored in the address of the second memory 102 (or the value area 121) stored at the same address of the pointer area 112. Each is stored.
  • the second memory 102 since the operation of individually erasing data from the database is not used, the second memory 102 is used sequentially from address 0 in the order of registration. Therefore, there is a feature that the addresses up to the (used number-1) address of the second memory 102 are used, and all addresses subsequent to the last address of the used portion are unused portions.
  • the second memory 102 is constituted by a DRAM. Therefore, when the storage device 100 of the associative array system is used for the calculation procedure of Cost @ Volume to which HDGF described in the above section B is applied, large-capacity Cost @ Volume is converted to a DRAM having a low unit price per capacity. There is an advantage that it can be stored.
  • the third memory 103 includes a reverse pointer (Rev) area 131. At each address of the reverse pointer area 131, an address on the first memory 101 in which a key corresponding to the value stored at the same address in the second memory 102 (or the value area 121) is stored, that is, a reverse pointer. Each is stored.
  • Rev reverse pointer
  • the third memory 103 is also used sequentially from address 0 in the order of registration, like the second memory 102. Therefore, the addresses up to the (used number-1) address of the third memory 103 are used, and all the addresses subsequent to the last address of the used portion are unused portions.
  • the third memory 103 is assumed to be constituted by an SRAM.
  • the mapping unit 104 has a function of mapping a key space having a large space to an address of the space of the first memory 101. Specifically, the mapping unit 104 calculates the address (candidate address) of the first memory 101 from the key value inquired using a general hash function. That is, the hash value calculated from the key value by the hash function becomes the address where the key value is stored on the first memory 101.
  • the write pointer (WPT) 105 indicates an address at which a value is to be written to the second memory 102 next.
  • the write pointer 105 also indicates how many second memories 102 and third memories 103 are used. In this embodiment, since the operation of individually erasing data from the database is not used, the write pointer 105 must sequentially point to the address to be written next to the value area 121 of the second memory 102 from the top address. become.
  • a read pointer (RPT) 106 indicates an address at which value is read from the second memory 102.
  • the read pointer 106 is used when all the key values and values are sequentially read. The details of the procedure of the sequential full reading will be described later.
  • the write pointer 105 and the read pointer 106 may be arranged in an SRAM such as the first memory 101.
  • the key and the value are written to the storage device 100 in the initial state in the order of Key [1], Key [2], Key [3], Key [4], and Key [5].
  • the unused state of the key area 111, the value area 121, and the reverse pointer area 131 is shown by hatching in a shaded state.
  • the mapping unit 104 calculates the hash value “5” of Key [1] as a candidate address using a hash function. Since the address 5 of the key area 111 of the first memory 101 is unused, Key [1] is stored, and the value Value [1] of Key [1] is stored at address 0 of the value area 121 of the second memory 102. Is stored. Further, at the address 5 of the pointer area 112 of the first memory 101, an address “0” storing Value [1] in the value area 121 is stored, and the address 0 of the reverse pointer area 131 of the third memory 103 is stored. The address “5” on the first memory 101 in which Key [1] corresponding to Value [1] is stored.
  • the mapping unit 104 calculates the hash value “3” of Key [2] as a candidate address. Since the address 3 of the key area 111 is not used, Key [2] is not used.
  • the value [2] of Key [2] is stored at address 1 of the value area 121, and the address “1” storing Value [2] is stored at address 3 of the pointer area 112, and In the first address of the reverse pointer area 131, an address "3" on the first memory 101 in which Key [2] corresponding to Value [2] is stored.
  • FIG. Operation of Storage Device Here, a description will be given of a processing procedure for implementing an operation for realizing each function required for the associative array in the storage device 100 shown in FIG.
  • FIG. 2 shows a processing procedure for initializing the storage device 100 in the form of a flowchart.
  • step S201 The address is set to "-1" in all the pointer areas 112 of the first memory 101 (step S201), indicating that all the addresses of the first memory 101 are unused. Then, "0" is set to the write pointer 105 (step S202), indicating that the start address of the second memory 102 is the write position, and the initialization processing of the storage device 100 ends.
  • FIG. 3 shows a processing procedure for key search in the storage device 100 in the form of a flowchart.
  • a key value whose value is to be referred to is input to the mapping unit 104, and a candidate address of the first memory 101 is calculated using a general hash function (step S301).
  • step S302 a value is read from the candidate address in the pointer area 112 of the first memory 101 (step S302).
  • the pointer area 112 also serves as a “flag” indicating whether each address of the first memory 101 is unused or not, and ⁇ 1 is stored in the unused address pointer area 112 (as described above). ). Therefore, it is checked whether or not the value read from the candidate address in step S302 is -1 (step S303).
  • step S303 if the value read from the candidate address is ⁇ 1 (Yes in step S303), the candidate address is unused, and it can be seen that the value has not been registered for the key value. The process ends.
  • the key area 111 is searched for a key value to be searched and a hit address.
  • step S304 a value is read from the candidate address of the key area 111 in the first memory 101 (step S304). Then, it is checked whether or not the value read from the candidate address in the key area 111 of the first memory 101 matches the value input in step S301 as a key value whose value is to be referred to (step S305).
  • step S305 If the value read from the candidate address in the key area 111 matches the key value to be referred to (Yes in step S305), the key value is registered in the candidate address calculated from the key value by the hash function. This processing is terminated, and thus this processing is terminated.
  • step S305 If the value read from the candidate address in the key area 111 does not match the key value to be referred to (No in step S305), a collision by hash has occurred, and the collision is avoided by the open address method. Specifically, the candidate address calculated in step S301 is incremented by 1 to be a new candidate address (step S306).
  • step S307 it is checked whether or not the new candidate address has gone around the address of the first memory 101 (step S307). If the address has not been completed (No in step S307), the process returns to step S302 to check again whether a key value corresponding to the new candidate address is stored.
  • step S307 when the address of the first memory 101 has gone around (Yes in step S307), there is no address that hits the inquired key value, so that the value has not yet been registered for the key value. Since this is understood, the present process ends.
  • the mapping unit 104 uses the hash function to perform the Key [1]. Is calculated as a candidate address (step S301). Since the value read from the address 5 in the pointer area 112 of the first memory 101 is not ⁇ 1 (No in steps S302 and S303), the value is subsequently read from the address 5 in the key area 111 of the first memory 101. (Step S304), since the value matches the key value Key [1] being searched (Yes in Step S305), the result that the key value Key [1] being searched is registered is returned. Then, the present process ends. With respect to the key values Key [2], Key [3], and Key [4], it is possible to obtain the result that the key values have already been registered by the same processing flow.
  • the mapping unit 104 calculates the hash value “5” of Key [1] as a candidate address using a hash function (step S301). Since the value read from the address 5 in the pointer area 112 of the first memory 101 is not ⁇ 1 (No in step S302 and step S303), the value is subsequently read from the address 5 in the key area 111 of the first memory 101. (Step S304), the value does not match the key value Key [5] being searched (No in step S305). That is, since a collision occurs due to the hash, the collision is avoided by the open address method. Specifically, the candidate address is incremented by 1 to be an address 6 (step S306).
  • step S307 Since the address of the first memory 101 has not been completed yet (No in step S307), the process returns to step S302, and the search for the key value is repeated for address 6. Then, a value is read from the address 6 in the key area 111 (step S304), and since the value matches the key value Key [5] being searched (Yes in step S305), the key value Key [ 5] is registered, and the process ends.
  • the value read Figure 4 by the key search, in the memory device 100 shows a processing procedure for performing the value read by the key retrieval in the form of a flowchart.
  • a key value whose value is to be read is input to the mapping unit 104, and a candidate address of the first memory 101 is calculated using a general hash function (step S401).
  • step S402 a value is read from the candidate address in the pointer area 112 of the first memory 101 (step S402). Then, it is checked whether or not the value read from the candidate address in step S402 is -1, that is, whether or not the candidate address is unused (step S403).
  • step S403 if the value read from the candidate address is ⁇ 1 (Yes in step S403), the candidate address is unused, and it is known that the value has not been registered for the key value. This processing is terminated assuming that the value reading by the search has failed.
  • the key area 111 is searched for a key value to be searched and a hit address.
  • step S404 a value is read from the candidate address of the key area 111 of the first memory 101 (step S404). Next, it is checked whether or not the value read from the candidate address in the key area 111 of the first memory 101 matches the value input in step S401 as the key value whose value is to be read (step S405).
  • step S405 if the value read from the candidate address in the key area 111 matches the key value whose value is to be read (Yes in step S405), the key value is stored in the candidate address calculated from the key value by the hash function. You can see that it is registered. Therefore, the pointer value stored at the candidate address in the pointer area 112 of the first memory 101 is read. Then, the value is read from the address of the second memory 102 indicated by the pointer value (step S408), and this processing ends.
  • step S405 If the value read from the candidate address in the key area 111 does not match the key value from which the value is to be read (No in step S405), a collision by hash has occurred, and the collision is avoided by the open address method. I do. Specifically, the candidate address calculated in step S401 is incremented by 1 to be a new candidate address (step S406).
  • step S407 it is checked whether the new candidate address has gone around the address of the first memory 101 (step S407). If the address has not been completed (No in step S407), the process returns to step S402 to check again whether a key value corresponding to the new candidate address is stored.
  • step S407 when the address of the first memory 101 has completed one round (Yes in step S407), there is no address that hits the inquired key value, so that the value has not yet been registered for the key value. Therefore, it is determined that the value reading by the key search has failed, and the process ends.
  • the mapping unit 104 uses a hash function.
  • the hash value “5” of Key [1] is calculated as a candidate address (step S401). Since the value read from the address 5 of the pointer area 112 of the first memory 101 is not ⁇ 1 (No in step S402 and step S403), subsequently, the value is read from the address 5 of the key area 111 of the first memory 101.
  • step S404 Since the value matches the key value Key [1] being searched (Yes in step S405), the pointer value stored at address 5 of the pointer area 112 of the first memory 101 is changed (step S404).
  • the value Value [1] corresponding to Key [1] is read from the address 0 of the second memory 102 as shown (step S408), and this processing ends.
  • the value reading process by the same key search is performed, and the corresponding value Value [2], Value [3], and Value [4] are obtained. Reading can be performed.
  • the mapping unit 104 calculates a hash value “5” of Key [1] as a candidate address using a hash function (step S401). Since the value read from the address 5 of the pointer area 112 of the first memory 101 is not ⁇ 1 (No in step S402 and step S403), subsequently, the value is read from the address 5 of the key area 111 of the first memory 101. (Step S404), the value does not match the key value Key [5] being searched (No in step S405). That is, since a collision occurs due to the hash, the collision is avoided by the open address method.
  • the candidate address is incremented by 1 to be an address 6 (step S406). Since the address of the first memory 101 has not yet been completed (No in step S407), the process returns to step S402, and the search for the key value is repeated for address 6. Then, a value is read from the address 6 of the key area 111 (step S404), and since the value matches the key value Key [5] being searched (Yes in step S405), the pointer area 112 of the first memory 101 is read. The value Value [5] corresponding to Key [5] is read from the address 4 of the second memory 102 indicated by the pointer value stored in the address 6 (step S408), and the process ends.
  • FIG. 5 is a flowchart showing a processing procedure for writing a value by key search in the storage device 100.
  • a key value for which a value is to be written is input to the mapping unit 104, and a candidate address in the first memory 101 is calculated using a general hash function (step S501).
  • step S502 a value is read from the candidate address in the pointer area 112 of the first memory 101 (step S502). Then, it is checked whether or not the value read from the candidate address in step S502 is -1, that is, whether or not the candidate address is unused (step S503).
  • step S503 if the value read from the candidate address is ⁇ 1 (Yes in step S503), it is known that the candidate address is unused and no value has been registered for the key value. This processing is terminated assuming that the value writing by the search has failed.
  • the key area 111 is searched for a key value to be searched and a hit address.
  • a value is read from the candidate address of the key area 111 in the first memory 101 (step S504). Then, it is checked whether or not the value read from the candidate address in the key area 111 of the first memory 101 matches the value input in step S501 as the key value for writing the value (step S505).
  • step S505 if the value read from the candidate address in the key area 111 matches the key value for which the value is to be written (Yes in step S505), the key value is stored in the candidate address calculated from the key value by the hash function. You can see that it is registered. Therefore, the pointer value stored at the candidate address in the pointer area 112 of the first memory 101 is read. Then, the value is written to the address of the second memory 102 indicated by the pointer value (step S508), and the process ends.
  • step S505 If the value read from the candidate address in the key area 111 does not match the key value for which the value is to be read (No in step S505), a collision by hash has occurred, and the collision is avoided by the open address method. I do. More specifically, the candidate address calculated in step S501 is incremented by 1 to be a new candidate address (step S506).
  • step S507 it is checked whether or not the new candidate address has gone around the address of the first memory 101 (step S507). If the address has not been completed (No in step S507), the process returns to step S502 to check again whether a key value corresponding to the new candidate address is stored.
  • step S507 when the address of the first memory 101 has gone around (Yes in step S507), there is no address that hits the key value being queried, so that the value has not yet been registered for the key value. Therefore, this process is terminated assuming that the value writing by the key search has failed.
  • the mapping unit 104 uses a hash function.
  • the hash value “5” of Key [1] is calculated as a candidate address (step S501). Since the value read from the address 5 of the pointer area 112 of the first memory 101 is not ⁇ 1 (step S502, No of step S503), the value is subsequently read from the address 5 of the key area 111 of the first memory 101. Since the value matches the key value Key [1] being searched (Yes in step S505), the pointer value stored at address 5 in the pointer area 112 of the first memory 101 is changed (step S504).
  • the value Value [1] corresponding to Key [1] is written to the address 0 of the second memory 102 (step S508), and this processing ends.
  • the corresponding value Write [2], Value [3], and Value [4] are obtained by the same key search value write processing flow. Writing can be performed.
  • the mapping unit 104 calculates a hash value “5” of Key [5] as a candidate address using a hash function (step S501). Since the value read from the address 5 in the pointer area 112 of the first memory 101 is not ⁇ 1 (No in step S502 and step S503), subsequently, the value is read from the address 5 in the key area 111 of the first memory 101. (Step S504), the value does not match the key value Key [5] being searched (No in Step S505). That is, since a collision occurs due to the hash, the collision is avoided by the open address method.
  • the candidate address is incremented by 1 to be an address 6 (step S506). Since the address of the first memory 101 has not yet been completed (No in step S507), the process returns to step S502, and the search for the key value is repeated for address 6. Then, a value is read from the address 6 of the key area 111 (step S504), and since the value matches the key value Key [5] being searched (Yes in step S505), the pointer area 112 of the first memory 101 is read. The value Value [5] corresponding to Key [5] is written to the address 4 of the second memory 102 indicated by the pointer value stored at the address 6 (step S508), and the process ends.
  • the memory device 100 shows a processing procedure for performing a new write key and value in the form of a flowchart.
  • a key value to be registered is searched according to the processing procedure shown in FIG. 3 (step S601).
  • the registration of the key value and the value is determined to have failed, and this processing ends.
  • step S603 If the queried key value has not been registered in the storage device 100 yet (No in step S602), the key value to be registered is input to the mapping unit 104, and the first memory 101 is input using a general hash function. Is calculated (step S603).
  • step S604 a value is read from the candidate address in the pointer area 112 of the first memory 101 (step S604). Then, it is checked whether or not the value read from the candidate address in step S604 is -1, that is, whether or not the candidate address is unused (step S605).
  • step S605 if the value read from the candidate address is ⁇ 1, that is, if the candidate address is unused (Yes in step S605), the key value and the value are newly written to the unused address.
  • the address of the write pointer 105 is written to the candidate address of the pointer area 112 of the first memory 101 (step S606), and the key to be registered at the candidate address of the key area 111 is registered.
  • the value is written (step S607).
  • step S608 After newly writing the candidate address to the address indicated by the write pointer 105 in the reverse pointer area 131 of the third memory 103 (step S608), the write pointer 105 of the value area 121 of the second memory 102 becomes A new value is written to the address indicated (step S609).
  • step S610 the write pointer 105 is incremented by 1 (step S610) to point to the next address to be written. Then, it is determined that the new writing of the key and the value has succeeded, and this processing is ended.
  • step S611 a value is read from a candidate address in the key area 111 of the first memory 101 (step S611). Then, it is checked whether or not the value read from the candidate address in the key area 111 of the first memory 101 matches the key value to be registered (step S612).
  • step S612 if the value read from the candidate address in the key area 111 matches the key value to be registered (Yes in step S612), the key value is already registered in the candidate address calculated from the key value by the hash function. You can see that it is done. Accordingly, this processing is terminated assuming that the new writing of the key value and the value has failed.
  • step S613 If the value read from the candidate address in the key area 111 does not match the key value to be registered (No in step S612), a collision by hash has occurred, and the collision is avoided by the open address method. Specifically, the candidate address calculated in step S603 is incremented by 1 to be a new candidate address (step S613).
  • step S614 it is checked whether or not the new candidate address has gone around the address of the first memory 101 (step S614). If the address has not been completed (No in step S614), the process returns to step S604 to check again whether a new key value and value can be written to a new candidate address.
  • step S614 If the address of the first memory 101 has gone around (Yes in step S614), there is no address that hits the inquired key value, so that the value has not yet been registered for the key value. Therefore, this processing is terminated assuming that the new writing of the key value and the value has failed.
  • a new key and value are newly written in the order of Key [1], Key [2], Key [3], Key [4], and Key [5]. Is performed, for Key [1], Key [2], Key [3], and Key [4], a pointer area indicated by a hash value calculated from each key value by the mapping unit 104 using a hash function.
  • the value of each candidate address 112 is ⁇ 1, that is, none of the candidate addresses is unused.
  • step S605 writes the address of the write pointer 105 to the candidate address of the pointer area 112 (step S607), newly writes the key value to the candidate address of the key area 111 (step S608), A candidate address is written to the address of the reverse pointer area 131 indicated by the write pointer 105 (step S609), and a new value corresponding to each key value is written to the address of the value area 121 indicated by the write pointer 105 (step S610).
  • the candidate address of the pointer area 112 indicated by the hash value calculated from the key value Key [5] by the hash function has already been used, and collision by hash has occurred. Since this has occurred, the collision is avoided by the open address method. That is, the process proceeds to No in the branch of step S605, and a search process for an unused address in the key area 111 is performed. Specifically, the candidate address is incremented by 1 to be an address 6 (step S613). Since the address of the address of the first memory 101 has not yet been completed (No in step S614), the process returns to step S604, and new writing of a key and a value for address 6 is repeated.
  • Step S605 The value of the address 6 in the key area 111 is -1, that is, the address 6 is unused. Therefore, the process proceeds to Yes in the branch of Step S605, writes the address 4 held by the write pointer 105 into the address 6 of the pointer area 112 (Step S606), and assigns the key value Key [5] to the address 6 of the key area 111.
  • the data is newly written (step S607), “6” indicating the candidate address of the key area 111 is written into address 5 of the reverse pointer area 131 indicated by the write pointer 105 (step S609), and further, the value area 121 indicated by the write pointer 105 is written.
  • the value Value [5] corresponding to the key value Key [5] is written to the address 5 (step S610).
  • the read pointer 106 is set to 0 (step S701).
  • step S702 the value stored in the address indicated by the read pointer 106 in the reverse pointer area 131 of the third memory 103 is set as a candidate address (step S702). Then, the key value stored in the candidate address of the key area 111 of the first memory 101 is read (step S703).
  • step S703 the value corresponding to the key value read in the preceding step S703 is read from the address indicated by the read pointer 106 in the value area 121 of the second memory 102 (step S704).
  • step S705 the read pointer 106 is incremented by 1 (step S705), and the above processes S702 to S705 are repeated until the value of the read pointer 106 matches the value of the write pointer 105 (No in step S706). Key value and value can be sequentially read.
  • the read pointer 106 is set to 0 (step S701).
  • the value (“5”) stored at the address 0 of the reverse pointer 131 in the third memory 103, that is, address 5 is set as a candidate address (step S702).
  • the key value Key [1] at the address 5 of the key area 111 of the first memory 101 is read (step S703), and the value Value [1 stored at the address 0 of the value area 121 of the second memory 102 is read. ] Is read (step S704).
  • Step S705 Thereafter, while the read pointer 106 is incremented by one (Step S705), the processes of Steps S702 to S704 are repeated, and Key [2] and Value [2], Key [3] and Value [3], Key [4]. And Value [4], Key [5] and Value [5] can be sequentially read. Then, when the value of the read pointer 106 matches the value “5” of the write pointer 105 (Yes in step S706), all keys and values have been read, and this processing ends.
  • FIG. 8 is a flowchart showing a processing procedure for sequentially reading all keys and values and updating values in the storage device 100 in FIG. 8.
  • the read pointer 106 is set to 0 (step S801).
  • step 802 the value stored at the address indicated by the read pointer 106 in the reverse pointer area 131 of the third memory 103 is set as a candidate address (step 802). Then, the key value stored in the candidate address of the key area 111 of the first memory 101 is read (step S803).
  • step S803 the value corresponding to the key value read in the preceding step S803 is read from the address indicated by the read pointer 106 in the value area 121 of the second memory 102 (step S804).
  • step S805 the value at the address indicated by the read pointer 106 in the value area 121 is updated.
  • step S806 the read pointer 106 is incremented by 1 (step S806), and the above processes S802 to S806 are repeated until the value of the read pointer 106 matches the value of the write pointer 105 (No in step S807). , And the value can be updated by sequentially reading out the key value and the value.
  • the read pointer 106 is set to 0 (step S801)
  • the value (“5”) stored at the address 0 of the reverse pointer 131 of the third memory 103, that is, address 5, is set as a candidate address (step S802).
  • the key value Key [1] at address 5 of the key area 111 of the first memory 101 is read (step S803), and the value Value [1] stored at address 0 of the value area 121 of the second memory 102 is read. Is read (step S804), the value of the value Value [1] of the address is updated (step S805).
  • step S806 the processing of steps S802 to S805 is repeated, and Key [2] and Value [2], Key [3] and Value [3], Key [4]. And Value [4], Key [5] and Value [5] can be sequentially read. Then, when the value of the read pointer 106 matches the value “5” of the write pointer 105 (Yes in step S807), all the keys and values have been sequentially read and the value has been updated.
  • FIG. 9 shows an example of a pipeline circuit 900 in which the contents of the processing procedure at the time of the key search shown in FIG. 3 are implemented using a clocked SRAM.
  • @Key value key_000 is input to pipeline circuit 900 for each clock.
  • the hash function unit 901 corresponds to the mapping unit 104 in the storage device 100 shown in FIG. 1, calculates the hash value of the input key value key_000, and outputs it as a candidate address (initial address) adr_000.
  • the selector (sel) 902 When the selector (sel) 902 receives the initial address adr_000 and the address adr_001 output from the adder 6 described later, the selector (sel) 902 uses the key value comparison result vld_010 output from the key comparison unit 908 described later as a selection input to select two addresses. Either one of the input data adr_000 and adr_001 is output as a candidate address (SRAM address) adr_002 for the pointer area 112.
  • SRAM address candidate address
  • the SRAM @ Key unit 903 corresponds to the first memory 101 (key area 111) configured by the SRAM in the storage device 100 shown in FIG. 1, and is stored in the candidate address adr_002 selected by the selector 902.
  • the key value key_011 is output as a candidate key one clock later.
  • the Ptr unit 904 outputs the pointer value ptr_010 stored in the candidate address adr002 selected by the selector 902 after one clock, corresponding to the pointer area 112.
  • the pointer value ptr_010 is a candidate address of the second memory 102 storing the value corresponding to the key value.
  • the flip-flop (FF) 905 holds the candidate address (SRAM address) adr002 input for each clock for one clock and outputs the delayed address. Note that, in FIG. 9, dashed lines indicated by reference numerals 911 and 912 indicate clock switching, respectively.
  • the adder 906 adds 1 to the candidate address (SRAM address) adr_002 delayed and output by one clock from the flip-flop 905 and outputs the result to the selector (sel) 902.
  • the flip-flop 907 holds the key value key_000 input for each clock for one clock, and outputs the key value key_010 with a delay as the input key value key_010.
  • the key comparison unit 908 compares the key value key_010 input one clock before input from the flip-flop 907 with the candidate key key_011 input from the SRAM @ Key unit 903, and if both match, 1 is set. If they do not match, 0 is output as vld_010 indicating the validity of the candidate key.
  • the selector (sel) 902 outputs the initial address adr_000 as the candidate address adr_002 when the select input vld_010 is 1 (that is, when the input key value key_010 and the candidate key key_011 match).
  • the selector (sel) 902 adds the candidate address adr_001 obtained by adding 1 to the candidate address one clock before, and sets the candidate address adr_001 to the candidate address. Output as adr_002.
  • the candidate address (Hash value of the input key value key_000) is output from the SRAM @ Ptr unit 904.
  • the pointer value stored in (initial address) adr_000 is output as a candidate pointer. If they do not match, it is assumed that a collision due to hash has occurred, but the pointer value stored in the candidate address adr_001 obtained by adding 1 to the candidate address (initial address) adr_000 is output as a candidate pointer.
  • the flip-flop 909 at the subsequent stage sets the comparison result vld_010 by the key comparison unit 908 as vld_020, sets the key value key_010 output from the flip-flop 907 as a candidate key key_020, sets the ptr_010 output from the SRAM @ Ptr unit 904 as a candidate pointer ptr20, Each output is further delayed by one clock.
  • FIG. 10 shows a case where a key search is performed in the order of Key [1], Key [2], Key [3], Key [4], Key [5], Key [6], Key [7].
  • 10 shows a timing chart of the pipeline circuit 900 shown in FIG.
  • the initial address adr_000 which is the hash value is “5”
  • the address adr_001 obtained by adding 1 to the initial address is “6”. Since the select input to the selector 902 is a high signal, the SRAM address selected by the selector 902 is the initial address adr_000 “5”.
  • the input key value Key [1] is output from the flip-flop 907 with a delay of $ 1 clock, and the candidate key Key [1] stored at the SRAM address "5" is output from the SRAM $ Key unit 903. Since the input key value key_010 matches the candidate key key_011, the key comparison unit 908 outputs a high signal as vld_010, and the SRAM @ Ptr unit 904 outputs “0” as the candidate pointer ptr_010 stored at the SRAM address “5”. Is output.
  • Key [1] is output from the flip-flop 909 as the key value key_020 and the address “0” is output as the pointer value ptr_020, and a high signal as vld020 indicating the validity of these key and pointer values is output. Is output.
  • the initial address adr_000 which is the hash value is “3”
  • the address adr_001 obtained by adding 1 to the initial address is “4”
  • the selector 902 selects the address.
  • the SRAM address is "3”.
  • the key comparison unit 908 outputs a high signal as vld_010 after being delayed by one clock, and is stored in the SRAM address “3” from the SRAM @ Ptr unit 904.
  • the address “1” is output as the candidate pointer ptr_010.
  • Key [2] is output as the key value key_020 and “1” is output as the pointer value ptr_020 from the flip-flop 909, and a high signal is output as vld020 indicating the validity of these key and pointer values. Is output.
  • the initial address adr_000 which is the hash value is “7”
  • the address adr_001 obtained by adding 1 to the initial address is “8”
  • the hash value is selected by the selector 902.
  • the SRAM address is "3”.
  • the key comparison unit 908 outputs a high signal as vld_010 after being delayed by one clock, and is stored in the SRAM address “7” from the SRAM @ Ptr unit 904.
  • the address “2” is output as the candidate pointer ptr_010.
  • Key [3] is output as the key value key_020 and “2” is output as the pointer value ptr_020 from the flip-flop 909, and a high signal is output as vld020 indicating the validity of these key and pointer values. Is output.
  • the initial address adr_000 which is the hash value is “3”
  • the address adr_001 obtained by adding 1 to the initial address is “0”
  • the selector 902 selects the address.
  • the SRAM address is "1”.
  • the key comparison unit 908 outputs a high signal as vld_010 after being delayed by one clock, and is stored in the SRAM address “0” from the SRAM @ Ptr unit 904.
  • the address “3” is output as the candidate pointer ptr_010.
  • Key [4] is output as the key value key_020 and “3” is output as the pointer value ptr_020 from the flip-flop 909, and a high signal is output as vld020 indicating the validity of these key and pointer values. Is output.
  • the initial address adr_000 which is the hash value is “5”
  • the address adr_001 obtained by adding 1 to the initial address is “6”
  • the selector 902 selects the address.
  • the SRAM address is “5”.
  • the input key value key_010 does not match the candidate key key_011. That is, since a collision by hash occurs, the collision is avoided by the open address method.
  • the key comparison unit 908 outputs a low signal as vld_010, and the address “0” is output from the SRAM @ Ptr unit 904 as the candidate pointer ptr_010 stored at the SRAM address “5”. Is done. Further, the selector 902 outputs “6”, which is the address adr_001 obtained by adding 1 to the initial address, as the SRAM address adr_002 due to the input of the low signal to the select input s.
  • the candidate key Key [5] stored at the SRAM address "6" is output from the SRAM @ Key unit 903.
  • the key comparison unit 908 outputs a high signal as vld_010
  • the SRAM @ Ptr unit 904 outputs "4" as the candidate pointer ptr_010 stored at the SRAM address "5". Is output.
  • Key [5] is output as the key value key_020 and “4” is output as the pointer value ptr_020 from the flip-flop 909, and a high signal is output as vld_020 indicating the validity of these key and pointer values. Is output.
  • Cost Volume having a large size is recorded in the value data of the associative array (described above).
  • the size of one key value is 60 bits, but the size of one value (Cost @ Vector) is as large as several kilobits, and the Cost @ Volume is 236 megabytes. Therefore, when a key and a value are simply handled as a pair by the associative array method, the memory capacity for the value is increased by an amount corresponding to the increase in the address space, so that the waste of the capacity is greatly increased.
  • the key value is associated with the pointer, but is different from the key value storage area configured by the SRAM. Since the value is stored in the storage area constituted by the DRAM, costs such as pointers are required. However, there is an advantage that the storage capacity of the value is not wasted, and a large amount of value can be stored at low cost. is there.
  • the re-reference address to the first memory 101 at the time of collision can be calculated in advance by the open address method. Therefore, the latency of the clocked SRAM can be hidden, the throughput can be kept at 1 unless a collision occurs, and even if a collision occurs, the number of occurrences ⁇ 1 clock loss is sufficient.
  • the storage device of the associative array system disclosed in this specification can be applied to, for example, an HDGF circuit that performs image processing such as noise removal of a two-dimensional image or a three-dimensional CT image or Semantic Segmentation.
  • a Stereo @ Depth calculation circuit can be configured using an HDGF circuit to which the associative array type storage device disclosed in this specification is applied.
  • the storage device disclosed in this specification can be applied to various types of information processing devices using the associative array system.
  • the storage device disclosed in this specification can be suitably applied to an information processing device that needs to secure a large address space and has a purpose of handling a value having a large data size.
  • the information processing device may perform image learning, image inference, and the like using an artificial intelligence technology such as Deep @ Learning.
  • the storage device of the associative array system disclosed in this specification may be a storage device that stores image data used as information input to Convolutional ⁇ Neural ⁇ Network or the like.
  • the technology disclosed in the present specification may have the following configurations.
  • a first memory a second memory for storing a value, and a third memory
  • the first memory stores a key value and an address of a second memory in which a value corresponding to the key value is stored
  • the third memory stores an address of a first memory storing a key corresponding to a value stored in the second memory,
  • An associative array type storage device (2)
  • the first memory further stores a flag indicating whether a key value has been registered, The storage device according to the above (1).
  • the storage device according to (3).
  • the first and third memories are configured by SRAM, and the memory of the second memory is configured by DRAM.
  • the storage device according to any one of (1) to (4).
  • An HDGF circuit configured to store a calculated value using the storage device according to any one of (1) to (5).
  • a stereo depth calculation circuit that performs a depth calculation using the HDGF circuit according to (6).
  • An information processing device that stores data by the associative array method using the storage device according to any one of (1) to (5).
  • REFERENCE SIGNS LIST 100 storage device 101 first memory 111 key area 112 pointer area 102 second memory 121 value area 103 third memory 131 reverse pointer area 104 mapping unit 105 Write pointer 106 Read pointer 901 Hash function section 902 Selector 903 SRAM Key section 904 SRAM Ptr section 905 Flip-flop 906 Adder 907 Flip-flop 908 Key comparison section 909 Flip-flop

Landscapes

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Abstract

サイズの大きなバリューを低コストで記憶する連想配列方式の記憶装置を提供する。　連想配列方式の記憶装置は、第１のメモリと、バリューを記憶する第２のメモリと、第３のメモリを備え、前記第１のメモリは、キー値と、そのキー値に対応するバリューが格納されている第２のメモリの番地を格納し、前記第３のメモリは、前記第２のメモリに格納されたバリューに対応するキーを格納している第１のメモリの番地を格納する。前記第１のメモリは、キー値が登録されているかどうかを示すフラグをさらに格納する。

Description

記憶装置、Ｈｉｇｈ　Ｄｉｍｅｎｓｉｏｎａｌ　Ｇａｕｓｓｉａｎ　Ｆｉｌｔｅｒｉｎｇ回路、Ｓｔｅｒｅｏ　Ｄｅｐｔｈ計算回路、並びに情報処理装置
　本明細書で開示する技術は、連想配列方式の記憶装置、Ｈｉｇｈ　Ｄｉｍｅｎｓｉｏｎａｌ　Ｇａｕｓｓｉａｎ　Ｆｉｌｔｅｒｉｎｇ回路、Ｓｔｅｒｅｏ　Ｄｅｐｔｈ計算回路、並びに情報処理装置に関する。
　当業界において、キー（Ｋｅｙ）と値（Ｖａｌｕｅ）をペアにして管理する連想配列方式が知られている（例えば、特許文献１を参照のこと）。キーはメモリなどのアドレス空間上のアドレスに相当し、バリューはそのアドレスに格納されるデータに相当する。一般には、元のキーをハッシュ関数により変換したハッシュ値に該当するアドレスに、バリューが元のキーと対応付けて格納される。長いビット長のアドレスアドレスが短いビット長のハッシュ値に圧縮される。したがって、単純に扱うととても広大になってしまうアドレス空間を確保する際に、連想配列は効果的と考えられる。
　複数の異なるキーが同じハッシュ値になる「衝突（ｃｏｌｌｉｓｉｏｎ）」が発生することがある。連想配列方式における衝突に対する対処処理として、開番地法（Ｏｐｅｎ　Ａｄｄｒｅｓｓｉｎｇ）と連鎖法（Ｃｈａｉｎ）が知られている。開番地法は、衝突が発生した際に空いている別の番地を探す方法である。また、連鎖法は、衝突を起こしたキー同士をポインタでつなぐ方法である。
特開２００１－６７８８１号公報
Ａｎｄｒｅｗ　Ａｄａｍｓ外著"Ｆａｓｔ　Ｈｉｇｈ－Ｄｉｍｅｎｓｉｏｎａｌ　Ｆｉｌｔｅｒｉｎｇ　Ｕｓｉｎｇ　ｔｈｅ　Ｐｅｒｍｕｔｏｈｅｄｒａｌ　Ｌａｔｔｉｃｅ"（Ｅｕｒｏｇｒａｐｈｉｃｓ　２０１０　Ｒｕｎｎｅｒ　ｕｐ　ｆｏｒ　Ｂｅｓｔ　Ｐａｐｅｒ）
　本明細書で開示する技術の目的は、連想配列方式の記憶装置、Ｈｉｇｈ　Ｄｉｍｅｎｓｉｏｎａｌ　Ｇａｕｓｓｉａｎ　Ｆｉｌｔｅｒｉｎｇ回路、Ｓｔｅｒｅｏ　Ｄｅｐｔｈ計算回路、並びに情報処理装置を提供することにある。
　本明細書で開示する技術の第１の側面は、
　第１のメモリと、バリューを記憶する第２のメモリと、第３のメモリを備え、
　前記第１のメモリは、キー値と、そのキー値に対応するバリューが格納されている第２のメモリの番地を格納し、
　前記第３のメモリは、前記第２のメモリに格納されたバリューに対応するキーを格納している第１のメモリの番地を格納する、
連想配列方式の記憶装置である。
　前記第１のメモリは、キー値が登録されているかどうかを示すフラグをさらに格納する。
　また、第１の側面に係る記憶装置は、キー値からハッシュ関数によりそのキー値を格納する前記第１のメモリの番地を計算し、衝突時には、開番地法に基づいてキー値を格納する前記第１のメモリの番地を計算する。
　また、本明細書で開示する技術の第２の側面は、第１の側面に係る記憶装置を用いて計算値を記憶するように構成された、Ｈｉｇｈ　Ｄｉｍｅｎｓｉｏｎａｌ　Ｇａｕｓｓｉａｎ　Ｆｉｌｔｅｒｉｎｇ（ＨＤＧＦ）回路である。
　また、本明細書で開示する技術の第３の側面は、第２の側面に係るＨＤＧＦ回路を用いてＤｅｐｔｈ計算を行う、Ｓｔｅｒｅｏ　Ｄｅｐｔｈ計算回路である。
　また、本明細書で開示する技術の第４の側面は、第１の側面に係る記憶装置を用いて連想配列方式によりデータを記憶する、情報処理装置である。
　本明細書で開示する技術によれば、サイズの大きなバリューを低コストで記憶することができる連想配列方式の記憶装置、Ｈｉｇｈ　Ｄｉｍｅｎｓｉｏｎａｌ　Ｇａｕｓｓｉａｎ　Ｆｉｌｔｅｒｉｎｇ回路、Ｓｔｅｒｅｏ　Ｄｅｐｔｈ計算回路、並びに情報処理装置を提供することができる。
　なお、本明細書に記載された効果は、あくまでも例示であり、本発明の効果はこれに限定されるものではない。また、本発明が、上記の効果以外に、さらに付加的な効果を奏する場合もある。
　本明細書で開示する技術のさらに他の目的、特徴や利点は、後述する実施形態や添付する図面に基づくより詳細な説明によって明らかになるであろう。
図１は、連想配列方式の記憶装置１００のハードウェア構成例を示した図である。 図２は、記憶装置１００を初期化するための処理手順を示したフローチャートである。 図３は、記憶装置１００においてキー検索するための処理手順を示したフローチャートである。 図４は、記憶装置１００においてキー検索によるバリュー読み出しを行うための処理手順を示したフローチャートである。 図５は、記憶装置１００においてキー検索によるバリュー書き込みを行うための処理手順を示したフローチャートである。 図６は、記憶装置１００においてキーとバリューの新規書き込みを行うための処理手順を示したフローチャートである。 図７は、記憶装置１００においてキーとバリューの順次全読み出しを行うための処理手順を示したフローチャートである。 図８は、記憶装置１００においてキーとバリューの順次全読み出しとバリューの更新を行うための処理手順を示したフローチャートである。 図９は、クロックドＳＲＡＭを用いてキー検索時の処理手順を実装したパイプライン回路の一例を示した図である。 図１０は、図９に示したパイプライン回路のタイミングチャートを示した図である。
　以下、図面を参照しながら本明細書で開示する技術の実施形態について詳細に説明する。
Ａ．ＨＤＧＦの適用例
　例えば、近年開発が進められているＨｉｇｈ　Ｄｉｍｅｎｓｉｏｎａｌ　Ｇａｕｓｓｉａｎ　Ｆｉｌｔｅｒｉｎｇ（ＨＤＧＦ）技術を利用した画像処理は、演算量が非常に大きくなるとともに、広大なアドレス空間を確保する必要が生じる。ここで、ＨＤＧＦ技術によれば、例えば、２次元画像や３次元ＣＴ（Ｃｏｍｐｕｔｅｄ　Ｔｏｍｏｇｒａｐｈｙ）画像のノイズ除去や、Ｓｅｍａｎｔｉｃ　Ｓｅｇｍｅｎｔａｔｉｏｎによる領域分割などをスムースに実施することができる。ＨＤＧＦ技術は、例えば２次元画像を入力とする場合、画素値だけでなく、座標値、あるいは別途計算された値を含めて５～６次元の値として画素値を取り扱うことが、広大なアドレス空間が必要となる要因である。
　本出願人は、ＨＤＧＦ技術を用いた画像処理で使用するデータの管理には、連想配列方式を取り入れることが適切と考えている。ＨＤＧＦにおいては順序管理が不要である。
　また、ハッシュを用いた連想配列の実装方法として、開番地法と連鎖法が挙げられる（前述）。ＨＤＧＦなどのＣｏｎｄｉｔｉｏｎａｌ　Ｒａｎｄｏｍ　Ｆｉｅｌｄ系の画像処理を低消費電力にてリアルタイム動作させることを想定した場合、ハードウェアによるパイプライン処理回路化が必須となる。その場合、キーのシノニム判定を順次行うためには、投機的に番地を生成することができる開番地法の方が適している、と本出願人は考えている。
　ここで、パイプラインのスループットを最大限にするためには、ハッシュによる衝突を抑制することが効果的である。それを実現するためには、ハッシュ後のアドレス空間を大きめに確保することにより、ハードウェアとしてのコストの増加を招来する。
　続いて、ＨＤＧＦ技術をＳｔｅｒｅｏ　Ｄｅｐｔｈ計算処理に適用する場合について考察する。
　左目画像と右目画像の相関を用いたＳｔｅｒｅｏ　Ｄｅｐｔｈ計算処理では、左目画像と右目画像を視差値（Ｄｉｓｐａｒｉｔｙ）分だけずらしたときの類似度コスト（Ｃｏｓｔ）を、複数のＤｉｓｐａｒｉｔｙ候補について計算するのが一般的である。そのため、左目画像又は右目画像の１つの画素値に対して複数の値が計算される。画素値毎の計算値を（１次元の）Ｃｏｓｔ　Ｖｅｃｔｏｒと呼ぶことにする。また、画像自体が２次元データであることから、Ｃｏｓｔ全体は３次元のデータ構造を持つ。これを、一般的にはＣｏｓｔ　Ｖｏｌｕｍｅと呼ぶ。
　例えば、ＶＧＡ（Ｖｉｄｅｏ　Ｇｒａｐｈｉｃｓ　Ａｒｒａｙ）画像（６４０×４８０画素）に対してＤｉｓｐａｒｉｔｙ候補を９６個探索する場合、Ｃｏｓｔサイズをｆｌｏａｔ型（４バイト）とすると、Ｃｏｓｔ　Ｖｏｌｕｍｅの容量は１１７メガバイトとなり、一般的にはＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）ではなくＤＲＡＭ（Ｄｙｎａｍｉｃ　ＲＡＭ）に格納すべき容量である。
　Ｃｏｓｔ　Ｖｏｌｕｍｅには、原画像の絵柄の有無など、被写体の特徴によってさまざまな特徴がある。複数のＤｉｓｐａｒｉｔｙ候補から最適なＤｉｓｐａｒｉｔｙを選出するためのアルゴリズムは、既に継続的に研究されており、ＳＧＭ（Ｓｅｍｉ　Ｇｌｏｂａｌ　Ｍａｔｃｈｉｎｇ）など多数の方式が提案されている。
　ＨＤＧＦ技術をＳｔｅｒｅｏ　Ｄｅｐｔｈ計算処理に適用する場合、連想配列のバリューデータには、サイズが大きなＣｏｓｔ　Ｖｏｌｕｍｅが記録されることになる。上述したように、ハッシュによる衝突を抑制するためにハッシュ後のアドレス空間を大きめに確保すると、ハードウェアコストが増大する。連想配列において、キーとペアにしてバリューを管理する場合、アドレス空間を大きめにした分だけバリュー用のメモリ容量も増加するので、非常に高いハードウェアコストになってしまうという問題がある。
　そこで、本明細書では、ハッシュによる衝突を抑制するためにアドレス空間を大きめにしつつ、サイズが大きいバリューデータを効率的に記憶して、全体としてハードウェアコストを低減することができる、連想配列方式の記憶装置について、以下で提案する。
Ｂ．ＨＤＧＦを適用したＣｏｓｔ　Ｖｏｌｕｍｅの計算手順
　ここでは、Ｓｔｅｒｅｏ　Ｄｅｐｔｈ計算処理において、Ｃｏｓｔ　ＶｏｌｕｍｅにＨＤＦＧを適用する場合に計算手順（非特許文献１を参照のこと）について説明する。当該計算手順は、データベース作成、フィルター実行、及びＣｏｓｔ　Ｖｏｌｕｍｅ再構成の３つの過程を繰り返すことでフィルター処理を行うものである。各過程について、以下で説明しておく。
Ｂ－１．データベース作成
　連想配列にキー及びバリューを登録する過程では、原画像のすべての座標（Ｈ，Ｖ）の画素に対して（但し、Ｈは水平座標、Ｖは垂直座標）、原画像のその座標の画素のＲＧＢ値と座標（Ｈ，Ｖ）から所定の計算式（ハッシュ関数）で作成されたキー値（Ｋｅｙ）でデータベースを検索する。そして、そのキー値でデータベースの登録がなければ、その画素のＣｏｓｔ　Ｖｅｃｔｏｒをデータベースに新規に登録する。また、そのキー値でデータベースに既に登録されている場合には、検索されたＣｏｓｔ　Ｖｅｃｔｏｒに加算する（ｃａｌｃＳｐｌａｔ）。
Ｂ－２．フィルター実行
　連想配列内のすべてのバリューに対して、そのキー値から別の２つのキーを生成し、対応する２つのバリューと当該バリューとでＧａｕｓｓｉａｎ　Ｆｉｌｔｅｒ（１：２：１）計算を行い、当該バリューを更新する（ｃａｌｃＢｌｕｒ）。
Ｂ－３．Ｃｏｓｔ　Ｖｏｌｕｍｅ再構成
　上記Ｂ－１のデータベース作成時と同じ計算式で作成されたキー値でデータベースを検索し、そのバリューを所定のＣｏｓｔ　ＶｅｃｔｏｒとしてＣｏｓｔ　Ｖｏｌｕｍｅに格納する（ｃａｌｃＳｌｉｃｅ）。
Ｃ．連想配列に必要な機能
　上記Ｂ項で説明した、データベース作成、フィルター実行、及びＣｏｓｔ　Ｖｏｌｕｍｅ再構成の３つの過程からなる計算手順に用いられる、連想配列に必要な機能は、以下の（１）～（７）である。但し、本実施形態ではデータベースから個別にデータを消去する操作は使われないという点に留意されたい。
（１）初期化
（２）キー検索
（３）キー検索によるバリュー読み出し
（４）キー検索によるバリュー書き込み
（５）キーとバリューの新規書き込み
（６）キーとバリューの順次全読み出し
（７）キーとバリューの順次全読み出しとバリューの更新
Ｄ．連想配列方式の記憶装置
　ここでは、本実施形態に係る連想配列方式の記憶装置について具体的に説明する。当該記憶装置は、ハッシュによる衝突を抑制するためにアドレス空間を大きめにしつつ、サイズが大きいバリューデータを効率的に記憶して、全体としてハードウェアコストを低減することができる。
Ｄ－１．連想配列方式の記憶装置のハードウェア構成
　図１には、本実施形態に係る連想配列方式の記憶装置１００のハードウェア構成例を示している。記憶装置１００は、第１のメモリ１０１と、第２のメモリ１０２と、第３のメモリ１０３を備え、キー値及びバリューを対応付けて格納するように構成されている。
　第１のメモリ１０１は、キー値を記憶するキー領域１１１と、キー値に対応するバリューの格納場所を記憶するポインタ（Ｐｔｒ）領域１１２を含んでいる。キー値をハッシュ関数により変換したハッシュ値が示す第１のメモリ１０１上の番地に、そのキー値が格納される。また、そのキー値に対応するバリューは、キー値とは分離して第２のメモリ１０２に格納される。具体的には、ポインタ領域１１２の各番地には、キー領域１１１の同じ番地のキー値に対応するバリューが格納されている第２のメモリ１０２上の番地がそれぞれ格納される。また、第１のメモリ１０１上の未使用の番地のポインタ領域１１２には－１が格納され、キー領域１１１の当該番地には有効なキー値が存在しないことを示す。したがって、ポインタ領域１１２は、第１のメモリ１０１の各番地が未使用か否かを示す「フラグ」としても機能する。第１のメモリ１０１はＳＲＡＭにより構成されることを想定している。
　第２のメモリ１０２は、バリューを記憶するバリュー領域１２１からなる。第１のメモリ１０１のキー領域１１１の各番地に格納されたキー値に対応するバリューは、ポインタ領域１１２の同じ番地に記憶されている第２のメモリ１０２（若しくは、バリュー領域１２１）の番地にそれぞれ記憶される。
　本実施形態では、データベースから個別にデータを消去する操作は使われないため、第２のメモリ１０２は、登録順に０番地から順次使用されていく。したがって、第２のメモリ１０２の（使用個数－１）番地までが使用され、使用部分の最後の番地よりも後の番地はすべて未使用部分であるという特徴がある。
　バリューは比較的大きなデータであるため、第２のメモリ１０２は、ＤＲＡＭにより構成されることを想定している。したがって、当該連想配列方式の記憶装置１００が、上記Ｂ項で説明したＨＤＧＦを適用したＣｏｓｔ　Ｖｏｌｕｍｅの計算手順に使用される場合には、大容量のＣｏｓｔ　Ｖｏｌｏｍｅを、容量当たりの単価が安いＤＲＡＭに格納することができるというメリットがある。
　第３のメモリ１０３は、リバースポインタ（Ｒｅｖ）領域１３１からなる。リバースポインタ領域１３１の各番地には、第２のメモリ１０２（若しくは、バリュー領域１２１）の同じ番地に記憶したバリューに対応するキーが格納されている第１のメモリ１０１上の番地すなわちリバースポインタがそれぞれ記憶されている。
　本実施形態では、データベースから個別にデータを消去する操作は使われないため、第３のメモリ１０３も、第２のメモリ１０２と同様に、登録順に０番地から順次使用されていく。したがって、第３のメモリ１０３の（使用個数－１）番地までが使用され、使用部分の最後の番地よりも後の番地はすべて未使用部分である。第３のメモリ１０３はＳＲＡＭにより構成されることを想定している。
　写像部１０４は、広大な空間を持つキーの空間を、第１のメモリ１０１の空間の番地に写像する機能を持つ。具体的には、写像部１０４は、問い合わせを受けたキー値から、一般的なハッシュ関数を用いて、第１のメモリ１０１の番地（候補番地）を計算する。すなわち、キー値からハッシュ関数により計算されたハッシュ値が、第１のメモリ１０１上でそのキー値を格納する番地となる。
　書き込みポインタ（ＷＰＴ）１０５は、次に第２のメモリ１０２にバリューの書き込みを行う番地を示す。また、書き込みポインタ１０５は、第２のメモリ１０２及び第３のメモリ１０３がいくつ使用されているかも示す。本実施形態ではデータベースから個別にデータを消去する操作は使われないので、書き込みポインタ１０５は、第２のメモリ１０２のバリュー領域１２１の次に書き込みを行う番地を、先頭番地から順に指していくことになる。
　読み出しポインタ（ＲＰＴ）１０６は、第２のメモリ１０２からバリューの読み出しを行う番地を示す。読み出しポインタ１０６は、キー値及びバリューの順次全読み出しを行なう際に使用する。順次全読み出しの処理手順の詳細については後述に譲る。
　書き込みポインタ１０５及び読み出しポインタ１０６は、第１のメモリ１０１などＳＲＡＭ内に配置してもよい。
　なお、図１では、初期状態の記憶装置１００に対して、Ｋｅｙ［１］、Ｋｅｙ［２］、Ｋｅｙ［３］、Ｋｅｙ［４］、Ｋｅｙ［５］の順に、キーとバリューの書き込みが行われた後の状態を例示し、キー領域１１１、バリュー領域１２１、及びリバースポインタ領域１３１の未使用部分を斜線で塗り潰して示している。
　まず、Ｋｅｙ［１］のバリューを書き込む際に、写像部１０４ではハッシュ関数を用いてＫｅｙ［１］のハッシュ値「５」が候補番地として計算される。第１のメモリ１０１のキー領域１１１の５番地は未使用なのでＫｅｙ［１］が格納されるとともに、第２のメモリ１０２のバリュー領域１２１の０番地にＫｅｙ［１］のバリューＶａｌｕｅ［１］が格納される。また、第１のメモリ１０１のポインタ領域１１２の５番地には、バリュー領域１２１でＶａｌｕｅ［１］を格納した番地「０」が格納され、且つ、第３のメモリ１０３のリバースポインタ領域１３１の０番地にはＶａｌｕｅ［１］に対応するＫｅｙ［１］が格納されている第１のメモリ１０１上の番地「５」が格納される。
　続いて、Ｋｅｙ［２］のバリューを書き込む際に、写像部１０４でＫｅｙ［２］のハッシュ値「３」が候補番地として計算され、キー領域１１１の３番地は未使用なのでＫｅｙ［２］が格納され、バリュー領域１２１の１番地にＫｅｙ［２］のバリューＶａｌｕｅ［２］が格納されるとともに、ポインタ領域１１２の３番地にはＶａｌｕｅ［２］を格納した番地「１」が格納され、且つ、リバースポインタ領域１３１の１番地にはＶａｌｕｅ［２］に対応するＫｅｙ［２］が格納されている第１のメモリ１０１上の番地「３」が格納される。
　続くＫｅｙ［３］及びＫｅｙ［４］についても、各々のキー値からハッシュ関数により候補番地として計算したキー領域１１１の７番地及び０番地は未使用なので、キー値Ｋｅｙ［３］及びＫｅｙ［４］が順次格納されるとともに、バリュー領域１２１の２番地及び３番地にＫｅｙ［３］及びＫｅｙ［４］にそれぞれ対応するバリューＶａｌｕｅ［３］及びＶａｌｕｅ［４］が順次格納される。そして、ポインタ領域１１２の７番地及び０番地に各々のバリューを格納したバリュー領域１２１の２番地及び３番地がそれぞれ格納され、且つ、リバースポインタ領域１３１の２番地及び３番地には各々のバリューに対応するキー値が格納されている第１のメモリ１０１上の番地「７」及び「０」がそれぞれ格納される。
　さらに続いて、Ｋｅｙ［５］のバリューを書き込む際に、写像部１０４でＫｅｙ［５］の候補番地として計算したキー領域１１１の５番地は既にＫｅｙ［１］によって使用されている。すなわち、ハッシュによる衝突が発生したことになるので、開番地法により衝突を回避する。具体的には、候補番地を１だけインクリメントしたキー領域１１１の６番地が未使用であるので、Ｋｅｙ［５］が格納されるとともに、バリュー領域１２１の４番地にＫｅｙ［５］のバリューＶａｌｕｅ［５］が格納される。また、ポインタ領域１１２の６番地にはＶａｌｕｅ［５］を格納した番地「４」が格納され、且つ、リバースポインタ領域１３１の４番地にはＶａｌｕｅ［５］に対応するＫｅｙ［５］が格納されている第１のメモリ１０１上の番地「６」が格納される。
　なお、記憶装置１００におけるキー検索や書き込み動作の詳細については、次のＥ項に譲る。
Ｅ．記憶装置の動作
　ここでは、図１に示した記憶装置１００において、連想配列に必要な各機能を実現するための動作を実施するための処理手順について、説明する。
Ｅ－１．初期化
　図２には、記憶装置１００を初期化するための処理手順をフローチャートの形式で示している。
　第１のメモリ１０１のポインタ領域１１２のすべてに番地に「－１」をセットして（ステップＳ２０１）、第１のメモリ１０１のすべての番地が未使用であることを示す。そして、書き込みポインタ１０５に「０」をセットして（ステップＳ２０２）、第２のメモリ１０２の先頭番地が書き込み位置であることを示して、記憶装置１００の初期化処理を終了する。
Ｅ－２．キー検索
　図３には、記憶装置１００において、キー検索するための処理手順をフローチャートの形式で示している。
　まず、バリューを参照したいキー値を写像部１０４に入力し、一般的なハッシュ関数を用いて、第１のメモリ１０１の候補番地を計算する（ステップＳ３０１）。
　次いで、第１のメモリ１０１のポインタ領域１１２の候補番地から値を読み出す（ステップＳ３０２）。
　ポインタ領域１１２は、第１のメモリ１０１の各番地が未使用か否かを示す「フラグ」の役割も兼ねており、未使用の番地のポインタ領域１１２には－１が格納されている（前述）。そこで、ステップＳ３０２で候補番地から読み出した値が－１であるかどうかをチェックする（ステップＳ３０３）。
　ここで、候補番地から読み出した値が－１であれば（ステップＳ３０３のＹｅｓ）、当該候補番地は未使用であり、当該キー値に対してバリューはまだ登録されていないことが分かるので、本処理を終了する。
　一方、候補番地から読み出した値が－１でなければ（ステップＳ３０３のＮｏ）、当該候補番地は既に使用されているので、検索するキー値とヒットする番地をキー領域１１１で探索する。
　キー領域１１１の探索処理として、まず第１のメモリ１０１のキー領域１１１の候補番地から値を読み出す（ステップＳ３０４）。そして、第１のメモリ１０１のキー領域１１１の候補番地から読み出した値が、バリューを参照したいキー値としてステップＳ３０１で入力された値と一致するかどうかをチェックする（ステップＳ３０５）。
　ここで、キー領域１１１の候補番地から読み出した値が参照したいキー値と一致する場合には（ステップＳ３０５のＹｅｓ）、当該キー値からハッシュ関数により計算される候補番地に当該キー値が登録されていることが分かるので、本処理を終了する。
　また、キー領域１１１の候補番地から読み出した値が参照したいキー値と一致しない場合には（ステップＳ３０５のＮｏ）、ハッシュによる衝突が発生したことになるので、開番地法により衝突を回避する。具体的には、ステップＳ３０１で計算した候補番地を１だけインクリメントして、新しい候補番地とする（ステップＳ３０６）。
　ここで、新しい候補番地が、第１のメモリ１０１の番地を一周したかどうかをチェックする（ステップＳ３０７）。番地を一周していなければ（ステップＳ３０７のＮｏ）、ステップＳ３０２に戻り、新しい候補番地に該当するキー値が格納されているかどうかを改めてチェックする。
　また、第１のメモリ１０１の番地を一周した場合には（ステップＳ３０７のＹｅｓ）、問い合わせているキー値にヒットする番地がないので、当該キー値に対してバリューはまだ登録されていないことが分かるので、本処理を終了する。
　例えば、記憶装置１００が図１に示すように既にキー及びバリューが登録されている状態において、キー値Ｋｅｙ［１］を検索する場合、まず、写像部１０４ではハッシュ関数を用いてＫｅｙ［１］のハッシュ値「５」が候補番地として計算される（ステップＳ３０１）。第１のメモリ１０１のポインタ領域１１２の５番地から読み出した値が－１でないので（ステップＳ３０２、ステップＳ３０３のＮｏ）、続いて、第１のメモリ１０１のキー領域１１１の５番地から値を読み出して（ステップＳ３０４）、その値が検索しているキー値Ｋｅｙ［１］と一致するので（ステップＳ３０５のＹｅｓ）、検索しているキー値Ｋｅｙ［１］が登録されているという結果を返して、本処理を終了する。キー値Ｋｅｙ［２］、Ｋｅｙ［３］、Ｋｅｙ［４］に関しても、同様の処理フローにより、既に登録されているという結果を得ることができる。
　他方、キー値Ｋｅｙ［５］を検索する場合、まず、写像部１０４ではハッシュ関数を用いてＫｅｙ［１］のハッシュ値「５」が候補番地として計算される（ステップＳ３０１）。第１のメモリ１０１のポインタ領域１１２の５番地から読み出した値が－１でないので（ステップＳ３０２、ステップＳ３０３のＮｏ）、続いて、第１のメモリ１０１のキー領域１１１の５番地から値を読み出すが（ステップＳ３０４）、その値は検索しているキー値Ｋｅｙ［５］と一致しない（ステップＳ３０５のＮｏ）。すなわち、ハッシュによる衝突が発生しているので、開番地法により衝突を回避する。具体的には、候補番地を１だけインクリメントして６番地とする（ステップＳ３０６）。まだ第１のメモリ１０１の番地を一周していないので（ステップＳ３０７のＮｏ）、ステップＳ３０２に戻り、６番地についてキー値の検索を繰り返し実施する。そして、キー領域１１１の６番地から値を読み出して（ステップＳ３０４）、その値が検索しているキー値Ｋｅｙ［５］と一致するので（ステップＳ３０５のＹｅｓ）、検索しているキー値Ｋｅｙ［５］が登録されているという結果を返して、本処理を終了する。
Ｅ－３．キー検索によるバリュー読み出し
　図４には、記憶装置１００において、キー検索によるバリュー読み出しを行うための処理手順をフローチャートの形式で示している。
　まず、バリューを読み出したいキー値を写像部１０４に入力し、一般的なハッシュ関数を用いて、第１のメモリ１０１の候補番地を計算する（ステップＳ４０１）。
　次いで、第１のメモリ１０１のポインタ領域１１２の候補番地から値を読み出す（ステップＳ４０２）。そして、ステップＳ４０２で候補番地から読み出した値が－１であるかどうか、すなわち当該候補番地が未使用かどうかをチェックする（ステップＳ４０３）。
　ここで、候補番地から読み出した値が－１であれば（ステップＳ４０３のＹｅｓ）、当該候補番地は未使用であり、当該キー値に対してバリューはまだ登録されていないことが分かるので、キー検索によるバリュー読み出しに失敗したとして、本処理を終了する。
　一方、候補番地から読み出した値が－１でなければ（ステップＳ４０３のＮｏ）、当該候補番地は既に使用されているので、検索するキー値とヒットする番地をキー領域１１１で探索する。
　キー領域１１１の探索処理として、まず第１のメモリ１０１のキー領域１１１の候補番地から値を読み出す（ステップＳ４０４）。次いで、第１のメモリ１０１のキー領域１１１の候補番地から読み出した値が、バリューを読み出したいキー値としてステップＳ４０１で入力された値と一致するかどうかをチェックする（ステップＳ４０５）。
　ここで、キー領域１１１の候補番地から読み出した値がバリューを読み出したいキー値と一致する場合には（ステップＳ４０５のＹｅｓ）、当該キー値からハッシュ関数により計算される候補番地に当該キー値が登録されていることが分かる。そこで、第１のメモリ１０１のポインタ領域１１２の当該候補番地に格納されているポインタ値を読み出す。そして、そのポインタ値が示す、第２のメモリ１０２の番地からバリューを読み出して（ステップＳ４０８）、本処理を終了する。
　また、キー領域１１１の候補番地から読み出した値がバリューを読み出したいキー値と一致しない場合には（ステップＳ４０５のＮｏ）、ハッシュによる衝突が発生したことになるので、開番地法により衝突を回避する。具体的には、ステップＳ４０１で計算した候補番地を１だけインクリメントして、新しい候補番地とする（ステップＳ４０６）。
　ここで、新しい候補番地が、第１のメモリ１０１の番地を一周したかどうかをチェックする（ステップＳ４０７）。番地を一周していなければ（ステップＳ４０７のＮｏ）、ステップＳ４０２に戻り、新しい候補番地に該当するキー値が格納されているかどうかを改めてチェックする。
　また、第１のメモリ１０１の番地を一周した場合には（ステップＳ４０７のＹｅｓ）、問い合わせているキー値にヒットする番地がないので、当該キー値に対してバリューはまだ登録されていないことが分かるので、キー検索によるバリュー読み出しに失敗したとして、本処理を終了する。
　例えば、記憶装置１００が図１に示すように既にキー及びバリューが登録されている状態において、キー値Ｋｅｙ［１］の検索によるバリュー読み出しを行う場合、まず、写像部１０４ではハッシュ関数を用いてＫｅｙ［１］のハッシュ値「５」が候補番地として計算される（ステップＳ４０１）。第１のメモリ１０１のポインタ領域１１２の５番地から読み出した値が－１でないので（ステップＳ４０２、ステップＳ４０３のＮｏ）、続いて、第１のメモリ１０１のキー領域１１１の５番地から値を読み出して（ステップＳ４０４）、その値が検索しているキー値Ｋｅｙ［１］と一致するので（ステップＳ４０５のＹｅｓ）、第１のメモリ１０１のポインタ領域１１２の５番地に格納されているポインタ値が示す、第２のメモリ１０２の０番地からＫｅｙ［１］に対応するバリューＶａｌｕｅ［１］を読み出して（ステップＳ４０８）、本処理を終了する。キー値Ｋｅｙ［２］、Ｋｅｙ［３］、Ｋｅｙ［４］に関しても、同様のキー検索によるバリュー読み出し処理フローにより、各々に対応するバリューＶａｌｕｅ［２］、Ｖａｌｕｅ［３］、Ｖａｌｕｅ［４］の読み出しを行うことができる。
　他方、キー値Ｋｅｙ［５］の検索によるバリュー読み出し場合、まず、写像部１０４ではハッシュ関数を用いてＫｅｙ［１］のハッシュ値「５」が候補番地として計算される（ステップＳ４０１）。第１のメモリ１０１のポインタ領域１１２の５番地から読み出した値が－１でないので（ステップＳ４０２、ステップＳ４０３のＮｏ）、続いて、第１のメモリ１０１のキー領域１１１の５番地から値を読み出すが（ステップＳ４０４）、その値は検索しているキー値Ｋｅｙ［５］と一致しない（ステップＳ４０５のＮｏ）。すなわち、ハッシュによる衝突が発生しているので、開番地法により衝突を回避する。具体的には、候補番地を１だけインクリメントして６番地とする（ステップＳ４０６）。まだ第１のメモリ１０１の番地を一周していないので（ステップＳ４０７のＮｏ）、ステップＳ４０２に戻り、６番地についてキー値の検索を繰り返し実施する。そして、キー領域１１１の６番地から値を読み出し（ステップＳ４０４）、その値が検索しているキー値Ｋｅｙ［５］と一致するので（ステップＳ４０５のＹｅｓ）、第１のメモリ１０１のポインタ領域１１２の６番地に格納されているポインタ値が示す、第２のメモリ１０２の４番地からＫｅｙ［５］に対応するバリューＶａｌｕｅ［５］を読み出して（ステップＳ４０８）、本処理を終了する。
Ｅ－４．キー検索によるバリュー書き込み
　図５には、記憶装置１００において、キー検索によるバリュー書き込みを行うための処理手順をフローチャートの形式で示している。
　まず、バリューを書き込みたいキー値を写像部１０４に入力し、一般的なハッシュ関数を用いて、第１のメモリ１０１の候補番地を計算する（ステップＳ５０１）。
　次いで、第１のメモリ１０１のポインタ領域１１２の候補番地から値を読み出す（ステップＳ５０２）。そして、ステップＳ５０２で候補番地から読み出した値が－１であるかどうか、すなわち当該候補番地が未使用かどうかをチェックする（ステップＳ５０３）。
　ここで、候補番地から読み出した値が－１であれば（ステップＳ５０３のＹｅｓ）、当該候補番地は未使用であり、当該キー値に対してバリューはまだ登録されていないことが分かるので、キー検索によるバリュー書き込みに失敗したとして、本処理を終了する。
　一方、候補番地から読み出した値が－１でなければ（ステップＳ５０３のＮｏ）、当該候補番地は既に使用されているので、検索するキー値とヒットする番地をキー領域１１１で探索する。
　キー領域１１１の探索処理として、まず第１のメモリ１０１のキー領域１１１の候補番地から値を読み出す（ステップＳ５０４）。そして、第１のメモリ１０１のキー領域１１１の候補番地から読み出した値が、バリューを書き込みたいキー値としてステップＳ５０１で入力された値と一致するかどうかをチェックする（ステップＳ５０５）。
　ここで、キー領域１１１の候補番地から読み出した値がバリューを書き込みたいキー値と一致する場合には（ステップＳ５０５のＹｅｓ）、当該キー値からハッシュ関数により計算される候補番地に当該キー値が登録されていることが分かる。そこで、第１のメモリ１０１のポインタ領域１１２の当該候補番地に格納されているポインタ値を読み出す。そして、そのポインタ値が示す、第２のメモリ１０２の番地にバリューを書き込んで（ステップＳ５０８）、本処理を終了する。
　また、キー領域１１１の候補番地から読み出した値がバリューを読み出したいキー値と一致しない場合には（ステップＳ５０５のＮｏ）、ハッシュによる衝突が発生したことになるので、開番地法により衝突を回避する。具体的には、ステップＳ５０１で計算した候補番地を１だけインクリメントして、新しい候補番地とする（ステップＳ５０６）。
　ここで、新しい候補番地が、第１のメモリ１０１の番地を一周したかどうかをチェックする（ステップＳ５０７）。番地を一周していなければ（ステップＳ５０７のＮｏ）、ステップＳ５０２に戻り、新しい候補番地に該当するキー値が格納されているかどうかを改めてチェックする。
　また、第１のメモリ１０１の番地を一周した場合には（ステップＳ５０７のＹｅｓ）、問い合わせているキー値にヒットする番地がないので、当該キー値に対してバリューはまだ登録されていないことが分かるので、キー検索によるバリュー書き込みに失敗したとして、本処理を終了する。
　例えば、記憶装置１００が図１に示すように既にキー及びバリューが登録されている状態において、キー値Ｋｅｙ［１］の検索によるバリュー書き込みを行う場合、まず、写像部１０４ではハッシュ関数を用いてＫｅｙ［１］のハッシュ値「５」が候補番地として計算される（ステップＳ５０１）。第１のメモリ１０１のポインタ領域１１２の５番地から読み出した値が－１でないので（ステップＳ５０２、ステップＳ５０３のＮｏ）、続いて、第１のメモリ１０１のキー領域１１１の５番地から値を読み出して（ステップＳ５０４）、その値が検索しているキー値Ｋｅｙ［１］と一致するので（ステップＳ５０５のＹｅｓ）、第１のメモリ１０１のポインタ領域１１２の５番地に格納されているポインタ値が示す、第２のメモリ１０２の０番地にＫｅｙ［１］に対応するバリューＶａｌｕｅ［１］を書き込んで（ステップＳ５０８）、本処理を終了する。キー値Ｋｅｙ［２］、Ｋｅｙ［３］、Ｋｅｙ［４］に関しても、同様のキー検索によるバリュー書き込み処理フローにより、各々に対応するバリューＶａｌｕｅ［２］、Ｖａｌｕｅ［３］、Ｖａｌｕｅ［４］の書き込みを行うことができる。
　他方、キー値Ｋｅｙ［５］の検索によるバリュー書き込み場合、まず、写像部１０４ではハッシュ関数を用いてＫｅｙ［５］のハッシュ値「５」が候補番地として計算される（ステップＳ５０１）。第１のメモリ１０１のポインタ領域１１２の５番地から読み出した値が－１でないので（ステップＳ５０２、ステップＳ５０３のＮｏ）、続いて、第１のメモリ１０１のキー領域１１１の５番地から値を読み出すが（ステップＳ５０４）、その値は検索しているキー値Ｋｅｙ［５］と一致しない（ステップＳ５０５のＮｏ）。すなわち、ハッシュによる衝突が発生しているので、開番地法により衝突を回避する。具体的には、候補番地を１だけインクリメントして６番地とする（ステップＳ５０６）。まだ第１のメモリ１０１の番地を一周していないので（ステップＳ５０７のＮｏ）、ステップＳ５０２に戻り、６番地についてキー値の検索を繰り返し実施する。そして、キー領域１１１の６番地から値を読み出し（ステップＳ５０４）、その値が検索しているキー値Ｋｅｙ［５］と一致するので（ステップＳ５０５のＹｅｓ）、第１のメモリ１０１のポインタ領域１１２の６番地に格納されているポインタ値が示す、第２のメモリ１０２の４番地にＫｅｙ［５］に対応するバリューＶａｌｕｅ［５］を書き込んで（ステップＳ５０８）、本処理を終了する。
Ｅ－５．キーとバリューの新規書き込み
　図６には、記憶装置１００において、キーとバリューの新規書き込みを行うための処理手順をフローチャートの形式で示している。
　まず、図３に示した処理手順に従って、登録するキー値の検索を行う（ステップＳ６０１）。ここで、問い合わせたキー値が記憶装置１００に既に登録済みであることが判った場合には（ステップＳ６０２のＹｅｓ）、キー値及びバリューの登録に失敗したとして、本処理を終了する。
　問い合わせたキー値が記憶装置１００にまだ登録されていない場合には（ステップＳ６０２のＮｏ）、登録するキー値を写像部１０４に入力し、一般的なハッシュ関数を用いて、第１のメモリ１０１の候補番地を計算する（ステップＳ６０３）。
　次いで、第１のメモリ１０１のポインタ領域１１２の候補番地から値を読み出す（ステップＳ６０４）。そして、ステップＳ６０４で候補番地から読み出した値が－１であるかどうか、すなわち当該候補番地が未使用かどうかをチェックする（ステップＳ６０５）。
　ここで、候補番地から読み出した値が－１、すなわち当該候補番地が未使用であれば（ステップＳ６０５のＹｅｓ）、その未使用番地にキー値及びバリューの新規書き込みを行う。
　キー値及びバリューの新規書き込み処理として、まず第１のメモリ１０１のポインタ領域１１２の当該候補番地に、書き込みポインタ１０５の番地を書き込み（ステップＳ６０６）、キー領域１１１の当該候補番地に、登録するキー値を書き込む（ステップＳ６０７）。
　次いで、第３のメモリ１０３のリバースポインタ領域１３１の、書き込みポインタ１０５が指す番地に、当該候補番地を新規に書き込んでから（ステップＳ６０８）、第２のメモリ１０２のバリュー領域１２１の書き込みポインタ１０５が指す番地に、バリューの新規書き込みを行う（ステップＳ６０９）。
　次いで、書き込みポインタ１０５を１だけインクリメントして（ステップＳ６１０）、次に書き込みを行う番地を指すようにする。そして、キーとバリューの新規書き込みに成功したとして、本処理を終了する。
　一方、候補番地から読み出した値が－１でなければ（ステップＳ６０５のＮｏ）、当該候補番地は既に使用されているので、未使用番地をキー領域１１１で探索する。
　キー領域１１１の未使用番地の探索処理として、まず第１のメモリ１０１のキー領域１１１の候補番地から値を読み出す（ステップＳ６１１）。そして、第１のメモリ１０１のキー領域１１１の候補番地から読み出した値が、登録するキー値と一致するかどうかをチェックする（ステップＳ６１２）。
　ここで、キー領域１１１の候補番地から読み出した値が登録するキー値と一致する場合には（ステップＳ６１２のＹｅｓ）、当該キー値からハッシュ関数により計算される候補番地に当該キー値が既に登録されていることが分かる。したがって、当該キー値とバリューの新規書き込みに失敗したとして、本処理を終了する。
　また、キー領域１１１の候補番地から読み出した値が登録するキー値と一致しない場合には（ステップＳ６１２のＮｏ）、ハッシュによる衝突が発生したことになるので、開番地法により衝突を回避する。具体的には、ステップＳ６０３で計算した候補番地を１だけインクリメントして、新しい候補番地とする（ステップＳ６１３）。
　ここで、新しい候補番地が、第１のメモリ１０１の番地を一周したかどうかをチェックする（ステップＳ６１４）。番地を一周していなければ（ステップＳ６１４のＮｏ）、ステップＳ６０４に戻り、新しい候補番地にキー値及びバリューの新規書き込みを行うことができるかどうかを改めてチェックする。
　また、第１のメモリ１０１の番地を一周した場合には（ステップＳ６１４のＹｅｓ）、問い合わせているキー値にヒットする番地がないので、当該キー値に対してバリューはまだ登録されていないことが分かるので、キー値及びバリューの新規書き込みに失敗したとして、本処理を終了する。
　例えば、図１に示す記憶装置１００が初期化された状態において、Ｋｅｙ［１］、Ｋｅｙ［２］、Ｋｅｙ［３］、Ｋｅｙ［４］、Ｋｅｙ［５］の順に、キーとバリューの新規書き込みが行われる場合、Ｋｅｙ［１］、Ｋｅｙ［２］、Ｋｅｙ［３］、及びＫｅｙ［４］に関しては、写像部１０４でハッシュ関数を用いて各キー値から計算したハッシュ値が示す、ポインタ領域１１２の各候補番地の値は－１、すなわちいずれの候補番地も未使用である。したがって、ステップＳ６０５の分岐でＹｅｓに進んで、ポインタ領域１１２の候補番地への書き込みポインタ１０５の番地の書き込み（ステップＳ６０７）、キー領域１１１の候補番地へのキー値の新規書き込み（ステップＳ６０８）、書き込みポインタ１０５が示すリバースポインタ領域１３１の番地への候補番地の書き込み（ステップＳ６０９）、及び、書き込みポインタ１０５が示すバリュー領域１２１の番地への各キー値に対応するバリューの新規書き込み（ステップＳ６１０）の各処理が順次実施される。
　一方、Ｋｅｙ［５］のキー及びバリューの新規書き込みに関しては、キー値Ｋｅｙ［５］からハッシュ関数により計算されたハッシュ値が示すポインタ領域１１２の候補番地は既に使用されており、ハッシュによる衝突が発生したことになるので、開番地法により衝突を回避する。すなわち、ステップＳ６０５の分岐でＮｏに進み、キー領域１１１の未使用番地の探索処理を実施する。具体的には、候補番地を１だけインクリメントして６番地とする（ステップＳ６１３）。まだ第１のメモリ１０１の番地を一周していないので（ステップＳ６１４のＮｏ）、ステップＳ６０４に戻り、６番地についてキーとバリューの新規書き込みを繰り返し実施する。そして、キー領域１１１の６番地の値は－１、すなわち６番地は未使用である。したがって、ステップＳ６０５の分岐でＹｅｓに進んで、ポインタ領域１１２の６番地に書き込みポインタ１０５で保持されている４番地を書き込み（ステップＳ６０６）、キー領域１１１の６番地にキー値Ｋｅｙ［５］を新規に書き込み（ステップＳ６０７）、書き込みポインタ１０５が示すリバースポインタ領域１３１の５番地にキー領域１１１の候補番地を示す「６」を書き込み（ステップＳ６０９）、さらに、書き込みポインタ１０５が示すバリュー領域１２１の５番地にキー値Ｋｅｙ［５］に対応するバリューＶａｌｕｅ［５］を書き込む（ステップＳ６１０）。
Ｅ－６．キーとバリューの順次全読み出し
　図７には、記憶装置１００において、キーとバリューの順次全読み出しを行うための処理手順をフローチャートの形式で示している。
　まず、読み出しポインタ１０６を０にセットする（ステップＳ７０１）。
　次いで、第３のメモリ１０３のリバースポインタ領域１３１の、読み出しポインタ１０６が指す番地に格納されている値を、候補番地とする（ステップＳ７０２）。そして、第１のメモリ１０１のキー領域１１１の候補番地に格納されているキー値を読み出す（ステップＳ７０３）。
　次いで、第２のメモリ１０２のバリュー領域１２１の読み出しポインタ１０６が指す番地から、先行ステップＳ７０３で読み出したキー値に対応するバリューを読み出す（ステップＳ７０４）。
　その後、読み出しポインタ１０６を１だけインクリメントして（ステップＳ７０５）、読み出しポインタ１０６の値が書き込みポインタ１０５の値と一致するまで（ステップＳ７０６のＮｏ）、上記の処理Ｓ７０２～Ｓ７０５を繰り返すことで、すべてのキー値とバリューを順次読み出すことができる。
　例えば、記憶装置１００が図１に示すように既にキー及びバリューが登録されている状態において、キーとバリューの順次全読み出しを行う場合、読み出しポインタ１０６を０にセットして（ステップＳ７０１）、まず第３のメモリ１０３のリバースポインタ１３１の０番地に格納されている値（「５」）、すなわち５番地を候補番地にする（ステップＳ７０２）。そして、第１のメモリ１０１のキー領域１１１の５番地のキー値Ｋｅｙ［１］を読み出すとともに（ステップＳ７０３）、第２のメモリ１０２のバリュー領域１２１の０番地に格納されているバリューＶａｌｕｅ［１］を読み出す（ステップＳ７０４）。
　その後、読み出しポインタ１０６を１ずつインクリメントしながら（ステップＳ７０５）、ステップＳ７０２～Ｓ７０４の処理を繰り返して、Ｋｅｙ［２］及びＶａｌｕｅ［２］、Ｋｅｙ［３］及びＶａｌｕｅ［３］、Ｋｅｙ［４］及びＶａｌｕｅ［４］、Ｋｅｙ［５］及びＶａｌｕｅ［５］を順次読み出すことができる。そして、読み出しポインタ１０６の値が書き込みポインタ１０５の値「５」と一致すると（ステップＳ７０６のＹｅｓ）、キー及びバリューをすべて読み出したので、本処理を終了する。
Ｅ－７．キーとバリューの順次全読み出しとバリューの更新
　図８には、記憶装置１００において、キーとバリューの順次全読み出しとバリューの更新を行うための処理手順をフローチャートの形式で示している。
　まず、読み出しポインタ１０６を０にセットする（ステップＳ８０１）。
　次いで、第３のメモリ１０３のリバースポインタ領域１３１の、読み出しポインタ１０６が指す番地に格納されている値を、候補番地とする（ステップ８０２）。そして、第１のメモリ１０１のキー領域１１１の候補番地に格納されているキー値を読み出す（ステップＳ８０３）。
　次いで、第２のメモリ１０２のバリュー領域１２１の読み出しポインタ１０６が指す番地から、先行ステップＳ８０３で読み出したキー値に対応するバリューを読み出す（ステップＳ８０４）。
　次いで、バリュー領域１２１の読み出しポインタ１０６が指す番地のバリューを更新する（ステップＳ８０５）。
　その後、読み出しポインタ１０６を１だけインクリメントして（ステップＳ８０６）、読み出しポインタ１０６の値が書き込みポインタ１０５の値と一致するまで（ステップＳ８０７のＮｏ）、上記の処理Ｓ８０２～Ｓ８０６を繰り返すことで、すべてのキー値とバリューを順次読み出してバリューを更新することができる。
　例えば、記憶装置１００が図１に示すように既にキー及びバリューが登録されている状態において、キーとバリューの順次全読み出しとバリューの更新を行う場合、読み出しポインタ１０６を０にセットして（ステップＳ８０１）、まず第３のメモリ１０３のリバースポインタ１３１の０番地に格納されている値（「５」）、すなわち５番地を候補番地にする（ステップＳ８０２）。そして、第１のメモリ１０１のキー領域１１１の５番地のキー値Ｋｅｙ［１］を読み出し（ステップＳ８０３）、第２のメモリ１０２のバリュー領域１２１の０番地に格納されているバリューＶａｌｕｅ［１］を読み出した後（ステップＳ８０４）、当該番地のバリューＶａｌｕｅ［１］の値を更新する（ステップＳ８０５）。
　その後、読み出しポインタ１０６を１ずつインクリメントしながら（ステップＳ８０６）、ステップＳ８０２～Ｓ８０５の処理を繰り返して、Ｋｅｙ［２］及びＶａｌｕｅ［２］、Ｋｅｙ［３］及びＶａｌｕｅ［３］、Ｋｅｙ［４］及びＶａｌｕｅ［４］、Ｋｅｙ［５］及びＶａｌｕｅ［５］を順次読み出すことができる。そして、読み出しポインタ１０６の値が書き込みポインタ１０５の値「５」と一致すると（ステップＳ８０７のＹｅｓ）、キーとバリューの順次全読み出しとバリューの更新が完了したので、本処理を終了する。
Ｆ．実装例
　図９には、図３に示したキー検索時の処理手順の内容を、クロックドＳＲＡＭを用いて実装したパイプライン回路９００の一例を示している。
　パイプライン回路９００には、クロック毎にキー値ｋｅｙ＿０００が入力される。
　ハッシュ関数部９０１は、図１に示した記憶装置１００中の写像部１０４に相当し、入力キー値ｋｅｙ＿０００のハッシュ値を計算して、候補番地（初期アドレス）ａｄｒ＿０００として出力する。
　セレクタ（ｓｅｌ）９０２は、初期アドレスａｄｒ＿０００と、後述する加算器６から出力されるアドレスａｄｒ＿００１を入力すると、後述するキー比較部９０８から出力されるキー値の比較結果ｖｌｄ＿０１０をセレクト入力として、２つの入力データａｄｒ＿０００又はａｄｒ＿００１のうちいずれかを択一的に、ポインタ領域１１２に対する候補番地（ＳＲＡＭアドレス）ａｄｒ＿００２として出力する。
　ＳＲＡＭ　Ｋｅｙ部９０３は、図１に示した記憶装置１００中の、ＳＲＡＭで構成された第１のメモリ１０１（キー領域１１１）に対応し、セレクタ９０２によって選択された候補番地ａｄｒ＿００２に格納されているキー値ｋｅｙ＿０１１を候補キーとして１クロック後に出力する。
　ＳＲＡＭ　Ｐｔｒ部９０４は、ポインタ領域１１２に対応し、セレクタ９０２によって選択された候補番地ａｄｒ００２に格納されているポインタ値ｐｔｒ＿０１０を、１クロック後に出力する。ポインタ値ｐｔｒ＿０１０は、キー値に対応するバリューを格納している第２のメモリ１０２の候補番地である。
　フリップフロップ（ＦＦ）９０５は、クロック毎に入力される候補番地（ＳＲＡＭアドレス）ａｄｒ００２を１クロックだけ保持して、遅延出力する。なお、図９中、参照番号９１１及び９１２で示す一点鎖線は、クロックの切り替わりをそれぞれ示す。
　加算器９０６は、フリップフロップ９０５から１クロックだけ遅延出力された候補番地（ＳＲＡＭアドレス）ａｄｒ＿００２に１だけ加算し、セレクタ（ｓｅｌ）９０２に出力する。
　フリップフロップ９０７は、クロック毎に入力されるキー値ｋｅｙ＿０００を１クロックだけ保持して、入力キー値ｋｅｙ＿０１０として遅延出力する。
　キー比較部９０８は、フリップフロップ９０７から入力される１クロック前に入力されたキー値ｋｅｙ＿０１０と、ＳＲＡＭ　Ｋｅｙ部９０３から入力される候補キーｋｅｙ＿０１１とを比較し、両者が一致する場合は１を、一致しない場合は０を、候補キーの有効性を示すｖｌｄ＿０１０として出力する。
　上述したセレクタ（ｓｅｌ）９０２は、セレクト入力ｖｌｄ＿０１０が１のとき（すなわち入力キー値ｋｅｙ＿０１０と候補キーｋｅｙ＿０１１が一致するとき）には、初期アドレスａｄｒ＿０００を候補番地ａｄｒ＿００２として出力する。また、セレクタ（ｓｅｌ）９０２は、セレクト入力ｖｌｄ＿０１０が１のとき（すなわち入力キー値ｋｅｙ＿０１０と候補キーｋｅｙ＿０１１が一致しないとき）は、１クロック前の候補番地に１を加算した候補番地ａｄｒ＿００１を候補番地ａｄｒ＿００２として出力する。
　したがって、ＳＲＡＭ　Ｋｅｙ部９０３の候補番地ａｄｒ００２に格納されている候補キーｋｅｙ＿０１１と、入力キー値ｋｅｙ＿０１０が一致する場合には、ＳＲＡＭ　Ｐｔｒ部９０４からは、入力キー値ｋｅｙ＿０００のハッシュ値である候補番地（初期アドレス）ａｄｒ＿０００に格納されているポインタ値が候補ポインタとして出力される。また、一致しない場合は、ハッシュによる衝突が発生したと想定されるが、候補番地（初期アドレス）ａｄｒ＿０００に１だけ加算した候補番地ａｄｒ＿００１に格納されているポインタ値が候補ポインタとして出力される。
　後段のフリップフロップ９０９は、キー比較部９０８による比較結果ｖｌｄ＿０１０をｖｌｄ＿０２０として、フリップフロップ９０７から出力されるキー値ｋｅｙ＿０１０を候補キーｋｅｙ＿０２０として、ＳＲＡＭ　Ｐｔｒ部９０４から出力されるｐｔｒ＿０１０を候補ポインタｐｔｒ２０として、それぞれさらに１クロックだけ遅延出力する。
　図１０には、Ｋｅｙ［１］、Ｋｅｙ［２］、Ｋｅｙ［３］、Ｋｅｙ［４］、Ｋｅｙ［５］、Ｋｅｙ［６］、Ｋｅｙ［７］の順でキー検索を実施した場合の、図９に示したパイプライン回路９００のタイミングチャートを示している。
　最初のクロックで入力キー値としてｋｅｙ［１］が入力されると、そのハッシュ値である初期アドレスａｄｒ＿０００は「５」、初期アドレスに１だけ加算したアドレスａｄｒ＿００１は「６」である。そして、セレクタ９０２へのセレクト入力はハイ信号なので、セレクタ９０２により選択されたＳＲＡＭアドレスは初期アドレスａｄｒ＿０００「５」となる。
　１クロックだけ遅延して、フリップフロップ９０７から入力キー値Ｋｅｙ［１］が出力されるとともに、ＳＲＡＭ　Ｋｅｙ部９０３からはＳＲＡＭアドレス「５」に格納された候補キーＫｅｙ［１］が出力される。入力キー値ｋｅｙ＿０１０と候補キーｋｅｙ＿０１１が一致するので、キー比較部９０８はｖｌｄ＿０１０としてハイ信号を出力し、ＳＲＡＭ　Ｐｔｒ部９０４からはＳＲＡＭアドレス「５」に格納された候補ポインタｐｔｒ＿０１０として「０」番地が出力される。
　さらに１クロックだけ遅延して、フリップフロップ９０９から、キー値ｋｅｙ＿０２０としてＫｅｙ［１］、ポインタ値ｐｔｒ＿０２０として「０」番地が出力されるとともに、これらキー及びポインタ値の有効性を示すｖｌｄ０２０としてハイ信号が出力される。
　続いて、入力キー値としてｋｅｙ［２］が入力されると、そのハッシュ値である初期アドレスａｄｒ＿０００は「３」、初期アドレスに１だけ加算したアドレスａｄｒ＿００１は「４」、セレクタ９０２により選択されたＳＲＡＭアドレスは「３」となる。この場合も入力キー値ｋｅｙ＿０１０と候補キーｋｅｙ＿０１１が一致するので、１クロックだけ遅延して、キー比較部９０８はｖｌｄ＿０１０としてハイ信号を出力し、ＳＲＡＭ　Ｐｔｒ部９０４からはＳＲＡＭアドレス「３」に格納された候補ポインタｐｔｒ＿０１０として「１」番地が出力される。さらに１クロックだけ遅延して、フリップフロップ９０９から、キー値ｋｅｙ＿０２０としてＫｅｙ［２］、ポインタ値ｐｔｒ＿０２０として「１」番地が出力されるとともに、これらキー及びポインタ値の有効性を示すｖｌｄ０２０としてハイ信号が出力される。
　続いて、入力キー値としてｋｅｙ［３］が入力されると、そのハッシュ値である初期アドレスａｄｒ＿０００は「７」、初期アドレスに１だけ加算したアドレスａｄｒ＿００１は「８」、セレクタ９０２により選択されたＳＲＡＭアドレスは「３」となる。この場合も入力キー値ｋｅｙ＿０１０と候補キーｋｅｙ＿０１１が一致するので、１クロックだけ遅延して、キー比較部９０８はｖｌｄ＿０１０としてハイ信号を出力し、ＳＲＡＭ　Ｐｔｒ部９０４からはＳＲＡＭアドレス「７」に格納された候補ポインタｐｔｒ＿０１０として「２」番地が出力される。さらに１クロックだけ遅延して、フリップフロップ９０９から、キー値ｋｅｙ＿０２０としてＫｅｙ［３］、ポインタ値ｐｔｒ＿０２０として「２」番地が出力されるとともに、これらキー及びポインタ値の有効性を示すｖｌｄ０２０としてハイ信号が出力される。
　続いて、入力キー値としてｋｅｙ［４］が入力されると、そのハッシュ値である初期アドレスａｄｒ＿０００は「３」、初期アドレスに１だけ加算したアドレスａｄｒ＿００１は「０」、セレクタ９０２により選択されたＳＲＡＭアドレスは「１」となる。この場合も入力キー値ｋｅｙ＿０１０と候補キーｋｅｙ＿０１１が一致するので、１クロックだけ遅延して、キー比較部９０８はｖｌｄ＿０１０としてハイ信号を出力し、ＳＲＡＭ　Ｐｔｒ部９０４からはＳＲＡＭアドレス「０」に格納された候補ポインタｐｔｒ＿０１０として「３」番地が出力される。さらに１クロックだけ遅延して、フリップフロップ９０９から、キー値ｋｅｙ＿０２０としてＫｅｙ［４］、ポインタ値ｐｔｒ＿０２０として「３」番地が出力されるとともに、これらキー及びポインタ値の有効性を示すｖｌｄ０２０としてハイ信号が出力される。
　続いて、入力キー値としてｋｅｙ［５］が入力されると、そのハッシュ値である初期アドレスａｄｒ＿０００は「５」、初期アドレスに１だけ加算したアドレスａｄｒ＿００１は「６」、セレクタ９０２により選択されたＳＲＡＭアドレスは「５」となる。この場合は、入力キー値ｋｅｙ＿０１０と候補キーｋｅｙ＿０１１が一致しない。すなわち、ハッシュによる衝突が発生したことになるので、開番地法により衝突を回避する。
　具体的には、１クロックだけ遅延して、キー比較部９０８はｖｌｄ＿０１０としてロー信号を出力し、ＳＲＡＭ　Ｐｔｒ部９０４からはＳＲＡＭアドレス「５」に格納された候補ポインタｐｔｒ＿０１０として「０」番地が出力される。また、セレクタ９０２は、セレクト入力ｓにロー信号が入力されたことにより、初期アドレスに１を加算したアドレスａｄｒ＿００１である「６」をＳＲＡＭアドレスａｄｒ＿００２として出力する。
　そして、続くクロックでは、ＳＲＡＭ　Ｋｅｙ部９０３からはＳＲＡＭアドレス「６」に格納された候補キーＫｅｙ［５］が出力される。この場合は入力キー値ｋｅｙ＿０１０と候補キーｋｅｙ＿０１１が一致するので、キー比較部９０８はｖｌｄ＿０１０としてハイ信号を出力し、ＳＲＡＭ　Ｐｔｒ部９０４からはＳＲＡＭアドレス「５」に格納された候補ポインタｐｔｒ＿０１０として「４」番地が出力される。
　さらに１クロックだけ遅延して、フリップフロップ９０９から、キー値ｋｅｙ＿０２０としてＫｅｙ［５］、ポインタ値ｐｔｒ＿０２０として「４」番地が出力されるとともに、これらキー及びポインタ値の有効性を示すｖｌｄ＿０２０としてハイ信号が出力される。
Ｇ．効果
　最後に、本実施形態に係る連想配列方式の記憶装置１００の効果について言及しておく。
　ＨＤＧＦ技術をＳｔｅｒｅｏ　Ｄｅｐｔｈ計算処理に適用する場合、連想配列のバリューデータには、サイズが大きなＣｏｓｔ　Ｖｏｌｕｍｅが記録されることになる（前述）。具体的には、１つのキー値のサイズは６０ビットであるが、バリュー（Ｃｏｓｔ　Ｖｅｃｔｏｒ）１つのサイズが数キロビットと大きく、Ｃｏｓｔ　Ｖｏｌｕｍｅとしては２３６メガバイトにもなる。このため、連想配列方式により単純にキーとバリューをペアにして扱う場合、アドレス空間を大きめにした分だけバリュー用のメモリ容量も増加するので、容量の無駄がとても大きくなる。これに対し、図１に示した連想配列方式の記憶装置１００のハードウェア構成によれば、キー値とはポインタによって対応付けられるが、ＳＲＡＭで構成されるキー値の記憶領域とは別の、ＤＲＡＭにより構成される記憶領域にバリューが格納されるので、ポインタなどのコストがかかるが、バリューの記憶容量の無駄がなくなり、且つ、低コストで大容量のバリューを記憶することができるという効果がある。
　また、図１に示した連想配列方式の記憶装置１００のハードウェア構成によれば、開番地法により衝突時の第１のメモリ１０１への再参照アドレスを事前に計算することができる。したがって、クロックドＳＲＡＭが持つレイテンシーを隠ぺいすることができ、衝突が発生していない限りスループットを１に保つことができ、且つ、衝突が発生してもその発生回数×１のクロックロスで済むという利点がある。
　以上、特定の実施形態を参照しながら、本明細書で開示する技術について詳細に説明してきた。しかしながら、本明細書で開示する技術の要旨を逸脱しない範囲で当業者が該実施形態の修正や代用を成し得ることは自明である。
　本明細書で開示した連想配列方式の記憶装置は、例えば２次元画像や３次元ＣＴ画像のノイズ除去やＳｅｍａｎｔｉｃ　Ｓｅｇｍｅｎｔａｔｉｏｎといった画像処理を実施するＨＤＧＦ回路に適用することができる。また、本明細書で開示した連想配列方式の記憶装置を適用したＨＤＧＦ回路を用いて、Ｓｔｅｒｅｏ　Ｄｅｐｔｈ計算回路を構成することができる。
　本明細書で開示する記憶装置は、連想配列方式を利用するさまざまなタイプの情報処理装置に適用することができる。本明細書で開示する記憶装置は、広大なアドレス空間を確保する必要があり且つデータサイズが大きいバリューを扱う用途を持つ情報処理装置に、好適に適用することができる。具体的には、情報処理装置は、Ｄｅｅｐ　Ｌｅａｒｎｉｎｇなどの人工知能の技術を用いて画像学習や画像推論などを行うものであってもよい。また、本明細書で開示する、連想配列方式の記憶装置は、Ｃｏｎｖｏｌｕｔｉｏｎａｌ　Ｎｅｕｒａｌ　Ｎｅｔｗｏｒｋなどに対して入力される情報として使われる画像データを記憶する記憶装置であってもよい。
　要するに、例示という形態により本明細書で開示する技術について説明してきたのであり、本明細書の記載内容を限定的に解釈するべきではない。本明細書で開示する技術の要旨を判断するためには、特許請求の範囲を参酌すべきである。
　なお、本明細書の開示の技術は、以下のような構成をとることも可能である。
（１）第１のメモリと、バリューを記憶する第２のメモリと、第３のメモリを備え、
　前記第１のメモリは、キー値と、そのキー値に対応するバリューが格納されている第２のメモリの番地を格納し、
　前記第３のメモリは、前記第２のメモリに格納されたバリューに対応するキーを格納している第１のメモリの番地を格納する、
連想配列方式の記憶装置。
（２）前記第１のメモリは、キー値が登録されているかどうかを示すフラグをさらに格納する、
上記（１）に記載の記憶装置。
（３）キー値からハッシュ関数によりそのキー値を格納する前記第１のメモリの番地を計算する、
上記（１）又は（２）のいずれかに記載の記憶装置。
（４）開番地法に基づいてキー値を格納する前記第１のメモリの番地を計算する、
上記（３）に記載の記憶装置。
（５）前記第１及び前記第３のメモリはＳＲＡＭにより構成され、前記第２のメモリのメモリはＤＲＡＭにより構成される、
上記（１）乃至（４）のいずれかに記載の記憶装置。
（６）上記（１）乃至（５）のいずれかに記載の記憶装置を用いて計算値を記憶するように構成された、ＨＤＧＦ回路。
（７）上記（６）に記載のＨＤＧＦ回路を用いてＤｅｐｔｈ計算を行う、Ｓｔｅｒｅｏ　Ｄｅｐｔｈ計算回路。
（８）上記（１）乃至（５）のいずれかに記載の記憶装置を用いて連想配列方式によりデータを記憶する、情報処理装置。
　１００…記憶装置
　１０１…第１のメモリ、１１１…キー領域、１１２…ポインタ領域
　１０２…第２のメモリ、１２１…バリュー領域
　１０３…第３のメモリ、１３１…リバースポインタ領域
　１０４…写像部、１０５…書き込みポインタ
　１０６…読み出しポインタ
　９０１…ハッシュ関数部、９０２…セレクタ
　９０３…ＳＲＡＭ　Ｋｅｙ部、９０４…ＳＲＡＭ　Ｐｔｒ部
　９０５…フリップフロップ、９０６…加算器
　９０７…フリップフロップ、９０８…キー比較部
　９０９…フリップフロップ

Claims (8)

  1. 　第１のメモリと、バリューを記憶する第２のメモリと、第３のメモリを備え、
    　前記第１のメモリは、キー値と、そのキー値に対応するバリューが格納されている第２のメモリの番地を格納し、
    　前記第３のメモリは、前記第２のメモリに格納されたバリューに対応するキーを格納している第１のメモリの番地を格納する、
    連想配列方式の記憶装置。
  2. 　前記第１のメモリは、キー値が登録されているかどうかを示すフラグをさらに格納する、
    請求項１に記載の記憶装置。
  3. 　キー値からハッシュ関数によりそのキー値を格納する前記第１のメモリの番地を計算する、
    請求項１に記載の記憶装置。
  4. 　開番地法に基づいてキー値を格納する前記第１のメモリの番地を計算する、
    請求項３に記載の記憶装置。
  5. 　前記第１及び前記第３のメモリはＳＲＡＭにより構成され、前記第２のメモリのメモリはＤＲＡＭにより構成される、
    請求項１に記載の記憶装置。
  6. 　請求項１に記載の記憶装置を用いて計算値を記憶するように構成された、Ｈｉｇｈ　Ｄｉｍｅｎｓｉｏｎａｌ　Ｇａｕｓｓｉａｎ　Ｆｉｌｔｅｒｉｎｇ（ＨＤＧＦ）回路。
  7. 　請求項６に記載のＨＤＧＦ回路を用いてＤｅｐｔｈ計算を行う、Ｓｔｅｒｅｏ　Ｄｅｐｔｈ計算回路。
  8. 　請求項１に記載の記憶装置を用いて連想配列方式によりデータを記憶する、情報処理装置。
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