WO2020015961A1 - Vertical power transistor and method for producing the vertical power transistor - Google Patents

Vertical power transistor and method for producing the vertical power transistor Download PDF

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WO2020015961A1
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semiconductor substrate
depth
trench structure
areas
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Holger Bartolf
Alfred Goerlach
Stephan Schwaiger
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Robert Bosch Gmbh
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Definitions

  • the invention relates to a vertical power transistor with a specially shaped trench structure and a method for producing the vertical one
  • Shield the gate oxide One possibility is to insert or bury p-doped regions in an epitaxial layer below the trench structure of the power transistor. These p-doped areas
  • the disadvantage here is that an additional epitaxial step is required to generate the buried p regions. This is associated with high costs and further process risks.
  • Another possibility is to create deep p + areas by implantation to the side of the MIS head. The implantation of these areas is deeper than the implantation of the MIS head so that the MIS head is shielded from high field strengths.
  • the disadvantage here is that high energy has to be used for the deep implantations, so that high costs are incurred, severe damage to the semiconductor crystal is caused, and lateral ion scattering changes the pitch dimension.
  • the object of the invention is the performance of a vertical
  • the vertical power transistor has a semiconductor substrate which comprises a first semiconductor material and has at least one epitaxial layer.
  • a trench structure extends from a surface of the semiconductor substrate into the interior of the at least one epitaxial layer.
  • Trench structure first areas, each extending from a trench floor to a certain height of the respective trench.
  • Areas include first sub-areas that have a first depth and a first width.
  • the first partial regions extend essentially perpendicular to the surface of the semiconductor substrate.
  • the term essentially expresses that manufacturing tolerances are also included.
  • the first areas comprise second partial areas which have a second depth and a second width.
  • the second partial areas have a first angle of inclination to the surface of the semiconductor substrate.
  • the first areas comprise third partial areas which have a third depth and a third width.
  • the third partial areas have a second angle of inclination to the surface of the
  • the first areas are electrically connected to a source connection.
  • the first regions have fourth subregions which extend essentially perpendicular to the surface of the semiconductor substrate.
  • the fourth subregions have a fourth depth and a fourth width, the fourth depth being greater than the first depth.
  • the side walls of the fourth partial area are arranged perpendicular to the surface of the semiconductor substrate, so that the channel length of the vertical power transistor is minimal, as a result of which the channel resistance is minimal.
  • a first layer with a first doping is arranged on the surface of the first regions.
  • the first doping has a first charge carrier type, which is different from a second charge carrier type of a second doping of the epitaxial layer.
  • the first regions are at least partially filled with a second semiconductor material, the second semiconductor material having a third doping of at least 1E13 cm A -3.
  • Space charge zones of the first areas is kept away from the gate oxide.
  • the second semiconductor material comprises polycrystalline silicon or 3C-SiC.
  • heterojunctions form between the epitaxial layer and the subregions which are filled with the second semiconductor material. These heterojunctions form an energy barrier, ie they are rectifying and thereby limiting the current in the event of a short circuit and keeping the electric field away from the gate oxide in reverse operation.
  • energy barrier ie they are rectifying and thereby limiting the current in the event of a short circuit and keeping the electric field away from the gate oxide in reverse operation.
  • the forward voltage is lower than for a
  • the first semiconductor material comprises silicon carbide.
  • Power transistors on a semiconductor substrate wherein the semiconductor substrate has a first semiconductor material and has at least one epitaxial layer, comprises producing first subregions of a trench structure by means of etching, the first subregions of the trench structure extending essentially perpendicularly from a surface of the semiconductor substrate into the interior of the
  • each first portion has a first depth and a first width.
  • the method further comprises rotating the semiconductor substrate by a first inclination angle and producing second subregions of the trench structure by means of etching, the second subregions of the trench structure making the first inclination angle to the surface of the
  • each second portion of the trench structure each having a second depth and a second width.
  • the method further comprises rotating the semiconductor substrate around a second one
  • each third partial area of the trench structure each having a third depth and a third width.
  • the method also includes creating an electrical connection of the second sub-areas and the third
  • Subregions are generated, the ends of which are at a short distance from one another, so that high field strengths are kept away from the gate oxide in the event of a blockage and the current is effectively limited in the event of a short circuit.
  • fourth partial areas of the trench structure are produced by means of etching, the fourth partial areas having a fourth depth that is greater than the first depth.
  • the gate oxides are of high quality, since the trench surfaces in the region of the gate oxides are produced independently of the first partial region and that the channel length can be chosen to be shorter.
  • a layer with a first doping is deposited on a surface of the trench structure, the first doping having a first charge carrier type, which is of a second
  • Charge carrier type of a second doping of the epitaxial layer is different.
  • the advantage here is that one layer extends somewhat into the single-crystalline epitaxial layer, so that there is no increase in the blocking currents due to recombination at the interface with the epitaxial layer.
  • first partial areas and the second partial areas are decayed with a second semiconductor material.
  • FIG. 1 shows an example of a vertical power transistor
  • FIG. 2 shows another example of the vertical power transistor
  • FIG. 3 shows a method for producing the vertical power transistor according to FIG. 1, and Figure 4 selected process steps for the production of
  • FIG. 1 shows a vertical power transistor 1 with a semiconductor substrate 2 on the front side of which at least one epitaxial layer 3 is arranged.
  • the vertical power transistor 1 is, for example, a MOSFET.
  • Semiconductor substrate 2 comprises a first semiconductor material, for example
  • Silicon carbide in particular 4H-SiC, the epitaxial layer 3 being n-doped.
  • a second layer 7 is arranged, which as
  • a third layer is arranged on the second layer 7 and comprises body connection regions 8 and source regions 9.
  • a second metal layer 15, which functions as drain metallization, is arranged on the rear side of the semiconductor substrate 2.
  • the vertical power transistor 1 has a trench structure, i. H. a plurality or a plurality of trenches. The trenches have a depth of 0.5 pm to 14 pm and a distance of 0.2 pm to 10 pm measured at the extreme end of the trench bottom. Each trench has first areas 13, each of which is different
  • the first areas 13 include first partial areas, second partial areas and third partial areas, the second partial areas and the third
  • Subregions have an inclination to the surface of the semiconductor substrate 2.
  • the shape of the first regions 13 is essentially V-shaped, the open side of the V-shape pointing in the direction of the second metal layer 15. This means that the trenches, starting from the respective trench bottom, have no vertical side walls to the substrate surface. The trench floors can be rounded with respect to the respective side walls.
  • the first regions 13 are at least partially filled with the second semiconductor material.
  • the second semiconductor material is, for example, poly-Si or 3C-SiC.
  • Semiconductor material has a third doping, which is at least one
  • Dopant concentration of 1E13 cm A -3 has.
  • the third doping uses either n-charge carriers or p-charge carriers in the case of poly-Si p charge carriers and in the case of 3C-SiC.
  • the first regions 13 are electrically connected to the source regions 9.
  • a gate dielectric 5, for example made of S1O2 and a gate electrode 6, for example made of poly-Si, are arranged within the trench structure.
  • a structured insulation layer 16, which electrically insulates the gate electrodes 6 from the source regions 9, is arranged on each trench, ie above the trench structure.
  • a first metal layer 14 is arranged on the structured insulation layer 16.
  • FIG. 2 shows another example of a vertical power transistor 51.
  • the vertical power transistor 51 comprises the structure of the vertical
  • the vertical power transistor 51 is, for example, a MOSFET.
  • the vertical power transistor 51 has a first layer 4, which is arranged on the trench surface of the first regions 13.
  • the first layer 4 has a first doping.
  • the first doping has a first charge carrier type, which is different from the second charge carrier type of a second doping of the epitaxial layer 3.
  • the epitaxial layer 3 is doped, for example, with n charge carriers.
  • the first layer 4 is doped with p charge carriers.
  • the first doping has a higher doping concentration than the second doping.
  • the doping profile of the first doping is designed such that the electric field drops to zero when the blocking voltage is received within the first layer 4. This means that the doping concentration of the first layer 4 is chosen so high that the electric field remains within the highly doped, thin first layer 4 when the blocking voltage is absorbed and does not reach into the first regions 13 filled with poly-Si. These are generated, for example, by means of ion implantation and a subsequent healing step before the trenches are destroyed.
  • the epitaxial layer 3 may not be homogeneously n-doped, but may be doped in the region of the trench bottoms with a higher concentration of n-charge carriers, so that the first layer 4 has the function of a “counter-doped” layer. This reduces the RDSon of the vertical power transistor 1.
  • the trench structure comprises fourth partial regions which extend essentially perpendicular to the surface of the semiconductor substrate 2. The fourth partial areas have a fourth depth and a fourth width, the fourth depth being greater than the first depth, so that the first areas 13 consist of first partial areas, second partial areas and fourth partial areas.
  • the fourth partial areas are at least partially filled with the second semiconductor material.
  • the fourth sub-area ensures that the trench walls run vertically in the area of the inversion channel. This minimizes the length of the inversion channel and thus the channel resistance.
  • FIG. 3 describes a method 300 for producing vertical ones
  • Power transistors on a semiconductor substrate that have at least one
  • the method 300 starts with a step 310 in which first subregions of a trench structure are produced by means of etching, in particular by means of sputter etching.
  • the first partial regions of the trench structure extend essentially perpendicularly from a surface of the
  • each first partial area has a first depth and a first width.
  • the semiconductor substrate is rotated so that the surface of the
  • Semiconductor substrate has a first angle of inclination to a first plane, which in an initial state, ie not rotated, is arranged perpendicular to the surface of the semiconductor substrate.
  • a second partial area of the trench structure is generated by means of etching.
  • the second partial areas of the trench structure have a first angle of inclination to the surface of the semiconductor substrate, ie they are arranged in a tilted manner. Every second partial area has a second depth and a second width.
  • the semiconductor substrate is rotated so that the surface of the semiconductor substrate has a second inclination angle to the first plane.
  • the amount of the first tilt angle corresponds to the amount of the second tilt angle, the first tilt angle being a has a different sign than the second inclination angle.
  • a third partial area of the trench structure is created by means of etching. The third partial areas have the second angle of inclination to the surface of the semiconductor substrate. Each third section has a third depth and a third width.
  • a first layer with a first doping is deposited on a surface of the trench structure, the first doping having a first charge carrier type that is different from a second charge carrier type of a second doping of the epitaxial layer.
  • an electrical connection is created between the second partial areas and the third partial areas with a source connection.
  • fourth step 380 fourth
  • Sub-areas have a fourth depth that is greater than the first depth.
  • FIG. 4 shows selected method steps for producing the trench structure from FIG. 3.
  • the production of the trench structure comprises at least three etching steps, which are preferably carried out by means of sputter etching, ie. H. one
  • FIG. 4a shows method step 310 in which first subregions of the trench structure are produced by means of etching.
  • a hard mask with a certain thickness dM is arranged on the substrate surface, so that a vertical trench with a first depth tl and a first width wl is produced by means of etching.
  • Figure 4b shows the
  • FIG. 4c shows method step 350 in the third partial area of FIG.
  • Trench structure can be created by etching. This is done in one
  • the semiconductor substrate is inclined or tilted by a second inclination angle -PHI.
  • the third partial region produced in this way is inclined in a different direction than the second partial region with respect to the surface of the semiconductor substrate.
  • the second sub-areas and the third sub-areas are arranged symmetrically to the central perpendicular of a respective trench when the condition is met.
  • the minimum tilt angle PHIMIN and the maximum tilt angle PHIMAX can be determined using the following formulas:
  • FIG. 4d shows method step 380 in the fourth partial area of FIG
  • Trench structure can be created by etching.
  • a photolithography is carried out in advance in order to set a width w4 of the trench.
  • the trenches are decayed with a highly doped polysilicon, so that a heterojunction between the poly-Si layer and the low-doped 4H-SiC layer is formed.
  • the vertical power transistor with an inclined trench structure can be used in power electronics applications such as inverters for electric vehicles or hybrid vehicles as well as for NON automotive applications such as photovoltaics or wind power inverters, train drives or high-voltage rectifiers.

Abstract

The invention relates to a vertical power transistor (1) having a semiconductor substrate (2) which is composed of a first semiconductor material and has at least one epitaxial layer (3), wherein a trench structure extends from a surface of the semiconductor substrate (2) into the interior of the at least one epitaxial layer (3), characterized in that the trench structure has first regions (13) which each extend from a trench bottom up to a specific height of the respective trench, wherein: the first regions (13) comprise first sub-regions, each having a first depth (t1) and a first width (w1); the first sub-regions extend substantially perpendicularly to the surface of the semiconductor substrate (2); the first regions (13) comprise second sub-regions, each having a second depth and a second width (w2); the second sub-regions have a first angle of inclination relative to the surface of the semiconductor substrate (2); the first regions (13) comprise third sub-regions, each having a third depth and a third width; the third sub-regions have a second angle of inclination relative to the surface of the semiconductor substrate (2); and the first regions (13) are electrically conductively connected to a source terminal.

Description

Beschreibung  description
Vertikaler Leistungstransistor und Verfahren zur Herstellung des vertikalen Vertical power transistor and method of manufacturing the vertical one
Leistungstransistors  power transistor
Stand der Technik State of the art
Die Erfindung betrifft einen vertikalen Leistungstransistor mit einer speziell geformten Grabenstruktur und ein Verfahren zur Herstellung des vertikalen The invention relates to a vertical power transistor with a specially shaped trench structure and a method for producing the vertical one
Leistungstransistors. Power transistor.
Bei vertikalen Leistungstransistoren ist die Abschirmung des Gateoxids vor hohen Feldstärken bei hoher positiver Spannung zwischen Drain und Source sowohl im Sperrbetrieb als auch im Kurzschlussfall problematisch. Des Weiteren ist die Begrenzung des Kurzschlussstroms schwierig. In vertical power transistors, shielding the gate oxide from high field strengths with a high positive voltage between drain and source is problematic both in the blocking mode and in the event of a short circuit. Limiting the short-circuit current is also difficult.
Aus dem Stand der Technik sind verschiedene Möglichkeiten bekannt, die Various possibilities are known from the prior art which
Abschirmung des Gateoxids vorzunehmen. Eine Möglichkeit besteht darin in einer Epitaxieschicht unterhalb der Grabenstruktur des Leistungstransistors p- dotierte Gebiete einzufügen bzw. zu vergraben. Diese p-dotierten Gebiete Shield the gate oxide. One possibility is to insert or bury p-doped regions in an epitaxial layer below the trench structure of the power transistor. These p-doped areas
werden elektrisch an das Sourcegebiet des Leistungstransistors angeschlossen.are electrically connected to the source region of the power transistor.
Durch ihre Position unterhalb des MIS-Kopfs schirmen sie hohe Feldstärken vom MIS-Kopf ab und tragen maßgeblich zur Begrenzung des Kurzschlussstroms bei. Due to their position below the MIS head, they shield high field strengths from the MIS head and make a significant contribution to limiting the short-circuit current.
Der Nachteil ist hierbei, dass ein zusätzlicher Epitaxieschritt zur Erzeugung der vergrabenen p-Gebiete erforderlich ist. Dies ist mit hohen Kosten und weiteren Prozessrisiken verbunden. The disadvantage here is that an additional epitaxial step is required to generate the buried p regions. This is associated with high costs and further process risks.
Eine andere Möglichkeit besteht darin tief reichende p+ Gebiete durch Implantation seitlich des MIS-Kopfs zu erzeugen. Die Implantation dieser Gebiete ist dabei tiefer als die Implantation des MIS-Kopfs, so dass der MIS-Kopf vor hohen Feldstärken abgeschirmt wird. Another possibility is to create deep p + areas by implantation to the side of the MIS head. The implantation of these areas is deeper than the implantation of the MIS head so that the MIS head is shielded from high field strengths.
Nachteilig ist hierbei, dass für die tiefen Implantationen hohe Energie aufgewendet werden muss, sodass hohe Kosten verursacht werden, starke Beschädigungen des Halbleiterkristalls hervorgerufen werden und laterale lonenstreuung das Pitchmaß verändert. The disadvantage here is that high energy has to be used for the deep implantations, so that high costs are incurred, severe damage to the semiconductor crystal is caused, and lateral ion scattering changes the pitch dimension.
Die Aufgabe der Erfindung ist es die Leistungsfähigkeit eines vertikalen The object of the invention is the performance of a vertical
Leistungstransistors zu verbessern. To improve power transistor.
Offenbarung der Erfindung Disclosure of the invention
Der vertikale Leistungstransistor weist ein Halbleitersubstrat auf, das ein erstes Halbleitermaterial umfasst und mindestens eine Epitaxieschicht aufweist. Eine Grabenstruktur erstreckt sich von einer Oberfläche des Halbleitersubstrats ins Innere der mindestens einen Epitaxieschicht. Erfindungsgemäß weist die The vertical power transistor has a semiconductor substrate which comprises a first semiconductor material and has at least one epitaxial layer. A trench structure extends from a surface of the semiconductor substrate into the interior of the at least one epitaxial layer. According to the invention
Grabenstruktur erste Bereiche auf, die sich jeweils von einem Grabenboden bis zu einer bestimmten Höhe des jeweiligen Grabens erstrecken. Die ersten Trench structure first areas, each extending from a trench floor to a certain height of the respective trench. The first
Bereiche umfassen erste Teilbereiche, die eine erste Tiefe und eine erste Weite aufweisen. Die ersten Teilbereiche erstrecken sich im Wesentlichen senkrecht zur Oberfläche des Halbleitersubstrats. Der Begriff im Wesentlichen drückt hierbei aus, dass Fertigungstoleranzen mitumfasst sind. Die ersten Bereiche umfassen zweite Teilbereiche, die eine zweite Tiefe und eine zweite Weite aufweisen. Die zweiten Teilbereiche weisen einen ersten Neigungswinkel zur Oberfläche des Halbleitersubstrats auf. Die ersten Bereiche umfassen dritte Teilbereiche, die eine dritte Tiefe und eine dritte Weite aufweisen. Die dritten Teilbereiche weisen einen zweiten Neigungswinkel zur Oberfläche des Areas include first sub-areas that have a first depth and a first width. The first partial regions extend essentially perpendicular to the surface of the semiconductor substrate. The term essentially expresses that manufacturing tolerances are also included. The first areas comprise second partial areas which have a second depth and a second width. The second partial areas have a first angle of inclination to the surface of the semiconductor substrate. The first areas comprise third partial areas which have a third depth and a third width. The third partial areas have a second angle of inclination to the surface of the
Halbleitersubstrats auf. Die ersten Bereiche sind mit einem Sourceanschluss elektrisch leitend verbunden. Semiconductor substrate. The first areas are electrically connected to a source connection.
Der Vorteil ist hierbei, dass die ersten Teilbereiche und die zweiten Teilbereiche einen geringen lateralen Abstand zueinander aufweisen, sodass der Platzbedarf gering ist. In einer Weiterbildung weisen die ersten Bereiche vierte Teilbereiche auf, die sich im Wesentlichen senkrecht zur Oberfläche des Halbleitersubstrats erstrecken. Die vierten Teilbereiche weisen eine vierte Tiefe und eine vierte Weite auf, wobei die vierte Tiefe größer ist als die erste Tiefe. The advantage here is that the first partial areas and the second partial areas have a small lateral spacing from one another, so that the space requirement is small. In a further development, the first regions have fourth subregions which extend essentially perpendicular to the surface of the semiconductor substrate. The fourth subregions have a fourth depth and a fourth width, the fourth depth being greater than the first depth.
Vorteilhaft ist hierbei, dass die Seitenwände des vierten Teilbereichs senkrecht zur Oberfläche des Halbleitersubstrats angeordnet sind, so dass die Kanallänge des vertikalen Leistungstransistors minimal ist, wodurch der Kanalwiderstand minimal ist. It is advantageous here that the side walls of the fourth partial area are arranged perpendicular to the surface of the semiconductor substrate, so that the channel length of the vertical power transistor is minimal, as a result of which the channel resistance is minimal.
In einer weiteren Ausgestaltung ist auf der Oberfläche der ersten Bereiche eine erste Schicht mit einer ersten Dotierung angeordnet. Die erste Dotierung weist einen ersten Ladungsträgertyp auf, der von einem zweiten Ladungsträgertyp einer zweiten Dotierung der Epitaxieschicht verschieden ist. In a further embodiment, a first layer with a first doping is arranged on the surface of the first regions. The first doping has a first charge carrier type, which is different from a second charge carrier type of a second doping of the epitaxial layer.
Der Vorteil ist hierbei, dass lediglich geringe Leckströme auftreten. The advantage here is that only low leakage currents occur.
In einer Weiterbildung sind die ersten Bereiche mindestens teilweise mit einem zweiten Halbleitermaterial verfüllt, wobei das zweite Halbleitermaterial eine dritte Dotierung von mindestens 1E13 cmA-3 aufweist. In one development, the first regions are at least partially filled with a second semiconductor material, the second semiconductor material having a third doping of at least 1E13 cm A -3.
Vorteilhaft ist hierbei, dass hohe elektrische Feldstärken im Sperrfall, d. h. wenn eine hohe elektrische Spannung am vertikalen Leistungstransistor zwischen Drain und Source anliegt, vom Gateoxid ferngehalten werden und der Strom im Kurzschlussfall effektiv begrenzt wird, da das elektrische Feld durch die It is advantageous here that high electrical field strengths in the event of blocking, ie. H. if a high electrical voltage is applied to the vertical power transistor between drain and source, are kept away from the gate oxide and the current is effectively limited in the event of a short circuit, since the electric field is caused by the
Raumladungszonen der ersten Bereiche vom Gateoxid ferngehalten wird. Space charge zones of the first areas is kept away from the gate oxide.
In einer weiteren Ausgestaltung umfasst das zweite Halbleitermaterial polykristallines Silizium oder 3C-SiC. In a further embodiment, the second semiconductor material comprises polycrystalline silicon or 3C-SiC.
Der Vorteil ist hierbei, dass sich Heteroübergänge zwischen der Epitaxieschicht und den Teilbereichen, die mit dem zweiten Halbleitermaterial verfüllt sind, bilden. Diese Heteroübergänge bilden eine Energiebarriere, d. h. sie sind gleichrichtend und begrenzen dadurch den Strom im Kurzschlussfall und halten das elektrische Feld im Sperrbetrieb vom Gateoxid fern. Außerdem ist bei einem Betrieb des vertikalen Leistungstransistors im vierten Quadranten des The advantage here is that heterojunctions form between the epitaxial layer and the subregions which are filled with the second semiconductor material. These heterojunctions form an energy barrier, ie they are rectifying and thereby limiting the current in the event of a short circuit and keeping the electric field away from the gate oxide in reverse operation. In addition, when operating the vertical power transistor in the fourth quadrant
Transistorkennlinienfelds die Durchlassspannung geringer als bei einer Transistor characteristic field, the forward voltage is lower than for a
Anordnung ohne Heteroübergang. Arrangement without heterojunction.
In einer Weiterbildung umfasst das erste Halbleitermaterial Siliziumcarbid. In a further development, the first semiconductor material comprises silicon carbide.
Das erfindungsgemäße Verfahren zur Herstellung von vertikalen The inventive method for the production of vertical
Leistungstransistoren auf einem Halbleitersubstrat, wobei das Halbleitersubstrat ein erstes Halbleitermaterial aufweist und mindestens eine Epitaxieschicht aufweist, umfasst das Erzeugen erster Teilbereiche einer Grabenstruktur mittels Ätzen, wobei sich die ersten Teilbereiche der Grabenstruktur im Wesentlichen senkrecht von einer Oberfläche des Halbleitersubstrats ins Innere der Power transistors on a semiconductor substrate, wherein the semiconductor substrate has a first semiconductor material and has at least one epitaxial layer, comprises producing first subregions of a trench structure by means of etching, the first subregions of the trench structure extending essentially perpendicularly from a surface of the semiconductor substrate into the interior of the
Epitaxieschicht erstrecken, wobei jeder erste Teilbereich eine erste Tiefe und eine erste Weite aufweist. Das Verfahren umfasst des Weiteren ein Drehen des Halbleitersubstrats um einen ersten Neigungswinkel und das Erzeugen zweiter Teilbereiche der Grabenstruktur mittels Ätzen, wobei die zweiten Teilbereiche der Grabenstruktur den ersten Neigungswinkel zur Oberfläche des Extend epitaxial layer, wherein each first portion has a first depth and a first width. The method further comprises rotating the semiconductor substrate by a first inclination angle and producing second subregions of the trench structure by means of etching, the second subregions of the trench structure making the first inclination angle to the surface of the
Halbleitersubstrats aufweisen, wobei jeder zweite Teilbereich der Grabenstruktur jeweils eine zweite Tiefe und eine zweite Weite aufweist. Das Verfahren umfasst des Weiteren ein Drehen des Halbleitersubstrats um einen zweiten Have semiconductor substrates, each second portion of the trench structure each having a second depth and a second width. The method further comprises rotating the semiconductor substrate around a second one
Neigungswinkel und das Erzeugen dritter Teilbereiche der Grabenstruktur mittels Ätzen, wobei jeder dritte Teilbereich der Grabenstruktur jeweils eine dritte Tiefe und eine dritte Weite aufweist. Das Verfahren umfasst ebenfalls das Erzeugen einer elektrischen Verbindung der zweiten Teilbereiche und der dritten Inclination angle and the production of third partial areas of the trench structure by means of etching, each third partial area of the trench structure each having a third depth and a third width. The method also includes creating an electrical connection of the second sub-areas and the third
Teilbereiche mit einem Sourceanschluss. Areas with a source connection.
Der Vorteil ist hierbei, dass streifenförmig ausgestaltete, gegenüber der The advantage here is that strip-shaped, compared to the
Oberfläche des Halbleitersubstrats geneigte bzw. gekippte tiefliegende Surface of the semiconductor substrate inclined or tilted deep
Teilbereiche erzeugt werden, deren Enden einen geringen Abstand zueinander aufweisen, sodass im Sperrfall hohe Feldstärken vom Gateoxid ferngehalten werden und der Strom im Kurzschlussfall effektiv begrenzt wird. In einer Weiterbildung werden vierte Teilbereiche der Grabenstruktur mittels Ätzen erzeugt, wobei die vierten Teilbereiche eine vierte Tiefe aufweisen, die größer ist als die erste Tiefe. Subregions are generated, the ends of which are at a short distance from one another, so that high field strengths are kept away from the gate oxide in the event of a blockage and the current is effectively limited in the event of a short circuit. In a further development, fourth partial areas of the trench structure are produced by means of etching, the fourth partial areas having a fourth depth that is greater than the first depth.
Vorteilhaft ist hierbei, dass die Gateoxide eine hohe Qualität aufweisen, da die Grabenobeflächen im Bereich der Gateoxide unabhängig vom ersten Teilbereich erzeugt werden und dass die Kanallänge kürzer gewählt werden kann. It is advantageous here that the gate oxides are of high quality, since the trench surfaces in the region of the gate oxides are produced independently of the first partial region and that the channel length can be chosen to be shorter.
In einer weiteren Ausgestaltung wird auf einer Oberfläche der Grabenstruktur eine Schicht mit einer ersten Dotierung abgeschieden, wobei die erste Dotierung einen ersten Ladungsträgertyp aufweist, der von einem zweiten In a further embodiment, a layer with a first doping is deposited on a surface of the trench structure, the first doping having a first charge carrier type, which is of a second
Ladungsträgertyp einer zweiten Dotierung der Epitaxieschicht verschieden ist. Charge carrier type of a second doping of the epitaxial layer is different.
Der Vorteil ist hierbei, dass sich die eine Schicht etwas in die einkristalline Epitaxieschicht hinein ersteckt, so dass keine Erhöhung der Sperrströme durch Rekombination an der Grenzfläche zur Epitaxieschichtschicht auftritt. The advantage here is that one layer extends somewhat into the single-crystalline epitaxial layer, so that there is no increase in the blocking currents due to recombination at the interface with the epitaxial layer.
In einer weiteren Ausgestaltung werden die ersten Teilbereiche und die zweiten Teilbereiche mit einem zweiten Halbleitermaterial verfällt. In a further embodiment, the first partial areas and the second partial areas are decayed with a second semiconductor material.
Weitere Vorteile ergeben sich aus der nachfolgenden Beschreibung von Ausführungsbeispielen bzw. aus den abhängigen Patentansprüchen. Further advantages result from the following description of exemplary embodiments or from the dependent patent claims.
Kurze Beschreibung der Zeichnungen Brief description of the drawings
Die vorliegende Erfindung wird nachfolgend anhand bevorzugter The present invention will hereinafter be more preferred based on
Ausführungsformen und beigefügter Zeichnungen erläutert. Es zeigen: Embodiments and accompanying drawings explained. Show it:
Figur 1 ein Beispiel eines vertikalen Leistungstransistors, FIG. 1 shows an example of a vertical power transistor,
Figur 2 ein weiteres Beispiel des vertikalen Leistungstransistors, FIG. 2 shows another example of the vertical power transistor,
Figur 3 ein Verfahren zur Herstellung des vertikalen Leistungstransistors gemäß Figur 1, und Figur 4 ausgewählte Verfahrensschritte zur Herstellung der FIG. 3 shows a method for producing the vertical power transistor according to FIG. 1, and Figure 4 selected process steps for the production of
Grabenstruktur aus Figur 3.  Trench structure from Figure 3.
Figur 1 zeigt einen vertikalen Leistungstransistor 1 mit einem Halbleitersubstrat 2 auf dessen Vorderseite mindestens eine Epitaxieschicht 3 angeordnet ist. Der vertikale Leistungstransistor 1 ist beispielsweise ein Mosfet. Das FIG. 1 shows a vertical power transistor 1 with a semiconductor substrate 2 on the front side of which at least one epitaxial layer 3 is arranged. The vertical power transistor 1 is, for example, a MOSFET. The
Halbleitersubstrat 2 umfasst ein erstes Halbleitermaterial beispielsweise Semiconductor substrate 2 comprises a first semiconductor material, for example
Siliziumcarbid, insbesondere 4H-SiC, wobei die Epitaxieschicht 3 n-dotiert ist.Silicon carbide, in particular 4H-SiC, the epitaxial layer 3 being n-doped.
Auf der Epitaxieschicht 3 ist eine zweite Schicht 7 angeordnet, die als On the epitaxial layer 3, a second layer 7 is arranged, which as
Kanalgebiet bzw. Bodygebiet fungiert. Auf der zweiten Schicht 7 ist eine dritte Schicht angeordnet, die Bodyanschlußbereiche 8 und Sourcegebiete 9 umfasst. Auf der Rückseite des Halbleitersubstrats 2 ist eine zweite Metallschicht 15 angeordnet, die als Drainmetallisierung fungiert. Der vertikale Leistungstransistor 1 weist eine Grabenstruktur auf, d. h. eine Mehrzahl bzw. eine Vielzahl von Gräben. Die Gräben weisen eine Tiefe von 0,5 pm bis 14 pm und einen Abstand von 0,2 pm bis 10 pm gemessen am jeweils äußersten Ende der Gräbenboden auf. Jeder Graben weist erste Bereiche 13 auf, die sich jeweils vom Channel area or body area acts. A third layer is arranged on the second layer 7 and comprises body connection regions 8 and source regions 9. A second metal layer 15, which functions as drain metallization, is arranged on the rear side of the semiconductor substrate 2. The vertical power transistor 1 has a trench structure, i. H. a plurality or a plurality of trenches. The trenches have a depth of 0.5 pm to 14 pm and a distance of 0.2 pm to 10 pm measured at the extreme end of the trench bottom. Each trench has first areas 13, each of which is different
Grabenboden bis zu einer bestimmten Höhe des jeweiligen Grabens erstrecken. Die ersten Bereiche 13 umfassen dabei erste Teilbereiche, zweite Teilbereiche und dritte Teilbereiche, wobei die zweiten Teilbereiche und die dritten Trench floor up to a certain height of the respective trench. The first areas 13 include first partial areas, second partial areas and third partial areas, the second partial areas and the third
Teilbereiche eine Neigung zur Oberfläche des Halbleitersubstrats 2 aufweisen. Die Form der ersten Bereiche 13 ist im Wesentlichen V-förmig, wobei die offene Seite der V-Form in Richtung der zweiten Metallschicht 15 zeigt. Das bedeutet die Gräben weisen ausgehend vom jeweiligen Grabenboden keine senkrechten Seitenwände zur Substratoberfläche auf. Die Grabenböden können in Bezug auf die jeweiligen Seitenwände verrundet sein. Die ersten Bereiche 13 sind zumindest teilweise mit dem zweiten Halbleitermaterial verfüllt. Das zweite Halbleitermaterial ist beispielsweise Poly-Si oder 3C-SiC. Das zweite Subregions have an inclination to the surface of the semiconductor substrate 2. The shape of the first regions 13 is essentially V-shaped, the open side of the V-shape pointing in the direction of the second metal layer 15. This means that the trenches, starting from the respective trench bottom, have no vertical side walls to the substrate surface. The trench floors can be rounded with respect to the respective side walls. The first regions 13 are at least partially filled with the second semiconductor material. The second semiconductor material is, for example, poly-Si or 3C-SiC. The second
Halbleitermaterial weist eine dritte Dotierung auf, die mindestens eine Semiconductor material has a third doping, which is at least one
Dotierstoffkonzentration von 1E13 cmA-3 aufweist. Bei der dritten Dotierung werden im Fall von Poly-Si p-Ladungsträger und im Fall von 3C-SiC entweder n- Ladungsträger oder p-Ladungsträger verwendet. Die ersten Bereiche 13 sind elektrisch mit den Sourcegebieten 9 verbunden. In jedem Graben sind oberhalb des ersten Bereichs 13 innerhalb der Grabenstruktur jeweils ein Gatedielektrikum 5 beispielsweise aus S1O2 und eine Gateelektrode 6 beispielsweise aus Poly-Si angeordnet. Auf jedem Graben, d. h. oberhalb der Grabenstruktur ist eine strukturierte Isolationsschicht 16 angeordnet, die die Gateelektroden 6 von den Sourcegebieten 9 elektrisch isoliert. Auf der strukturierten Isolationsschicht 16 ist eine erste Metallschicht 14 angeordnet. Dopant concentration of 1E13 cm A -3 has. The third doping uses either n-charge carriers or p-charge carriers in the case of poly-Si p charge carriers and in the case of 3C-SiC. The first regions 13 are electrically connected to the source regions 9. In each ditch are above In the first region 13, a gate dielectric 5, for example made of S1O2 and a gate electrode 6, for example made of poly-Si, are arranged within the trench structure. A structured insulation layer 16, which electrically insulates the gate electrodes 6 from the source regions 9, is arranged on each trench, ie above the trench structure. A first metal layer 14 is arranged on the structured insulation layer 16.
Figur 2 zeigt ein weiteres Beispiel eines vertikalen Leistungstransistors 51. Der vertikale Leistungstransistor 51 umfasst den Aufbau des vertikalen Figure 2 shows another example of a vertical power transistor 51. The vertical power transistor 51 comprises the structure of the vertical
Leistungstransistors 1 aus Figur 1, wobei funktionsgleiche Elemente die gleichen Bezugszeichen aufweisen. Der vertikale Leistungstransistor 51 ist beispielsweise ein Mosfet. Zusätzlich weist der vertikale Leistungstransistor 51 eine erste Schicht 4 auf, die auf der Grabenoberfläche der ersten Bereiche 13 angeordnet ist. Die erste Schicht 4 weist eine erste Dotierung auf. Die erste Dotierung weist einen ersten Ladungsträgertyp auf, der von dem zweiten Ladungsträgertyp einer zweiten Dotierung der Epitaxieschicht 3 verschieden ist. Power transistor 1 from Figure 1, wherein functionally identical elements have the same reference numerals. The vertical power transistor 51 is, for example, a MOSFET. In addition, the vertical power transistor 51 has a first layer 4, which is arranged on the trench surface of the first regions 13. The first layer 4 has a first doping. The first doping has a first charge carrier type, which is different from the second charge carrier type of a second doping of the epitaxial layer 3.
In einem Ausführungsbeispiel ist die Epitaxieschicht 3 beispielsweise mit n- Ladungsträgern dotiert. Die erste Schicht 4 ist mit p-Ladungsträgern dotiert. Die erste Dotierung weist eine höhere Dotierungskonzentration auf als die zweite Dotierung. Das Dotierprofil der ersten Dotierung ist derart ausgestaltet, dass das elektrische Feld bei Aufnahme der Blockierspannung innerhalb der ersten Schicht 4 auf null abfällt. Das bedeutet die Dotierungskonzentration der ersten Schicht 4 ist so hoch gewählt, dass das elektrische Feld bei Aufnahme der Blockierspannung innerhalb der hochdotierten, dünnen ersten Schicht 4 verbleibt und nicht bis in diemit Poly-Si verfüllten ersten Bereiche 13 reicht. Diese werden beispielsweise mittels Ionenimplantation und nachfolgendem Ausheilschritt erzeugt, bevor die Gräben verfällt werden. Alternativ kann die Epitaxieschicht 3 nicht homogen n-dotiert sein, sondern im Bereich der Grabenböden mit einer höheren Konzentration von n-Ladungsträgern dotiert sein, sodass die erste Schicht 4 die Funktion eines„counter-doped“ Layers aufweist. Dadurch wird der RDSon des vertikalen Leistungstransistors 1 reduziert. In einer Ausgestaltung, die sowohl den vertikalen Leistungstransistor 1 aus Figur 1 als auch den vertikalen Leistungstransistor 51 aus Figur 2 betrifft, umfasst die Grabenstruktur vierte Teilbereiche, die sich im Wesentlichen senkrecht zur Oberfläche des Halbleitersubstrats 2 erstrecken. Die vierten Teilbereiche weisen eine vierte Tiefe und eine vierte Weite auf, wobei die vierte Tiefe größer ist als die erste Tiefe, sodass die ersten Bereiche 13 aus ersten Teilbereichen, zweiten Teilbereichen und vierten Teilbereichen bestehen. Dadurch ergibt sich ein Bereich der Grabenstruktur unterhalb der Gateelektrode, der ebenfalls senkrechte Seitenwände zur Oberfläche des Halbleitersubstrats 2 aufweist. Die vierten Teilbereiche sind mindestens teilweise mit dem zweiten Halbleitermaterial verfüllt. Durch den vierten Teilbereich wird sichergestellt, dass die Grabenwände im Bereich des Inversionskanal senkrecht verlaufen. Dadurch wird die Länge des Inversionskanals und damit der Kanalwiderstand minimiert. In one exemplary embodiment, the epitaxial layer 3 is doped, for example, with n charge carriers. The first layer 4 is doped with p charge carriers. The first doping has a higher doping concentration than the second doping. The doping profile of the first doping is designed such that the electric field drops to zero when the blocking voltage is received within the first layer 4. This means that the doping concentration of the first layer 4 is chosen so high that the electric field remains within the highly doped, thin first layer 4 when the blocking voltage is absorbed and does not reach into the first regions 13 filled with poly-Si. These are generated, for example, by means of ion implantation and a subsequent healing step before the trenches are destroyed. Alternatively, the epitaxial layer 3 may not be homogeneously n-doped, but may be doped in the region of the trench bottoms with a higher concentration of n-charge carriers, so that the first layer 4 has the function of a “counter-doped” layer. This reduces the RDSon of the vertical power transistor 1. In one embodiment, which relates both to the vertical power transistor 1 from FIG. 1 and to the vertical power transistor 51 from FIG. 2, the trench structure comprises fourth partial regions which extend essentially perpendicular to the surface of the semiconductor substrate 2. The fourth partial areas have a fourth depth and a fourth width, the fourth depth being greater than the first depth, so that the first areas 13 consist of first partial areas, second partial areas and fourth partial areas. This results in an area of the trench structure below the gate electrode, which also has perpendicular side walls to the surface of the semiconductor substrate 2. The fourth partial areas are at least partially filled with the second semiconductor material. The fourth sub-area ensures that the trench walls run vertically in the area of the inversion channel. This minimizes the length of the inversion channel and thus the channel resistance.
Figur 3 beschreibt ein Verfahren 300 zur Herstellung von vertikalen FIG. 3 describes a method 300 for producing vertical ones
Leistungstransistoren auf einem Halbleitersubstrat, das mindestens eine Power transistors on a semiconductor substrate that have at least one
Epitaxieschicht aufweist. Das Verfahren 300 startet mit einem Schritt 310 in dem erste Teilbereiche einer Grabenstruktur mittels Ätzen, insbesondere mittels Sputterätzen, erzeugt werden. Die ersten Teilbereiche der Grabenstruktur erstrecken sich im Wesentlichen senkrecht von einer Oberfläche des Has epitaxial layer. The method 300 starts with a step 310 in which first subregions of a trench structure are produced by means of etching, in particular by means of sputter etching. The first partial regions of the trench structure extend essentially perpendicularly from a surface of the
Halbleitersubstrats ins Innere der Epitaxieschicht, wobei jeder erste Teilbereich eine erste Tiefe und eine erste Weite aufweisen. In einem folgenden Schritt 320 wird das Halbleitersubstrat gedreht, sodass die Oberfläche des Semiconductor substrate into the interior of the epitaxial layer, wherein each first partial area has a first depth and a first width. In a subsequent step 320, the semiconductor substrate is rotated so that the surface of the
Halbleitersubstrats einen ersten Neigungswinkel zu einer ersten Ebene aufweist, die in einem Ausgangszustand, d. h. nicht gedreht, senkrecht zur Oberfläche des Halbleitersubstrats angeordnet ist. In einem folgenden Schritt 330 wird ein zweiter Teilbereich der Grabenstruktur mittels Ätzen erzeugt. Die zweiten Teilbereiche der Grabenstruktur weisen einen ersten Neigungswinkel zur Oberfläche des Halbleitersubstrats auf, d. h. sie sind gekippt angeordnet. Jeder zweite Teilbereich weist eine zweite Tiefe und eine zweite Weite auf. In einem folgenden Schritt 340 wird das Halbleitersubstrat gedreht, sodass die Oberfläche des Halbleitersubstrats einen zweiten Neigungswinkel zur ersten Ebene aufweist. In einem Ausführungsbeispiel entspricht der Betrag des ersten Neigungswinkels dem Betrag des zweiten Neigungswinkels, wobei der erste Neigungswinkel ein anderes Vorzeichen aufweist als der zweite Neigungswinkel. In einem folgenden Schritt 350 wird ein dritter Teilbereich der Grabenstruktur mittels Ätzen erzeugt. Die dritten Teilbereiche weisen den zweiten Neigungswinkel zur Oberfläche des Halbleitersubstrats auf. Jeder dritte Teilbereich weist jeweils eine dritte Tiefe und eine dritte Weite auf. In einem optionalen Schritt 360 wird auf einer Oberfläche der Grabenstruktur eine erste Schicht mit einer ersten Dotierung abgeschieden, wobei die erste Dotierung einen ersten Ladungsträgertyp aufweist, der von einem zweiten Ladungsträgertyp einer zweiten Dotierung der Epitaxieschicht verschieden ist. In einem folgenden Schritt 370 wird eine elektrische Verbindung zwischen den zweiten Teilbereichen und den dritten Teilbereichen mit einem Sourceanschluss erzeugt. In einem optionalen Schritt 380 werden vierte Semiconductor substrate has a first angle of inclination to a first plane, which in an initial state, ie not rotated, is arranged perpendicular to the surface of the semiconductor substrate. In a subsequent step 330, a second partial area of the trench structure is generated by means of etching. The second partial areas of the trench structure have a first angle of inclination to the surface of the semiconductor substrate, ie they are arranged in a tilted manner. Every second partial area has a second depth and a second width. In a subsequent step 340, the semiconductor substrate is rotated so that the surface of the semiconductor substrate has a second inclination angle to the first plane. In one exemplary embodiment, the amount of the first tilt angle corresponds to the amount of the second tilt angle, the first tilt angle being a has a different sign than the second inclination angle. In a subsequent step 350, a third partial area of the trench structure is created by means of etching. The third partial areas have the second angle of inclination to the surface of the semiconductor substrate. Each third section has a third depth and a third width. In an optional step 360, a first layer with a first doping is deposited on a surface of the trench structure, the first doping having a first charge carrier type that is different from a second charge carrier type of a second doping of the epitaxial layer. In a subsequent step 370, an electrical connection is created between the second partial areas and the third partial areas with a source connection. In an optional step 380, fourth
Teilbereiche der Grabenstruktur mittels Ätzen erzeugt, wobei die vierten Portions of the trench structure generated by etching, the fourth
Teilbereiche eine vierte Tiefe aufweisen, die größer ist als die erste Tiefe. Sub-areas have a fourth depth that is greater than the first depth.
Figur 4 zeigt ausgewählte Verfahrensschritte zur Herstellung der Grabenstruktur aus Figur 3. Die Herstellung der Grabenstruktur umfasst mindestens drei Ätzschritte, die vorzugsweise mittels Sputterätzen, d. h. einem FIG. 4 shows selected method steps for producing the trench structure from FIG. 3. The production of the trench structure comprises at least three etching steps, which are preferably carried out by means of sputter etching, ie. H. one
Trockenätzverfahren durchgeführt werden. Figur 4a zeigt den Verfahrensschritt 310 in dem erste Teilbereiche der Grabenstruktur mittels Ätzen erzeugt werden. Dazu wird auf der Substratoberfläche eine Hartmaske mit einer bestimmten Dicke dM angeordnet, sodass ein senkrechter Graben mit einer ersten Tiefe tl und einer ersten Weite wl mittels Ätzen erzeugt wird. Figur 4b zeigt den Dry etching processes are carried out. FIG. 4a shows method step 310 in which first subregions of the trench structure are produced by means of etching. For this purpose, a hard mask with a certain thickness dM is arranged on the substrate surface, so that a vertical trench with a first depth tl and a first width wl is produced by means of etching. Figure 4b shows the
Verfahrensschritt 330 in dem zweite Teilbereiche der Grabenstruktur mittels Ätzen erzeugt werden. Dazu wird in einem vorhergehenden Schritt das Method step 330 in which second subregions of the trench structure are produced by means of etching. To do this, in a previous step
Halbleitersubstrat um einen ersten Neigungswinkel +PHI geneigt bzw. gekippt. Der erste Neigungswinkel beträgt beispielsweise 15°. Der auf diese Weise erzeugte zweite Teilbereich ist gegenüber der Oberfläche des Halbleitersubstrats geneigt. Die zweiten Teilbereiche weisen jeweils eine zweite Weite w2 auf, die abhängig ist von der ersten Tiefe tl, der ersten Weite wl, der bestimmten Dicke dM der Maske und dem ersten Neigungswinkel +PHI. Die zweite Weite w2 lässt sich mit Hilfe der folgenden Formel bestimmen: w2 = (wl-dM*tan(PHI)*cos(PHI)). Figur 4c zeigt den Verfahrensschritt 350 in dem dritte Teilbereiche der Semiconductor substrate inclined or tilted by a first inclination angle + PHI. The first angle of inclination is 15 °, for example. The second partial region produced in this way is inclined with respect to the surface of the semiconductor substrate. The second partial areas each have a second width w2, which is dependent on the first depth tl, the first width wl, the determined thickness dM of the mask and the first inclination angle + PHI. The second width w2 can be determined using the following formula: w2 = (wl-dM * tan (PHI) * cos (PHI)). FIG. 4c shows method step 350 in the third partial area of FIG
Grabenstruktur mittels Ätzen erzeugt werden. Dazu wird in einem Trench structure can be created by etching. This is done in one
vorhergehenden Schritt das Halbleitersubstrat um einen zweiten Neigungswinkel -PHI geneigt bzw. gekippt. Der auf diese Weise erzeugte dritte Teilbereich ist gegenüber der Oberfläche des Halbleitersubstrats in eine andere Richtung geneigt als der zweite Teilbereich. previous step, the semiconductor substrate is inclined or tilted by a second inclination angle -PHI. The third partial region produced in this way is inclined in a different direction than the second partial region with respect to the surface of the semiconductor substrate.
Des Weiteren ist bei der Herstellung zu beachten, dass eine Weite w3 des verbleibenden ebenen Grabenbodens nach dem zweiten Ätzvorgang, d. h. der ersten schrägen Ätzung bzw. nach dem Schritt 330 folgende Bedingung erfüllt: w3>(wl-dM*tan(PHI))/2. Ist diese Bedingung nicht erfüllt, so ergibt sich aus geometrischen Gründen ein unterschiedliches Ätzprofil für den dritten Furthermore, it should be noted during production that a width w3 of the remaining flat trench bottom after the second etching process, i. H. the first oblique etching or after step 330 the following condition is met: w3> (wl-dM * tan (PHI)) / 2. If this condition is not met, a different etching profile results for the third for geometric reasons
Teilbereich. Mit anderen Worten, die zweiten Teilbereiche und die dritten Teilbereiche sind bei Erfüllung der Bedingung symmetrisch zur Mittelsenkrechten eines jeweiligen Grabens angeordnet. Der minimale Neigungswinkel PHIMIN und der maximale Neigungswinkel PHIMAX lassen sich mit Hilfe folgender Formeln bestimmen: Subarea. In other words, the second sub-areas and the third sub-areas are arranged symmetrically to the central perpendicular of a respective trench when the condition is met. The minimum tilt angle PHIMIN and the maximum tilt angle PHIMAX can be determined using the following formulas:
PHIMIN=arctan(wl/(2*(tl+dM))) und PHIMAX=arctan(wl/(tl+dM)).  PHIMIN = arctan (wl / (2 * (tl + dM))) and PHIMAX = arctan (wl / (tl + dM)).
Figur 4d zeigt den Verfahrensschritt 380 in dem vierte Teilbereiche der FIG. 4d shows method step 380 in the fourth partial area of FIG
Grabenstruktur mittels Ätzen erzeugt werden. Dazu wird eine Photolithographie vorab durchgeführt, um eine Weite w4 des Grabens einzustellen. Trench structure can be created by etching. For this purpose, a photolithography is carried out in advance in order to set a width w4 of the trench.
Nach Abschluss der Erzeugung der gekippten Grabenstruktur werden die Gräben mit einem hochdotierten Polysilizium verfällt, sodass ein Heteroübergang zwischen der Poly-Si Schicht und der niedrigdotierten 4H-SiC Schicht entsteht. After the creation of the tilted trench structure, the trenches are decayed with a highly doped polysilicon, so that a heterojunction between the poly-Si layer and the low-doped 4H-SiC layer is formed.
Der vertikale Leistungstransistor mit geneigter Grabenstruktur kann in leistungselektronischen Anwendungen wie Invertern für Elektrofahrzeuge bzw. Hybridfahrzeuge als auch für NON-Automotive Anwendungen wie Photovoltaik oder Windkraftinverter, Zugantriebe oder Hochspannungsgleichrichter eingesetzt werden. The vertical power transistor with an inclined trench structure can be used in power electronics applications such as inverters for electric vehicles or hybrid vehicles as well as for NON automotive applications such as photovoltaics or wind power inverters, train drives or high-voltage rectifiers.

Claims

Ansprüche Expectations
1. Vertikaler Leistungstransistor (1) mit einem Halbleitersubstrat (2), das ein erstes Halbleitermaterial umfasst und mindestens eine Epitaxieschicht (3) aufweist, wobei sich eine Grabenstruktur von einer Oberfläche des 1. Vertical power transistor (1) with a semiconductor substrate (2), which comprises a first semiconductor material and has at least one epitaxial layer (3), a trench structure extending from a surface of the
Halbleitersubstrats (2) ins Innere der mindestens einen Epitaxieschicht (3) erstreckt, dadurch gekennzeichnet, dass die Grabenstruktur erste Bereiche (13) aufweist, die sich jeweils von einem Grabenboden bis zu einer bestimmten Höhe des jeweiligen Grabens erstrecken, wobei die ersten Bereiche (13) erste Teilbereiche umfassen, die jeweils eine erste Tiefe (tl) und eine erste Weite (wl) aufweisen, wobei sich die ersten Teilbereiche im Wesentlichen senkrecht zur Oberfläche des Halbleitersubstrats (2) erstrecken, wobei die ersten Bereiche (13) zweite Teilbereiche umfassen, die jeweils eine zweite Tiefe und eine zweite Weite (w2) aufweisen, wobei die zweiten Teilbereiche einen ersten Neigungswinkel zur Oberfläche des Halbleitersubstrats (2) aufweisen, wobei die ersten Bereiche (13) dritte Teilbereiche umfassen, die jeweils eine dritte Tiefe und eine dritte Weite aufweisen, wobei die dritten Teilbereiche einen zweiten Neigungswinkel zur Oberfläche des Halbleitersubstrats (2) aufweisen, wobei die ersten Bereiche (13) mit einem Sourceanschluss elektrisch leitend verbunden sind.  Semiconductor substrate (2) extends into the interior of the at least one epitaxial layer (3), characterized in that the trench structure has first regions (13) which each extend from a trench bottom to a specific height of the respective trench, the first regions (13 ) comprise first partial areas, each having a first depth (tl) and a first width (wl), the first partial areas extending essentially perpendicular to the surface of the semiconductor substrate (2), the first areas (13) comprising second partial areas, each having a second depth and a second width (w2), the second partial regions having a first angle of inclination to the surface of the semiconductor substrate (2), the first regions (13) comprising third partial regions, each having a third depth and a third width The third partial areas have a second inclination angle to the surface of the semiconductor substrate (2), w The first areas (13) are electrically conductively connected to a source connection.
2. Vertikaler Leistungstransistor (1) nach Anspruch 1, dadurch gekennzeichnet, dass die ersten Bereiche (13) vierte Teilbereiche umfassen, die sich im Wesentlichen senkrecht zur Oberfläche des Halbleitersubstrats (2) erstrecken, wobei die vierten Teilbereiche eine vierte Tiefe und eine vierte Weite aufweisen, wobei die vierte Tiefe größer ist als die erste Tiefe (tl). 2. Vertical power transistor (1) according to claim 1, characterized in that the first regions (13) comprise fourth sub-regions which extend substantially perpendicular to the surface of the semiconductor substrate (2), the fourth sub-regions having a fourth depth and a fourth width have, the fourth depth is greater than the first depth (tl).
3. Vertikaler Leistungstransistor (1) nach einem der Ansprüche 1 oder 2, 3. Vertical power transistor (1) according to one of claims 1 or 2,
dadurch gekennzeichnet, dass auf einer Oberfläche der ersten Bereiche (13) eine erste Schicht (4) mit einer ersten Dotierung angeordnet ist, wobei die erste Dotierung einen ersten Ladungsträgertyp aufweist, der von einem zweiten Ladungsträgertyp einer zweiten Dotierung der Epitaxieschicht (3) verschieden ist. characterized in that a first layer (4) with a first doping is arranged on a surface of the first regions (13), the first doping has a first charge carrier type, which is different from a second charge carrier type of a second doping of the epitaxial layer (3).
4. Vertikaler Leistungstransistor (1) nach einem der vorhergehenden 4. Vertical power transistor (1) according to one of the preceding
Ansprüche, dadurch gekennzeichnet, dass die ersten Bereiche (13) mindestens teilweise mit einem zweiten Halbleitermaterial verfällt sind, das eine dritte Dotierung von mindestens 1E13 cmA-3 aufweist. Claims, characterized in that the first regions (13) have at least partially decayed with a second semiconductor material which has a third doping of at least 1E13 cm A -3.
5. Vertikaler Leistungstransistor (1) nach einem der Ansprüche 3 oder 4, 5. Vertical power transistor (1) according to one of claims 3 or 4,
dadurch gekennzeichnet, dass das zweite Halbleitermaterial polykristallines Silizium oder 3C-SiC umfasst.  characterized in that the second semiconductor material comprises polycrystalline silicon or 3C-SiC.
6. Vertikaler Leistungstransistor (1) nach einem der vorhergehenden 6. Vertical power transistor (1) according to one of the preceding
Ansprüche, dadurch gekennzeichnet, dass das erste Halbleitermaterial Siliziumcarbid umfasst.  Claims, characterized in that the first semiconductor material comprises silicon carbide.
7. Verfahren (300) zur Herstellung von vertikalen Leistungstransistoren auf einem Halbleitersubstrat, wobei das Halbleitersubstrat ein erstes 7. A method (300) for producing vertical power transistors on a semiconductor substrate, the semiconductor substrate being a first
Halbleitermaterial umfasst und mindestens eine Epitaxieschicht aufweist, mit den Schritten:  Includes semiconductor material and has at least one epitaxial layer, with the steps:
Erzeugen (310) erster Teilbereiche einer Grabenstruktur mittels Ätzen, wobei sich die ersten Teilbereiche der Grabenstruktur im Wesentlichen senkrecht von einer Oberfläche des Halbleitersubstrats ins Innere der Epitaxieschicht erstrecken, wobei jeder erste Teilbereich der Generating (310) first partial areas of a trench structure by means of etching, the first partial areas of the trench structure extending essentially perpendicularly from a surface of the semiconductor substrate into the interior of the epitaxial layer, each first partial area of the
Grabenstruktur jeweils eine erste Tiefe und eine erste Weite aufweist, Drehen (320) des Halbleitersubstrats um einen ersten Neigungswinkel, Erzeugen (330) zweiter Teilbereiche der Grabenstruktur mittels Ätzen, wobei die zweiten Teilbereiche der Grabenstruktur den ersten  Trench structure each has a first depth and a first width, rotating (320) the semiconductor substrate by a first angle of inclination, generating (330) second partial regions of the trench structure by means of etching, the second partial regions of the trench structure being the first
Neigungswinkel zur Oberfläche des Halbleitersubstrats aufweisen, wobei jeder zweite Teilbereich der Grabenstruktur jeweils eine zweite Tiefe und eine zweite Weite aufweist,  Have an inclination angle to the surface of the semiconductor substrate, each second partial region of the trench structure each having a second depth and a second width,
Drehen (340) des Halbleitersubstrats um einen zweiten Neigungswinkel, Erzeugen (350) dritter Teilbereiche der Grabenstruktur mittels Ätzen, wobei die dritten Teilbereiche der Grabenstruktur den zweiten Rotating (340) the semiconductor substrate by a second inclination angle, Generate (350) third sub-regions of the trench structure by means of etching, the third sub-regions of the trench structure the second
Neigungswinkel zur Oberfläche des Halbleitersubstrats aufweisen, wobei jeder dritte Teilbereich der Grabenstruktur jeweils eine dritte Tiefe und eine dritte Weite aufweist,  Have an inclination angle to the surface of the semiconductor substrate, each third partial region of the trench structure each having a third depth and a third width,
Erzeugen (370) einer elektrischen Verbindung der zweiten Teilbereiche und der dritten Teilbereiche mit einem Sourceanschluss.  Generating (370) an electrical connection of the second partial areas and the third partial areas with a source connection.
8. Verfahren (300) nach Anspruch 7, dadurch gekennzeichnet, dass vierte 8. The method (300) according to claim 7, characterized in that fourth
Teilbereiche der Grabenstruktur mittels Ätzen erzeugt werden, wobei die vierten Teilbereiche eine vierte Tiefe aufweisen, die größer ist als die erste Tiefe.  Sub-areas of the trench structure are produced by means of etching, the fourth sub-areas having a fourth depth that is greater than the first depth.
9. Verfahren (300) nach einem der Ansprüche 7 oder 8, dadurch 9. The method (300) according to any one of claims 7 or 8, characterized
gekennzeichnet, dass mindestens auf einer Oberfläche der ersten  characterized that at least on one surface of the first
Teilbereiche und der zweiten Teilbereiche eine erste Schicht mit einer ersten Dotierung abgeschieden wird, wobei die erste Dotierung einen ersten Ladungsträgertyp aufweist, der von einem zweiten Ladungsträgertyp einer zweiten Dotierung der Epitaxieschicht verschieden ist.  Sub-areas and the second sub-areas, a first layer is deposited with a first doping, the first doping having a first charge carrier type that is different from a second charge carrier type of a second doping of the epitaxial layer.
10. Verfahren (300) nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, dass die ersten Teilbereiche und die zweiten Teilbereiche mit einem zweiten Halbleitermaterial verfüllt werden. 10. The method (300) according to any one of claims 7 to 9, characterized in that the first partial areas and the second partial areas are filled with a second semiconductor material.
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