WO2020008642A1 - 学習装置、学習回路、学習方法および学習プログラム - Google Patents

学習装置、学習回路、学習方法および学習プログラム Download PDF

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WO2020008642A1
WO2020008642A1 PCT/JP2018/025772 JP2018025772W WO2020008642A1 WO 2020008642 A1 WO2020008642 A1 WO 2020008642A1 JP 2018025772 W JP2018025772 W JP 2018025772W WO 2020008642 A1 WO2020008642 A1 WO 2020008642A1
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WO
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unit
learning
inference
precision
accuracy
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PCT/JP2018/025772
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English (en)
French (fr)
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竹中　崇
浩明 井上
誠也 柴田
芙美代 鷹野
高橋　勝彦
哲夫 井下
Original Assignee
日本電気株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/08—Learning methods

Definitions

  • FIG. 9 is a schematic configuration diagram illustrating another example of the arithmetic circuit.
  • FIG. 9 is a schematic configuration diagram illustrating another example of the arithmetic circuit.
  • FIG. 9 is a schematic configuration diagram illustrating another example of the arithmetic circuit.
  • 4 is a flowchart illustrating an example of an operation of the learning device 100 according to the first embodiment.
  • 6 is a flowchart illustrating a more specific operation example of the learning device 100.
  • 9 is a flowchart illustrating another example of a more specific operation of the learning device 100.
  • 9 is a flowchart illustrating another example of a more specific operation of the learning device 100. It is a block diagram showing the outline of the learning device of the present invention.
  • FIG. 11 is a configuration diagram illustrating another configuration of the learning device of the present invention.
  • the input to each unit can include the output of the unit of the preceding layer at the previous time, as in a recurrent neural network.
  • the direction of the inference processing is considered to be the direction (forward direction) from the input layer to the output layer.
  • Such inference processing performed in a predetermined order from the input layer is also called “forward propagation”.
  • the direction of the parameter update processing is not particularly limited. The direction may be a direction from the output layer to the input layer (reverse direction) as in the parameter update processing in the figure.
  • the direction of the parameter update processing in the figure is an example of the error back propagation method
  • the parameter update processing is not limited to the error back propagation method.
  • the parameter update processing may be STDP (Spike ⁇ Timing ⁇ Dependent ⁇ Plasticity).
  • At least a part of the inference processing is performed with a low calculation accuracy, and at least a part of the parameter update processing is performed with a high calculation accuracy.
  • FIG. 1B shows an example in which some layers on the output side are set as a range for updating parameters (actual learning range), the range for updating parameters is not limited to the layers on the output side. It is also possible to individually specify an odd layer, an even layer, or the like among the first to n-th layers.
  • FIG. 1B shows an example in which the range of the parameter update process itself is limited. However, the range of the parameter update process itself is not limited, and the range of the parameter update process performed with high calculation accuracy is limited. Is also good. That is, it is possible to perform the parameter update processing with high calculation accuracy only for some of the units, and perform the parameter update processing with low calculation accuracy for the other units. It should be noted that the parameter update processing can be divided into three types: a unit performed by a high-precision calculation, a unit performed by a low-precision calculation, and a unit not performed (the parameters are fixed at that time). It is.
  • the inference processing of all the units is performed by the low-precision operation
  • the parameter update processing of all the units is performed by the high-precision operation. It is also possible to do. Further, for example, it is also possible to perform the inference processing of all the units by low-precision calculation, and to perform the parameter update processing of some units by high-precision calculation. In that case, the parameter update processing may be performed by low-precision calculation or may be excluded from the parameter update processing for some of the remaining units excluded from the high-precision calculation. Further, for example, it is also possible to perform inference processing and parameter update processing by low-precision calculation for some units, and to perform inference processing and parameter update processing by high-precision calculation for the remaining units.
  • w i, k is a parameter of each unit i in the layer (the L-th layer), more specifically, a weight of a bond (inter-unit bond) between each unit i and another unit k.
  • the calculation for obtaining the output z from the input x for a certain unit corresponds to the inference processing in the unit.
  • the parameter w is fixed.
  • the calculation for obtaining the parameter w for a certain unit corresponds to a parameter updating process in the unit.
  • the pre-learning model storage unit 101 stores information on the model before learning.
  • the information of the model before learning may include an initial value of the parameter.
  • the learning data storage unit 102 stores learning data that is data used for learning a model.
  • the format of the learning data is not particularly limited.
  • the learning processing unit 106 performs learning of the model stored in the pre-learning model storage unit 101 using the learning data stored in the learning data storage unit 102.
  • the post-learning model storage unit 107 stores information on the model after learning.
  • the information on the model after learning may include the updated parameter values of each unit.
  • the low-precision arithmetic circuit 11 and the high-precision arithmetic circuit 12 are connected via a bus 15, respectively, and can exchange data such as notifying each other of the arithmetic results via the bus 15.
  • a memory 13 may be further connected to the bus 15.
  • the low-precision arithmetic circuit 11 and the high-precision arithmetic circuit 12 can also exchange data via the memory 13.
  • the memory 13 is treated as a part of the communication path.
  • the memory 13 may be mounted on the same chip as the low-precision arithmetic circuit 11 and the high-precision arithmetic circuit 12 as On-chip @ memory.
  • the combination of the calculation accuracy in the low-precision calculation circuit 11 and the calculation accuracy in the high-precision calculation circuit 12 is not limited to that shown in FIG.
  • the calculation accuracy (low calculation accuracy) in the low-precision calculation circuit 11 is defined as any one of ⁇ 1, 2, 8, 16 ⁇ bits of a fixed decimal point or any of ⁇ 1, 2, 8, 16 ⁇ bits of an integer.
  • the calculation accuracy (high calculation accuracy) in the high-precision calculation circuit 12 is either fixed-point ⁇ 2,8,16,32 ⁇ bits, floating-point ⁇ 9,16,32 ⁇ bits or power ⁇ of ⁇ 2. Any of ⁇ 8, 16, 24, 32 ⁇ bits of floating point may be used.
  • the high calculation accuracy is higher than the low calculation accuracy (for example, the range of numerical data is wider, the range of numerical data is finer, and the number of significant digits that can be expressed is larger). I do.
  • FIG. 6 is a schematic block diagram illustrating a configuration example of a computer according to the learning device 100.
  • the computer 1000 includes a processor 1008, a main storage device 1002, an auxiliary storage device 1003, an interface 1004, a display device 1005, and an input device 1006. Further, the processor 1008 may include various arithmetic and processing devices such as the CPU 1001 and the GPU 1007.
  • the learning device 100 may be implemented in, for example, a computer 1000 as shown in FIG.
  • the operation of the learning device 100 (in particular, the control unit 105) may be stored in the auxiliary storage device 1003 in the form of a program.
  • the CPU 1001 reads out a program from the auxiliary storage device 1003, expands the program in the main storage device 1002, and performs a predetermined process in the learning device 100 according to the program.
  • the CPU 1001 is an example of an information processing device that operates according to a program
  • the computer 1000 is not limited to a CPU (Central Processing Unit), but may be an MPU (Micro Processing Unit), an MCU (Memory Control Unit), or a GPU (Graphics). Processing Unit).
  • FIG. 6 shows an example in which the computer 1000 further includes a GPU 1007 in which the above low-precision arithmetic circuit 11 and high-precision arithmetic circuit 12 are mounted in addition to the CPU 1001.
  • the circuit 12 is implemented by another processor or an arithmetic unit (such as a MAC (multiplier-accumulator), a multiplier tree, or an ALU (Arthmetic Logic Unit) array, which will be described later) is not limited to this example. What is necessary is just to have an arithmetic unit.
  • the low-precision arithmetic circuit 11 and the high-precision arithmetic circuit 12 may be mounted on different chips, and a specific chip configuration is not particularly limited.
  • the auxiliary storage device 1003 is an example of a non-transitory tangible medium.
  • Other examples of non-transitory tangible media include a magnetic disk, a magneto-optical disk, a CD-ROM, a DVD-ROM, and a semiconductor memory connected via the interface 1004.
  • the computer 1000 When the program is distributed to the computer 1000 via a communication line, the computer that has received the distribution may load the program into the main storage device 1002 and execute a predetermined process in the learning device 100.
  • the program may be for realizing a part of a predetermined process in the learning device 100. Further, the program may be a difference program that realizes a predetermined process in the learning device 100 in combination with another program already stored in the auxiliary storage device 1003.
  • the interface 1004 transmits and receives information to and from another device.
  • the display device 1005 presents information to the user. Further, the input device 1006 receives input of information from a user.
  • Part or all of the above components are implemented by a general-purpose or dedicated circuit (Circuitry), a processor, or a combination thereof. These may be constituted by a single chip, or may be constituted by a plurality of chips connected via a bus. In addition, some or all of the above-described components may be realized by a combination of the above-described circuit and the like and a program.
  • the plurality of information processing devices or circuits may be centrally arranged or distributed.
  • the information processing device, the circuit, and the like may be implemented as a form in which each is connected via a communication network, such as a client and server system or a cloud computing system.
  • the high-efficiency inference processing unit 103a performs, for example, for each unit in the specified layer or the specified unit, when receiving an input to the unit, performs an inference process of calculating the output of the unit with a predetermined low calculation accuracy. , A calculation result may be output.
  • the high-efficiency inference processing unit 103a may receive the values of the inputs and the values of other variables (parameters such as weights and intercepts) used for calculating the output of the unit as inputs and perform the above processing. Good.
  • the operation performed in the inference processing may be referred to as an inference operation.
  • a circuit for performing an inference operation is referred to as an “inference circuit”, and in particular, a circuit for performing an inference operation with lower operation accuracy than the operation accuracy of the parameter update operation performed by the high-precision parameter update processing unit 104b is referred to as “inference circuit”.
  • High efficiency inference circuit In this manner, the operation accuracy of the inference circuit is made as low as possible, and at least lower than the operation accuracy of the parameter update operation performed by the high-precision parameter update processing unit 104b (for example, the bit width is changed from 32 bits to 16 bits, floating point The operation is a fixed-point operation, for example) to reduce power consumption.
  • the configuration of the inference circuit described below can be realized regardless of whether the inference operation is performed with high accuracy or with low accuracy. That is, the difference between the high-efficiency inference processing unit 103a and the high-precision inference processing unit 103b may be only the accuracy of each variable, an adder, and a multiplier used for the operation in the arithmetic circuit in which the operation of the processing unit is implemented.
  • the inference circuit may have a configuration in which a plurality of ALUs 224 are connected in an array via the memory layer 222 (systolic array configuration), for example, as in an arithmetic circuit 22d shown in FIG.
  • An example of the arithmetic circuit 22d shown in FIG. 10 is also disclosed in Non-Patent Document 1. Even in such a configuration, the operation accuracy of the circuit is determined by the bit width of the multiplier and the adder included in the circuit and the handling of the decimal point (floating point or fixed point, etc.).
  • the high-efficiency inference processing unit 103a is realized by the arithmetic circuit 22b, the arithmetic circuit 22c, or the arithmetic circuit 22d shown in FIGS. It is only necessary that the calculation by the calculator corresponds to the low calculation accuracy (first calculation accuracy).
  • the high-precision inference processing unit 103b is realized by the arithmetic circuit 22a, the arithmetic circuit 22b, the arithmetic circuit 22c, or the arithmetic circuit 22d, the calculation by each variable, the adder, or the multiplier used for the arithmetic in the circuit is performed. It is only necessary to correspond to high calculation accuracy (second calculation accuracy).
  • the high-precision parameter update processing unit 104b for example, for each parameter in each unit of the specified layer, for each parameter in the specified unit or the specified parameter, sets an objective function such as an error function that includes the parameter as an adjustment parameter.
  • a parameter updating process for solving the optimization problem and updating the adjustment parameter may be performed with a predetermined high calculation accuracy, and the updated value may be output.
  • the high-precision parameter update processing unit 104b may receive the value of the variable (which may include the value of the parameter before updating) used in solving the optimization problem as a parameter, and perform the above processing.
  • the operation performed in the parameter update processing may be referred to as a parameter update operation.
  • a circuit for performing the parameter update operation is referred to as a “parameter update circuit”, and in particular, a circuit for performing the thought learning operation with higher operation accuracy than the operation accuracy of the inference operation performed by the high-efficiency inference processing unit 103a.
  • This is called a “high-precision parameter update circuit”.
  • a circuit for performing a parameter updating operation with the same operation accuracy as the inference operation performed by the high-efficiency inference processing unit 103a is referred to as a “high-efficiency parameter updating circuit”.
  • the above-described high-efficiency parameter update processing unit may be realized by such a high-efficiency parameter update circuit.
  • the configuration of the parameter updating circuit described below can be realized irrespective of whether the parameter updating operation is performed with high accuracy or with low accuracy. In other words, even if the difference between the high-efficiency parameter update processing unit 104a and the high-precision parameter update processing unit 104b is only the accuracy of each variable, adder, or multiplier used in the operation in the arithmetic circuit that implements the operation of the processing unit. Good.
  • the simplest example of the parameter updating circuit has a configuration including one multiplier / adder (MAC) 221 in which a multiplier and an adder are combined similarly to the inference circuit (the arithmetic circuit 22a in FIG. 7 (b) MAC221 etc.).
  • the parameter updating circuit can also be realized by, for example, the arithmetic circuits 22b, 22c, and 22d shown in FIGS. That is, the arithmetic circuits shown in FIGS. 7 to 10 are also examples of arithmetic circuits for parameter update arithmetic.
  • the high-precision parameter update processing unit 104b is realized by the arithmetic circuit 22a, the arithmetic circuit 22b, the arithmetic circuit 22c, or the arithmetic circuit 22d
  • the calculation by each variable, the adder, and the multiplier used in the arithmetic in the circuit is high. It is only necessary to correspond to the calculation accuracy (second calculation accuracy).
  • the accuracy of each variable, addition and multiplication used for the parameter update operation in the circuit realizes the high-efficiency inference processing unit 103a. It is only required that the accuracy of each variable used in the inference operation, addition and multiplication in the arithmetic circuit be higher than that of any of the addition and the multiplication.
  • the high-efficiency parameter update processing unit 104a is realized by the arithmetic circuit 22a, the arithmetic circuit 22b, the arithmetic circuit 22c, or the arithmetic circuit 22d, each variable used for the arithmetic in the circuit, the arithmetic by the adder and the multiplier are used. Should correspond to low operation accuracy (first operation accuracy).
  • the control unit 105 controls the high-efficiency inference processing unit 103a and the high-precision inference processing unit 103b as necessary to sequentially perform inference processing on each unit included in all of the first to nth layers.
  • Step S12 forward propagation.
  • the control unit 105 causes the high-efficiency inference processing unit 103a to perform inference processing of at least some of the units.
  • the control unit 105 may cause the high-efficiency inference processing unit 103a to perform inference processing for all units, or may cause the high-efficiency inference processing unit 103a to perform inference processing for some units.
  • the control unit 105 may cause the high-precision inference processing unit 103b to perform the inference processing of the remaining units.
  • the high-efficiency inference processing unit 103a and the high-accuracy inference processing unit 103b execute inference processing for a specified layer or unit in accordance with an instruction from the control unit 105.
  • control unit 105 controls the high-efficiency parameter update processing unit 104a and the high-precision parameter update processing unit 104b as necessary, and for a predetermined parameter among the parameters for calculating the output of the unit of each layer, A parameter update process is performed (step S13: parameter update process).
  • the control unit 105 causes the high-precision parameter update processing unit 104b to perform a parameter update process on at least some of the parameters.
  • the control unit 105 may cause the high-precision parameter update processing unit 104b to perform parameter update processing for all parameters, or may cause the high-precision parameter update processing unit 104b to perform parameter update processing for some parameters. Is also good.
  • the control unit 105 When causing the high-precision parameter update processing unit 104b to perform only the parameter update processing of some of the parameters in the parameter update processing, the control unit 105 causes the high-efficiency parameter update processing unit 104a to perform all the parameter update processing of the remaining parameters. The processing may be performed, or a part of the remaining parameters may be updated by the high-efficiency parameter update processing unit 104a. In the latter case, the parameter update processing itself is omitted for some parameters.
  • the high-efficiency parameter update processing unit 104a and the high-precision parameter update processing unit 104b execute the parameter update processing of the designated parameter according to the instruction from the control unit 105.
  • control unit 105 stores the learned model including the parameter updated in step S13 in the learned model storage unit 107 (step S14).
  • the operations of steps S11 to S14 may be repeated for the number of pieces of learning data.
  • the learned model as a learning result for the immediately preceding learning data is used as a pre-learning model of learning for the next learning data.
  • steps S12 to S13 can be repeatedly performed for the number of pieces of learning data.
  • step S11 to step S14 it is also possible to repeat the above-described operation of step S11 to step S14 or the operation of step S12 to step S14 a plurality of times using the same learning data (epoch). processing).
  • a range (low-precision inference range) in which inference processing is performed with low calculation accuracy is not only determined in advance, but also can be specified by the user, or can be specified for each learning data or epoch. It can be changed every time the processing is repeated.
  • the range in which the parameter update processing is performed with high calculation accuracy may be limited to only the fully connected layer.
  • a high-precision parameter update range, a range in which parameter update processing is performed with low calculation accuracy (low-precision parameter update range), and a range in which parameter update processing is not performed can be specified in advance as well as specified by the user. Or it can be changed at each processing (each learning data or each repetition of the epoch processing).
  • the low-precision arithmetic circuit 11 as the high-efficiency inference processing unit 103a reads the learning data and the pre-learning model from the memory 13 in response to an instruction from the control device 14 as the control unit 105. (Step S111).
  • the low-precision arithmetic circuit 11 converts a part of forward propagation (in this example, an inference operation for calculating the output of each unit included in each of the first to (k ⁇ 1) th layers) with low arithmetic accuracy. (Step S112). Then, the low-precision arithmetic circuit 11 stores the arithmetic result of step S112 (in this example, the output from each unit of the (k-1) th layer) in the memory 13 (step S113).
  • the pre-learning model is a neural network having a multilayer structure of n + 1 layers from the 0th layer to the nth layer, with the input layer being the 0th layer and the output layer being the nth layer.
  • the (k-1) th layer is an intermediate layer that is downstream of the input layer (0th layer) and upstream of the output layer (nth layer). That is, k is an integer satisfying 0 ⁇ k-1 ⁇ n.
  • the high-precision arithmetic circuit 12 as the high-precision inference processing unit 103b reads the operation result (output from each unit of the (k-1) th layer) stored in step S113 according to the instruction of the control device 14 ( Step S211).
  • the high-precision arithmetic circuit 12 performs the continuation of forward propagation (in this example, an inference operation for calculating the output of each unit included in each of the k-th layer to the n-th layer) with high arithmetic accuracy (Ste S212).
  • the high-precision arithmetic circuit 12 serving as the high-precision parameter update processing unit 104b is configured to include, in accordance with an instruction from the control device 14, each of the layers included in some of the layers (the k-th to n-th layers in this example).
  • a parameter update operation for updating a parameter (such as a connection weight with another unit) in the unit is performed with high operation accuracy (step S212).
  • the high-precision arithmetic circuit 12 stores the arithmetic result of step S212 (in this example, updated parameters in each unit included in each of the k-th layer to the n-th layer) in the memory 13 (step S213).
  • the low-precision arithmetic circuit 11 performs inference processing on some layers as the high-efficiency inference processing unit 103a, and then the high-precision arithmetic circuit 12 executes the high-precision parameter update processing unit 104b.
  • the low-precision arithmetic circuit 11 as the high-efficiency inference processing unit 103 a stores the learning data and the pre-learning model in the memory 13 in accordance with an instruction from the control device 14 as the control unit 105. (Step S121).
  • the low-precision arithmetic circuit 11 performs forward propagation (in this example, an inference operation for calculating the output of each unit included in each of the first to nth layers) with low arithmetic accuracy (step S122). . Then, the low-precision arithmetic circuit 11 stores the arithmetic result of step S122 (in this example, the output from the unit of the nth layer which is the output layer) in the memory 13 (step S123).
  • the pre-learning model is a neural network having a multilayer structure of (n + 1) th layers from the 0th layer to the nth layer, with the input layer being the 0th layer and the output layer being the nth layer.
  • the high-precision arithmetic circuit 12 as the high-precision inference processing unit 103b reads out the operation result (output from the unit of the n-th layer which is the output layer) stored in step S123 according to the instruction of the control device 14. (Step S221).
  • the high-precision arithmetic circuit 12 responds to an instruction from the control device 14 to set parameters (in other words, the k-th layer to the n-th layer) in each unit included in some layers (the k-th layer to the n-th layer).
  • a parameter update operation for updating the connection weight) is performed with high calculation accuracy (step S222).
  • the high-precision arithmetic circuit 12 stores the arithmetic result of step S222 (in this example, updated parameters in each unit included in each of the k-th layer to the n-th layer) in the memory 13 (step S223).
  • the updated parameter stored as the calculation result in step S223 corresponds to the learned model described above.
  • the low-precision arithmetic circuit 11 performs inference processing on all layers as a high-efficiency inference processing unit 103a, and then the high-precision arithmetic circuit 12 performs a high-precision parameter update processing unit 104b.
  • the low-precision arithmetic circuit 11 may further perform the operation shown in FIG. 14 as the high-efficiency parameter update processing unit 104a.
  • the low-precision arithmetic circuit 11 reads out updated parameters in the units included in the k-th layer to the n-th layer stored in the memory 13 as the high-efficiency parameter update processing unit 104a (step S231). .
  • the low-precision arithmetic circuit 11 calculates parameters (such as connection weights with other units) in each unit included in the remaining layers (in this example, the first to (k-1) th layers). A parameter update operation for updating is performed with low operation accuracy (step S232). Then, the low-precision arithmetic circuit 11 saves the arithmetic result of step S232 (in this example, updated parameters in each unit included in each of the first to (k-1) th layers) in the memory 13 ( Step S233).
  • parameters such as connection weights with other units
  • the updated parameters stored as the calculation results in step S213 or S223 and the updated parameters stored as the calculation results in step S233 correspond to the learned model described above.
  • the operations shown in FIGS. 12 to 14 are examples of learning processing for one learning data. Therefore, when a plurality of pieces of learning data are held, it is possible to repeat the above-described operation and the respective operation steps included in the above-described operations for the number of pieces of learning data. Also, regardless of the number of learning data, it is also possible to repeat the above operation or each operation step included in the above operation a plurality of times using the same learning data (epoch process). Further, the k-th layer to the n-th layer, which are the high-precision parameter update ranges in the above operation, may be fully connected layers, or k may be specified by the user or changed every time processing is performed. .
  • the calculation processing of the learning algorithm is divided into inference processing and parameter update processing, at least a part of the inference processing is calculated with low calculation accuracy, and at least one of the parameter update processing is performed.
  • FIG. 15 is a block diagram showing an outline of the learning device of the present invention.
  • a learning device 500 illustrated in FIG. 15 is a learning device that learns a predetermined discriminant model composed of two or more units combined in a layered manner, and includes a learning unit 501.
  • the learning unit 501 calculates an output of each unit of the discrimination model in a predetermined order based on an inference process, and based on a result of the inference process.
  • a parameter update process for updating at least a part of the parameters used for calculating the output of each unit.
  • the learning means 501 includes a high-efficiency inference means 502 and a high-precision parameter updating means 503.
  • the high-efficiency inference means 502 (for example, the high-efficiency inference processing unit 103a) performs a specified operation among the operations performed in the inference process with the first operation accuracy.
  • the high-precision parameter update unit 503 (for example, the high-precision parameter update processing unit 104b) performs a specified operation among the operations performed in the parameter update process with a second operation accuracy higher than the first operation accuracy. carry out.
  • FIG. 16 is a configuration diagram showing another configuration of the learning device of the present invention.
  • the learning device 600 illustrated in FIG. 16 includes a low-precision arithmetic circuit 601, a high-precision arithmetic circuit 602, and a control device 603.
  • the low-precision arithmetic circuit 601 (for example, the low-precision arithmetic circuit 11) performs a predetermined arithmetic operation with relatively low arithmetic accuracy.
  • the high-precision operation circuit 602 (for example, the high-precision operation circuit 12) performs a predetermined operation with relatively high operation accuracy.
  • the control device 603 (for example, the control device 14) performs at least a part of the calculation performed in the inference process of calculating the outputs of the respective units of the discriminant model in a predetermined order.
  • the high-precision arithmetic circuit causes the arithmetic circuit to execute at least a part of the operations performed in the parameter update processing for updating at least a part of the parameters used for calculating the output of each unit.
  • a learning device for learning a predetermined discriminant model composed of two or more units connected in a layered manner. When learning data is input, the output of each unit of the discriminant model is converted to a predetermined value. Inference processing for calculating in order, and learning means for performing parameter update processing for updating at least a part of parameters used for calculation of the output of each unit based on the result of the inference processing, the learning means comprising: A high-efficiency inference means for performing a specified operation of the operations performed in the inference process with a first operation accuracy, and a specified operation of the operations performed in the parameter update process, A high-precision parameter updating unit that performs the second calculation accuracy higher than the first calculation accuracy.

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Abstract

学習装置５００は、学習用データが入力されると、所定の判別モデルの各ユニットの出力を所定の順番で計算する推論処理と、推論処理の結果に基づいて、推論処理において各ユニットの出力を計算する際に用いられるパラメタの少なくとも一部を更新するパラメタ更新処理とを行う学習手段５０１を備え、学習手段５０１は、推論処理において行われる演算のうちの指定された演算を、第１の演算精度で実施する高効率推論手段５０２と、パラメタ更新処理において行われる演算のうちの指定された演算を、第１の演算精度よりも高い第２の演算精度で実施する高精度パラメタ学習手段５０３とを含む。

Description

学習装置、学習回路、学習方法および学習プログラム
　本発明は、学習用データを使って機械学習を行う学習装置、学習回路、学習方法および学習プログラムに関する。
　機械学習の普及が進み、時々刻々と変化する状況に対応するための更なる工夫が求められている。
　そのためには、実際に使用される環境で取得される多様な生データを学習用データとして学習に取り入れる必要がある。学習用データを用いた学習（機械学習）では、例えば、学習用データで示される入力と出力の関係等に基づいて、所定の学習器で使用される演算式や判別式のパラメタが調整される。学習器は、例えば、データが入力されると、１つまたは複数のラベルについての判別を行う判別モデル等である。
　機械学習における演算資源と演算精度の関係について、例えば、非特許文献１には、ニューラルネットワークの深層学習を効率的に、特に低い消費電力で実行するための学習用演算回路および学習方法の例が記載されている。
　また、非特許文献２には、ＣＮＮ（Convolutional Neural Network）における深層学習において、複数ある畳込み層を、重みが固定される層と重みが更新される層（拡張機能層）に分けて学習範囲を制限することで、学習時間の短縮を図る学習方法の例が記載されている。
　また、機械学習における学習演算用の回路構成の例として、非特許文献３には、ＦＰＧＡ（Field-Programmable Gate Array）をベースとしたアクセラレータ設計の最適化例が記載されている。
Y.H.Chen, et.al., "Eyeriss: an Energy-Efficient Reconfigurable Accelerator for Deep Convolutional Neural Networks", in IEEE Jornal of Slid-State Circuits, vol.52, no.1, Jan. 2017, pp.127-138. Wei. Liu, et.al., "SSD: Single shot MultiBox Detector", arXiv:1512.02325v5, Dec. 2016. Chen Zhang, et.al., "Optimizing FPGA-based Accelerator Design for Deep convolutional Neural Networks", In ACM FPGA 2015, pp.160-170.
　学習用データを用いた機械学習の多くは、汎用用途の学習アルゴリズムに対応すべく、大規模な高精度演算回路を構築可能なクラウド環境で行われていた。
　しかし、現場によっては、ネットワーク帯域の制限やプライバシの保護等、種々のデータ移動の制約があるため、クラウド環境ではなく、現場にあるデバイス内（以下、エッジ・デバイス層という）で学習できる仕組みが望まれる。そのためには、より少ないコンピュータ資源ひいては低消費電力で、十分な認識率を得られる学習方法が望まれる。
　非特許文献１に記載の学習方法によれば、３２ｂｉｔ浮動小数点の演算回路を用いて学習を行うＮＶＩＤＩＡ社のＴＫ１（Jetson Kit）と比較して、１６ｂｉｔ固定小数点の演算回路を用いることで、より低い消費電力で学習を実現できるとされている。しかし、当該方法は、すべての学習演算（パラメータの調整を行うための全ての演算）を行う演算回路におけるビット幅を削減することにより、演算精度の低下と引き換えに消費電力を低減しようというものにすぎず、演算回路そのものの演算精度が低下することによる弊害については何ら考慮されていない。例えば、学習演算を実施するのに十分な演算精度が確保されないおそれ等については何ら考慮されていない。
　例えば、深層学習を行う演算回路では、複数のユニットが層状に結合された構成を利用した多層演算が行われるが、この時の多層演算は、層ごとにユニットの出力を計算する部分（いわゆる推論処理。例えば、順伝搬処理）と、該計算に用いるパラメタ（例えば、重み等）を更新するための計算をする部分（いわゆるパラメタ更新処理。例えば、逆伝搬処理）とに大別される。このうちの特にパラメタ更新処理が、機械学習における実際の学習演算部分に相当するといえる。したがって、パラメタ更新処理の演算精度は、運用時の認識率に大きく影響を与える演算であり、高精度であればあるほど好ましい。
　また、非特許文献２に記載の学習方法は、学習範囲を制限することで学習時間の短縮をしようとするものにすぎず、推論処理を含む学習演算に必要な精度とコンピュータ資源の関係等については何ら考慮されていない。
　なお、非特許文献３に記載の方法は、すべての学習演算を行う回路の回路構成の最適化により回路規模や計算時間の縮小を行おうというものにすぎず、学習演算に必要な精度とコンピュータ資源の関係等については何ら考慮されていない。
　本発明は、上述した課題に鑑みて、学習時における演算精度の確保と演算に必要なコンピュータ資源の効率化（ひいては低消費電力化）とを両立できる学習装置、学習回路、学習方法および学習プログラムを提供することを目的とする。
　本発明による学習装置は、層状に結合された２以上のユニットで構成される所定の判別モデルを学習する学習装置であって、学習用データが入力されると、判別モデルの各ユニットの出力を所定の順番で計算する推論処理と、推論処理の結果に基づいて、各ユニットの出力の計算に用いられるパラメタの少なくとも一部を更新するパラメタ更新処理とを行う学習手段を備え、学習手段は、推論処理において行われる演算のうちの指定された演算を、第１の演算精度で実施する高効率推論手段と、パラメタ更新処理において行われる演算のうちの指定された演算を、第１の演算精度よりも高い第２の演算精度で実施する高精度パラメタ更新手段とを含むことを特徴とする。
　また、本発明による学習装置は、相対的に高い演算精度で所定の演算を行う高精度演算回路と、相対的に低い演算精度で所定の演算を行う低精度演算回路と、学習用データが入力されると、層状に結合された２以上のユニットで構成される判別モデルの各ユニットの出力を所定の順番で計算する推論処理において行われる少なくとも一部の演算を低精度演算回路に実行させ、かつ各ユニットの出力の計算に用いられるパラメタの少なくとも一部を更新するパラメタ更新処理において行われる少なくとも一部の演算を高精度演算回路に実行させる制御装置とを備える構成であってもよい。
　本発明による学習回路は、学習用データが入力されると、層状に結合された２以上のユニットで構成される判別モデルの各ユニットの出力を所定の順番で計算する推論処理において行われる演算のうちの指定された演算を、相対的に低い演算精度で実行する低精度演算回路と、各ユニットの出力の計算に用いられるパラメタの少なくとも一部を更新するパラメタ更新処理において行われる演算のうちの指定された演算を、相対的に高い演算精度で実行する高精度演算回路とを備えることを特徴とする。
　本発明による学習方法は、学習用データが入力されると、層状に結合された２以上のユニットで構成される判別モデルの各ユニットの出力を所定の順番で計算する推論処理と、推論処理の結果に基づいて、各ユニットの出力の計算に用いられるパラメタの少なくとも一部を更新するパラメタ更新処理とを行い、推論処理において行われる少なくとも一部の演算を、相対的に低い演算精度を有する低精度演算回路に実行させ、かつパラメタ更新処理において行われる少なくとも一部の演算を、相対的に高い演算精度を有する高精度演算回路に実行させることを特徴とする。
　本発明による学習プログラムは、コンピュータに、学習用データが入力されると、層状に結合された２以上のユニットで構成される判別モデルの各ユニットの出力を所定の順番で計算する推論処理と、推論処理の結果に基づいて、各ユニットの出力の計算に用いられるパラメタの少なくとも一部を更新するパラメタ更新処理とを実行させ、推論処理で、各ユニットの出力を計算するために実行する演算のうちの少なくとも一部の演算を、相対的に低い演算精度を有する低精度演算回路に実行させ、パラメタ更新処理で、パラメタを更新するために実行する演算のうちの少なくとも一部の演算を、相対的に高い演算精度を有する高精度演算回路に実行させることを特徴とする。
　本発明によれば、学習時における演算精度の確保と演算に必要なコンピュータ資源の効率化（ひいては低消費電力化）とを両立できる。
本発明の学習方法の概略を示す説明図である。 あるユニットの入出力および他ユニットとの結合の例を示す説明図である。 第１の実施形態の学習装置の構成例を示すブロック図である。 学習処理部１０６のハードウエア構成の例を示す構成図である。 低精度演算回路１１における演算精度と高精度演算回路１２における演算精度の組み合わせの例を示す説明図である。 学習装置１００にかかるコンピュータの構成例を示す概略ブロック図である。 演算回路の例を示す概略構成図である。 演算回路の他の例を示す概略構成図である。 演算回路の他の例を示す概略構成図である。 演算回路の他の例を示す概略構成図である。 第１の実施形態の学習装置１００の動作の例を示すフローチャートである。 学習装置１００のより具体的な動作例を示すフローチャートである。 学習装置１００のより具体的な動作の他の例を示すフローチャートである。 学習装置１００のより具体的な動作の他の例を示すフローチャートである。 本発明の学習装置の概要を示すブロック図である。 本発明の学習装置の他の構成を示す構成図である。
　以下、本発明の実施形態について図面を参照して説明する。まず、本発明の学習方法の概略を説明する。図１（ａ）は、入力層と出力層との間に１つ以上の中間層を含むニューラルネットワークにおける一般的な学習方法およびそのための回路構成の例を示す説明図であり、図１（ｂ）は、本発明による学習方法およびそのための回路構成の例を示す説明図である。
　図１（ａ）に示す例では、汎用用途の学習アルゴリズムに対応すべく、大規模学習回路９０を用いて、所定の判別モデルであるニューラルネットワーク全体を学習する。
　なお、図１では、回路に付した吹き出しに、ニューラルネットワークの学習過程における処理の方向およびその範囲を模式的に示している。吹き出し内において、符号５１（図中の丸）はニューラルネットワークにおけるニューロンに相当するユニットを表す。また、符号５２（図中のユニット間を結ぶ線）は、ユニット間結合を表す。また、符号５３（図中の右向きの太線矢印）は、推論処理およびその範囲を表す。また、符号５４（図中の左向きの太線矢印）は、パラメタ更新処理およびその範囲を表す。なお、図１では、各ユニットへの入力が前段の層のユニットの出力となるフィードフォワード型のニューラルネットワークの例を示しているが、各ユニットへの入力はこれに限らない。例えば、時系列情報を保持している場合には、リカレント型のニューラルネットワークのように、各ユニットへの入力に、前の時刻における前段の層のユニットの出力を含めることも可能である。なお、そのような場合も、推論処理の方向は、入力層から出力層へと向かう方向（順方向）であるとみなされる。このように入力層から所定の順番で行われる推論処理は「順伝搬」とも呼ばれる。一方、パラメタ更新処理の方向は、特に限定されない。図中のパラメタ更新処理のように、出力層から入力層へと向かう方向（逆方向）であってもよい。なお、図中のパラメタ更新処理の方向は、誤差逆伝搬法の例であるが、パラメタ更新処理は誤差逆伝搬法に限定されない。例えば、パラメタ更新処理がＳＴＤＰ（Spike Timing Dependent Plasticity）等であってもよい。
　ニューラルネットワークに限らず、深層学習におけるモデルの学習方法の例としては、次のような学習方法が挙げられる。まず、入力層に学習用データを入力した後、出力層までの各層で順方向に各ユニットの出力を計算する推論処理を行う（順伝搬：図中の矢印５３参照）。次いで、出力層からの出力（最終出力）と学習用データで示される入力と出力の関係等とから算出される誤差に基づいて、その誤差を最小化するように、出力層から第１層までの各層を逆方向に辿って、層内の各ユニットの出力を計算するためのパラメタを更新するパラメタ更新処理を行う（逆伝搬：図中の矢印５４参照）。
　図１（ａ）に示すように、モデル全体を学習対象とした場合、パラメタ更新処理で、入力層より後段の全ての層（第１層～第ｎ層）において層内の各ユニットの出力を計算するためのパラメタ（例えば、層内の各ユニットと他の層のユニットを結合するユニット結合の重み等）を更新する。このようなパラメタ更新処理を、例えば学習用データを替えながら複数回繰り返すことにより、高い認識率を有する学習済みモデルを生成できる。図１（ａ）では、そのような学習を行う演算回路の実現例として、上記の推論処理とパラメタ更新処理とを高い演算精度で行う大規模学習回路９０が示されている。しかし、推論処理やパラメタ更新処理の演算精度が高いほど、またその処理の計算範囲が広いほど、誤差関数の展開項数が増えて回路が大規模化するため、消費電力が非常に増大する。
　一方、本発明では、図１（ｂ）に示すように、モデルの一部のみを学習対象とする。なお、ここでいう学習は、上記と同様、より実際の学習処理である、パラメタ更新処理を指す。モデルの一部のみを学習対象とした場合、順伝搬までは上記と同様に行う。その上で、出力層からの出力（最終出力）と学習用データで示される入力と出力の関係等とから算出される誤差に基づいて、指定されたユニット（例えば、出力層である第ｎ層から第ｋ層までの各層内のユニット）についてのみ、当該ユニットの出力を計算するためのパラメタ（例えば、他ユニットとの結合にかかる重み等）を更新するパラメタ更新処理を行う。
　図１（ｂ）では、そのような学習を行う演算回路１０の実現例として、高い演算精度で指定された一部のユニットのパラメタ更新処理を行う高精度演算回路１２と、高精度演算回路１２よりも低い演算精度で少なくとも指定されたユニットの推論処理を行う低精度演算回路１１とを組み合わせた例が示されている。このような２つの異なる演算精度を有する演算回路を備えた上で、高精度演算回路１２に対しては、例えば、高精度演算が必要な一部のユニットについてパラメタ更新処理を行わせ、低精度演算回路１１に対しては、高精度演算が必要でない他の処理を行わせる。このようにして１つの学習用データに対する学習演算の中で、推論処理の少なくとも一部を低い演算精度で実施し、かつパラメタ更新処理の少なくとも一部を高い演算精度で実施するとともに、高い演算精度で実施するパラメタ更新処理の範囲を最適化することで、コンピュータ資源を効率化（低消費電力等）しつつ、十分な演算精度を確保する。
　なお、図１（ｂ）では出力側の一部の層をパラメタの更新を行う範囲（実際の学習範囲）とする例を示したが、パラメタの更新範囲は出力側の層に限られず、例えば、第１層～第ｎ層のうちの奇数層や偶数層などといった個別的な指定も可能である。また、図１（ｂ）では、パラメタ更新処理自体の範囲を制限する例を示したが、パラメタ更新処理自体の範囲は制限せず、高演算精度で実施するパラメタ更新処理の範囲を制限してもよい。すなわち、全てのユニットのうちの一部のユニットについてのみ高演算精度でパラメタ更新処理を行い、それ以外のユニットについては低い演算精度でパラメタ更新処理を行うことも可能である。なお、パラメタ更新処理の対象として、高精度演算により実施されるユニットと、低精度演算により実施されるユニットと、実施されないユニット（その際、パラメタは固定される）の３種類に分けることも可能である。
　また、高精度演算と低精度演算の対象とする処理の分け方の他の例としては、全てのユニットの推論処理を低精度演算で行い、かつ全てのユニットのパラメタ更新処理を高精度演算で行うことも可能である。また、例えば、全てのユニットの推論処理を低精度演算で行い、かつ一部のユニットのパラメタ更新処理を高精度演算で行うことも可能である。その場合、高精度演算の対象外とされた残りの一部のユニットについては、低精度演算でパラメタ更新処理を行ってもよいし、パラメタ更新処理の対象外としてもよい。また、例えば、一部のユニットについては推論処理およびパラメタ更新処理を低精度演算で行い、残りの一部のユニットについては推論処理およびパラメタ更新処理を高精度演算で行うことも可能である。
　換言すると、本発明による学習方法は、学習装置が、相対的に低い演算精度を有する低精度演算回路と、相対的に高い演算精度を有する高精度演算回路とを備え、低精度演算回路に少なくとも一部のユニットの推論処理を行わせ、かつ高精度演算回路に少なくとも一部のユニットのパラメタ更新処理を行わせるものであればよい。その上で、残りの一部のユニットの推論処理については低精度演算回路で行ってもよいし、高精度演算回路で行ってもよい。また、上記の残りの一部のユニットのパラメタ更新処理については低精度演算回路で行ってもよいし、処理そのものを省略してもよい。どのユニットについて高精度の推論処理の対象とするか低精度の推論処理の対象とするかや、どのユニットについて高精度のパラメタ更新処理の対象とするか低精度のパラメタ更新処理の対象とするかもしくは処理対象外とするか等については、特に限定されない。
　なお、上記は、異なる演算精度を有する２つの演算回路を利用する場合の例であるが、例えば、異なる演算精度を有する２以上の演算回路を利用する場合も基本的に同様である。すなわち、ある一部のユニットの推論処理を行う演算回路の演算精度に対して、より高い演算精度を有する演算回路にてある一部のユニットのパラメタ更新処理が行われる構成であれば、他の一部のユニットの推論処理およびパラメタ更新処理が具体的にどの演算回路で行われるかまたは処理自体が行われないかは特に限定されない。
　図２は、１つのユニットに着目したときの当該ユニットの入出力および他ユニットとの結合の例を示す説明図である。図２（ａ）に１つのユニットの入出力の例、（ｂ）に２層に並べられたユニット間の結合の例を示す。図２（ａ）に示すように、１つのユニットに対して４つの入力（ｘ１～ｘ４）と１つの出力（ｚ）があった場合に、当該ユニットの動作は例えば、式（１Ａ）のように表される。ここで、ｆ（）は活性化関数を表している。
ｚ＝ｆ（ｕ）　・・・（１Ａ）
ただし、ｕ＝ａ＋ｗ１ｘ１＋ｗ２ｘ２＋ｗ３ｘ３＋ｗ４ｘ４　・・・（１Ｂ）
　式（１Ｂ）において、ａは切片、ｗ１～ｗ４は各入力（ｘ１～ｘ４）に対応した重み等のパラメタを表す。
　一方、図２（ｂ）に示すように、２層に並べられた層間で各ユニットが結合されている場合、後段の層に着目すると、当該層内の各ユニットへの入力（それぞれｘ１～ｘ４）に対する当該各ユニットの出力（ｚ１～ｚ４）は、例えば、次のように表される。なお、ｉは同一層内のユニットの識別子（本例ではｉ＝１～３）である。
ｚｉ＝ｆ（ｕｉ）　・・・（２Ａ）
ただし、ｕｉ＝ａ＋ｗｉ，１ｘ１＋ｗｉ，２ｘ２＋ｗｉ，３ｘ３＋ｗｉ，４ｘ４　・・・（２Ｂ）
　以下では、式（２Ｂ）を単純化して、ｚｉ＝Σｗｉ，ｋ＊ｘｋと記す場合がある。なお、切片ａは省略した。なお、切片ａを値１の定数項の係数（パラメタの１つ）とみなすことも可能である。ここで、ｋは当該層における各ユニットへの入力、より具体的にはその入力を行う他のユニットの識別子を表す。このとき、当該層における各ユニットへの入力が前段の層の各ユニットの出力のみである場合には、上述の簡略式を、ｕｉ （Ｌ）＝Σｗｉ，ｋ （Ｌ）＊ｚｋ （Ｌ－１）と記すことも可能である。なお、Ｌは層の識別子を表す。これらの式において、ｗｉ，ｋが、当該層（第Ｌ層）における各ユニットｉのパラメタ、より具体的には、各ユニットｉと他のユニットｋとの結合（ユニット間結合）の重みに相当する。以下では、ユニットを特に区別せず、ユニットの出力値を決める関数（活性化関数）を簡略化して、ｚ＝Σｗ＊ｘと記す場合がある。
　上記の例において、あるユニットについて入力ｘから出力ｚを求める計算が、当該ユニットにおける推論処理に相当する。このとき、パラメタｗは固定される。一方、あるユニットについてパラメタｗを求める計算が当該ユニットにおけるパラメタ更新処理に相当する。
［学習装置］
　図３は、第１の実施形態の学習装置の構成例を示すブロック図である。図３に示す学習装置１００は、学習前モデル記憶部１０１と、学習用データ記憶部１０２と、学習処理部１０６と、学習後モデル記憶部１０７とを備える。
　学習前モデル記憶部１０１は、学習前のモデルの情報を記憶する。学習前のモデルの情報には、パラメタの初期値が含まれていてもよい。
　学習用データ記憶部１０２は、モデルの学習に用いるデータである学習用データを記憶する。なお、学習用データの形式は特に問わない。
　学習処理部１０６は、学習用データ記憶部１０２に記憶された学習用データを用いて、学習前モデル記憶部１０１に記憶されているモデルの学習を行う。
　本実施形態の学習処理部１０６は、少なくとも高効率推論処理部１０３ａと高精度パラメタ更新処理部１０４ｂと制御部１０５とを含む。なお、学習処理部１０６は、図３に示すように、さらに高精度推論処理部１０３ｂと高効率パラメタ更新処理部１０４ａを含んでいてもよい。
　高効率推論処理部１０３ａは、指定された層またはユニットを対象とする推論処理を、第１の演算精度で行う。
　高精度パラメタ更新処理部１０４ｂは、指定された層、ユニットまたはパラメタを対象とするパラメタ更新処理を、第１の演算精度よりも高い演算精度の第２の演算精度で行う。
　制御部１０５は、学習処理を実施する各処理部（本例では、高効率推論処理部１０３ａ、高精度推論処理部１０３ｂ、高効率パラメタ更新処理部１０４ａおよび高精度パラメタ更新処理部１０４ｂ）を制御して、必要な学習処理を実施させる。制御部１０５は、より具体的には、学習前のモデルおよび学習用データの読み込み、学習処理を実施する各処理部へ演算の指示を行うことによる学習処理にかかる演算精度の切替制御を行う。演算の指示には、演算対象とするユニットの指定や演算に必要なパラメータの入力が含まれる。
　学習後モデル記憶部１０７は、学習後のモデルの情報を記憶する。学習後のモデルの情報には、各ユニットの更新後のパラメタの値が含まれていてもよい。
　また、図４は、学習処理部１０６のハードウエア構成の例を示す構成図である。図４に示すように、学習処理部１０６は、低精度演算回路１１と、高精度演算回路１２と、メモリ１３と、制御装置１４とがそれぞれバス１５を介して接続された演算処理装置等により実現されてもよい。なお、高精度演算回路１２は、低精度演算回路１１よりも高い演算精度で演算が可能な回路であればよい。
　その場合において、高効率推論処理部１０３ａおよび高効率パラメタ更新処理部１０４ａは、例えば、低精度演算回路１１により実現されてもよい。また、高精度推論処理部１０３ｂおよび高精度パラメタ更新処理部１０４ｂは、例えば、高精度演算回路１２により実現されてもよい。また、制御部１０５は、例えば、制御装置１４により実現されてもよい。
　本例において、低精度演算回路１１と高精度演算回路１２はそれぞれバス１５を介して接続されており、バス１５を介してお互いの演算結果を通知するなどのデータのやり取りを行うことができる。なお、バス１５にはさらにメモリ１３が接続されていてもよく、その場合、低精度演算回路１１と高精度演算回路１２がそれぞれメモリ１３を介してデータのやりとりを行うことも可能である。その場合、メモリ１３は通信路の一部として扱われる。なお、メモリ１３は、On-chip memoryとして、低精度演算回路１１および高精度演算回路１２と同一のチップ上に実装されてもよい。すなわち、低精度演算回路１１、高精度演算回路１２およびメモリ１３が、チップ内で内部接続されていてもよい。また、メモリ１３は、Off-chip memoryとして、低精度演算回路１１や高精度演算回路１２と同一のチップ上に実装されなくてもよい。すなわち、外部メモリインタフェースを介して外部接続されていてもよい。
　本実施形態では、学習処理（特に、推論処理およびパラメタ更新処理）を実施する処理部が実際に演算に用いる数字データの値域の広さ・細かさの尺度（より具体的には、その処理部を実現する演算回路におけるビット幅および小数点の取り扱い等で定まる数字データの値域の広さ・細かさの尺度）を、「精度」または「演算精度」と呼ぶ。低精度演算回路１１における演算精度である低演算精度と高精度演算回路１２における演算精度である高演算精度の組み合わせの例としては、例えば、図５に示すような組み合わせが挙げられる。図５は、低精度演算回路１１における演算精度である低演算精度と高精度演算回路１２における演算精度である高演算精度の組み合わせの例を示す説明図である。
　なお、低精度演算回路１１における演算精度と高精度演算回路１２における演算精度の組み合わせは、図５に示すものに限定されない。例えば、低精度演算回路１１における演算精度（低演算精度）を、固定少数点の｛１，２，８，１６｝ビットのいずれかまたは整数の｛１，２，８，１６｝ビットのいずれかとし、高精度演算回路１２における演算精度（高演算精度）を、固定小数点の｛２，８，１６，３２｝ビット、浮動小数点の｛９，１６，３２｝ビットのいずれかまたはpower of 2の浮動小数点の｛８，１６，２４，３２｝ビットのいずれかとしてもよい。ただし、高演算精度は、低演算精度に比べて、高精度（例えば、数字データの値域がより広い、数値データの値域がより細かいなど、表現可能な有効桁数がより大きい）であるものとする。
　また、図６は、学習装置１００にかかるコンピュータの構成例を示す概略ブロック図である。コンピュータ１０００は、プロセッサ１００８と、主記憶装置１００２と、補助記憶装置１００３と、インタフェース１００４と、ディスプレイ装置１００５と、入力デバイス１００６とを備える。また、プロセッサ１００８は、ＣＰＵ１００１や、ＧＰＵ１００７などの各種演算・処理装置を含んでいてもよい。
　学習装置１００は、例えば、図６に示すようなコンピュータ１０００に実装されてもよい。その場合、学習装置１００（特に、制御部１０５）の動作は、プログラムの形式で補助記憶装置１００３に記憶されていてもよい。ＣＰＵ１００１は、プログラムを補助記憶装置１００３から読み出して主記憶装置１００２に展開し、そのプログラムに従って学習装置１００における所定の処理を実施する。なお、ＣＰＵ１００１は、プログラムに従って動作する情報処理装置の一例であり、コンピュータ１０００は、ＣＰＵ（Central Processing Unit）以外にも、例えば、ＭＰＵ（Micro Processing Unit）やＭＣＵ（Memory Control Unit）やＧＰＵ（Graphics Processing Unit）を備えていてもよい。
　図６では、コンピュータ１０００が、ＣＰＵ１００１に加えて、上記の低精度演算回路１１および高精度演算回路１２を実装するＧＰＵ１００７をさらに備える例が示されているが、低精度演算回路１１および高精度演算回路１２が他のプロセッサや演算装置（後述するＭＡＣ（multiplier-accumulator）や乗算器ツリーやＡＬＵ（Arthmetic Logic Unit）アレイ等）により実装される場合は本例の限りではなく、当該他のプロセッサや演算装置を備えていればよい。また、低精度演算回路１１および高精度演算回路１２は異なるチップに実装されてもよく、具体的なチップ構成は特に限定されない。
　補助記憶装置１００３は、一時的でない有形の媒体の一例である。一時的でない有形の媒体の他の例として、インタフェース１００４を介して接続される磁気ディスク、光磁気ディスク、ＣＤ－ＲＯＭ、ＤＶＤ－ＲＯＭ、半導体メモリ等が挙げられる。また、このプログラムが通信回線によってコンピュータ１０００に配信される場合、配信を受けたコンピュータは１０００がそのプログラムを主記憶装置１００２に展開し、学習装置１００における所定の処理を実行してもよい。
　また、プログラムは、学習装置１００における所定の処理の一部を実現するためのものであってもよい。さらに、プログラムは、補助記憶装置１００３に既に記憶されている他のプログラムとの組み合わせで学習装置１００における所定の処理を実現する差分プログラムであってもよい。
　インタフェース１００４は、他の装置との間で情報の送受信を行う。また、ディスプレイ装置１００５は、ユーザに情報を提示する。また、入力デバイス１００６は、ユーザからの情報の入力を受け付ける。
　また、学習装置１００における処理内容によっては、コンピュータ１０００の一部の要素は省略可能である。例えば、コンピュータ１０００がユーザに情報を提示しないのであれば、ディスプレイ装置１００５は省略可能である。例えば、コンピュータ１０００がユーザから情報入力を受け付けないのであれば、入力デバイス１００６は省略可能である。
　また、上記の各構成要素の一部または全部は、汎用または専用の回路（Circuitry）、プロセッサ等やこれらの組み合わせによって実施される。これらは単一のチップによって構成されてもよいし、バスを介して接続される複数のチップによって構成されてもよい。また、上記の各構成要素の一部又は全部は、上述した回路等とプログラムとの組み合わせによって実現されてもよい。
　上記の各構成要素の一部又は全部が複数の情報処理装置や回路等により実現される場合には、複数の情報処理装置や回路等は、集中配置されてもよいし、分散配置されてもよい。例えば、情報処理装置や回路等は、クライアントアンドサーバシステム、クラウドコンピューティングシステム等、各々が通信ネットワークを介して接続される形態として実現されてもよい。
［回路構成］
　次に、少なくとも高効率推論処理部１０３ａの実装例とされる推論回路の構成をいくつか例示する。高効率推論処理部１０３ａは、例えば、指定された層の各ユニットまたは指定されたユニットについて、当該ユニットへの入力を受け付けると、当該ユニットの出力を計算する推論処理を所定の低演算精度で行い、計算結果を出力してもよい。そのとき、高効率推論処理部１０３ａは、ユニットの出力を計算する際に用いる入力の値および他の変数（重みや切片等のパラメタ）の値を入力として受け付けて、上記の処理を行ってもよい。以下、推論処理で行われる演算を推論演算という場合がある。
　以下では、推論演算を行うための回路を「推論回路」と呼び、特に、高精度パラメタ更新処理部１０４ｂが行うパラメタ更新演算の演算精度よりも低い演算精度で推論演算を行うための回路を「高効率推論回路」と呼ぶ。このようにして、推論回路の演算精度をできるだけ低く、少なくとも高精度パラメタ更新処理部１０４ｂが行うパラメタ更新演算の演算精度よりも低くする（例えば、ビット幅を３２ビットから１６ビットにする、浮動小数点演算を固定少数点演算にする等）ことで、消費電力を低減する。なお、高効率推論回路と区別するために、高精度パラメタ更新処理部１０４ｂが行うパラメタ更新演算の演算精度と同じ演算精度で推論演算を行うための回路を「高精度推論回路」と呼ぶ場合がある。上述した高精度推論処理部（図示せず）は、そのような高精度推論回路により実現されてもよい。
　以下に示す推論回路の構成は、推論演算が高精度で行われるか低精度で行われる回路かを問わず実現可能である。すなわち、高効率推論処理部１０３ａと高精度推論処理部１０３ｂの違いが、当該処理部の動作を実装した演算回路において演算に用いる各変数、加算器、乗算器の精度のみであってもよい。
　推論回路の最も単純な例は、乗算器と加算器を組み合わせた乗加算器（ＭＡＣ）２２１を１つ備えた構成である（図７（ａ）の演算回路２２ａ参照）。なお、符号２１はバスを表している。
　ＭＡＣ２２１は、乗算器と、加算器と、３つの入力を保持する記憶素子と、１つの出力を保持する記憶素子とを含んでいてもよい（図７（ｂ）参照）。図７（ｂ）に示すＭＡＣ２２１は、３つの変数ａ，ｗ，ｘを受け付けると、１つの出力変数ｚ＝ａ＋ｗ＊ｘを計算する演算回路の例である。本例において、ｚがユニットの出力、ａ、ｗがパラメタ（推論処理では固定）、ｘがユニットの入力に相当する。このような構成において、当該回路の演算精度は、当該回路が含む乗算器や加算器のビット幅および小数点の取り扱い（浮動小数点か固定小数点か等）により決定される。例えば、高効率推論処理部１０３ａが演算回路２２ａにより実現される場合、当該回路が含むＭＡＣ２２１における各変数（ａ，ｗ，ｘ，ｚ）、加算器および乗算器による演算が低演算精度（第１の演算精度）に対応していればよい。このとき、当該回路における各変数、加算および乗算のすべてが同じ精度である必要はない（以下、同様）。例えば、各変数、加算および乗算のいずれかで用いられる精度が、高精度パラメタ更新処理部１０４ｂを実現する演算回路の各変数、加算および乗算のいずれかで用いられる精度よりも低ければよい。
　図８～１０は、推論演算用の演算回路（推論回路）の他の例を示す概略構成図である。推論回路は、例えば、図８に示す演算回路２２ｂのように、複数のＭＡＣ２２１を並列に接続した構成（いわゆるＧＰＵの構成）であってもよい。このような構成においても、当該回路の演算精度は、当該回路に含まれる乗算器や加算器のビット幅および小数点の取り扱い（浮動小数点か固定小数点か等）により決定される。
　また、推論回路は、例えば図９に示す演算回路２２ｃのように、メモリ層２２２を介して複数の乗加算ツリー２２３が並列に接続された構成であってもよい。図９に示す乗加算ツリー２２３は、４つの乗算器と２つの加算器と１つの加算器がツリー状に接続された構成の回路である。なお、図９に示す演算回路２２ｃの一例は、非特許文献３にも開示されている。このような構成においても、当該回路の演算精度は、当該回路に含まれる乗算器や加算器のビット幅および小数点の取り扱い（浮動小数点か固定小数点か等）により決定される。
　また、推論回路は、例えば図１０に示す演算回路２２ｄのように、メモリ層２２２を介して複数のＡＬＵ２２４がアレイ状に接続された構成（シストリックアレイ構成）であってもよい。なお、図１０に示す演算回路２２ｄの一例は、非特許文献１にも開示されている。このような構成においても、当該回路の演算精度は、当該回路に含まれる乗算器や加算器のビット幅および小数点の取り扱い（浮動小数点か固定小数点か等）により決定される。
　なお、例えば、高効率推論処理部１０３ａが図８～図１０に示した演算回路２２ｂ、演算回路２２ｃまたは演算回路２２ｄにより実現される場合、当該回路において演算に用いられる各変数、加算器または乗算器による演算が低演算精度（第１の演算精度）に対応していればよい。
　一方、例えば、高精度推論処理部１０３ｂが演算回路２２ａ，演算回路２２ｂ、演算回路２２ｃまたは演算回路２２ｄにより実現される場合、当該回路において演算に用いられる各変数、加算器または乗算器による演算が高演算精度（第２の演算精度）に対応していればよい。
　次に、少なくとも高精度パラメタ更新処理部１０４ｂの実装例とされるパラメタ更新用回路の構成をいくつか例示する。高精度パラメタ更新処理部１０４ｂは、例えば、指定された層の各ユニットにおける各パラメタ、指定されたユニットにおける各パラメタまたは指定されたパラメタについて、当該パラメタを調整パラメータとして含む誤差関数などの目的関数の最適化問題を解いて該調整パラメータを更新するパラメタ更新処理を所定の高演算精度で行い、更新後の値を出力してもよい。そのとき、高精度パラメタ更新処理部１０４ｂは、最適化問題を解く際に用いる変数の値（更新前のパラメタの値を含みうる）をパラメータとして受け付けて、上記の処理を行ってもよい。以下、パラメタ更新処理で行われる演算をパラメタ更新演算という場合がある。
　以下では、パラメタ更新演算を行うための回路を「パラメタ更新回路」と呼び、特に、高効率推論処理部１０３ａが行う推論演算の演算精度よりも高い演算精度で思い学習演算を行うための回路を「高精度パラメタ更新回路」と呼ぶ。なお、高精度パラメタ更新回路と区別するために、高効率推論処理部１０３ａが行う推論演算の演算精度と同じ演算精度でパラメタ更新演算を行うための回路を「高効率パラメタ更新回路」と呼ぶ場合がある。上述した高効率パラメタ更新処理部（図示せず）は、そのような高効率パラメタ更新回路により実現されてもよい。
　以下に示すパラメタ更新回路の構成は、パラメタ更新演算が高精度で行われるか低精度で行われる回路かを問わず実現可能である。すなわち、高効率パラメタ更新処理部１０４ａと高精度パラメタ更新処理部１０４ｂの違いが、当該処理部の動作を実装した演算回路において演算に用いる各変数、加算器または乗算器の精度のみであってもよい。
　パラメタ更新回路の最も単純な例は、推論回路と同様、乗算器と加算器を組み合わせた乗加算器（ＭＡＣ）２２１を１つ備えた構成である（図７（ａ）の演算回路２２ａ，図７（ｂ）のＭＡＣ２２１等参照）。また、パラメタ更新回路は、例えば、図８～１０に示す演算回路２２ｂ、演算回路２２ｃ、演算回路２２ｄによっても実現できる。すなわち、図７～図１０に示す演算回路は、パラメタ更新演算用の演算回路の例でもある。
　例えば、高精度パラメタ更新処理部１０４ｂが演算回路２２ａ，演算回路２２ｂ、演算回路２２ｃまたは演算回路２２ｄにより実現される場合、当該回路において演算に用いられる各変数、加算器および乗算器による演算が高演算精度（第２の演算精度）に対応していればよい。このとき、各変数、加算および乗算のすべてが同じ精度である必要はなく、当該回路においてパラメタ更新演算に用いられる各変数、加算および乗算のいずれかの精度が、高効率推論処理部１０３ａを実現する演算回路において推論演算に用いられる各変数、加算および乗算のいずれかの精度よりも高ければよい。
　一方、例えば、高効率パラメタ更新処理部１０４ａが演算回路２２ａ，演算回路２２ｂ、演算回路２２ｃまたは演算回路２２ｄにより実現される場合、当該回路において演算に用いられる各変数、加算器および乗算器による演算が低演算精度（第１の演算精度）に対応していればよい。
［動作］
　次に、本実施形態の学習装置１００の動作を説明する。図１１は、本実施形態の学習装置１００の動作の例を示すフローチャートである。図１１に示す動作は、例えば、制御部１０５による制御に基づいて実行される。
　図１１に示す例では、まず、制御部１０５が、学習前モデル記憶部１０１から学習前モデルを読み出すとともに、学習用データ記憶部１０２から学習用データを読み出す（ステップＳ１１）。
　次いで、制御部１０５は、必要に応じて高効率推論処理部１０３ａおよび高精度推論処理部１０３ｂを制御して、第１層～第ｎ層までの全ての層に含まれる各ユニットについて順に推論処理を実施する（ステップＳ１２：順伝搬）。このとき、制御部１０５は、少なくとも一部のユニットの推論処理を高効率推論処理部１０３ａに実施させる。なお、制御部１０５は、全てのユニットの推論処理を高効率推論処理部１０３ａに実施させてもよいし、一部のユニットの推論処理を高効率推論処理部１０３ａに実施させてもよい。順伝搬で、高効率推論処理部１０３ａに一部のユニットの推論処理を実施させる場合、制御部１０５は、残りのユニットの推論処理を高精度推論処理部１０３ｂに実施させてもよい。
　高効率推論処理部１０３ａおよび高精度推論処理部１０３ｂは、制御部１０５からの指示に応じて、指定された層またはユニットの推論処理を実施する。
　次いで、制御部１０５は、必要に応じて高効率パラメタ更新処理部１０４ａおよび高精度パラメタ更新処理部１０４ｂを制御して、各層のユニットの出力を計算するためのパラメタのうちの所定のパラメタについて、パラメタ更新処理を実施する（ステップＳ１３：パラメタ更新処理）。このとき、制御部１０５は、少なくとも一部のパラメタについてパラメタ更新処理を高精度パラメタ更新処理部１０４ｂに実施させる。なお、制御部１０５は、全てのパラメタのパラメタ更新処理を高精度パラメタ更新処理部１０４ｂに実施させてもよいし、一部のパラメタのパラメタ更新処理を高精度パラメタ更新処理部１０４ｂに実施させてもよい。パラメタ更新処理で、高精度パラメタ更新処理部１０４ｂに一部のパラメタのパラメタ更新処理のみを実施させる場合、制御部１０５は、残りのパラメタの全てのパラメタ更新処理を高効率パラメタ更新処理部１０４ａに実施させてもよいし、残りのパラメタの一部のパラメタ更新処理を高効率パラメタ更新処理部１０４ａに実施させてもよい。なお、後者の場合、一部のパラメタについてはパラメタ更新処理自体が省略される。
　高効率パラメタ更新処理部１０４ａおよび高精度パラメタ更新処理部１０４ｂは、制御部１０５からの指示に応じて、指定されたパラメタのパラメタ更新処理を実施する。
　最後に、制御部１０５は、ステップＳ１３で更新されたパラメタを含む学習済みモデルを学習後モデル記憶部１０７に記憶する（ステップＳ１４）。
　上記動作の他のバリエーションとして、例えば、複数の学習用データが保持されている場合には、学習用データの数分、ステップＳ１１～ステップＳ１４の動作を繰り返してもよい。なお、その場合、１つ前の学習用データに対する学習結果としての学習済みモデルが、次の学習用データに対する学習の学習前モデルとして使用される。
　また、例えば、複数の学習用データが保持されている場合において、学習用データの数分、ステップＳ１２～ステップＳ１３の動作を繰り返し行うことも可能である。
　さらには、学習用データの数に関わらず、同じ学習用データを使って上記のステップＳ１１～ステップＳ１４の繰り返し動作またはステップＳ１２～ステップＳ１４の繰り返し動作を、複数回繰り返すことも可能である（ｅｐｏｃｈ処理）。
　また、ステップＳ１２の順伝搬で、例えば、低演算精度で推論処理を行う範囲（低精度推論範囲）を、予め定めておくだけでなく、ユーザから指定できるようにしたり、学習用データ毎やｅｐｏｃｈ処理の繰り返し毎に変化させることも可能である。
　また、ステップＳ１３のパラメタ更新処理で、例えば、高演算精度でパラメタ更新処理を行う範囲（高精度パラメタ更新範囲）を全結合層のみに限定してもよい。また、例えば、高精度パラメタ更新範囲、低演算精度でパラメタ更新処理を行う範囲（低精度パラメタ更新範囲）、パラメタ更新処理を行わない範囲を、予め定めておくだけでなく、ユーザから指定できるようにしたり、処理の度（学習用データ毎やｅｐｏｃｈ処理の繰り返し毎）に変化させることも可能である。
　また、図１２および図１３は、本実施形態の学習装置１００のより具体的な動作例を示すフローチャートである。なお、図１２および図１３に示す動作例は、学習装置１００を構成するハードウエアに着目して各ステップの動作を例示した例である。なお、ハードウエア構成は図４に示す構成とした。
　図１２に示す例では、まず高効率推論処理部１０３ａとしての低精度演算回路１１が、制御部１０５としての制御装置１４からの指示に応じて、学習用データ・学習前モデルをメモリ１３から読み出す（ステップＳ１１１）。
　次いで、該低精度演算回路１１が、順伝搬の一部（本例では第１層～第（ｋ－１）層までの各層に含まれる各ユニットの出力を計算する推論演算）を低演算精度で実施する（ステップＳ１１２）。そして、低精度演算回路１１は、ステップＳ１１２の演算結果（本例では、第ｋ－１層の各ユニットからの出力）をメモリ１３に保存する（ステップＳ１１３）。
　なお、本例では、学習前モデルは、入力層を第０層、出力層を第ｎ層として、第０層から第ｎ層までのｎ＋１層の多層構造のニューラルネットワークであるとする。また、上記の第（ｋ－１）層は、入力層（第０層）よりも後段でかつ出力層（第ｎ層）よりも前段の中間層とする。すなわち、ｋは、０＜ｋ－１＜ｎを満たす整数とする。
　次いで、高精度推論処理部１０３ｂとしての高精度演算回路１２が、制御装置１４の指示に応じて、ステップＳ１１３で保存された演算結果（第ｋ－１層の各ユニットからの出力）を読み出す（ステップＳ２１１）。
　そして、該高精度演算回路１２は、順伝搬の続き（本例では、第ｋ層～第ｎ層までの各層に含まれる各ユニットの出力を計算する推論演算）を高演算精度で実施する（ステップＳ２１２）。
　次いで、高精度パラメタ更新処理部１０４ｂとしての高精度演算回路１２が、制御装置１４の指示に応じて、一部の層（本例では第ｋ層～第ｎ層までの各層）に含まれる各ユニットにおけるパラメタ（他ユニットとの結合重み等）を更新するためのパラメタ更新演算を高演算精度で実施する（ステップＳ２１２）。そして、高精度演算回路１２は、ステップＳ２１２の演算結果（本例では、第ｋ層～第ｎ層の各層に含まれる各ユニットにおける更新後のパラメタ）をメモリ１３に保存する（ステップＳ２１３）。
　なお、ステップＳ２１３で演算結果として保存された更新後のパラメタが、上述した学習済みモデルに相当する。
　図１２に示す例は、まず低精度演算回路１１が、高効率推論処理部１０３ａとして、一部の層について推論処理を行った上で、高精度演算回路１２が、高精度パラメタ更新処理部１０４ｂとして、残りの層について推論処理とパラメタ更新処理とを行う動作例である。
　また、図１３に示す例では、まず高効率推論処理部１０３ａとしての低精度演算回路１１が、制御部１０５としての制御装置１４からの指示に応じて、学習用データ・学習前モデルをメモリ１３から読み出す（ステップＳ１２１）。
　次いで、該低精度演算回路１１が、順伝搬（本例では第１層～第ｎ層までの各層に含まれる各ユニットの出力を計算する推論演算）を低演算精度で実施する（ステップＳ１２２）。そして、低精度演算回路１１は、ステップＳ１２２の演算結果（本例では、出力層である第ｎ層のユニットからの出力）をメモリ１３に保存する（ステップＳ１２３）。
　なお、本例でも、学習前モデルは、入力層を第０層、出力層を第ｎ層として、第０層から第ｎ層までのｎ＋１層の多層構造のニューラルネットワークであるとする。
　次いで、高精度推論処理部１０３ｂとしての高精度演算回路１２が、制御装置１４の指示に応じて、ステップＳ１２３で保存された演算結果（出力層である第ｎ層のユニットからの出力）を読み出す（ステップＳ２２１）。
　次いで、該高精度演算回路１２は、制御装置１４の指示に応じて、一部の層（本例では第ｋ層～第ｎ層までの各層）に含まれる各ユニットにおけるパラメタ（他ユニットとの結合重み等）を更新するためのパラメタ更新演算を高演算精度で実施する（ステップＳ２２２）。そして、高精度演算回路１２は、ステップＳ２２２の演算結果（本例では、第ｋ層～第ｎ層の各層に含まれる各ユニットにおける更新後のパラメタ）をメモリ１３に保存する（ステップＳ２２３）。
　なお、ステップＳ２２３で演算結果として保存された更新後のパラメタが、上述した学習済みモデルに相当する。
　図１３に示す例は、低精度演算回路１１が、高効率推論処理部１０３ａとして、全ての層について推論処理を行った上で、高精度演算回路１２が、高精度パラメタ更新処理部１０４ｂとして、一部の層についてパラメタ更新処理を行う動作例である。
　なお、図１２のステップＳ２１３や図１３のステップＳ２２３の後に、さらに、低精度演算回路１１が、高効率パラメタ更新処理部１０４ａとして、図１４に示すような動作を行うことも可能である。
　すなわち、低精度演算回路１１が、高効率パラメタ更新処理部１０４ａとして、メモリ１３に保存されていた第ｋ層～第ｎ層の各層に含まれる各ユニットにおける更新後のパラメタを読み出す（ステップＳ２３１）。
　次いで、該低精度演算回路１１が、残りの層（本例では、第１層～第（ｋ－１）層までの各層）に含まれる各ユニットにおけるパラメタ（他ユニットとの結合重み等）を更新するためのパラメタ更新演算を低演算精度で実施する（ステップＳ２３２）。そして、低精度演算回路１１は、ステップＳ２３２の演算結果（本例では、第１層～第（ｋ－１）層の各層に含まれる各ユニットにおける更新後のパラメタ）をメモリ１３に保存する（ステップＳ２３３）。
　本例の場合、ステップＳ２１３またはステップＳ２２３で演算結果として保存された更新後のパラメタとステップＳ２３３で演算結果として保存された更新後のパラメタとが、上述した学習済みモデルに相当する。
　なお、図１２～図１４に示す動作は、１つの学習用データに対する学習処理の例である。したがって、複数の学習用データが保持されている場合には、学習用データの数分、上記動作や上記動作に含まれる各演算ステップを繰り返すことも可能である。また、学習用データの数に関わらず、同じ学習用データを使って上記動作または上記動作に含まれる各演算ステップを、複数回繰り返すことも可能である（ｅｐｏｃｈ処理）。また、上記動作において高精度パラメタ更新範囲とされる第ｋ層～第ｎ層は全結合層であってもよいし、ｋをユーザが指定したり、処理の度に変化させることも可能である。
　以上のように、本実施形態によれば、学習アルゴリズムの演算処理を、推論処理とパラメタ更新処理とに分け、推論処理の少なくとも一部を低演算精度で演算し、かつパラメタ更新処理の少なくとも一部を高演算精度で演算することで、高演算精度を必要とする演算部分を最適化できるので、消費電力を低減しつつ十分な精度での学習が可能になる。
　次に、本発明の概要を説明する。図１５は、本発明の学習装置の概要を示すブロック図である。図１５に示す学習装置５００は、層状に結合された２以上のユニットで構成される所定の判別モデルを学習する学習装置であって、学習手段５０１を備える。
　学習手段５０１（例えば、学習処理部１０６）は、学習用データが入力されると、前記判別モデルの各ユニットの出力を所定の順番で計算する推論処理と、前記推論処理の結果に基づいて、前記各ユニットの出力の計算に用いられるパラメタの少なくとも一部を更新するパラメタ更新処理とを行う。
　また、学習手段５０１は、高効率推論手段５０２と、高精度パラメタ更新手段５０３とを含む。
　高効率推論手段５０２（例えば、高効率推論処理部１０３ａ）は、推論処理において行われる演算のうちの指定された演算を、第１の演算精度で実施する。
　高精度パラメタ更新手段５０３（例えば、高精度パラメタ更新処理部１０４ｂ）は、パラメタ更新処理において行われる演算のうちの指定された演算を、前記第１の演算精度よりも高い第２の演算精度で実施する。
　このような構成により、高演算精度を必要とする演算部分を最適化することで、学習時における演算精度の確保と演算に必要なコンピュータ資源の効率化（ひいては低消費電力化）とを両立できる。
　また、図１６は、本発明の学習装置の他の構成を示す構成図である。図１６に示す学習装置６００は、低精度演算回路６０１と、高精度演算回路６０２と、制御装置６０３とを備える。
　低精度演算回路６０１（例えば、低精度演算回路１１）は、相対的に低い演算精度で所定の演算を行う。
　高精度演算回路６０２（例えば、高精度演算回路１２）は、相対的に高い演算精度で所定の演算を行う。
　制御装置６０３（例えば、制御装置１４）は、学習用データが入力されると、前記判別モデルの各ユニットの出力を所定の順番で計算する推論処理において行われる少なくとも一部の演算を前記低精度演算回路に実行させ、かつ前記各ユニットの出力の計算に用いられるパラメタの少なくとも一部を更新するパラメタ更新処理において行われる少なくとも一部の演算を前記高精度演算回路に実行させる。
　このような構成によっても、高演算精度を必要とする演算部分を最適化することで、学習時における演算精度の確保と演算に必要なコンピュータ資源の効率化（ひいては低消費電力化）とを両立できる。
　なお、上記の実施形態は以下の付記のようにも記載できる。
　（付記１）層状に結合された２以上のユニットで構成される所定の判別モデルを学習する学習装置であって、学習用データが入力されると、前記判別モデルの各ユニットの出力を所定の順番で計算する推論処理と、前記推論処理の結果に基づいて、前記各ユニットの出力の計算に用いられるパラメタの少なくとも一部を更新するパラメタ更新処理とを行う学習手段を備え、前記学習手段は、前記推論処理において行われる演算のうちの指定された演算を、第１の演算精度で実施する高効率推論手段と、前記パラメタ更新処理において行われる演算のうちの指定された演算を、前記第１の演算精度よりも高い第２の演算精度で実施する高精度パラメタ更新手段とを含むことを特徴とする学習装置。
　（付記２）前記高精度パラメタ更新手段は、前記パラメタ更新処理において行われる演算のうち、指定された層に属するユニットまたは指定されたユニットの出力を計算する際に用いられるパラメタを更新するための演算のみを、前記第２の演算精度で実施する付記１に記載の学習装置。
　（付記３）前記高効率推論手段は、前記推論処理において行われるすべての演算を、前記第１の演算精度で実施する付記１または付記２に記載の学習装置。
　（付記４）前記学習手段は、前記パラメタ更新処理において行われる演算のうちの指定された演算を、前記第１の演算精度で実施する高効率パラメタ更新手段をさらに含み、前記高精度パラメタ更新手段は、前記パラメタ更新処理において行われる演算のうち、指定された層に属するユニットまたは指定されたユニットの出力を計算する際に用いられるパラメタを更新するための演算のみを、前記第２の演算精度で実施し、前記高効率パラメタ更新手段は、前記パラメタ更新処理において行われる演算のうち、前記高精度パラメタ更新手段が実施する演算以外の演算を、前記第１の演算精度で実施する付記１から付記３のうちのいずれかに記載の学習装置。
　（付記５）前記学習手段は、前記推論処理において行われる演算のうちの指定された演算を、前記第２の演算精度で実施する高精度推論手段をさらに含み、前記高効率推論手段は、前記推論処理において行われる演算のうち、指定された層に属するユニットまたは指定されたユニットの出力を計算するための演算のみを、前記第１の演算精度で実施し、前記高精度推論手段は、前記推論処理において行われる演算のうち、前記高効率推論手段が実施する演算以外の演算を、前記第２の演算精度を実施する付記１から付記４のうちのいずれかに記載の学習装置。
　（付記６）前記推論処理および前記パラメタ更新処理において行われる演算の実施先を制御する制御部を備える付記１から付記５のうちのいずれかに記載の学習装置。
　（付記７）相対的に高い演算精度で所定の演算を行う高精度演算回路と、相対的に低い演算精度で所定の演算を行う低精度演算回路と、学習用データが入力されると、層状に結合された２以上のユニットで構成される判別モデルの各ユニットの出力を所定の順番で計算する推論処理において行われる少なくとも一部の演算を前記低精度演算回路に実行させ、かつ前記各ユニットの出力の計算に用いられるパラメタの少なくとも一部を更新するパラメタ更新処理において行われる少なくとも一部の演算を前記高精度演算回路に実行させる制御装置とを備えることを特徴とする学習装置。
　（付記８）学習用データが入力されると、層状に結合された２以上のユニットで構成される判別モデルの各ユニットの出力を所定の順番で計算する推論処理において行われる演算のうちの指定された演算を、相対的に低い演算精度で実行する低精度演算回路と、前記各ユニットの出力の計算に用いられるパラメタの少なくとも一部を更新するパラメタ更新処理において行われる演算のうちの指定された演算を、相対的に高い演算精度で実行する高精度演算回路とを備えることを特徴とする学習回路。
　（付記９）学習用データが入力されると、前記判別モデルの各ユニットの出力を所定の順番で計算する推論処理と、前記推論処理の結果に基づいて、前記各ユニットの出力の計算に用いられるパラメタの少なくとも一部を更新するパラメタ更新処理とを行い、前記推論処理において行われる少なくとも一部の演算を、相対的に低い演算精度を有する低精度演算回路に実行させ、かつ前記パラメタ更新処理において行われる少なくとも一部の演算を、相対的に高い演算精度を有する高精度演算回路に実行させることを特徴とする学習方法。
　（付記１０）コンピュータに、学習用データが入力されると、層状に結合された２以上のユニットで構成される判別モデルの各ユニットの出力を所定の順番で計算する推論処理と、前記推論処理の結果に基づいて、前記各ユニットの出力の計算に用いられるパラメタの少なくとも一部を更新するパラメタ更新処理とを実行させ、前記推論処理で、前記各ユニットの出力を計算するために実行する演算のうちの少なくとも一部の演算を、相対的に低い演算精度を有する低精度演算回路に実行させ、前記パラメタ更新処理で、前記パラメタを更新するために実行する演算のうちの少なくとも一部の演算を、相対的に高い演算精度を有する高精度演算回路に実行させるための学習プログラム。
　以上、実施形態および実施例を参照して本願発明を説明したが、本願発明は上記実施形態および実施例に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
　本発明は、深層学習に限らず、高い精度を必要とする演算と高い精度を必要としない演算が混在している処理を行う装置において、消費電力を抑えつつ該処理を行いたい場合に好適に適用可能である。
　１０　演算回路
　１１　低精度演算回路
　１２　高精度演算回路
　１３　メモリ
　１４　制御装置
　１５　バス
　５１　ユニット
　５２　ユニット間結合
　５３　推論処理
　５４　パラメタ更新処理
　１００　学習装置
　１０１　学習前モデル記憶部
　１０２　学習用データ記憶部
　１０３ａ　高効率推論処理部
　１０３ｂ　高精度推論処理部
　１０４ａ　高効率パラメタ更新処理部
　１０４ｂ　高精度パラメタ更新処理部
　１０５　制御部
　１０６　学習処理部
　１０７　学習後モデル記憶部
　１０００　コンピュータ
　１００１　ＣＰＵ
　１００２　主記憶装置
　１００３　補助記憶装置
　１００４　インタフェース
　１００５　ディスプレイ装置
　１００６　入力デバイス
　１００７　ＧＰＵ
　１００８　プロセッサ
　２１　バス
　２２ａ、２２ｂ、２２ｃ、２２ｄ　演算回路
　２２１　ＭＡＣ
　２２２　メモリ層
　２２３　乗加算ツリー
　２２４　ＡＬＵ
　５００、６００　学習装置
　５０１　学習手段
　５０２　高効率推論手段
　５０３　高精度パラメタ更新手段
　６０１　低精度演算回路
　６０２　高精度演算回路
　６０３　制御装置
　９０　大規模学習回路

Claims (10)

  1. 　層状に結合された２以上のユニットで構成される所定の判別モデルを学習する学習装置であって、
    　学習用データが入力されると、前記判別モデルの各ユニットの出力を所定の順番で計算する推論処理と、前記推論処理の結果に基づいて、前記各ユニットの出力の計算に用いられるパラメタの少なくとも一部を更新するパラメタ更新処理とを行う学習手段を備え、
    　前記学習手段は、
    　前記推論処理において行われる演算のうちの指定された演算を、第１の演算精度で実施する高効率推論手段と、
    　前記パラメタ更新処理において行われる演算のうちの指定された演算を、前記第１の演算精度よりも高い第２の演算精度で実施する高精度パラメタ更新手段とを含む
    　ことを特徴とする学習装置。
  2. 　前記高精度パラメタ更新手段は、前記パラメタ更新処理において行われる演算のうち、指定された層に属するユニットまたは指定されたユニットの出力を計算する際に用いられるパラメタを更新するための演算のみを、前記第２の演算精度で実施する
    　請求項１に記載の学習装置。
  3. 　前記高効率推論手段は、前記推論処理において行われるすべての演算を、前記第１の演算精度で実施する
    　請求項１または請求項２に記載の学習装置。
  4. 　前記学習手段は、前記パラメタ更新処理において行われる演算のうちの指定された演算を、前記第１の演算精度で実施する高効率パラメタ更新手段をさらに含み、
    　前記高精度パラメタ更新手段は、前記パラメタ更新処理において行われる演算のうち、指定された層に属するユニットまたは指定されたユニットの出力を計算する際に用いられるパラメタを更新するための演算のみを、前記第２の演算精度で実施し、
    　前記高効率パラメタ更新手段は、前記パラメタ更新処理において行われる演算のうち、前記高精度パラメタ更新手段が実施する演算以外の演算を、前記第１の演算精度で実施する
    　請求項１から請求項３のうちのいずれかに記載の学習装置。
  5. 　前記学習手段は、前記推論処理において行われる演算のうちの指定された演算を、前記第２の演算精度で実施する高精度推論手段をさらに含み、
    　前記高効率推論手段は、前記推論処理において行われる演算のうち、指定された層に属するユニットまたは指定されたユニットの出力を計算するための演算のみを、前記第１の演算精度で実施し、
    　前記高精度推論手段は、前記推論処理において行われる演算のうち、前記高効率推論手段が実施する演算以外の演算を、前記第２の演算精度を実施する
    　請求項１から請求項４のうちのいずれかに記載の学習装置。
  6. 　前記推論処理および前記パラメタ更新処理において行われる演算の実施先を制御する制御部を備える
    　請求項１から請求項５のうちのいずれかに記載の学習装置。
  7. 　相対的に高い演算精度で所定の演算を行う高精度演算回路と、
    　相対的に低い演算精度で所定の演算を行う低精度演算回路と、
    　学習用データが入力されると、層状に結合された２以上のユニットで構成される判別モデルの各ユニットの出力を所定の順番で計算する推論処理において行われる少なくとも一部の演算を前記低精度演算回路に実行させ、かつ前記各ユニットの出力の計算に用いられるパラメタの少なくとも一部を更新するパラメタ更新処理において行われる少なくとも一部の演算を前記高精度演算回路に実行させる制御装置とを備える
    　ことを特徴とする学習装置。
  8. 　学習用データが入力されると、層状に結合された２以上のユニットで構成される判別モデルの各ユニットの出力を所定の順番で計算する推論処理において行われる演算のうちの指定された演算を、相対的に低い演算精度で実行する低精度演算回路と、
    　前記各ユニットの出力の計算に用いられるパラメタの少なくとも一部を更新するパラメタ更新処理において行われる演算のうちの指定された演算を、相対的に高い演算精度で実行する高精度演算回路とを備える
    　ことを特徴とする学習回路。
  9. 　学習用データが入力されると、前記判別モデルの各ユニットの出力を所定の順番で計算する推論処理と、前記推論処理の結果に基づいて、前記各ユニットの出力の計算に用いられるパラメタの少なくとも一部を更新するパラメタ更新処理とを行い、
    　前記推論処理において行われる少なくとも一部の演算を、相対的に低い演算精度を有する低精度演算回路に実行させ、かつ前記パラメタ更新処理において行われる少なくとも一部の演算を、相対的に高い演算精度を有する高精度演算回路に実行させる
    　ことを特徴とする学習方法。
  10. 　コンピュータに、
    　学習用データが入力されると、層状に結合された２以上のユニットで構成される判別モデルの各ユニットの出力を所定の順番で計算する推論処理と、前記推論処理の結果に基づいて、前記各ユニットの出力の計算に用いられるパラメタの少なくとも一部を更新するパラメタ更新処理とを実行させ、
    　前記推論処理で、前記各ユニットの出力を計算するために実行する演算のうちの少なくとも一部の演算を、相対的に低い演算精度を有する低精度演算回路に実行させ、
    　前記パラメタ更新処理で、
    　前記パラメタを更新するために実行する演算のうちの少なくとも一部の演算を、相対的に高い演算精度を有する高精度演算回路に実行させる
    　ための学習プログラム。
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