WO2019176580A1 - 通信装置、通信方法、プログラム、および、通信システム - Google Patents

通信装置、通信方法、プログラム、および、通信システム Download PDF

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WO2019176580A1
WO2019176580A1 PCT/JP2019/008004 JP2019008004W WO2019176580A1 WO 2019176580 A1 WO2019176580 A1 WO 2019176580A1 JP 2019008004 W JP2019008004 W JP 2019008004W WO 2019176580 A1 WO2019176580 A1 WO 2019176580A1
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communication
data signal
multilane
lane
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高橋　宏雄
直弘 越坂
俊久 百代
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ソニーセミコンダクタソリューションズ株式会社
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G—PHYSICS
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    • G06F13/38—Information transfer, e.g. on bus
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    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks

Definitions

  • the present disclosure relates to a communication device, a communication method, a program, and a communication system, and in particular, a communication device, a communication method, a program, and a communication device that can reliably perform communication using a plurality of data signal lines.
  • the present invention relates to a communication system.
  • CCI Chip Control Interface
  • I2C Inter-Integrated Circuit
  • I2C and I3C are configured to be able to communicate with slaves connected to the bus IF according to control by a master having the initiative of communication via the bus IF.
  • a function that maintains compatibility so that communication with an I2C device can be performed a function called hot join that enables a slave to participate in the bus IF, and multiple masters A function to transfer master authority between each other is provided.
  • Patent Document 1 in a communication method compliant with the I3C standard, the master detects a parity error by setting one of the two bits of parity included in the data as even parity and the other as odd parity.
  • a communication method is disclosed.
  • the present disclosure has been made in view of such a situation, and makes it possible to reliably perform communication using a plurality of data signal lines.
  • a communication device includes a single lane mode which is a communication mode in which communication is performed using one clock signal line and one data signal line, and one clock signal line and two A transmission / reception unit that transmits and receives signals to and from other communication devices in any one of the multi-lane modes, which is a communication mode in which communication is performed using a predetermined number or more of the data signal lines, A multilane setting command that is a command for instructing the setting of the multilane mode is transmitted from the transmission / reception unit, and a multilane confirmation command that is a command for confirming the current setting of the multilane mode is transmitted from the transmission / reception unit, A multi-lane mode transition processing unit that performs processing for transitioning communication from the single-lane mode to the multi-lane mode, The multi-lane mode transition processing unit receives an acknowledgment transmitted following the broadcast address used when transmitting the command all at once on all the data signal lines used by the other communication devices.
  • a communication method includes a single lane mode, which is a communication mode in which communication is performed using one clock signal line and one data signal line, and one clock signal line and 2
  • a transmission / reception unit that transmits and receives signals to and from other communication devices in any one of the multi-lane modes, which is a communication mode in which communication is performed using a predetermined number or more of the data signal lines
  • a multilane setting command that is a command for instructing the setting of the multilane mode is transmitted from the transmission / reception unit
  • a multilane confirmation command that is a command for confirming the current setting of the multilane mode is transmitted from the transmission / reception unit
  • a communication comprising a multilane mode transition processing unit for performing a process of transitioning communication from the single lane mode to the multilane mode And receiving an acknowledgment transmitted following the broadcast address used when transmitting the command all at once on all the data signal lines in use by the other communication device.
  • a program includes a single lane mode which is a communication mode in which communication is performed using one clock signal line and one data signal line, and one clock signal line and two data lines.
  • a transmission / reception unit that transmits / receives a signal to / from another communication device in any one of the multi-lane modes, which is a communication mode in which communication is performed using the predetermined number of the data signal lines, and
  • a multilane setting command that is a command for instructing setting of a multilane mode is transmitted from the transmission / reception unit, and a multilane confirmation command that is a command for confirming the current setting of the multilane mode is transmitted from the transmission / reception unit
  • a multi-lane mode transition processing unit that performs processing for transitioning communication from the single-lane mode to the multi-lane mode.
  • a communication system includes a first communication device having a control initiative in a bus, and a second communication device that performs communication according to control by the first communication device.
  • the communication apparatus uses a single lane mode, which is a communication mode in which communication is performed using one clock signal line and one data signal line, and a predetermined number of two or more clock signal lines and one of the clock signal lines.
  • a transmission / reception unit that transmits / receives a signal to / from the second communication device in any one of the multi-lane modes, which is a communication mode in which communication is performed using the data signal line, and the multi-lane mode.
  • a multilane setting command which is a command for confirming the current setting of the multilane mode, is transmitted from the transmission / reception unit.
  • a multi-lane mode transition processing unit that performs a process of transitioning communication from the single-lane mode to the multi-lane mode. Confirming reception of an acknowledgment transmitted following a broadcast address used when transmitting the command all at once on all the data signal lines in use by the communication device; and the second communication Confirmation of at least one of confirmation of receipt of acknowledgment sent following individual address designating each of said second communication devices on all said data signal lines in use by the device And confirming that one of the acknowledgments has been received, it is recognized that the communication transition from the single lane mode to the multi lane mode has succeeded. That.
  • an affirmative message is transmitted following a broadcast address used when commands are transmitted all at once on all data signal lines in use by other communication devices (second communication devices). Confirming the reception of the response and assigning each individual communication device (second communication device) to an individual address on all data signal lines in use by the other communication device (second communication device) Communication from single lane mode to multi lane mode is confirmed when at least one of confirmation of receipt of acknowledgment sent subsequently is confirmed and reception of one acknowledgment is confirmed. It is recognized that the transition was successful.
  • communication using a plurality of data signal lines can be reliably performed.
  • FIG. 18 is a block diagram illustrating a configuration example of an embodiment of a computer to which the present technology is applied.
  • FIG. 1 is a block diagram illustrating a configuration example of an embodiment of a bus IF to which the present technology is applied.
  • the bus IF 11 is configured to include one master 12 and three slaves 13a to 13c.
  • the bus IF 11 is not limited to the configuration example shown in FIG. 1.
  • the slave 13 is added or reduced, or the slave 13 to which the master authority is transferred from the master 12 operates as a master. be able to.
  • one clock signal line 14 and four data signal lines 15-0 to 15-3 are connected to the master 12.
  • the slave 13a is connected to the master 12 via the clock signal line 14 and the data signal line 15-0
  • the slave 13b is connected via the clock signal line 14 and the data signal lines 15-0 and 15-1.
  • the slave 13c is connected to the master 12 via the clock signal line 14 and the data signal lines 15-0 to 15-3.
  • the master 12 has the initiative of communication in the bus IF 11, and controls communication with the slaves 13a to 13c via the clock signal line 14 and the data signal lines 15-0 to 15-3. Further, the master 12 can change the communication mode for communicating with the slaves 13a to 13c to either the single-lane mode or the multi-lane mode, and can perform communication in each communication mode. In the single lane mode, communication is performed using one clock signal line 14 and one data signal line 15-0, and in the multi lane mode, one clock signal line 14 and two or more predetermined signals are used. Communication is performed using the number of data signal lines 15.
  • the slaves 13a to 13c can communicate according to control by the master 12.
  • the slave 13a can perform communication only in the single lane mode.
  • the slave 13b can perform communication in a single lane mode and a multi-lane mode using one clock signal line 14 and two data signal lines 15-0 and 15-1.
  • the slave 13c has a single lane mode, a multi-lane mode using one clock signal line 14 and two data signal lines 15-0 and 15-1, and a single clock signal line 14 and four data signal lines 14. Communication can be performed in a multilane mode using the data signal lines 15-0 to 15-3.
  • the clock signal line 14 and the data signal lines 15-0 to 15-3 are used for transmitting signals between the master 12 and the slave 13.
  • a serial clock (SCL: Serial) Clock) having a predetermined frequency is transmitted via the clock signal line 14, and sequentially one bit at a time via the data signal lines 15-0 to 15-3.
  • Serial data (SDA: Serial Data) is transmitted.
  • the master 12 transmits / receives signals via the clock signal line 14 and the data signal lines 15-0 to 15-3, signals received by the transmitter / receiver 21 and instructions from a host system (not shown).
  • the control part 22 which performs control according to this is comprised.
  • the transmission / reception unit 21 includes at least a clock transmission / reception unit 31 and data transmission / reception units 32-0 to 32-3, and the control unit 22 includes at least an ML transition processing unit 33.
  • a detailed configuration example of the master 12 will be described later with reference to FIG.
  • the clock transmission / reception unit 31 transmits / receives a serial clock SCL transmitted via the clock signal line 14.
  • the clock transmission / reception unit 31 may be configured to only transmit the serial clock SCL.
  • the data transmission / reception units 32-0 through 32-3 are serial data transmitted through the data signal lines 15-0 through 15-3, respectively, based on the timing of the serial clock SCL transmitted through the clock transmission / reception unit 31. SDA [0] to SDA [3] are transmitted and received.
  • the ML transition processing unit 33 performs multi-lane mode transition processing for transitioning from the single-lane mode to the multi-lane mode for communication with the slaves 13b and 13c that can perform communication in the multi-lane mode (the flowchart of FIG. 17 described later). See).
  • the slaves 13a to 13c perform control according to transmission / reception units 41a to 41c that transmit and receive signals to and from the master 12, and signals received by the transmission / reception units 41a to 41c and instructions from a higher-level system (not shown).
  • Each of the control units 42a to 42c is provided. A detailed configuration example of the slaves 13a to 13c will be described later with reference to FIG.
  • the slave 13a can perform communication only in the single lane mode
  • the transmission / reception unit 41a has a clock transmission / reception unit 51a and a data transmission / reception unit 52a-0
  • the control unit 42a has an ML transition processing unit. It has a configuration that does not.
  • the slave 13b can perform communication in both the single lane mode and the multilane mode, and the transmission / reception unit 41b includes the clock transmission / reception unit 51b and the data transmission / reception units 52b-0 and 52b-1,
  • the unit 42b has an ML transition processing unit 53b.
  • the slave 13c can perform communication in both the single lane mode and the multilane mode, and the transmission / reception unit 41c includes a clock transmission / reception unit 51c and data transmission / reception units 52c-0 to 52c-3, and a control unit 42c is configured to include an ML transition processing unit 53c.
  • the clock transmission / reception units 51 a to 51 c perform transmission / reception of the serial clock SCL transmitted via the clock signal line 14.
  • the clock transmission / reception units 51a to 51c only receive the serial clock SCL. You may comprise.
  • the data transmission / reception units 52a-0 to 52c-0 store the serial data SDA [0] transmitted through the data signal line 15-0. Send and receive.
  • the data transmitter / receivers 52b-1 and 52c-1 transmit / receive serial data SDA [1] transmitted through the data signal line 15-1.
  • the data transmitter / receiver 52c-2 transmits / receives serial data SDA [2] transmitted via the data signal line 15-2, and the data transmitter / receiver 52c-3 transmits via the data signal line 15-3. Transmit / receive serial data SDA [3] to be transmitted.
  • ML transition processing units 53b and 53c perform multilane mode transition processing (see the flowchart of FIG. 18 described later) for transitioning communication with the master 12 from the single lane mode to the multilane mode.
  • the bus IF 11 is configured in this way, and the master 12 can speed up communication not only by performing communication in the single lane mode but also by performing communication in the multi lane mode.
  • the ML transition processing unit 33 when transitioning from the single lane mode to the multi lane mode, the ML transition processing unit 33 performs the multi lane mode transition processing, and the ML transition processing units 53b and 53c perform the corresponding multi lane mode transition processing. By doing so, communication in the multi-lane mode can be performed more reliably.
  • a plurality of transmission methods with different communication speeds are defined according to the I3C standard, and the master 12 can switch between these transmission methods.
  • an SDR (Single Data Rate) mode in which data communication is performed at a normal transfer rate according to a data transfer rate
  • an HDR (High Data Data Rate) mode is defined.
  • the HDR mode three modes are defined in the standard: a DDR (Double Data Rate) mode, a TSP (Ternary Symbol Symbol Pure-Bus) mode, and a TSL (Ternary Symbol Symbol Legacy-inclusive-Bus) mode.
  • the bus IF 11 stipulates that communication is performed in the SDR mode when communication is started.
  • the bus IF 11 it is essential that the slave 13a that performs communication only in the single lane mode and the slaves 13b and 13c that can perform communication also in the multi-lane mode coexist. Therefore, in the bus IF 11, all of the I3C protocols (for example, Start, STOP, device address, ACK / NACK, CCC, etc.) are transmitted in the single lane mode via the clock signal line 14 and the data signal line 15-0.
  • I3C protocols for example, Start, STOP, device address, ACK / NACK, CCC, etc.
  • serial data SDA [1] transmitted via the data signal line 15-1 is set as an inverted value of the serial data SDA [0] transmitted via the data signal line 15-0.
  • the bus IF 11 performs only data transmission in the multilane mode (no transmission of the I3C protocol), and the multilane mode can be used for communication in the SDR mode and the HDR-DDR mode.
  • the SDR mode in multi-lane mode communication will be described as SDR / ML and the HDR-DDR mode in multi-lane mode communication will be described as DDR / ML as appropriate.
  • FIG. 2 shows a detailed configuration example of the master 12.
  • the master 12 includes a transmission / reception unit 21 and a control unit 22.
  • the transmission / reception unit 21 includes a lane distribution unit (Lane Distribution) 61 and a lane merge unit (Lane Merge) 62 in addition to the clock transmission / reception unit 31 and the data transmission / reception units 32-0 to 32-3 illustrated in FIG. Is done.
  • the clock transmission / reception unit 31 includes an output amplifier 71, an input amplifier 72, and an SCL control unit 73.
  • the data transmitting / receiving unit 32-0 includes an output amplifier 71-0, an input amplifier 72-0, an H level maintaining unit 74-0, a serial conversion unit 75-0, a parallel conversion unit 76-0, and a parity calculation unit 77-0. It is comprised. Further, the data transmitting / receiving units 32-1 to 32-3 are configured in the same manner as the data transmitting / receiving unit 32-0. Accordingly, the data transmitting / receiving units 32-0 to 32-3 are configured to calculate and add parity by the parity calculating units 77-0 to 77-3 for each of the serial data SDA [0] to SDA [3], respectively. Is done.
  • the lane distribution unit 61 supplies the parallel data supplied from the FSM 84 to the data transmission / reception unit 32-0 in the single lane mode.
  • the lane distribution unit 61 distributes and supplies the parallel data supplied from the FSM 84 to the data transmission / reception units 32-0 to 32-3.
  • data can be transmitted in parallel using the data signal lines 15-0 to 15-3, that is, the speed can be increased as compared with the single lane mode.
  • the lane merging unit 62 supplies the parallel data supplied from the data transmitting / receiving unit 32-0 to the FSM 84 in the single lane mode.
  • the lane distribution unit 61 merges the parallel data supplied from the data transmission / reception units 32-0 to 32-3 and supplies the merged data to the FSM 84.
  • data can be received in parallel using the data signal lines 15-0 to 15-3, that is, the speed can be increased as compared with the single lane mode.
  • the control unit 22 includes an ML control unit 81, a serial error detection unit 82, a parallel error detection unit 83, and an FSM (Finite State Machine) 84.
  • ML control unit 81 a serial error detection unit 82
  • parallel error detection unit 83 a parallel error detection unit 83
  • FSM Finite State Machine
  • the ML control unit 81 performs the SCL control unit 73 of the clock transmission / reception unit 31 and the data transmission / reception units 32-0 to 32-0. 32-3, the lane distributing unit 61, the lane merging unit 62, and the serial error detecting unit 82 are controlled so as to be driven in the multi-lane mode.
  • the serial error detection unit 82 receives the serial data (is0, is1, is2, is3) received by the data transmission / reception units 32-0 to 32-3, and the serial data transmitted by the data transmission / reception units 32-0 to 32-3 ( Detect errors that occur in op0, op1, op2, and op3).
  • the serial error detection unit 82 includes a CRC error detector 91 that detects an error based on CRC (Cyclic Redundancy Check), a bit inversion error detector 92 that detects a bit inversion error, and a conflict error.
  • a conflict error detector 93 is detected.
  • the CRC error detector 91, the bit inversion error detector 92, and the conflict error detector 93 each detect an error to be detected, the CRC error detector 91, the bit inversion error detector 92, and the conflict error detector 93 supply a detection result indicating that an error has been detected to the FSM 84.
  • the parallel error detection unit 83 detects an error that occurs in the parallel data obtained by converting the serial data received by the data transmission / reception units 32-0 to 32-3 into parallel data.
  • the parallel error detector 83 includes a preamble error detector 94 that detects an error that occurs in the preamble, and a parity that detects an error that occurs in the parity for each of the data signal lines 15-0 to 15-3.
  • An error detector 95 and an ACK / NACK detector 96 for detecting ACK / NACK are provided.
  • the preamble error detector 94, the parity error detector 95, and the ACK / NACK detector 96 each detect an error to be detected, they supply a detection result indicating that the error has been detected to the FSM 84.
  • the FSM 84 is a digital circuit designed so that the process transitions according to the state, and is configured to include the return processing unit 101 and the disconnection detection processing unit 102 in addition to the ML transition processing unit 33 illustrated in FIG. .
  • the ML transition processing unit 33 performs a multilane mode transition process (refer to a flowchart of FIG. 17 described later) for transitioning from the single lane mode to the multilane mode.
  • the return processing unit 101 performs a recovery process for returning the slave 13 when the ACK from the communication target slave 13 cannot be received. As will be described later, the return processing unit 101 determines whether the data signal line 15 in which the disconnection of the data signal lines 15-0 to 15-3 is detected or the error is frequently detected. The return process can be performed according to 15.
  • the disconnection detection processing unit 102 performs disconnection detection processing (see flowcharts of FIGS. 21 and 22 described later) for detecting disconnection of the clock signal line 14 and the data signal lines 15-0 to 15-3. For example, the disconnection detection processing unit 102 transmits data signal lines 15-0 to 15-0 based on ACK / NACK transmitted from the slave 13c via the data signal lines 15-0 to 15-3 to at least the slave address. A disconnection of 15-3 can be detected. Further, in addition to the slave address, the disconnection detection processing unit 102 transmits ACK / NACK transmitted from the slave 13c to all locations where ACK / NACK should be transmitted via the data signal lines 15-0 to 15-3. Based on NACK, disconnection of the data signal lines 15-0 to 15-3 may be detected.
  • FIG. 3 shows a detailed configuration example of the slave 13.
  • the slave 13 includes a transmission / reception unit 41 and a control unit 42.
  • communication can be performed in the multilane mode using the four data signal lines 15-0 to 15-3, and when the master authority is transferred from the master 12, it operates as a master.
  • a configuration example of the slave 13 having a secondary master function that can be used is shown. Therefore, in the following description, the configuration of the slave 13 that is different from the master 12 will be described, and the description of the configuration that is common to the master 12 will be omitted.
  • the transmission / reception unit 41 includes the lane distribution unit 61 and the lane merge unit 62 in the same manner as the transmission / reception unit 21 of the master 12 in addition to the clock transmission / reception unit 31 and the data transmission / reception units 32-0 to 32-3 illustrated in FIG. It is configured.
  • the control unit 42 includes an ML control unit 81, a serial error detection unit 82, a parallel error detection unit 83S, and an FSM 84.
  • the parallel error detector 83S of the controller 42 has an I3C standard error detector in addition to the preamble error detector 94, the parity error detector 95, and the ACK / NACK detector 96.
  • the configuration differs from that of the master 12 in that 97 is provided.
  • the I3C standard error detector 97 detects that a specific error detected on the slave 13 side based on the I3C standard (for example, the first word transmitted following the start or restart of communication is a prohibited address). S0 error to be detected, S4 error to detect receiving address header other than 7E / R in CCC (ENTDAA) instructing dynamic address assignment, transaction to send common command code (GETBCR CCC) has been confirmed S5 error) is detected to detect that an error has occurred in the data transmitted later.
  • ENTDAA receiving address header other than 7E / R in CCC
  • GETBCR CCC transaction to send common command code
  • the slave 13a that performs communication only in the single lane mode includes the clock transmission / reception unit 31, the data transmission / reception unit 32-0, the serial error detection unit 82, the parallel error detection unit 83, and the FSM 84 in the configuration example illustrated in FIG. It is configured with.
  • the FSM 84 of the slave 13a is configured to include only a processing unit required for single-lane mode communication without including the ML transition processing unit 33, the return processing unit 101, and the disconnection detection processing unit 102.
  • the transmission / reception unit 21 and the control unit 22 constituting the master 12 and the transmission / reception unit 41 and the control unit 42 constituting the slave 13 are constituted by semiconductor circuits, and a part or all of the control unit 22 and the control unit 42 are configured. It may be realized by software.
  • the master 12 and the slave 13 are not limited to the structure which consists of a functional block shown in FIG. 2 and FIG.
  • the master 12 when the master authority is transferred, the master 12 can function as the slave 13 and the slave 13 can function as the master 12, so that the master 12 and the slave 13 have both functional blocks. be able to.
  • FIG. 4 shows an example of a data format in which error countermeasures are adopted by the bus IF 11 in the SDR mode in multilane mode communication.
  • FIG. 5 shows the SDR mode in multilane mode communication. An example of another data format to be considered is shown.
  • the slave 13b using the two data signal lines 15-0 and 15-1 receives an ACK to the unused data signal lines 15-2 and 15-3. Will not return. Further, the slave 13b calculates and assigns the parity on each of the data signal lines 15-0 and 15-1. Note that the 9-bit final bit of serial data SDA [0] is the T bit at the time of Read, as in the existing standard, while the parity is at the time of Write, and the 9-bit final bit of the serial data SDA [1] is the Read and Write It is always parity.
  • the slave 13c using the four data signal lines 15-0 to 15-3 returns ACK to the data signal lines 15-2 and 15-3 to be used. That is, the slave 13c performs not only data transmission using the data signal lines 15-2 and 15-3 but also ACK / NACK transfer using the data signal lines 15-2 and 15-3. Configured as follows. Further, the slave 13c calculates and assigns parity for each of the data signal lines 15-0 to 15-3.
  • a format as shown in FIG. 5 is also considered for SDR mode in multilane communication. That is, in communication with the slave 13b using the two data signal lines 15-0 and 15-1, the unused data signal lines 15-2 and 15-3 are set in an idle state (always H or L). Then, the parity at the time of writing is calculated and added to the serial data SDA [0] transmitted via the data signal line 15-0, and the serial data SDA [1] transmitted via the data signal line 15-1 is provided. The parity at the time of reading is calculated and added in.
  • the 9-bit final bit of serial data SDA [0] is the T bit when reading, as in the existing standard, while the parity is used when writing, and the 9-bit final bit of serial data SDA [1] is the parity when reading. , Optional when writing (undefined).
  • the data signal lines 15-2 and 15-3 are used for data transmission (from the master 12 to the slave 13c at the time of writing). Only the slave 13c to the master 12 is performed at the time of reading, and the state returns to the idle state after data transmission.
  • the bus IF 11 adopts a format error countermeasure as shown in FIG. 4 to detect disconnection, error frequency for each data signal line 15 and the like as will be described later. Therefore, communication can be performed more reliably than the format shown in FIG.
  • FIG. 6 shows an example of a data format in which error countermeasures are adopted by the bus IF 11 in the DDR mode (when reading) in multi-lane mode communication
  • FIG. 7 shows multi-lane mode communication.
  • An example of another data format to be considered for the DDR mode (when reading) is shown.
  • the bus IF 11 uses the data signal lines 15-2 and 15-3 to perform not only data transmission but also ACK / NACK transfer and calculates the parity for each data signal line 15. And grant.
  • the format shown in Fig. 7 is also considered for DDR mode (when reading) in multi-lane mode communication. That is, it is considered that only data is transferred in multilane, and that a parity of 2 bits is added every 16 bits across the data signal lines 15-0 to 15-3.
  • the serial data SDA [1] transmitted through the data signal line 15-1 is an inverted signal of the serial data SDA [0] transmitted through the data signal line 15-0.
  • the bus IF 11 adopts the format error countermeasure as shown in FIG. 6 to detect disconnection, error frequency for each data signal line 15 and the like as will be described later. Therefore, communication can be performed more reliably than the format shown in FIG.
  • FIG. 8 shows an example of a data format in which error countermeasures are adopted by the bus IF 11 in the DDR mode (when writing) in multi-lane mode communication.
  • FIG. 9 shows multi-lane mode communication. An example of another data format considered for the DDR mode (during writing) is shown.
  • the bus IF 11 has a format in which parity is placed after the data in the same manner as in the DDR mode (when reading) so that the parity can be transmitted for each data signal line 15. Further, parity is calculated and assigned for each data signal line 15.
  • a format as shown in FIG. 9 is also considered for DDR mode (when reading) in multi-lane mode communication. That is, the parity is 2 bits every 16 bits across the data signal line 15, and unlike the case of Read, the parity is transmitted before the transmission data. Data signal lines 15-2 and 15-3 are used only for data transmission.
  • the bus IF 11 adopts the error countermeasure of the format shown in FIG. 8 to detect disconnection, error frequency for each data signal line 15 and the like as will be described later. Therefore, communication can be performed more reliably than the format shown in FIG.
  • FIG. 10 shows an example of a multilane setting command (SETML)
  • FIG. 11 shows an example of a multilane confirmation command (GETML).
  • a broadcast address (7'h7E) and a bit (W) indicating writing are transmitted from the master 12, and an ACK corresponding thereto is transmitted to the slave 13 Is returned from At this time, the slave 13 that has received the broadcast address returns ACK on the lane (data signal line 15) that is being used among the four data signal lines 15-0 to 15-3.
  • a multilane setting command (SETMLSETCCC) indicating that a multilane is set by a common command code (CCC: CommonCCCommand Code) and a 1-bit parity (T) are transmitted from the master 12 Is done.
  • CCC CommonCCCommand Code
  • T 1-bit parity
  • the multilane setting byte (SETMLSETByte) that stores the multilane number (Number of ML) that specifies the lane to be used in the multilane mode and the 1-bit parity (T) are the master. 12 is transmitted.
  • FIG. 10 shows an example of the multilane number stored in the 0th bit and the 1st bit of the multilane setting byte.
  • the broadcast address (7'h7E) following the restart (Sr) or the end of the multilane setting command (P) is transmitted from the master 12.
  • the master 12 finishes transmitting the multilane setting byte for each individual slave 13 sequentially to all the slaves 13 corresponding to the multilane mode
  • the master 12 transmits an end (P).
  • the slave 13 can shift to the multi-lane mode using the lane designated by the multi-lane number at the timing when the multi-lane setting command is normally received and the next restart or stop is received.
  • the broadcast address (7′h7E) and the bit (W) indicating writing are transmitted from the master 12, and the ACK corresponding thereto is transmitted to the slave 13 Is returned from At this time, the slave 13 that has received the broadcast address returns ACK on the lane (data signal line 15) that is being used among the four data signal lines 15-0 to 15-3.
  • a multilane confirmation command (GETML CCC) indicating that the multilane is confirmed by the common command code and a 1-bit parity (T) are transmitted from the master 12.
  • GETML CCC multilane confirmation command
  • T 1-bit parity
  • the multilane confirmation byte (GETML Byte) that stores the multilane number (Number of ML) that confirms the lane used in the multilane mode and the 1-bit parity (T) are slaves. 13 is transmitted. That is, the slave 13 confirms the setting by transmitting the multilane number set by the multilane setting command to the slave 13 by the multilane confirmation command.
  • FIG. 11 shows an example of the multilane number stored in the 0th and 1st bits of the multilane confirmation byte, as in FIG.
  • the broadcast address (7'h7E) following the restart (Sr) or the end of the multilane confirmation command (P) is transmitted from the master 12. For example, when the master 12 finishes receiving the multilane confirmation byte for each individual slave 13 sequentially from all the slaves 13 corresponding to the multilane mode, the master 12 transmits an end (P).
  • FIG. 12 shows an example of a data format in which error countermeasures are adopted by the bus IF 11 in the SDR mode in multilane mode communication.
  • FIG. 13 shows the SDR mode in multilane mode communication. An example of yet another data format to be considered is shown.
  • data signal lines 15-2 and 15-3 are used to perform not only data transmission but also ACK / NACK transfer, and parity is calculated and assigned for each data signal line 15. Yes.
  • a format as shown in FIG. 13 is also considered for the SDR mode in the multi-lane mode communication.
  • the bus IF 11 adopts the error countermeasure of the format shown in FIG. 12 to detect the disconnection, the error frequency for each data signal line 15 and the like as will be described later. Therefore, communication can be performed more reliably than the format shown in FIG.
  • FIG. 14 shows an example of a data format in which error countermeasures are adopted by the bus IF 11 in the DDR mode in the multi-lane mode communication.
  • FIG. 15 shows the DDR mode in the multi-lane mode communication. An example of yet another data format to be considered is shown.
  • parity is calculated and assigned for each data signal line 15, and in the data signal line 15-0, the parity is arranged after the data, and the data signal lines 15-1 to 15-3 are arranged. In this case, parity is arranged before data.
  • a format as shown in FIG. 15 is also considered for the DDR mode in the multi-lane mode communication. That is, it is considered that a parity of 2 bits is provided every 16 bits across the data signal lines 15-0 to 15-3.
  • the bus IF 11 adopts the format error countermeasure as shown in FIG. 14 to detect disconnection, the error frequency for each data signal line 15 and the like as will be described later. Therefore, communication can be performed more reliably than the format shown in FIG.
  • the slaves 13a to 13c receive an ACK via the data signal line 15 in use among the data signal lines 15-0 to 15-3 when reading or writing the slave address in the SDR mode. It is required to return.
  • the broadcast address (0x7E)
  • the disconnection detection processing unit 102 of the master 12 can detect the disconnection because the ACK by the serial data SDA [1] is not returned by the read or write designating the slave address to the slave 13b.
  • an ACK by the serial data SDA [1] is returned by the read or write designating the slave address to the slave 13c, so that the data signal line 15-1 between the master 12 and the slave 13c is disconnected. It can be estimated that it has not. That is, in this case, as shown in FIG. 16, it can be estimated that no disconnection has occurred in the common part before the bus branch.
  • the disconnection detection processing unit 102 of the master 12 uses the data signal line before branching to each slave 13. It can be estimated that a disconnection has occurred at 15-1. In this case, there is a possibility that the disconnection occurred simultaneously in the vicinity of the SDA [1] output terminals of all the slaves 13.
  • the slaves 13a to 13c return ACK via the data signal line 15 in use among the data signal lines 15-0 to 15-3. Is needed. If the disconnection detection processing unit 102 of the master 12 cannot receive the ACK for the DDR read command, it can be estimated that there is a possibility of disconnection, and detects a disconnection error. Note that the disconnection detection processing unit 102 of the master 12 may detect a disconnection error when the ACK cannot be received continuously for a predetermined set value or more.
  • the return processing unit 101 of the master 12 responds to the lane (data signal line 15) from which no ACK is returned. Thus, it is estimated which lane is disconnected, and a return process as described below is performed.
  • the return processing unit 101 when ACK is not returned in any of the serial data SDA [1] to SDA [3], the return processing unit 101 is the data that has not returned ACK among the data signal lines 15-1 to 15-3. The use of the signal line 15 is stopped.
  • the restoration processing unit 101 may perform LaneSWAP to replace lanes if necessary. For example, if it is estimated that the data signal line 15-1 is disconnected near the master 12 (the common part before the bus branch shown in FIG. 16), the return processing unit 101 determines the single lane mode for the slave 13b. Re-set to, and continue communication.
  • the return processing unit 101 switches the data signal line 15-1 and the data signal line 15-2 (LaneSWAP), and sets the data signal line 15-0 and the data signal line 15-2. Re-set to multi-lane mode using and continue communication.
  • the serial error detection unit 82 and the parallel error detection unit 83 detect a lane (data signal line 15) having a high error frequency, thereby avoiding use of the lane.
  • the master 12 gives a parity for each lane when writing in the SDR mode. Also, when reading in the SDR mode, the serial data SDA [1] to SDA [3] give parity to each lane, and the error frequency of the serial data SDA [0] is measured only at the time of writing.
  • the master 12 when writing in the DDR mode, arranges the parity after the data in combination with the format when reading in the DDR mode, and gives 2 bits (even / odd) parity for each lane.
  • 2 bits (even / odd) parity is assigned to each lane.
  • the return processing unit 101 of the master 12 can perform the same return operation as the existing parity error detection.
  • the slave 13 includes a register that holds which lane error.
  • the master 12 confirms the error by using a command (GET STATUS) for obtaining the status, and then confirms in which lane the error has occurred, and detects the occurrence of the error continuously for a predetermined set value or more. Therefore, it can be determined that the lane has a high error frequency.
  • GET STATUS GET STATUS
  • the master 12 uses the lane with the high error frequency as described above by the return processing by the return processing unit 101. Can be canceled.
  • bus IF 11 can improve error resistance in the multi-lane mode using two or more lanes.
  • the serial data SDA [1] transmitted via the data signal line 15-1 basically includes the data signal line 15- except for read data or write data.
  • the inverted bit of serial data SDA [0] transmitted via 0 is transmitted.
  • the reliability can be improved by setting an error.
  • This error is applied to 0x7E: S0 Error, CCC: S1 Error, Illegal CCC format: S5 Error in SDR, for example. Also, this error is applied to, for example, CRC5 error in DDR.
  • the master 12 can detect which one of the data signal lines 15-1 to 15-3 is disconnected by the disconnection detection processing unit 102. Further, when the ACK is not returned on all of the data signal lines 15-0 to 15-3 by the disconnection detection processing unit 102, the master 12 disconnects one of the clock signal line 14 and the data signal line 15-0. It is possible to detect whether or not a disconnection has occurred in all of them. Further, the master 12 can detect the data signal line 15 having a high error frequency among the data signal lines 15-0 to 15-3 by the serial error detection unit 82 and the parallel error detection unit 83, and the data The use of the signal line 15 is stopped.
  • the bus IF 11 detects the data signal line 15 having a high error frequency among the data signal lines 15-0 to 15-3, and stops using the data signal line 15 in an uncertain state. It is possible to avoid continuing communication.
  • FIG. 17 is a flowchart for explaining the multilane mode transition process executed on the master 12 side.
  • processing is started when an upper system (not shown) instructs the master 12 to transition to the multi-lane mode.
  • the ML transition processing unit 33 uses a common command code that is transmitted to all the slaves 13 connected to the bus IF 11 at the same time to check a capability confirmation command (GETCAP CCC) ) Is transmitted from the transmission / reception unit 21.
  • GETCAP CCC capability confirmation command
  • communication is performed in the single lane mode, and the transmission / reception unit 21 transmits a capability confirmation command using the clock transmission / reception unit 31 and the data transmission / reception unit 32-0.
  • step S12 the data transmitting / receiving unit 32-0 sequentially transmits the capability confirmation command transmitted in step S11 from all the slaves 13 connected to the bus IF 11 using the data signal line 15-0. Receive incoming response. Then, the ML transition processing unit 33 confirms the capabilities of all the slaves 13 connected to the bus IF 11 based on the response to the capability confirmation command received by the data transmitting / receiving unit 32-0.
  • step S13 the ML transition processing unit 33 determines whether there is a slave 13 compatible with the multilane mode as a result of the confirmation in step S12. In step S13, if the ML transition processing unit 33 determines that there is a slave 13 that supports the multilane mode, the process proceeds to step S14.
  • step S14 the ML transition processing unit 33 sends a multilane setting command (SETML CCC) to the slave 13 corresponding to the multilane mode (hereinafter described as the slave 13c in FIG. 1) using a common command code. ) Is transmitted from the transmission / reception unit 21. Thereby, in the slave 13c, the multi-lane mode using the lane designated by the multi-lane number as described with reference to FIG. 10 is validated.
  • SETML CCC multilane setting command
  • step S15 the ML transition processing unit 33 causes the transmission / reception unit 21 to transmit a multilane confirmation command (GETML CCC) using a common command code in order to confirm the current setting of the multilane mode of the slave 13c.
  • GETML CCC multilane confirmation command
  • the slave 13c transmits ACK via the data signal lines 15-0 to 15-3 used in the multilane mode (steps S37 and S38 in FIG. 18 described later).
  • step S16 the ML transition processing unit 33 performs ACK following the broadcast address on all the data signal lines 15-0 to 15-3 being used by the slave 13c to be communicated according to the detection result by the ACK / NACK detector 96. Is received. If the ML transition processing unit 33 determines in step S16 that the ACK following the broadcast address has been received by all the data signal lines 15-0 to 15-3 being used by the slave 13c to be communicated, Proceed to S17.
  • step S17 the ML transition processing unit 33 determines whether or not the ACK following the slave address has been received on all the data signal lines 15-0 to 15-3 being used by the slave 13c to be communicated. If the ML transition processing unit 33 determines in step S16 that the ACK following the slave address has been received on all the data signal lines 15-0 to 15-3 being used by the slave 13c to be communicated, Proceed to S18.
  • step S18 the ML transition processing unit 33 checks whether the bit value of the multilane number transmitted from the slave 13c (in step S39 in FIG. 18 described later) in accordance with the multilane confirmation command transmitted in step S15 is correct. Determine whether or not. That is, it is determined whether or not the same bit value as the bit value of the multilane number stored in the multilane setting byte of the multilane setting command transmitted in step S14 is stored in the multilane setting byte of the multilane confirmation command. Is done.
  • step S18 when the ML transition processing unit 33 determines that the bit value of the multilane number is incorrect (incorrect), the process proceeds to step S19.
  • the ML transition processing unit 33 determines in step S16 that the ACK following the broadcast address has not been received on all the data signal lines 15-0 to 15-3 being used by the slave 13c to be communicated. However, the process proceeds to step S19.
  • step S17 the ML transition processing unit 33 determines that the ACK following the slave address has not been received by all the data signal lines 15-0 to 15-3 being used by the communication target slave 13c. In this case, the process proceeds to step S19.
  • the ML transition processing unit 33 recognizes that the setting of the multilane mode has failed, and performs the process again from the transmission of the multilane setting command (step S14).
  • step S19 the ML transition processing unit 33 determines whether or not the processing has been restarted from the transmission of the multi-lane setting command continuously over a preset value set as the number of restarts.
  • step S19 when the ML transition processing unit 33 determines that the process has not been repeated since the transmission of the multilane setting command for a set value or more, that is, when the number of consecutive process repeats is less than the set value, The process returns to step S14. Then, the processing is restarted from the transmission of the multilane setting command.
  • step S19 when the ML transition processing unit 33 determines in step S19 that the processing has been repeated from the transmission of the multilane setting command for more than the set value, the process proceeds to step S20.
  • step S20 an error detection process by the serial error detection unit 82 and the parallel error detection unit 83, and a return process by the return processing unit 101 are performed. That is, as described above, according to the error detection results by the serial error detection unit 82 and the parallel error detection unit 83, a lane (data signal line 15) with a high error frequency is detected, and the return processing unit 101 detects which lane is disconnected. A return process is performed according to whether or not it has been performed.
  • step S21 the ML transition processing unit 33 determines whether or not the return processing in step S20 has been performed continuously for the set value or more.
  • step S21 when the ML transition processing unit 33 determines that the return process in step S20 has not been performed continuously for a set value or more, that is, the number of times the return process has been performed continuously is less than the set value. If so, the process returns to step S14. Then, the processing is restarted from the transmission of the multilane setting command.
  • step S21 determines in step S21 that the return process in step S20 has been performed continuously for a set value or more, the process proceeds to step S22.
  • step S22 the disconnection detection processing unit 102 performs disconnection detection processing (processing of flowcharts of FIGS. 21 and 22 described later) for detecting disconnection of the clock signal line 14 and the data signal lines 15-0 to 15-3. Then, after the disconnection detection process in step S22, the process returns to step S14, and the process is repeated from the transmission of the multilane setting command.
  • step S13 determines in step S13 that there is no slave 13 compatible with the multi-lane mode
  • the process is terminated.
  • step S18 determines that the bit value of the multilane number is correct
  • the ML transition processing unit 33 recognizes that the setting of the multilane mode is successful, and after this processing is completed, the data in the multilane mode is obtained. Is started (the process of the flowchart of FIG. 19).
  • FIG. 18 is a flowchart for explaining the multi-lane mode transition process executed on the slave 13 side.
  • the multilane mode transition process in the slave 13c of FIG. 1 corresponding to the multilane mode will be described.
  • step S31 the transmission / reception unit 41c receives the capability confirmation command and supplies it to the ML transition processing unit 53c.
  • step S32 the ML transition processing unit 53c transmits a response from the transmission / reception unit 41c so as to respond to the capability of the slave 13c itself.
  • step S33 the transmission / reception unit 41c starts receiving the multilane setting command transmitted from the master 12 in step S14 of FIG.
  • step S34 when the transmission / reception unit 41c acquires the multilane number (see FIG. 10) stored in the multilane setting command, the transmission / reception unit 41c supplies the multilane number to the ML transition processing unit 53c.
  • step S35 after the transmission / reception unit 41c completes reception of the multilane setting command, the ML transition processing unit 53c sets the multilane in which the data signal line 15 used for communication is set according to the multilane number acquired in step S34. Performs processing to transition to mode.
  • step S36 the transmission / reception unit 41c receives the multi-lane confirmation command transmitted from the master 12 in step S15 of FIG. 17, and supplies it to the ML transition processing unit 53c.
  • step S37 the ML transition processing unit 53c transmits an ACK following the broadcast address on all the data signal lines 15 in use. For example, when the use of four data signal lines 15-0 to 15-3 according to the multilane number is set (2'b11), the four data signal lines 15-0 to 15-3 are set. In all of the above, ACK is transmitted following the broadcast address. Thereby, for example, if no disconnection has occurred, the master 12 receives an ACK following the broadcast address on all the data signal lines 15 in use.
  • step S38 the ML transition processing unit 53c transmits an ACK following the slave address on all the data signal lines 15 in use. For example, when the use of four data signal lines 15-0 to 15-3 according to the multilane number is set (2'b11), the four data signal lines 15-0 to 15-3 are set. In all of the above, ACK is transmitted following the slave address. Thereby, for example, if no disconnection has occurred, the master 12 receives an ACK following the slave address on all the data signal lines 15 in use.
  • step S39 the ML transition processing unit 53c transmits the multi-lane number set in step S35 to the master 12, and the process ends.
  • FIG. 19 is a flowchart for explaining data reception processing after transition to the multi-lane mode executed on the master 12 side.
  • the multi-lane mode communication is set using the slave 13c and the four data signal lines 15-0 to 15-3.
  • step S41 the control unit 22 causes the transmission / reception unit 21 to start transmission of a common command code or data transfer (Read / Write) with the slave 13c to be communicated.
  • a common command code or data transfer Read / Write
  • the multi-lane setting command SETML is excluded from the common command code transmitted at this time.
  • step S42 the control unit 22 follows the broadcast address (0x7E) on all the data signal lines 15-0 to 15-3 being used by the slave 13c to be communicated according to the detection result by the ACK / NACK detector 96. It is determined whether or not an ACK has been received.
  • the control unit 22 determines in step S42 that the ACK following the broadcast address (0x7E) has been received by all the data signal lines 15-0 to 15-3 being used by the slave 13c to be communicated, Proceed to step S43.
  • step S43 according to the detection result by the ACK / NACK detector 96, the control unit 22 designates the slave 13c in the data signal lines 15-0 to 15-3 being used by the slave 13c to be communicated. It is determined whether or not an ACK following the address has been received.
  • step S43 the control unit 22 determines that all of the data signal lines 15-0 to 15-3 being used by the communication target slave 13c have not received an ACK following the slave address designating the slave 13c. If so, the process proceeds to step S44.
  • step S42 it is determined that the control unit 22 has not received an ACK following the broadcast address (0x7E) on all the data signal lines 15-0 to 15-3 being used by the slave 13c to be communicated. If this happens, the process proceeds to step S44.
  • steps S44 to S46 an error detection process and a return process are performed as in steps S20 to S22 of FIG. 17 described above, and a disconnection detection process is performed when the return process is performed continuously for a set value or more. Then, when it is determined in step S45 that the return process has not been performed continuously for a set value or more, or after the disconnection detection process is performed in step S46, the process returns to step S41. Repeated.
  • step S43 the control unit 22 determines that the ACK following the slave address designating the slave 13c has been received by all the data signal lines 15-0 to 15-3 being used by the slave 13c to be communicated. If so, the process proceeds to step S47.
  • step S47 after the transmission of the common command code started in step S41 or the data transfer with the slave 13c to be communicated is terminated, the process is terminated.
  • the multi-lane setting command (SETML) is excluded from the common command code transmitted in step S41. Therefore, in response to the multilane setting command, the control unit 22 confirms reception of ACK on all the data signal lines 15-0 to 15-3 being used by the slave 13c to be communicated (step S42 or S43). What is done is avoided.
  • control unit 22 avoids an infinite loop by confirming reception of ACK only with the serial data SDA [0] transmitted via the data signal line 15-0. can do.
  • the master 12 detects the disconnection of the data signal line 15-1 and returns to the single lane mode, as shown in FIG. 10, using the multi lane setting command (SETML), the multi lane number (2'b00 ).
  • the master 12 cannot receive the ACK via the data signal line 15-1 because the lane that the slave 13c is currently using is the data signal lines 15-0 to 15-3. Disconnection detection is performed again, and the multilane setting command cannot be terminated, resulting in an infinite loop.
  • control unit 22 confirms only the serial data SDA [0] only for the ACK for the multi-lane setting command, and prohibits the confirmation of the ACK in the other lanes, thereby preventing the control unit 22 from exiting the infinite loop. It can be avoided.
  • FIG. 20 is a flowchart for explaining data reception processing after transition to the multi-lane mode executed on the slave 13 side.
  • FIG. 18 the data reception process in the slave 13c in FIG. 1 will be described.
  • step S41 when the transmission of the common command code from the master 12 or the data transfer with the slave 13c to be communicated is started (step S41 in FIG. 19), the process is started.
  • step S51 when a common command code is transmitted from the master 12, the transmission / reception unit 41c starts receiving the common command code and performs data transfer (Read / Write) with the master 12. Starts the data transfer.
  • step S52 the transmission / reception unit 41c receives, for example, a broadcast address transmitted when the master 12 transmits a common command code, and supplies the broadcast address to the control unit 42c.
  • step S52 the transmission / reception unit 41c returns an ACK in all of the lanes (data signal lines) in use among the four data signal lines 15-0 to 15-3 according to the control by the control unit 42c.
  • steps S52 and S53 are performed only when a broadcast address is transmitted from the master 12, and the processes in steps S52 and S53 are skipped when a slave address is transmitted from the master 12.
  • step S54 the transmission / reception unit 41c receives the slave address of the slave 13c and supplies it to the control unit 42c.
  • step S55 the transmission / reception unit 41c returns an ACK on all of the lanes (data signal lines) in use among the four data signal lines 15-0 to 15-3 in accordance with the control by the control unit 42c.
  • step S56 if the transmission / reception unit 41c has received the common command code, the transmission / reception unit 41c ends the reception of the common command code. If the data transfer has been performed with the master 12, the transmission / reception unit 41c ends the data transfer. To do. Thereafter, the process is terminated.
  • 21 and 22 are flowcharts for explaining the disconnection detection processing executed by the disconnection detection processing unit 102 of the master 12 in step S22 of FIG. 17 or step S46 of FIG.
  • step S61 the disconnection detection processing unit 102 sets the broadcast address on the data signal line 15-0 (that is, the data signal line used in the single lane mode among the data signal lines 15-0 to 15-3). It is determined whether the subsequent ACK is not received.
  • step S61 when the disconnection detection processing unit 102 determines that the ACK following the broadcast address cannot be received on the data signal line 15-0, the process proceeds to step S62.
  • step S62 the disconnection detection processing unit 102 estimates that the clock signal line 14 or the data signal line 15-0 is disconnected (see FIG. 16) at the common part before the bus branch.
  • step S63 the return processing unit 101 stops the use of the entire bus IF 11, notifies the host system to that effect, and then the process ends.
  • step S61 determines in step S61 that the ACK following the broadcast address is not received on the data signal line 15-0 (ACK can be received). the process proceeds to step S64.
  • step S64 the disconnection detection processing unit 102 receives an ACK following the broadcast address on the data signal lines 15-1 to 15-3 (other than the data signal line 15-0 confirmed in step S61) being used in the multilane mode. It is determined whether or not reception is possible.
  • step S64 when the disconnection detection processing unit 102 determines that the ACK following the broadcast address cannot be received on the data signal lines 15-1 to 15-3 being used in the multilane mode, the process proceeds to step S65. .
  • step S65 the disconnection detection processing unit 102 disconnects the data signal line 15 that has not received ACK among the data signal lines 15-1 to 15-3 at the common part before the bus branch (see FIG. 16). It is estimated that
  • step S66 the return processing unit 101 changes the communication mode according to the data signal line 15 that has not received ACK. For example, when it is estimated that the data signal line 15-1 is disconnected, the return processing unit 101 causes all the slaves 13 to transition to the single lane mode. The return processing unit 101 uses, for example, the four data signal lines 15-0 to 15-3 to determine whether the data signal line 15-2 or 15-3 is disconnected. The slave 13 communicating in the mode is shifted to the multi-lane mode using the data signal lines 15-0 and 15-2. Thereafter, the process is terminated.
  • step S64 the disconnection detection processing unit 102 determines that the ACK following the broadcast address cannot be received (ACK can be received) on the data signal lines 15-1 to 15-3 being used in the multilane mode. If so, the process proceeds to step S67.
  • step S67 the disconnection detection processing unit 102 sets the slave address on the data signal line 15-0 (that is, the data signal line of the data signal lines 15-0 to 15-3 that is also used in the single lane mode). It is determined whether the subsequent ACK is not received.
  • step S67 if the disconnection detection processing unit 102 determines that the ACK following the slave address cannot be received on the data signal line 15-0, the process proceeds to step S68.
  • step S68 the disconnection detection processing unit 102 estimates that the clock signal line 14 or the data signal line 15-0 is disconnected between the bus branch and the slave terminal (see FIG. 16).
  • step S69 the return processing unit 101 stops the use of the target slave 13 that is estimated to be disconnected between the bus branch and the slave terminals, and the processing is terminated.
  • step S67 if the disconnection detection processing unit 102 determines in step S67 that the data signal line 15-0 cannot receive the ACK following the slave address (ACK can be received), the process proceeds to step S70.
  • step S70 the disconnection detection processing unit 102 receives an ACK following the slave address on the data signal lines 15-1 to 15-3 (other than the data signal line 15-0 confirmed in step S67) being used in the multilane mode. It is determined whether or not reception is possible.
  • step S70 If the disconnection detection processing unit 102 determines in step S70 that the ACK following the slave address cannot be received on the data signal lines 15-1 to 15-3 being used in the multilane mode, the process proceeds to step S71. move on.
  • step S71 the disconnection detection processing unit 102 estimates that the data signal line 15 that has not received ACK is disconnected (see FIG. 16) between the bus branch and the slave terminal.
  • step S72 the return processing unit 101 changes the communication mode according to the data signal line 15 that has not received ACK. For example, when it is estimated that the data signal line 15-1 is disconnected, the return processing unit 101 shifts only the slave 13 to the single lane mode. The return processing unit 101 uses, for example, the four data signal lines 15-0 to 15-3 to determine whether the data signal line 15-2 or 15-3 is disconnected. The slave 13 communicating in the mode is shifted to the multi-lane mode using the data signal lines 15-0 and 15-2. Thereafter, the process is terminated.
  • step S70 the disconnection detection processing unit 102 determines that the ACK following the slave address cannot be received (ACK can be received) on the data signal lines 15-1 to 15-3 being used in the multilane mode. If it is determined, the process proceeds to step S73.
  • step S73 the disconnection detection processing unit 102 performs a parity error or the like on the data signal line 15-0 (that is, the data signal line used in the single lane mode among the data signal lines 15-0 to 15-3). It is determined whether or not an error is detected.
  • step S73 when the disconnection detection processing unit 102 determines that an error such as a parity error has been detected in the data signal line 15-0, the process proceeds to step S74.
  • step S74 the disconnection detection processing unit 102 indicates that the data signal line 15-0 (that is, the data signal line used in the single lane mode among the data signal lines 15-0 to 15-3) is just before the disconnection. Or it is estimated that it is continuously affected by noise.
  • the process proceeds to step S69, and as described above, the use of the slave 13 is stopped and the process is terminated.
  • step S73 determines in step S73 that an error such as a parity error is not detected on the data signal line 15-0. If the disconnection detection processing unit 102 determines in step S73 that an error such as a parity error is not detected on the data signal line 15-0, the process proceeds to step S75.
  • step S75 the disconnection detection processing unit 102 detects an error such as a parity error on the data signal lines 15-1 to 15-3 (other than the data signal line 15-0 confirmed in step S73) being used in the multilane mode. It is determined whether or not it has been detected.
  • an error such as a parity error on the data signal lines 15-1 to 15-3 (other than the data signal line 15-0 confirmed in step S73) being used in the multilane mode. It is determined whether or not it has been detected.
  • step S75 when the disconnection detection processing unit 102 determines that an error such as a parity error has been detected in the data signal lines 15-1 to 15-3 being used in the multilane mode, the process proceeds to step S76.
  • step S76 the disconnection detection processing unit 102 estimates that the data signal line 15 in which the error is detected is about to be disconnected or is continuously affected by noise. After the process of step S76, the process proceeds to step S72, and as described above, the communication mode is changed according to the data signal line 15 that has not received ACK.
  • step S75 If the disconnection detection processing unit 102 determines in step S75 that no error such as a parity error has been detected on the data signal lines 15-1 to 15-3 being used in the multi-lane mode, the processing ends. Is done.
  • FIG. 23 is a flowchart for explaining a communication process (DDR Read) in which the master 12 reads data from the slave 13 in the DDR mode which is one of the HDR modes.
  • This communication process (DDR Read) is first executed after the above-described multi-lane mode transition process is performed using the common command code in the SDR mode to transition to the multi-lane mode.
  • ENTHDR CCC (0x20 )
  • step S82 the transmission / reception unit 21 of the master 12 drives the clock signal line 14 and the data signal line 15-0 to transmit a read command.
  • step S83 the control unit 22 detects the value of the second bit of the preamble after transmitting the read command according to the detection result by the ACK / NACK detector 96, and which of ACK and NACK is transmitted from the slave 13? Determine. That is, the control unit 22 determines that ACK has been transmitted from the slave 13 when detecting that the second bit of the preamble after transmitting the read command is 0. On the other hand, when the control unit 22 detects that the second bit of the preamble after transmitting the read command is 1, it determines that the NACK has been transmitted from the slave 13.
  • step S83 if the control unit 22 determines that ACK has been transmitted from the slave 13, the process proceeds to step S84.
  • step S84 the transmitting / receiving unit 21 receives the read data transmitted from the slave 13.
  • step S85 the control unit 22 determines whether a parity error has occurred in any of the data signal lines 15 in use according to the detection result by the parity error detector 95.
  • the parity bit P1 is 0 when the logical sum of the odd-numbered bits of the data is even, and the parity bit P1 is the even-numbered data. 0 is taken when the logical sum of the bits is odd.
  • step S85 when the control unit 22 determines that no parity error has occurred in all the data signal lines 15 being used, that is, the data is normal, the process proceeds to step S86.
  • step S86 the transmission / reception unit 21 receives a preamble transmitted following the data.
  • step S87 the control unit 22 determines which of the data and the CRC word is designated to be transmitted next by the preamble received in step S86.
  • step S87 if the control unit 22 determines that the next data to be transmitted is data, the process proceeds to step S88. After the transmission / reception unit 21 receives the read data, the process returns to step S85. Thereafter, the same processing is repeated.
  • step S87 determines in step S87 that the next transmission is a CRC word
  • the process proceeds to step S89, and the transmission / reception unit 21 receives the CRC word.
  • step S89 the process proceeds to step S91.
  • step S85 if it is determined in step S85 that there is a parity error, the process proceeds to step S91. If it is determined in step S83 that NACK has been transmitted, the process proceeds to step S91, and after a predetermined number of conflict prevention clock periods have elapsed, a clock signal is transmitted, and the process proceeds to step S91.
  • step S91 the transmission / reception unit 21 transmits an HDR end command, whereby the communication process (DDR Read) in which the master 12 reads data from the slave 13 in the DDR mode is ended.
  • DDR Read the communication process in which the master 12 reads data from the slave 13 in the DDR mode is ended.
  • the control unit 22 can detect that the received data is not correct according to the detection result by the parity error detector 95. As a result, the master 12 accurately determines whether the received data is correct or is due to a state in which the data signal lines 15-0 to 15-3 are not driven, thereby enabling more reliable communication. It can be performed.
  • the parity error detection method in the bus IF 11 of the present embodiment is performed, for example, in the same manner as the method shown in FIG. 4 or FIG.
  • the configuration is the same as that of FIG. 5 or FIG.
  • unused bits are filled with 0 and output as DATA [15: 0].
  • serial data SDA needs to be transmitted with only 4 bits per lane, and the parity needs to be calculated with 4 bits. For this reason, transmission data is set only for D0 to D3, and the parity is calculated with 0 padding for others.
  • the above-described series of processing can be executed by hardware or can be executed by software.
  • a program constituting the software executes various functions by installing a computer incorporated in dedicated hardware or various programs.
  • the program is installed in a general-purpose personal computer from a program recording medium on which the program is recorded.
  • FIG. 24 is a block diagram showing an example of the hardware configuration of a computer that executes the above-described series of processing by a program.
  • a CPU Central Processing Unit
  • ROM Read Only Memory
  • RAM Random Access Memory
  • EEPROM Electrically Erasable Memory and Programmable Read Only Memory
  • the CPU 201 loads, for example, a program stored in the ROM 202 and the EEPROM 204 to the RAM 203 via the bus 205 and executes the program, thereby performing the above-described series of processing.
  • the program executed by the computer can be installed in the EEPROM 204 or updated from the outside via the input / output interface 206, in addition to being written in the ROM 202 in advance.
  • a system represents the whole apparatus comprised by a some apparatus.
  • this technique can also take the following structures.
  • Single lane mode which is a communication mode in which communication is performed using one clock signal line and one data signal line, and one clock signal line and two or more predetermined number of data signal lines
  • a transmission / reception unit that transmits / receives a signal to / from another communication device in any one of the multi-lane modes, which is a communication mode in which communication is performed using
  • a multilane setting command that is a command for instructing the setting of the multilane mode is transmitted from the transmission / reception unit, and a multilane confirmation command that is a command for confirming the current setting of the multilane mode is transmitted from the transmission / reception unit
  • a multi-lane mode transition processing unit that performs processing for transitioning communication from the single-lane mode to the multi-lane mode,
  • the multi-lane mode transition processing unit Confirming reception of an acknowledgment transmitted following a broadcast address used when transmitting the command simultaneously on all the data signal lines used by the other communication devices; Confirming reception of an acknowledgment transmitted following an
  • the multi-lane mode transition processing unit Confirming receipt of an acknowledgment sent following the broadcast address; Confirming the receipt of an acknowledgment sent following the individual address, and receiving both acknowledgments, the transition from the single-lane mode to the multi-lane mode
  • the communication device according to (1) wherein the communication device is recognized as successful.
  • (3) Acknowledgment or negative response transmitted to at least the individual address from the other communication device supporting communication in the multilane mode via the data signal line used in the multilane mode
  • the communication apparatus according to (1) or (2), wherein the disconnection detecting unit detects a disconnection of the data signal line used in the multilane mode based on the above.
  • the disconnection detection unit is transmitted to the broadcast address from the other communication device that supports communication in the multilane mode via the data signal line used in the multilane mode.
  • the communication device according to (3), wherein a disconnection of the data signal line used in the multilane mode is detected based on an affirmative response or a negative response.
  • the disconnection detection unit is configured to receive an acknowledgment or a negative response from the other communication device corresponding to the communication in the multilane mode via the data signal line used in the multilane mode.
  • the communication device according to (3) or (4), wherein a disconnection of the data signal line used in the multilane mode is detected based on an acknowledgment or a negative response transmitted with respect to.
  • the multilane mode transition processing unit confirms an acknowledgment transmitted in response to the multilane setting command only by the data signal line used in the single lane mode.
  • the communication apparatus according to any of the above.
  • the error detection unit is a communication using the one clock signal line and the two data signal lines in the multi-lane mode, and the bit inverted between the two data signal lines is not transmitted. If the error occurs, the communication device according to (6) is detected.
  • Single lane mode which is a communication mode in which communication is performed using one clock signal line and one data signal line, and one clock signal line and two or more predetermined number of data signal lines
  • a transmission / reception unit that transmits / receives a signal to / from another communication device in any one of the multi-lane modes, which is a communication mode in which communication is performed using
  • a multilane setting command that is a command for instructing the setting of the multilane mode is transmitted from the transmission / reception unit, and a multilane confirmation command that is a command for confirming the current setting of the multilane mode is transmitted from the transmission / reception unit
  • a communication method of a communication device comprising: a multilane mode transition processing unit that performs a process of transitioning communication from the single lane mode to the multilane mode, Confirming reception of an acknowledgment transmitted following a broadcast address used when transmitting the command simultaneously on all the data signal lines used by the other communication devices; Confirming reception of an acknowledgment transmitted following an individual address designating each of the other communication devices on all the
  • Single lane mode which is a communication mode in which communication is performed using one clock signal line and one data signal line, and one clock signal line and two or more predetermined number of data signal lines
  • a transmission / reception unit that transmits / receives a signal to / from another communication device in any one of the multi-lane modes, which is a communication mode in which communication is performed using
  • a multilane setting command that is a command for instructing the setting of the multilane mode is transmitted from the transmission / reception unit
  • a multilane confirmation command that is a command for confirming the current setting of the multilane mode is transmitted from the transmission / reception unit
  • a computer of a communication device comprising: a multilane mode transition processing unit that performs processing for transitioning communication from the single lane mode to the multilane mode.
  • a program for executing a communication process including recognizing that a transition of communication from the single lane mode to the multi lane mode is successful when one of the confirmations is confirmed and reception of the one acknowledgment is confirmed.
  • a multilane setting command that is a command for instructing the setting of the multilane mode is transmitted from the transmission / reception unit, and a multilane confirmation command that is a command for confirming the current setting of the multilane mode is transmitted from the transmission / reception unit,
  • a multi-lane mode transition processing unit that performs processing for transitioning communication from the single-lane mode to the multi-lane mode, The multi-lane mode transition processing unit Confirming receipt of an acknowledgment transmitted following a broadcast address used when transmitting the command all at once on all the data signal lines

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Abstract

本開示は、複数本のデータ信号線を使用した通信を確実に行うことができるようにする通信装置、通信方法、プログラム、および、通信システムに関する。 マスタでは、スレーブとの通信で使用される全てのデータ信号線を介して、一斉にコマンドを送信する際に使用するブロードキャストアドレスに続いて送信されてくるACKを受信したことの確認と、スレーブが使用中の全てのデータ信号線で、各個のスレーブを指定するスレーブアドレスに続いて送信されてくるACKを受信したことの確認が行われ、それらのACKを受信した場合、シングルレーンモードからマルチレーンモードへの通信の遷移に成功したと認識される。本技術は、例えば、I3Cバスに適用できる。

Description

通信装置、通信方法、プログラム、および、通信システム
　本開示は、通信装置、通信方法、プログラム、および、通信システムに関し、特に、複数本のデータ信号線を使用した通信を確実に行うことができるようにした通信装置、通信方法、プログラム、および、通信システムに関する。
　従来、各種のデバイスにおけるレジスタを制御するためのバスＩＦ（Interface）としてCCI（Camera Control Interface）が広く使用されており、CCIでは、物理層にI2C（Inter-Integrated Circuit）規格が採用されている。また、近年、I2Cの高速化を実現することが求められており、次世代の規格としてI3C（Improved Inter Integrated Circuit）の規定が策定され、その改定が進められている。
　例えば、I2CおよびI3Cは、バスＩＦを介した通信の主導権を有するマスタによる制御に従って、バスＩＦに接続されているスレーブと通信を行うことができるように構成される。さらに、I3Cでは、I2Cのデバイスと通信を行うことができるように互換性を維持する機能や、バスＩＦに途中からスレーブが参加することを可能とするホットジョインと称される機能、複数のマスタどうしでマスタ権限を譲渡する機能などが提供される。
　例えば、特許文献１には、I3Cの規格に準拠した通信方法において、マスタが、データに含まれている２ビットのパリティのうち、一方を偶数パリティとし、他方を奇数パリティとしてパリティエラーを検出する通信方法が開示されている。
特開２０１７－２０８７１０号公報
　ところで、I3Cにおいて、転送データレートのさらなる向上が求められており、例えば、複数本のデータ信号線を使用して通信を行う新たな仕様が検討されているが、その為には、より確実に通信を行えるようにすることが必要となる。
　本開示は、このような状況に鑑みてなされたものであり、複数本のデータ信号線を使用した通信を確実に行うことができるようにするものである。
　本開示の一側面の通信装置は、１本のクロック信号線と１本のデータ信号線とを使用して通信を行う通信モードであるシングルレーンモード、および、１本の前記クロック信号線と２本以上の所定本数の前記データ信号線とを使用して通信を行う通信モードであるマルチレーンモードのうちの、いずれかの通信モードで、他の通信装置と信号の送受信を行う送受信部と、前記マルチレーンモードの設定を指示するコマンドであるマルチレーン設定コマンドを前記送受信部から送信し、前記マルチレーンモードの現状設定を確認するコマンドであるマルチレーン確認コマンドを前記送受信部から送信して、前記シングルレーンモードから前記マルチレーンモードへの通信を遷移させる処理を行うマルチレーンモード遷移処理部とを備え、前記マルチレーンモード遷移処理部は、前記他の通信装置が使用中の全ての前記データ信号線で、一斉に前記コマンドを送信する際に使用するブロードキャストアドレスに続いて送信されてくる肯定応答の受信を確認することと、前記他の通信装置が使用中の全ての前記データ信号線で、各個の前記他の通信装置を指定する個別アドレスに続いて送信されてくる肯定応答の受信を確認することとのうちの、少なくとも一方の確認を行い、その一方の肯定応答の受信を確認した場合、前記シングルレーンモードから前記マルチレーンモードへの通信の遷移に成功したと認識する。
　本開示の一側面の通信方法は、１本のクロック信号線と１本のデータ信号線とを使用して通信を行う通信モードであるシングルレーンモード、および、１本の前記クロック信号線と２本以上の所定本数の前記データ信号線とを使用して通信を行う通信モードであるマルチレーンモードのうちの、いずれかの通信モードで、他の通信装置と信号の送受信を行う送受信部と、前記マルチレーンモードの設定を指示するコマンドであるマルチレーン設定コマンドを前記送受信部から送信し、前記マルチレーンモードの現状設定を確認するコマンドであるマルチレーン確認コマンドを前記送受信部から送信して、前記シングルレーンモードから前記マルチレーンモードへの通信を遷移させる処理を行うマルチレーンモード遷移処理部とを備える通信装置の通信方法であって、前記他の通信装置が使用中の全ての前記データ信号線で、一斉に前記コマンドを送信する際に使用するブロードキャストアドレスに続いて送信されてくる肯定応答の受信を確認することと、前記他の通信装置が使用中の全ての前記データ信号線で、各個の前記他の通信装置を指定する個別アドレスに続いて送信されてくる肯定応答の受信を確認することとのうちの、少なくとも一方の確認を行い、その一方の肯定応答の受信を確認した場合、前記シングルレーンモードから前記マルチレーンモードへの通信の遷移に成功したと認識することを含む。
　本開示の一側面のプログラムは、１本のクロック信号線と１本のデータ信号線とを使用して通信を行う通信モードであるシングルレーンモード、および、１本の前記クロック信号線と２本以上の所定本数の前記データ信号線とを使用して通信を行う通信モードであるマルチレーンモードのうちの、いずれかの通信モードで、他の通信装置と信号の送受信を行う送受信部と、前記マルチレーンモードの設定を指示するコマンドであるマルチレーン設定コマンドを前記送受信部から送信し、前記マルチレーンモードの現状設定を確認するコマンドであるマルチレーン確認コマンドを前記送受信部から送信して、前記シングルレーンモードから前記マルチレーンモードへの通信を遷移させる処理を行うマルチレーンモード遷移処理部とを備える通信装置のコンピュータに、前記他の通信装置が使用中の全ての前記データ信号線で、一斉に前記コマンドを送信する際に使用するブロードキャストアドレスに続いて送信されてくる肯定応答の受信を確認することと、前記他の通信装置が使用中の全ての前記データ信号線で、各個の前記他の通信装置を指定する個別アドレスに続いて送信されてくる肯定応答の受信を確認することとのうちの、少なくとも一方の確認を行い、その一方の肯定応答の受信を確認した場合、前記シングルレーンモードから前記マルチレーンモードへの通信の遷移に成功したと認識することを含む通信処理を実行させる。
　本開示の一側面の通信システムは、バスにおける制御の主導権を有する第１の通信装置と、前記第１の通信装置による制御に従って通信を行う第２の通信装置とを備え、前記第１の通信装置が、１本のクロック信号線と１本のデータ信号線とを使用して通信を行う通信モードであるシングルレーンモード、および、１本の前記クロック信号線と２本以上の所定本数の前記データ信号線とを使用して通信を行う通信モードであるマルチレーンモードのうちの、いずれかの通信モードで、前記第２の通信装置と信号の送受信を行う送受信部と、前記マルチレーンモードの設定を指示するコマンドであるマルチレーン設定コマンドを前記送受信部から送信し、前記マルチレーンモードの現状設定を確認するコマンドであるマルチレーン確認コマンドを前記送受信部から送信して、前記シングルレーンモードから前記マルチレーンモードへの通信を遷移させる処理を行うマルチレーンモード遷移処理部とを有し、前記マルチレーンモード遷移処理部は、前記第２の通信装置が使用中の全ての前記データ信号線で、一斉に前記コマンドを送信する際に使用するブロードキャストアドレスに続いて送信されてくる肯定応答の受信を確認することと、前記第２の通信装置が使用中の全ての前記データ信号線で、各個の前記第２の通信装置を指定する個別アドレスに続いて送信されてくる肯定応答の受信を確認することとのうちの、少なくとも一方の確認を行い、その一方の肯定応答の受信を確認した場合、前記シングルレーンモードから前記マルチレーンモードへの通信の遷移に成功したと認識する。
　本開示の一側面においては、他の通信装置（第２の通信装置）が使用中の全てのデータ信号線で、一斉にコマンドを送信する際に使用するブロードキャストアドレスに続いて送信されてくる肯定応答の受信を確認することと、他の通信装置（第２の通信装置）が使用中の全てのデータ信号線で、各個の他の通信装置（第２の通信装置）を指定する個別アドレスに続いて送信されてくる肯定応答の受信を確認することとのうちの、少なくとも一方の確認が行われ、その一方の肯定応答の受信が確認された場合、シングルレーンモードからマルチレーンモードへの通信の遷移に成功したと認識される。
　本開示の一側面によれば、複数本のデータ信号線を使用した通信を確実に行うことができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術を適用したバスＩＦの一実施の形態の構成例を示すブロック図である。 マスタの構成例を示すブロック図である。 スレーブの構成例を示すブロック図である。 マルチレーンモードの通信におけるSDRモードでエラー対策が施されたデータフォーマットを説明する図である。 マルチレーンモードの通信におけるSDRモードについて検討される他のデータフォーマットの一例を示す図である。 マルチレーンモードの通信におけるDDRモード（Read時）でエラー対策が施されたデータフォーマットを説明する図である。 マルチレーンモードの通信におけるDDRモード（Read時）について検討される他のデータフォーマットの一例を示す図である。 マルチレーンモードの通信におけるDDRモード（Write時）でエラー対策が施されたデータフォーマットを説明する図である。 マルチレーンモードの通信におけるDDRモード（Write時）について検討される他のデータフォーマットの一例を示す図である。 マルチレーン設定コマンド（SETML）の一例を示す図である。 マルチレーン確認コマンド（GETML）の一例を示す図である。 マルチレーンモードの通信におけるSDRモードでエラー対策が施されたデータフォーマットを説明する図である。 マルチレーンモードの通信におけるSDRモードについて検討される、さらに他のデータフォーマットの一例を示す図である。 マルチレーンモードの通信におけるDDRモードでエラー対策が施されたデータフォーマットを説明する図である。 マルチレーンモードの通信におけるDDRモードについて検討される、さらに他のデータフォーマットの一例を示す図である。 データ信号線に断線が発生した箇所の推定について説明する図である。 マスタ側のマルチレーンモード遷移処理を説明するフローチャートである。 スレーブ側のマルチレーンモード遷移処理を説明するフローチャートである。 マスタ側のデータ受信処理を説明するフローチャートである。 スレーブ側のデータ受信処理を説明するフローチャートである。 断線検出処理を説明するフローチャートである。 断線検出処理を説明するフローチャートである。 マスタのDDRモードでの通信処理を説明するフローチャートである。 本技術を適用したコンピュータの一実施の形態の構成例を示すブロック図である。
　以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
　＜バスＩＦの第１の構成例＞
　図１は、本技術を適用したバスＩＦの一実施の形態の構成例を示すブロック図である。
　図１に示す構成例では、バスＩＦ１１は、１台のマスタ１２と、３台のスレーブ１３ａ乃至１３ｃとを備えて構成されている。なお、バスＩＦ１１は、図１に示すような構成例に限定されることなく、例えば、スレーブ１３を追加または削減したり、マスタ１２からマスタ権限が譲渡されたスレーブ１３がマスタとして動作したりすることができる。
　また、バスＩＦ１１では、１本のクロック信号線１４と、４本のデータ信号線１５－０乃至１５－３とがマスタ１２に接続されている。そして、スレーブ１３ａは、クロック信号線１４およびデータ信号線１５－０を介してマスタ１２に接続されており、スレーブ１３ｂは、クロック信号線１４並びにデータ信号線１５－０および１５－１を介してマスタ１２に接続されている。また、スレーブ１３ｃは、クロック信号線１４およびデータ信号線１５－０乃至１５－３を介してマスタ１２に接続されている。
　マスタ１２は、バスＩＦ１１における通信の主導権を有しており、クロック信号線１４およびデータ信号線１５－０乃至１５－３を介して、スレーブ１３ａ乃至１３ｃとの通信を制御する。また、マスタ１２は、スレーブ１３ａ乃至１３ｃと通信を行う通信モードをシングルレーンモードおよびマルチレーンモードのいずれかに遷移して、それぞれの通信モードで通信を行うことができる。シングルレーンモードでは、１本のクロック信号線１４と１本のデータ信号線１５－０とを使用して通信が行われ、マルチレーンモードでは、１本のクロック信号線１４と２本以上の所定本数のデータ信号線１５とを使用して通信が行われる。
　スレーブ１３ａ乃至１３ｃは、マスタ１２による制御に従って通信を行うことができる。図１に示す構成例では、スレーブ１３ａは、シングルレーンモードのみで通信を行うことができる。また、スレーブ１３ｂは、シングルレーンモード、並びに、１本のクロック信号線１４と２本のデータ信号線１５－０および１５－１とを使用するマルチレーンモードで通信を行うことができる。スレーブ１３ｃは、シングルレーンモード、１本のクロック信号線１４と２本のデータ信号線１５－０および１５－１とを使用するマルチレーンモード、並びに、１本のクロック信号線１４と４本のデータ信号線１５－０乃至１５－３とを使用するマルチレーンモードで通信を行うことができる。
　クロック信号線１４およびデータ信号線１５－０乃至１５－３は、マスタ１２およびスレーブ１３の間で信号を伝送するのに用いられる。例えば、バスＩＦ１１では、クロック信号線１４を介して、所定の周波数のシリアルクロック（SCL：Serial Clock）が伝送され、データ信号線１５－０乃至１５－３を介して、１ビットずつ逐次的にシリアルデータ（SDA：Serial Data）が伝送される。
　マスタ１２は、クロック信号線１４およびデータ信号線１５－０乃至１５－３を介した信号の送受信を行う送受信部２１、および、送受信部２１が受信した信号や図示しない上位のシステムからの指示などに従った制御を行う制御部２２を備えて構成される。例えば、送受信部２１は、少なくともクロック送受信部３１およびデータ送受信部３２－０乃至３２－３を有しており、制御部２２は、少なくともＭＬ遷移処理部３３を有している。なお、マスタ１２の詳細な構成例は、図２を参照して後述する。
　クロック送受信部３１は、クロック信号線１４を介して伝送されるシリアルクロックSCLの送受信を行う。なお、マスタ１２が、例えば、他のマスタ１２による制御に従った通信を行う機能を備えていない場合、クロック送受信部３１はシリアルクロックSCLの送信のみを行うように構成してもよい。
　データ送受信部３２－０乃至３２－３は、クロック送受信部３１を介して伝送されるシリアルクロックSCLのタイミングに基づいて、それぞれデータ信号線１５－０乃至１５－３を介して伝送されるシリアルデータSDA[0]乃至SDA[3]の送受信を行う。
　ＭＬ遷移処理部３３は、マルチレーンモードで通信を行うことができるスレーブ１３ｂおよび１３ｃとの通信を、シングルレーンモードからマルチレーンモードへ遷移するためのマルチレーンモード遷移処理（後述する図１７のフローチャート参照）を行う。
　スレーブ１３ａ乃至１３ｃは、マスタ１２との間で信号の送受信を行う送受信部４１ａ乃至４１ｃ、および、送受信部４１ａ乃至４１ｃが受信した信号や図示しない上位のシステムからの指示などに従った制御を行う制御部４２ａ乃至４２ｃを、それぞれ備えて構成される。なお、スレーブ１３ａ乃至１３ｃの詳細な構成例は、図３を参照して後述する。
　ここで、スレーブ１３ａは、シングルレーンモードのみで通信を行うことができ、送受信部４１ａが、クロック送受信部５１ａおよびデータ送受信部５２ａ－０を有し、制御部４２ａが、ＭＬ遷移処理部を有さない構成となっている。
　これに対し、スレーブ１３ｂは、シングルレーンモードおよびマルチレーンモードの両方で通信を行うことができ、送受信部４１ｂが、クロック送受信部５１ｂ並びにデータ送受信部５２ｂ－０および５２ｂ－１を有し、制御部４２ｂが、ＭＬ遷移処理部５３ｂを有する構成となっている。同様に、スレーブ１３ｃは、シングルレーンモードおよびマルチレーンモードの両方で通信を行うことができ、送受信部４１ｃが、クロック送受信部５１ｃおよびデータ送受信部５２ｃ－０乃至５２ｃ－３を有し、制御部４２ｃが、ＭＬ遷移処理部５３ｃを有する構成となっている。
　クロック送受信部５１ａ乃至５１ｃは、クロック信号線１４を介して伝送されるシリアルクロックSCLの送受信を行う。なお、スレーブ１３ａ乃至１３ｃが、例えば、マスタ１２による制御に従った通信のみを行う（セカンダリマスタとしての機能を備えていない）場合、クロック送受信部５１ａ乃至５１ｃはシリアルクロックSCLの受信のみを行うように構成してもよい。
　データ送受信部５２ａ－０乃至５２ｃ－０は、クロック送受信部３１を介して伝送されるシリアルクロックSCLのタイミングに基づいて、データ信号線１５－０を介して伝送されるシリアルデータSDA[0]の送受信を行う。同様に、データ送受信部５２ｂ－１および５２ｃ－１は、データ信号線１５－１を介して伝送されるシリアルデータSDA[1]の送受信を行う。また、データ送受信部５２ｃ－２は、データ信号線１５－２を介して伝送されるシリアルデータSDA[2]の送受信を行い、データ送受信部５２ｃ－３は、データ信号線１５－３を介して伝送されるシリアルデータSDA[3]の送受信を行う。
　ＭＬ遷移処理部５３ｂおよび５３ｃは、マスタ１２との通信を、シングルレーンモードからマルチレーンモードへ遷移するためのマルチレーンモード遷移処理（後述する図１８のフローチャート参照）を行う。
　このようにバスＩＦ１１は構成されており、マスタ１２は、シングルレーンモードで通信を行うだけでなく、マルチレーンモードで通信を行うことによって、通信の高速化を図ることができる。そして、バスＩＦ１１では、シングルレーンモードからマルチレーンモードへ遷移する際に、ＭＬ遷移処理部３３がマルチレーンモード遷移処理を行い、それに応じたマルチレーンモード遷移処理をＭＬ遷移処理部５３ｂおよび５３ｃが行うことで、より確実に、マルチレーンモードでの通信を行うことができる。
　また、バスＩＦ１１では、I3Cの規格に準じて、通信速度が異なる複数の伝送方式が規定されており、マスタ１２は、それらの伝送方式を切り替えることができる。例えば、バスＩＦ１１では、データの転送レートに応じて、通常の転送レートでデータ通信を行うSDR（Single Data Rate）モード、および、SDRモードよりも高い転送レートでデータ通信を行うHDR（High Data Rate）モードが規定されている。また、HDRモードでは、DDR（Double Data Rate）モード、TSP(Ternary Symbol Pure-Bus)モード、および、TSL(Ternary Symbol Legacy-inclusive-Bus)モードの３つのモードが規格で定義されている。なお、バスＩＦ１１では、通信を開始するときにはSDRモードで通信を行うことが規定されている。
　ここで、バスＩＦ１１では、シングルレーンモードのみで通信を行うスレーブ１３ａと、マルチレーンモードでも通信を行うことができるスレーブ１３ｂおよび１３ｃとが共存することが必須である。このため、バスＩＦ１１では、I3Cプロトコル（例えば、Start, STOP, デバイスアドレス, ACK/NACK, CCCなど）の全ては、クロック信号線１４およびデータ信号線１５－０を介したシングルレーンモードで伝送される。
　また、バスＩＦ１１では、データ信号線１５－１を介して伝送されるシリアルデータSDA[1]を、データ信号線１５－０を介して伝送されるシリアルデータSDA[0]の反転値とすることで、エラー耐性の向上を図ることができる。さらに、バスＩＦ１１では、マルチレーンモードにおいてデータ伝送のみが行われ（I3Cプロトコルの伝送は行われず）、マルチレーンモードは、SDRモードおよびHDR-DDRモードでの通信で用いることができる。以下、適宜、マルチレーンモードの通信におけるSDRモードをSDR/MLとし、マルチレーンモードの通信におけるHDR-DDRモードをDDR/MLとして説明を行う。
　図２には、マスタ１２の詳細な構成例が示されている。
　図１を参照して説明したようにマスタ１２は、送受信部２１および制御部２２を備えて構成されている。
　送受信部２１は、図１に示したクロック送受信部３１およびデータ送受信部３２－０乃至３２－３の他、レーン分配部（Lane Distribution）６１およびレーン併合部（Lane Merge）６２を有して構成される。
　クロック送受信部３１は、出力アンプ７１、入力アンプ７２、およびSCL制御部７３を有して構成される。
　データ送受信部３２－０は、出力アンプ７１－０、入力アンプ７２－０、Ｈレベル維持部７４－０、シリアル変換部７５－０、パラレル変換部７６－０、および、パリティ計算部７７－０を有して構成される。また、データ送受信部３２－１乃至３２－３は、データ送受信部３２－０と同様に構成される。従って、データ送受信部３２－０乃至３２－３は、それぞれシリアルデータSDA[0]乃至SDA[3]ごとに、パリティ計算部７７－０乃至７７－３によってパリティを計算して付与するように構成される。
　レーン分配部６１は、シングルレーンモードのときは、FSM８４から供給されるパラレルデータをデータ送受信部３２－０に供給する。一方、レーン分配部６１は、マルチレーンモードのときは、FSM８４から供給されるパラレルデータをデータ送受信部３２－０乃至３２－３に分配して供給する。これにより、マルチレーンモードでは、データ信号線１５－０乃至１５－３を利用して並列的にデータを送信すること、即ち、シングルレーンモードよりも高速化を図ることができる。
　レーン併合部６２は、シングルレーンモードのときは、データ送受信部３２－０から供給されるパラレルデータをFSM８４に供給する。一方、レーン分配部６１は、マルチレーンモードのときは、データ送受信部３２－０乃至３２－３から供給されるパラレルデータを併合してFSM８４に供給する。これにより、マルチレーンモードでは、データ信号線１５－０乃至１５－３を利用して並列的にデータを受信すること、即ち、シングルレーンモードよりも高速化を図ることができる。
　制御部２２は、ＭＬ制御部８１、シリアルエラー検出部８２、パラレルエラー検出部８３、およびFSM（Finite State Machine）８４を備えて構成される。
　ＭＬ制御部８１は、ＭＬ遷移処理部３３がマルチレーンモード遷移処理を行ってマルチレーンモードへの通信の遷移に成功した場合、クロック送受信部３１のSCL制御部７３、データ送受信部３２－０乃至３２－３、レーン分配部６１、レーン併合部６２、およびシリアルエラー検出部８２に対し、マルチレーンモードで駆動するように制御を行う。
　シリアルエラー検出部８２は、データ送受信部３２－０乃至３２－３が受信したシリアルデータ（is0,is1,is2,is3）、および、データ送受信部３２－０乃至３２－３が送信するシリアルデータ（op0,op1,op2,op3）に発生するエラーを検出する。
　図２に示す構成例では、シリアルエラー検出部８２は、CRC（Cyclic Redundancy Check）に基づくエラーを検出するCRCエラー検出器９１、bit反転エラーを検出するbit反転エラー検出器９２、および、コンフリクトエラーを検出するコンフリクトエラー検出器９３を有する。CRCエラー検出器９１、bit反転エラー検出器９２、およびコンフリクトエラー検出器９３は、それぞれ検出対象のエラーを検出すると、エラーを検出したことを示す検出結果をFSM８４に供給する。
　パラレルエラー検出部８３は、データ送受信部３２－０乃至３２－３が受信したシリアルデータをパラレル変換したパラレルデータに発生するエラーを検出する。
　図２に示す構成例では、パラレルエラー検出部８３は、プリアンブルに発生するエラーを検出するプリアンブルエラー検出器９４、データ信号線１５－０乃至１５－３ごとにパリティに発生するエラーを検出するパリティエラー検出器９５、および、ACK/NACKを検出するACK/NACK検出器９６を有する。プリアンブルエラー検出器９４、パリティエラー検出器９５、およびACK/NACK検出器９６は、それぞれ検出対象のエラーを検出すると、エラーを検出したことを示す検出結果をFSM８４に供給する。
　FSM８４は、状態に応じて処理が遷移するように設計されたデジタル回路であり、図１に示したＭＬ遷移処理部３３の他、復帰処理部１０１および断線検出処理部１０２を備えて構成される。
　ＭＬ遷移処理部３３は、上述したように、シングルレーンモードからマルチレーンモードへ遷移するためのマルチレーンモード遷移処理（後述する図１７のフローチャート参照）を行う。
　復帰処理部１０１は、例えば、ＭＬ遷移処理部３３によるマルチレーンモード遷移処理において、通信対象のスレーブ１３からのACKを受信することができなかった場合、そのスレーブ１３を復帰させる復帰処理を行う。後述するように、復帰処理部１０１は、データ信号線１５－０乃至１５－３のうちの断線が検出されたデータ信号線１５に応じて、または、エラーが高頻度で検出されたデータ信号線１５に応じて、復帰処理を行うことができる。
　断線検出処理部１０２は、クロック信号線１４およびデータ信号線１５－０乃至１５－３の断線を検出するための断線検出処理（後述する図２１および図２２のフローチャート参照）を行う。例えば、断線検出処理部１０２は、スレーブ１３ｃからデータ信号線１５－０乃至１５－３を介して、少なくともスレーブアドレスに対して送信されてくるACK/NACKに基づいて、データ信号線１５－０乃至１５－３の断線を検出することができる。さらに、スレーブアドレスの他、断線検出処理部１０２は、スレーブ１３ｃからデータ信号線１５－０乃至１５－３を介して、ACK/NACKを送信すべき全ての箇所に対して送信されてくるACK/NACKに基づいて、データ信号線１５－０乃至１５－３の断線を検出してもよい。
　図３には、スレーブ１３の詳細な構成例が示されている。
　図１を参照して説明したようにスレーブ１３は、送受信部４１および制御部４２を備えて構成されている。
　ここで、図３には、４本のデータ信号線１５－０乃至１５－３を使用したマルチレーンモードで通信を行うことができるとともに、マスタ１２からマスタ権限が譲渡されるとマスタとして動作することができるセカンダリマスタ機能を有しているスレーブ１３の構成例が示されている。従って、以下では、スレーブ１３の構成のうち、マスタ１２と異なる構成に関する説明を行い、マスタ１２と共通する構成に関する説明は省略する。
　即ち、送受信部４１は、図１に示したクロック送受信部３１およびデータ送受信部３２－０乃至３２－３の他、マスタ１２の送受信部２１と同様に、レーン分配部６１およびレーン併合部６２を有して構成される。制御部４２は、マスタ１２の制御部２２と同様に、ＭＬ制御部８１、シリアルエラー検出部８２、パラレルエラー検出部８３Ｓ、およびFSM８４を有して構成される。
　図３に示すように、スレーブ１３は、制御部４２のパラレルエラー検出部８３Ｓが、プリアンブルエラー検出器９４、パリティエラー検出器９５、およびACK/NACK検出器９６に加えて、I3C規格エラー検出器９７を備えている点で、マスタ１２と異なる構成となっている。
　I3C規格エラー検出器９７は、スレーブ１３側においてI3Cの規格に基づいて検出される特定のエラー（例えば、通信のスタートまたはリスタートに続いて送信されてくる１ワード目が禁止アドレスであることを検出するS0エラー、ダイナミックアドレスの割り当てを指示するCCC（ENTDAA）のうちの7E/R以外のアドレスヘッダを受信したことを検出するS4エラー、コモンコマンドコード（GETBCR CCC）を送信するトランザクションが確定した後に送信されてくるデータにエラーが発生していることを検出するS5エラー）の検出を行う。
　ここで、シングルレーンモードのみで通信を行うスレーブ１３ａは、図３に示す構成例のうち、クロック送受信部３１、データ送受信部３２－０、シリアルエラー検出部８２、パラレルエラー検出部８３、およびFSM８４を備えて構成される。そして、スレーブ１３ａのFSM８４は、ＭＬ遷移処理部３３、復帰処理部１０１、および断線検出処理部１０２を備えずに、シングルレーンモードの通信で必要な処理部のみを備えて構成される。
　なお、マスタ１２を構成する送受信部２１および制御部２２、並びに、スレーブ１３を構成する送受信部４１および制御部４２は、半導体回路によって構成され、制御部２２および制御部４２の一部または全部を、ソフトウエアによって実現してもよい。また、マスタ１２およびスレーブ１３は、図２および図３に示した機能ブロックからなる構成に限定されることはない。例えば、マスタ権限を譲渡することにより、マスタ１２がスレーブ１３として機能し、スレーブ１３がマスタ１２として機能することができることより、マスタ１２およびスレーブ１３は、それぞれ両方の機能ブロックを備えた構成とすることができる。
　＜マルチレーンモードの通信におけるエラー対策＞
　図４乃至図９を参照して、マルチレーンモードの通信においてバスＩＦ１１が採用するエラー対策が施されたデータフォーマットについて、検討される他のデータフォーマットと比較して説明する。
　図４には、マルチレーンモードの通信におけるSDRモードにおいて、バスＩＦ１１が採用するエラー対策が施されたデータフォーマットの一例が示されており、図５には、マルチレーンモードの通信におけるSDRモードについて検討される他のデータフォーマットの一例が示されている。
　図４に示すように、バスＩＦ１１では、例えば、２本のデータ信号線１５－０および１５－１を使用するスレーブ１３ｂは、未使用のデータ信号線１５－２および１５－３に対してACKは返さない。また、スレーブ１３ｂは、データ信号線１５－０および１５－１それぞれで、パリティを計算して付与する。なお、シリアルデータSDA[0]の9bitの最終ビットは、既存規格と同様にRead時にはTビットとする一方、Write時にはパリティとし、シリアルデータSDA[1]の9bitの最終ビットは、Read時およびWrite時ともパリティとする。
　また、図４に示すように、４本のデータ信号線１５－０乃至１５－３を使用するスレーブ１３ｃは、使用するデータ信号線１５－２および１５－３に対してACKを返す。即ち、スレーブ１３ｃは、データ信号線１５－２および１５－３を使用してデータ伝送だけを行うのではなく、データ信号線１５－２および１５－３を使用してACK/NACKの転送も行うように構成される。また、スレーブ１３ｃは、データ信号線１５－０乃至１５－３ごとに、パリティを計算して付与する。
　これに対し、マルチレーンモードの通信におけるSDRモードについて、図５に示すようなフォーマットも検討される。即ち、２本のデータ信号線１５－０および１５－１を使用するスレーブ１３ｂとの通信において、未使用のデータ信号線１５－２および１５－３はアイドル状態（常にHまたはL）とする。そして、データ信号線１５－０を介して伝送されるシリアルデータSDA[0]においてWrite時のパリティを計算して付与し、データ信号線１５－１を介して伝送されるシリアルデータSDA[1]においてRead時のパリティを計算して付与する。また、シリアルデータSDA[0]の9bitの最終ビットは、既存規格と同様にRead時にはTビットとする一方、Write時にはパリティとし、シリアルデータSDA[1]の9bitの最終ビットは、Read時にはパリティとし、Write時にはOptional（未定義）とする。
　さらに、４本のデータ信号線１５－０乃至１５－３を使用するスレーブ１３ｃとの通信において、データ信号線１５－２および１５－３は、データの伝送（Write時にはマスタ１２からスレーブ１３ｃへ、Read時にはスレーブ１３ｃからマスタ１２へ）のみが行われ、データの伝送後にはアイドル状態に戻る。
　図４および図５を比較して分かるように、図４に示すようなフォーマットのエラー対策をバスＩＦ１１が採用することにより、後述するように断線やデータ信号線１５ごとのエラー頻度などを検出することができるため、図５に示すようなフォーマットよりも、より確実に通信を行うことができる。
　図６には、マルチレーンモードの通信におけるDDRモード（Read時）において、バスＩＦ１１が採用するエラー対策が施されたデータフォーマットの一例が示されており、図７には、マルチレーンモードの通信におけるDDRモード（Read時）について検討される他のデータフォーマットの一例が示されている。
　図６に示すように、バスＩＦ１１では、データ信号線１５－２および１５－３を使用してデータ伝送だけでなく、ACK/NACKの転送を行い、かつ、データ信号線１５ごとにパリティを計算し付与している。
　これに対し、マルチレーンモードの通信におけるDDRモード（Read時）について、図７に示すようなフォーマットも検討される。即ち、データのみをマルチレーンで転送すること、データ信号線１５－０乃至１５－３にまたがって16bitごとに２bitのパリティを付けることが検討される。なお、データ信号線１５－１で伝送されるシリアルデータSDA[1]は、データ信号線１５－０で伝送されるシリアルデータSDA[0]の反転した信号とされる。
　図６および図７を比較して分かるように、図６に示すようなフォーマットのエラー対策をバスＩＦ１１が採用することにより、後述するように断線やデータ信号線１５ごとのエラー頻度などを検出することができるため、図７に示すようなフォーマットよりも、より確実に通信を行うことができる。
　図８には、マルチレーンモードの通信におけるDDRモード（Write時）において、バスＩＦ１１が採用するエラー対策が施されたデータフォーマットの一例が示されており、図９には、マルチレーンモードの通信におけるDDRモード（Write時）について検討される他のデータフォーマットの一例が示されている。
　図８に示すように、バスＩＦ１１では、データ信号線１５ごとにパリティを伝送できるように、DDRモード（Read時）と同様に、データの後ろにパリティを置くフォーマットとなっている。さらに、データ信号線１５ごとにパリティを計算し付与している。
　これに対し、マルチレーンモードの通信におけるDDRモード（Read時）ついて、図９示すようなフォーマットも検討される。即ち、パリティは、データ信号線１５にまたがって16bitごとに2bit付け、Read時と異なって、パリティが送信データの前に伝送されている。また、データ信号線１５－２および１５－３は、データの伝送にのみ用いられている。
　図８および図９を比較して分かるように、図８に示すようなフォーマットのエラー対策をバスＩＦ１１が採用することにより、後述するように断線やデータ信号線１５ごとのエラー頻度などを検出することができるため、図９に示すようなフォーマットよりも、より確実に通信を行うことができる。
　＜マルチレーン設定コマンドおよびマルチレーン確認コマンド＞
　図１０には、マルチレーン設定コマンド（SETML）の一例が示されており、図１１には、マルチレーン確認コマンド（GETML）の一例が示されている。
　図１０に示すように、マルチレーン設定コマンドでは、スタート（S）に続いて、ブロードキャストアドレス（7'h7E）と書き込みを示すビット（W）とがマスタ１２から送信され、それに対するACKがスレーブ１３から返される。このとき、ブロードキャストアドレスを受信したスレーブ１３は、４本のデータ信号線１５－０乃至１５－３のうち、自身が使用中のレーン（データ信号線１５）でACKを返す。
　そして、マルチレーン設定コマンドでは、コモンコマンドコード（CCC：Common Command Code）によってマルチレーンを設定することを示すマルチレーン設定コマンド（SETML CCC）と、１ビットのパリティ（T）とがマスタ１２から送信される。
　その後、マルチレーン設定コマンドでは、リスタート（Sr）に続いて、ACKを返してきた各個のスレーブ１３を指定するスレーブアドレスと書き込みを示すビット（W）とがマスタ１２から送信され、そのスレーブアドレスで指定されたスレーブ１３からACKが返される。このとき、スレーブ１３は、４本のデータ信号線１５－０乃至１５－３のうち、自身が使用中のレーン（データ信号線１５）でACKを返す。
　さらに、マルチレーン設定コマンドでは、マルチレーンモードで使用するレーンを指定するマルチレーンナンバー（Number of ML）が格納されたマルチレーン設定バイト（SETML Byte）と、１ビットのパリティ（T）とがマスタ１２から送信される。図１０には、マルチレーン設定バイトの０ビット目および１ビット目に格納されるマルチレーンナンバーの一例が示されている。
　そして、リスタート（Sr）に続くブロードキャストアドレス（7'h7E）、または、マルチレーン設定コマンドの終了（P）がマスタ１２から送信される。例えば、マスタ１２は、マルチレーンモードに対応する全てのスレーブ１３に対して順次、個別のスレーブ１３ごとにマルチレーン設定バイトを送信し終わると、終了（P）を送信する。スレーブ１３は、マルチレーン設定コマンドを正常に受信し、次のリスタートまたはストップを受信したタイミングで、マルチレーンナンバーで指定されたレーンを使用するマルチレーンモードに移行することができる。
　図１１に示すように、マルチレーン確認コマンドでは、スタート（S）に続いて、ブロードキャストアドレス（7'h7E）と書き込みを示すビット（W）とがマスタ１２から送信され、それに対するACKがスレーブ１３から返される。このとき、ブロードキャストアドレスを受信したスレーブ１３は、４本のデータ信号線１５－０乃至１５－３のうち、自身が使用中のレーン（データ信号線１５）でACKを返す。
　そして、マルチレーン確認コマンドでは、コモンコマンドコードによってマルチレーンを確認することを示すマルチレーン確認コマンド（GETML CCC）と、１ビットのパリティ（T）とがマスタ１２から送信される。
　その後、マルチレーン確認コマンドでは、リスタート（Sr）に続いて、ACKを返してきた各個のスレーブ１３を指定するスレーブアドレスと読み出しを示すビット（R）とがマスタ１２から送信され、そのスレーブアドレスで指定されたスレーブ１３からACKが返される。このとき、スレーブ１３は、４本のデータ信号線１５－０乃至１５－３のうち、自身が使用中のレーン（データ信号線１５）でACKを返す。
　さらに、マルチレーン確認コマンドでは、マルチレーンモードで使用するレーンを確認するマルチレーンナンバー（Number of ML）が格納されたマルチレーン確認バイト（GETML Byte）と、１ビットのパリティ（T）とがスレーブ１３から送信される。即ち、スレーブ１３は、マルチレーン設定コマンドで設定されたマルチレーンナンバーを、マルチレーン確認コマンドでスレーブ１３に送信することで、その設定の確認が行われる。図１１には、図１０と同様に、マルチレーン確認バイトの０および１ビット目に格納されるマルチレーンナンバーの一例が示されている。
　そして、リスタート（Sr）に続くブロードキャストアドレス（7'h7E）、または、マルチレーン確認コマンドの終了（P）がマスタ１２から送信される。例えば、マスタ１２は、マルチレーンモードに対応する全てのスレーブ１３から順次、個別のスレーブ１３ごとにマルチレーン確認バイトを受信し終わると、終了（P）を送信する。
　＜マルチレーンモードの通信におけるエラー対策＞
　図１２乃至図１５を参照して、マルチレーンモードの通信においてバスＩＦ１１が採用するエラー対策が施されたデータフォーマットについて検討される、さらに他のデータフォーマットと比較して説明する。
　図１２には、マルチレーンモードの通信におけるSDRモードにおいて、バスＩＦ１１が採用するエラー対策が施されたデータフォーマットの一例が示されており、図１３には、マルチレーンモードの通信におけるSDRモードについて検討される、さらに他のデータフォーマットの一例が示されている。
　図１２に示すように、データ信号線１５－２および１５－３を使用して、データ伝送だけでなくACK/NACKの転送を行い、かつ、データ信号線１５ごとにパリティを計算し付与している。
　これに対し、マルチレーンモードの通信におけるSDRモードについて、図１３に示すようなフォーマットも検討される。
　図１２および図１３を比較して分かるように、図１２に示すようなフォーマットのエラー対策をバスＩＦ１１が採用することにより、後述するように断線やデータ信号線１５ごとのエラー頻度などを検出することができるため、図１３に示すようなフォーマットよりも、より確実に通信を行うことができる。
　図１４には、マルチレーンモードの通信におけるDDRモードにおいて、バスＩＦ１１が採用するエラー対策が施されたデータフォーマットの一例が示されており、図１５には、マルチレーンモードの通信におけるDDRモードについて検討される、さらに他のデータフォーマットの一例が示されている。
　図１４に示すように、データ信号線１５ごとにパリティを計算し付与しており、データ信号線１５－０ではデータの後ろにパリティが配置されており、データ信号線１５－１乃至１５－３ではデータの前にパリティが配置されている。
　これに対し、マルチレーンモードの通信におけるDDRモードについて、図１５に示すようなフォーマットも検討される。即ち、データ信号線１５－０乃至１５－３にまたがって16bitごとに２bitのパリティを付けることが検討される。
　図１４および図１５を比較して分かるように、図１４に示すようなフォーマットのエラー対策をバスＩＦ１１が採用することにより、後述するように断線やデータ信号線１５ごとのエラー頻度などを検出することができるため、図１５に示すようなフォーマットよりも、より確実に通信を行うことができる。
　＜断線箇所の推定＞
　図１６を参照して、断線検出処理部１０２によりデータ信号線に断線が発生したと推定される箇所について説明する。
　バスＩＦ１１では、最低限、スレーブ１３ａ乃至１３ｃは、SDRモードにおけるスレーブアドレスのリードまたはライトでは、データ信号線１５－０乃至１５－３のうちの、使用中のデータ信号線１５を介してACKを返すことが必要とされる。また、データ信号線１５－０乃至１５－３は、マスタ１２の端子近傍で断線が発生したのか、または、特定のスレーブ１３の端子近傍で断線したのかを判別するため、ブロードキャストアドレス（0x7E）やスレーブアドレスに対しても、データ信号線１５－０乃至１５－３のうちの、使用中のデータ信号線１５を介してACKを返すことが望ましい。
　例えば、スレーブ１３ｂのSDA[1]出力端子の近傍で断線が発生した場合、即ち、図１６に示すように、バス分岐後からスレーブの端子までの間で断線が発生した場合について説明する。
　この場合、マスタ１２の断線検出処理部１０２は、スレーブ１３ｂに対してスレーブアドレスを指定したリードまたはライトで、シリアルデータSDA[1]によるACKが返ってこないので断線を検出することができる。また、スレーブ１３ｃに対してスレーブアドレスを指定したリードまたはライトで、シリアルデータSDA[1]によるACKが返ってくるので、マスタ１２およびスレーブ１３ｃの間のデータ信号線１５－１には断線が発生していないと推定することができる。即ち、この場合、図１６に示すように、バス分岐前の共通部分で断線が発生していないと推定することができる。
　一方、マスタ１２のSDA[1]端子の近傍で断線が発生した場合、即ち、図１６に示すように、バス分岐前の共通部分で断線が発生した場合について説明する。
　例えば、この場合、ブロードキャストアドレス（0x7E）などに対しても、シリアルデータSDA[1]による応答がないので、マスタ１２の断線検出処理部１０２は、それぞれのスレーブ１３に分岐する前でデータ信号線１５－１に断線が発生したと推定することができる。なお、この場合、全てのスレーブ１３のSDA[1]出力端子の近傍で同時に断線が発生した可能性もある。
　また、その他、バスＩＦ１１では、DDRのリードコマンドの後は、スレーブ１３ａ乃至１３ｃは、データ信号線１５－０乃至１５－３のうちの、使用中のデータ信号線１５を介してACKを返すことが必要とされる。マスタ１２の断線検出処理部１０２は、DDRのリードコマンドに対するACKを受信することができなかった場合、断線の可能性があると推定することができ、断線エラーを検出する。なお、マスタ１２の断線検出処理部１０２は、予め設定された設定値以上連続で、ACKを受信することができなかった場合に、断線エラーを検出するようにしてもよい。
　そして、バスＩＦ１１では、予め設定された設定値以上連続で、ACKを受信することができなかった場合、マスタ１２の復帰処理部１０１は、ACKが返ってこないレーン（データ信号線１５）に応じて、どのレーンが断線したかを推定して、以下で説明するような復帰処理を行う。
　例えば、シリアルデータSDA[0]でACKが返ってこない場合、クロック信号線１４およびデータ信号線１５－０の一方、または、それらの２本を含む全てのデータ信号線１５が断線したと推定される。従って、この場合、復帰処理部１０１は、断線に備え予備系統のデータ信号線１５が用意されていれば、その予備のデータ信号線１５に切替えて通信を継続する。
　また、シリアルデータSDA[1]~SDA[3]のいずれかでACKが返ってこない場合、復帰処理部１０１は、データ信号線１５－１乃至１５－３のうち、ACKが返ってこなかったデータ信号線１５の使用を停止する。また、復帰処理部１０１は、必要であれば、LaneSWAPを行ってレーンの入れ替えを行ってもよい。例えば、復帰処理部１０１は、データ信号線１５－１がマスタ１２の近傍（図１６に示すバス分岐前の共通部分）で断線が発生したと推定される場合、スレーブ１３ｂに対してシングルレーンモードに再設定して通信を継続する。また、復帰処理部１０１は、スレーブ１３ｃに対しては、データ信号線１５－１とデータ信号線１５－２とを入れ替えて（LaneSWAP）、データ信号線１５－０とデータ信号線１５－２とを使用するマルチレーンモードに再設定して通信を継続する。
　さらに、バスＩＦ１１では、シリアルエラー検出部８２およびパラレルエラー検出部８３によりエラー頻度の高いレーン（データ信号線１５）を検出することで、そのレーンの使用を回避することができる。
　例えば、マスタ１２は、SDRモードのwrite時には、レーンごとにパリティを付与する。また、SDRモードのread時には、シリアルデータSDA[1]乃至SDA[3]は、レーンごとにパリティを付与し、シリアルデータSDA[0]のエラー頻度はwrite時にのみ測定する
　また、マスタ１２は、DDRモードのwrite時には、DDRモードのRead時とフォーマットを合わせてパリティはデータの後に配置し、レーンごとに2bit（偶奇）parityを付与する。DDRモードのRead時には、レーンごとに2bit（偶奇）parityを付与する。
　そして、マスタ１２の復帰処理部１０１は、既存のparity error検出と同じ復帰動作を行うことができる。このとき、スレーブ１３は、どのレーンのエラーかを保持するレジスタを備える。また、マスタ１２は、ステータスを取得するコマンド（GET STATUS）などでエラーを確認した後、どのレーンにエラーが発生したかを確認し、予め設定された設定値以上連続でエラーの発生を検出すると、そのレーンをエラー頻度が高いと判断することができる。
　従って、マスタ１２は、シリアルエラー検出部８２およびパラレルエラー検出部８３によりエラー頻度の高いレーンが検出された後、復帰処理部１０１による復帰処理により上述したように、エラー頻度の高いレーンの使用を中止することができる。
　また、バスＩＦ１１では、２レーン以上を使用するマルチレーンモードにおけるエラー耐性の向上を図ることができる。
　即ち、２レーン以上を使用するマルチレーンモードでは、データ信号線１５－１を介して伝送されるシリアルデータSDA[1]には、リードデータまたはライトデータ以外は基本的に、データ信号線１５－０を介して伝送されるシリアルデータSDA[0]の反転bitが伝送される。ここで、何らかのエラーで、シリアルデータSDA[1]において、シリアルデータSDA[0]の反転bitが伝送されていない場合には、エラーとすることで信頼性を向上させることができる。
　このエラーは、SDRでは、例えば、0x7E：S0 Error、CCC：S1 Error、Illegal CCC format： S5 Errorに適用される。また、このエラーは、DDRでは、例えば、CRC5 errorに適用される。
　このように、マスタ１２は、断線検出処理部１０２により、データ信号線１５－１乃至１５－３のうちの、いずれで断線が発生したかを検出することができる。また、マスタ１２は、断線検出処理部１０２により、データ信号線１５－０乃至１５－３の全てでACKが返ってこない場合、クロック信号線１４およびデータ信号線１５－０のいずれか一方で断線が発生したか、または、それらを含む全てで断線が発生したことを検出することができる。さらに、マスタ１２は、シリアルエラー検出部８２およびパラレルエラー検出部８３により、データ信号線１５－０乃至１５－３のうちの、エラー頻度の高いデータ信号線１５を検出することができ、そのデータ信号線１５の使用を停止する。
　従って、バスＩＦ１１では、データ信号線１５－０乃至１５－３のうちの、エラー頻度の高いデータ信号線１５を検出し、そのデータ信号線１５の使用を停止することで、不確実な状態で通信が継続されることを回避することができる。
　＜バスＩＦにおける通信処理＞
　図１７乃至図２３を参照して、バスＩＦ１１において実行される通信処理について説明する。
　図１７は、マスタ１２側で実行されるマルチレーンモード遷移処理を説明するフローチャートである。
　例えば、図示しない上位のシステムからマスタ１２に対して、マルチレーンモードへ遷移することが指示されると処理が開始される。ステップＳ１１において、ＭＬ遷移処理部３３は、バスＩＦ１１に接続されている全てのスレーブ１３に対して一斉に送信するコモンコマンドコードによって、それらのスレーブ１３が備える能力を確認する能力確認コマンド（GETCAP CCC）を、送受信部２１より送信させる。このとき、シングルレーンモードで通信が行われており、送受信部２１では、クロック送受信部３１およびデータ送受信部３２－０を使用して、能力確認コマンドが送信される。
　ステップＳ１２において、データ送受信部３２－０は、ステップＳ１１で送信された能力確認コマンドに対し、バスＩＦ１１に接続されている全てのスレーブ１３からデータ信号線１５－０を使用して順次送信されてくる応答を受信する。そして、ＭＬ遷移処理部３３は、データ送受信部３２－０が受信した能力確認コマンドに対する応答に基づいて、バスＩＦ１１に接続されている全てのスレーブ１３の能力を確認する。
　ステップＳ１３において、ＭＬ遷移処理部３３は、ステップＳ１２における確認の結果、マルチレーンモードに対応しているスレーブ１３があるか否かを判定する。ステップＳ１３において、ＭＬ遷移処理部３３が、マルチレーンモードに対応しているスレーブ１３があると判定した場合、処理はステップＳ１４に進む。
　ステップＳ１４において、ＭＬ遷移処理部３３は、マルチレーンモードに対応しているスレーブ１３（以下では、図１のスレーブ１３ｃとして説明を行う）に対して、コモンコマンドコードによってマルチレーン設定コマンド（SETML CCC）を、送受信部２１より送信させる。これにより、スレーブ１３ｃでは、図１０を参照して説明したようなマルチレーンナンバーで指定されたレーンを使用するマルチレーンモードが有効化される。
　ステップＳ１５において、ＭＬ遷移処理部３３は、スレーブ１３ｃのマルチレーンモードの現状設定を確認するために、コモンコマンドコードによってマルチレーン確認コマンド（GETML CCC）を、送受信部２１より送信させる。このマルチレーン確認コマンドに対し、スレーブ１３ｃは、マルチレーンモードで使用するデータ信号線１５－０乃至１５－３を介してACKを送信（後述する図１８のステップＳ３７およびＳ３８）する。
　ステップＳ１６において、ＭＬ遷移処理部３３は、ACK/NACK検出器９６による検出結果に従って、通信対象のスレーブ１３ｃによって使用中のデータ信号線１５－０乃至１５－３の全てで、ブロードキャストアドレスに続くACKを受信したか否かを判定する。ステップＳ１６において、ＭＬ遷移処理部３３が、通信対象のスレーブ１３ｃによって使用中のデータ信号線１５－０乃至１５－３の全てで、ブロードキャストアドレスに続くACKを受信したと判定した場合、処理はステップＳ１７に進む。
　ステップＳ１７において、ＭＬ遷移処理部３３は、通信対象のスレーブ１３ｃによって使用中のデータ信号線１５－０乃至１５－３の全てで、スレーブアドレスに続くACKを受信したか否かを判定する。ステップＳ１６において、ＭＬ遷移処理部３３が、通信対象のスレーブ１３ｃによって使用中のデータ信号線１５－０乃至１５－３の全てで、スレーブアドレスに続くACKを受信したと判定した場合、処理はステップＳ１８に進む。
　ステップＳ１８において、ＭＬ遷移処理部３３は、ステップＳ１５で送信されたマルチレーン確認コマンドに応じてスレーブ１３ｃから（後述する図１８のステップＳ３９で）送信されてくるマルチレーンナンバーのビット値が正しいか否かを判定する。即ち、ステップＳ１４で送信したマルチレーン設定コマンドのマルチレーン設定バイトに格納したマルチレーンナンバーのビット値と同一のビット値が、マルチレーン確認コマンドのマルチレーン設定バイトに格納されているか否かが判定される。
　ステップＳ１８において、ＭＬ遷移処理部３３が、マルチレーンナンバーのビット値が正しくない（間違っている）と判定した場合、処理はステップＳ１９に進む。また、ステップＳ１６において、ＭＬ遷移処理部３３が、通信対象のスレーブ１３ｃによって使用中のデータ信号線１５－０乃至１５－３の全てで、ブロードキャストアドレスに続くACKを受信していないと判定した場合も、処理はステップＳ１９に進む。同様に、ステップＳ１７において、ＭＬ遷移処理部３３が、通信対象のスレーブ１３ｃによって使用中のデータ信号線１５－０乃至１５－３の全てで、スレーブアドレスに続くACKを受信していないと判定した場合も、処理はステップＳ１９に進む。
　即ち、この場合、ＭＬ遷移処理部３３は、マルチレーンモードの設定に失敗したと認識し、マルチレーン設定コマンドの送信（ステップＳ１４）から処理のやり直しを行う。
　ステップＳ１９において、ＭＬ遷移処理部３３は、やり直し回数として予め設定された設定値以上連続で、マルチレーン設定コマンドの送信から処理をやり直したか否かを判定する。
　ステップＳ１９において、ＭＬ遷移処理部３３が、設定値以上連続で、マルチレーン設定コマンドの送信から処理をやり直していないと判定した場合、即ち、連続した処理のやり直し回数が設定値未満である場合、処理はステップＳ１４に戻る。そして、マルチレーン設定コマンドの送信から処理がやり直される。
　一方、ステップＳ１９において、ＭＬ遷移処理部３３が、設定値以上連続で、マルチレーン設定コマンドの送信から処理をやり直したと判定した場合、処理はステップＳ２０に進む。
　ステップＳ２０において、シリアルエラー検出部８２およびパラレルエラー検出部８３によるエラー検出処理、並びに、復帰処理部１０１による復帰処理が行われる。即ち、上述したように、シリアルエラー検出部８２およびパラレルエラー検出部８３によるエラーの検出結果に従って、エラー頻度の高いレーン（データ信号線１５）を検出し、復帰処理部１０１により、どのレーンが断線したかに応じた復帰処理が行われる。
　ステップＳ２１において、ＭＬ遷移処理部３３は、上述した設定値以上連続で、ステップＳ２０における復帰処理が行われたか否かを判定する。
　ステップＳ２１において、ＭＬ遷移処理部３３が、設定値以上連続で、ステップＳ２０における復帰処理が行われていないと判定した場合、即ち、連続して復帰処理が行われた回数が設定値未満である場合、処理はステップＳ１４に戻る。そして、マルチレーン設定コマンドの送信から処理がやり直される。
　一方、ステップＳ２１において、ＭＬ遷移処理部３３が、設定値以上連続で、ステップＳ２０における復帰処理が行われたと判定した場合、処理はステップＳ２２に進む。
　ステップＳ２２において、断線検出処理部１０２は、クロック信号線１４およびデータ信号線１５－０乃至１５－３の断線を検出する断線検出処理（後述する図２１および図２２のフローチャートの処理）を行う。そして、ステップＳ２２の断線検出処理の処理後、処理はステップＳ１４に戻り、マルチレーン設定コマンドの送信から処理がやり直される。
　一方、ＭＬ遷移処理部３３が、ステップＳ１３において、マルチレーンモードに対応しているスレーブ１３がないと判定した場合、処理は終了される。または、ステップＳ１８において、マルチレーンナンバーのビット値が正しいと判定した場合、ＭＬ遷移処理部３３は、マルチレーンモードの設定に成功したと認識し、この処理が終了した後、マルチレーンモードによるデータの転送（図１９のフローチャートの処理）が開始される。
　図１８は、スレーブ１３側で実行されるマルチレーンモード遷移処理を説明するフローチャートである。なお、ここでは、マルチレーンモードに対応している図１のスレーブ１３ｃにおけるマルチレーンモード遷移処理について説明する。
　例えば、マスタ１２から能力確認コマンドが送信（図１７のステップＳ１１）されると処理が開始され、ステップＳ３１において、送受信部４１ｃは能力確認コマンドを受信してＭＬ遷移処理部５３ｃに供給する。
　ステップＳ３２において、ＭＬ遷移処理部５３ｃは、スレーブ１３ｃ自身が備える能力を応答するように、送受信部４１ｃから応答を送信させる。
　ステップＳ３３において、送受信部４１ｃは、図１７のステップＳ１４においてマスタ１２から送信されてくるマルチレーン設定コマンドの受信を開始する。そして、ステップＳ３４において、送受信部４１ｃは、マルチレーン設定コマンドに格納されているマルチレーンナンバー（図１０参照）を取得すると、ＭＬ遷移処理部５３ｃに供給する。
　ステップＳ３５において、送受信部４１ｃがマルチレーン設定コマンドの受信を完了した後、ＭＬ遷移処理部５３ｃは、ステップＳ３４で取得したマルチレーンナンバーに従って、通信に使用するデータ信号線１５が設定されたマルチレーンモードへ遷移する処理を行う。
　ステップＳ３６において、送受信部４１ｃは、図１７のステップＳ１５においてマスタ１２から送信されてくるマルチレーン確認コマンドを受信して、ＭＬ遷移処理部５３ｃに供給する。
　ステップＳ３７において、ＭＬ遷移処理部５３ｃは、使用中のデータ信号線１５の全てで、ブロードキャストアドレスに続けてACKを送信する。例えば、マルチレーンナンバーに従って４本のデータ信号線１５－０乃至１５－３を使用することが設定（2'b11）されている場合には、４本のデータ信号線１５－０乃至１５－３の全てでブロードキャストアドレスに続けてACKが送信される。これにより、例えば、断線が発生していなければ、マスタ１２では、使用中のデータ信号線１５の全てでブロードキャストアドレスに続くACKが受信される。
　ステップＳ３８において、ＭＬ遷移処理部５３ｃは、使用中のデータ信号線１５の全てで、スレーブアドレスに続けてACKを送信する。例えば、マルチレーンナンバーに従って４本のデータ信号線１５－０乃至１５－３を使用することが設定（2'b11）されている場合には、４本のデータ信号線１５－０乃至１５－３の全てでスレーブアドレスに続けてACKが送信される。これにより、例えば、断線が発生していなければ、マスタ１２では、使用中のデータ信号線１５の全てでスレーブアドレスに続くACKが受信される。
　ステップＳ３９において、ＭＬ遷移処理部５３ｃは、ステップＳ３５で設定されたマルチレーンナンバーをマスタ１２へ送信し、処理は終了される。
　図１９は、マスタ１２側で実行されるマルチレーンモードに遷移後のデータ受信処理を説明するフローチャートである。なお、ここでは、スレーブ１３ｃと４本のデータ信号線１５－０乃至１５－３を使用してマルチレーンモードの通信を行うように設定されたものとして説明を行う。
　ステップＳ４１において、制御部２２は、送受信部２１により、コモンコマンドコードの送信、または、通信対象のスレーブ１３ｃとのデータ転送（Read/Write）を開始させる。なお、このとき送信されるコモンコマンドコードからは、マルチレーン設定コマンド（SETML）は除かれたものとする。
　ステップＳ４２において、制御部２２は、ACK/NACK検出器９６による検出結果に従って、通信対象のスレーブ１３ｃによって使用中のデータ信号線１５－０乃至１５－３の全てで、ブロードキャストアドレス（0x7E）に続くACKを受信したか否かを判定する。ステップＳ４２において、制御部２２が、通信対象のスレーブ１３ｃによって使用中のデータ信号線１５－０乃至１５－３の全てで、ブロードキャストアドレス（0x7E）に続くACKを受信したと判定した場合、処理はステップＳ４３に進む。
　ステップＳ４３において、制御部２２は、ACK/NACK検出器９６による検出結果に従って、通信対象のスレーブ１３ｃによって使用中のデータ信号線１５－０乃至１５－３の全てで、そのスレーブ１３ｃを指定するスレーブアドレスに続くACKを受信したか否かを判定する。
　ステップＳ４３において、制御部２２が、通信対象のスレーブ１３ｃによって使用中のデータ信号線１５－０乃至１５－３の全てで、そのスレーブ１３ｃを指定するスレーブアドレスに続くACKを受信していないと判定された場合、処理はステップＳ４４に進む。また、ステップＳ４２において、制御部２２が、通信対象のスレーブ１３ｃによって使用中のデータ信号線１５－０乃至１５－３の全てで、ブロードキャストアドレス（0x7E）に続くACKを受信していないと判定された場合も、処理はステップＳ４４に進む。
　ステップＳ４４乃至Ｓ４６において、上述した図１７のステップＳ２０乃至Ｓ２２と同様に、エラー検出処理および復帰処理が行われ、設定値以上連続で復帰処理が行われた場合には断線検出処理が行われる。そして、ステップＳ４５において設定値以上連続で復帰処理が行われていないと判定された場合、または、ステップＳ４６において断線検出処理が行われた後、処理はステップＳ４１に戻り、以下、同様の処理が繰り返される。
　一方、ステップＳ４３において、制御部２２が、通信対象のスレーブ１３ｃによって使用中のデータ信号線１５－０乃至１５－３の全てで、そのスレーブ１３ｃを指定するスレーブアドレスに続くACKを受信したと判定された場合、処理はステップＳ４７に進む。
　ステップＳ４７において、ステップＳ４１で開始した、コモンコマンドコードの送信、または、通信対象のスレーブ１３ｃとのデータ転送が終了された後、処理は終了される。
　ここで、上述したように、ステップＳ４１で送信されるコモンコマンドコードからは、マルチレーン設定コマンド（SETML）は除かれる。従って、制御部２２が、マルチレーン設定コマンドに対しては、通信対象のスレーブ１３ｃによって使用中のデータ信号線１５－０乃至１５－３の全てでACKの受信の確認（ステップＳ４２またはＳ４３）が行われることは回避される。
　即ち、制御部２２は、マルチレーン設定コマンドに対しては、データ信号線１５－０を介して伝送されるシリアルデータSDA[0]のみでACKの受信の確認を行うことで、無限ループを回避することができる。
　例えば、スレーブ１３ｃが、４本のデータ信号線１５－０乃至１５－３を使用するマルチレーンモードで稼働しているときに、データ信号線１５－１に断線が発生したとする。このとき、マスタ１２は、データ信号線１５－１の断線を検出し、シングルレーンモードに戻すために、図１０に示したように、マルチレーン設定コマンド（SETML）でマルチレーンナンバー（2'b00）を送信する。この場合、マスタ１２は、スレーブ１３ｃが使用中のレーンは現時点では、データ信号線１５－０乃至１５－３であるため、データ信号線１５－１を介してACKを受信することができず、再度、断線検出を行ってしまい、マルチレーン設定コマンドを終了させることができずに、無限ループとなる。
　従って、制御部２２は、マルチレーン設定コマンドに対するACKだけは、シリアルデータSDA[0]のみを確認し、それ以外のレーンでのACKの確認を禁止することにより、無限ループから出られなくなることを回避することができる。
　図２０は、スレーブ１３側で実行されるマルチレーンモードに遷移後のデータ受信処理を説明するフローチャートである。なお、ここでは、図１８と同様に、図１のスレーブ１３ｃにおけるデータ受信処理について説明する。
　例えば、マスタ１２からコモンコマンドコードの送信、または、通信対象のスレーブ１３ｃとのデータ転送が開始（図１９のステップＳ４１）されると処理が開始される。ステップＳ５１において、送受信部４１ｃは、マスタ１２からコモンコマンドコードが送信されてくる場合には、そのコモンコマンドコードの受信を開始し、マスタ１２とのデータ転送（Read/Write）が行われる場合には、そのデータ転送を開始する。
　ステップＳ５２において、送受信部４１ｃは、例えば、マスタ１２がコモンコマンドコードを送信する際に送られてくるブロードキャストアドレスを受信して、制御部４２ｃへ供給する。
　ステップＳ５２において、送受信部４１ｃは、制御部４２ｃによる制御に従って、４本のデータ信号線１５－０乃至１５－３のうち、自身が使用中のレーン（データ信号線）の全てでACKを返す。
　なお、ステップＳ５２およびＳ５３の処理は、マスタ１２からブロードキャストアドレスが送信されてくるときのみ行われ、マスタ１２からスレーブアドレスが送信されてくるときには、ステップＳ５２およびＳ５３の処理はスキップされる。
　ステップＳ５４において、送受信部４１ｃは、スレーブ１３ｃのスレーブアドレスを受信して、制御部４２ｃへ供給する。
　ステップＳ５５において、送受信部４１ｃは、制御部４２ｃによる制御に従って、４本のデータ信号線１５－０乃至１５－３のうち、自身が使用中のレーン（データ信号線）の全てでACKを返す。
　ステップＳ５６において、送受信部４１ｃは、コモンコマンドコードの受信を行っていた場合には、そのコモンコマンドコードの受信を終了し、マスタ１２とデータ転送を行っていた場合には、そのデータ転送を終了する。その後、処理は終了される。
　図２１および図２２は、図１７のステップＳ２２または図１９のステップＳ４６において、マスタ１２の断線検出処理部１０２が実行する断線検出処理を説明するフローチャートである。
　ステップＳ６１において、断線検出処理部１０２は、データ信号線１５－０（即ち、データ信号線１５－０乃至１５－３のうちの、シングルレーンモードでも使用されるデータ信号線）で、ブロードキャストアドレスに続くACKが受信不可であるか否かを判定する。
　ステップＳ６１において、断線検出処理部１０２が、データ信号線１５－０でブロードキャストアドレスに続くACKが受信不可であると判定した場合、処理はステップＳ６２に進む。
　ステップＳ６２において、断線検出処理部１０２は、クロック信号線１４またはデータ信号線１５－０が、バス分岐前の共通部分で断線（図１６参照）していると推定する。
　従って、この場合、ステップＳ６３において、復帰処理部１０１は、バスＩＦ１１全体の使用を停止し、その旨を上位のシステムに通知した後、処理は終了される。
　一方、ステップＳ６１において、断線検出処理部１０２が、データ信号線１５－０でブロードキャストアドレスに続くACKが受信不可でない（ACKが受信可能である）と判定した場合、処理はステップＳ６４に進む。
　ステップＳ６４において、断線検出処理部１０２は、マルチレーンモードで使用中のデータ信号線１５－１乃至１５－３（ステップＳ６１で確認したデータ信号線１５－０以外）で、ブロードキャストアドレスに続くACKが受信不可であるか否かを判定する。
　ステップＳ６４において、断線検出処理部１０２が、マルチレーンモードで使用中のデータ信号線１５－１乃至１５－３でブロードキャストアドレスに続くACKが受信不可であると判定した場合、処理はステップＳ６５に進む。
　ステップＳ６５において、断線検出処理部１０２は、データ信号線１５－１乃至１５－３のうちの、ACKを未受信のデータ信号線１５が、バス分岐前の共通部分で断線（図１６参照）していると推定する。
　従って、この場合、ステップＳ６６において、復帰処理部１０１は、ACKを未受信のデータ信号線１５に応じて通信モードを遷移させる。例えば、復帰処理部１０１は、データ信号線１５－１が断線していると推定されるとき、全てのスレーブ１３に対してシングルレーンモードへ遷移させる。また、復帰処理部１０１は、例えば、データ信号線１５－２または１５－３が断線していると推定されるとき、４本のデータ信号線１５－０乃至１５－３を使用してマルチレーンモードで通信しているスレーブ１３に対して、データ信号線１５－０および１５－２を使用したマルチレーンモードへ遷移させる。その後、処理は終了される。
　一方、ステップＳ６４において、断線検出処理部１０２が、マルチレーンモードで使用中のデータ信号線１５－１乃至１５－３でブロードキャストアドレスに続くACKが受信不可でない（ACKが受信可能である）と判定した場合、処理はステップＳ６７に進む。
　ステップＳ６７において、断線検出処理部１０２は、データ信号線１５－０（即ち、データ信号線１５－０乃至１５－３のうちの、シングルレーンモードでも使用されるデータ信号線）で、スレーブアドレスに続くACKが受信不可であるか否かを判定する。
　ステップＳ６７において、断線検出処理部１０２が、データ信号線１５－０で、スレーブアドレスに続くACKが受信不可であると判定した場合、処理はステップＳ６８に進む。
　ステップＳ６８において、断線検出処理部１０２は、クロック信号線１４またはデータ信号線１５－０が、バス分岐後からスレーブ端子までの間で断線（図１６参照）していると推定する。
　ステップＳ６９において、復帰処理部１０１は、バス分岐後からスレーブ端子までの間で断線していると推定された対象のスレーブ１３の使用を停止し、処理は終了される。
　一方、ステップＳ６７において、断線検出処理部１０２が、データ信号線１５－０で、スレーブアドレスに続くACKが受信不可でない（ACKが受信可能である）と判定した場合、処理はステップＳ７０に進む。
　ステップＳ７０において、断線検出処理部１０２は、マルチレーンモードで使用中のデータ信号線１５－１乃至１５－３（ステップＳ６７で確認したデータ信号線１５－０以外）で、スレーブアドレスに続くACKが受信不可であるか否かを判定する。
　ステップＳ７０において、断線検出処理部１０２が、マルチレーンモードで使用中のデータ信号線１５－１乃至１５－３で、スレーブアドレスに続くACKが受信不可であると判定した場合、処理はステップＳ７１に進む。
　ステップＳ７１において、断線検出処理部１０２は、ACKを未受信のデータ信号線１５が、バス分岐後からスレーブ端子までの間で断線（図１６参照）していると推定する。
　ステップＳ７２において、復帰処理部１０１は、ACKを未受信のデータ信号線１５に応じて通信モードを遷移させる。例えば、復帰処理部１０１は、データ信号線１５－１が断線していると推定されるとき、そのスレーブ１３のみに対してシングルレーンモードへ遷移させる。また、復帰処理部１０１は、例えば、データ信号線１５－２または１５－３が断線していると推定されるとき、４本のデータ信号線１５－０乃至１５－３を使用してマルチレーンモードで通信しているスレーブ１３に対して、データ信号線１５－０および１５－２を使用したマルチレーンモードへ遷移させる。その後、処理は終了される。
　一方、ステップＳ７０において、断線検出処理部１０２が、マルチレーンモードで使用中のデータ信号線１５－１乃至１５－３で、スレーブアドレスに続くACKが受信不可でない（ACKが受信可能である）と判定した場合、処理はステップＳ７３に進む。
　ステップＳ７３において、断線検出処理部１０２は、データ信号線１５－０（即ち、データ信号線１５－０乃至１５－３のうちの、シングルレーンモードでも使用されるデータ信号線）で、パリティエラーなどのエラーが検出されたか否かを判定する。
　ステップＳ７３において、断線検出処理部１０２が、データ信号線１５－０で、パリティエラーなどのエラーが検出されたと判定した場合、処理はステップＳ７４に進む。
　ステップＳ７４において、断線検出処理部１０２は、データ信号線１５－０（即ち、データ信号線１５－０乃至１５－３のうちの、シングルレーンモードでも使用されるデータ信号線）が断線寸前であるか、ノイズの影響を連続的に受けていると推定する。ステップＳ７４の処理後、処理はステップＳ６９に進み、上述したように、そのスレーブ１３の使用を停止し、処理は終了される。
　一方、ステップＳ７３において、断線検出処理部１０２が、データ信号線１５－０で、パリティエラーなどのエラーが検出されないと判定した場合、処理はステップＳ７５に進む。
　ステップＳ７５において、断線検出処理部１０２は、マルチレーンモードで使用中のデータ信号線１５－１乃至１５－３（ステップＳ７３で確認したデータ信号線１５－０以外）で、パリティエラーなどのエラーが検出されたか否かを判定する。
　ステップＳ７５において、断線検出処理部１０２が、マルチレーンモードで使用中のデータ信号線１５－１乃至１５－３で、パリティエラーなどのエラーが検出されたと判定した場合、処理はステップＳ７６に進む。
　ステップＳ７６において、断線検出処理部１０２は、エラーが検出されたデータ信号線１５が断線寸前であるか、ノイズの影響を連続的に受けていると推定する。ステップＳ７６の処理後、処理はステップＳ７２に進み、上述したように、ACKを未受信のデータ信号線１５に応じて通信モードを遷移させる。
　そして、ステップＳ７５において、断線検出処理部１０２が、マルチレーンモードで使用中のデータ信号線１５－１乃至１５－３で、パリティエラーなどのエラーが検出されていないと判定した場合、処理は終了される。
　＜パリティチェックを正常に行う通信方法＞
　図２３は、マスタ１２が、HDRモードのひとつであるDDRモードでスレーブ１３からデータを読み出す通信処理（DDR Read）を説明するフローチャートである。この通信処理（DDR Read）は、まずSDRモードにおいてコモンコマンドコードを使用して、上述のマルチレーンモード遷移処理が行われてマルチレーンモードに遷移した後に実行される。
　ステップＳ８１において、マスタ１２は、通信をSDRモードからHDRモードに切り替える処理を行う。具体的には、マスタ１２では、送受信部２１が、クロック信号線１４およびデータ信号線１５－０を駆動して、SDRモードにおいて、バスＩＦ１１を構成する全てのスレーブ１３を対象として一斉にコマンドを送信することを通知するブロードキャストコマンド（0ｘ7E+R/W=0）を送信する。その後、マスタ１２では、ブロードキャストコマンドの受信が成功したことを確認するためにスレーブ１３から送信されてくるACKを受信すると、送受信部２１が、HDRモードに入るためのコモンコマンドコード（ENTHDR CCC(0ｘ20)）を送信する。
　ステップＳ８２において、マスタ１２の送受信部２１は、クロック信号線１４およびデータ信号線１５－０を駆動して、リードコマンドを送信する。
　ステップＳ８３において、制御部２２は、ACK/NACK検出器９６による検出結果に従って、リードコマンドを送信した後のプリアンブルの２ビット目の値を検出し、スレーブ１３からACKおよびNACKのどちらが送信されてきかを判定する。即ち、制御部２２は、リードコマンドを送信した後のプリアンブルの２ビット目が０であることを検出した場合、スレーブ１３からACKが送信されてきたと判定する。一方、制御部２２は、リードコマンドを送信した後のプリアンブルの２ビット目が１であることを検出した場合、スレーブ１３からNACKが送信されてきたと判定する。
　ステップＳ８３において、制御部２２が、スレーブ１３からACKが送信されてきたと判定した場合、処理はステップＳ８４に進む。
　ステップＳ８４において、送受信部２１は、スレーブ１３から送信されてくるリードデータを受信する。
　ステップＳ８５において、制御部２２は、パリティエラー検出器９５による検出結果に従って、使用中のいずれかのデータ信号線１５でパリティエラーが発生しているか否かを判定する。このとき、上述の特許文献１の図４に示したように、バリティビットＰ１は、データの奇数番目のビットの論理和が偶数のとき０を取り、バリティビットＰ１は、データの偶数番目のビットの論理和が奇数のとき０を取る。
　ステップＳ８５において、制御部２２が、使用中の全てのデータ信号線１５でパリティエラーが発生していない、即ち、データが正常であると判定した場合、処理はステップＳ８６に進む。ステップＳ８６において、送受信部２１は、データに続いて送信されてくるプリアンブルを受信する。
　ステップＳ８７において、制御部２２は、ステップＳ８６で受信したプリアンブルにより次に送信されることが指定されているのは、データおよびCRCワードのどちらであるかを判定する。
　ステップＳ８７において、制御部２２が、次に送信されてくるのはデータであると判定した場合、処理はステップＳ８８に進み、送受信部２１はリードデータを受信した後、処理はステップＳ８５に戻って、以下、同様の処理が繰り返される。
　一方、ステップＳ８７において、制御部２２が、次に送信されてくるのはCRCワードであると判定した場合、処理はステップＳ８９に進み、送受信部２１はCRCワードを受信する。
　ステップＳ８９の処理後、処理はステップＳ９１に進む。または、ステップＳ８５でパリティエラーがあったと判定された場合、処理はステップＳ９１に進む。また、ステップＳ８３でNACKが送信されてきたと判定された場合、処理はステップＳ９１に進み、所定のビット数のコンフリクト防止クロック期間の経過後、クロック信号を送信して、処理はステップＳ９１に進む。
　ステップＳ９１において、送受信部２１はHDR終了コマンドを送信し、これにより、マスタ１２がDDRモードでスレーブ１３からデータを読み出す通信処理（DDR Read）は終了される。
　以上のように、バスＩＦ１１では、例えば、マスタ１２がACKを受信したと判定したとき、そのACKがNACKの１ビットエラーであってデータ信号線１５－０乃至１５－３に対する駆動が行われない状態が発生したとしても、制御部２２がパリティエラー検出器９５による検出結果に従って、受信したデータが正しいものではないことを検出することができる。これにより、マスタ１２は、受信したデータが正しいものであるのか、データ信号線１５－０乃至１５－３に対する駆動が行われない状態によるものであるのかを正確に判断して、より確実に通信を行うことができる。
　ここで、本実施の形態のバスＩＦ１１におけるパリティエラーの検出方法は、例えば、上述の特許文献１の図４または図７に示した方法と同様に行われ、パリティエラー検出器９５は、上述の特許文献１の図５または図８と同様に構成される。このとき、例えば、使わないbitは0で埋めてDATA[15:0]で出力される。これは、例えば、16bitで送ると仮定すると、４レーンモードのときには、シリアルデータSDAは、１レーンあたり、4bitしか送信せず、パリティも4bitで計算することが必要となる。このため、D0~D3だけ送信データを設定し、その他は0埋めでパリティが計算される。
　＜コンピュータの構成例＞
　なお、上述のフローチャートを参照して説明した各処理は、必ずしもフローチャートとして記載された順序に沿って時系列に処理する必要はなく、並列的あるいは個別に実行される処理（例えば、並列処理あるいはオブジェクトによる処理）も含むものである。また、プログラムは、１のCPUにより処理されるものであっても良いし、複数のCPUによって分散処理されるものであっても良い。
　また、上述した一連の処理（通信方法）は、ハードウエアにより実行することもできるし、ソフトウエアにより実行することもできる。一連の処理をソフトウエアにより実行する場合には、そのソフトウエアを構成するプログラムが、専用のハードウエアに組み込まれているコンピュータ、または、各種のプログラムをインストールすることで、各種の機能を実行することが可能な、例えば汎用のパーソナルコンピュータなどに、プログラムが記録されたプログラム記録媒体からインストールされる。
　図２４は、上述した一連の処理をプログラムにより実行するコンピュータのハードウエアの構成例を示すブロック図である。
　コンピュータにおいて、CPU（Central Processing Unit）２０１，ROM（Read Only Memory）２０２，RAM（Random Access Memory）２０３、およびEEPROM（Electronically Erasable and Programmable Read Only Memory）２０４は、バス２０５により相互に接続されている。バス２０５には、さらに、入出力インタフェース２０６が接続されており、入出力インタフェース２０６が外部に接続される。
　以上のように構成されるコンピュータでは、CPU２０１が、例えば、ROM２０２およびEEPROM２０４に記憶されているプログラムを、バス２０５を介してRAM２０３にロードして実行することにより、上述した一連の処理が行われる。また、コンピュータ（CPU２０１）が実行するプログラムは、ROM２０２に予め書き込んでおく他、入出力インタフェース２０６を介して外部からEEPROM２０４にインストールしたり、更新したりすることができる。
　なお、本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。
　＜構成の組み合わせ例＞
　なお、本技術は以下のような構成も取ることができる。
（１）
　１本のクロック信号線と１本のデータ信号線とを使用して通信を行う通信モードであるシングルレーンモード、および、１本の前記クロック信号線と２本以上の所定本数の前記データ信号線とを使用して通信を行う通信モードであるマルチレーンモードのうちの、いずれかの通信モードで、他の通信装置と信号の送受信を行う送受信部と、
　前記マルチレーンモードの設定を指示するコマンドであるマルチレーン設定コマンドを前記送受信部から送信し、前記マルチレーンモードの現状設定を確認するコマンドであるマルチレーン確認コマンドを前記送受信部から送信して、前記シングルレーンモードから前記マルチレーンモードへの通信を遷移させる処理を行うマルチレーンモード遷移処理部と
　を備え、
　前記マルチレーンモード遷移処理部は、
　　前記他の通信装置が使用中の全ての前記データ信号線で、一斉に前記コマンドを送信する際に使用するブロードキャストアドレスに続いて送信されてくる肯定応答の受信を確認することと、
　　前記他の通信装置が使用中の全ての前記データ信号線で、各個の前記他の通信装置を指定する個別アドレスに続いて送信されてくる肯定応答の受信を確認することと
　のうちの、少なくとも一方の確認を行い、その一方の肯定応答の受信を確認した場合、前記シングルレーンモードから前記マルチレーンモードへの通信の遷移に成功したと認識する
　通信装置。
（２）
　前記マルチレーンモード遷移処理部は、
　　前記ブロードキャストアドレスに続いて送信されてくる肯定応答の受信を確認することと、
　　前記個別アドレスに続いて送信されてくる肯定応答の受信を確認することと
　の両方を行い、それらの両方の肯定応答を受信した場合、前記シングルレーンモードから前記マルチレーンモードへの通信の遷移に成功したと認識する
　上記（１）に記載の通信装置。
（３）
　前記マルチレーンモードでの通信に対応している前記他の通信装置から前記マルチレーンモードにおいて使用される前記データ信号線を介して、少なくとも前記個別アドレスに対して送信されてくる肯定応答または否定応答に基づいて、前記マルチレーンモードにおいて使用される前記データ信号線の断線を検出する断線検出部
　上記（１）または（２）に記載の通信装置。
（４）
　前記断線検出部は、前記マルチレーンモードでの通信に対応している前記他の通信装置から前記マルチレーンモードにおいて使用される前記データ信号線を介して、前記ブロードキャストアドレスに対して送信されてくる肯定応答または否定応答に基づいて、前記マルチレーンモードにおいて使用される前記データ信号線の断線を検出する
　上記（３）に記載の通信装置。
（５）
　前記断線検出部は、前記マルチレーンモードでの通信に対応している前記他の通信装置から前記マルチレーンモードにおいて使用される前記データ信号線を介して、肯定応答または否定応答すべき全ての箇所に対して送信されてくる肯定応答または否定応答に基づいて、前記マルチレーンモードにおいて使用される前記データ信号線の断線を検出する
　上記（３）または（４）に記載の通信装置。
（６）
　所定本数の前記データ信号線ごとに、それぞれの前記データ信号線を介して伝送されるデータのパリティを計算して付与することで、前記データ信号線ごとのデータに発生したエラーを検出するエラー検出部
　をさらに備える上記（３）から（５）までのいずれかに記載の通信装置。
（７）
　前記断線検出部により断線が検出され、または、前記エラー検出部によりエラーが高頻度で検出された場合、通信中の前記他の通信装置との通信を復帰させる処理を行う復帰処理部
　をさらに備える上記（６）に記載の通信装置。
（８）
　前記断線検出部は、前記他の通信装置からの肯定応答または否定応答に基づいて、前記データ信号線に断線が発生した断線箇所を推定する
　上記（７）に記載の通信装置。
（９）
　前記マルチレーンモード遷移処理部は、前記マルチレーン設定コマンドに対して送信されてくる肯定応答の確認を、前記シングルレーンモードで使用される前記データ信号線のみで行う
　上記（１）から（８）までのいずれかに記載の通信装置。
（１０）
　前記エラー検出部は、前記マルチレーンモードにおける１本の前記クロック信号線と２本の前記データ信号線とを使用した通信で、２本の前記データ信号線どうしで反転したビットが伝送されていない場合、エラーが発生したことを検出する
　上記（６）に記載の通信装置。
（１１）
　１本のクロック信号線と１本のデータ信号線とを使用して通信を行う通信モードであるシングルレーンモード、および、１本の前記クロック信号線と２本以上の所定本数の前記データ信号線とを使用して通信を行う通信モードであるマルチレーンモードのうちの、いずれかの通信モードで、他の通信装置と信号の送受信を行う送受信部と、
　前記マルチレーンモードの設定を指示するコマンドであるマルチレーン設定コマンドを前記送受信部から送信し、前記マルチレーンモードの現状設定を確認するコマンドであるマルチレーン確認コマンドを前記送受信部から送信して、前記シングルレーンモードから前記マルチレーンモードへの通信を遷移させる処理を行うマルチレーンモード遷移処理部と
　を備える通信装置の通信方法であって、
　前記他の通信装置が使用中の全ての前記データ信号線で、一斉に前記コマンドを送信する際に使用するブロードキャストアドレスに続いて送信されてくる肯定応答の受信を確認することと、
　前記他の通信装置が使用中の全ての前記データ信号線で、各個の前記他の通信装置を指定する個別アドレスに続いて送信されてくる肯定応答の受信を確認することと
　のうちの、少なくとも一方の確認を行い、その一方の肯定応答の受信を確認した場合、前記シングルレーンモードから前記マルチレーンモードへの通信の遷移に成功したと認識する
　ことを含む通信方法。
（１２）
　１本のクロック信号線と１本のデータ信号線とを使用して通信を行う通信モードであるシングルレーンモード、および、１本の前記クロック信号線と２本以上の所定本数の前記データ信号線とを使用して通信を行う通信モードであるマルチレーンモードのうちの、いずれかの通信モードで、他の通信装置と信号の送受信を行う送受信部と、
　前記マルチレーンモードの設定を指示するコマンドであるマルチレーン設定コマンドを前記送受信部から送信し、前記マルチレーンモードの現状設定を確認するコマンドであるマルチレーン確認コマンドを前記送受信部から送信して、前記シングルレーンモードから前記マルチレーンモードへの通信を遷移させる処理を行うマルチレーンモード遷移処理部と
　を備える通信装置のコンピュータに、
　前記他の通信装置が使用中の全ての前記データ信号線で、一斉に前記コマンドを送信する際に使用するブロードキャストアドレスに続いて送信されてくる肯定応答の受信を確認することと、
　前記他の通信装置が使用中の全ての前記データ信号線で、各個の前記他の通信装置を指定する個別アドレスに続いて送信されてくる肯定応答の受信を確認することと
　のうちの、少なくとも一方の確認を行い、その一方の肯定応答の受信を確認した場合、前記シングルレーンモードから前記マルチレーンモードへの通信の遷移に成功したと認識する
　ことを含む通信処理を実行させるためのプログラム。
（１３）
　バスにおける制御の主導権を有する第１の通信装置と、
　前記第１の通信装置による制御に従って通信を行う第２の通信装置と
　を備え、
　前記第１の通信装置が、
　　１本のクロック信号線と１本のデータ信号線とを使用して通信を行う通信モードであるシングルレーンモード、および、１本の前記クロック信号線と２本以上の所定本数の前記データ信号線とを使用して通信を行う通信モードであるマルチレーンモードのうちの、いずれかの通信モードで、前記第２の通信装置と信号の送受信を行う送受信部と、
　　前記マルチレーンモードの設定を指示するコマンドであるマルチレーン設定コマンドを前記送受信部から送信し、前記マルチレーンモードの現状設定を確認するコマンドであるマルチレーン確認コマンドを前記送受信部から送信して、前記シングルレーンモードから前記マルチレーンモードへの通信を遷移させる処理を行うマルチレーンモード遷移処理部と
　　を有し、
　　前記マルチレーンモード遷移処理部は、
　　　前記第２の通信装置が使用中の全ての前記データ信号線で、一斉に前記コマンドを送信する際に使用するブロードキャストアドレスに続いて送信されてくる肯定応答の受信を確認することと、
　　　前記第２の通信装置が使用中の全ての前記データ信号線で、各個の前記第２の通信装置を指定する個別アドレスに続いて送信されてくる肯定応答の受信を確認することと
　　のうちの、少なくとも一方の確認を行い、その一方の肯定応答の受信を確認した場合、前記シングルレーンモードから前記マルチレーンモードへの通信の遷移に成功したと認識する
　通信システム。
　なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
　１１　バスＩＦ，　１２　マスタ，　１３　スレーブ，　１４　クロック信号線，　１５　データ信号線，　２１　送受信部，　２２　制御部，　３１　クロック送受信部，　３２　データ送受信部，　３３　ＭＬ遷移処理部，　４１　送受信部，　４２　制御部，　５１　クロック送受信部，　５２　データ送受信部，　５３　ＭＬ遷移処理部，　６１　レーン分配部，　６２　レーン併合部，　７１　出力アンプ，　７２　入力アンプ，　７３　SCL制御部，　７４　Ｈレベル維持部，　７５　シリアル変換部，　７６　パラレル変換部，　７７　パリティ計算部，　８１　ＭＬ制御部，　８２　シリアルエラー検出部，　８３　パラレルエラー検出部，　８４　FSM，　９１　CRCエラー検出器，　９２　bit反転エラー検出器，　９３　コンフリクトエラー検出器，　９４　プリアンブルエラー検出器，　９５　パリティエラー検出器，　９６　ACK/NACK検出器，　９７　I3C規格エラー検出器，　１０１　復帰処理部，　１０２　断線検出処理部

Claims (13)

  1. 　１本のクロック信号線と１本のデータ信号線とを使用して通信を行う通信モードであるシングルレーンモード、および、１本の前記クロック信号線と２本以上の所定本数の前記データ信号線とを使用して通信を行う通信モードであるマルチレーンモードのうちの、いずれかの通信モードで、他の通信装置と信号の送受信を行う送受信部と、
    　前記マルチレーンモードの設定を指示するコマンドであるマルチレーン設定コマンドを前記送受信部から送信し、前記マルチレーンモードの現状設定を確認するコマンドであるマルチレーン確認コマンドを前記送受信部から送信して、前記シングルレーンモードから前記マルチレーンモードへの通信を遷移させる処理を行うマルチレーンモード遷移処理部と
    　を備え、
    　前記マルチレーンモード遷移処理部は、
    　　前記他の通信装置が使用中の全ての前記データ信号線で、一斉に前記コマンドを送信する際に使用するブロードキャストアドレスに続いて送信されてくる肯定応答の受信を確認することと、
    　　前記他の通信装置が使用中の全ての前記データ信号線で、各個の前記他の通信装置を指定する個別アドレスに続いて送信されてくる肯定応答の受信を確認することと
    　のうちの、少なくとも一方の確認を行い、その一方の肯定応答の受信を確認した場合、前記シングルレーンモードから前記マルチレーンモードへの通信の遷移に成功したと認識する
    　通信装置。
  2. 　前記マルチレーンモード遷移処理部は、
    　　前記ブロードキャストアドレスに続いて送信されてくる肯定応答の受信を確認することと、
    　　前記個別アドレスに続いて送信されてくる肯定応答の受信を確認することと
    　の両方を行い、それらの両方の肯定応答を受信した場合、前記シングルレーンモードから前記マルチレーンモードへの通信の遷移に成功したと認識する
    　請求項１に記載の通信装置。
  3. 　前記マルチレーンモードでの通信に対応している前記他の通信装置から前記マルチレーンモードにおいて使用される前記データ信号線を介して、少なくとも前記個別アドレスに対して送信されてくる肯定応答または否定応答に基づいて、前記マルチレーンモードにおいて使用される前記データ信号線の断線を検出する断線検出部
    　をさらに備える請求項１に記載の通信装置。
  4. 　前記断線検出部は、前記マルチレーンモードでの通信に対応している前記他の通信装置から前記マルチレーンモードにおいて使用される前記データ信号線を介して、前記ブロードキャストアドレスに対して送信されてくる肯定応答または否定応答に基づいて、前記マルチレーンモードにおいて使用される前記データ信号線の断線を検出する
    　請求項３に記載の通信装置。
  5. 　前記断線検出部は、前記マルチレーンモードでの通信に対応している前記他の通信装置から前記マルチレーンモードにおいて使用される前記データ信号線を介して、肯定応答または否定応答すべき全ての箇所に対して送信されてくる肯定応答または否定応答に基づいて、前記マルチレーンモードにおいて使用される前記データ信号線の断線を検出する
    　請求項３に記載の通信装置。
  6. 　所定本数の前記データ信号線ごとに、それぞれの前記データ信号線を介して伝送されるデータのパリティを計算して付与することで、前記データ信号線ごとのデータに発生したエラーを検出するエラー検出部
    　をさらに備える請求項３に記載の通信装置。
  7. 　前記断線検出部により断線が検出され、または、前記エラー検出部によりエラーが高頻度で検出された場合、通信中の前記他の通信装置との通信を復帰させる処理を行う復帰処理部
    　をさらに備える請求項６に記載の通信装置。
  8. 　前記断線検出部は、前記他の通信装置からの肯定応答または否定応答に基づいて、前記データ信号線に断線が発生した断線箇所を推定する
    　請求項７に記載の通信装置。
  9. 　前記マルチレーンモード遷移処理部は、前記マルチレーン設定コマンドに対して送信されてくる肯定応答の確認を、前記シングルレーンモードで使用される前記データ信号線のみで行う
    　請求項１に記載の通信装置。
  10. 　前記エラー検出部は、前記マルチレーンモードにおける１本の前記クロック信号線と２本の前記データ信号線とを使用した通信で、２本の前記データ信号線どうしで反転したビットが伝送されていない場合、エラーが発生したことを検出する
    　請求項６に記載の通信装置。
  11. 　１本のクロック信号線と１本のデータ信号線とを使用して通信を行う通信モードであるシングルレーンモード、および、１本の前記クロック信号線と２本以上の所定本数の前記データ信号線とを使用して通信を行う通信モードであるマルチレーンモードのうちの、いずれかの通信モードで、他の通信装置と信号の送受信を行う送受信部と、
    　前記マルチレーンモードの設定を指示するコマンドであるマルチレーン設定コマンドを前記送受信部から送信し、前記マルチレーンモードの現状設定を確認するコマンドであるマルチレーン確認コマンドを前記送受信部から送信して、前記シングルレーンモードから前記マルチレーンモードへの通信を遷移させる処理を行うマルチレーンモード遷移処理部と
    　を備える通信装置の通信方法であって、
    　前記他の通信装置が使用中の全ての前記データ信号線で、一斉に前記コマンドを送信する際に使用するブロードキャストアドレスに続いて送信されてくる肯定応答の受信を確認することと、
    　前記他の通信装置が使用中の全ての前記データ信号線で、各個の前記他の通信装置を指定する個別アドレスに続いて送信されてくる肯定応答の受信を確認することと
    　のうちの、少なくとも一方の確認を行い、その一方の肯定応答の受信を確認した場合、前記シングルレーンモードから前記マルチレーンモードへの通信の遷移に成功したと認識する
    　ことを含む通信方法。
  12. 　１本のクロック信号線と１本のデータ信号線とを使用して通信を行う通信モードであるシングルレーンモード、および、１本の前記クロック信号線と２本以上の所定本数の前記データ信号線とを使用して通信を行う通信モードであるマルチレーンモードのうちの、いずれかの通信モードで、他の通信装置と信号の送受信を行う送受信部と、
    　前記マルチレーンモードの設定を指示するコマンドであるマルチレーン設定コマンドを前記送受信部から送信し、前記マルチレーンモードの現状設定を確認するコマンドであるマルチレーン確認コマンドを前記送受信部から送信して、前記シングルレーンモードから前記マルチレーンモードへの通信を遷移させる処理を行うマルチレーンモード遷移処理部と
    　を備える通信装置のコンピュータに、
    　前記他の通信装置が使用中の全ての前記データ信号線で、一斉に前記コマンドを送信する際に使用するブロードキャストアドレスに続いて送信されてくる肯定応答の受信を確認することと、
    　前記他の通信装置が使用中の全ての前記データ信号線で、各個の前記他の通信装置を指定する個別アドレスに続いて送信されてくる肯定応答の受信を確認することと
    　のうちの、少なくとも一方の確認を行い、その一方の肯定応答の受信を確認した場合、前記シングルレーンモードから前記マルチレーンモードへの通信の遷移に成功したと認識する
    　ことを含む通信処理を実行させるためのプログラム。
  13. 　バスにおける制御の主導権を有する第１の通信装置と、
    　前記第１の通信装置による制御に従って通信を行う第２の通信装置と
    　を備え、
    　前記第１の通信装置が、
    　　１本のクロック信号線と１本のデータ信号線とを使用して通信を行う通信モードであるシングルレーンモード、および、１本の前記クロック信号線と２本以上の所定本数の前記データ信号線とを使用して通信を行う通信モードであるマルチレーンモードのうちの、いずれかの通信モードで、前記第２の通信装置と信号の送受信を行う送受信部と、
    　　前記マルチレーンモードの設定を指示するコマンドであるマルチレーン設定コマンドを前記送受信部から送信し、前記マルチレーンモードの現状設定を確認するコマンドであるマルチレーン確認コマンドを前記送受信部から送信して、前記シングルレーンモードから前記マルチレーンモードへの通信を遷移させる処理を行うマルチレーンモード遷移処理部と
    　　を有し、
    　　前記マルチレーンモード遷移処理部は、
    　　　前記第２の通信装置が使用中の全ての前記データ信号線で、一斉に前記コマンドを送信する際に使用するブロードキャストアドレスに続いて送信されてくる肯定応答の受信を確認することと、
    　　　前記第２の通信装置が使用中の全ての前記データ信号線で、各個の前記第２の通信装置を指定する個別アドレスに続いて送信されてくる肯定応答の受信を確認することと
    　　のうちの、少なくとも一方の確認を行い、その一方の肯定応答の受信を確認した場合、前記シングルレーンモードから前記マルチレーンモードへの通信の遷移に成功したと認識する
    　通信システム。
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