WO2018162583A1 - Halbleiterbauelement und verfahren zur herstellung von mindestens einem halbleiterbauelement - Google Patents

Halbleiterbauelement und verfahren zur herstellung von mindestens einem halbleiterbauelement Download PDF

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WO2018162583A1
WO2018162583A1 PCT/EP2018/055653 EP2018055653W WO2018162583A1 WO 2018162583 A1 WO2018162583 A1 WO 2018162583A1 EP 2018055653 W EP2018055653 W EP 2018055653W WO 2018162583 A1 WO2018162583 A1 WO 2018162583A1
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WO
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semiconductor
semiconductor chip
carrier
etching
chip
Prior art date
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PCT/EP2018/055653
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English (en)
French (fr)
Inventor
Michael Zitzlsperger
Michael Kühnelt
Andreas Reith
Peter Nagel
Original Assignee
Osram Opto Semiconductors Gmbh
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Filing date
Publication date
Application filed by Osram Opto Semiconductors Gmbh filed Critical Osram Opto Semiconductors Gmbh
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0095—Post-treatment of devices, e.g. annealing, recrystallisation or short-circuit elimination
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices

Definitions

  • a semiconductor component is specified, which is in particular an optoelectronic semiconductor component. Furthermore, a method for producing at least one semiconductor component is specified. In the manufacture of semiconductor chips, for example of
  • An object to be solved is to specify a method for producing at least one semiconductor component with improved quality. This task is performed by a procedure with the characteristics of the independent
  • the semiconductor chip has traces of singulation on the side surface
  • transverse means that the side surface including the major surfaces includes an angle greater than 0 ° and less than 180 °, in other words, the side surface is not parallel to the first and second major surfaces
  • the etching process preferably takes place only after the mounting of the semiconductor chip on the carrier. Particularly preferably, the method steps are carried out in the order indicated above in succession.
  • the etching of the semiconductor chip after mounting on the carrier has the advantage that also
  • Breakage germs or cracks can be eliminated, which only arise during the chip assembly process.
  • Semiconductor layer sequence are located.
  • a wafer composite For producing a semiconductor chip or a plurality of semiconductor chips, a wafer composite can be used
  • Semiconductor layer sequence may include a first semiconductor region and a second semiconductor region, wherein the two semiconductor regions differ in particular with respect to their conductivity. The first one can do this
  • semiconductor region for example n-doped, while the second semiconductor region is p-doped. Furthermore, an active zone which is suitable for receiving or for generating radiation can be arranged between the first and second semiconductor region.
  • the semiconductor layer sequence may be arranged on the carrier unit such that the first semiconductor region is on the carrier side and the second semiconductor region
  • Semiconductor region is disposed on a side facing away from the carrier unit of the semiconductor layer sequence.
  • the wafer composite can be provided with a plurality of separation trenches, along which the wafer composite into a
  • the isolation trenches can extend through the second semiconductor region and the active layer into the first semiconductor region and end there.
  • a complete separation can be done for example by sawing, laser cutting or breaking the wafer composite.
  • the separation trenches arise the side surfaces of the semiconductor chips, due to the
  • Separation traces of the separation for example, traces of a sawing process, a laser separation process or a crushing process, have.
  • the separation trenches it is also possible for the separation trenches to extend in a vertical direction through the entire wafer composite, so that separate semiconductor chips are already formed by the formation of the isolation trenches.
  • Forming the separation trenches can be done in particular by sawing, laser cutting or breaking the wafer composite.
  • the carrier unit on which the semiconductor layer sequence is arranged may be a growth substrate used for the production of the semiconductor layer sequence
  • the first and second semiconductor regions can be produced in layers on the growth substrate by means of an epitaxy process.
  • the first and second semiconductor regions are each formed from at least one semiconductor layer.
  • the direction in which the second semiconductor region is grown on the first semiconductor region denotes the vertical direction.
  • the growth substrate may be sapphire or sic.
  • Growth substrate of GaN, GaAs or GaP is formed.
  • the growth substrate may be in the finished semiconductor chip
  • Semiconductor layer sequence is arranged.
  • the growth substrate after the production of the semiconductor layer sequence can be at least partially removed.
  • the semiconductor layer sequence is preferably applied to a replacement carrier which is finished
  • semiconductor chip forming the chip substrate.
  • replacement carrier in particular semiconductor materials such as silicon or germanium in question.
  • semiconductor regions of the semiconductor layer sequence preference is given to nitride compound semiconductors
  • Compound semiconductor material preferably Al n Ga m I Ni n - m N include, where 0 ⁇ n ⁇ 1, 0 ⁇ m ⁇ 1 and n + m ⁇ 1. This material does not necessarily have a mathematically exact
  • composition according to the above formula may contain one or more dopants as well as additional
  • the above formula contains only the essential constituents of the crystal lattice (Al, Ga, I n, N), even if these may be partially replaced by small amounts of other substances.
  • Semiconductor layer sequence Al n Ga m I ni- n m comprises p, where 0 ⁇ n ⁇ 1, 0 ⁇ m ⁇ 1 and n + m ⁇ 1.
  • This material does not necessarily have a mathematically exact composition according to the above formula. Rather, it can be one or more
  • a carrier is provided on which the semiconductor chip is mounted.
  • the semiconductor chip is mounted.
  • Carrier composite comprising a plurality of carriers
  • the carrier or carrier composite may contain or consist of at least one of the following materials: metal, plastic, ceramic.
  • the carrier composite may be one
  • Lead frame act which has a plurality of metal strips, which result by separation of the lead frame a plurality of carriers. According to at least one embodiment of the method is between the semiconductor chip and the carrier
  • Connecting means arranged, which mechanically connects the semiconductor chip to the carrier.
  • Suitable connecting means are in particular solder joints, adhesives or sintered connections.
  • the connecting means may be designed to be electrically conductive and moreover connect the semiconductor chip to the carrier in an electrically conductive manner.
  • Connecting means a metal or a metal compound based on Au or Ag.
  • the traces of the singulation can be at least partially eliminated by etching the semiconductor chip on the at least one side surface. In other words, when etching the semiconductor chip
  • Side surface with a surface normal of the first main surface after etching at least partially includes a smaller angle than before the etching.
  • Semiconductor chip originally have a parallelepiped shape, so that the side surfaces are substantially flat surfaces which are perpendicular to the first and second
  • Main surface run which are also flat. Due to the taking place during etching removal of material to the
  • the three-dimensional shape may change such that the side surfaces have concave curved areas. Furthermore, it is possible that the material removal on the side surfaces leads to the fact that the side surfaces are still flat surfaces, but with the first main surface form an angle which is greater than 90 ° and smaller than 180 °.
  • the semiconductor chip can
  • the first main area facing the carrier is smaller than the second main area facing away from the carrier.
  • the connecting means is after the etching of the semiconductor chip in at least one lateral direction over the first major surface over.
  • the lateral direction designates a direction parallel to the first main surface.
  • Limiting connecting means before the etching on the first main surface that is, the connecting means does not protrude laterally beyond the first main surface.
  • the lateral extent of the first main surface is reduced more than the lateral extent of the first
  • Connecting means This leads to a lateral projection of the connecting means relative to the first main surface.
  • This supernatant can be advantageously achieved by means of an etchant which acts selectively against the bonding agent.
  • the lateral projection of the connecting means can be regarded as an indication that the
  • Extension of the connecting means limited to the lateral extent of the first major surface.
  • the at least one side surface of the active zone of the method is provided.
  • an original lateral extent of the active zone can be retained, so that the semiconductor chip does not experience any loss of power.
  • an anisotropic etching method is carried out. In this case, the dependence of the etching rate on the crystal direction of the semiconductor material contained in the semiconductor chip can be utilized become. Along the main levels of the crystal, the
  • facets forming the etching of three-dimensional structures such as
  • an isotropic etching process may be performed.
  • the etching rate is typically independent of the crystal direction of the semiconductor crystal.
  • concavely curved regions can be formed on the side surfaces.
  • Suitable etching methods are wet etching methods as well as dry etching methods.
  • the carrier serves as an etching mask during etching. This allows the
  • Material removal during the etching process are essentially limited to areas of the semiconductor chip, which are not covered by the carrier.
  • the carrier as an etching mask can advantageously on the application and
  • Removing an additional etching mask can be dispensed with.
  • this includes
  • Semiconductor device at least one semiconductor chip, which is a chip substrate and arranged on the chip substrate Semiconductor layer sequence, a first major surface and a first major surface opposite second major surface and at least one side surface which is arranged transversely to the first major surface and second major surface.
  • transverse means that the side surface with the
  • Major surfaces includes an angle greater than 0 ° and less than 180 °.
  • the at least one side surface is not arranged parallel to the first and second main surfaces.
  • the semiconductor component may have a carrier with a mounting surface, wherein the first main surface of the at least one semiconductor chip is connected to the mounting surface of the carrier.
  • Semiconductor device having a connecting means which is arranged between the semiconductor chip and the carrier, wherein the connecting means laterally, that is, in at least one lateral direction, over the first main surface
  • the connecting means advantageously produces a mechanical connection between the semiconductor chip and the carrier.
  • a semiconductor device having an active region for generating electromagnetic radiation having an active region for generating electromagnetic radiation.
  • the active zone it is also possible for the active zone to receive
  • an infrared, visible and / or ultraviolet electromagnetic radiation In this case, preferably a majority of the generated radiation emerges through the second main surface of the semiconductor chip. In this respect acts
  • the semiconductor component is a so-called "top emitter”.
  • the semiconductor device a thin-film light-emitting diode chip. This is characterized in particular by the fact that the chip substrate is a replacement carrier. Furthermore, the semiconductor chip advantageously has between the semiconductor layer sequence and the
  • Chip substrate on a reflective layer which at least a portion of the generated in the active zone
  • Semiconductor chip has a first terminal contact and a second terminal contact, which is for electrical
  • the first connection contact to the first connection contact For example, the first connection contact to the first connection contact
  • the first terminal contact is provided on the chip substrate, while the second
  • Terminal contact is arranged on the second main surface.
  • the number of side surfaces is determined by the geometry of the semiconductor chip.
  • the semiconductor chip on several side surfaces.
  • at least one side surface, but preferably each side surface may be a flat surface which forms an angle with one of the two main surfaces, in particular with the first main surface, which is greater than 90 ° and less than 180 °.
  • the semiconductor chip may have at least one side surface which comprises a concavely curved region.
  • the first main area of the semiconductor chip is smaller than the second main area.
  • Semiconductor chips are also improved by the changed geometry compared to a conventional cuboidal semiconductor chip.
  • a vertically extending side surface acts on a curved or not ⁇ vertically extending side surface due to a smaller lever, a smaller force, so that the thermal
  • the lateral projection of the connecting means decreases starting from the first main surface all the way to the carrier.
  • connecting means may be reduced by an etching process in which the lateral extent of the first main surface is reduced more than the lateral extent of the first
  • This lateral projection can be achieved with advantage by means of an etchant which acts selectively against the bonding agent.
  • Figures 1 to 3 are schematic cross-sectional views
  • Figures 1 to 2 and 4 are schematic cross-sectional views of various steps of a method for producing an optoelectronic semiconductor device according to a second embodiment and Figure 4 is a schematic
  • Figure 5 is a scanning electron microscope (SEM) recording of a semiconductor device according to a preferred
  • FIG. 6 shows an enlarged detail of that in FIG. 5
  • FIG. 1 shows a first method step of a method for producing a semiconductor chip 1 or a plurality of semiconductor chips 1.
  • a wafer composite 100 is provided which has a semiconductor layer sequence 3 and a carrier unit 20, on which the
  • Semiconductor layer sequence 3 is arranged.
  • Semiconductor layer sequence 3 has a first
  • semiconductor region 4 a second semiconductor region 6 and an arranged between the first and second semiconductor region 4, 6 active zone 5 on.
  • the first semiconductor region 4 is n-doped, while the second
  • Semiconductor region 6 is p-doped. The first
  • Semiconductor region 4 is arranged on a side of the semiconductor layer sequence 3 facing the carrier unit 20.
  • the second semiconductor region 6 is on one of
  • the carrier unit 20 is preferably a replacement carrier. This means that the
  • Semiconductor layer sequence 3 preferably on nitride compound semiconductors based materials into consideration.
  • the wafer composite 100 is provided with a plurality of separation trenches 7, along which the wafer composite 100 in a
  • Separating trenches 7 extend in a vertical direction V through the entire wafer composite 100, so that already separate by the formation of the separation trenches 7
  • the vertical direction V is parallel to a direction in which the first and second semiconductor regions 4, 6 are arranged on top of each other.
  • the formation of the separation trenches 7 can be carried out, for example, by sawing, laser cutting or breaking of the wafer composite 100.
  • FIG. 2 shows a second method step which follows the method step illustrated in FIG.
  • Semiconductor chip 1 is provided, wherein each semiconductor chip 1, a chip substrate 2, a arranged on the chip substrate 2 semiconductor layer sequence 3, a first main surface 1A and a first main surface 1A opposite second
  • the semiconductor chips 1 have on their side surfaces IC traces 8 of the singulation. It can be
  • a carrier 9 or a plurality of carriers 9 is provided, each having a mounting surface 9A.
  • the mounting of the semiconductor chips 1 takes place on the mounting surface 9A of the carrier 9, wherein the first main surface 1A of the semiconductor chip 1 is connected to the mounting surface 9A of the carrier 9.
  • the carrier 9 may contain or consist of at least one of the following materials: metal, plastic, ceramic.
  • the carriers 9 can be present in a composite and, for example, by a frame which is removed later will be formed coherently.
  • the carrier composite may be a leadframe which has a plurality of metal strips as carrier 9. For fixing the semiconductor chip 1 on the carrier 9 is between the semiconductor chip 1 and the carrier 9 a
  • Connecting means 10 arranged. Suitable connecting means 10 are in particular solder joints, adhesive or
  • the connecting means 10 is advantageously designed to be electrically conductive and establishes an electrical connection between the semiconductor chip 1 and the carrier 9.
  • the connector 10 includes a metal or metal compound based on Au or Ag.
  • the semiconductor chip 1 or the semiconductor chips 1 are etched on the side surfaces IC.
  • one used for the etching process is one used for the etching process.
  • Etchant (see arrows) from the first major surface 1A
  • the carrier 9 is used in the etching as
  • Etching mask By using the carrier 9 as an etching mask can be advantageously dispensed with the application and removal of an additional etching mask.
  • FIG. 3 shows the result of the etching process or shows a plurality of semiconductor components 11 that can be produced by means of the method described in conjunction with FIGS. 1 and 2.
  • the three-dimensional shape of the semiconductor chips 1 was modified by the etching process in such a way that a surface normal N1 of the side surfaces IC with a surface normal N2 of the first main surface 1A after the etching at least partially encloses a smaller angle than before the etching.
  • the semiconductor chips 1 may have a parallelepiped shape, as shown in FIG. 2, such that the side surfaces IC are substantially planar surfaces that are perpendicular to the first and second main surfaces 1A, 1B, which are also planar. By etching removal on the side surfaces IC, the three-dimensional shape may change such that the side surfaces IC are still flat surfaces but enclose with the first main surface 1A an angle larger than 90 degrees and smaller than 180 degrees. As shown in FIG. 3, the semiconductor chips 1 may have the three-dimensional shape of an inverted pyramidal stump. In this case, the first main surface 1A facing the carrier 9 is smaller than the second main surface IB facing away from the carrier 9.
  • the lateral directions L designate, in particular, directions running parallel to the first main surface 1A.
  • Expansion of the first main surface 1A is reduced more than the lateral extent of the connecting means 10. This leads to a lateral projection D of the connecting means 10 relative to the first main surface 1A. This lateral
  • connection means 10 can be achieved, which acts selectively against the connecting means 10.
  • the lateral projection D of the connection means 10 can be regarded as an indication that the etching process after the mounting of the semiconductor chip 1 on the carrier 9 has taken place.
  • Semiconductor chip 1 has a chip substrate 2 and a semiconductor layer sequence 3 arranged on the chip substrate 2, a first main area 1A and a second main area 1B opposite the first main area 1A, as well as a plurality
  • the carrier 9 has a mounting surface 9A, wherein the first main surface 1A of the semiconductor chip 1 is connected to the mounting surface 9A of the carrier 9. Furthermore, located between the
  • the semiconductor component 11 is preferably an optoelectronic semiconductor component, the active zone 5 in particular for generating
  • the semiconductor component 11 is a so-called “top emitter.” Furthermore, the semiconductor component 11 may be a thin-film light-emitting diode chip having the already described above
  • FIG. 4 shows the result of an alternative etching process or shows a semiconductor component 11 that can be produced by means of an alternative etching process.
  • the method steps described in connection with FIGS. 1 and 2 can be carried out analogously.
  • an isotropic etching process can be performed.
  • the etching rate is typically independent of the
  • Crystal direction of the semiconductor crystal Preferably, the side surfaces of the active regions 5 of the semiconductor chips 1 are not etched. On the side surfaces of the active zones 5 so no material removal takes place.
  • this allows an original lateral extent of the active zones 5 to be retained, so that the semiconductor chips do not experience any performance losses.
  • the semiconductor chips 1 may have a parallelepiped shape, as shown in FIG. 2, such that the side surfaces IC are substantially planar surfaces that are perpendicular to the first and second main surfaces 1A, 1B, which are also planar.
  • the three-dimensional shape can change such that the side surfaces IC have concavely curved regions 12.
  • Carrier assembly 90 with arranged on the carrier assembly 90 semiconductor chips 1 after the etching.
  • the side surfaces IC are, with the exception of minor deviations, flat surfaces which form an angle with the first main surface 1A which is greater than 90 ° and less than 180 °.
  • the connecting means 10 which is arranged between the semiconductor chip 1 and the carrier assembly 90, extends laterally beyond the first one after the etching
  • Main surface 1A protrudes and a lateral projection D has (see framed areas).
  • the invention is not limited by the description with reference to the embodiments. Rather, the includes

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Abstract

Es wird ein Verfahren zur Herstellung von mindestens einem Halbleiterbauelement (11) angegeben mit den aufeinander folgenden Schritten: -Bereitstellen von mindestens einem Halbleiterchip (1) umfassend: -ein Chipsubstrat (2) -eine auf dem Chipsubstrat (2) angeordnete Halbleiterschichtenfolge (3), -eine erste Hauptfläche (1A) und eine der ersten Hauptfläche (1A) gegenüberliegende zweite Hauptfläche (1B), -mindestens eine Seitenfläche (1C), die quer zu der ersten und zweiten Hauptfläche (1A, 1B) angeordnet ist, wobei der Halbleiterchip (1) an der Seitenfläche (1C) Spuren (8) einer Vereinzelung aufweist, -Bereitstellen eines Trägers (9) mit einer Montagefläche (9A), -Montage des mindestens einen Halbleiterchips (1) auf dem Träger (9), wobei die erste Hauptfläche (1A) des mindestens einen Halbleiterchips (1) mit der Montagefläche (9A) des Trägers (9) verbunden wird, -Ätzen des Halbleiterchips (1) an der Seitenfläche (1C). Des Weiteren wird ein Halbleiterbauelement(11) angegeben, das mit einem derartigen Verfahren hergestellt werden kann.

Description

Beschreibung
HALBLEITERBAUELEMENT UND VERFAHREN ZUR HERSTELLUNG VON MINDESTENS EINEM HALBLEITERBAUELEMENT
Es wird ein Halbleiterbauelement angegeben, bei dem es sich insbesondere um ein optoelektronisches Halbleiterbauelement handelt. Ferner wird ein Verfahren zur Herstellung von mindestens einem Halbleiterbauelement angegeben. Bei der Herstellung von Halbleiterchips, beispielsweise von
Leuchtdiodenchips, im Waferverbund können bei der
Vereinzelung des Waferverbunds in eine Mehrzahl von
Halbleiterchips in den einzelnen Halbleiterchips Bruchkeime entstehen, an denen sich Risse ausbilden. Diese Risse können sich aufgrund thermischer Verspannungen, die infolge von Temperaturänderungen auftreten, im Halbleiterchip ausbreiten.
Eine zu lösende Aufgabe besteht darin, ein Verfahren zur Herstellung von mindestens einem Halbleiterbauelement mit verbesserter Qualität anzugeben. Diese Aufgabe wird durch ein Verfahren mit den Merkmalen des unabhängigen
Verfahrensanspruchs gelöst.
Eine weitere zu lösende Aufgabe besteht darin, ein
Halbleiterbauelement mit verbesserter Qualität anzugeben. Diese Aufgabe wird durch ein Halbleiterbauelement mit den Merkmalen des unabhängigen Produktanspruchs gelöst.
Gemäß zumindest einer Ausführungsform eines Verfahrens zur Herstellung von mindestens einem Halbleiterbauelement werden folgende Schritte durchgeführt:
- Bereitstellen von mindestens einem Halbleiterchip
umfassend : - ein Chipsubstrat
- eine auf dem Chipsubstrat angeordnete
Halbleiterschichtenfolge,
- eine erste Hauptfläche und eine der ersten Hauptfläche gegenüberliegende zweite Hauptfläche,
- mindestens eine Seitenfläche, die quer zu der ersten und zweiten Hauptfläche angeordnet ist,
wobei der Halbleiterchip an der Seitenfläche Spuren einer Vereinzelung aufweist,
- Bereitstellen eines Trägers mit einer Montagefläche,
- Montage des mindestens einen Halbleiterchips auf dem
Träger, wobei die erste Hauptfläche des mindestens einen Halbleiterchips mit der Montagefläche des Trägers verbunden wird,
- Ätzen des Halbleiterchips an der Seitenfläche.
Vorliegend bedeutet „quer", dass die Seitenfläche mit den Hauptflächen einen Winkel einschließt, der größer als 0° und kleiner als 180° ist. In anderen Worten ist die Seitenfläche nicht parallel zu der ersten und zweiten Hauptfläche
angeordnet .
Vorzugsweise erfolgt der Ätzvorgang erst nach der Montage des Halbleiterchips auf dem Träger. Besonders bevorzugt werden die Verfahrensschritte in der oben angegebenen Reihenfolge nacheinander ausgeführt. Das Ätzen des Halbleiterchips nach der Montage auf dem Träger hat den Vorteil, dass auch
Bruchkeime oder Risse beseitigt werden können, die erst beim Chip-Montageprozess entstehen.
Die Spuren der Vereinzelung können sich auf den
Seitenfläche (n) des Chipsubstrats und/oder der
Halbleiterschichtenfolge befinden . Zur Herstellung eines Halbleiterchips beziehungsweise einer Mehrzahl von Halbleiterchips kann ein Waferverbund
bereitgestellt werden, der eine Halbleiterschichtenfolge und eine Trägereinheit aufweist, auf dem die
Halbleiterschichtenfolge angeordnet ist. Die
Halbleiterschichtenfolge kann einen ersten Halbleiterbereich und einen zweiten Halbleiterbereich aufweisen, wobei sich die beiden Halbleiterbereiche insbesondere hinsichtlich ihrer Leitfähigkeit unterscheiden. Dabei kann der erste
Halbleiterbereich zum Beispiel n-dotiert sein, während der zweite Halbleiterbereich p-dotiert ist. Weiterhin kann zwischen dem ersten und zweiten Halbleiterbereich eine aktive Zone angeordnet sein, die zum Empfang oder zur Erzeugung von Strahlung geeignet ist. Die Halbleiterschichtenfolge kann derart auf der Trägereinheit angeordnet sein, dass der erste Halbleiterbereich trägerseitig und der zweite
Halbleiterbereich auf einer der Trägereinheit abgewandten Seite der Halbleiterschichtenfolge angeordnet ist. Der Waferverbund kann mit einer Mehrzahl von Trenngräben versehen werden, entlang derer der Waferverbund in eine
Mehrzahl von Halbleiterchips zertrennbar ist. Eine
vollständige Durchdringung der Halbleiterschichtenfolge durch die Trenngräben ist dabei nicht nötig. Vielmehr können sich die Trenngräben durch den zweiten Halbleiterbereich und die aktive Schicht hindurch bis in den ersten Halbleiterbereich erstrecken und dort enden. Eine vollständige Zertrennung kann beispielsweise durch Zersägen, Lasertrennen oder Brechen des Waferverbunds erfolgen. Entlang der Trenngräben entstehen die Seitenflächen der Halbleiterchips, die infolge der
Zertrennung Spuren der Vereinzelung, beispielsweise Spuren eines Sägeprozesses, eines Lasertrennverfahrens oder eines Brechprozesses, aufweisen. Alternativ ist es auch möglich, dass sich die Trenngräben in einer vertikalen Richtung durch den gesamten Waferverbund hindurch erstrecken, sodass bereits durch die Ausbildung der Trenngräben separate Halbleiterchips entstehen. Die
Ausbildung der Trenngräben kann insbesondere durch Zersägen, Lasertrennen oder Brechen des Waferverbunds erfolgen.
Bei der Trägereinheit, auf der die Halbleiterschichtenfolge angeordnet ist, kann es sich um ein für die Herstellung der Halbleiterschichtenfolge verwendetes Aufwachssubstrat
handeln. Der erste und zweite Halbleiterbereich können mittels eines Epitaxie-Verfahrens schichtenweise nacheinander auf dem Aufwachssubstrat hergestellt werden. Dabei werden der erste und zweite Halbleiterbereich jeweils aus mindestens einer Halbleiterschicht gebildet. Insbesondere bezeichnet die Richtung, in welcher der zweite Halbleiterbereich auf den ersten Halbleiterbereich aufgewachsen wird, die vertikale Richtung. Beispielsweise kann das Aufwachssubstrat aus Saphir oder Sic bestehen. Ferner ist es möglich, dass das
Aufwachssubstrat aus GaN, GaAs oder GaP gebildet ist.
Das Aufwachssubstrat kann im fertigen Halbleiterchip
verbleiben und das Chipsubstrat bilden, auf dem die
Halbleiterschichtenfolge angeordnet ist.
Alternativ kann das Aufwachssubstrat nach der Herstellung der Halbleiterschichtenfolge zumindest teilweise entfernt werden. Vorzugsweise wird die Halbleiterschichtenfolge dabei auf einen Ersatzträger aufgebracht, der im fertigen
Halbleiterchip das Chipsubstrat bildet. Für den Ersatzträger kommen insbesondere Halbleitermaterialien wie beispielsweise Silizium oder Germanium in Frage. Für die Halbleiterbereiche der Halbleiterschichtenfolge kommen vorzugsweise auf Nitrid-Verbindungshalbleitern
basierende Materialien in Betracht. Dabei kann zumindest eine Schicht der Halbleiterbereiche beziehungsweise der
Halbleiterschichtenfolge ein Nitrid-III/V-
Verbindungshalbleitermaterial , vorzugsweise AlnGamI ni-n-mN, umfassen, wobei 0 < n < 1, 0 < m < 1 und n+m < 1. Dabei muss dieses Material nicht zwingend eine mathematisch exakte
Zusammensetzung nach obiger Formel aufweisen. Vielmehr kann es einen oder mehrere Dotierstoffe sowie zusätzliche
Bestandteile aufweisen, die die charakteristischen
physikalischen Eigenschaften des AlnGamI ni-n-mN-Materials im Wesentlichen nicht ändern. Der Einfachheit halber beinhaltet obige Formel jedoch nur die wesentlichen Bestandteile des Kristallgitters (AI, Ga, I n , N) , auch wenn diese teilweise durch geringe Mengen weiterer Stoffe ersetzt sein können.
Alternativ können die Halbleiterbereiche der
Halbleiterschichtenfolge auf Phosphid-Verbindungshalbleitern basierende Materialien enthalten. „Auf Phosphid-
Verbindungshalbleitern basierend" bedeutet in diesem
Zusammenhang, dass zumindest eine Schicht der
Halbleiterbereiche beziehungsweise der
Halbleiterschichtenfolge AlnGamI ni-n-mP umfasst, wobei 0 < n < 1, 0 < m < 1 und n+m < 1. Dabei muss dieses Material nicht zwingend eine mathematisch exakte Zusammensetzung nach obiger Formel aufweisen. Vielmehr kann es einen oder mehrere
Dotierstoffe sowie zusätzliche Bestandteile aufweisen, die die physikalischen Eigenschaften des Materials im
Wesentlichen nicht ändern. Der Einfachheit halber beinhaltet obige Formel jedoch nur die wesentlichen Bestandteile des Kristallgitters (AI, Ga, I n , P) , auch wenn diese teilweise durch geringe Mengen weiterer Stoffe ersetzt sein können. Weiterhin wird zur Herstellung des mindestens einen Halbleiterbauelements ein Träger bereitgestellt, auf dem der Halbleiterchip montiert wird. Zur Ausbildung einer Mehrzahl von Halbleiterbauelementen wird vorzugsweise ein
Trägerverbund umfassend eine Mehrzahl von Trägern
bereitgestellt, wobei insbesondere auf jeden Träger ein
Halbleiterchip aufgebracht wird. Der Träger beziehungsweise Trägerverbund kann mindestens eines der folgenden Materialien enthalten oder daraus bestehen: Metall, Kunststoff, Keramik. Zum Beispiel kann es sich bei dem Trägerverbund um einen
Leiterrahmen handeln, der mehrere Metallstreifen aufweist, die durch Vereinzelung des Leiterrahmens eine Mehrzahl von Trägern ergeben. Gemäß zumindest einer Ausführungsform des Verfahrens wird zwischen dem Halbleiterchip und dem Träger ein
Verbindungsmittel angeordnet, das den Halbleiterchip mit dem Träger mechanisch verbindet. Geeignete Verbindungsmittel sind insbesondere Lotverbindungen, Kleber oder Sinterverbindungen. Das Verbindungsmittel kann elektrisch leitend ausgebildet sein und darüber hinaus den Halbleiterchip mit dem Träger elektrisch leitend verbinden. Mit Vorteil enthält das
Verbindungsmittel ein Metall oder eine Metallverbindung basierend auf Au oder Ag.
Nach der Montage des Halbleiterchips können durch Ätzen des Halbleiterchips an der mindestens einen Seitenfläche die Spuren der Vereinzelung zumindest teilweise beseitigt werden. In anderen Worten werden beim Ätzen des Halbleiterchips
Bruchkeime entfernt. Dies führt vorteilhafterweise dazu, dass im Halbleiterchip weniger Risse entstehen können bzw. dass sich die entstehenden Risse weniger stark ausbreiten können. Bei einer bevorzugten Ausgestaltung des Verfahrens wird durch das Ätzen des Halbleiterchips an der mindestens einen
Seitenfläche die erste Hauptfläche gegenüber der zweiten Hauptfläche reduziert. Dies kann unter anderem dadurch erreicht werden, dass ein für den Ätzvorgang verwendetes
Ätzmittel von der ersten Hauptfläche ausgehend angreift und sich in Richtung der zweiten Hauptfläche ausbreitet.
Weiterhin kann durch Ätzen des Halbleiterchips eine
dreidimensionale Gestalt des Halbleiterchips derart verändert werden, dass eine Flächennormale der mindestens einen
Seitenfläche mit einer Flächennormalen der ersten Hauptfläche nach dem Ätzen zumindest bereichsweise einen kleineren Winkel einschließt als vor dem Ätzen. Beispielsweise kann der
Halbleiterchip ursprünglich eine quaderförmige Gestalt aufweisen, so dass die Seitenflächen im Wesentlichen ebene Flächen sind, die senkrecht zu der ersten und zweiten
Hauptfläche verlaufen, die ebenfalls eben ausgebildet sind. Durch den beim Ätzen erfolgenden Materialabtrag an den
Seitenflächen kann sich die dreidimensionale Gestalt derart ändern, dass die Seitenflächen konkav gekrümmte Bereiche aufweisen. Weiterhin ist es möglich, dass der Materialabtrag an den Seitenflächen dazu führt, dass die Seitenflächen zwar weiterhin ebene Flächen sind, aber mit der ersten Hauptfläche einen Winkel einschließen, der größer als 90° und kleiner als 180° ist. Beispielsweise kann der Halbleiterchip die
dreidimensionale Gestalt eines umgedrehten Pyramidenstumpfes aufweisen. Dabei ist insbesondere die dem Träger zugewandte erste Hauptfläche kleiner als die dem Träger abgewandte zweite Hauptfläche.
Gemäß zumindest einer Ausführungsform des Verfahrens steht das Verbindungsmittel nach dem Ätzen des Halbleiterchips in zumindest einer lateralen Richtung über die erste Hauptfläche über. Die laterale Richtung bezeichnet insbesondere eine parallel zur ersten Hauptfläche verlaufende Richtung.
Vorzugsweise ist die laterale Ausdehnung des
Verbindungsmittels vor dem Ätzen auf die erste Hauptfläche beschränkt, das heißt das Verbindungsmittel ragt lateral nicht über die erste Hauptfläche hinaus. Beim Ätzen wird insbesondere die laterale Ausdehnung der ersten Hauptfläche stärker verringert als die laterale Ausdehnung des
Verbindungsmittels. Dies führt zu einem lateralen Überstand des Verbindungsmittels relativ zu der ersten Hauptfläche. Dieser Überstand kann mit Vorteil mittels eines Ätzmittels erreicht werden, das selektiv gegen das Verbindungsmittel wirkt. Der laterale Überstand des Verbindungsmittels kann dabei als ein Indiz dafür gewertet werden, dass der
Ätzprozess nach der Montage des Halbleiterchips auf dem
Träger stattgefunden hat. Andernfalls wäre die laterale
Ausdehnung des Verbindungsmittels auf die laterale Ausdehnung der ersten Hauptfläche beschränkt.
Gemäß zumindest einer Ausführungsform des Verfahrens wird die mindestens eine Seitenfläche der aktiven Zone des
Halbleiterchips nicht geätzt. In anderen Worten findet an der mindestens einen Seitenfläche der aktiven Zone kein
Materialabtrag statt. Vorteilhafterweise kann dadurch eine ursprüngliche laterale Ausdehnung der aktiven Zone erhalten bleiben, so dass der Halbleiterchip keine Leistungseinbußen erfährt . Gemäß zumindest einer Ausführungsform des Verfahrens wird ein anisotropes Ätzverfahren durchgeführt. Dabei kann die Abhängigkeit der Ätzrate von der Kristallrichtung des im Halbleiterchip enthaltenen Halbleitermaterials ausgenutzt werden. Entlang der Hauptebenen des Kristalls kann die
Ätzrate stark variieren, so dass sich beim Ätzen je nach der kristallographischen Orientierung Facetten ausbilden, welche das Ätzen von dreidimensionalen Strukturen, wie etwa
pyramidenförmige Strukturen mit ebenen Seitenflächen,
erleichtern .
Alternativ kann ein isotropes Ätzverfahren durchgeführt werden. Hierbei ist die Ätzrate typischerweise unabhängig von der Kristallrichtung des Halbleiterkristalls. Mittels eines isotropen Ätzverfahrens können an den Seitenflächen konkav gekrümmte Bereiche ausgebildet werden.
Als Ätzverfahren kommen sowohl Nassätz-Methoden als auch Trockenätz-Methoden in Betracht.
Gemäß zumindest einer Ausführungsform des Verfahrens dient der Träger beim Ätzen als Ätzmaske. Dadurch kann der
Materialabtrag während des Ätzvorgangs im Wesentlichen auf Bereiche des Halbleiterchips beschränkt werden, die nicht von dem Träger bedeckt sind. Durch die Verwendung des Trägers als Ätzmaske kann vorteilhafterweise auf das Aufbringen und
Entfernen einer zusätzlichen Ätzmaske verzichtet werden.
Nachfolgend wird ein Halbleiterbauelement beschrieben, das mit dem oben beschriebenen Verfahren hergestellt werden kann. Im Zusammenhang mit dem Verfahren beschriebene Merkmale können daher auch für das Halbleiterbauelement herangezogen werden und umgekehrt.
Gemäß zumindest einer Ausführungsform umfasst das
Halbleiterbauelement mindestens einen Halbleiterchip, der ein Chipsubstrat und eine auf dem Chipsubstrat angeordnete Halbleiterschichtenfolge, eine erste Hauptfläche und eine der ersten Hauptfläche gegenüberliegende zweite Hauptfläche sowie mindestens eine Seitenfläche aufweist, welche quer zu der ersten Hauptfläche und zweiten Hauptfläche angeordnet ist. Vorliegend bedeutet „quer", dass die Seitenfläche mit den
Hauptflächen einen Winkel einschließt, der größer als 0° und kleiner als 180° ist. In anderen Worten ist die mindestens eine Seitenfläche nicht parallel zu der ersten und zweiten Hauptfläche angeordnet.
Weiterhin kann das Halbleiterbauelement einen Träger mit einer Montagefläche aufweisen, wobei die erste Hauptfläche des mindestens einen Halbleiterchips mit der Montagefläche des Trägers verbunden ist. Ferner kann das
Halbleiterbauelement ein Verbindungsmittel aufweisen, das zwischen dem Halbleiterchip und dem Träger angeordnet ist, wobei das Verbindungsmittel lateral, das heißt in zumindest einer lateralen Richtung, über die erste Hauptfläche
übersteht. Das Verbindungsmittel stellt mit Vorteil eine mechanische Verbindung zwischen dem Halbleiterchip und dem Träger her.
Gemäß zumindest einer Ausführungsform ist das
Halbleiterbauelement ein optoelektronisches
Halbleiterbauelement, das eine aktive Zone zur Erzeugung von elektromagnetischer Strahlung aufweist. Es ist jedoch auch möglich, dass die aktive Zone zum Empfang von
elektromagnetischer Strahlung vorgesehen ist. Unter dem
Begriff "elektromagnetische Strahlung" versteht man
vorliegend insbesondere eine infrarote, sichtbare und/oder ultraviolette elektromagnetische Strahlung. Im Betrieb tritt vorzugsweise ein Großteil der erzeugten Strahlung durch die zweite Hauptfläche des Halbleiterchips aus. Insofern handelt - li ¬ es sich bei dem Halbleiterbauelement um einen sogenannten „Top Emitter".
Gemäß zumindest einer Ausführungsform ist das
Halbleiterbauelement ein Dünnfilm-Leuchtdioden-Chip. Dieser zeichnet sich insbesondere dadurch aus, dass das Chipsubstrat ein Ersatzträger ist. Weiterhin weist der Halbleiterchip mit Vorteil zwischen der Halbleiterschichtenfolge und dem
Chipsubstrat eine reflektierende Schicht auf, die zumindest einen Teil der in der aktiven Zone erzeugten
elektromagnetischen Strahlung in Richtung der aktiven Zone zurückreflektiert .
Bei einer vorteilhaften Ausgestaltung weist der
Halbleiterchip einen ersten Anschlusskontakt und einen zweiten Anschlusskontakt auf, die zum elektrischen
Anschließen des Halbleiterchips vorgesehen sind.
Beispielsweise kann der erste Anschlusskontakt zum
elektrischen Anschließen des ersten Halbleiterbereichs vorgesehen sein, während der zweite Anschlusskontakt zum elektrischen Anschließen des zweiten Halbleiterbereichs vorgesehen ist. Vorzugsweise ist der erste Anschlusskontakt am Chipsubstrat vorgesehen, während der zweite
Anschlusskontakt an der zweiten Hauptfläche angeordnet ist.
Die Anzahl der Seitenflächen bestimmt sich nach der Geometrie des Halbleiterchips. Bei einer vorteilhaften Ausgestaltung weist der Halbleiterchip mehrere Seitenflächen auf. Dabei kann mindestens eine Seitenfläche, vorzugsweise jedoch jede Seitenfläche, eine ebene Fläche sein, die mit einer der beiden Hauptflächen, insbesondere mit der ersten Hauptfläche, einen Winkel einschließt, der größer als 90° und kleiner als 180° ist. Ferner kann der Halbleiterchip mindestens eine Seitenfläche aufweisen, die einen konkav gekrümmten Bereich umfasst.
Bei einer bevorzugten Ausgestaltung ist die erste Hauptfläche des Halbleiterchips kleiner als die zweite Hauptfläche.
Bei einem Halbleiterchip wie oben beschrieben ist die Anzahl von Bruchkeimen und die Anzahl von damit verbundenen Rissen reduziert. Dies hat den Vorteil, dass der Halbleiterchip gegenüber thermischen Verspannungen, die insbesondere
zwischen dem Chipsubstrat und dem Träger aufgrund
unterschiedlicher thermischer Ausdehnungskoeffizienten auftreten können, stabiler ist. Die Stabilität des
Halbleiterchips wird außerdem durch die veränderte Geometrie gegenüber einem herkömmlichen quaderförmigen Halbleiterchip verbessert. Im Vergleich zu einer senkrecht verlaufenden Seitenfläche wirkt an einer gekrümmten beziehungsweise nicht¬ senkrecht verlaufenden Seitenfläche aufgrund eines kleineren Hebels eine kleinere Kraft, so dass die thermischen
Spannungen im Halbleiterchip kleiner sind.
Gemäß zumindest einer Ausführungsform nimmt der laterale Überstand des Verbindungsmittels ausgehend von der ersten Hauptfläche bis hin zum Träger ab. Diese Form des
Verbindungsmittels kann insbesondere durch einen Ätzprozess, in dem die laterale Ausdehnung der ersten Hauptfläche stärker verringert wird als die laterale Ausdehnung des
Verbindungsmittels, erzeugt werden. Dieser laterale Überstand kann mit Vorteil mittels eines Ätzmittels erreicht werden, das selektiv gegen das Verbindungsmittel wirkt.
Weitere Vorteile, vorteilhafte Ausführungsformen und
Weiterbildungen des Verfahrens sowie des Halbleiterbauelements ergeben sich aus den im Folgenden in Verbindung mit den Figuren 1 bis 6 beschriebenen
Ausführungsformen . Es zeigen:
Figuren 1 bis 3 schematische Querschnittsansichten
verschiedener Schritte eines Verfahrens zur Herstellung eines optoelektronischen Halbleiterbauelements gemäß einem ersten Ausführungsbeispiel und Figur 3 eine schematische
Querschnittsansicht von optoelektronischen
Halbleiterbauelementen gemäß einem ersten
Ausführungsbeispiel , Figuren 1 bis 2 und 4 schematische Querschnittsansichten verschiedener Schritte eines Verfahrens zur Herstellung eines optoelektronischen Halbleiterbauelements gemäß einem zweiten Ausführungsbeispiel und Figur 4 eine schematische
Querschnittsansicht eines optoelektronischen
Halbleiterbauelements gemäß einem zweiten
Ausführungsbeispiel ,
Figur 5 eine Rasterelektronenmikroskop- (REM- ) Aufnähme eines Halbleiterbauelements gemäß einem bevorzugten
Ausführungsbeispiel und
Figur 6 einen vergrößerten Ausschnitt der in Figur 5
gezeigten Aufnahme eines Halbleiterbauelements gemäß einem bevorzugten Ausführungsbeispiel. Figur 1 zeigt einen ersten Verfahrensschritt eines Verfahrens zur Herstellung eines Halbleiterchips 1 beziehungsweise einer Mehrzahl von Halbleiterchips 1. Hierbei wird ein Waferverbund 100 bereitgestellt, der eine Halbleiterschichtenfolge 3 und eine Trägereinheit 20 aufweist, auf der die
Halbleiterschichtenfolge 3 angeordnet ist. Die
Halbleiterschichtenfolge 3 weist einen ersten
Halbleiterbereich 4, einen zweiten Halbleiterbereich 6 und eine zwischen dem ersten und zweiten Halbleiterbereich 4, 6 angeordnete aktive Zone 5 auf. Insbesondere ist der erste Halbleiterbereich 4 n-dotiert, während der zweite
Halbleiterbereich 6 p-dotiert ist. Der erste
Halbleiterbereich 4 ist auf einer der Trägereinheit 20 zugewandten Seite der Halbleiterschichtenfolge 3 angeordnet. Der zweite Halbleiterbereich 6 ist auf einer der
Trägereinheit 20 abgewandten Seite der
Halbleiterschichtenfolge 3 angeordnet. Vorzugsweise handelt es sich bei der Trägereinheit 20 um einen Ersatzträger. Dies bedeutet, dass die
Halbleiterschichtenfolge 3 auf einem von dem Ersatzträger verschiedenen Aufwachssubstrat (nicht dargestellt)
aufgewachsen wurde, wobei das Aufwachssubstrat nach dem
Aufwachsen der Halbleiterschichtenfolge 3 zumindest teilweise von dieser entfernt wurde. Für den Ersatzträger kommen insbesondere Halbleitermaterialien wie beispielsweise
Silizium oder Germanium in Frage. Wie bereits oben erwähnt kommen für die
Halbleiterschichtenfolge 3 vorzugsweise auf Nitrid- Verbindungshalbleitern basierende Materialien in Betracht.
Der Waferverbund 100 wird mit einer Mehrzahl von Trenngräben 7 versehen, entlang derer der Waferverbund 100 in eine
Mehrzahl von Halbleiterchips 1 zertrennbar ist. Die
Trenngräben 7 erstrecken sich in einer vertikalen Richtung V durch den gesamten Waferverbund 100 hindurch, sodass bereits durch die Ausbildung der Trenngräben 7 separate
Halbleiterchips 1 entstehen. Insbesondere verläuft die vertikale Richtung V parallel zu einer Richtung, in welcher der erste und zweite Halbleiterbereich 4, 6 aufeinander angeordnet sind. Die Ausbildung der Trenngräben 7 kann beispielsweise durch Zersägen, Lasertrennen oder Brechen des Waferverbunds 100 erfolgen.
Entlang der Trenngräben 7 entstehen die Seitenflächen IC der Halbleiterchips 1, die infolge der Zertrennung Spuren der Vereinzelung aufweisen.
Figur 2 zeigt einen zweiten Verfahrensschritt, der auf den in Figur 1 dargestellten Verfahrensschritt folgt. Hierbei wird ein Halbleiterchip 1 beziehungsweise eine Vielzahl von
Halbleiterchips 1 bereitgestellt, wobei jeder Halbleiterchip 1 ein Chipsubstrat 2, eine auf dem Chipsubstrat 2 angeordnete Halbleiterschichtenfolge 3, eine erste Hauptfläche 1A und eine der ersten Hauptfläche 1A gegenüberliegende zweite
Hauptfläche 1B sowie mehrere Seitenfläche IC aufweist, die quer zu der ersten und zweiten Hauptfläche 1A, 1B angeordnet sind. Die Halbleiterchips 1 weisen an ihren Seitenflächen IC Spuren 8 der Vereinzelung auf. Dabei kann es sich
beispielsweise um Unebenheiten an der Oberfläche handeln. Weiterhin wird ein Träger 9 beziehungsweise eine Vielzahl von Trägern 9 bereitgestellt, die jeweils eine Montagefläche 9A aufweisen. Die Montage der Halbleiterchips 1 erfolgt auf der Montagefläche 9A des Trägers 9, wobei die erste Hauptfläche 1A des Halbleiterchips 1 mit der Montagefläche 9A des Trägers 9 verbunden wird. Der Träger 9 kann mindestens eines der folgenden Materialien enthalten oder daraus bestehen: Metall, Kunststoff, Keramik. Die Träger 9 können im Verbund vorliegen und beispielsweise durch einen Rahmen, der später entfernt wird, zusammenhängend ausgebildet sein. Bei dem Trägerverbund kann es sich um einen Leiterrahmen handeln, der als Träger 9 mehrere Metallstreifen aufweist. Zur Befestigung des Halbleiterchips 1 auf dem Träger 9 wird zwischen dem Halbleiterchip 1 und dem Träger 9 ein
Verbindungsmittel 10 angeordnet. Geeignete Verbindungsmittel 10 sind insbesondere Lotverbindungen, Kleber oder
Sinterverbindungen. Weiterhin ist das Verbindungsmittel 10 mit Vorteil elektrisch leitend ausgebildet und stellt eine elektrische Verbindung zwischen dem Halbleiterchip 1 und dem Träger 9 her. Mit Vorteil enthält das Verbindungsmittel 10 ein Metall oder eine Metallverbindung basierend auf Au oder Ag.
Nach der Montage wird der Halbleiterchip 1 beziehungsweise werden die Halbleiterchips 1 an den Seitenflächen IC geätzt. Vorzugsweise greift ein für den Ätzvorgang verwendetes
Ätzmittel (vgl. Pfeile) von der ersten Hauptfläche 1A
ausgehend an und breitet sich in Richtung der zweiten
Hauptfläche 1B aus. Der Träger 9 dient beim Ätzen als
Ätzmaske. Durch die Verwendung des Trägers 9 als Ätzmaske kann vorteilhafterweise auf das Aufbringen und Entfernen einer zusätzlichen Ätzmaske verzichtet werden.
Durch das Ätzen des Halbleiterchips 1 an den Seitenflächen IC werden die Spuren 8 der Vereinzelung im Wesentlichen
beseitigt. Auch Bruchkeime oder Risse, die erst beim Chip- Montageprozess entstehen, können beim Ätzen beseitigt werden. Dies führt vorteilhafterweise dazu, dass im Halbleiterchip 1 weniger Risse entstehen bzw. die Halbleiterchips 1 stabiler gegenüber thermischen Verspannungen sind. Figur 3 zeigt das Ergebnis des Ätzprozesses beziehungsweise zeigt mehrere Halbleiterbauelemente 11, die mittels des in Verbindung mit den Figuren 1 und 2 beschriebenen Verfahrens hergestellt werden können.
Durch den Ätzprozess wurde die dreidimensionale Gestalt der Halbleiterchips 1 derart verändert, dass eine Flächennormale Nl der Seitenflächen IC mit einer Flächennormalen N2 der ersten Hauptfläche 1A nach dem Ätzen zumindest bereichsweise einen kleineren Winkel einschließt als vor dem Ätzen.
Ursprünglich können die Halbleiterchips 1 wie in Figur 2 dargestellt eine quaderförmige Gestalt aufweisen, sodass die Seitenflächen IC im Wesentlichen ebene Flächen sind, die senkrecht zu der ersten und zweiten Hauptfläche 1A, 1B verlaufen, die ebenfalls eben ausgebildet sind. Durch den beim Ätzen erfolgenden Materialabtrag an den Seitenflächen IC kann sich die dreidimensionale Gestalt derart ändern, dass die Seitenflächen IC zwar weiterhin ebene Flächen sind, aber mit der ersten Hauptfläche 1A einen Winkel einschließen, der größer als 90° und kleiner als 180° ist. Die Halbleiterchips 1 können wie in Figur 3 dargestellt die dreidimensionale Gestalt eines umgedrehten Pyramidenstumpfes aufweisen. Dabei ist die dem Träger 9 zugewandte erste Hauptfläche 1A kleiner als die dem Träger 9 abgewandte zweite Hauptfläche IB.
Zur Herstellung der in Figur 3 gezeigten dreidimensionalen Gestalt der Halbleiterchips 1 wird vorzugsweise ein
anisotropes Ätzverfahren durchgeführt. Ferner steht das Verbindungsmittel 10 nach dem Ätzen der
Halbleiterchips 1 lateral über die erste Hauptfläche 1A über. Die lateralen Richtungen L bezeichnen insbesondere parallel zur ersten Hauptfläche 1A verlaufende Richtungen. Vorzugsweise ist die laterale Ausdehnung des
Verbindungsmittels 10 vor dem Ätzen auf die erste Hauptfläche 1A beschränkt, das heißt das Verbindungsmittel 10 ragt lateral nicht über die erste Hauptfläche 1A hinaus (vgl.
Figur 2) . Beim Ätzen wird insbesondere die laterale
Ausdehnung der ersten Hauptfläche 1A stärker verringert als die laterale Ausdehnung des Verbindungsmittels 10. Dies führt zu einem lateralen Überstand D des Verbindungsmittels 10 relativ zu der ersten Hauptfläche 1A. Dieser laterale
Überstand D kann mit Vorteil mittels eines Ätzmittels
erreicht werden, das selektiv gegen das Verbindungsmittel 10 wirkt. Der laterale Überstand D des Verbindungsmittels 10 kann als ein Indiz dafür gewertet werden, dass der Ätzprozess nach der Montage des Halbleiterchips 1 auf dem Träger 9 stattgefunden hat.
Zusammengefasst weist ein wie in Figur 3 dargestelltes
Halbleiterbauelement 11 einen Träger 9 und einen auf dem Träger 9 angeordneten Halbleiterchip 1 auf. Der
Halbleiterchip 1 weist ein Chipsubstrat 2 und eine auf dem Chipsubstrat 2 angeordnete Halbleiterschichtenfolge 3, eine erste Hauptfläche 1A und eine der ersten Hauptfläche 1A gegenüberliegende zweite Hauptfläche 1B sowie mehrere
Seitenflächen IC auf, die quer zu der ersten Hauptfläche 1A und der zweiten Hauptfläche 1B angeordnet sind. Der Träger 9 weist eine Montagefläche 9A auf, wobei die erste Hauptfläche 1A des Halbleiterchips 1 mit der Montagefläche 9A des Trägers 9 verbunden ist. Weiterhin befindet sich zwischen dem
Halbleiterchip 1 und dem Träger 9 ein Verbindungsmittel 10, das lateral über die erste Hauptfläche 1A übersteht und einen lateralen Überstand D aufweist. Vorzugsweise handelt es sich bei dem Halbleiterbauelement 11 um ein optoelektronisches Halbleiterbauelement, wobei die aktive Zone 5 insbesondere zur Erzeugung von
elektromagnetischer Strahlung vorgesehen ist. Im Betrieb tritt vorzugsweise ein Großteil der erzeugten Strahlung durch die zweite Hauptfläche 1B des Halbleiterchips 1 aus. Insofern handelt es sich bei dem Halbleiterbauelement 11 um einen sogenannten „Top Emitter". Weiterhin kann es sich bei dem Halbleiterbauelement 11 um einen Dünnfilm-Leuchtdioden-Chip mit den bereits oben
beschriebenen Merkmalen handeln.
Figur 4 zeigt das Ergebnis eines alternativen Ätzprozesses beziehungsweise zeigt ein Halbleiterbauelement 11, das mittels eines alternativen Ätzprozesses hergestellt werden kann. Die in Verbindung mit den Figuren 1 und 2 beschriebenen Verfahrensschritte können analog durchgeführt werden. Beim Ätzen kann ein isotropes Ätzverfahren durchgeführt werden. Hierbei ist die Ätzrate typischerweise unabhängig von der
Kristallrichtung des Halbleiterkristalls. Vorzugsweise werden die Seitenflächen der aktiven Zonen 5 der Halbleiterchips 1 nicht geätzt. An den Seitenflächen der aktiven Zonen 5 findet also kein Materialabtrag statt. Vorteilhafterweise kann dadurch eine ursprüngliche laterale Ausdehnung der aktiven Zonen 5 erhalten bleiben, sodass die Halbleiterchips keine Leistungseinbußen erfahren.
Durch das Ätzen des Halbleiterchips 1 kann eine
dreidimensionale Gestalt des Halbleiterchips 1 derart
verändert werden, dass eine Flächennormale Nl der
Seitenfläche IC mit einer Flächennormalen N2 der ersten Hauptfläche 1A nach dem Ätzen zumindest bereichsweise einen kleineren Winkel einschließt als vor dem Ätzen.
Ursprünglich können die Halbleiterchips 1 wie in Figur 2 dargestellt eine quaderförmige Gestalt aufweisen, sodass die Seitenflächen IC im Wesentlichen ebene Flächen sind, die senkrecht zu der ersten und zweiten Hauptfläche 1A, 1B verlaufen, die ebenfalls eben ausgebildet sind. Durch den beim Ätzen erfolgenden Materialabtrag an den Seitenflächen kann sich die dreidimensionale Gestalt derart ändern, dass die Seitenflächen IC konkav gekrümmte Bereiche 12 aufweisen.
Das in Figur 4 dargestellte Halbleiterbauelement 11
unterscheidet sich nur durch die geometrische Gestalt von den in Figur 3 dargestellten Halbleiterbauelementen. Damit können die in Verbindung mit Figur 3 beschriebenen Merkmale auch für das in Figur 4 dargestellte Halbleiterbauelement 11
herangezogen werden. Die in Figur 5 dargestellte Aufnahme zeigt einen
Trägerverbund 90 mit auf dem Trägerverbund 90 angeordneten Halbleiterchips 1 nach dem Ätzen. Die Seitenflächen IC sind bis auf kleinere Abweichungen ebene Flächen, die mit der ersten Hauptfläche 1A einen Winkel einschließen, der größer als 90° und kleiner als 180° ist.
Aus Figur 6 geht hervor, dass das Verbindungsmittel 10, das zwischen dem Halbleiterchip 1 und dem Trägerverbund 90 angeordnet ist, nach dem Ätzen lateral über die erste
Hauptfläche 1A übersteht und einen lateralen Überstand D aufweist (vgl. eingerahmte Bereiche). Die Erfindung ist nicht durch die Beschreibung anhand der Ausführungsbeispiele beschränkt. Vielmehr umfasst die
Erfindung jedes neue Merkmal sowie jede Kombination von
Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den
Patentansprüchen oder Ausführungsbeispielen angegeben ist.
Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldung 102017104859.6, deren Offenbarungsgehalt hiermit durch Rückbezug aufgenommen wird.
Bezugs zeichenliste
1 Halbleiterchip
1A erste Hauptfläche
1B zweite Hauptfläche
IC Seitenfläche
2 Chipsubstrat
3 Halbleiterschichtenfolge
4 erster Halbleiterbereich 5 aktive Zone
6 zweiter Halbleiterbereich
7 Trenngräben
8 Spuren der Vereinzelung
9 Träger
9A Montagefläche des Trägers
10 Verbindungsmittel
11 Halbleiterbauelement
12 konkav gekrümmter Bereich 90 Trägerverbund
100 aferverbund
20 Trägereinheit
D lateraler Überstand
L laterale Richtung
Nl, N2 Flächennormale
V vertikale Richtung

Claims

Patentansprüche
1. Verfahren zur Herstellung von mindestens einem
Halbleiterbauelement (11) mit den aufeinander folgenden
Schritten:
- Bereitstellen von mindestens einem Halbleiterchip (1) umfassend :
- ein Chipsubstrat (2)
- eine auf dem Chipsubstrat (2) angeordnete
Halbleiterschichtenfolge (3) ,
- eine erste Hauptfläche (1A) und eine der ersten
Hauptfläche (1A) gegenüberliegende zweite Hauptfläche (1B),
- mindestens eine Seitenfläche (IC), die quer zu der ersten und zweiten Hauptfläche (1A, 1B) angeordnet ist,
wobei der Halbleiterchip (1) an der Seitenfläche (IC)
Spuren (8) einer Vereinzelung aufweist,
- Bereitstellen eines Trägers (9) mit einer Montagefläche (9A) ,
- Montage des mindestens einen Halbleiterchips (1) auf dem Träger (9), wobei die erste Hauptfläche (1A) des mindestens einen Halbleiterchips (1) mit der Montagefläche (9A) des Trägers (9) verbunden wird,
- Ätzen des Halbleiterchips (1) an der Seitenfläche (IC), wobei durch das Ätzen des Halbleiterchips (1) an der
Seitenfläche (IC) die erste Hauptfläche (1A) gegenüber der zweiten Hauptfläche (1B) reduziert wird.
2. Verfahren nach dem vorhergehenden Anspruch, wobei durch das Ätzen des Halbleiterchips (1) an der mindestens einen Seitenfläche (IC) die Spuren (8) der Vereinzelung zumindest teilweise beseitigt werden.
3. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Halbleiterchip (1) an der Seitenfläche (IC) Spuren (8) eines Sägeprozesses, eines Lasertrennverfahrens oder eines Brechprozesses aufweist.
4. Verfahren nach einem der vorhergehenden Ansprüche, wobei zwischen dem Halbleiterchip (1) und dem Träger (9) ein
Verbindungsmittel (10) angeordnet wird, das den
Halbleiterchip (1) mit dem Träger (9) mechanisch verbindet.
5. Verfahren nach dem vorhergehenden Anspruch, wobei das Verbindungsmittel (10) nach der Bearbeitung des
Halbleiterchips (1) in zumindest einer lateralen Richtung (L) über die erste Hauptfläche (1A) übersteht.
6. Verfahren nach Anspruch 4 oder 5, wobei als
Verbindungsmittel (10) eine Lotverbindung, ein Kleber oder eine Sinterverbindung verwendet wird.
7. Verfahren nach einem der vorhergehenden Ansprüche, wobei durch das Ätzen des Halbleiterchips (1) eine dreidimensionale Gestalt des Halbleiterchips (1) derart verändert wird, dass eine Flächennormale (Nl) der Seitenfläche (IC) mit einer Flächennormalen (N2) der ersten Hauptfläche (1A) nach dem Ätzen zumindest bereichsweise einen kleineren Winkel
einschließt als vor dem Ätzen.
8. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Halbleiterchip (1) die dreidimensionale Gestalt eines umgedrehten Pyramidenstumpfes aufweist.
9. Verfahren nach einem der vorhergehenden Ansprüche, wobei ein anisotropes Ätzverfahren durchgeführt wird.
10. Verfahren nach einem der Ansprüche 1 bis 8, wobei ein isotropes Ätzverfahren durchgeführt wird.
11. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Träger (9) beim Ätzen als Ätzmaske dient.
12. Halbleiterbauelement (11) umfassend
- mindestens einen Halbleiterchip (1) aufweisend
- ein Chipsubstrat (2)
- eine auf dem Chipsubstrat (2) angeordnete
Halbleiterschichtenfolge (3) ,
- eine erste Hauptfläche (1A) und eine der ersten
Hauptfläche (1A) gegenüberliegende zweite Hauptfläche (1B),
- mindestens eine Seitenfläche (IC), die quer zu der ersten Hauptfläche (1A) und der zweiten Hauptfläche (1B)
angeordnet ist,
- einen Träger (9) mit einer Montagefläche (9A), wobei die erste Hauptfläche (1A) des mindestens einen Halbleiterchips (1) mit der Montagefläche (9A) des Trägers (9) verbunden ist, und
- ein Verbindungsmittel (10), das zwischen dem Halbleiterchip (1) und dem Träger (9) angeordnet ist, wobei das
Verbindungsmittel (10) in zumindest einer lateralen Richtung (L) über die erste Hauptfläche (1A) übersteht, wobei ein lateraler Überstand (D) des Verbindungsmittels (10) ausgehend von der ersten Hauptfläche (1A) bis hin zum Träger (9) abnimmt .
13. Halbleiterbauelement (11) gemäß dem vorhergehenden
Anspruch, wobei
die Seitenfläche (IC) einen konkav gekrümmten Bereich (12) aufweist .
14. Halbleiterbauelement (11) gemäß Anspruch 12, wobei die Seitenfläche (IC) eine ebene Fläche ist, die mit einer der beiden Hauptflächen (1A, 1B) einen Winkel einschließt, der größer als 90° und kleiner als 180° ist.
PCT/EP2018/055653 2017-03-08 2018-03-07 Halbleiterbauelement und verfahren zur herstellung von mindestens einem halbleiterbauelement WO2018162583A1 (de)

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