WO2018149256A1 - 交织编解码方法及交织器 - Google Patents

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WO2018149256A1
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朱钧
荣灿
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深圳思凯微电子有限公司
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    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H—ELECTRICITY
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    • H03M13/65—Purpose and implementation aspects
    • H03M13/6502—Reduction of hardware complexity or efficient processing
    • H03M13/6505—Memory efficient implementations

Definitions

  • the present invention relates to the field of communications technologies, and in particular, to an interleaving codec method and an interleaver.
  • an interleaver In modern digital communication systems, in order to reduce the influence of impulse noise introduced during channel transmission, an interleaver needs to be added to the signal transmitting end and the receiving end, and the continuous error caused by the impulse noise is broken by the interleaver, and the error code is The elements are dispersed into a plurality of code words to satisfy the limitation of the error correction capability of the decoder, and the adverse effects of the impulse noise are eliminated.
  • the existing interleaving coding and decoding method is to avoid data being covered. Before the data of the entire set of interleaved blocks is completely outputted, the buffer of the interleaver can no longer accept new data input, so a temporary buffer is needed to store the new input. The data to be interleaved. In order to achieve sufficient anti-noise capability, the interleaver matrix of the interleaver usually has a large value, which requires a very large memory resource, which is not conducive to system design with limited memory resources.
  • the main object of the present invention is to provide an interleaving codec method, which aims to provide an interleaving codec method that can save memory resources.
  • the interleaving codec method proposed by the present invention includes the following steps:
  • the output address of the previous unit data of the unit data is used as an input address of the unit data
  • the unit data is output to the cache unit.
  • the step of obtaining the output address of the unit data by interleaving comprises:
  • the f(x) is taken as the output address of the unit data.
  • the step of obtaining the output address of the unit data by interleaving comprises:
  • the f(x) is taken as the output address of the unit data.
  • the buffer unit outputs one unit of data
  • another unit of data is input.
  • the invention also provides an interleaver comprising:
  • Input module input unit data into the cache unit
  • An output module outputs the unit data to a cache unit.
  • the output address module comprises:
  • the output acquisition module uses the f(x) as an output address of the unit data.
  • the output address module comprises:
  • the output acquisition module uses the f(x) as an output address of the unit data.
  • the input unit inputs another unit of data into the buffer unit.
  • the technical solution of the present invention forms an interleaving codec method by using the output address of the previous unit data as the input address of the unit data, and obtaining the output address of the unit data by interleaving according to the input address of the unit data.
  • the output address of the interleaver is associated with the input address, so that the buffer unit can accept the next unit data immediately after outputting one unit data without waiting for the whole unit data.
  • the data is entered only after the group data is output.
  • the invention improves the utilization of the cache unit, avoids the problem that the data is covered, and saves the resources of the memory.
  • FIG. 1 is a flowchart of an embodiment of an interleaving codec method according to the present invention
  • FIG. 2 is a flow chart of step S30 of Figure 1;
  • FIG. 3 is a functional block diagram of an embodiment of an interleaver according to the present invention.
  • FIG. 4 is a functional block diagram of the output address module of FIG. 3.
  • Label name Label name 10 Input module 31 Input acquisition module 20 Input address module 32 Conversion module 30 Output address module 33 Output acquisition module 40 Output module
  • first, second, and the like in the present invention are used for the purpose of description only, and are not to be construed as indicating or implying their relative importance or implicitly indicating the number of technical features indicated.
  • features defining “first” or “second” may include at least one of the features, either explicitly or implicitly.
  • the technical solutions between the various embodiments may be combined with each other, but must be based on the realization of those skilled in the art, and when the combination of the technical solutions is contradictory or impossible to implement, it should be considered that the combination of the technical solutions does not exist. It is also within the scope of protection required by the present invention.
  • the invention provides an interleaving codec method.
  • the interleaving codec method includes the following steps:
  • S30 Obtain an output address of the unit data by interleaving according to an input address of the unit data.
  • the two sets of data are linked by the output address of the previous unit data as the input address of the unit data, and after the output of a unit data in a set of data, the buffer unit of the unit data can be stored.
  • the unit data of the next set of data is immediately stored, thereby saving storage space and eliminating the temporary cache unit.
  • interleaving decoding method can be applied to both interleaving coding and interleaving decoding.
  • the technical solution of the present invention forms an interleaving codec method by using the output address of the previous unit data as the input address of the unit data, and obtaining the output address of the unit data by interleaving according to the input address of the unit data.
  • the output address of the interleaver is associated with the input address, so that the buffer unit can accept the next unit data immediately after outputting one unit data without waiting for the whole unit data.
  • the data is entered only after the group data is output.
  • the invention improves the utilization of the cache unit, avoids the problem that the data is covered, and saves the resources of the memory.
  • the step of interleaving the output address of the unit data includes:
  • the data of the first interleaved block is input in the order of natural accumulation, and the input address is calculated as:
  • the resulting input address sequence is:
  • the data output address of the first interleaving block is also used as the data input address of the second interleaving block. That is, each time a data is output, the storage space where the data is stored can be released to accommodate new input data;
  • the data output address addr 2 of the second interleaving block is calculated according to the input address of the interleaving block and also the data output address addr 1 of the first interleaving block, and is substituted into the calculation formula:
  • the output address sequence addr k of the kth interleaving block is used as the input address sequence of the k+1th interleaving block, and is substituted into the calculation formula of the present invention to obtain the k+1th interlace.
  • Block output address sequence addr k+1 is used as the input address sequence of the k+1th interleaving block, and is substituted into the calculation formula of the present invention to obtain the k+1th interlace.
  • the output address sequence of the fourth interleaving block can be obtained as follows:
  • the method for interleaving and encoding data in the embodiment of the present invention is used in the transmitting end of the digital communication system.
  • the step of interleaving the output address of the unit data includes:
  • the f(x) is taken as the output address of the unit data.
  • the method for interleaving and decoding data in the embodiment of the present invention is used in the receiving end of the digital communication system. Similar to the data interleaving encoding method described above, only the values of n and m are interchanged.
  • the input address of the first group of data is obtained by natural accumulation.
  • the present invention also provides an interleaver comprising:
  • Input module 10 input unit data into the cache unit
  • the output address of the previous unit data of the unit data is used as the input address of the unit data
  • the output address module 30 obtains an output address of the unit data by interleaving according to an input address of the unit data
  • the output module 40 outputs the unit data to the buffer unit.
  • the output address module 30 includes:
  • the input obtaining module 31 acquires an input address of the unit data
  • the output acquisition module 33 uses the f(x) as an output address of the unit data.
  • the output address module 30 includes:
  • the input obtaining module 31 acquires an input address of the unit data
  • the output acquisition module 33 uses the f(x) as an output address of the unit data.
  • the input unit inputs another unit of data into the buffer unit.
  • the technical solution of the present invention forms an interleaving codec method by using the output address of the previous unit data of the unit data as the input address of the unit data.
  • the output address of the interleaver is associated with the input address. This allows the cache unit to accept the next unit data immediately after outputting a unit of data, without having to wait for the entire set of data to be output before inputting the data.
  • the invention avoids the problem that the data is covered, thereby eliminating the temporary cache module in the existing interleaver and improving the utilization of resources.

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Abstract

本发明公开一种交织编解码方法及交织器，其中，该交织编解码方法包括步骤：将单元数据输入缓存单元；将单元数据的前一单元数据的输出地址作为本单元数据的输入地址；根据单元数据的输入地址，通过交织获得单元数据的输出地址；将单元数据输出缓存单元。本发明技术方案通过将前一单元数据的输出地址作为本单元数据的输入地址使用，使得数据单元输出之后立即可释放该缓存单元，省去了现有交织器中的临时缓存单元，节约了存储器的资源。

Description

交织编解码方法及交织器 技术领域
本发明涉及通信技术领域，特别涉及一种交织编解码方法及交织器。
背景技术
在现代数字通信系统中，为了减小信道传输过程中引入的脉冲噪声的影响，需要在信号发射端及接收端加入交织器，通过交织器将脉冲噪声带来的连续错误打散，将错误码元分散到多个码字中，以满足译码器的纠错能力的限制，消除脉冲噪声的不利影响。现有的交织编码、解码方法为避免数据被覆盖，在整组交织块的数据全部输出完成之前，交织器的缓存不能再接受新的数据输入，故需要另设一块临时缓存，以存放新输入的待交织处理的数据。为了达到足够的抗噪声能力，交织器的交织矩阵通常会有很大的取值，需要占用非常大容量的存储器资源，十分不利于存储器资源受限的系统设计。
发明内容
本发明的主要目的是提供一种交织编解码方法，旨在提供一种可节约存储器的资源的交织编解码方法。
为实现上述目的，本发明提出的交织编解码方法，包括步骤：
将单元数据输入缓存单元；
将该单元数据的前一单元数据的输出地址作为该单元数据的输入地址；
根据所述单元数据的输入地址，通过交织获得所述单元数据的输出地址；
将所述单元数据输出缓存单元。
优选地，根据所述单元数据的输入地址，交织获得所述单元数据的输出地址的步骤包括：
获取所述单元数据的输入地址；
将该单元数据的输入地址代入公式：f(x)＝x％n×m+x/n，其中f(x)为输出地址，x为输入地址，n为交织矩阵中的行数，m为交织矩阵中的列数；
将所述f(x)作为所述单元数据的输出地址。
优选地，根据所述单元数据的输入地址，交织获得所述单元数据的输出地址的步骤包括：
获取所述单元数据的输入地址；
将该数据的输入地址代入公式：f(x)＝x％m×n+x/m，其中f(x)为输出地址，x为输入地址，n为交织矩阵中的行数，m为交织矩阵中的列数；
将所述f(x)作为所述单元数据的输出地址。
优选地，输入缓存单元的第一组数据中的单元数据的输入地址通过公式：addr 0(i)＝i，i＝0，1，2，...，n×m-1获得，其中n为交织矩阵中的行数，m为交织矩阵中的列数。
优选地，所述缓存单元输出一单元数据后，即输入另一单元数据。
本发明还提出一种交织器，包括：
输入模块，将单元数据输入缓存单元；
输入地址模块，将该单元数据的前一单元数据的输出地址作为该单元数据的输入地址；
输出地址模块，根据所述单元数据的输入地址，通过交织获得所述单元数据的输出地址；
输出模块，将所述单元数据输出缓存单元。
优选地，所述输出地址模块包括：
输入获取模块，获取所述单元数据的输入地址；
转换模块，将该单元数据的输入地址代入公式：f(x)＝x％n×m+x/n，其中f(x)为输出地址，x为输入地址，n为交织矩阵中的行数，m为交织矩阵中的列数；
输出获取模块，将所述f(x)作为所述单元数据的输出地址。
优选地，所述输出地址模块包括：
输入获取模块，获取所述单元数据的输入地址；
转换模块，将该单元数据的输入地址代入公式：f(x)＝x％m×n+x/m，其中f(x)为输出地址，x为输入地址，n为交织矩阵中的行数，m为交织矩阵中的列数；
输出获取模块，将所述f(x)作为所述单元数据的输出地址。
优选地，输入缓存单元的第一组数据中的单元数据的输入地址通过公式：addr 0(i)＝i，i＝0，1，2，...，n×m-1获得，其中n为交织矩阵中的行数，m为交织矩阵中的列数。
优选地，所述输出单元将一单元数据从缓存单元输出后，所述输入单元即将另一单元数据输入缓存单元。
本发明技术方案通过采用将前一单元数据的输出地址作为本单元数据的输入地址，根据本单元数据的输入地址，通过交织获得所述单元数据的输出地址，形成了一种交织编解码方法。通过将一个单元数据的输出地址作为下一个单元数据的输入地址，将交织器的输出地址和输入地址建立关联，使得缓存单元在输出一个单元数据之后立即可以接受下一个单元数据，而不必等待整组数据全都输出后才输入数据。本发明提高了缓存单元的利用率，避免了数据被覆盖的问题，节约了存储器的资源。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
图1为本发明交织编解码方法一实施例的流程图；
图2为图1中步骤S30的流程图；
图3为本发明交织器一实施例的功能模块图；
图4为图3中的输出地址模块的功能模块图。
附图标号说明：
标号 名称 标号 名称
10 输入模块 31 输入获取模块
20 输入地址模块 32 转换模块
30 输出地址模块 33 输出获取模块
40 输出模块    
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明，本发明实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
另外，在本发明中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
本发明提出一种交织编解码方法。
参照图1，该交织编解码方法，包括步骤：
S10：将单元数据输入缓存单元；
S20：将该单元数据的前一单元数据的输出地址作为该单元数据的输入地址；
S30：根据所述单元数据的输入地址，通过交织获得所述单元数据的输出地址；
S40：将所述单元数据输出缓存单元。
需要说明的是，现有技术中需要将一组数据的所有的单元数据全都交织成功后，才可以将存储该组数据的缓存单元释放，用于下一组数据的存储。而本发明通过前一单元数据的输出地址作为所述单元数据的输入地址的方法将两组数据联系起来，在一组数据中的某一单元数据输出之后，存储该单元数据的缓存单元即可立即存入下一组数据的单元数据，进而节约了存储空间，省去了临时缓存单元。
进一步地，所述交织解码方法既可以应用于交织编码，也可以应用于交织解码的。
本发明技术方案通过采用将前一单元数据的输出地址作为本单元数据的输入地址，根据本单元数据的输入地址，通过交织获得所述单元数据的输出地址，形成了一种交织编解码方法。通过将一个单元数据的输出地址作为下一个单元数据的输入地址，将交织器的输出地址和输入地址建立关联，使得缓存单元在输出一个单元数据之后立即可以接受下一个单元数据，而不必等待整组数据全都输出后才输入数据。本发明提高了缓存单元的利用率，避免了数据被覆盖的问题，节约了存储器的资源。
参照图2，具体地，根据所述单元数据的输入地址，交织获得所述单元数据的输出地址的步骤包括：
S31：获取所述单元数据的输入地址；
S32：将该单元数据的输入地址代入公式：f(x)＝x％n×m+x/n，其中f(x)为输出地址，x为输入地址，n为交织矩阵中的行数，m为交织矩阵中的列数；
S33：将所述f(x)作为所述单元数据的输出地址。
进一步地，本发明实施例的具体计算过程为(以3*4交织矩阵的交织器为例)：
(1)交织器初始化之后，第一个交织块的数据按自然累加的顺序输入，输入地址计算式为：
addr 0(i)＝i，i＝0，1，2，...，n×m-1
得到的输入地址序列为：
0 1 2 3 4 5 6 7 8 9 10 11
(2)第一个交织块的数据输出地址，根据本发明提供的公式进行计算，将输入地址代入：
addr 1(i)＝f(addr 0(i))＝addr 0(i)％n×m+addr 0/n，i＝0，1，2，...，n×m-1
得到的输出地址序列为：
0 4 8 1 5 9 2 6 10 3 7 11
(3)第一个交织块的数据输出地址，同时也作为第二个交织块的数据输入地址来使用。即每输出一个数据，就可以释放该数据所在的存储空间，用来容纳新的输入数据；
(4)第二个交织块的数据输出地址addr 2就根据该交织块的输入地址，同时也是第一个交织块的数据输出地址addr 1来计算，将其代入计算公式：
addr 2(i)＝f(addr 1(i))＝addr 1(i)％n×m+addr 1/n，i＝0，1，2，...，n×m-1
得到的输出地址序列为：
0 5 10 4 9 3 8 2 7 1 6 11
(5)以此类推，将第k个交织块的输出地址序列addr k，用做第k+1个交织块的输入地址序列，并代入本发明的计算公式，得出第k+1个交织块的输出地址序列addr k+1；
(6)可以得到第三个交织块的输出地址序列为：
0 9 7 5 3 1 10 8 6 4 2 11
(7)可以得到第四个交织块的输出地址序列为：
0 3 6 9 1 4 7 10 2 5 8 11
(8)可以得到第五个交织块的输出地址序列为：
0 1 2 3 4 5 6 7 8 9 10 11
(9)此时就完成了一轮大的循环，回到了最初的输入地址序列， 以上过程循环往复进行即可。
需要说明的是，本发明实施例用于对数据进行交织编码的方法中，于数字通信系统的发射端中使用。
具体地，根据所述单元数据的输入地址，交织获得所述单元数据的输出地址的步骤包括：
获取所述单元数据的输入地址；
将该数据的输入地址代入公式：f(x)＝x％m×n+x/m，其中f(x)为输出地址，x为输入地址，n为交织矩阵中的行数，m为交织矩阵中的列数；
将所述f(x)作为所述单元数据的输出地址。
需要说明的是，本发明实施例用于对数据进行交织解码的方法中，于数字通信系统的接收端中使用。与如上所述的数据交织编码方法类似，只将n和m的值进行互换。
具体地，输入缓存单元的第一组数据中的单元数据的输入地址通过公式：addr 0(i)＝i，i＝0，1，2，...，n×m-1获得，其中n为交织矩阵中的行数，m为交织矩阵中的列数。
需要说明的是，由于输入缓存单元的初始数据之前无数据输入，故第一组数据的输入地址通过自然累计获得。
具体地，所述缓存单元输出一单元数据后，即输入另一单元数据。
需要说明的，缓存单元输出一单元数据后，立即输入另一单元数据可提高缓存单元的利用率。
参照图3，本发明还提出一种交织器，包括：
输入模块10，将单元数据输入缓存单元；
输入地址模块20，将该单元数据的前一单元数据的输出地址作为该单元数据的输入地址；
输出地址模块30，根据所述单元数据的输入地址，通过交织获得所述单元数据的输出地址；
输出模块40，将所述单元数据输出缓存单元。
参照图4，具体地，所述输出地址模块30包括：
输入获取模块31，获取所述单元数据的输入地址；
转换模块32，将该单元数据的输入地址代入公式：f(x)＝x％n×m+x/n，其中f(x)为输出地址，x为输入地址，n为交织矩阵中的行数，m为交织矩阵中的列数；
输出获取模块33，将所述f(x)作为所述单元数据的输出地址。
本发明的一实施例中，具体地，所述输出地址模块30包括：
输入获取模块31，获取所述单元数据的输入地址；
转换模块32，将该单元数据的输入地址代入公式：f(x)＝x％m×n+x/m，其中f(x)为输出地址，x为输入地址，n为交织矩阵中的行数，m为交织矩阵中的列数；
输出获取模块33，将所述f(x)作为所述单元数据的输出地址。
具体地，输入缓存单元的第一组数据中的单元数据的输入地址通过公式：addr 0(i)＝i，i＝0，1，2，...，n×m-1获得，其中n为交织矩阵中的行数，m为交织矩阵中的列数。
具体地，所述输出单元将一单元数据从缓存单元输出后，所述输入单元即将另一单元数据输入缓存单元。
本发明的技术方案通过将所述单元数据的前一单元数据的输出地址作为所述单元数据的输入地址，形成了一种交织编解码方法。将交织器的输出地址和输入地址建立关联。使得缓存单元在输出一个单元数据之后立即可以接受下一个单元数据，而不必等待整组数据全都输出后才输入数据。本发明避免了数据被覆盖的问题，进而省去现有的交织器中的临时缓存模块，提高了资源的利用率。
以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是在本发明的发明构思下，利用本发明说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本发明的专利保护范围内。

Claims (15)

  1. 一种交织编解码方法，其特征在于，包括步骤：
    将单元数据输入缓存单元；
    将该单元数据的前一单元数据的输出地址作为该单元数据的输入地址；
    根据所述单元数据的输入地址，通过交织获得所述单元数据的输出地址；
    将所述单元数据输出缓存单元。
  2. 如权利要求1所述的交织编解码方法，其特征在于，根据所述单元数据的输入地址，交织获得所述单元数据的输出地址的步骤包括：
    获取所述单元数据的输入地址；
    将该单元数据的输入地址代入公式：f(x)＝x％n×m+x/n，其中f(x)为输出地址，x为输入地址，n为交织矩阵中的行数，m为交织矩阵中的列数；
    将所述f(x)作为所述单元数据的输出地址。
  3. 如权利要求1中所述的交织编解码方法，其特征在于，根据所述单元数据的输入地址，交织获得所述单元数据的输出地址的步骤包括：
    获取所述单元数据的输入地址；
    将该数据的输入地址代入公式：f(x)＝x％m×n+x/m，其中f(x)为输出地址，x为输入地址，n为交织矩阵中的行数，m为交织矩阵中的列数；
    将所述f(x)作为所述单元数据的输出地址。
  4. 如权利要求1所述的交织编解码方法，其特征在于，输入缓存单元的第一组数据中的单元数据的输入地址通过公式：addr 0(i)＝i，i＝0，1，2，...，n×m-1获得，其中n为交织矩阵中的行数，m为交织矩阵中的列数。
  5. 如权利要求2所述的交织编解码方法，其特征在于，输入缓存单元的第一组数据中的单元数据的输入地址通过公式：addr 0(i)＝i，i＝0，1，2，...，n×m-1获得，其中n为交织矩阵中的行数，m为交织矩阵中的列数。
  6. 如权利要求3所述的交织编解码方法，其特征在于，输入缓存单元的第一组数据中的单元数据的输入地址通过公式：addr 0(i)＝i，i＝0，1，2，...，n×m-1获得，其中n为交织矩阵中的行数，m为交织矩阵中的列数。
  7. 如权利要求4中所述的交织编解码方法，其特征在于，所述缓存单元输出一单元数据后，即输入另一单元数据。
  8. 一种交织器，其特征在于，包括：
    输入模块，将单元数据输入缓存单元；
    输入地址模块，将所述单元数据的前一单元数据的输出地址作为所述单元数据的输入地址；
    输出地址模块，根据所述单元数据的输入地址，通过交织获得所述单元数据的输出地址；
    输出模块，将所述单元数据输出缓存单元。
  9. 如权利要求8所述的交织器，其特征在于，所述输出地址模块包括：
    输入获取模块，获取所述单元数据的输入地址；
    转换模块，将该单元数据的输入地址代入公式：f(x)＝x％n×m+x/n，其中f(x)为输出地址，x为输入地址，n为交织矩阵中的行数，m为交织矩阵中的列数；
    输出获取模块，将所述f(x)作为所述单元数据的输出地址。
  10. 如权利要求8所述的交织器，其特征在于，所述输出地址模块包括：
    输入获取模块，获取所述单元数据的输入地址；
    转换模块，将该单元数据的输入地址代入公式：f(x)＝x％m×n+x/m，其中f(x)为输出地址，x为输入地址，n为 交织矩阵中的行数，m为交织矩阵中的列数；
    输出获取模块，将所述f(x)作为所述单元数据的输出地址。
  11. 如权利要求8所述的交织器，其特征在于，输入缓存单元的第一组数据中的单元数据的输入地址通过公式：addr 0(i)＝i，i＝0，1，2，...，n×m-1获得，其中n为交织矩阵中的行数，m为交织矩阵中的列数。
  12. 如权利要求9所述的交织器，其特征在于，输入缓存单元的第一组数据中的单元数据的输入地址通过公式：addr 0(i)＝i，i＝0，1，2，...，n×m-1获得，其中n为交织矩阵中的行数，m为交织矩阵中的列数。
  13. 如权利要求10所述的交织器，其特征在于，输入缓存单元的第一组数据中的单元数据的输入地址通过公式：addr 0(i)＝i，i＝0，1，2，...，n×m-1获得，其中n为交织矩阵中的行数，m为交织矩阵中的列数。
  14. 如权利要求11所述的交织器，其特征在于，所述输出单元将一单元数据从缓存单元输出后，所述输入单元即将另一单元数据输入缓存单元。
  15. 如权利要求12所述的交织器，其特征在于，所述输出单元将一单元数据从缓存单元输出后，所述输入单元即将另一单元数据输入缓存单元。
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