WO2018104566A1 - Circuito electrónico digital para el cálculo de senos y cosenos de múltiplos de un ángulo - Google Patents
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Definitions
- the present invention aims at a digital electronic circuit that calculates the twiddle coefficients of the Fourier transform using a subcircuit that calculates the sines and cosines of integer multiples of a particular angle comprising semiconductor memories whose total number of inputs It is of the order of the logarithm of the length of the transform. This implies considerable savings in area (components) and memory consumption in applications where the data stream is long.
- IEEE 1901 "IEEE Standard for Broadband over Power Une Networks: Medium Access Control and Physical Layer Specifications", IEEE Communications Society, 2010.
- Figure 1 A subcircuit is calculated that calculates the sines and cosines of the multiples of in the interval that is, the powers of the complex
- the subcircuit is structured in two phases and comprises four small memories denominated Each K index memory maintains
- Figure 2 - A circuit is calculated that calculates the Twiddle coefficients of the Fourier transform for length samples following the scheme of T. Sansaloni Jan! example case
- the index of the coefficient to calculate is encoded in the input
- the circuit comprises a subcircuit as illustrated in Figure 2 (3).
- a multfplexor (4a) and an adder (5) are used so that the subcircuit that returns the sines and cosines receives as input when or its complement to two when A logic gate (6a) checks if the bit it is worth 1 and the rest of the less significant bits of 8 are worth 0, in which case the magnitude returned for the sine and cosine is thanks to a pair of muitiplexers (4b).
- a pair of muitiplexers (4c) will make the magnitude of the imaginary part and the real part equal to that of the sine and the cosine calculated by the subciretiite (3) respectively.
- the imaginary and real magnitudes will be those of the cosine and sine respectively.
- the sign of the real and the imaginary part are easily calculated with simple logic gates (6e) based on
- the invention relates to a digital electronic circuit that calculates the twiddle coefficients of the Fourier transform. Twiddle coefficients are the sine / cosine pairs of the multiple angles of where L is the length of the sequence on which the transform is applied That is, the twiddle coefficients are the powers of the complex
- a subcircuit has been devised that calculates the complex that is, the sine and cosine of n ⁇ being ⁇ a constant angle and n a coded number in base 2 that is supplied as input. It should be noted that the subcircuit can be used for trigonometric calculation in general and not: only for the calculation of twiddle coefficients.
- the subcircuit consists of the following components:
- Each memory position p of the memory M m will contain the sine and cosine of the angle
- said memory position will contain the multiplex defined by
- n k denotes the number represented by the sübcadenaS k . Therefore we have to be each angle ⁇ k defined by
- each memory M m The address lines of each memory M m are connected to the subentry S m so that its output provides the complex The value is calculated by the
- multipliers from the outputs of the memories.
- the multipliers are arranged in parallel so that each phase introduces a delay equal to that of a complex multiplier.
- F the value of the whole part by default of At most, E memories of no more than two address lines would be available, so that the number of total memory locations will be bounded above by This dimension grows logarithmically with the number of angles N.
- the presented subcircuit can be used to directly calculate the twiddie coefficients of a transform of length l. taking The number of bits of input E would be the integer part in excess of log 2 (L) so that If the number of the default integer part of F is taken as the number of phases F no more than F memories of no more than two address lines would be had, so that the number of total memory locations will be bounded above by Although this alone saves a lot of resources.
- the optimized circuit is composed of the following elements:
- This circuit uses a scheme similar to that presented by T. Sansaloni so that the cases in which the multiple of ⁇ corresponds to the angles
- this circuit does not use a ROM to obtain the sines and cosines of the multiples of in the interval A subcircuit is used instead
- FPGA Field Programmable Gate Array
- the subcircuit of Figure 1 has been used, which calculates the breasts (imaginary part) and cosines (real part) of the multiples of in the interval using only a total of 28 memory locations. Said subcircuit is used in the circuit of Figure 2 for the calculation of the twiddle coefficients.
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Abstract
Circuito electrónico para el cálculo de los senos y cosenos de múltiplos de un ángulo que permite implementar eficientemente el cómputo de los factores de twiddle de ia transformada de Fourier.
Description
Título
Circuito electrónico digital para el cálculo de senos y cosenos de múltiplos de un ángulo
Objeto de la invención La presente invención tiene por objeto un circuito electrónico digital que calcula los coeficientes de twiddle de la transformada de Fourier empleando un subcircuito que calcula los senos y cosenos de múltiplos enteros de un ángulo concreto que comprende memorias semiconductoras cuyo número total de entradas es del orden del logaritmo de la longitud de la transformada. Esto implica un ahorro considerable en área (componentes) y consumo de memoria en aplicaciones en las que la secuencia de datos es larga.
Tiene su aplicación en el área de la tecnología electrónica, concretamente, en el tratamiento digital de señales.
Estado de la técnica
Entre los principales objetivos de los diseñadores de circuitos electrónicos digitales se encuentran la reducción del área ocupada por los mismos asi como la reducción de su consumo de energía y el aumento de su velocidad. La reducción de área permite reducir los costes de producción de los chips y generalmente acarrea una reducción de consumo Esto último es especialmente importante en equipos portables alimentados por baterías de cara a aumentar su autonomía. Muchos de estos equipos integran circuitos que calculan senos y/o cosenos de múltiplos de un ángulo. Un ejemplo notable son los circuitos que implementan la transformada rápida de Fourier. En ellos se requieren una serie de coeficientes complejos (denominados de twiddle o de pivote) cuyos valores se obtienen de ios correspondientes pares seno/coseno de determinados múltiplos de un mismo ángulo. Dado que el cálculo de funciones trigonométricas resulta costoso en tiempo, en implementaciones hardware de la transformada donde la velocidad es crítica estos valores se encuentran precalculados en memorias de acceso directo (normalmente de tipo ROM). Estas memorias pueden tener gran número de posiciones pues se requieren tantos coeficientes como muestras tenga la serie. Esto supone una grave penalización en área y consumo en el hardware
de cálculo de transformadas de secuencias largas siendo el tamaño de las memorias muy grande en comparación con el resto de componentes (1 ).
Por ello se han propuesto varias formas de reducir el número de posiciones requeridas:
- D. Cohén mostró que era suficiente un número de posiciones igual a la mitad del número de muestras (2).
- Y. Ma, L. Wanhammar, Y. Chang y K K Parhi redujeron el número de posiciones a la cuarta parte al almacenar únicamente los coeficientes de ángulos en un intervalo de un cuarto de circunferencia. El resto se obtiene de forma fácil y rápida mediante relaciones trigonométricas simples que sólo requieren permutar y cambiar el signo de los componentes de los valores almacenados (3) y (4).
- M. Hasan y T. Arsian redujeron el número de posiciones a poco más de un octavo del número de muestras almacenando únicamente los coeficientes en un intervalo de un octavo de circunferencia. De nuevo los coeficientes restantes pueden calcularse rápidamente a partir de ellos aplicando relaciones trigonométricas {5).
- T. Sansaloni, A. Pérez-Pascual, V. Torres y J Valls redujeron el número de posiciones a exactamente un octavo del número de muestras usando hardware especifico para detectar y tratar los coeficientes cuyas parte reai/imaginaria tiene una magnitud igual a
Esto permite evitar los problemas derivados de implementar una memoria semiconductora cuyo tamaño no es una potencia de 2 (6)
Sin embargo, todas estas mejoras requieren una memoria de un número de posiciones que crece Imealmerite con el número de muestras. Esto supone un inconveniente en aplicaciones en las que la secuencia de datos es larga tales como PLC (7) o DVB-T2 (8) (con longitudes del orden de
respectivamente) o muy larga como es el caso de las aplicaciones basadas en conteo de fotones (9) o en el uso de radiotelescopios (10) (con longitudes del orden de respectivamente).
Referencias
(1) O. Gustafsson, "Analysis of Twiddle Factor Memory Complexity of Radix-2 Pipelined FFTs", Conference Record of the Forty-Third Asilomar Conference on Signáis, Systems and Computers, 2009. páginas 217-220
(2) "Simplified control of FFT hardware", IEEE Trans. Acoust. Speech Signal Process, páginas 577-579, 1976
(3) "Efficient FFT implementation using digit-serial arithmetic", IEEE Workshop on Signal Processing Systems, páginas 645-653, 1999
(4) "Hardware efficient control oí rnemory addressing for high performance FFT processors", IEEE Trans. Signel Process, páginas 917-921, 2000
(5) "Scherm for reducing size of coefficient rnemory in FFT processor", Electronics Letters, páginas 907-911, 14 Febrero 2002
(6) "Scheme for Reducmg the Storage Requirements of FFT Twtddle Factors on FPGAs", Journal of VLSI Signal Processing, páginas 183-187, 2006
(7) IEEE 1901, "IEEE Standard for Broadband over Power Une Networks: Médium Access Control and Physical Layer Specifícations", IEEE Communications Society, 2010.
(8) "Digital Video Broadcasting (DVB); Frame structure channel coding and modulation for a second generation digital terrestrial televisión broadcasting system (DVB-T2) " Ref. REN/JTC DVB-308, ETSI EN 302 755 v1 3. 1, 2012.
(9) Siantón, R H., "PhotonCounting - One More Time", The Society for Astronomical Scimces, 31st Annual Symposium on Telescope Science, May 22-24, 2Ό12, Big Bear Lake, CA. Society for Astronomical Sciences, 2012, pp. 177-184.
(10) Nakahara, H., Nakanishi, H., Sasao, T, "On a Wideband Fast Fourier Trasform for a Radio Telescope", ACM SIGARCH Computer Architecture News, Vol. 40, No. 5, pp. 46-51, December 2012.
Descripción de las figuras
Figura 1 .- Se ilustra un subcircuito que calcula los senos y cosenos de los múltiplos de
en el intervalo
es decir, las potencias del complejo
El subcircuito está estructurado en dos fases y comprende cuatro memorias pequeñas
denominadas Cada memoria de índice K mantiene
los coeficientes (pares seno/coseno) de los ángulos múltiplos de
posee sólo dos líneas de dirección (q = 2) y las otras tres memorias (r = 3) tienen una línea más. En total estas ROM suman solamente 28 posiciones de memoria. Sea d la entrada del subcircuito (de 11 bits), este calcula el complejo
siendo n el número codificado en d Los bits de d se reparten entre las líneas de dirección de las memorias de forma que cada una de ellas proporciona el par seno/coseno de un subángulo
siendo
Ε\ complejo
se obtiene multiplicando las salidas de las memorias usando dos niveles de multiplicadores complejos (2) de forma que el retraso total del subcircuito es de dos multiplicadores complejos.
Figura 2 - Se ilustra un circuito que calcula los coeficientes de twiddle de la transformada de Fourier para muestras de longitud
siguiendo el esquema de T.
Sansaloni. En e! caso del ejemplo El índice del coeficiente a calcular se codifica en la entrada
El circuito comprende un subcircuitc como el ilustrado en la figura 2 (3). Un multfplexor (4a) y un sumador (5) se emplean para que el subcircuito que devuelve los senos y cosenos reciba como entrada
cuando
o su complemento a dos cuando
Una puerta lógica (6a) comprueba si el bit
vale 1 y el resto de bits menos significativos de 8 valen 0, en cuyo caso la magnitud devuelta para el seno y el coseno es gracias a un par de muitiplexores (4b). En
la última etapa otra puerta lógica (6b) calcula la operación lógica EXOR de
Si el valor de la operación lógica EXOR es 0 un par de muitiplexores (4c) harán la magnitud de la parte imaginaria y de la parte real igual a la del seno y el coseno calculada por el subciretiito (3) respectivamente. En caso conífario las magnitudes imaginaria y real serán las del coseno y el seno respectivamente. El signo de la parte real y la imaginaria se calculan fácilmente con puertas lógicas simples (6e) en función de
Descripción de la invención
La invención trata de un circuito electrónico digital que calcula los coeficientes de twiddle de la transformada de Fourier. Los coeficientes de twiddle son los pares seno/coseno de los ángulos múltiplos de
siendo L la longitud de la secuencia sobre la que se aplica la transformada Esto es, los coeficientes de twiddle son las potencias del complejo
Para llevarlo a cabo se ha ideado un subcircuito que calcula el complejo
es decir, el seno y el coseno de nΦ siendo Φ un ángulo constante y n un número codificado en base 2 que se suministra como entrada. Hay que hacer notar que el subcircuito puede emplearse para cálculo trigonométrico en general y no: solo para el cálculo de los coeficientes de twiddle. El subcircuito consta de los siguientes componentes:
• memorias semiconductoras (normalmente de tipo ROM)
■ multiplicadores compiejos
• lineas que los interconectan en forma de árbol
Sea b la entrada del subcircuito y E el número de bits de h, pueden codificarse N = 2E ángulos distintos. El subcircuito se estructura en un número F de fases siendo F no mayor que el logaritmo en base 2 de E. En total el subcircuito comprende d = 2F memorias de acceso directo que denominaremos
Sea q el cociente de dividir E entre d y sea r eí resto, de entre las d memorias r tendrán q + 1 lineas de dirección. El resto tendrá sólo q lineas de dirección. Sea lineas(Mk) el número de lineas de dirección de cada memoria k, se tiene
Cada posición de memoria p de la memoria Mm contendrá el seno y el coseno del ángulo
Dicno de otra forma, dicha posición de memoria contendrá el cesfriplejo definido por
Sea
la entrada del subeireuito que codifica el número n, para obtener el seno y el coseno de ηΦ, es decir, el complejo
se divide h en d subcadenas de longitudes
Nótese que
donde nk denota el número representado por la sübcadenaSk. Por tanto tenemos que siendo cada ángulo αk definido por
De modo que el valor buscado puede calcularse mediante el producto
Las líneas de dirección de cada memoria Mm se conectan a la subentrada Sm de forma que su salida proporciona el complejo
El valor es calculado por los
multiplicadores a partir de las salidas de las memorias. Los multiplicadores se disponen en paralelo de forma que cada fase introduce un retraso igual al de un multiplicador complejo. En el caso de tomar para F el valor de la parte entera por defecto de
como máximo se tendrían E memorias de no más de dos líneas de dirección, con lo que el número de posiciones de memoria totales estará acotado superiormente por
Esta cota crece logarítmicamente con el número de ángulos N.
El subcircuito presentado puede emplearse para calcular directamente los coeficientes de twiddie de una transformada de longitud l. tomando
El número de bits de la entrada E seria la parte entera por exceso de log2(L) de modo que
Si se toma como número de fases F el valor de la parte entera por defecto de
se tendrían no más de F memorias de no más de dos lineas de dirección, con lo que el número de posiciones de memoria totales estará acotado superiormente por
Aunque esto por sí solo permite ahorrar gran cantidad de recursos
respecto al estado de la técnica, si L es potencia de 2 se puede emplear un circuito aún más optimizado. El circuito optimizado está compuesto por los siguientes elementos:
· Un subcircuito como el descrito en el apartada anterior
• Cinco mu!tiplexeres 2: 1
• Un sumador
• Un conjunto de puertas lógicas
Este circuito emplea un esquema similar al presentado por T. Sansaloni de forma que ios casos en ios que el múltiplo de Φ corresponde a los ángulos
se detectan con una simple puerta lógica y se tratan de forma separada La puerta se limita a comprobar si el bit vale 1 y el resto de bits menos significativos de β valen
0, en cuyo caso la magnitud devuelta para el seno (parte imaginaria) y el coseno (parte real) es
gradas a un par de multiplexores. A diferencia del esquema de T. Sansaloni, este circuito no usa una ROM para obtener los senos y cosenos de los múltiplos de
en el intervalo En lugar de eso se emplea un subcircuito
como el descrito anteriormente para calcular los pares seno/coseno de los múltiplos de
en el intervalo Esto hace posible reducir enormemente la memoria
necesaria para implementar el sistema Además, al ser positivos los senos y cosenos de todas las ángulos en eí intervalo
los multiplicadores complejos pueden implementarse usando multiplicadores de magnitud sin signo. Sea la longitud de la transformada
la entrada deí circuito optimizado que codifica el índice del coeficiente de twiddle a calcular, cuando
la entrada al subcircuito que devuelve los senos y cosenos se hace igual a la subcadena
En caso contrario se hace igual al complemento a dos de dicha subcadena. Para ello se emplean un muitiplexer y un sumador. Una puerta lógica comprueba si el bit
vale 1 y el resto de bits menos significativos de B valen 0, en cuyo caso ia magnitud devuelta para el seno y eí coseno es
gracias a un par de multiplexores conectados a ia saiida del subcircuito. En la última etapa una pueiá calcula la operación lógica EXOR de Si vale 0 un par de multiplexores harán la magnitud de la parte imaginaria
y de la parte real iguai a ia del seno y el coseno calculada pdr el subsireuito respectivamente. En caso contrario las magnitudes imaginaria y real serán las del coseno y el seno respectivamente El signo de la parte real y ia imaginaría se calcula con puertas lógicas simples en función de
Modo de realización de la invención
A modo de ejemplo se ha realizado solare FPGA (Field Programable Gate Array) un circuito que calcu!a los coeficientes de twiddle de la transformada de Fourier para secuencias de longitud
Esto requiere conocer los senos y cosenos de ios múltiplos enteros del ángulo
En el esquema presentado por T. Sansaloni se mantendrían almacenados en una memoria ROM los coeficientes correspondientes a los ángulos en el intervalo
(una octava parte de circunferencia, esto es,
La ROM tendría 11 líneas de dirección (E = 11) y 2048 posiciones de memoria. En lugar de dicha ROM se ha empleado el subcircuito de la figura 1 que calcula los senos (parte imaginaria) y cosenos (parte real) de los múltiplos de
en el intervalo
usando tan solo un total de 28 posiciones de memoria. Dicho subcircuito se emplea en el circuito de ia figura 2 para el cálculo de los coeficientes de twiddle.
Claims
1. Subcircuito que calcula el complejo es decir, el seno y el coseno de ηΦ siendo Φ un ángulo constante y n un número codificado en base 2 que se suministra como entrada caracterizado porque el subcircuito consta de los siguientes componentes:
• memorias semiconductoras {normalmente de tipo ROM)
• multiplicadores complejos
• lineas que los ínterconectan en forma de árbol
Sea b la entrada del subcircuito y E el número de bits de b, pueden codificarse a ángulos distintos El subcircuito se estructura en un numero F de fases siendo F no mayor que el logaritmo en base 2 de E. En total el subcircuito comprende
memorias de acceso directo que denominaremos
Μd - 1. Sea q el cociente de dividir B entre d y sea r el resto, de entre las d memorias r tendrán q + 1 lineas de dirección. El resto tendrá sólo q lineas de dirección. Sea líneas(Mk) el número de lineas de dirección de cada memoria k, se tiene
Cada posición de memoria p de la memoria Mm contendrá el seno y el coseno del ángulo
Dicho de otra forma, dicha posición de memoria contendrá el complejo definido por
Sea la entrada del subcircuito que codifica el número n,
para obtener el seno y el coseno de nΦ, es decir, el complejo
se divide b en dsubcaderissS de longitudes
donde m denota el número representado por la subcadena Sk. Por tanto tenemos que
siendo cada ángulo αk definido por
El valor buscado se calcula mediante el producto
Las líneas de dirección de cada memoria Mm se conectan a la subentrada
Su salida proporciona el complejo
El valor
es calculado por los multiplicadores a partir de las salidas de las memerias Los multiplicadores se disponen en paralelo para optimizar ia velocidad.
2. Un circuito para el cálculo de los coeficientes de twiddle de una transformada de Fourler de longitud L que emplea un subcircuito como el descrito en la reivindicación anterior para calcular los pares seno/coseno de los múltiplos de en el intervalo Sea la longitud de la transformada y sea
la entrada que codifica el Indice de! coeficiente de twiddle a
calcular, caracterizado porque cuando
la entrada al subcircuito que devuelve los senos y cosenos se hace igual a la su bcadena
En caso contrario se hace igual al complemento a dos de dicha subcadena. Pata ello se emplean un multipiexor y un sumador. Una puerta lógica comprueba si el bit
vale 1 y el resto de bits menos significativos de B valen 0, en cuyo caso la magnitud devuelta para el seno y el coseno es
gracias a un par de multipiexores conectados a la salida del subeifcuito. En la última etapa una puerta calcula la operación lógica EXOR de Si vale 0 un par de
multiplexores harán la magnitud de la parte imaginaria y de la parte real igual a la del seno y el coseno calculada por el subcircuito respectivamente. En caso contrario las magnitudes imaginaria y real serán las del coseno y el seno respectivamente. El signo de la parte imaginaria se calcula con un inversor cuya entrada se conecta a
mientras que el de la parte real se calcula con una puerta lógica EXOR cuyas entradas se conectan a
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| ESP201600865 | 2016-10-10 | ||
| ES201600865A ES2663168B2 (es) | 2016-10-10 | 2016-10-10 | Circuito electrónico digital para el cálculo de senos y cosenos de múltiplos de un ángulo |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| WO2018104566A1 true WO2018104566A1 (es) | 2018-06-14 |
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ID=61835292
Family Applications (1)
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| Country | Link |
|---|---|
| ES (1) | ES2663168B2 (es) |
| WO (1) | WO2018104566A1 (es) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ES2762747A1 (es) * | 2018-11-22 | 2020-05-25 | Univ Sevilla | Dispositivo electronico calculador de funciones trigonometricas |
| ES2762745A1 (es) * | 2018-11-22 | 2020-05-25 | Univ Sevilla | Dispositivo electronico calculador de funciones trigonometricas y usos del mismo |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050273483A1 (en) * | 2004-06-04 | 2005-12-08 | Telefonaktiebolaget Lm Ericsson (Publ) | Complex logarithmic ALU |
| US7440987B1 (en) * | 2003-02-25 | 2008-10-21 | Qualcomm Incorporated | 16 bit quadrature direct digital frequency synthesizer using interpolative angle rotation |
| US20140337401A1 (en) * | 2011-12-31 | 2014-11-13 | Institute Of Automation, Chinese Academy Of Sciences | Data access method and device for parallel fft computation |
-
2016
- 2016-10-10 ES ES201600865A patent/ES2663168B2/es active Active
-
2017
- 2017-10-05 WO PCT/ES2017/000123 patent/WO2018104566A1/es not_active Ceased
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7440987B1 (en) * | 2003-02-25 | 2008-10-21 | Qualcomm Incorporated | 16 bit quadrature direct digital frequency synthesizer using interpolative angle rotation |
| US20050273483A1 (en) * | 2004-06-04 | 2005-12-08 | Telefonaktiebolaget Lm Ericsson (Publ) | Complex logarithmic ALU |
| US20140337401A1 (en) * | 2011-12-31 | 2014-11-13 | Institute Of Automation, Chinese Academy Of Sciences | Data access method and device for parallel fft computation |
Non-Patent Citations (1)
| Title |
|---|
| AHAD QURESHI ET AL.: "4k-point FFT algorithms based on optimized twiddle factor multiplication for FPGAs. Microelectronics and Electronics (PrimeAsia", 2010 ASIA PACIFIC CONFERENCE ON POSTGRADUATE RESEARCH IN , 20100922, 22 September 2010 (2010-09-22), Piscataway, NJ, USA, pages 225 - 228, XP031777629, ISBN: 978-1-4244-6735-8 * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ES2762747A1 (es) * | 2018-11-22 | 2020-05-25 | Univ Sevilla | Dispositivo electronico calculador de funciones trigonometricas |
| ES2762745A1 (es) * | 2018-11-22 | 2020-05-25 | Univ Sevilla | Dispositivo electronico calculador de funciones trigonometricas y usos del mismo |
Also Published As
| Publication number | Publication date |
|---|---|
| ES2663168B2 (es) | 2018-08-16 |
| ES2663168A1 (es) | 2018-04-11 |
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| Harikrishna et al. | A RADIX-22 pipeline FFT for ultra wide band technology |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 17879469 Country of ref document: EP Kind code of ref document: A1 |
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| NENP | Non-entry into the national phase |
Ref country code: DE |
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| 122 | Ep: pct application non-entry in european phase |
Ref document number: 17879469 Country of ref document: EP Kind code of ref document: A1 |