WO2018076682A1 - 一种并行接口时序控制方法和装置 - Google Patents

一种并行接口时序控制方法和装置 Download PDF

Info

Publication number
WO2018076682A1
WO2018076682A1 PCT/CN2017/085924 CN2017085924W WO2018076682A1 WO 2018076682 A1 WO2018076682 A1 WO 2018076682A1 CN 2017085924 W CN2017085924 W CN 2017085924W WO 2018076682 A1 WO2018076682 A1 WO 2018076682A1
Authority
WO
WIPO (PCT)
Prior art keywords
module
rate
data communication
adaptive
mclk
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/CN2017/085924
Other languages
English (en)
French (fr)
Inventor
徐超
周畅
龚晓亮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanechips Technology Co Ltd
Original Assignee
Sanechips Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanechips Technology Co Ltd filed Critical Sanechips Technology Co Ltd
Publication of WO2018076682A1 publication Critical patent/WO2018076682A1/zh
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L5/00—Arrangements affording multiple use of the transmission path
    • H04L5/14—Two-way operation using the same type of signal, i.e. duplex
    • H04L5/1469—Two-way operation using the same type of signal, i.e. duplex using time-sharing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/0001—Systems modifying transmission characteristics according to link quality, e.g. power backoff
    • H04L1/0002—Systems modifying transmission characteristics according to link quality, e.g. power backoff by adapting the transmission rate
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L5/00—Arrangements affording multiple use of the transmission path
    • H04L5/14—Two-way operation using the same type of signal, i.e. duplex

Definitions

  • the present invention relates to the field of communications, and in particular, to a parallel interface timing control method and apparatus.
  • JESD207 is a radio front-end (Base-to-Plane Integrated Circuit) (RF-based front end integrated circuit (RFIC)).
  • RFIC radio front end-Baseband Digital Parallel
  • RBDP radio front end-Baseband Digital Parallel
  • TDD Time Division Duplex
  • FDD Frequency Division Duplex
  • Figure 1 shows JESD207 data.
  • DIQ[11:0] and DIQ[9:0] signals are data bidirectional transmission buses that support transmission in 12-bit and 10-bit data formats, respectively, and can be selected as needed. All data are double data rate (DDR, Double) Data Rate).
  • the JESD207 data interface has the characteristics of less occupied pin resources, low interface rate, and low design difficulty.
  • the FCLK can be regarded as the MCLK homologous clock for the BBIC interface level, the frequency of the clock can be ignored, and only the received MCLK is performed. After the delay, the output can be, but for the latter stage of the BBIC interface, the MCLK clock cycle information is still needed to understand the data communication rate. Therefore, the data communication rate matched with the latter circuit of the BBIC interface is provided to ensure that the data between the RFIC and the BBIC can be correctly transmitted and received. Therefore, when it is necessary to replace different RFICs when testing, it is necessary to meet the requirements of each RFIC.
  • the interface rate is configured to bring inconvenience in testing.
  • embodiments of the present invention are expected to provide a parallel interface timing control method and apparatus, and implement parallel interface rate adaptive configuration.
  • an embodiment of the present invention provides a parallel interface timing control apparatus, where the parallel interface timing control apparatus includes: a register configuration module, a rate adaptation module, an interface timing control module, and a data and timing processing module, where
  • the register configuration module is configured to acquire configuration information of the system
  • the rate adaptation module is configured to generate an updated data communication rate and an adaptive flag by using period information of the MCLK sent by the peer end when detecting that the first configuration information in the register configuration module is valid, and the updating Data communication rate and adaptive flag are sent to the register configuration module;
  • the register configuration module is further configured to configure a current data communication rate according to the adaptive flag
  • the interface timing control module is configured to generate an interface timing according to the second configuration information and the MCLK information in the register configuration module;
  • the data and timing processing module is configured to transmit data according to the interface timing, and process data according to the number of channels in the register configuration module and the current data communication rate.
  • an embodiment of the present invention provides a parallel interface timing control method, where the method is used for a parallel interface timing control apparatus, where the parallel interface timing control apparatus includes: a register configuration module, a rate adaptation module, and an interface timing control Module and data and timing processing module, The method includes:
  • the register configuration module acquires configuration information of the system
  • the rate adaptation module When the rate adaptation module detects that the first configuration information in the register configuration module is valid, the rate adaptation module generates an updated data communication rate and an adaptive flag by using period information of the MCLK sent by the peer, and Transmitting the updated data communication rate and the adaptive flag to the register configuration module;
  • the register configuration module configures a current data communication rate according to the adaptive flag
  • the interface timing control module generates an interface timing according to the second configuration information and the MCLK information in the register configuration module;
  • the data and timing processing module transmits data according to the interface timing, and processes data according to the number of channels in the register configuration module and the current data communication rate.
  • Embodiments of the present invention provide a parallel interface timing control method and apparatus, the method is used for a parallel interface timing control apparatus, and the parallel interface timing control apparatus includes: a register configuration module, a rate adaptation module, an interface timing control module, and a data and timing processing module, the method comprising: the register configuration module acquiring configuration information of the system; and when the rate adaptation module detects that the first configuration information in the register configuration module is valid, the rate adaptation module Generating an updated data communication rate and an adaptive flag by using the period information of the MCLK sent by the opposite end, and transmitting the updated data communication rate and the adaptive flag to the register configuration module; the register configuration module is configured according to the adaptive flag Configuring a current data communication rate; the interface timing control module generates an interface timing according to the second configuration information and the MCLK information in the register configuration module; the data and timing processing module transmits data according to the interface timing, according to the Register configuration module current data pass Data processing rate, enabling parallel interface rate adaptation configuration.
  • Figure 1 is a JESD207 data interface connection diagram
  • FIG. 2 is a schematic diagram of communication interaction between a parallel interface timing control apparatus and a radio frequency front-end integrated circuit according to an embodiment of the present invention
  • FIG. 3 is a timing diagram of data transmission start of JESD 207 according to an embodiment of the present invention.
  • FIG. 4 is a timing diagram of data transmission end of JESD 207 according to an embodiment of the present invention.
  • FIG. 5 is a timing diagram of data reception start of JESD 207 according to an embodiment of the present invention.
  • FIG. 6 is a timing diagram of data reception end of JESD 207 according to an embodiment of the present invention.
  • FIG. 7 is a schematic structural diagram of a parallel interface timing control circuit according to an embodiment of the present disclosure.
  • FIG. 8 is a structural block diagram of a parallel interface timing control apparatus according to an embodiment of the present invention.
  • FIG. 9 is a structural block diagram of a rate adaptation module according to an embodiment of the present invention.
  • FIG. 10 is a flowchart of a parallel interface timing control method according to an embodiment of the present invention.
  • FIG. 11 is a flowchart of generating an updated data communication rate by an adaptive module according to an embodiment of the present invention.
  • FIG. 12 is a flowchart of processing data by a data and timing processing module according to an embodiment of the present invention.
  • FIG. 2 is a schematic diagram of a communication interaction between a parallel interface timing control device and an RFIC according to an embodiment of the present invention. It can be understood that the schematic diagram is only used to explain the technical solution of the embodiment of the present invention, and is not intended to be The embodiment of the invention is arbitrarily limited.
  • the parallel interface timing control device is located on the BBIC side, and the parallel interface timing control device corresponds to the RBDP related circuit in the BBIC of FIG.
  • Figures 3 and 4 show the timing of the JESD 207 data transmission operation
  • Figures 5 and 6 show the timing of the JESD 207 data reception operation.
  • the indication, TXNRX signal to indicate the direction of data transmission high level indicates transmission, low level indicates low reception, and for transmitting data, RFIC uses FCLK for sampling.
  • BBIC uses MCLK for sampling.
  • an embodiment of the present invention provides a parallel interface timing control method, the parallel interface timing control method is used for a parallel interface timing control device, and FIG. 7 is a schematic structural diagram of a parallel interface timing control circuit, which is implemented by the present invention.
  • the register configuration module acquires configuration information of the system; when the rate adaptation module detects that the first configuration information in the register configuration module is valid, the rate adaptation module sends the MCLK period through the peer end.
  • the interface timing control module generates an interface timing according to the second configuration information and the MCLK information in the register configuration module; the data and timing processing module transmits data according to the interface timing, and configures a current data communication rate of the module according to the register. Processing data to achieve parallel connection Rate adaptation configuration.
  • the parallel interface timing control apparatus 80 includes: a register configuration module 801, a rate adaptation module 802, and an interface timing control module. 803 and data and timing processing module 804, wherein
  • the register configuration module 801 is configured to acquire configuration information of the system
  • the rate adaptation module 802 is configured to generate an updated data communication rate and an adaptive flag by using period information of the MCLK sent by the peer end when detecting that the first configuration information in the register configuration module is valid, and The updated data communication rate and the adaptive flag are sent to the register configuration module;
  • the register configuration module 801 is further configured to configure a current data communication rate according to the adaptive flag
  • the interface timing control module 803 is configured to perform a second according to the register configuration module Configuration information and MCLK information generation interface timing;
  • the data and timing processing module 804 is configured to transmit data according to the interface timing, and process data according to the number of channels in the register configuration module and the current data communication rate.
  • the configuration information includes: interface module enable, channel number, default data communication rate, TDD mode subframe type, adaptive function enable, adaptive successful detection times, and adaptive failure detection times. ;
  • the adaptive function is enabled to correspond to the first configuration information, where the first configuration information is effective to enable the adaptive function in the register configuration module to be valid, for example, the adaptive function is enabled when the high level is enabled; and the TDD mode is used. Corresponding to the second configuration information.
  • the period information of the MCLK sent by the opposite end refers to the period information of the MCLK sent by the RFIC;
  • the adaptive flag includes an adaptive success flag and an adaptive failure flag.
  • the block diagram of the rate adaptation module 802 is as shown in FIG. 9.
  • the rate adaptation module 802 includes: an MCLK period detection sub-module 8021, an MCLK clock stability detection sub-module 8022, a rate adaptive failure detection sub-module 8023, and Rate adaptive information update submodule 8024;
  • the MCLK period detecting sub-module 8021 is configured to acquire the period information of the MCLK through the working clock, and send the period information of the MCLK to the MCLK clock stability detecting sub-module 8022 and the rate adaptive information updating sub-module 8024 in real time;
  • the working clock is not less than 2 times the MCLK clock frequency and is an integer multiple of the MCLK clock frequency;
  • the MCLK clock stability detection sub-module 8022 is configured to trigger the rate adaptive information update sub-module 8024 to generate an updated data communication rate when detecting that the number of consecutive times of the MCLK periodic information coincides with the preset adaptive success value. Sended to the register configuration module 801;
  • rate adaptive information update sub-module 8024 configured to turn off the adaptive function when the number of times of inconsistency of the periodic information of the MCLK that is detected twice consecutive times satisfies the value of the adaptive failure. Yes; among them,
  • the MCLK clock stability detection submodule 8022 is configured to
  • the internal clock stabilization counter When the period information of the MCLK consecutively detected is the same, the internal clock stabilization counter performs an accumulation count to obtain a first accumulated count value; and, when the first accumulated count value reaches a pre-configured adaptive success value, Generating a rate adaptive success flag; and transmitting the rate adaptive success flag to the rate adaptive information update sub-module 8024 and the register configuration module 801.
  • the rate adaptive information update sub-module 8024 is configured to convert the period information of the MCLK into a data communication rate when the rate adaptive success flag is detected; and to use the data communication rate converted by the period information of the MCLK as the updated data.
  • the communication rate is sent to the register configuration module 801.
  • the MCLK clock stability detection sub-module 8022 and the rate adaptive information update sub-module 8024 are configured to implement an updated data communication rate, and send the information to the The process of register configuration module 801.
  • the MCLK clock stability detection sub-module 8022 is further configured to trigger the rate adaptive information update sub-module 8024 to turn off the adaptive function when detecting that the number of times of the inconsistency of the periodic information of the MCLKs of the two consecutive times meets the adaptive failure value;
  • the MCLK clock stability detection sub-module 8022 is further configured to
  • the internal clock stabilization counter When detecting that the period information of the MCLK consecutive times is inconsistent, the internal clock stabilization counter performs an accumulation count clearing to generate an MCLK change flag; and, the MCLK change flag is sent to the rate adaptive failure detection submodule 8023.
  • the rate adaptive fail detection sub-module 8023 is configured to, when detecting the MCLK change flag, perform an accumulative counting operation on the internal clock change counter to obtain a second accumulated count value; and, when the second accumulated count value Upon reaching the pre-configured adaptive failure value, a rate adaptive failure flag is generated; and the rate adaptive failure flag is sent to the rate adaptive information update sub-module 8024 and the register configuration module 801.
  • the rate adaptive information update sub-module 8024 is further configured to turn off the rate adaptation function when the rate adaptation failure flag is detected.
  • the MCLK clock stability detection sub-module 8022, the rate adaptive failure detection sub-module 8023, and the rate adaptive information update sub-module 8024 are configured to implement the shutdown. The process of adapting to functions.
  • the register configuration module 801 is further configured to: configure a current data communication rate according to the adaptive success flag as the updated data communication rate; configure a current data communication rate according to the adaptive failure flag to be configured to be sent by the system to the register Configure the module's default data communication rate.
  • the communication type includes: uplink communication and downlink communication;
  • the interface timing refers to an interface timing that meets the requirements of the JESD207 protocol
  • the interface timing control module 803 is configured to
  • the data communication type in the TDD mode subframe type in the register configuration module is uplink data communication, configured to generate an interface timing corresponding to the uplink data communication;
  • the data communication type in the TDD mode subframe type in the register configuration module is downlink data communication, configured to generate an interface timing corresponding to the downlink data communication, and generate the same FCLK timing as the MCLK timing according to the MCLK information delay .
  • the data and timing processing module 804 is configured to receive uplink data transmitted by the interface timing control module 803 according to an interface timing corresponding to the uplink data communication when the data communication type is uplink data communication, according to the register configuration module 801. The number of channels in the current data communication rate and the current data communication rate are sent to the BBIC's subsequent stage circuit;
  • the interface timing control module 803 sends data to the data and timing processing module 804, that the interface timing control module 803 corresponds to TXNRX, ENABLE timing signals, and MCLK timing according to uplink data communication.
  • the interface timing control module 803 receives data of the DDR sent by the peer end through the DIQ interface, the interface timing control module 803 converting the data of the DDR
  • the data for the single data rate (SDR) is sent to the data and timing processing module 804 for data processing, and the data and timing processing module 804 finally corresponds to the TXNRX, ENABLE timing signal and MCLK timing according to the uplink data communication.
  • the processed SDR data is sent to the BBIC's subsequent stage circuit;
  • the data communication type is downlink data communication
  • receiving downlink data transmitted by the BBIC subsequent circuit according to the interface timing corresponding to the downlink data communication, according to the number of channels in the register configuration module 801 and the current data communication rate.
  • the downlink data is sent to the interface timing control module 803;
  • the data sent by the subsequent circuit of the BBIC to the data and timing processing module 804 is SDR data
  • the subsequent circuit of the BBIC corresponds to the TXNRX and ENABLE timings according to the downlink data communication.
  • the signal and MCLK timings send SDR data to the data and timing processing module 804, and the data of the SDR processed by the data and timing processing module 804 is finally converted to DDR data by the interface timing control module 803.
  • the data of the DDR is sent by the interface timing control module 803 to the opposite end according to the downlink data communication corresponding TXNRX, ENABLE timing signal and FCLK through the DIQ interface.
  • the present embodiment also uses the rate adaptation module 802 to generate a rate adaptive fail flag off rate adaptation function for the problem that the MCLK frequent jitter causes frequent update of the data communication rate information.
  • the rate adaptation module 802 uses the rate adaptation module 802 to generate a rate adaptive fail flag off rate adaptation function for the problem that the MCLK frequent jitter causes frequent update of the data communication rate information.
  • a rate adaptive invalidation flag is generated and sent to the register configuration module 801.
  • the rate adaptive information update sub-module 8024 detects the rate adaptive invalidation flag and then turns off the rate adaptation function.
  • the embodiment provides a parallel interface timing control device
  • the register configuration module 801 is configured to acquire configuration information of the system
  • the rate adaptation module 802 is configured to detect the first configuration in the register configuration module.
  • the register configuration module 801 is configured to configure a current data communication rate according to the adaptive flag
  • the interface timing control module 803 is configured to be configured according to the register Second configuration information and MCLK information generation interface timing
  • the data and timing processing module 804 is configured to transmit data according to the interface timing, process data according to a current data communication rate of the register configuration module, thereby implementing a parallel interface rate Adaptive configuration.
  • a parallel interface timing control method according to an embodiment of the present invention is shown.
  • the method periodically detects the period information of the MCLK clock of the host RFIC and combines the channel configuration information to obtain the slave BBIC and the host.
  • the communication rate of the RFIC thus, the interface of the slave sends the timing signal required by the host RFIC at the detected rate to complete the communication between the two devices; since the periodic detection is performed, when the host RFIC clock MCLK changes, the communication is changed. Rate to ensure normal communication between the two devices.
  • the method is used for a parallel interface timing control device, and the parallel interface timing control device comprises: a register configuration module, a rate adaptation module, an interface timing control module, and a data and timing processing module, the method comprising:
  • the register configuration module acquires configuration information of the system
  • the rate adaptation module When the rate adaptation module detects that the first configuration information in the register configuration module is valid, the rate adaptation module generates an updated data communication rate and an adaptive flag by using period information of the MCLK sent by the peer end, And transmitting the updated data communication rate and the adaptive flag to the register configuration module;
  • the register configuration module configures a current data communication rate according to the adaptive flag.
  • the interface timing control module generates an interface timing according to the second configuration information and the MCLK information in the register configuration module.
  • the data and timing processing module transmits data according to the interface timing, and processes data according to the number of channels in the register configuration module and the current data communication rate.
  • the configuration information includes: interface module enable, number of channels, default Data communication rate, TDD mode subframe type, adaptive function enable, adaptive successful detection times, adaptive failure detection times;
  • the adaptive function is enabled to correspond to the first configuration information, where the first configuration information is effective to enable the adaptive function in the register configuration module to be valid, for example, the adaptive function is enabled when the high level is enabled; and the TDD mode is used. Corresponding to the second configuration information.
  • the rate adaptation module includes: an MCLK period detection submodule, an MCLK clock stability detection submodule, a rate adaptive failure detection submodule, and a rate adaptive information update submodule;
  • the period information of the MCLK sent by the peer end refers to the period information of the MCLK sent by the RFIC;
  • the adaptive flag includes an adaptive success flag and an adaptive failure flag.
  • FIG. 11 is a flowchart of the adaptive module generating an updated data communication rate.
  • the rate adaptation module detects that the first configuration information in the register configuration module is valid, the rate adaptation module passes The period information of the MCLK sent by the terminal generates an updated data communication rate and an adaptive flag, and sends the updated data communication rate and the adaptive flag to the register configuration module, including:
  • the rate adaptation module acquires period information of the MCLK by using an operating clock; the working clock is not less than twice the MCLK clock frequency and is an integer multiple of the MCLK clock frequency;
  • step S10022 When the rate adaptation module detects that the number of coincidences of the periodic information of the two consecutive MCLKs meets the preset adaptive success value, step S10023 to step S10027 are performed; when the MCLK clock stability detection submodule detects two consecutive When the number of times of inconsistency of the periodicity information of the MCLK meets the adaptive failure value, step S10028 to step S100212 are performed;
  • the clock stabilization counter inside the rate adaptation module performs an accumulation count, and the rate adaptation module obtains a first accumulated count value
  • the rate adaptation module sends the rate adaptive success flag to the registration Device configuration module
  • the rate adaptation module sends a data communication rate of the cycle information conversion of the MCLK to the register configuration module as an updated data communication rate.
  • step S10023 to step S10027 when the rate adaptation module detects that the number of coincidences of the periodic information of the two consecutive times of MCLK meets the preset adaptive success value, an updated data communication rate is generated and sent to the The implementation process of the register configuration module.
  • S10028 The clock stabilization counter inside the rate adaptation module performs an accumulation count clearing, and the rate adaptation module generates an MCLK change flag.
  • the rate adaptation module generates a rate adaptation failure flag when the second accumulated count value reaches a pre-configured adaptive failure value of the rate adaptation module;
  • the rate adaptation module sends the rate adaptation failure flag to the register configuration module.
  • step S10028 to step S100212 is an implementation process for turning off the adaptive function when the rate adaptation module detects that the number of times of coincidence of the periodic information of the MCLKs that are consecutive two times satisfies the adaptive failure value.
  • the register configuration module configures a current data communication rate according to the adaptive flag, including:
  • the register configuration module configures a current data communication rate as the updated data communication rate according to an adaptive success flag
  • the register configuration module configures a current data communication rate according to an adaptive failure flag to configure a default data communication rate that the system sends to the register configuration module.
  • the communication type includes: uplink communication and downlink communication;
  • the interface timing refers to an interface timing that meets the requirements of the JESD207 protocol
  • the interface timing control module generates an interface timing according to the second configuration information and the MCLK information in the register configuration module, including:
  • the interface timing control module When the data communication type in the TDD mode subframe type in the register configuration module is uplink data communication, the interface timing control module generates an interface timing corresponding to the uplink data communication;
  • the interface timing control module When the data communication type in the TDD mode subframe type in the register configuration module is downlink data communication, the interface timing control module generates an interface timing corresponding to the downlink data communication, and the interface timing control module according to the MCLK information The delay generates the same FCLK timing as the MCLK timing.
  • the data includes uplink receiving data and downlink sending data
  • FIG. 12 is a flowchart of processing data by the data and timing processing module, the data and timing processing module transmits data according to the interface timing, and processes according to the number of channels in the register configuration module and the current data communication rate.
  • Data including:
  • the data and timing processing module receives uplink data transmitted by the interface timing control module according to an interface timing corresponding to the uplink data communication, where the data and timing processing module is configured according to the register Configuring the number of channels in the module and the current data communication rate to send the uplink data to the subsequent circuit of the BBIC;
  • the data and timing processing module receives downlink data transmitted by the BBIC subsequent circuit according to an interface timing corresponding to the downlink data communication, where the data and timing processing module is configured according to the register The number of channels in the module and the current data communication rate send the downlink data to the interface timing control module.
  • the interface timing control module For step S10051, the interface timing control module
  • the data sent to the data and the timing processing module means that the interface timing control module receives the data of the DDR sent by the opposite end through the DIQ interface according to the uplink data communication corresponding to the TXNRX, the ENABLE timing signal and the MCLK timing, and the interface timing control module Data for converting DDR data into SDR is sent to the data and timing processing module for data processing, and the data and timing processing module finally responds to the TXNRX, ENABLE timing signal and MCLK sequence processed SDR data according to the uplink data communication.
  • the data sent by the subsequent circuit of the BBIC to the data and the timing processing module is data of the SDR
  • the subsequent circuit of the BBIC corresponds to the TXNRX according to the downlink data communication.
  • the ENDR timing signal and the MCLK timing send the SDR data to the data and timing processing module, and the data of the SDR processed by the data and the timing processing module is finally converted into the data of the DDR by the interface timing control module,
  • the data of the DDR is sent to the opposite end by the interface timing control module through the DIQ interface according to the downlink data communication corresponding to the TXNRX, ENABLE timing signal and FCLK.
  • the rate adaptation module generates a rate adaptive failure flag off rate adaptation function for the problem that the MCLK frequent jitter causes the data communication rate information to be frequently updated.
  • a rate adaptive fail flag is generated and sent to the register configuration module and the rate adaptation.
  • the information update sub-module, the rate adaptive information update sub-module detects the rate adaptive invalidation flag and then turns off the rate adaptation function.
  • the embodiment provides a parallel interface timing control method
  • the register configuration module acquires configuration information of the system, and when the rate adaptation module detects that the first configuration information in the register configuration module is valid, the rate is self-determined.
  • the adaptation module generates an updated data communication rate and an adaptive flag by using the period information of the MCLK sent by the peer end, and sends the updated data communication rate and the adaptive flag to the register configuration module, where the register configuration module is configured according to the Adapting the flag to configure a current data communication rate, the interface timing control module according to the registration
  • the second configuration information in the configuration module selects a timing signal required for the communication type and the communication type, the data and timing processing module transmits data according to the interface timing, and processes data according to the current data communication rate of the register configuration module.
  • embodiments of the present invention can provide a method, system, or computer program product. Accordingly, the present invention can take the form of a hardware embodiment, a software embodiment, a combination of software and hardware. Moreover, the invention can take the form of a computer program product embodied on one or more computer-usable storage media (including but not limited to disk storage and optical storage, etc.
  • These computer program instructions may also be stored in a computer readable memory that can direct a computer or other programmable data processing device to operate in a particular manner, such that the instructions stored in the computing and readable memory produce an article of manufacture comprising the instruction device.
  • the instruction means implements the functions specified in one or more blocks of the flow or processes and/or block diagrams in the flowchart.
  • These computer program instructions can also be loaded on a computer or other programmable processing device such that instructions executed on a computer or other programmable device are provided for implementation in a flow or a block diagram of a flow or a block diagram or The steps of the function specified in multiple boxes.
  • the register configuration module acquires configuration information of the system; when the rate adaptation module detects that the first configuration information in the register configuration module is valid, the rate adaptation module sends the information through the peer end.
  • the cycle information of the MCLK generates an updated data communication rate and an adaptive flag, and sends the updated data communication rate and the adaptive flag to the register configuration module;
  • the register configuration module configures the current data communication according to the adaptive flag Rate;
  • the interface timing control module generates an interface timing according to the second configuration information and the MCLK information in the register configuration module;
  • the data and timing processing module transmits data according to the interface timing, according to the register configuration module current
  • the data communication rate processes the data to enable parallel interface rate adaptive configuration.

Landscapes

  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Quality & Reliability (AREA)
  • Communication Control (AREA)

Abstract

本发明实施例公开了一种并行接口时序控制方法和装置，其中，所述并行接口时序控制装置包括：寄存器配置模块、速率自适应模块、接口时序控制模块及数据与时序处理模块，用于实现并行接口速率自适应配置。

Description

一种并行接口时序控制方法和装置
相关申请的交叉引用
本申请基于申请号为201610962540.7、申请日为2016年10月28日的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此引入本申请作为参考。
技术领域
本发明涉及通信领域，尤其涉及一种并行接口时序控制方法和装置。
背景技术
JESD207是射频前端集成电路(RFIC，Radio Front end Integrated Circuit)和基带集成电路(BBIC，Baseband Integrated Circuit)之间的射频前端—基带数字并行(RBDP，Radio front end-Baseband Digital Parallel)接口主要用来传输RFIC和BBIC的数字波形数据，该接口支持时分双工(TDD，Time Division Duplex)和频分双工模式(FDD，Frequency Division Duplex)的单天线和双天线数据的收发，图1为JESD207数据接口连接图，其中MCLK为RFIC发送给BBIC的数据的随路时钟，FCLK为BBIC发送给RFIC的数据的随路时钟，TXNRX是数据方向指示信号，ENABLE信号为数据突发传输的开始与结束指示，DIQ[11:0]和DIQ[9:0]信号为数据的双向传输总线，分别支持12bit和10bit数据格式的传输，可根据需要进行选择，所有数据均采用双倍数据速率(DDR，Double Data Rate)。
JESD207数据接口具有占用管脚资源少，接口速率低，设计难度小等特点，虽然对于BBIC接口层面FCLK可以视作MCLK同源时钟，可以不关心该时钟的频率，只需将接收到的MCLK进行延时后输出即可，但对于BBIC接口的后级电路，仍需要MCLK时钟周期信息来了解数据通信速率， 从而提供与BBIC接口的后级电路匹配的数据通信速率以保证RFIC与BBIC之间数据能够正确收发，因此当遇到测试时需要更换不同的RFIC的情况时，就需要针对每一块RFIC的需求对接口速率进行配置，从而带来测试的不便。
发明内容
为解决现有存在的技术问题，本发明实施例期望提供一种并行接口时序控制方法和装置，实现并行接口速率自适应配置。
本发明实施例的技术方案是这样实现的：
第一方面，本发明实施例提供了一种并行接口时序控制装置，所述并行接口时序控制装置包括：寄存器配置模块、速率自适应模块、接口时序控制模块及数据与时序处理模块，其中，
所述寄存器配置模块，配置为获取系统的配置信息；
所述速率自适应模块，配置为当检测所述寄存器配置模块中的第一配置信息有效时，通过对端发送的MCLK的周期信息生成更新的数据通信速率及自适应标志，并将所述更新的数据通信速率及自适应标志发送给所述寄存器配置模块；
所述寄存器配置模块，还配置为根据所述自适应标志配置当前的数据通信速率；
所述接口时序控制模块，配置为根据所述寄存器配置模块中的第二配置信息和MCLK信息生成接口时序；
所述数据与时序处理模块，配置为根据所述接口时序传输数据，根据所述寄存器配置模块中的通道数量及当前的数据通信速率处理数据。
第二方面，本发明实施例提供了一种并行接口时序控制方法，所述方法用于并行接口时序控制装置，所述并行接口时序控制装置包括：寄存器配置模块、速率自适应模块、接口时序控制模块及数据与时序处理模块， 所述方法包括：
所述寄存器配置模块获取系统的配置信息；
当所述速率自适应模块检测所述寄存器配置模块中的第一配置信息有效时，所述速率自适应模块通过对端发送的MCLK的周期信息生成更新的数据通信速率及自适应标志，并将所述更新的数据通信速率及自适应标志发送给寄存器配置模块；
所述寄存器配置模块根据所述自适应标志配置当前的数据通信速率；
所述接口时序控制模块根据所述寄存器配置模块中的第二配置信息和MCLK信息生成接口时序；
所述数据与时序处理模块根据所述接口时序传输数据，根据所述寄存器配置模块中的通道数量及当前的数据通信速率处理数据。
本发明实施例提供了一种并行接口时序控制方法和装置，所述方法用于并行接口时序控制装置，所述并行接口时序控制装置包括：寄存器配置模块、速率自适应模块、接口时序控制模块及数据与时序处理模块，所述方法包括：所述寄存器配置模块获取系统的配置信息；当所述速率自适应模块检测所述寄存器配置模块中的第一配置信息有效时，所述速率自适应模块通过对端发送的MCLK的周期信息生成更新的数据通信速率及自适应标志，并将所述更新的数据通信速率及自适应标志发送给寄存器配置模块；所述寄存器配置模块根据所述自适应标志配置当前的数据通信速率；所述接口时序控制模块根据所述寄存器配置模块中的第二配置信息和MCLK信息生成接口时序；所述数据与时序处理模块根据所述接口时序传输数据，根据所述寄存器配置模块当前的数据通信速率处理数据，从而实现并行接口速率自适应配置。
附图说明
图1为JESD207数据接口连接图；
图2为本发明实施例提供的一种并行接口时序控制装置与射频前端集成电路之间通信交互示意图；
图3为本发明实施例提供的JESD207数据发送开始时序图；
图4为本发明实施例提供的JESD207数据发送结束时序图；
图5为本发明实施例提供的JESD207数据接收开始时序图；
图6为本发明实施例提供的JESD207数据接收结束时序图；
图7为本发明实施例提供的一种并行接口时序控制电路的结构示意图；
图8为本发明实施例提供的一种并行接口时序控制装置的结构框图；
图9为本发明实施例提供的一种速率自适应模块的结构框图；
图10为本发明实施例提供的一种并行接口时序控制方法的流程图；
图11为本发明实施例提供的一种自适应模块生成更新的数据通信速率的流程图；
图12为本发明实施例提供的一种数据与时序处理模块处理数据的流程图。
具体实施方式
下面将结合本发明实施例中的附图，对发明实施例中的技术方案进行清楚、完整地描述。
参见图2，其示出了本发明实施例提供的一种并行接口时序控制装置与RFIC之间通信交互示意图，可以理解的，该示意图仅用于说明本发明实施例的技术方案，并不对本发明实施例进行任何的限定，从图中可以看出，所述并行接口时序控制装置位于BBIC侧，所述并行接口时序控制装置对应图1中BBIC中的与RBDP相关电路。
图3和图4展示了JESD207进行数据发送操作的时序，图5和图6展示了JESD207进行数据接收操作的时序。由上述的时序图可以看出JESD207接口数据的接收或发送使用成对的ENABLE信号作为开始和结束 的指示，TXNRX信号来指示数据的传输方向，高电平表示发送，低电平表示低接收，对于发送数据，RFIC使用FCLK进行采样，对于接收数据，BBIC使用MCLK进行采样。
基于上述示意图，本发明实施例提供了一种并行接口时序控制方法，所述并行接口时序控制方法用于并行接口时序控制装置，图7为一种并行接口时序控制电路的结构示意图，本发明实施例中，所述寄存器配置模块获取系统的配置信息；当所述速率自适应模块检测所述寄存器配置模块中的第一配置信息有效时，所述速率自适应模块通过对端发送的MCLK的周期信息生成更新的数据通信速率及自适应标志，并将所述更新的数据通信速率及自适应标志发送给寄存器配置模块；所述寄存器配置模块根据所述自适应标志配置当前的数据通信速率；所述接口时序控制模块根据所述寄存器配置模块中的第二配置信息和MCLK信息生成接口时序；所述数据与时序处理模块根据所述接口时序传输数据，根据所述寄存器配置模块当前的数据通信速率处理数据，从而实现并行接口速率自适应配置。
参见图8，其示出了本发明实施例提供的一种并行接口时序控制装置80的结构，所述并行接口时序控制装置80包括：寄存器配置模块801、速率自适应模块802、接口时序控制模块803及数据与时序处理模块804，其中，
所述寄存器配置模块801，配置为获取系统的配置信息；
所述速率自适应模块802，配置为当检测所述寄存器配置模块中的第一配置信息有效时，通过对端发送的MCLK的周期信息生成更新的数据通信速率及自适应标志，并将所述更新的数据通信速率及自适应标志发送给寄存器配置模块；
所述寄存器配置模块801，还配置为根据所述自适应标志配置当前的数据通信速率；
所述接口时序控制模块803，配置为根据所述寄存器配置模块中的第二 配置信息和MCLK信息生成接口时序；
所述数据与时序处理模块804，配置为根据所述接口时序传输数据，根据所述寄存器配置模块中的通道数量及当前的数据通信速率处理数据。
对于所述寄存器配置模块801，所述配置信息包括：接口模块使能，通道数量，默认数据通信速率，TDD模式子帧类型，自适应功能使能，自适应成功检测次数，自适应失败检测次数；
其中，自适应功能使能对应第一配置信息，所述第一配置信息有效指寄存器配置模块中的自适应功能使能有效，比如：自适应功能使能高电平时有效；TDD模式子帧类型对应第二配置信息。
对于所述速率自适应模块802，所述对端发送的MCLK的周期信息指RFIC发送的MCLK的周期信息；
所述自适应标志包括：自适应成功标志和自适应失败标志。
所述速率自适应模块802的结构框图如图9所示，所述速率自适应模块802包括：MCLK周期检测子模块8021、MCLK时钟稳定度检测子模块8022、速率自适应失效检测子模块8023和速率自适应信息更新子模块8024；
对于所述速率自适应模块802，其中，
所述MCLK周期检测子模块8021，配置为通过工作时钟获取MCLK的周期信息，将所述MCLK的周期信息实时发送给所述MCLK时钟稳定度检测子模块8022和速率自适应信息更新子模块8024；所述工作时钟不小于2倍的MCLK时钟频率且为MCLK时钟频率的整数倍；
MCLK时钟稳定度检测子模块8022，配置为当检测连续两次的MCLK的周期信息一致次数满足预设的自适应成功数值时，触发所述速率自适应信息更新子模块8024产生更新的数据通信速率发送给所述寄存器配置模块801；
以及，配置为当检测连续两次的MCLK的周期信息不一致次数满足自适应失败数值时，触发所述速率自适应信息更新子模块8024关闭自适应功 能；其中，
所述MCLK时钟稳定度检测子模块8022，配置为，
检测连续两次的MCLK的周期信息一致时，内部的时钟稳定计数器执行一次累加计数，得到一个第一累加计数值；以及，当所述第一累加计数值达到预先配置的自适应成功数值时，产生一个速率自适应成功标志；以及，将所述速率自适应成功标志发送给所述速率自适应信息更新子模块8024和寄存器配置模块801。
所述速率自适应信息更新子模块8024，配置为当检测到速率自适应成功标志时，将MCLK的周期信息转化为数据通信速率；以及，将MCLK的周期信息转化的数据通信速率作为更新的数据通信速率发送给所述寄存器配置模块801。
需要说明的是，检测连续两次的MCLK的周期信息一致时，上述MCLK时钟稳定度检测子模块8022和速率自适应信息更新子模块8024配置为实现产生更新的数据通信速率，并发送给所述寄存器配置模块801的过程。
MCLK时钟稳定度检测子模块8022，还配置为当检测连续两次的MCLK的周期信息不一致次数满足自适应失败数值时，触发所述速率自适应信息更新子模块8024关闭自适应功能；其中，
MCLK时钟稳定度检测子模块8022，还配置为，
当检测连续两次的MCLK的周期信息不一致时，内部的时钟稳定计数器执行一次累加计数清零，产生一个MCLK变动标志；以及，将所述MCLK变动标志发送给所述速率自适应失效检测子模块8023。
所述速率自适应失效检测子模块8023，配置为检测到MCLK变动标志时，其内部的时钟变化计数器进行一次累加计数操作，得到一个第二累计计数值；以及，当所述第二累加计数值达到预先配置的自适应失败数值时，产生一个速率自适应失败标志；以及，将所述速率自适应失败标志发送给所述速率自适应信息更新子模块8024和寄存器配置模块801。
所述速率自适应信息更新子模块8024，还配置为当检测到速率自适应失败标志时，关闭速率自适应功能。
需要说明的是，当检测连续两次的MCLK的周期信息不一致时，上述MCLK时钟稳定度检测子模块8022、速率自适应失效检测子模块8023和速率自适应信息更新子模块8024配置为实现关闭自适应功能的过程。
所述寄存器配置模块801，还配置为，根据自适应成功标志配置当前的数据通信速率为所述更新的数据通信速率；根据自适应失败标志配置当前的数据通信速率配置为系统发送给所述寄存器配置模块的默认数据通信速率。
对于所述接口时序控制模块803，所述通信类型包括：上行通信和下行通信；
所述接口时序，是指符合JESD207协议要求的接口时序；
在本发明的其他实施例中，所述接口时序控制模块803，配置为，
当所述寄存器配置模块中的TDD模式子帧类型中的数据通信类型为上行数据通信时，配置为生成与上行数据通信对应的接口时序；
当所述寄存器配置模块中的TDD模式子帧类型中的数据通信类型为下行数据通信时，配置为生成与下行数据通信对应的接口时序，以及根据MCLK信息延时生成与MCLK时序相同的FCLK时序。
所述数据与时序处理模块804，配置为，当数据通信类型为上行数据通信时，按照上行数据通信对应的接口时序接收所述接口时序控制模块803传输的上行数据，根据所述寄存器配置模块801中的通道数量及当前的数据通信速率将所述上行数据发送给BBIC的后级电路；
在本发明的其他实施例中，所述接口时序控制模块803发送给所述数据与时序处理模块804的数据，指所述接口时序控制模块803按照上行数据通信对应TXNRX、ENABLE时序信号及MCLK时序接收对端通过DIQ接口发送的DDR的数据，所述接口时序控制模块803将DDR的数据转化 为单倍数据速率(SDR，Single Data Rate)的数据发送给所述数据与时序处理模块804进行数据处理，所述数据与时序处理模块804最后按照上行数据通信对应TXNRX、ENABLE时序信号及MCLK时序经处理后的SDR的数据发送给BBIC的后级电路；
以及，当数据通信类型为下行数据通信时，按照下行数据通信对应的接口时序接收BBIC的后级电路传输的下行数据，根据所述寄存器配置模块801中的通道数量及当前的数据通信速率将所述下行数据发送给所述接口时序控制模块803；
在本发明的其他实施例中，所述BBIC的后级电路发送给所述数据与时序处理模块804的数据为SDR的数据，指所述BBIC的后级电路按照下行数据通信对应TXNRX、ENABLE时序信号及MCLK时序将SDR数据发送给所述数据与时序处理模块804，经过所述数据与时序处理模块804处理后的SDR的数据最终经过所述接口时序控制模块803转为DDR的数据，所述DDR的数据由所述接口时序控制模块803经过DIQ接口按照下行数据通信对应TXNRX、ENABLE时序信号及FCLK发送给对端。
此外，本实施例还针对MCLK频繁抖动导致数据通信速率信息的频繁更新的问题，采用速率自适应模块802产生速率自适应失效标志关闭速率自适应功能。在本发明的其他实施例中，当MCLK时钟稳定度检测子模块8022检测MCLK频繁抖动次数满足预先配置的关闭速率自适应抖动次数时，产生一个速率自适应失效标志发送给所述寄存器配置模块801和速率自适应信息更新子模块8024，所述速率自适应信息更新子模块8024检测到所述速率自适应失效标志后关闭速率自适应功能。
本实施例提供了一种并行接口时序控制装置，所述寄存器配置模块801，配置为获取系统的配置信息，所述速率自适应模块802，配置为当检测所述寄存器配置模块中的第一配置信息有效时，通过对端发送的MCLK的周期信息生成更新的数据通信速率及自适应标志，并将所述更新的数据通信速 率及自适应标志发送给寄存器配置模块，所述寄存器配置模块801，配置为根据所述自适应标志配置当前的数据通信速率，所述接口时序控制模块803，配置为根据所述寄存器配置模块中的第二配置信息和MCLK信息生成接口时序，所述数据与时序处理模块804，配置为根据所述接口时序传输数据，根据所述寄存器配置模块当前的数据通信速率处理数据，从而实现并行接口速率自适应配置。
参见图10，其示出了本发明实施例提供的一种并行接口时序控制方法，该方法中，周期性检测主机RFIC的MCLK时钟的周期信息并且结合通道配置信息，从而得到从机BBIC与主机RFIC的通信速率；从而从机的接口按检测出的速率发送主机RFIC所需时序信号，完成两设备间的通信；由于是进行周期性检测，所以在主机RFIC时钟MCLK发生变化时，就是改变通信速率，保证两设备间的正常通信。该方法用于并行接口时序控制装置，所述并行接口时序控制装置包括：寄存器配置模块、速率自适应模块、接口时序控制模块及数据与时序处理模块，所述方法包括：
S1001：所述寄存器配置模块获取系统的配置信息；
S1002：当所述速率自适应模块检测所述寄存器配置模块中的第一配置信息有效时，所述速率自适应模块通过对端发送的MCLK的周期信息生成更新的数据通信速率及自适应标志，并将所述更新的数据通信速率及自适应标志发送给所述寄存器配置模块；
S1003：所述寄存器配置模块根据所述自适应标志配置当前的数据通信速率；
S1004：所述接口时序控制模块根据所述寄存器配置模块中的第二配置信息和MCLK信息生成接口时序；
S1005：所述数据与时序处理模块根据所述接口时序传输数据，根据所述寄存器配置模块中的通道数量及当前的数据通信速率处理数据。
对于步骤S1001，所述配置信息包括：接口模块使能，通道数量，默认 数据通信速率，TDD模式子帧类型，自适应功能使能，自适应成功检测次数，自适应失败检测次数；
其中，自适应功能使能对应第一配置信息，所述第一配置信息有效指寄存器配置模块中的自适应功能使能有效，比如：自适应功能使能高电平时有效；TDD模式子帧类型对应第二配置信息。
对于步骤S1002，所述速率自适应模块包括：MCLK周期检测子模块、MCLK时钟稳定度检测子模块、速率自适应失效检测子模块和速率自适应信息更新子模块；
所述对端发送的MCLK的周期信息指RFIC发送的MCLK的周期信息；
所述自适应标志包括：自适应成功标志和自适应失败标志。
对于步骤S1002，图11为自适应模块生成更新的数据通信速率的流程图，当所述速率自适应模块检测所述寄存器配置模块中的第一配置信息有效时，所述速率自适应模块通过对端发送的MCLK的周期信息生成更新的数据通信速率及自适应标志，并将所述更新的数据通信速率及自适应标志发送给寄存器配置模块，包括：
S10021：所述速率自适应模块通过工作时钟获取MCLK的周期信息；所述工作时钟不小于2倍的MCLK时钟频率且为MCLK时钟频率的整数倍；
S10022：当所述速率自适应模块检测连续两次的MCLK的周期信息一致次数满足预设的自适应成功数值时，执行步骤S10023至步骤S10027；当所述MCLK时钟稳定度检测子模块检测连续两次的MCLK的周期信息不一致次数满足自适应失败数值时，执行步骤S10028至步骤S100212；
S10023：所述速率自适应模块内部的时钟稳定计数器执行一次累加计数，所述速率自适应模块得到一个第一累加计数值；
S10024：当所述第一累加计数值达到所述速率自适应模块预先配置的自适应成功数值时，所述速率自适应模块产生一个速率自适应成功标志；
S10025：所述速率自适应模块将所述速率自适应成功标志发送给寄存 器配置模块；
S10026：当所述速率自适应模块检测到速率自适应成功标志时，所述速率自适应模块将MCLK的周期信息转化为数据通信速率；
S10027：所述速率自适应模块将MCLK的周期信息转化的数据通信速率作为更新的数据通信速率发送给所述寄存器配置模块；
需要说明的是，步骤S10023至步骤S10027是针对当所述速率自适应模块检测连续两次的MCLK的周期信息一致次数满足预设的自适应成功数值时，产生更新的数据通信速率发送给所述寄存器配置模块的实现过程。
S10028：所述速率自适应模块内部的时钟稳定计数器执行一次累加计数清零，所述速率自适应模块产生一个MCLK变动标志；
S10029：所述速率自适应模块检测到所述MCLK变动标志时，所述速率自适应模块中的时钟变化计数器进行一次累加计数操作，所述速率自适应模块得到一个第二累计计数值；
S100210：当所述第二累加计数值达到所述速率自适应模块预先配置的自适应失败数值时，所述速率自适应模块产生一个速率自适应失败标志；
S100211：所述速率自适应模块将所述速率自适应失败标志发送给所述寄存器配置模块；
S100212：当所述速率自适应模块检测到所述速率自适应失败标志时，所述速率自适应模块关闭速率自适应功能。
需要说明的是，步骤S10028至步骤S100212是针对当所述速率自适应模块检测连续两次的MCLK的周期信息不一致次数满足自适应失败数值时，关闭自适应功能的实现过程。
对于步骤S1003，所述寄存器配置模块根据所述自适应标志配置当前的数据通信速率，包括：
所述寄存器配置模块根据自适应成功标志配置当前的数据通信速率为所述更新的数据通信速率；
所述寄存器配置模块根据自适应失败标志配置当前的数据通信速率配置为系统发送给所述寄存器配置模块的默认数据通信速率。
对于步骤S1004，所述通信类型包括：上行通信和下行通信；
所述接口时序，指符合JESD207协议要求的接口时序；
在本发明的其他实施例中，所述接口时序控制模块根据所述寄存器配置模块中的第二配置信息和MCLK信息生成接口时序，包括：
当所述寄存器配置模块中的TDD模式子帧类型中的数据通信类型为上行数据通信时，所述接口时序控制模块生成与上行数据通信对应的接口时序；
当所述寄存器配置模块中的TDD模式子帧类型中的数据通信类型为下行数据通信时，所述接口时序控制模块生成与下行数据通信对应的接口时序，以及所述接口时序控制模块根据MCLK信息延时生成与MCLK时序相同的FCLK时序。
对于步骤S1005，所述数据包括上行接收数据和下行发送数据；
对于步骤S1005，图12为数据与时序处理模块处理数据的流程图，所述数据与时序处理模块根据所述接口时序传输数据，根据所述寄存器配置模块中的通道数量及当前的数据通信速率处理数据，包括：
S10051：当数据通信类型为上行数据通信时，所述数据与时序处理模块按照上行数据通信对应的接口时序接收所述接口时序控制模块传输的上行数据，所述数据与时序处理模块根据所述寄存器配置模块中的通道数量及当前的数据通信速率将所述上行数据发送给BBIC的后级电路；
S10052：当数据通信类型为下行数据通信时，所述数据与时序处理模块按照下行数据通信对应的接口时序接收BBIC的后级电路传输的下行数据，所述数据与时序处理模块根据所述寄存器配置模块中的通道数量及当前的数据通信速率将所述下行数据发送给所述接口时序控制模块。
在本发明的其他实施例中，对于步骤S10051，所述接口时序控制模块 发送给所述数据与时序处理模块的数据，指所述接口时序控制模块按照上行数据通信对应TXNRX、ENABLE时序信号及MCLK时序接收对端通过DIQ接口发送的DDR的数据，所述接口时序控制模块将DDR的数据转化为SDR的数据发送给所述数据与时序处理模块进行数据处理，所述数据与时序处理模块最后按照上行数据通信对应TXNRX、ENABLE时序信号及MCLK时序经处理后的SDR的数据发送给BBIC的后级电路；
在本发明的其他实施例中，对于步骤S10052，所述BBIC的后级电路发送给所述数据与时序处理模块的数据为SDR的数据，指所述BBIC的后级电路按照下行数据通信对应TXNRX、ENABLE时序信号及MCLK时序将SDR数据发送给所述数据与时序处理模块，经过所述数据与时序处理模块处理后的SDR的数据最终经过所述接口时序控制模块转为DDR的数据，所述DDR的数据由所述接口时序控制模块经过DIQ接口按照下行数据通信对应TXNRX、ENABLE时序信号及FCLK发送给对端。
此外，本实施例还针对MCLK频繁抖动导致数据通信速率信息频繁更新的问题，采用速率自适应模块产生速率自适应失效标志关闭速率自适应功能。在本发明的其他实施例中，当MCLK时钟稳定度检测子模块检测MCLK频繁抖动次数满足预先配置的关闭速率自适应抖动次数时，产生一个速率自适应失效标志发送给寄存器配置模块和速率自适应信息更新子模块，速率自适应信息更新子模块检测到速率自适应失效标志后关闭速率自适应功能。
本实施例提供了一种并行接口时序控制方法，所述寄存器配置模块获取系统的配置信息，当所述速率自适应模块检测所述寄存器配置模块中的第一配置信息有效时，所述速率自适应模块通过对端发送的MCLK的周期信息生成更新的数据通信速率及自适应标志，并将所述更新的数据通信速率及自适应标志发送给寄存器配置模块，所述寄存器配置模块根据所述自适应标志配置当前的数据通信速率，所述接口时序控制模块根据所述寄存 器配置模块中的第二配置信息选择通信类型及通信类型所需的时序信号，所述数据与时序处理模块根据所述接口时序传输数据，根据所述寄存器配置模块当前的数据通信速率处理数据，从而实现并行接口速率自适应配置。
本领域内的技术人员应该明白，本发明的实施例可提供方法、系统、或者计算机程序产品。因此，本发明可采用硬件实施例、软件实施例、获结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含由计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器和光学存储器等)上实施的计算机程序产品的形式。
本发明时参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现程序图和/或方框图中每一流程和/获方框、以及流程图和/或方框图中的流程和/或的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或者其他可编程数据处理设备的处理器易产生一个机器，是的通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或者多个方框中指定的功能的装置。
这些计算机程序指令也可以存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算及可读存储器中的指令产生包括指令装置的制造品。该指令装置实现在流程图中一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载在计算机或其他可编程处理设备上，使得在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
以上，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。
工业实用性
本发明实施例中，所述寄存器配置模块获取系统的配置信息；当所述速率自适应模块检测所述寄存器配置模块中的第一配置信息有效时，所述速率自适应模块通过对端发送的MCLK的周期信息生成更新的数据通信速率及自适应标志，并将所述更新的数据通信速率及自适应标志发送给寄存器配置模块；所述寄存器配置模块根据所述自适应标志配置当前的数据通信速率；所述接口时序控制模块根据所述寄存器配置模块中的第二配置信息和MCLK信息生成接口时序；所述数据与时序处理模块根据所述接口时序传输数据，根据所述寄存器配置模块当前的数据通信速率处理数据，从而实现并行接口速率自适应配置。

Claims (18)

  1. 一种并行接口时序控制装置，所述并行接口时序控制装置包括：寄存器配置模块、速率自适应模块、接口时序控制模块及数据与时序处理模块，其中，
    所述寄存器配置模块，配置为获取系统的配置信息；
    所述速率自适应模块，配置为当检测所述寄存器配置模块中的第一配置信息有效时，通过对端发送的MCLK的周期信息生成更新的数据通信速率及自适应标志，并将所述更新的数据通信速率及自适应标志发送给所述寄存器配置模块；
    所述寄存器配置模块，还配置为根据所述自适应标志配置当前的数据通信速率；
    所述接口时序控制模块，配置为根据所述寄存器配置模块中的第二配置信息和MCLK信息生成接口时序；
    所述数据与时序处理模块，配置为根据所述接口时序传输数据，根据所述寄存器配置模块中的通道数量及当前的数据通信速率处理数据。
  2. 根据权利要求1所述的装置，其中，所述配置信息包括：接口模块使能，通道数量，默认数据通信速率，TDD模式子帧类型，自适应功能使能，自适应成功检测次数，自适应失败检测次数；其中，自适应功能使能对应第一配置信息，TDD模式子帧类型对应第二配置信息。
  3. 根据权利要求1所述的装置，其中，所述自适应标志包括：自适应成功标志和自适应失败标志。
  4. 根据权利要求1所述的装置，其中，所述速率自适应模块包括：MCLK周期检测子模块、MCLK时钟稳定度检测子模块、速率自适应失效检测子模块和速率自适应信息更新子模块；其中，
    所述MCLK周期检测子模块，配置为通过工作时钟获取MCLK的周 期信息，将所述MCLK的周期信息实时发送给所述MCLK时钟稳定度检测子模块和速率自适应信息更新子模块；
    所述MCLK时钟稳定度检测子模块，配置为当检测连续两次的MCLK的周期信息一致次数满足预设的自适应成功数值时，触发所述速率自适应信息更新子模块产生更新的数据通信速率，并将所述更新的数据通信速率发送给所述寄存器配置模块；
    所述MCLK时钟稳定度检测子模块，还配置为当检测连续两次的MCLK的周期信息不一致次数满足自适应失败数值时，触发所述速率自适应信息更新子模块关闭自适应功能。
  5. 根据权利要求4所述的装置，其中，所述MCLK时钟稳定度检测子模块，配置为，
    当检测连续两次的MCLK的周期信息一致时，内部的时钟稳定计数器执行一次累加计数，得到一个第一累加计数值；
    以及，当所述第一累加计数值达到预先配置的自适应成功数值时，产生一个速率自适应成功标志；
    以及，将所述速率自适应成功标志发送给所述速率自适应信息更新子模块和寄存器配置模块；
    所述速率自适应信息更新子模块，配置为当检测到所述速率自适应成功标志时，将MCLK的周期信息转化为数据通信速率；
    以及，将MCLK的周期信息转化的数据通信速率作为更新的数据通信速率发送给所述寄存器配置模块。
  6. 根据权利要求4所述的装置，其中，所述MCLK时钟稳定度检测子模块，还配置为，
    当检测连续两次的MCLK的周期信息不一致时，内部的时钟稳定计数器执行一次累加计数清零，产生一个MCLK变动标志；
    以及，将所述MCLK变动标志发送给所述速率自适应失效检测子模 块；
    所述速率自适应失效检测子模块，配置为检测到MCLK变动标志时，其内部的时钟变化计数器进行一次累加计数操作，得到一个第二累计计数值；
    以及，当所述第二累加计数值达到预先配置的自适应失败数值时，产生一个速率自适应失败标志；
    以及，将所述速率自适应失败标志发送给所述速率自适应信息更新子模块和寄存器配置模块；
    所述速率自适应信息更新子模块，还配置为当检测到速率自适应失败标志时，关闭速率自适应功能。
  7. 根据权利要求1所述的装置，其中，所述寄存器配置模块，还配置为，
    根据自适应成功标志配置当前的数据通信速率为所述更新的数据通信速率；
    以及，根据自适应失败标志配置当前的数据通信速率配置为系统发送给所述寄存器配置模块的默认数据通信速率。
  8. 根据权利要求1所述的装置，其中，所述接口时序控制模块，配置为，
    当所述寄存器配置模块中的TDD模式子帧类型中的数据通信类型为上行数据通信时，配置为生成与上行数据通信对应的接口时序；
    当所述寄存器配置模块中的TDD模式子帧类型中的数据通信类型为下行数据通信时，配置为生成与下行数据通信对应的接口时序，以及根据MCLK信息延时生成与MCLK时序相同的FCLK时序。
  9. 根据权利要求1所述的装置，其中，所述数据与时序处理模块，配置为，
    当数据通信类型为上行数据通信时，按照上行数据通信对应的接口 时序接收所述接口时序控制模块传输的上行数据，根据所述寄存器配置模块中的通道数量及当前的数据通信速率将所述上行数据发送给BBIC的后级电路；
    以及，当数据通信类型为下行数据通信时，按照下行数据通信对应的接口时序接收BBIC的后级电路传输的下行数据，根据所述寄存器配置模块中的通道数量及当前的数据通信速率将所述下行数据发送给所述接口时序控制模块。
  10. 一种并行接口时序控制方法，所述方法用于并行接口时序控制装置，所述并行接口时序控制装置包括：寄存器配置模块、速率自适应模块、接口时序控制模块及数据与时序处理模块，所述方法包括：
    所述寄存器配置模块获取系统的配置信息；
    当所述速率自适应模块检测所述寄存器配置模块中的第一配置信息有效时，所述速率自适应模块通过对端发送的MCLK的周期信息生成更新的数据通信速率及自适应标志，并将所述更新的数据通信速率及自适应标志发送给寄存器配置模块；
    所述寄存器配置模块根据所述自适应标志配置当前的数据通信速率；
    所述接口时序控制模块根据所述寄存器配置模块中的第二配置信息和MCLK信息生成接口时序；
    所述数据与时序处理模块根据所述接口时序传输数据，根据所述寄存器配置模块中的通道数量及当前的数据通信速率处理数据。
  11. 根据权利要求10所述的方法，其中，所述配置信息包括：接口模块使能，通道数量，默认数据通信速率，时分双工TDD模式子帧类型，自适应功能使能，自适应成功检测次数，自适应失败检测次数；其中，自适应功能使能对应第一配置信息，TDD模式子帧类型对应第二配置信息。
  12. 根据权利要求10所述的方法，其中，所述自适应标志包括：自 适应成功标志和自适应失败标志。
  13. 根据权利要求10所述的方法，其中，所述当所述速率自适应模块检测所述寄存器配置模块中的第一配置信息有效时，所述速率自适应模块通过对端发送的MCLK的周期信息生成更新的数据通信速率及自适应标志，并将所述更新的数据通信速率及自适应标志发送给寄存器配置模块，包括：
    所述速率自适应模块通过工作时钟获取MCLK的周期信息；
    当所述速率自适应模块检测连续两次的MCLK的周期信息一致次数满足预设的自适应成功数值时，产生更新的数据通信速率，并将所述更新的数据通信速率发送给所述寄存器配置模块；
    当所述速率自适应模块检测连续两次的MCLK的周期信息不一致次数满足自适应失败数值时，关闭自适应功能。
  14. 根据权利要求13所述的方法，其中，所述当所述速率自适应模块检测连续两次的MCLK的周期信息一致次数满足预设的自适应成功数值时，产生更新的数据通信速率，并将所述更新的数据通信速率发送给所述寄存器配置模块，包括：
    当所述速率自适应模块检测连续两次的MCLK的周期信息一致时，所述速率自适应模块内部的时钟稳定计数器执行一次累加计数，所述速率自适应模块得到一个第一累加计数值；
    当所述第一累加计数值达到所述速率自适应模块预先配置的自适应成功数值时，所述速率自适应模块产生一个速率自适应成功标志；
    当所述速率自适应模块检测到所述速率自适应成功标志时，所述速率自适应模块将MCLK的周期信息转化为数据通信速率；
    所述速率自适应模块将MCLK的周期信息转化的数据通信速率作为更新的数据通信速率发送给所述寄存器配置模块。
  15. 根据权利要求13所述的方法，其中，当所述MCLK时钟稳定度 检测子模块检测连续两次的MCLK的周期信息不一致次数满足自适应失败数值时，触发所述速率自适应信息更新子模块关闭自适应功能，包括：
    当所述速率自适应模块检测连续两次的MCLK的周期信息不一致时，所述速率自适应模块内部的时钟稳定计数器执行一次累加计数清零，所述速率自适应模块产生一个MCLK变动标志；
    所述速率自适应模块检测到所述MCLK变动标志时，所述速率自适应模块中的时钟变化计数器进行一次累加计数操作，所述速率自适应模块得到一个第二累计计数值；
    当所述第二累加计数值达到所述速率自适应模块预先配置的自适应失败数值时，所述速率自适应模块产生一个速率自适应失败标志；
    所述速率自适应模块将所述速率自适应失败标志发送给所述寄存器配置模块；
    当所述速率自适应模块检测到所述速率自适应失败标志时，所述速率自适应模块关闭速率自适应功能。
  16. 根据权利要求10所述的方法，其中，所述寄存器配置模块根据所述自适应标志配置当前的数据通信速率，包括：
    所述寄存器配置模块根据自适应成功标志配置当前的数据通信速率为所述更新的数据通信速率；
    所述寄存器配置模块根据自适应失败标志配置当前的数据通信速率配置为系统发送给所述寄存器配置模块的默认数据通信速率。
  17. 根据权利要求10所述的方法，其中，所述接口时序控制模块根据所述寄存器配置模块中的第二配置信息和MCLK信息生成接口时序，包括：
    当所述寄存器配置模块中的TDD模式子帧类型中的数据通信类型为上行数据通信时，所述接口时序控制模块生成与上行数据通信对应的接口时序；
    当所述寄存器配置模块中的TDD模式子帧类型中的数据通信类型为下行数据通信时，所述接口时序控制模块生成与下行数据通信对应的接口时序，以及所述接口时序控制模块根据MCLK信息延时生成与MCLK时序相同的FCLK时序。
  18. 根据权利要求10所述的方法，其中，所述数据与时序处理模块根据所述接口时序传输数据，根据所述寄存器配置模块中的通道数量及当前的数据通信速率处理数据，包括：
    当数据通信类型为上行数据通信时，所述数据与时序处理模块按照上行数据通信对应的接口时序接收所述接口时序控制模块传输的上行数据，所述数据与时序处理模块根据所述寄存器配置模块中的通道数量及当前的数据通信速率将所述上行数据发送给BBIC的后级电路；
    当数据通信类型为下行数据通信时，所述数据与时序处理模块按照下行数据通信对应的接口时序接收BBIC的后级电路传输的下行数据，所述数据与时序处理模块根据所述寄存器配置模块中的通道数量及当前的数据通信速率将所述下行数据发送给所述接口时序控制模块。
PCT/CN2017/085924 2016-10-28 2017-05-25 一种并行接口时序控制方法和装置 Ceased WO2018076682A1 (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201610962540.7A CN108011703B (zh) 2016-10-28 2016-10-28 一种并行接口时序控制方法和装置
CN201610962540.7 2016-10-28

Publications (1)

Publication Number Publication Date
WO2018076682A1 true WO2018076682A1 (zh) 2018-05-03

Family

ID=62024296

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2017/085924 Ceased WO2018076682A1 (zh) 2016-10-28 2017-05-25 一种并行接口时序控制方法和装置

Country Status (2)

Country Link
CN (1) CN108011703B (zh)
WO (1) WO2018076682A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116056216A (zh) * 2023-01-10 2023-05-02 成都新基讯通信技术有限公司 一种射频时隙控制装置及方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108882287B (zh) * 2018-06-07 2021-08-17 烽火通信科技股份有限公司 一种cpri数据传输时延抖动的控制方法及系统

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1567754A (zh) * 2003-06-24 2005-01-19 华为技术有限公司 实现通讯接口时序自动检测的装置和方法
US20060043969A1 (en) * 2004-08-31 2006-03-02 Michael Reinhold Integrated circuit for use with an external hall sensor, and hall sensor module
CN103516815A (zh) * 2012-06-21 2014-01-15 中兴通讯股份有限公司 并行接口时序控制装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7684477B1 (en) * 2005-12-20 2010-03-23 Altera Corporation Multi-protocol low latency automatic speed negotiation architecture for an embedded high speed serial interface in a programmable logic device
CN102447525B (zh) * 2010-10-13 2014-08-27 大唐移动通信设备有限公司 Rru与bbu之间速率自适应的方法及设备
CN103582026B (zh) * 2012-07-19 2017-11-28 中兴通讯股份有限公司 一种cpri自适应配置的方法和装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1567754A (zh) * 2003-06-24 2005-01-19 华为技术有限公司 实现通讯接口时序自动检测的装置和方法
US20060043969A1 (en) * 2004-08-31 2006-03-02 Michael Reinhold Integrated circuit for use with an external hall sensor, and hall sensor module
CN103516815A (zh) * 2012-06-21 2014-01-15 中兴通讯股份有限公司 并行接口时序控制装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116056216A (zh) * 2023-01-10 2023-05-02 成都新基讯通信技术有限公司 一种射频时隙控制装置及方法

Also Published As

Publication number Publication date
CN108011703B (zh) 2020-05-26
CN108011703A (zh) 2018-05-08

Similar Documents

Publication Publication Date Title
US10721055B2 (en) Communication device
WO2018026871A1 (en) Triple-data-rate technique for a synchronous link
US11442888B2 (en) Serial communication apparatus for unidirectional communication between chips of radio frequency front-end module and inside the chips
US20150100711A1 (en) Low power camera control interface bus and devices
WO2015127282A1 (en) Coexistence of legacy and next generation devices over a shared multi-mode bus
CN103546229A (zh) Serdes速率匹配方法及装置
US20200349102A1 (en) Mipi d-phy circuit
US9990330B2 (en) Simultaneous edge toggling immunity circuit for multi-mode bus
US10778281B2 (en) Method and device for controlling frequency hopping, transmitter and receiver
JP6060538B2 (ja) 無線装置、及び信号処理方法
US20150234773A1 (en) Technique to avoid metastability condition and avoid unintentional state changes of legacy i2c devices on a multi-mode bus
JP2016515321A (ja) １０ｇｂａｓｅ−ｔシステムにおけるデータ支援型タイミング回復のための方法および装置
WO2018076682A1 (zh) 一种并行接口时序控制方法和装置
US20180083800A1 (en) Aggregation Device, System, And Method Thereof
JP2012205204A (ja) 通信装置及び通信方法
CN107623557A (zh) 与射频集成电路进行数字通信的基带集成电路及其设备
CN110365710B (zh) 多协议聚合传输装置、系统及方法
CN101594143A (zh) 时钟产生电路、与主机通信的装置和通信系统
CN104661299A (zh) Tdd系统同步的方法和系统
CN102904562B (zh) 多重取样频率电路及方法
US20140133377A1 (en) Apparatus and Method for Power Saving
JP7709079B2 (ja) 受信装置、および補正方法
CN101267413A (zh) 射频发射方法和系统及震荡波形生成器、σ-δ调制器和移动终端
US20180070312A1 (en) Wireless communication method and system
JP2018525861A (ja) ラインアクティビティ検出器を伴うｕａｒｔ

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 17865814

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 17865814

Country of ref document: EP

Kind code of ref document: A1