WO2018032657A1 - 一种基于硬件的自适应网络架构及自适应网络方法 - Google Patents

一种基于硬件的自适应网络架构及自适应网络方法 Download PDF

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姜凯
于治楼
梁智豪
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/40—Network security protocols
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/22—Parsing or analysis of headers

Definitions

  • the present invention relates to the field of network adaptation, and more particularly to a hardware-based adaptive network architecture and an adaptive network method.
  • a network protocol stack After performing network transmission, a network protocol stack needs to be configured for the network OSI model. If network message information needs to be extracted, the network protocol stack has many changes, the data processing flow is complicated, and the system burden is increased. How to implement network packet parsing through hardware to meet network adaptive requirements is a technical problem that needs to be solved.
  • the technical task of the present invention is to provide a hardware-based adaptive network architecture and an adaptive network method for solving the above deficiencies, and the problem is how to implement network packet parsing through hardware to meet network adaptation requirements.
  • a hardware-based adaptive network architecture including PHY (English full name Physical Layer, Chinese translation into physical layer) chip, MDIO (English full name Management Data Input/Output, Chinese translation for management data input and output) control And frame manager, frame manager including frame management controller, queue manager, cache manager, frame parsing manager, frame parser, frame management buffer, Serdes interface and DMA (English full name Direct Memory Access, Chinese) Translated into direct memory access) interface, PHY chip is connected with Serdes interface and MDIO controller respectively, Serdes interface is connected with cache manager, MDIO controller is connected with cache manager and queue manager respectively, cache manager, queue manager The frame management controller and the frame parser are both connected to the frame parsing manager, and the cache manager, the queue manager, the frame management controller, and the frame parser are all connected to the frame management buffer, the cache manager, the queue manager, and the frame. Management controller, frame parser, and frame management buffer are all associated with DM A interface is connected.
  • a hardware-based adaptive network method employing a hardware-based adaptive network shelf as described above
  • the network parses and transmits the network packet. The steps are as follows:
  • the frame buffer manager and the queue manager are controlled by the MDIO controller to adjust the transmission rate of the network packet in the DMA interface, and the transmission rate of the network packet in the DMA interface can be adapted.
  • the external transmission rate of the PHY chip is controlled by the MDIO controller to adjust the transmission rate of the network packet in the DMA interface, and the transmission rate of the network packet in the DMA interface can be adapted.
  • step (2) the step of adjusting the resolution rate of the network packet in the frame parser is: according to the network state of the PHY chip, the MDIO controller controls the frame parsing manager and the frame management through the cache manager and the queue manager.
  • the buffer, the frame parsing manager adjusts the parsing of the network packet in the frame parser, and the packet header and the actual payload in the network packet can be distributed in the frame parser, and the packet header and the actual payload are stored in the frame management.
  • the buffer the frame parsing manager adjusts the parsing of the network packet in the frame parser, and the packet header and the actual payload in the network packet can be distributed in the frame parser, and the packet header and the actual payload are stored in the frame management.
  • step (3) the step of adjusting the transmission rate of the network packet in the DMA interface is: according to the network state of the PHY chip, controlling the queue manager and the cache manager through the MDIO controller, and the queue manager to the parsed network
  • the packet is sorted by the queue, and the frame management controller performs policy analysis on the parsed network packet.
  • the network packet after the queue sorting and policy analysis can be output by the DMA interface, and the transmission rate of the network packet in the DMA interface is adapted.
  • the external transmission rate of the PHY chip is: according to the network state of the PHY chip, controlling the queue manager and the cache manager through the MDIO controller, and the queue manager to the parsed network
  • the packet is sorted by the queue, and the frame management controller performs policy analysis on the parsed network packet.
  • the network packet after the queue sorting and policy analysis can be output by the DMA interface, and the transmission rate of the network packet in the DMA interface is adapted.
  • the external transmission rate of the PHY chip is adapted.
  • the network status of the PHY chip includes unconnected, 10 Mbps, 100 Mbps, and 1000 Mbps.
  • a big data-based traffic signal light prompting system and the prior art have the following advantages:
  • the hardware is used to implement network message parsing, which satisfies the network adaptive requirement, does not require the system to increase the network protocol stack, and reduces the System load caused by network data.
  • Embodiments of the invention are structural block diagram of a hardware-based adaptive network architecture of Embodiment 1. Embodiments of the invention
  • a hardware-based adaptive network architecture of the present invention includes a PHY chip, an MDIO controller, and a frame manager.
  • the frame manager includes a frame management controller, a queue manager, a cache manager, and frame analysis management.
  • Device, frame parser, frame management buffer, Serdes interface and DMA interface, the PHY chip is connected to the Serdes interface and the MDIO controller respectively, the Serdes interface is connected to the cache manager, and the MDIO controller is connected to the cache manager and the queue manager respectively.
  • the cache manager, the queue manager, the frame management controller, and the frame parser are all connected to the frame parsing manager, and the cache manager, the queue manager, the frame management controller, and the frame parser are all connected to the frame management buffer, and the cache is cached.
  • the manager, queue manager, frame management controller, frame parser, and frame management buffer are all connected to the DMA interface.
  • the frame parser is configured to parse the network packet, where the network packet includes a packet header and an actual payload.
  • the frame management buffer is configured to cache the parsed network packet, including the packet header and the actual payload.
  • a cache manager for managing the use of the frame management buffer to ensure that no data overflow occurs.
  • the queue manager is configured to perform message sorting on the parsed network packets stored in the frame management buffer.
  • a frame management controller configured to determine a processing manner of the network packet, where the processing manner includes sending, discarding, etc.
  • the Serdes interface is configured to transmit network message information from the PHY chip, and transmit the network message information to the cache manager.
  • the DMA interface is configured to implement a connection between the frame manager and the system, and send the network message and the frame information that the system needs to extract to the system.
  • a hardware-based adaptive network method of the present invention uses the hardware-based adaptive network architecture in Embodiment 1 to perform network packet parsing and transmission. The steps are as follows:
  • the frame buffer manager and the queue manager are controlled by the MDIO controller to adjust the transmission rate of the network packet in the DMA interface, and the transmission rate of the network packet in the DMA interface can be adapted.
  • the external transmission rate of the PHY chip is controlled by the MDIO controller to adjust the transmission rate of the network packet in the DMA interface, and the transmission rate of the network packet in the DMA interface can be adapted.
  • step (2) the step of adjusting the resolution rate of the network packet in the frame parser is: according to the network state of the PHY chip, the MDIO controller controls the frame parsing manager and the frame through the cache manager and the queue manager.
  • the management buffer adjusts the network packet in the frame parser through the frame parsing manager.
  • the header and the actual payload in the network packet can be distributed in the frame parser.
  • the packet header and the actual payload are stored in the frame. Manage the cache.
  • Step (3): adjusting the transmission rate of the network packet in the DMA interface is: according to the network state of the PHY chip, controlling the queue manager and the buffer manager through the MDIO controller, and the queue manager is configured to parse the network packet The queue is sorted, and the frame management controller analyzes the parsed network packet.
  • the network packet after the queue sorting and policy analysis can be output by the DMA interface.
  • the transmission rate of the network packet in the DMA interface is adapted to the PHY.
  • the external transmission rate of the chip is adapted to the PHY.
  • the network status of the PHY chip includes unconnected, 10 Mbps, 100 Mbps, and 1000 Mbps.

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Abstract

本发明公开了一种基于硬件的自适应网络架构及自适应网络方法，属于网络自适应领域，要解决的技术问题为如何通过硬件实现网络报文解析、满足网络自适应要求；其结构包括PHY芯片、MDIO控制器以及帧管理器，帧管理器包括帧管理控制器、队列管理器、缓存管理器、帧解析管理器、帧解析器、帧管理缓存器、Serdes接口以及DMA接口。一种基于硬件的自适应网络方法，步骤为：通过MDIO 控制器读取PHY芯片的网络状态；根据PHY芯片的网络状态，通过MDIO控制器控制帧缓存管理器和队列管理器，调整帧管理器内网络报文的解析速率；通过MDIO控制器控制帧缓存管理器和队列管理器，调整DMA接口内网络报文的传输速率。

Description

一种基于硬件的自适应网络架构及自适应网络方法 技术领域
[0001] 本发明涉及网络自适应领域， 具体地说是一种基于硬件的自适应网络架构及自 适应网络方法。
背景技术
[0002] 在进行网络传输吋， 需要对网络 OSI模型配置网络协议栈， 若需要提取网络报 文信息， 网络协议栈的改动较多， 数据处理流程复杂， 增加系统负担。 如何通 过硬件实现网络报文解析， 满足网络自适应要求是需要解决的技术问题。
技术问题
[0003] 本发明的技术任务是针对以上不足， 提供一种基于硬件的自适应网络架构及自 适应网络方法， 解决的问题为如何通过硬件实现网络报文解析、 以满足网络自 适应要求。
问题的解决方案
技术解决方案
[0004] 本发明的技术任务是按以下方式实现的：
[0005] 一种基于硬件的自适应网络架构， 包括 PHY (英文全称为 Physical Layer, 中文 翻译为物理层） 芯片、 MDIO (英文全称为 Management Data Input/Output, 中文 翻译为管理数据输入输出） 控制器以及帧管理器， 帧管理器包括帧管理控制器 、 队列管理器、 缓存管理器、 帧解析管理器、 帧解析器、 帧管理缓存器、 Serdes 接口以及 DMA (英文全称为 Direct Memory Access , 中文翻译为直接内存存取） 接口， PHY芯片分别与 Serdes接口和 MDIO控制器连接， Serdes接口与缓存管理 器连接， MDIO控制器分别与缓存管理器和队列管理器连接， 缓存管理器、 队列 管理器、 帧管理控制器以及帧解析器均与帧解析管理器连接， 缓存管理器、 队 列管理器、 帧管理控制器以及帧解析器均与帧管理缓存器连接， 缓存管理器、 队列管理器、 帧管理控制器、 帧解析器以及帧管理缓存器均与 DMA接口连接。
[0006] 一种基于硬件的自适应网络方法， 采用如上述所述的基于硬件的自适应网络架 构进行网络报文解析及传输， 步骤为：
[0007] (1) 、 通过 MDIO控制器读取 PHY芯片的网络状态；
[0008] (2) 、 根据 PHY芯片的网络状态， 通过 MDIO控制器控制帧缓存管理器和队列 管理器， 调整帧管理器内网络报文的解析速率；
[0009] (3) 、 根据 PHY芯片的网络状态， 通过 MDIO控制器控制帧缓存管理器和队列 管理器， 调整 DMA接口内网络报文的传输速率， DMA接口内网络报文的传输速 率能够适应 PHY芯片对外的传输速率。
[0010] 步骤 （2) 中， 调整帧解析器内网络报文的解析速率的步骤为： 根据 PHY芯片 的网络状态， MDIO控制器通过缓存管理器和队列管理器控制帧解析管理器以及 帧管理缓存器， 通过帧解析管理器调整帧解析器内网络报文的解析， 网络报文 中的报文头和实际载荷能够在帧解析器内分幵， 上述报文头和实际载荷存储在 帧管理缓存器内。
[0011] 步骤 （3) 中， 调整 DMA接口内网络报文的传输速率步骤为： 根据 PHY芯片的 网络状态， 通过 MDIO控制器控制队列管理器和缓存管理器， 队列管理器对解析 后的网络报文进行队列排序、 帧管理控制器对解析后的网络报文进行策略分析 ， 上述进行过队列排序和策略分析后的网络报文能够由 DMA接口输出， DMA接 口中网络报文的传输速率适应 PHY芯片对外的传输速率。
[0012] PHY芯片的网络状态包括未连接、 10Mbps、 100Mbps和 1000Mbps。
发明的有益效果
有益效果
[0013] 本发明的一种基于大数据的交通信号灯提示系统和现有技术具有以下优点： 使 用硬件实现了网络报文解析， 满足了网络自适应要求， 无需系统增加网络协议 栈， 降低了由于网络数据引起的系统负荷。
对附图的简要说明
附图说明
[0014] 下面结合附图对本发明进一步说明。
[0015] 附图 1为实施例 1一种基于硬件的自适应网络架构的结构框图。 本发明的实施方式
[0016] 参照说明书附图和具体实施例对本发明的一种基于硬件的自适应网络架构及自 适应网络方法作以下详细地说明。
[0017] 实施例 1 :
[0018] 本发明的一种基于硬件的自适应网络架构， 其结构包括 PHY芯片、 MDIO控制 器以及帧管理器， 帧管理器包括帧管理控制器、 队列管理器、 缓存管理器、 帧 解析管理器、 帧解析器、 帧管理缓存器、 Serdes接口以及 DMA接口， PHY芯片 分别与 Serdes接口和 MDIO控制器连接， Serdes接口与缓存管理器连接， MDIO控 制器分别与缓存管理器和队列管理器连接， 缓存管理器、 队列管理器、 帧管理 控制器以及帧解析器均与帧解析管理器连接， 缓存管理器、 队列管理器、 帧管 理控制器以及帧解析器均与帧管理缓存器连接， 缓存管理器、 队列管理器、 帧 管理控制器、 帧解析器以及帧管理缓存器均与 DMA接口连接。
[0019] 帧解析器， 用于解析网络报文， 网络报文包括报文头和实际载荷。
[0020] 帧管理缓存器， 用于缓存解析后的网络报文， 包括报文头和实际载荷。
[0021] 缓存管理器， 用于管理帧管理缓存器的使用情况， 确保不会数据溢出。
[0022] 队列管理器， 用于对帧管理缓存器内存储的解析后的网络报文进行报文排序。
[0023] 帧管理控制器， 用于决定网络报文的处理方式， 该处理方式包括发送、 丢弃等
[0024] Serdes接口， 用于传输来自 PHY芯片的网络报文信息， 并将该网络报文信息传 输到缓存管理器内。
[0025] DMA接口， 用于实现帧管理器与系统的连接， 将网络报文和系统需要提取的 帧信息发送到系统内。
[0026] 实施例 2:
[0027] 本发明的一种基于硬件的自适应网络方法， 采用实施例 1中基于硬件的自适应 网络架构进行网络报文解析及传输， 步骤为：
[0028] (1) 、 通过 MDIO控制器读取 PHY芯片的网络状态；
[0029] (2) 、 根据 PHY芯片的网络状态， 通过 MDIO控制器控制帧缓存管理器和队列 管理器， 调整帧管理器内网络报文的解析速率；
[0030] (3) 、 根据 PHY芯片的网络状态， 通过 MDIO控制器控制帧缓存管理器和队列 管理器， 调整 DMA接口内网络报文的传输速率， DMA接口内网络报文的传输速 率能够适应 PHY芯片对外的传输速率。
[0031] 其中， 步骤 （2) 中调整帧解析器内网络报文的解析速率的步骤为： 根据 PHY 芯片的网络状态， MDIO控制器通过缓存管理器和队列管理器控制帧解析管理器 以及帧管理缓存器， 通过帧解析管理器调整帧解析器内网络报文的解析， 网络 报文中的报文头和实际载荷能够在帧解析器内分幵， 上述报文头和实际载荷存 储在帧管理缓存器内。
[0032] 步骤 （3) 中调整 DMA接口内网络报文的传输速率步骤为： 根据 PHY芯片的网 络状态， 通过 MDIO控制器控制队列管理器和缓存管理器， 队列管理器对解析后 的网络报文进行队列排序、 帧管理控制器对解析后的网络报文进行策略分析， 上述进行过队列排序和策略分析后的网络报文能够由 DMA接口输出， DMA接口 中网络报文的传输速率适应 PHY芯片对外的传输速率。
[0033] PHY芯片的网络状态包括未连接、 10Mbps、 100Mbps和 1000Mbps。
[0034] 通过上面具体实施方式， 所述技术领域的技术人员可容易的实现本发明。 但是 应当理解， 本发明并不限于上述的具体实施方式。 在公幵的实施方式的基础上 ， 所述技术领域的技术人员可任意组合不同的技术特征， 从而实现不同的技术 方案。
[0035] 除说明书所述的技术特征外， 均为本专业技术人员的已知技术。

Claims

权利要求书
[权利要求 1] 一种基于硬件的自适应网络架构， 其特征在于包括 PHY芯片、 MDIO 控制器以及帧管理器， 帧管理器包括帧管理控制器、 队列管理器、 缓 存管理器、 帧解析管理器、 帧解析器、 帧管理缓存器、 Serdes接口以 及 DMA接口， PHY芯片分别与 Serdes接口和 MDIO控制器连接， Serde s接口与缓存管理器连接， MDIO控制器分别与缓存管理器和队列管理 器连接， 缓存管理器、 队列管理器、 帧管理控制器以及帧解析器均与 帧解析管理器连接， 缓存管理器、 队列管理器、 帧管理控制器以及帧 解析器均与帧管理缓存器连接， 缓存管理器、 队列管理器、 帧管理控 制器、 帧解析器以及帧管理缓存器均与 DMA接口连接。
[权利要求 2] —种基于硬件的自适应网络方法， 其特征在于采用如权利要求 1所述 的基于硬件的自适应网络架构进行网络报文解析及传输， 步骤为：
(1) 、 通过 MDIO控制器读取 PHY芯片的网络状态；
(2) 、 根据 PHY芯片的网络状态， 通过 MDIO控制器控制帧缓存管 理器和队列管理器， 调整帧管理器内网络报文的解析速率；
(3) 、 根据 PHY芯片的网络状态， 通过 MDIO控制器控制帧缓存管 理器和队列管理器， 调整 DMA接口内网络报文的传输速率， DMA接 口内网络报文的传输速率能够适应 PHY芯片对外的传输速率。
[权利要求 3] 根据权利要求 2所述的一种基于硬件的自适应网络方法， 其特征在于 步骤 （2) 中， 调整帧解析器内网络报文的解析速率的步骤为： 根据 P HY芯片的网络状态， MDIO控制器通过缓存管理器和队列管理器控 制帧解析管理器以及帧管理缓存器， 通过帧解析管理器调整帧解析器 内网络报文的解析， 网络报文中的报文头和实际载荷能够在帧解析器 内分幵， 上述报文头和实际载荷存储在帧管理缓存器内。
[权利要求 4] 根据权利要求 2所述的一种基于硬件的自适应网络方法， 其特征在于 步骤 （3) 中， 调整 DMA接口内网络报文的传输速率步骤为： 根据 P HY芯片的网络状态， 通过 MDIO控制器控制队列管理器和缓存管理 器， 队列管理器对解析后的网络报文进行队列排序、 帧管理控制器对 解析后的网络报文进行策略分析， 上述进行过队列排序和策略分析的 网络报文由 DMA接口输出， DMA接口中网络报文的传输速率适应 PH Y芯片对外的传输速率。
[权利要求 5] 根据权利要求 2所述的一种基于硬件的自适应网络方法， 其特征在于 P
HY芯片的网络状态包括未连接、 10Mbps、 100Mbps和 1000Mbps。
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