WO2017150491A1 - Ａｄ変換結果読出回路 - Google Patents

Ａｄ変換結果読出回路 Download PDF

Info

Publication number
WO2017150491A1
WO2017150491A1 PCT/JP2017/007642 JP2017007642W WO2017150491A1 WO 2017150491 A1 WO2017150491 A1 WO 2017150491A1 JP 2017007642 W JP2017007642 W JP 2017007642W WO 2017150491 A1 WO2017150491 A1 WO 2017150491A1
Authority
WO
WIPO (PCT)
Prior art keywords
conversion result
read
register
conversion
identification data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2017/007642
Other languages
English (en)
French (fr)
Inventor
英毅 栗林
平山　博文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Azbil Corp
Original Assignee
Azbil Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Azbil Corp filed Critical Azbil Corp
Priority to CN201780014289.4A priority Critical patent/CN108780385B/zh
Priority to KR1020187024599A priority patent/KR102035768B1/ko
Publication of WO2017150491A1 publication Critical patent/WO2017150491A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/05—Digital input using the sampling of an analogue quantity at regular intervals of time, input from a/d converter or output to d/a converter
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit

Definitions

  • the present invention relates to an AD conversion result reading circuit for reading an AD conversion result from an AD converter.
  • Non-Patent Document 1 and Non-Patent Document 2 In a conventional general ⁇ type AD converter, when reading the AD conversion result from the CPU (Central Processing Unit) by SPI (Serial Peripheral Interface), the DRDY signal indicating the conversion state is monitored, and the falling edge of the DRDY signal is monitored.
  • the SPI master must be designed so that the AD conversion result is read during the period from the detection of the detection to the completion of the next conversion (see Non-Patent Document 2).
  • This restriction is provided if the timing of reading the conversion result of the SPI master is delayed due to other processing after detecting the falling edge of the DRDY signal, the next AD conversion result is updated. This is because reading from the SPI master collides, and the read AD conversion result becomes an indefinite value. Furthermore, there is no method for determining / confirming that the AD conversion result has become an indefinite value in the AD converter. Therefore, when reading the AD conversion result, a delay in timing is absolutely not allowed, and the designer of the CPU constituting the SPI master as an external device has to perform extremely strict time management.
  • the present invention has been made to solve the above-described problems, and has an object to reduce the burden of timing design on the designer. It is another object of the present invention to provide an AD conversion result reading circuit that can alleviate performance required for a CPU constituting an external device.
  • the AD conversion result reading circuit of the present invention makes the detection signal valid when it receives a high-order bit of a command from an external device that is a transmission destination of the AD conversion result of the AD converter and determines that it is a read command.
  • a detection circuit that validates the transmission permission signal when all the commands are received and confirmed as a read command, and an internal register synchronized with the clock of the AD converter in accordance with the detection signal synchronized with the clock of the external device AD conversion of the AD converter when the clock change circuit for outputting the value change prohibition signal and the data preparation completion signal from the AD converter are valid and the internal register value change prohibition signal is invalid
  • the AD conversion result can be sent to the external device without giving any special restriction to the external device.
  • the AD conversion result can be sent to the external device without giving any special restriction to the external device.
  • it is possible to reduce the burden of timing design on the designer.
  • the performance required for the CPU constituting the external device can be relaxed.
  • FIG. 1 is a block diagram showing a configuration of an AD conversion result reading circuit according to the first embodiment of the present invention.
  • FIG. 2 is a flowchart for explaining the operation of the READ detection circuit of the AD conversion result reading circuit according to the first embodiment of the present invention.
  • FIG. 3 is a timing chart for explaining the operation of each part of the AD conversion result read circuit according to the first embodiment of the present invention.
  • FIG. 4 is a block diagram showing a configuration example of the clock transposing circuit of the AD conversion result reading circuit according to the first embodiment of the present invention.
  • FIG. 5 is a timing chart for explaining a timing relationship for preventing the metastable state.
  • FIG. 6 is a timing chart for explaining a timing relationship for preventing the metastable state.
  • FIG. 5 is a timing chart for explaining a timing relationship for preventing the metastable state.
  • FIG. 7 is a timing chart showing the operation when the clock frequency on the AD converter side is increased in the conventional AD conversion result reading circuit.
  • FIG. 8 is a timing chart for explaining the operation of each part of the AD conversion result read circuit according to the second embodiment of the present invention.
  • FIG. 9 is a block diagram showing a configuration of an AD conversion result reading circuit according to the third embodiment of the present invention.
  • FIG. 1 is a block diagram showing a configuration of an AD conversion result reading circuit according to the first embodiment of the present invention.
  • the AD conversion result reading circuit according to the present embodiment includes AD conversion result registers 2 and 3 for temporarily storing the AD conversion result of the AD converter (hereinafter referred to as ADC) 1 and an SPI master 7 which is an external device.
  • ADC AD conversion result registers 2 and 3 for temporarily storing the AD conversion result of the AD converter (hereinafter referred to as ADC) 1 and an SPI master 7 which is an external device.
  • READ detection that makes the detection signal valid when the upper bit of the command is received and is determined to be a read command, and enables the transmission permission signal when all commands from the SPI master 7 are received and confirmed as a read command
  • the SPI master 7 the clock transfer circuit 5 that outputs the internal register value change prohibition signal synchronized with the clock of the ADC 1, and when the transmission permission signal is valid, From the data transmission circuit 6 that reads the AD conversion result from the AD conversion result register 2 and transmits it to the SPI master 7 It is made.
  • FIG. 2 is a flowchart for explaining the operation of the READ detection circuit 4.
  • FIG. 3 is a timing chart for explaining the operation of each part of the AD conversion result reading circuit.
  • the clock of the ADC 1 is CLK_REG
  • the clock of the SPI master 7 composed of the CPU is SCLK.
  • the AD conversion result registers 2 and 3 and the clock transfer circuit 5 operate in synchronization with CLK_REG
  • the READ detection circuit 4 and the clock transfer circuit 5 The data transmission circuit 6 operates in synchronization with SCLK.
  • CS is a chip select signal
  • MOSI Master (Out Slave In) and MISO (Master In Slave Out) are signal lines of the SPI master 7
  • SCLK_INV is an inverted signal of the clock SCLK
  • READ_ACT is a detection signal of a read command
  • RDATA_EN Is an AD conversion result transmission enable signal
  • READ_ACT_SYNC is an internal register value change prohibition signal
  • DRDY is a data preparation completion signal for ADC1
  • RESULT is an AD conversion result output from ADC1
  • RESULT_BUF is stored in AD conversion result register 3
  • the AD conversion result, RESULT_LATCH represents the AD conversion result stored in the AD conversion result register 2.
  • the READ detection circuit 4 receives the upper 3 bits of the command (step S1 in FIG. 2), and the upper order of this command. It is determined whether the 3 bits match the upper 3 bits of the RDATA * command, that is, the upper 3 bits of the AD conversion result read command (step S2 in FIG. 2).
  • C7 to C5 are the upper 3 bits of the command, and determination is performed at time t1. The reason for performing the determination with the upper 3 bits will be described later.
  • the READ detection circuit 4 sets the detection signal READ_ACT to “1” (valid) ( Step S3 in FIG.
  • the READ detection circuit 4 receives the lower 5 bits of the command from the SPI master 7 and receives all the 8-bit commands (step S4 in FIG. 2)
  • the 8-bit command is the RDATA * command, that is, the AD conversion result. It is determined whether or not the read command matches (step S5 in FIG. 2). In the example of FIG. 3, C4 to C0 are the lower 5 bits of the command.
  • the READ detection circuit 4 keeps the detection signal READ_ACT to “1” (step S6 in FIG. 2), and transmits a transmission permission signal. Issue one pulse of RDATA_EN.
  • the data transmission circuit 6 When one pulse of the transmission enable signal RDATA_EN is issued, the data transmission circuit 6 reads the AD conversion result for 8 bits from the AD conversion result register 2 (step S7 in FIG. 2), and performs AD conversion for this 8 bits. The result is serially transmitted as transmission data to the SPI master 7 via the signal line MISO (step S8 in FIG. 2). In the example of FIG. 3, the AD conversion result for 8 bits D0 to D7 is transmitted to the SPI master 7 as transmission data in response to the transmission permission signal RDATA_EN at time t3.
  • the READ detection circuit 4 determines whether or not the transmission of the number of data corresponding to the command, for example, the transmission of the AD conversion result has been completed (step S9 in FIG. 2). When the determination result in step S9 is “N”), the process returns to step S7 to issue one pulse of the transmission permission signal RDATA_EN again.
  • the data transmission circuit 6 reads the AD conversion result for another 8 bits from the AD conversion result register 2 and serially transmits it to the SPI master 7 (step of FIG. 2). S8).
  • the AD conversion result for 8 bits D8 to D15 is transmitted to the SPI master 7 as transmission data in response to the transmission permission signal RDATA_EN at time t4.
  • steps S7 and S8 are repeatedly executed until the transmission of the number of data corresponding to the command, that is, the transmission of the AD conversion result is completed.
  • the AD conversion result sent in response to the read command from the SPI master 7 is 24 bits. Therefore, when the transmission permission signal RDATA_EN is issued three times and the transmission of 24-bit data D0 to D23 is completed, the determination result in step S9 becomes “Y” (time t5).
  • the READ detection circuit 4 sets the detection signal READ_ACT to “0” (invalid) (step S10 in FIG. 2).
  • the READ detection circuit 4 sets the detection signal READ_ACT to “0” (invalid) when it receives all the commands from the external device and determines that it is not a read command after setting the detection signal READ_ACT to “1” (valid). Also good. This is because even if the upper 3 bits of the command from the SPI master 7 coincide with the upper 3 bits of the read command in the determination in step S2, the determination may be wrong.
  • step S3 in FIG. 2 8 bits in step S5
  • the detection signal READ_ACT is set to “0”. The determination result made in steps S2 and S3 is canceled.
  • the AD conversion result register 2 Since the internal register value change prohibition signal READ_ACT_SYNC at this time is “0” (invalid), indicating that a read command has not been detected, the AD conversion result RESULT from the ADC 1 is fetched. As described above, the AD conversion result RESULT is 24 bits.
  • the fetched AD conversion result RESULT is stored in the AD conversion result register 2, and the output RESULT_LATCH of the AD conversion result register 2 is updated.
  • RESULT_LATCH is updated from “OLD” indicating the old conversion result to “NEW” indicating the newly acquired conversion result.
  • FIG. 4 is a block diagram showing a configuration example of the clock transfer circuit 5.
  • the clock transfer circuit 5 includes two flip-flops 50 and 51. As shown in FIG. 4, the flip-flop 51 is connected in cascade with the flip-flop 50, and these two flip-flops 50 and 51 are driven by the clock CLK_REG of the ADC1.
  • the internal register value change prohibition signal READ_ACT_SYNC is delayed by a maximum of twice the period of CLK_REG with respect to the detection signal READ_ACT.
  • the internal register value change prohibition signal READ_ACT_SYNC becomes “1” (valid) at time t2.
  • the internal register value change prohibition signal READ_ACT_SYNC becomes “0” (invalid) at time t6.
  • the time difference between times t1 and t2 and the time difference between times t5 and t6 are delays caused by the clock transfer circuit 5 shown in FIG.
  • the SPI master 7 reads the conversion result without considering the conversion cycle of the ADC 1, the data may be destroyed and correct data may not be read.
  • the reason why the data is destroyed is that the relationship between the clock SCLK of the SPI master 7 and the clock CLK_REG of the ADC 1 is asynchronous. Therefore, when data is transferred based on different clocks, the rising edges of these two clocks happen to occur. This is because the setup / hold timing of the flip-flop cannot be satisfied when approaching. This phenomenon is called “metastable”. For the metastable, see, for example, “Column: Asynchronous Clock and Verification Method-2”, Altima Co., Ltd. ⁇ http://www.altima.jp/products/software/mentor/fv/column/cdc-2.html > ”.
  • FIG. 5 and FIG. 6 are timing charts for explaining the timing of replacing the clock while preventing this metastable.
  • FIG. 5 shows a case where the clock transfer time becomes short (when the clock CLK_REG rises immediately after the rise of the detection signal READ_ACT), and
  • FIG. 6 shows a case where the clock transfer time becomes long (just after the rise of the clock CLK_REG) When standing up).
  • the internal register value change prohibition signal READ_ACT_SYNC is set to “1” (valid) before the transmission timing of the AD conversion result to the SPI master 7, and the register value does not change during transmission of the AD conversion result. Need to be controlled. That is, T1> T2 must be satisfied in FIGS.
  • T1 is a time from when the detection signal READ_ACT becomes “1” until the transmission permission signal RDATA_EN becomes “1” (valid), and T2 is a time required for clock replacement.
  • FIG. 7 shows an operation when the frequency of the clock CLK_REG is sufficiently increased in the conventional AD conversion result reading circuit.
  • the detection signal READ_ACT is set to “1” after all the 8-bit commands C7 to C0 are read. In this way, if the clock CLK_REG is made sufficiently fast, the detection signal READ_ACT need not be set to “1” by prefetching. However, since the clock CLK_REG becomes high speed, there is a problem that power consumption increases.
  • the internal register value change prohibition signal READ_ACT_SYNC is always “1” when the transmission permission signal RDATA_EN becomes “1” (valid). Therefore, the output RESULT_LATCH of the AD conversion result register 2 does not change at the AD conversion result transmission timing (t3 and t4 in the example of FIG. 3). That is, no metastable occurs.
  • the AD conversion result can be transmitted to the SPI master 7 without giving any special restriction to the SPI master 7, so that the timing design burden of the designer is reduced.
  • the performance required for the SPI master 7 (CPU) can be reduced.
  • the AD conversion result becomes an indefinite value by preventing the output RESULT_LATCH of the AD conversion result register 2 from being changed at the timing when the transmission permission signal RDATA_EN becomes “1”. Therefore, it is possible to protect the AD conversion result without increasing the frequency of the clock CLK_REG of the ADC 1.
  • the determination in step S2 is performed with upper multiple bits, specifically, the upper 3 bits.
  • the present invention is not limited to this, and the determination in step S2 may be performed with only the most significant bit. It is possible.
  • the AD conversion result reading circuit uses an AD conversion result register 3 in addition to the AD conversion result register 2 used in the first embodiment. More specifically, in addition to the first AD conversion result register 2, when the data preparation completion signal from the ADC 1 is valid and the internal register value change prohibition signal READ_ACT_SYNC is valid, the ADC 1 A second AD conversion result register 3 for fetching the AD conversion result is provided. The first AD conversion result register 2 is used for the second AD conversion result when the internal register value change prohibition signal READ_ACT_SYNC is invalidated. The output of the register 3 is fetched.
  • FIG. 8 is a timing chart for explaining the operation of each part of the AD conversion result readout circuit of this embodiment.
  • the AD conversion result register 2 has an internal register in which the data preparation completion signal DRDY output from the ADC 1 falls from “1” (invalid) to “0” (valid). If the value change prohibition signal READ_ACT_SYNC is “0” (invalid), the AD conversion result RESULT of the ADC 1 is fetched. As a result, the output RESULT_LATCH of the AD conversion result register 2 is updated.
  • the internal register value change prohibition signal READ_ACT_SYNC is already “1” (valid).
  • the first AD conversion result register 2 cannot capture the AD conversion result RESULT of the ADC 1. Accordingly, the output RESULT_LATCH of the first AD conversion result register 2 cannot be updated. That is, in the first and second embodiments, the interval in which the internal register value change prohibition signal READ_ACT_SYNC is “1” (valid) is the internal register value change prohibition interval.
  • the second AD conversion result register 3 is used. That is, in the second AD conversion result register 3, the data preparation completion signal DRDY output from the ADC 1 falls from “1” (invalid) to “0” (valid), and the internal register value change prohibition signal READ_ACT_SYNC is If “1” (valid), the AD conversion result RESULT of ADC 1 is fetched. As a result, the output RESULT_BUF of the second AD conversion result register 3 is updated. According to the example of FIG. 8, it is understood that RESULT_BUF is updated to “NEW” indicating the newly acquired conversion result.
  • the first AD conversion result register 2 takes in the output RESULT_BUF of the second AD conversion result register 3 ( Time t7).
  • the output RESULT_LATCH of the first AD conversion result register 2 is updated.
  • RESULT_LATCH is updated from “OLD” indicating the old conversion result to “NEW” indicating the newly acquired conversion result.
  • Other configurations are the same as those described in the first embodiment.
  • the internal register value change prohibition signal READ_ACT_SYNC is already “1”. Then, since the first AD conversion result register 2 cannot capture the AD conversion result of the ADC 1, there is a possibility that the AD conversion result may be missed.
  • the second AD conversion result register 3 by providing the second AD conversion result register 3, the second AD conversion result register 2 cannot receive the AD conversion result in the second AD conversion result register 2. Since the AD conversion result register 3 takes in the AD conversion result, it is possible to avoid the occurrence of missing of the AD conversion result.
  • FIG. 9 is a block diagram showing a configuration of an AD conversion result read circuit according to the third embodiment.
  • the AD conversion result reading circuit according to the third embodiment includes AD conversion result registers 2 and 3, a READ detection circuit 4a, a clock transfer circuit 5, a data transmission circuit 6a, an identification data register 8, 9. More specifically, in the AD conversion result reading circuit according to the third embodiment, in addition to the configuration of the AD conversion result reading circuit according to the first or second embodiment, data preparation from the ADC 1 is completed.
  • the first identification data register 8 that takes in the identification data associated with the AD conversion result from the ADC 1
  • the data transmission circuit 6a reads the AD conversion result from the first AD conversion result register 2 and transmits it to the external device when the transmission permission signal RDATA_EN is “1” (valid).
  • the identification data is read from one identification data register 8 and transmitted to the external device.
  • the AD conversion result reading circuit when the data preparation completion signal DRDY from the ADC 1 is valid and the internal register value change prohibition signal READ_ACT_SYNC is “1” (valid).
  • the first identification data register 8 has a second register when the internal register value change inhibition signal READ_ACT_SYNC becomes “0” (invalid). The output of the identification data register 9 may be captured.
  • the ADC 1 outputs identification data DID associated with the AD conversion result RESULT in addition to the AD conversion result RESULT. Further, after completing the transmission of the AD conversion result for 24 bits, the READ detection circuit 4a issues one pulse of the transmission permission signal RDATA_EN for transmitting, for example, 8-bit identification data DID (step S7 in FIG. 2). In response to the transmission permission signal RDATA_EN, the data transmission circuit 6a reads the identification data DID from the identification data register 8 and serially transmits it to the SPI master 7 (step S8 in FIG. 2).
  • the processing of steps S7 and S8 in FIG. 2 is repeated until transmission of 8-bit identification data DID, that is, 32-bit data in total, in addition to the 24-bit AD conversion result is completed. Will be executed.
  • 8-bit identification data DID is transmitted.
  • Other operations of the READ detection circuit 4a are the same as those of the READ detection circuit 4 in the first and second embodiments.
  • the identification data register 8 the data preparation completion signal DRDY output from the ADC 1 falls from “1” (invalid) to “0” (valid), and the internal register value change prohibition signal READ_ACT_SYNC is “0” (invalid). If so, the identification data DID output from the ADC 1 is captured. Thus, the output DID_LATCH of the identification data register 8 is updated.
  • the identification data register 8 is already prohibited from changing the internal register value when the data preparation completion signal DRDY output from the ADC 1 falls from “1" to "0".
  • the signal READ_ACT_SYNC is “1” (valid)
  • the identification data DID cannot be captured.
  • the identification data register 9 outputs from the ADC 1
  • the identification data DID is captured.
  • the output DID_BUF of the identification data register 9 is updated.
  • the identification data register 8 takes in the output DID_BUF of the identification data register 9 when the internal register value change prohibition signal READ_ACT_SYNC changes from “1” to “0”.
  • the identification data register 8 performs the same operation as the AD conversion result register 2 for the identification data DID
  • the identification data register 9 performs the same operation as the second AD conversion result register 3.
  • identification data DID will be described in detail. Examples of the method for generating the identification data DID include the following four methods.
  • the first example is a technique in which data based on the number of executions of AD conversion processing is used as identification data DID.
  • the identification data is data indicating the number of executions of AD conversion processing by the ADC 1.
  • the number of executions of the AD conversion process may be counted in the ADC 1 and the count value may be used as the identification data DID.
  • the AD conversion result by the AD conversion process executed at a certain timing and the AD conversion result by the AD conversion process executed at the timing before and after the AD conversion process are obtained. Can be identified.
  • the second example is a method in which data based on the execution time of the AD conversion process, for example, data indicating the time when the AD conversion process is executed by the ADC 1 is used as the identification data DID.
  • the ADC 1 may set the execution time (time stamp) of the AD conversion process as the identification data DID.
  • One is a method of providing a real-time clock inside or outside the ADC 1.
  • the other is a method of providing a counter that is incremented at regular intervals, for example, at time 0 when the power is turned on, inside or outside the ADC 1 instead of the real-time clock.
  • Either of the two methods described above makes it possible to distinguish between an AD conversion result by an AD conversion process executed at a certain timing and an AD conversion result by an AD conversion process executed at a timing before and after that. Furthermore, according to the above-described method using the real-time clock, it is possible to record the accurate time when the AD conversion process is executed. On the other hand, according to the technique that does not use the real-time clock described above, an increase in circuit scale can be suppressed.
  • a third example is a technique in which 1-bit data whose logic level is inverted every time AD conversion processing is executed is used as identification data DID. That is, the identification data DID is 1-bit data whose logic level is inverted every time AD conversion processing is executed by the ADC 1. According to this method, it is possible to identify an AD conversion result by an AD conversion process executed at a certain timing and an AD conversion result by an AD conversion process executed at a timing before and after the AD conversion process. Further, since the identification data DID is 1 bit, the necessary hardware resources can be reduced, and an increase in circuit scale can be suppressed.
  • the fourth example is a technique in which data based on the count value of the free-run counter is used as identification data DID.
  • an 8-bit free-run counter may count pulses input continuously regardless of the execution process of the AD conversion process, and the count value may be used as the identification data DID. According to this, since a counter having a large bit width is not required, an increase in circuit scale can be suppressed.
  • the data stored as the identification data DID does not have to be the count value (numerical value) of the free-run counter itself, but may be an alphabet (character code) whose order is known, such as AZ.
  • identification data is assigned to each AD conversion result, and the AD conversion result and the identification data are output as a set. It is possible to determine whether the continuity of the AD conversion result is maintained.
  • the first identification data register 8 is provided, and when the data transmission circuit 6a has the transmission permission signal RDATA_EN from the READ detection circuit 4a valid, the first identification data By reading the identification data from the register 8 and transmitting it to the external device, it is possible for the external device side to determine whether the AD conversion result has been duplicated or whether the AD conversion result has been missed. Furthermore, by providing the second identification data register 9, it is possible to avoid the occurrence of missing identification data.
  • the SPI master 7 side determines whether or not there is, that is, whether or not the continuity of the acquired AD conversion results is maintained.
  • the present invention can be applied to a technique for reading an AD conversion result without considering the conversion cycle of the AD converter.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Information Transfer Systems (AREA)
  • Microcomputers (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

ＡＤ変換結果読出回路は、ＳＰＩマスター（７）からのコマンドの上位ビットを受け取って読み出しコマンドと判定したときに検出信号ＲＥＡＤ＿ＡＣＴを有効とし、コマンドを全て受け取って読み出しコマンドと確定したときに送信許可信号ＲＤＡＴＡ＿ＥＮを有効とするＲＥＡＤ検出回路（４）と、信号ＲＥＡＤ＿ＡＣＴに応じて内部レジスタ値変更禁止信号ＲＥＡＤ＿ＡＣＴ＿ＳＹＮＣを出力するクロック載せ換え回路（５）と、ＡＤ変換器（１）からのデータ準備完了信号ＤＲＤＹが有効であり、信号ＲＥＡＤ＿ＡＣＴ＿ＳＹＮＣが無効であるときに、ＡＤ変換結果を取り込むＡＤ変換結果用レジスタ（２）と、信号ＲＤＡＴＡ＿ＥＮが有効であるときにＡＤ変換結果をＳＰＩマスター（７）へ送信するデータ送信回路（６）を備える。本発明によれば、設計者のタイミング設計の負担を軽減することができる。また、ＳＰＩマスター（７）に要求される性能を緩和することができる。

Description

ＡＤ変換結果読出回路
　本発明は、ＡＤ変換器からＡＤ変換結果を読み出すＡＤ変換結果読出回路に関する。
　従来の一般的なΔΣ型ＡＤ変換器において、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）などからＳＰＩ（Ｓｅｒｉａｌ　Ｐｅｒｉｐｈｅｒａｌ　Ｉｎｔｅｒｆａｃｅ）によってＡＤ変換結果を読み出す時には、変換状態を示すＤＲＤＹ信号を監視して、ＤＲＤＹ信号の立ち下がりを検出してから次の変換完了までの期間にＡＤ変換結果を読み出すように、ＳＰＩマスターを設計しなければならない（非特許文献１、非特許文献２参照）。
　このような制約が設けられているのは、もしもＤＲＤＹ信号の立ち下がりを検出してから他の処理が原因でＳＰＩマスターの変換結果読み出しのタイミングが遅れてしまうと、次のＡＤ変換結果の更新とＳＰＩマスターからの読み出しがぶつかってしまい、読み出したＡＤ変換結果が不定値になってしまうからである。さらに、ＡＤ変換結果が不定値となったことを判定・確認する方法がＡＤ変換器に用意されていない。そのため、ＡＤ変換結果を読み出す際は絶対にタイミングの遅れが許されず、外部装置であるＳＰＩマスターを構成するＣＰＵの設計者は極めて厳密な時間管理を行わなければならなかった。
"温度センサ向け２４ビット　Ａ／Ｄコンバータ　ＡＤＳ１２４８"，日本テキサス・インスツルメンツ株式会社，２０１１年，＜http://www.tij.co.jp/jp/lit/ds/symlink/ads1248.pdf＞ "２０μｓセトリング、２５０ｋＳＰＳの２４ビットΣ－Δ　ＡＤＣ　ＡＤ７１７６－２"，アナログ・デバイセズ株式会社，２０１２年，＜http://www.analog.com/media/jp/technical-documentation/data-sheets/AD7176-2_jp.pdf＞
　以上のように、従来は、ＡＤ変換結果を読み出すＳＰＩマスターなどの外部装置を設計する設計者は、厳密な時間管理を行わなければならなかった。そのため、設計者にとっては、タイミング設計の負担が大きかった。また、外部装置には処理能力に余裕のあるＣＰＵを選択せざるを得なかった。
　本発明は、上記課題を解決するためになされたもので、設計者のタイミング設計の負担を軽減することを目的とする。また、外部装置を構成するＣＰＵに要求される性能を緩和することができるＡＤ変換結果読出回路を提供することを目的とする。
　本発明のＡＤ変換結果読出回路は、ＡＤ変換器のＡＤ変換結果の送信先となる外部装置からのコマンドの上位ビットを受け取って読み出しコマンドと判定したときに検出信号を有効とし、前記外部装置からのコマンドを全て受け取って読み出しコマンドと確定したときに送信許可信号を有効とする検出回路と、前記外部装置のクロックと同期した前記検出信号に応じて、前記ＡＤ変換器のクロックと同期した内部レジスタ値変更禁止信号を出力するクロック載せ換え回路と、前記ＡＤ変換器からのデータ準備完了信号が有効であり、かつ前記内部レジスタ値変更禁止信号が無効であるときに、前記ＡＤ変換器のＡＤ変換結果を取り込む第１のＡＤ変換結果用レジスタと、前記送信許可信号が有効であるときに、前記第１のＡＤ変換結果用レジスタからＡＤ変換結果を読み出して前記外部装置へ送信するデータ送信回路とを備えることを特徴とする。
　本発明によれば、検出回路とクロック載せ換え回路と第１のＡＤ変換結果用レジスタとデータ送信回路とを設けることによって、外部装置に対して特別な制約を与えることなくＡＤ変換結果を外部装置に送信することが可能となるので、設計者のタイミング設計の負担を軽減することができる。また、外部装置を構成するＣＰＵに要求される性能を緩和することができる。
図１は、本発明の第１の実施の形態に係るＡＤ変換結果読出回路の構成を示すブロック図である。 図２は、本発明の第１の実施の形態に係るＡＤ変換結果読出回路のＲＥＡＤ検出回路の動作を説明するフローチャートである。 図３は、本発明の第１の実施の形態に係るＡＤ変換結果読出回路の各部の動作を説明するタイミングチャートである。 図４は、本発明の第１の実施の形態に係るＡＤ変換結果読出回路のクロック載せ換え回路の構成例を示すブロック図である。 図５は、メタステーブル状態を防ぐためのタイミング関係を説明するタイミングチャートである。 図６は、メタステーブル状態を防ぐためのタイミング関係を説明するタイミングチャートである。 図７は、従来のＡＤ変換結果読出回路においてＡＤ変換器側のクロックの周波数を高くした場合の動作を示すタイミングチャートである。 図８は、本発明の第２の実施の形態に係るＡＤ変換結果読出回路の各部の動作を説明するタイミングチャートである。 図９は、本発明の第３の実施の形態に係るＡＤ変換結果読出回路の構成を示すブロック図である。
［第１の実施の形態］
　以下、本発明の実施の形態について図面を参照して説明する。
図１は本発明の第１の実施の形態に係るＡＤ変換結果読出回路の構成を示すブロック図である。本実施の形態のＡＤ変換結果読出回路は、それぞれＡＤ変換器（以下、ＡＤＣ）１のＡＤ変換結果を一時的に格納するＡＤ変換結果用レジスタ２，３と、外部装置であるＳＰＩマスター７からのコマンドの上位ビットを受け取って、これを読み出しコマンドと判定したときに検出信号を有効とし、ＳＰＩマスター７からのコマンドを全て受け取って読み出しコマンドと確定したときに送信許可信号を有効とするＲＥＡＤ検出回路４と、ＳＰＩマスター７のクロックと同期した検出信号に応じて、ＡＤＣ１のクロックと同期した内部レジスタ値変更禁止信号を出力するクロック載せ換え回路５と、送信許可信号が有効であるときに、ＡＤ変換結果用レジスタ２からＡＤ変換結果を読み出してＳＰＩマスター７へ送信するデータ送信回路６とから構成される。
　なお、第１の実施の形態に係るＡＤ変換結果読出回路は、二つのＡＤ変換結果用レジスタ２，３を備えているが、本発明においては、いずれか１つを設ければよく、ＡＤ変換結果用レジスタを２つ設けることは必須の構成要件ではない。
次にＡＤ変換結果読出回路の動作について、初めに１つのＡＤ変換結果用レジスタ２のみを使った動作の例を図２、図３を用いて説明する。図２はＲＥＡＤ検出回路４の動作を説明するフローチャート、図３はＡＤ変換結果読出回路の各部の動作を説明するタイミングチャートである。
　本実施の形態では、ＡＤＣ１のクロックをＣＬＫ＿ＲＥＧ、ＣＰＵからなるＳＰＩマスター７のクロックをＳＣＬＫとする。図１に示したＡＤ変換結果読出回路の構成のうち、ＡＤ変換結果用レジスタ２，３とクロック載せ換え回路５とはＣＬＫ＿ＲＥＧに同期して動作し、ＲＥＡＤ検出回路４とクロック載せ換え回路５とデータ送信回路６とはＳＣＬＫに同期して動作する。
　図３において、ＣＳはチップセレクト信号、ＭＯＳＩ（Master Out Slave In）およびＭＩＳＯ（Master In Slave Out）はＳＰＩマスター７の信号線、ＳＣＬＫ＿ＩＮＶはクロックＳＣＬＫの反転信号、ＲＥＡＤ＿ＡＣＴは読み出しコマンドの検出信号、ＲＤＡＴＡ＿ＥＮはＡＤ変換結果の送信許可信号、ＲＥＡＤ＿ＡＣＴ＿ＳＹＮＣは内部レジスタ値変更禁止信号、ＤＲＤＹはＡＤＣ１のデータ準備完了信号、ＲＥＳＵＬＴはＡＤＣ１から出力されるＡＤ変換結果、ＲＥＳＵＬＴ＿ＢＵＦはＡＤ変換結果用レジスタ３に格納されたＡＤ変換結果、ＲＥＳＵＬＴ＿ＬＡＴＣＨはＡＤ変換結果用レジスタ２に格納されたＡＤ変換結果をそれぞれ表す。
　まず、ＣＰＵからなるＳＰＩマスター７から信号線ＭＯＳＩを介してコマンドが送出されると、ＲＥＡＤ検出回路４は、コマンドの上位３ビットを受け取った時点で（図２のステップＳ１）、このコマンドの上位３ビットがＲＤＡＴＡ＊コマンドの上位３ビット、すなわちＡＤ変換結果の読み出しコマンドの上位３ビットと一致するかどうかを判定する（図２のステップＳ２）。図３の例では、Ｃ７～Ｃ５がコマンドの上位３ビットで、時刻ｔ１の時点で判定を行っている。上位３ビットで判定を行う理由については後述する。
　ＲＥＡＤ検出回路４は、ＳＰＩマスター７からのコマンドの上位３ビットが読み出しコマンドの上位３ビットと一致する場合（ステップＳ２においてＹ）には、検出信号ＲＥＡＤ＿ＡＣＴを“１”（有効）に設定する（図２のステップＳ３）。
　さらに、ＲＥＡＤ検出回路４は、ＳＰＩマスター７からコマンドの下位５ビットを受け取って８ビットのコマンドを全て受け取ると（図２のステップＳ４）、この８ビットのコマンドがＲＤＡＴＡ＊コマンド、すなわちＡＤ変換結果の読み出しコマンドと一致するかどうかを判定する（図２のステップＳ５）。図３の例では、Ｃ４～Ｃ０がコマンドの下位５ビットである。
　ＲＥＡＤ検出回路４は、ＳＰＩマスター７からの８ビットのコマンドが読み出しコマンドと一致する場合（ステップＳ５においてＹ）、検出信号ＲＥＡＤ＿ＡＣＴを“１”のままとし（図２のステップＳ６）、送信許可信号ＲＤＡＴＡ＿ＥＮを１パルス発行する。
　データ送信回路６は、送信許可信号ＲＤＡＴＡ＿ＥＮが１パルス発行されると、ＡＤ変換結果用レジスタ２から、ＡＤ変換結果を８ビット分読み出して（図２のステップＳ７）、この８ビット分のＡＤ変換結果を送信データとして信号線ＭＩＳＯを介してＳＰＩマスター７へシリアル送信する（図２のステップＳ８）。図３の例では、時刻ｔ３の送信許可信号ＲＤＡＴＡ＿ＥＮに応じてＤ０～Ｄ７の８ビット分のＡＤ変換結果が送信データとしてＳＰＩマスター７へ送信される。
　次に、ＲＥＡＤ検出回路４は、コマンドに対応した数のデータの送信、例えばＡＤ変換結果の送信が完了したかどうかを判定し（図２のステップＳ９）、送信し終えていない場合には（ステップＳ９の判定結果が“Ｎ”）、ステップＳ７に戻って送信許可信号ＲＤＡＴＡ＿ＥＮを再び１パルス発行する。ＲＥＡＤ検出回路４が送信許可信号ＲＤＡＴＡ＿ＥＮを１パルス発行すると、データ送信回路６は、ＡＤ変換結果用レジスタ２からＡＤ変換結果をさらに８ビット分読み出してＳＰＩマスター７へシリアル送信する（図２のステップＳ８）。図３の例では、時刻ｔ４の送信許可信号ＲＤＡＴＡ＿ＥＮに応じてＤ８～Ｄ１５の８ビット分のＡＤ変換結果が送信データとしてＳＰＩマスター７へ送信される。
　こうして、コマンドに対応した数のデータの送信、すなわちＡＤ変換結果の送信が完了するまでステップＳ７，Ｓ８の処理が繰り返し実行される。本実施の形態では、ＳＰＩマスター７からの読み出しコマンドに応じて送るＡＤ変換結果を２４ビットとする。したがって、送信許可信号ＲＤＡＴＡ＿ＥＮが３回発行され、Ｄ０～Ｄ２３の２４ビットのデータを送信し終えた時点でステップＳ９の判定結果が“Ｙ”となる（時刻ｔ５）。
　データの送信が完了してステップＳ９の判定結果が“Ｙ”となると、ＲＥＡＤ検出回路４は、検出信号ＲＥＡＤ＿ＡＣＴを“０”（無効）にする（図２のステップＳ１０）。
　なお、ＲＥＡＤ検出回路４は、検出信号ＲＥＡＤ＿ＡＣＴを“１”（有効）とした後に、外部装置からのコマンドを全て受け取って読み出しコマンドでないと判定したときには、検出信号ＲＥＡＤ＿ＡＣＴを“０”（無効）としてもよい。これは、ステップＳ２の判定においてＳＰＩマスター７からのコマンドの上位３ビットが読み出しコマンドの上位３ビットと一致したとしても、判定を誤っている可能性があるからである。したがって、ＳＰＩマスター７からのコマンドの上位３ビットが読み出しコマンドの上位３ビットと一致して検出信号ＲＥＡＤ＿ＡＣＴを“１”（有効）に設定した（図２のステップＳ３）後、ステップＳ５において８ビットのコマンドを全て解析した結果、ＳＰＩマスター７からの８ビットのコマンドが読み出しコマンドと一致しなかった場合には（図２のステップＳ５において“Ｎ”）、検出信号ＲＥＡＤ＿ＡＣＴを“０”にして、ステップＳ２，Ｓ３で下した判定結果を取り消す。
　次に、図３を参照して、ＡＤＣ１のクロックＣＬＫ＿ＲＥＧに同期して動作する構成について説明する。
まず、ＡＤＣ１から出力されるデータ準備完了信号ＤＲＤＹが“１”（無効）から“０”（有効）に立ち下がり、ＡＤＣ１のデータ準備が完了したことが通知されると、ＡＤ変換結果用レジスタ２は、このときの内部レジスタ値変更禁止信号ＲＥＡＤ＿ＡＣＴ＿ＳＹＮＣが“０”（無効）で、読み出しコマンドが検出されていないことを示しているため、ＡＤＣ１からのＡＤ変換結果ＲＥＳＵＬＴを取り込む。上記のとおり、ＡＤ変換結果ＲＥＳＵＬＴは２４ビットである。取り込まれたＡＤ変換結果ＲＥＳＵＬＴは、ＡＤ変換結果用レジスタ２に記憶され、ＡＤ変換結果用レジスタ２の出力ＲＥＳＵＬＴ＿ＬＡＴＣＨが更新される。図３の例では、ＲＥＳＵＬＴ＿ＬＡＴＣＨが、古い変換結果を示す“ＯＬＤ”から、新たに取り込んだ変換結果を示す“ＮＥＷ”へと更新されることが示されている。
　一方、クロック載せ換え回路５は、ＲＥＡＤ検出回路４から出力される検出信号ＲＥＡＤ＿ＡＣＴに応じて、ＡＤＣ１のクロックＣＬＫ＿ＲＥＧと同期した内部レジスタ値変更禁止信号ＲＥＡＤ＿ＡＣＴ＿ＳＹＮＣを生成する。
図４はクロック載せ換え回路５の構成例を示すブロック図である。クロック載せ換え回路５は、２つのフリップフロップ５０，５１によって構成される。図４に示すように、フリップフロップ５１は、フリップフロップ５０とカスケードに接続され、これら２つのフリップフロップ５０，５１は、ＡＤＣ１のクロックＣＬＫ＿ＲＥＧによって駆動される。
　図４に示すように、１ビットの信号に対するクロック載せ換え処理は、受信側のクロックで２段受けする手法がよく用いられる。このような手法を用いた場合、内部レジスタ値変更禁止信号ＲＥＡＤ＿ＡＣＴ＿ＳＹＮＣは、検出信号ＲＥＡＤ＿ＡＣＴに対して最大でＣＬＫ＿ＲＥＧの周期の２倍の時間遅れることになる。図３の例では、時刻ｔ１で検出信号ＲＥＡＤ＿ＡＣＴが“１”（有効）になった後に、時刻ｔ２で内部レジスタ値変更禁止信号ＲＥＡＤ＿ＡＣＴ＿ＳＹＮＣが“１”（有効）になる。また、時刻ｔ５で検出信号ＲＥＡＤ＿ＡＣＴが“０”（無効）になった後に、時刻ｔ６で内部レジスタ値変更禁止信号ＲＥＡＤ＿ＡＣＴ＿ＳＹＮＣが“０”（無効）になる。この時刻ｔ１とｔ２の時間差および時刻ｔ５とｔ６の時間差が、それぞれ図４に示すクロック載せ換え回路５による遅れである。
　仮にＳＰＩマスター７がＡＤＣ１の変換周期を考慮せずに変換結果を読み出した場合、データが破壊されて正しいデータを読み出せないことがある。データが破壊されてしまう理由としては、ＳＰＩマスター７のクロックＳＣＬＫとＡＤＣ１のクロックＣＬＫ＿ＲＥＧの関係は非同期であるため、異なるクロックに基づいてデータの受け渡しを行う際に偶然この２つのクロックの立ち上がりエッジが近づいてしまうと、フリップフロップのセットアップ／ホールドタイミングが満たせなくなるからである。この現象は「メタステーブル」と呼ばれている。メタステーブルについては、例えば文献「“コラム：非同期クロックと検証手法－２”，株式会社アルティマ，＜http://www.altima.jp/products/software/mentor/fv/column/cdc-2.html＞」で説明されている。
　図５および図６は、このメタステーブルを防止してクロックを載せ換えるタイミングを説明するタイミングチャートである。図５はクロック載せ換え時間が短くなる場合（検出信号ＲＥＡＤ＿ＡＣＴの立ち上がり直後にクロックＣＬＫ＿ＲＥＧが立ち上がる場合）を示し、図６はクロック載せ換え時間が長くなる場合（クロックＣＬＫ＿ＲＥＧの立ち上がり直後に検出信号ＲＥＡＤ＿ＡＣＴが立ち上がる場合）を示している。
　メタステーブルを防ぐためには、ＳＰＩマスター７へのＡＤ変換結果の送信タイミングよりも前に内部レジスタ値変更禁止信号ＲＥＡＤ＿ＡＣＴ＿ＳＹＮＣを”１”（有効）とし、ＡＤ変換結果の送信中にレジスタ値が変化しないように制御する必要がある。すなわち、図５および図６においてはＴ１＞Ｔ２としなければならない。ここで、Ｔ１は検出信号ＲＥＡＤ＿ＡＣＴが“１”になってから送信許可信号ＲＤＡＴＡ＿ＥＮが“１”（有効）になるまでの時間、Ｔ２はクロック載せ換えに要する時間である。
　つまり、検出信号ＲＥＡＤ＿ＡＣＴの判定実施サイクルをＮとすると、次の式（１）が成り立つようなタイミングで検出信号ＲＥＡＤ＿ＡＣＴの判定を行う必要がある。
　ＳＣＬＫの周期×（８－Ｎ）＞ＣＬＫ＿ＲＥＧの周期×２・・・（１）
ここで、コマンドは８ビットなので、Ｎの最大値は８である。
　ＳＰＩマスター７のクロックＳＣＬＫとＡＤＣ１のクロックＣＬＫ＿ＲＥＧの周波数の関係が、例えば、ＳＣＬＫ：ＣＬＫ＿ＲＥＧ＝１：１０であれば、ＳＰＩマスター７からのコマンド（８ビット）を全て受け付けた後に検出信号ＲＥＡＤ＿ＡＣＴの判定を行ったとしても、ＳＰＩマスター７に対して特別な制約を与えることなくＡＤ変換結果をＳＰＩマスター７に対して送信することが可能である。
　図７は、従来のＡＤ変換結果読出回路においてクロックＣＬＫ＿ＲＥＧの周波数を十分に高くした場合の動作を示している。この図７の例では、Ｃ７～Ｃ０の８ビットのコマンドを全て読んだ後で検出信号ＲＥＡＤ＿ＡＣＴを”１”にしている。このように、クロックＣＬＫ＿ＲＥＧを十分に速くすれば、検出信号ＲＥＡＤ＿ＡＣＴを先読みで“１”にする必要がなくなる。しかし、クロックＣＬＫ＿ＲＥＧが高速になるため、消費電力が増大するという問題がある。
　一方、本実施の形態のようにＳＣＬＫとＣＬＫ＿ＲＥＧの周波数の関係が、ＳＣＬＫ：ＣＬＫ＿ＲＥＧ＝２：１の場合、クロック載せ換えに要する時間Ｔ２を考慮すると、単純にコマンド８ビット全てを受け取ってから検出信号ＲＥＡＤ＿ＡＣＴの判定を行っていては変換結果の送信タイミングに間に合わない。そこで、本実施の形態では、８ビットのコマンド全てを受け取る前に先行して検出信号ＲＥＡＤ＿ＡＣＴの判定を行っている。本実施の形態のように、クロックＳＣＬＫの最大周波数がクロックＣＬＫ＿ＲＥＧの周波数の２倍であるとすると、式（１）よりＮ＜４が成り立つことが必要となる。したがって、本実施の形態では、Ｎ＝３とした。以上が、図２のステップＳ２においてコマンドの上位３ビットで判定を行う理由である。
　８ビットのコマンド全てを受け取る前に先行して検出信号ＲＥＡＤ＿ＡＣＴの判定を行うことにより、送信許可信号ＲＤＡＴＡ＿ＥＮが“１”（有効）になるときは必ず内部レジスタ値変更禁止信号ＲＥＡＤ＿ＡＣＴ＿ＳＹＮＣが“１”（有効）になっているので、ＡＤ変換結果の送信タイミング（図３の例ではｔ３，ｔ４）でＡＤ変換結果用レジスタ２の出力ＲＥＳＵＬＴ＿ＬＡＴＣＨが変化することはない。つまり、メタステーブルは発生しない。
　以上の構成により、本実施の形態では、ＳＰＩマスター７に対して特別な制約を与えることなくＡＤ変換の結果をＳＰＩマスター７に送信することが可能となるので、設計者のタイミング設計の負担を軽減することができ、ＳＰＩマスター７（ＣＰＵ）に要求される性能を緩和することができる。
また、本実施の形態では、送信許可信号ＲＤＡＴＡ＿ＥＮが“１”になるタイミングでＡＤ変換結果用レジスタ２の出力ＲＥＳＵＬＴ＿ＬＡＴＣＨを絶対に変化させないようにすることにより、ＡＤ変換の結果が不定値になることを防ぐことができ、ＡＤＣ１のクロックＣＬＫ＿ＲＥＧの周波数を上げることなく、ＡＤ変換の結果を保護することが可能となる。
　なお、本実施の形態では、上位複数ビット、具体的には上位３ビットでステップＳ２の判定を行なっているが、これに限るものではなく、最上位ビットのみでステップＳ２の判定を行なう場合も有り得る。
［第２の実施の形態］
　次に、本発明の第２の実施の形態について説明する。
　第２の実施の形態に係るＡＤ変換結果読出回路は、第１の実施の形態において使用したＡＤ変換結果用レジスタ２に加えて、さらにＡＤ変換結果用レジスタ３を使用するものである。より具体的には、第１のＡＤ変換結果用レジスタ２に加えて、さらに、ＡＤＣ１からのデータ準備完了信号が有効であり、かつ内部レジスタ値変更禁止信号ＲＥＡＤ＿ＡＣＴ＿ＳＹＮＣが有効であるときに、ＡＤＣ１のＡＤ変換結果を取り込む第２のＡＤ変換結果用レジスタ３を備え、第１のＡＤ変換結果用レジスタ２は、内部レジスタ値変更禁止信号ＲＥＡＤ＿ＡＣＴ＿ＳＹＮＣが無効になったときに、第２のＡＤ変換結果用レジスタ３の出力を取り込むことを特徴とするものである。
本実施の形態においても、ＡＤ変換結果読出回路の構成は第１の実施の形態と同様であるので、図１の符号を用いて説明する。図８は本実施の形態のＡＤ変換結果読出回路の各部の動作を説明するタイミングチャートである。
　ＲＥＡＤ検出回路４とクロック載せ換え回路５とデータ送信回路６の動作は第１の実施の形態で説明したとおりである。
　第１の実施の形態で説明したとおり、ＡＤ変換結果用レジスタ２は、ＡＤＣ１から出力されるデータ準備完了信号ＤＲＤＹが“１”（無効）から“０”（有効）に立ち下がり、かつ内部レジスタ値変更禁止信号ＲＥＡＤ＿ＡＣＴ＿ＳＹＮＣが“０”（無効）であれば、ＡＤＣ１のＡＤ変換結果ＲＥＳＵＬＴを取り込む。その結果、ＡＤ変換結果用レジスタ２の出力ＲＥＳＵＬＴ＿ＬＡＴＣＨが更新される。
　しかし、第２の実施の形態では、データ準備完了信号ＤＲＤＹが“１”から“０”に立ち下がったときに、既に内部レジスタ値変更禁止信号ＲＥＡＤ＿ＡＣＴ＿ＳＹＮＣが“１”（有効）になっているため、第１のＡＤ変換結果用レジスタ２は、ＡＤＣ１のＡＤ変換結果ＲＥＳＵＬＴを取り込むことはできない。したがって、第１のＡＤ変換結果用レジスタ２の出力ＲＥＳＵＬＴ＿ＬＡＴＣＨの更新は不可となる。つまり、第１、第２の実施の形態において内部レジスタ値変更禁止信号ＲＥＡＤ＿ＡＣＴ＿ＳＹＮＣが“１”（有効）になっている区間は内部レジスタ値変更禁止区間である。
　そこで、第２の実施の形態では、第２のＡＤ変換結果用レジスタ３を使用する。つまり、第２のＡＤ変換結果用レジスタ３は、ＡＤＣ１から出力されるデータ準備完了信号ＤＲＤＹが“１”（無効）から“０”（有効）に立ち下がり、かつ内部レジスタ値変更禁止信号ＲＥＡＤ＿ＡＣＴ＿ＳＹＮＣが“１”（有効）であれば、ＡＤＣ１のＡＤ変換結果ＲＥＳＵＬＴを取り込む。その結果、第２のＡＤ変換結果用レジスタ３の出力ＲＥＳＵＬＴ＿ＢＵＦが更新される。図８の例によれば、ＲＥＳＵＬＴ＿ＢＵＦが、新たに取り込んだ変換結果を示す“ＮＥＷ”へと更新されることが分かる。
　内部レジスタ値変更禁止信号ＲＥＡＤ＿ＡＣＴ＿ＳＹＮＣが“１”（有効）から“０”（無効）になると、第１のＡＤ変換結果用レジスタ２は、第２のＡＤ変換結果用レジスタ３の出力ＲＥＳＵＬＴ＿ＢＵＦを取り込む（時刻ｔ７）。こうして、第１のＡＤ変換結果用レジスタ２の出力ＲＥＳＵＬＴ＿ＬＡＴＣＨが更新される。図８の例では、ＲＥＳＵＬＴ＿ＬＡＴＣＨが、古い変換結果を示す“ＯＬＤ”から、新たに取り込んだ変換結果を示す“ＮＥＷ”へと更新されることが分かる。
　その他の構成は第１の実施の形態で説明したとおりである。
　第１の実施の形態では、ＡＤＣ１から出力されるデータ準備完了信号ＤＲＤＹが“１”から“０”に立ち下がったときに、既に内部レジスタ値変更禁止信号ＲＥＡＤ＿ＡＣＴ＿ＳＹＮＣが“１”になっている状況では、第１のＡＤ変換結果用レジスタ２がＡＤＣ１のＡＤ変換結果を取り込むことができないので、ＡＤ変換結果の取りこぼしが発生する可能性がある。これに対して、第２の実施の形態では、第２のＡＤ変換結果用レジスタ３を設けることによって、第１のＡＤ変換結果用レジスタ２がＡＤ変換結果を取り込むことができない状況では、第２のＡＤ変換結果用レジスタ３がＡＤ変換結果を取り込むようになっているので、ＡＤ変換結果の取りこぼしの発生を回避することができる。
［第３の実施の形態］
　次に、本発明の第３の実施の形態について説明する。図９は、第３の実施の形態に係るＡＤ変換結果読出回路の構成を示すブロック図である。図９において、図１に示した第１および第２の実施の形態に係るＡＤ変換結果読出回路と同一の構成には同一の符号を付してある。
　第３の実施の形態に係るＡＤ変換結果読出回路は、ＡＤ変換結果用レジスタ２，３と、ＲＥＡＤ検出回路４ａと、クロック載せ換え回路５と、データ送信回路６ａと、識別データ用レジスタ８，９とから構成される。
　より具体的には、第３の実施の形態に係るＡＤ変換結果読出回路は、第１または第２の実施の形態に係るＡＤ変換結果読出回路の構成に加え、さらに、ＡＤＣ１からのデータ準備完了信号ＤＲＤＹが有効であり、かつ内部レジスタ値変更禁止信号ＲＥＡＤ＿ＡＣＴ＿ＳＹＮＣが“０”（無効）であるときに、ＡＤ変換結果に対応付けられた識別データをＡＤＣ１から取り込む第１の識別データ用レジスタ８を備えており、データ送信回路６ａは、送信許可信号ＲＤＡＴＡ＿ＥＮが“１”（有効）であるときに、第１のＡＤ変換結果用レジスタ２からＡＤ変換結果を読み出して外部装置へ送信すると共に、第１の識別データ用レジスタ８から識別データを読み出して外部装置へ送信する。
　また、第３の実施の形態に係るＡＤ変換結果読出回路は、さらに、ＡＤＣ１からのデータ準備完了信号ＤＲＤＹが有効であり、かつ内部レジスタ値変更禁止信号ＲＥＡＤ＿ＡＣＴ＿ＳＹＮＣが“１”（有効）であるときに、識別データを取り込む第２の識別データ用レジスタ９を備え、第１の識別データ用レジスタ８は、内部レジスタ値変更禁止信号ＲＥＡＤ＿ＡＣＴ＿ＳＹＮＣが“０”（無効）になったときに、第２の識別データ用レジスタ９の出力を取り込むようにしてもよい。
　第３の実施の形態において、ＡＤＣ１は、ＡＤ変換結果ＲＥＳＵＬＴに加えて、そのＡＤ変換結果ＲＥＳＵＬＴに対応付けられた識別データＤＩＤを出力する。
　また、ＲＥＡＤ検出回路４ａは、ＡＤ変換結果を２４ビット分送信し終えた後、例えば８ビットの識別データＤＩＤの送信のために送信許可信号ＲＤＡＴＡ＿ＥＮを１パルス発行する（図２のステップＳ７）。データ送信回路６ａは、送信許可信号ＲＤＡＴＡ＿ＥＮに応じて、識別データ用レジスタ８から識別データＤＩＤを読み出してＳＰＩマスター７へシリアル送信する（図２のステップＳ８）。
　こうして、第３の実施の形態では、２４ビットのＡＤ変換結果に加えて８ビットの識別データＤＩＤ、すなわち計３２ビットのデータの送信が完了するまで、図２のステップＳ７およびＳ８の処理を繰り返し実行することになる。図３、図８の例で言えば、Ｄ０～Ｄ２３の２４ビットのデータを送信し終えた後に、例えば８ビットの識別データＤＩＤを送信することになる。ＲＥＡＤ検出回路４ａのその他の動作は、第１および第２の実施の形態におけるＲＥＡＤ検出回路４と同じである。
　次に、識別データ用レジスタ８，９の動作について説明する。
識別データ用レジスタ８は、ＡＤＣ１から出力されるデータ準備完了信号ＤＲＤＹが“１”（無効）から“０”（有効）に立ち下がり、かつ内部レジスタ値変更禁止信号ＲＥＡＤ＿ＡＣＴ＿ＳＹＮＣが“０”（無効）であれば、ＡＤＣ１から出力された識別データＤＩＤを取り込む。こうして、識別データ用レジスタ８の出力ＤＩＤ＿ＬＡＴＣＨが更新される。
　しかし、ＡＤ変換結果用レジスタ２と同様に、識別データ用レジスタ８は、ＡＤＣ１から出力されるデータ準備完了信号ＤＲＤＹが“１”から“０”に立ち下がったときに、既に内部レジスタ値変更禁止信号ＲＥＡＤ＿ＡＣＴ＿ＳＹＮＣが“１”（有効）になっている場合には識別データＤＩＤを取り込むことはできない。
　一方、識別データ用レジスタ９は、ＡＤＣ１から出力されるデータ準備完了信号ＤＲＤＹが“１”から“０”に立ち下がり、かつ内部レジスタ値変更禁止信号ＲＥＡＤ＿ＡＣＴ＿ＳＹＮＣが“１”であれば、ＡＤＣ１からの識別データＤＩＤを取り込む。こうして、識別データ用レジスタ９の出力ＤＩＤ＿ＢＵＦが更新される。
　また、識別データ用レジスタ８は、内部レジスタ値変更禁止信号ＲＥＡＤ＿ＡＣＴ＿ＳＹＮＣが“１”から“０”になったときに、識別データ用レジスタ９の出力ＤＩＤ＿ＢＵＦを取り込む。
　このように、識別データ用レジスタ８は識別データＤＩＤについてＡＤ変換結果用レジスタ２と同様の動作を行い、識別データ用レジスタ９は第２のＡＤ変換結果用レジスタ３と同様の動作を行う。
　次に、識別データＤＩＤについて詳細に説明する。識別データＤＩＤの生成手法としては、例えば以下の４つを例示することができる。
　第１の例は、ＡＤ変換処理の実行回数に基づくデータを識別データＤＩＤとする手法である。例えば、識別データは、ＡＤＣ１によるＡＤ変換処理の実行回数を示すデータである。具体的には、ＡＤＣ１内でＡＤ変換処理の実行回数をカウントし、そのカウント値を識別データＤＩＤとすればよい。このように、ＡＤ変換処理の実行回数を識別データＤＩＤとして記録することにより、あるタイミングで実行されたＡＤ変換処理によるＡＤ変換結果とその前後のタイミングで実行されたＡＤ変換処理によるＡＤ変換結果とを識別することが可能となる。
　第２の例は、ＡＤ変換処理の実行時刻に基づくデータ、例えば、ＡＤＣ１によってＡＤ変換処理が実行された時刻を示すデータを識別データＤＩＤとする手法である。具体的には、ＡＤＣ１は、ＡＤ変換処理の実行時刻（タイムスタンプ）を識別データＤＩＤとすればよい。
　ＡＤ変換処理の実行時刻を用いる具体的な手法として、例えば以下の２つを例示することができる。一つは、ＡＤＣ１の内部または外部にリアルタイムクロックを設ける手法である。もう一つは、リアルタイムクロックの代わりに、例えば電源投入時を時刻０として一定周期毎にインクリメントするカウンタをＡＤＣ１の内部または外部に設ける手法である。
　上記の２つの手法のいずれによっても、あるタイミングで実行されたＡＤ変換処理によるＡＤ変換結果とその前後のタイミングで実行されたＡＤ変換処理によるＡＤ変換結果とを識別することが可能となる。更に、上述したリアルタイムクロックを用いる手法によれば、ＡＤ変換処理が実行された正確な時刻が記録できる。一方、上述したリアルタイムクロックを用いない手法によれば、回路規模の増大を抑えることができる。
　第３の例は、ＡＤ変換処理が実行される毎に論理レベルが反転する１ビットのデータを識別データＤＩＤとする手法である。すなわち、識別データＤＩＤは、ＡＤＣ１によってＡＤ変換処理が実行される毎に論理レベルが反転する１ビットのデータである。この手法によれば、あるタイミングで実行されたＡＤ変換処理によるＡＤ変換結果とその前後のタイミングで実行されたＡＤ変換処理によるＡＤ変換結果とを識別することが可能となる。また、識別データＤＩＤを１ビットとするため、必要なハードウェアリソースを少なくすることができ、回路規模の増大を抑えることができる。
　第４の例は、フリーランカウンタのカウント値に基づくデータを識別データＤＩＤとする手法である。例えば、８ビットのフリーランカウンタによって、ＡＤ変換処理の実行処理とは無関係に連続して入力されるパルスをカウントし、そのカウント値を識別データＤＩＤとしても良い。これによれば、ビット幅の大きなカウンタは必要ないので、回路規模の増大を抑えることができる。なお、識別データＤＩＤとして記憶するデータは、フリーランカウンタのカウント値（数値）そのものでなくてもよく、例えばＡ～Ｚ等のような順番のわかるアルファベット（キャラクターコード）であってもよい。
　以上、第３の実施の形態によれば、ＡＤ変換結果毎に識別データを付与し、ＡＤ変換結果と識別データとをセットで出力するので、ＡＤ変換結果を受信したＳＰＩマスター７側で、取得したＡＤ変換結果の連続性が保たれているか否かを判断することが可能となる。
　また、第３の実施の形態によれば、第１の識別データ用レジスタ８を設け、データ送信回路６ａがＲＥＡＤ検出回路４ａからの送信許可信号ＲＤＡＴＡ＿ＥＮが有効であるときに、第１の識別データ用レジスタ８から識別データを読み出して外部装置へ送信することにより、ＡＤ変換結果の重複取得やＡＤ変換結果の取りこぼしの有無を外部装置側で判断することが可能となる。
　さらに、第２の識別データ用レジスタ９を設けることにより、識別データの取りこぼしの発生を回避することが可能となる。
　例えば、取得したＡＤ変換結果に対応する識別データとその直前に取得したＡＤ変換結果に対応する識別データとを比較することによって、同じＡＤ変換周期のＡＤ変換結果の重複取得やＡＤ変換結果の取りこぼしの有無、すなわち、取得したＡＤ変換結果の連続性が保たれているか否かを、ＳＰＩマスター７側で判断することが可能となる。
　なお、第３の実施の形態では、ＡＤ変換結果用レジスタ２，３を両方用いる場合について説明しているが、第１の実施の形態で説明したとおり、ＡＤ変換結果用レジスタ２のみを用いるようにしてもよい。上述したとおり、第１の実施の形態ではＡＤ変換結果の取りこぼしが発生する可能性があるが、第２および第３の実施の形態によれば、このような取りこぼしの有無をＳＰＩマスター７側で判断することが可能となる。
　本発明は、ＡＤ変換器の変換周期を考慮せずにＡＤ変換結果を読み出す技術に適用することができる。
　１…ＡＤ変換器、２，３…ＡＤ変換結果用レジスタ、４，４ａ…ＲＥＡＤ検出回路、５…クロック載せ換え回路、６，６ａ…データ送信回路、７…ＳＰＩマスター、８，９…識別データ用レジスタ、５０，５１…フリップフロップ。

Claims (9)

  1. 　ＡＤ変換器のＡＤ変換結果の送信先となる外部装置からのコマンドの上位ビットを受け取って前記コマンドが読み出しコマンドであると判定したときに前記外部装置のクロックと同期した検出信号を有効とし、前記外部装置からの前記コマンドを全て受け取って前記コマンドが読み出しコマンドであると確定したときに送信許可信号を有効とする検出回路と、
    　前記検出信号に応じて、前記ＡＤ変換器のクロックと同期した内部レジスタ値変更禁止信号を出力するクロック載せ換え回路と、
    　前記ＡＤ変換器からのデータ準備完了信号が有効であり、かつ前記内部レジスタ値変更禁止信号が無効であるときに、前記ＡＤ変換器のＡＤ変換結果を取り込む第１のＡＤ変換結果用レジスタと、
    　前記送信許可信号が有効であるときに、前記第１のＡＤ変換結果用レジスタからＡＤ変換結果を読み出して前記外部装置へ送信するデータ送信回路とを備えることを特徴とするＡＤ変換結果読出回路。
  2. 　請求項１記載のＡＤ変換結果読出回路において、
    　さらに、前記ＡＤ変換器からのデータ準備完了信号が有効であり、かつ前記内部レジスタ値変更禁止信号が有効であるときに、前記ＡＤ変換器のＡＤ変換結果を取り込む第２のＡＤ変換結果用レジスタを備え、
    　前記第１のＡＤ変換結果用レジスタは、前記内部レジスタ値変更禁止信号が無効になったときに、前記第２のＡＤ変換結果用レジスタの出力を取り込むことを特徴とするＡＤ変換結果読出回路。
  3. 　請求項１または２記載のＡＤ変換結果読出回路において、
    　さらに、前記ＡＤ変換器からのデータ準備完了信号が有効であり、かつ前記内部レジスタ値変更禁止信号が無効であるときに、前記ＡＤ変換結果に対応付けられた識別データを前記ＡＤ変換器から取り込む第１の識別データ用レジスタを備え、
    　前記データ送信回路は、前記送信許可信号が有効であるときに、前記第１のＡＤ変換結果用レジスタからＡＤ変換結果を読み出して前記外部装置へ送信すると共に、前記第１の識別データ用レジスタから識別データを読み出して前記外部装置へ送信することを特徴とするＡＤ変換結果読出回路。
  4. 　請求項３記載のＡＤ変換結果読出回路において、
    　さらに、前記ＡＤ変換器からのデータ準備完了信号が有効であり、かつ前記内部レジスタ値変更禁止信号が有効であるときに、前記識別データを取り込む第２の識別データ用レジスタを備え、
    　前記第１の識別データ用レジスタは、前記内部レジスタ値変更禁止信号が無効になったときに、前記第２の識別データ用レジスタの出力を取り込むことを特徴とするＡＤ変換結果読出回路。
  5. 　請求項１乃至４のいずれか１項に記載のＡＤ変換結果読出回路において、
    　前記検出回路は、前記検出信号を有効とした後に、前記外部装置からのコマンドを全て受け取って読み出しコマンドでないと判定したときに、前記検出信号を無効とすることを特徴とするＡＤ変換結果読出回路。
  6. 　請求項１乃至５のいずれか１項に記載のＡＤ変換結果読出回路において、
    　前記識別データは、前記ＡＤ変換器によるＡＤ変換処理の実行回数を示すデータであることを特徴とするＡＤ変換結果読出回路。
  7. 　請求項１乃至５のいずれか１項に記載のＡＤ変換結果読出回路において、
    　前記識別データは、前記ＡＤ変換器によってＡＤ変換処理が実行された時刻を示すデータであることを特徴とするＡＤ変換結果読出回路。
  8. 　請求項１乃至５のいずれか１項に記載のＡＤ変換結果読出回路において、
    　前記識別データは、前記ＡＤ変換器によってＡＤ変換処理が実行される毎に論理レベルが反転する１ビットのデータであることを特徴とするＡＤ変換結果読出回路。
  9. 　請求項１乃至５のいずれか１項に記載のＡＤ変換結果読出回路において、
    　前記識別データは、フリーランカウンタのカウント値に基づくデータであることを特徴とするＡＤ変換結果読出回路。
PCT/JP2017/007642 2016-03-03 2017-02-28 Ａｄ変換結果読出回路 Ceased WO2017150491A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201780014289.4A CN108780385B (zh) 2016-03-03 2017-02-28 模数转换结果读出电路
KR1020187024599A KR102035768B1 (ko) 2016-03-03 2017-02-28 Ad 변환 결과 판독 회로

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016-040667 2016-03-03
JP2016040667A JP6499602B2 (ja) 2016-03-03 2016-03-03 Ａｄ変換結果読出回路

Publications (1)

Publication Number Publication Date
WO2017150491A1 true WO2017150491A1 (ja) 2017-09-08

Family

ID=59744018

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2017/007642 Ceased WO2017150491A1 (ja) 2016-03-03 2017-02-28 Ａｄ変換結果読出回路

Country Status (4)

Country Link
JP (1) JP6499602B2 (ja)
KR (1) KR102035768B1 (ja)
CN (1) CN108780385B (ja)
WO (1) WO2017150491A1 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008028912A (ja) * 2006-07-25 2008-02-07 Denso Corp Ａ／ｄ変換装置
JP2014132418A (ja) * 2013-01-07 2014-07-17 Renesas Electronics Corp 半導体装置及びそのコマンド制御方法
WO2016024483A1 (ja) * 2014-08-12 2016-02-18 アズビル株式会社 アナログ／ディジタル変換回路

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7346094B2 (en) * 2002-12-13 2008-03-18 International Business Machines Corporation System and method for transmitting data and additional information simultaneously within a wire based communication system
US7702941B2 (en) * 2003-08-13 2010-04-20 Intel Corporation Universal adaptive synchronization scheme for distributed audio-video capture on heterogeneous computing platforms
US7071859B1 (en) * 2005-06-30 2006-07-04 Sigmatel, Inc. System and method for scheduling access to an analog-to-digital converter and a microprocessor
CN102314402A (zh) * 2011-07-29 2012-01-11 中国地震灾害防御中心 一种数字强震仪及其多路数据采集接口

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008028912A (ja) * 2006-07-25 2008-02-07 Denso Corp Ａ／ｄ変換装置
JP2014132418A (ja) * 2013-01-07 2014-07-17 Renesas Electronics Corp 半導体装置及びそのコマンド制御方法
WO2016024483A1 (ja) * 2014-08-12 2016-02-18 アズビル株式会社 アナログ／ディジタル変換回路

Also Published As

Publication number Publication date
JP2017157060A (ja) 2017-09-07
CN108780385B (zh) 2021-08-17
KR102035768B1 (ko) 2019-10-24
KR20180108723A (ko) 2018-10-04
CN108780385A (zh) 2018-11-09
JP6499602B2 (ja) 2019-04-10

Similar Documents

Publication Publication Date Title
US7849428B2 (en) Formally deriving a minimal clock-gating scheme
US9722767B2 (en) Clock domain bridge static timing analysis
CN113608600B (zh) 具有多个时钟域和复位域的系统中数据同步的方法和设备
US9418037B2 (en) SPI interface and method for serial communication via an SPI interface having an SPI protocol handler for evaluating signal transitions of SPI signals
TWI533154B (zh) 數位電路設計方法及相關的電腦程式產品
JP2025503792A (ja) データ比較に基づいてクロックゲーティングするためのトリガユニット
US7617469B2 (en) Assertion description conversion device, method and computer program product
CN110892643B (zh) 用于满足控制信号的建立时间和保持时间的电路
EP2662745A1 (en) Signal processing device
US6690203B2 (en) Method and apparatus for a failure-free synchronizer
GB2524516A (en) Hardware compression method finding backward references with multi-level hashes
US20100316142A1 (en) Semiconductor integrated circuit and designing method thereof
JP6499602B2 (ja) Ａｄ変換結果読出回路
US20160170934A1 (en) Data communication device and method for data communication
KR100826496B1 (ko) 반도체 집적 회로 장치 및 그 동작 방법
US7797131B2 (en) On-chip frequency response measurement
CN100405253C (zh) 数据传送同步化电路、方法及计算机
Kebaili et al. Clock domain crossing formal verification: a meta-model
Kebaili et al. Enabler-based synchronizer model for clock domain crossing static verification
JP5239747B2 (ja) 論理シミュレーションプログラム、論理シミュレーション装置、論理シミュレーション方法
JP6303509B2 (ja) 回路検証方法、及び回路検証プログラム
US20140068122A1 (en) Method, system and processor-readable media for ascertaining a maximum number of contiguous bits of logical ones or zeros within a parallel word of arbitrary width
US11157671B2 (en) Method of checking equivalence between a first design comprising a shift register logic SRL chain and a second design
JP5483172B2 (ja) データ転送装置およびデータ転送方法
US20110214098A1 (en) Semiconductor design support apparatus

Legal Events

Date Code Title Description
ENP Entry into the national phase

Ref document number: 20187024599

Country of ref document: KR

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 17759957

Country of ref document: EP

Kind code of ref document: A1

122 Ep: pct application non-entry in european phase

Ref document number: 17759957

Country of ref document: EP

Kind code of ref document: A1