WO2016194655A1 - 信号処理装置および方法 - Google Patents

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WO2016194655A1
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壮太郎 大原
田中　勝之
勝美 高岡
啓太 泉
卓 寳地
岳 干臺
高木　裕
高橋　英樹
粟田　英樹
片山　靖
直樹 吉持
俊雅 清水
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Original Assignee
Sony Semiconductor Solutions Corp
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    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Definitions

  • the present disclosure relates to a signal processing apparatus and method, and more particularly, to a signal processing apparatus and method that can perform synchronization while maintaining high resolution even when the resolution of the RTC is different.
  • the real-time clock (hereinafter referred to as RTC) has a power supply that is independent of the main function in the chip, and when the main power supply is stopped to reduce power consumption. Is used when it is desired to use continuous time information (see Patent Document 1).
  • CMOS Complementary Metal Oxide Semiconductor
  • the present disclosure has been made in view of such a situation, and even when the resolution of the RTC is different, synchronization can be performed while maintaining high resolution.
  • a signal processing device includes a first RTC (real time clock) that holds time by a count operation based on a clock signal, the first chip that performs operation control, and the first RTC.
  • a second chip having a different second RTC and performing power supply control, wherein the first chip synchronizes the time of the first RTC and the time of the second RTC.
  • the operation control unit can synchronize the time of the second RTC with the first RTC when the first chip recovers from the power stop.
  • the operation control unit is time information that can be held only by the first RTC before the power supply of the first chip is stopped. Can be held in the memory as difference information between the times of the first RTC and the second RTC, and used when the first chip is restored from power-off.
  • the operation control unit can synchronize the time of the first RTC with the second RTC when updating the time information of the first RTC.
  • a signal processing method includes a first RTC that holds time by a count operation based on a clock signal, a first chip that performs operation control, and a second RTC that is different from the first RTC.
  • a signal processing device including a second chip having an RTC and performing power supply control synchronizes the time of the first RTC and the time of the second RTC.
  • the time of the first RTC included in the first chip that performs operation control, and the second RTC included in the second chip that performs power supply control which is different from the first RTC.
  • the time is synchronized.
  • multiple RTCs can be synchronized.
  • a plurality of RTCs can be synchronized while maintaining a high resolution.
  • GPS Global Positioning System
  • the real-time clock (hereinafter referred to as RTC) has a power supply that is independent of the main function in the chip, and when the main power supply is stopped to reduce power consumption. Used when you want to use continuous time information.
  • CMOS Complementary Metal Oxide Semiconductor
  • the clock input to Do RTC small resolution, in the A of FIG. 1, is 1/2 6 divided in the RTC, examples being input to the counter is shown Has been.
  • the place to be divided may be anywhere in the chip before being input to the counter.
  • the frequency division is the same.
  • ephemeris and almanac can be used, and when performing hot start using these, time information at the bit boundary of 50 bps data from each satellite to be received is used, and in 20 ms of the same data section Perform correlation integration.
  • time information at the bit boundary is shifted by ⁇ t (ms)
  • the added value 2 ⁇ t is canceled out and the integrated value is reduced, resulting in deterioration of sensitivity.
  • the correlation value deteriorates by 10 Log ((20 ⁇ 2 ⁇ t) / 20) dB. For this reason, it is required to have an RTC with sufficiently high resolution.
  • the resolution of the external RTC is the resolution of the RTC of the GPS receiver.
  • the time information at the bit boundary is shifted by the difference in resolution, causing sensitivity deterioration.
  • ⁇ t ⁇ 0.5ms
  • sensitivity degradation of 0.22dB occurs.
  • ⁇ t ⁇ 1 ms
  • sensitivity degradation of 0.46 dB occurs.
  • each has an independent RTC, and these are synchronized with each other.
  • FIG. 3 is a block diagram illustrating a configuration example of a signal processing device to which the present technology is applied.
  • the signal processing apparatus 11 is configured to include a main chip 21 for advanced processes and a power supply chip 22 for legacy processes.
  • the main chip 21 includes an operation control unit 31, a communication unit 32, a setting holding unit 33, and an RTC 34 having a counter.
  • the power supply chip 22 includes a communication unit 41, a setting holding unit 42, an RTC 43 having a counter 43a, and a power supply control unit 44.
  • the operation control unit 31 controls the operation of each unit of the signal processing device 11. That is, the operation control unit 31 controls the operation of each unit of the main chip 21 and each unit of the power supply chip 22.
  • the communication unit 32 communicates with the communication unit 32 of the power supply chip 22 under the control of the operation control unit 31.
  • the setting holding unit 33 holds time information (set time and alarm time) under the control of the operation control unit 31.
  • the RTC 34 holds the time by the counting operation of the counter 34a based on the RTC clock signal from the outside.
  • the communication unit 41 communicates with the communication unit 41 of the main chip 21 under the control of the operation control unit 31.
  • the setting holding unit 42 holds time information (set time and alarm time) under the control of the operation control unit 31.
  • the RTC 43 holds the time by the counting operation of the counter 43a by the RTC clock signal from the outside.
  • the power control unit 44 controls the power supply to the main chip 21 under the control of the operation control unit 31.
  • the counter value of the RTC 34 is also cleared, so that it is difficult for the RTC 34 to keep a continuous time before and after the stop. Therefore, in the signal processing device 11, the RTC 34 of the main chip 21 and the RTC 43 of the power supply chip 22 are synchronized before the power supply of the main chip 21 is stopped, and after the power supply of the main chip 21 is restored, the RTC 34 and the power supply of the main chip 21 again. The RTC 43 of the chip 22 is synchronized. By doing so, the RTC 34 can handle continuous time information before and after the stop.
  • the proportion of power consumed by leakage current has increased due to the miniaturization of the CMOS process.
  • the power supply of the main chip 21 including the power supply of the RTC 34 can be completely stopped by this technology. The power consumption can be reduced.
  • step S11 the main chip 21 reads the current time of the RTC 43 of the power supply chip 22. That is, the RTC 43 reads the current time held by the counter 43a under the control of the operation control unit 31 as indicated by an arrow A11 in FIG. 5, and the read current time is set to the setting holding unit 42 and the communication unit 41. And the operation control unit 31 via the communication unit 32.
  • step S12 the main chip 21 informs the power supply chip 22 of a time that is later than the current time of the read counter 43a, and causes the setting holding unit 33 to hold the set time.
  • the setting holding unit 33 holds a future time as a set time.
  • the RTC 43 of the power supply chip 22 receives the future time from the main chip 21 via the communication unit 41 and the setting holding unit 42 and supplies it to the counter 43a of the RTC 43 as an alarm time, as indicated by an arrow A12 in FIG. To do.
  • step S13 the RTC 43 of the power supply chip 22 compares the alarm time with the current time of the counter 43a and waits until it is determined that the alarm time has come. If it is determined in step S13 that the alarm time has come, the process proceeds to step S14.
  • step S14 the RTC 43 of the power supply chip 22 raises an alarm to the RTC 34 as indicated by an arrow A12 in FIG.
  • step S15 the RTC 34 starts the counter 34a of the RTC 34 from the set time held in the setting holding unit 33 when receiving an alarm as indicated by an arrow A13 in FIG.
  • the time of the RTC 43 of the power supply chip 22 can be synchronized with the RTC 34 of the main chip 21.
  • the RTC 34 may require high resolution. Even when the resolution of the RTC 34 of the main chip 21 is higher than the resolution of the RTC 43 of the power supply chip 22, in order to maintain the resolution of the main chip and synchronize the RTC time of the power supply chip with the RTC of the main chip, the main chip 21 has the non-volatile storage unit 61 shown in FIG. 6.
  • the main chip 21 and the power supply chip 22 are synchronized as follows in a state where both are generated.
  • the RTC 34 is provided with a register 71
  • the RTC 43 is provided with a comparator 81 and an alarm setting register 82. 33
  • the alarm setting register 82 is generally provided in the setting holding unit 42.
  • the main chip 21 reads the current time of the RTC 43 of the power supply chip 22 in the same manner as the processing in step S11 in FIG.
  • the chip 21 informs the power supply chip 22 of a time later than the current time of the read counter 43a, and causes the setting holding unit 33 to hold it as the set time.
  • the setting holding unit 33 stores the set time in the register b of the register 71.
  • the RTC 43 of the power supply chip 22 is transmitted from the main chip 21 as in the processing of steps S13 and S14.
  • the alarm time held in the setting holding unit 42 (actually set in the alarm setting register 82) matches the current time counted in the counter 43a of the RTC 43 by the comparison of the comparator 81, the RTC 43 Raises an alarm to the RTC 34 as indicated by arrow A21.
  • the main chip 21 loads the set time stored in the register b of the register 71 into the MSB of the counter as indicated by an arrow A22.
  • the main chip 21 uses a resolution count value (LSB: 6 bits) which the counter 34a of the RTC 34 of the power supply chip 22 does not have, as indicated by an arrow A23, and the register b of the register 71 and the nonvolatile storage unit. 61.
  • the main chip 21 and the power supply chip 22 are synchronized when both are in a state of occurrence.
  • step S31 the main chip 21 informs the power supply chip 22 of a future time rather than the current time of its own RTC 34. That is, as indicated by the arrow A31, the RTC 34 of the main chip 21 supplies the current time counted by the counter 34a to the operation control unit 31 via the setting holding unit 33 under the control of the operation control unit 31. To do.
  • the operation control unit 31 notifies the setting holding unit 42 of a future time rather than the current time of the RTC 34 via the communication unit 32 and the communication unit 41 of the power supply chip 22.
  • the setting holding unit 42 holds this future time as the setting time. At this time, the operation control unit 31 transmits this future time to the RTC 34 via the setting holding unit 33 as an alarm time.
  • step S32 the RTC 34 compares the alarm time with the current time of the counter 34a and waits until it is determined that the time (alarm time) has come. If it is determined in step S32 that the time has come, the process proceeds to step S33.
  • step S33 the RTC 34 raises an alarm to the RTC 43 of the power supply chip 22 as indicated by an arrow A32.
  • step S34 the power supply chip 22 receives an alarm from the main chip 21, and sets the set time (future time) previously transmitted from the main chip 21 to the counter 43a of its own RTC 43. That is, the setting holding unit 42 supplies the held setting time to the RTC 43 as indicated by an arrow A33. The RTC 43 sets the set time in the counter 43a.
  • the time of the RTC 34 of the main chip 21 can be synchronized with the RTC 43 of the power supply chip 22.
  • the RTC time of each chip can be synchronized in both directions.
  • synchronization can be performed while maintaining a high resolution.
  • the entire main chip can be powered off to enable low power consumption operation.
  • the signal processing apparatus has been described as an example, but the present technology can also be applied to the following GPS module.
  • FIG. 9 is a block diagram illustrating a configuration example of a GPS module to which the present technology is applied.
  • the GPS module 100 includes an antenna 112, a frequency conversion unit 120, a synchronization acquisition unit 140, a synchronization holding unit 150, a CPU (Central Processing Unit) 160, an RTC (Real Time Clock) 164, a timer 168, and a memory. 170, an XO (crystal oscillator, x'tal Oscillator) 172, a TCXO (Temperature Compensated X'tal Oscillator) 174, and a multiplier / divider 176.
  • XO crystal oscillator, x'tal Oscillator
  • TCXO Tempoture Compensated X'tal Oscillator
  • the XO 172 oscillates a signal D1 having a predetermined frequency (for example, about 32.768 kHz) and supplies the oscillated signal D1 to the RTC 164.
  • the TCXO 174 oscillates a signal D2 having a frequency (for example, about 16.368 MHz) different from that of the XO 172, and supplies the oscillated signal D2 to the multiplier / divider 76 and the frequency synthesizer 128.
  • the multiplier / divider 176 multiplies and / or divides the signal D2 supplied from the TCXO 174 based on an instruction from the CPU 160. Then, the multiplier / divider 176 performs the frequency synthesizer 128, the ADC 136, the CPU 160, the timer 160, the memory 170, the synchronization acquisition unit 140, and the synchronization of the signal D4 that has been multiplied and / or divided. Supply to holding unit 150.
  • the antenna 112 receives a radio signal including a navigation message transmitted from a GPS satellite which is a satellite of the global positioning system (for example, an RF signal in which a carrier of 1557.42 MHz is spread), and the radio signal is converted into an electric signal D5. And is supplied to the frequency converter 120.
  • a GPS satellite which is a satellite of the global positioning system (for example, an RF signal in which a carrier of 1557.42 MHz is spread)
  • the radio signal is converted into an electric signal D5. And is supplied to the frequency converter 120.
  • the frequency converter 120 includes an LNA (Low Noise Amplifier) 122, a BPF (Band Pass Filter) 124, an amplifier 126, a frequency synthesizer 128, a multiplier 130, an amplifier 132, an LPF (Low Pass Filter) 134, and an ADC (Analog Digital Converter). ) 136.
  • the frequency conversion unit 120 converts a signal D5 having a high frequency of 1575.42 MHz received by the antenna 112 into a signal D14 having a frequency of, for example, about 1.023 MHz in order to facilitate digital signal processing. Down-convert to.
  • the LNA 122 amplifies the signal D5 supplied from the antenna 112 and supplies it to the BPF 124.
  • the BPF 124 is composed of a SAW filter (Surface Acoustic Wave Filter), and extracts only a specific frequency component from the frequency components of the signal D6 amplified by the LNA 122 and supplies it to the amplifier 126.
  • the amplifier 126 amplifies the signal D7 (frequency FRF) having the frequency component extracted by the BPF 124, and supplies the amplified signal D7 to the multiplier 130.
  • the frequency synthesizer 128 uses the signal D2 supplied from the TCXO 174 and generates a signal D10 having a frequency FLO based on an instruction D9 from the CPU 160. Then, the frequency synthesizer 128 supplies the signal D10 having the generated frequency FLO to the multiplier 130.
  • Multiplier 130 multiplies signal D 8 having frequency FRF supplied from amplifier 126 and signal D 10 having frequency FLO supplied from frequency synthesizer 128. That is, the multiplier 130 down-converts the high-frequency signal into an IF (Intermediate Frequency) signal D11 (for example, an intermediate frequency signal having a frequency of about 1.023 MHz).
  • IF Intermediate Frequency
  • the amplifier 132 amplifies the IF signal D11 down-converted by the multiplier 130 and supplies it to the LPF 134.
  • the LPF 134 extracts a low frequency component from the frequency components of the IF signal D12 amplified by the amplifier 130, and supplies a signal D13 having the extracted low frequency component to the ADC 136.
  • FIG. 9 illustrates an example in which the LPF 134 is disposed between the amplifier 132 and the ADC 136, a BPF may be disposed between the amplifier 132 and the ADC 136.
  • the ADC 136 samples the analog IF signal D13 supplied from the LPF 134 to convert it into a digital format, and supplies the IF signal D14 converted into the digital format to the synchronization capturing unit 140 and the synchronization holding unit 150 bit by bit. .
  • the synchronization acquisition unit 140 uses the signal D3 supplied from the multiplier / divider 176 based on the control by the CPU 160 and uses a pseudo-random (PRN) code of the IF signal D14 supplied from the ADC 136. Perform synchronization acquisition. Further, the synchronization acquisition unit 140 detects the carrier frequency of the IF signal D14. Then, the synchronization acquisition unit 140 supplies the phase of the PRN code, the carrier frequency of the IF signal D14, and the like to the synchronization holding unit 150 and the CPU 160.
  • PRN pseudo-random
  • the synchronization holding unit 150 uses the signal D3 supplied from the multiplier / divider 176 based on control by the CPU 160 to hold the synchronization of the PRN code of the IF signal D14 supplied from the ADC 136 and the carrier. More specifically, the synchronization holding unit 150 operates using the phase of the PRN code supplied from the synchronization acquisition unit 140 and the carrier frequency of the IF signal D14 as initial values. Then, the synchronization holding unit 150 demodulates the navigation message included in the IF signal D14 supplied from the ADC 136, and supplies the demodulated navigation message, the phase of the highly accurate PRN code, and the carrier frequency to the CPU 160.
  • the CPU 160 calculates the position and velocity of each GPS satellite based on the navigation message supplied from the synchronization holding unit 150, the phase of the PRN code, and the carrier frequency, and calculates the position of the GPS module 100. Further, the CPU 160 may correct the time information of the RTC 164 based on the navigation message. Further, the CPU 160 may be connected to a control terminal, an I / O terminal, an additional function terminal, and the like, and execute other various control processes.
  • the RTC 164 measures time using a signal D1 having a predetermined frequency supplied from the XO 172. The time measured by the RTC 164 is appropriately corrected by the CPU 160.
  • Timer 168 counts using signal D4 supplied from multiplier / divider 176.
  • the timer 168 is referred to when determining the start timing of various controls by the CPU 160.
  • the CPU 160 refers to the timer 168 when determining the timing for starting the operation of the PRN code generator of the synchronization holding unit 150 based on the phase of the PRN code captured by the synchronization capturing unit 140.
  • the memory 170 includes a RAM (Random Access Memory), a ROM (Read-Only Memory), and the like, and has functions as a work space by the CPU 160, a program storage unit, a navigation message storage unit, and the like.
  • a RAM is used as a work area when performing various processes by the CPU 160 or the like.
  • the RAM also holds buffering of various input data, ephemeris and almanac which are GPS satellite orbit information obtained from the synchronization holding unit 150, and intermediate data or calculation result data generated in the calculation process. It can also be used for such as.
  • a ROM is used as means for storing various programs, fixed data, and the like.
  • the memory 170 while the GPS module 100 is turned off, the ephemeris and almanac which are the orbit information of the GPS satellite, the position information of the positioning result, the error amount of the TCXO1, and the like are stored as nonvolatile. Memory may be used.
  • each block excluding XO 172, TCXO 174, antenna 112 and BPF 124 can be mounted on an integrated circuit consisting of one chip.
  • the above-described synchronization acquisition unit 140 uses a matched filter in order to perform synchronization acquisition of a spread code at high speed, for example.
  • the synchronization acquisition unit 140 may use a transversal filter as a matched filter.
  • the synchronization acquisition unit 140 may use a digital matched filter that uses a fast Fourier transform (FFT) as a matched filter.
  • FFT fast Fourier transform
  • Such a digital matched filter may be implemented as software executed using a DSP (Digital Signal Processor).
  • the unit 121 includes a plurality of chips, that is, the main chip 21 and the power supply chip 22 as described above.
  • the CPU 160 corresponds to the operation control unit 31 of the main chip 21
  • the RTC 164 corresponds to the RTC 34 of the main chip 21 and the RTC 43 of the power supply chip 22
  • the memory 170 corresponds to the setting holding unit 33 of the main chip 21. This corresponds to the setting holding unit 42 of the power supply chip 22.
  • the I / O terminal corresponds to the communication unit 32 and the communication unit 41.
  • the effect similar to this technique can be acquired. That is, when the RTC resolution is different, which is composed of a plurality of chips, synchronization can be performed while maintaining high resolution, and low power consumption can be achieved.
  • the series of processes described above can be executed by hardware or software.
  • a program constituting the software is installed from a network or a recording medium.
  • this recording medium is constituted by a removable medium on which the program is recorded, which is distributed to distribute the program to the user, separately from the apparatus main body.
  • the removable media includes magnetic disks (including flexible disks) and optical disks (including CD-ROMs and DVDs). Further, magneto-optical disks (including MD (Mini-Disc)) and semiconductor memories are also included.
  • the program can be installed in the storage unit via the input / output interface by attaching the removable media to the drive.
  • This program can also be provided via a wired or wireless transmission medium such as a local area network, the Internet, or digital satellite broadcasting.
  • the program can be installed in the communication unit (for example, I / O) of each device.
  • this program can be installed in advance in the ROM or storage unit (for example, the memory 170) of each device.
  • the program executed by the computer may be a program that is processed in time series in the order described in this specification, or in parallel or at a necessary timing such as when a call is made. It may be a program for processing.
  • system means an overall device configured by a plurality of devices, blocks, means, and the like.
  • the configuration described as one device (or processing unit) may be divided and configured as a plurality of devices (or processing units).
  • the configurations described above as a plurality of devices (or processing units) may be combined into a single device (or processing unit).
  • a configuration other than that described above may be added to the configuration of each device (or each processing unit).
  • a part of the configuration of a certain device (or processing unit) may be included in the configuration of another device (or other processing unit). . That is, the present technology is not limited to the above-described embodiment, and various modifications can be made without departing from the gist of the present technology.
  • this technique can also take the following structures.
  • a first chip that has a first RTC (real-time clock) that holds time in a counting operation by a clock signal and performs operation control;
  • a second chip having a second RTC different from the first RTC and performing power supply control,
  • the first chip includes an operation control unit that synchronizes the time of the first RTC and the time of the second RTC.
  • the signal processing device wherein the operation control unit synchronizes the time of the second RTC with the first RTC when the first chip returns from a power stop.
  • the operation control unit can hold only the first RTC before the power supply of the first chip is stopped.
  • Time information is stored in a memory as difference information between the time of the first RTC and the time of the second RTC, and used when the first chip is returned from power shutdown.
  • the signal processing according to (2) apparatus (4)
  • the operation control unit can hold only the first RTC before the power supply of the first chip is stopped.
  • Time information is stored in the memory as difference information between the time of the first RTC and the time of the second RTC, and is used when the first chip is returned from power stoppage.
  • a signal processing apparatus comprising: a second chip having a second RTC different from the first RTC and performing power supply control; A signal processing method for synchronizing the time of the first RTC and the time of the second RTC.
  • 11 signal processing device 21 main chip, 22 power supply chip, 31 operation control unit, 32 communication unit, 33 setting holding unit, 34 RTC, 34a counter, 41 communication unit, 42 setting holding unit 43 RTC, 43a counter, 44 power holding Part, 61 non-volatile memory, 71 register, 81 comparator, 82 alarm setting register, 100 GPS system, 120 frequency conversion part, 121 digital circuit part, 160 CPU, RTC 164, 170 memory

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Abstract

本開示は、必要な電力を削減することができるようにする信号処理装置および方法に関する。 信号処理装置において、メインチップの電源停止前に、メインチップのRTCと電源チップのRTCとを同期しておき、メインチップの電源復帰後に電源チップのRTCの時刻に、再度メインチップのRTCを同期させる。このようにすることで、RTCは、停止前後で連続した時刻情報を扱うことができる。本開示は、例えば、複数のチップでデジタル回路部を構成するようにしたGPSモジュールに適用することができる。

Description

信号処理装置および方法
　本開示は、信号処理装置および方法に関し、特に、RTCの分解能が異なる場合でも、高い分解能を保ったまま同期することができるようにした信号処理装置および方法に関する。
　一般的にリアルタイムクロック（以下、RTC）は、チップ内で、メインの機能とは独立した電源を有し、メインの電源を停止させて低消費電力化を図る場合で、電源復帰後にも停止前と連続した時刻情報を使用したい場合に使用される（特許文献１参照）。
　近年のCMOS(Complementary Metal Oxide Semiconductor)プロセスの微細化による、デジタル回路の小型化と低消費電力化の進行で、微細プロセスでは、デジタル回路で消費される電力のうち、リーク電流により消費される電力の割合が大きくなってきた。このため、RTCを含むチップ全体の電源を落としたい(以下、ディープスリープ)要求が高まっている。
特許第５６５５４１９号
　しかしながら、RTCの電源を停止すると、時刻情報を消失してしまうため、電源停止前後で連続した時刻情報を使用することができない。
　そこで、複数のRTC間で時刻同期をとる方法がある。
　しかしながら、それぞれのRTCの分解能の差異があり、例えば、分解能の大きなRTCの時刻を分解能の小さなRTCに同期すると、分解能の小さなRTCでは分解能の大きなRTCが保持していた分解能差異分の時刻情報が失われてしまっていた。また、例えば、分解能の大きなRTCが電源停止などで時刻情報を失った後に、分解能の小さなRTCと同期し、時刻情報を復帰しても、失われた分解能差異分の情報を復帰することは困難であった。
　本開示は、このような状況に鑑みてなされたものであり、RTCの分解能が異なる場合でも、高い分解能を保ったまま同期することができるものである。
　本開示の一側面の信号処理装置は、クロック信号によるカウント動作で時刻を保持する第１のRTC(リアルタイムクロック)を有し、動作制御を行う第１のチップと、前記第１のRTCとは異なる第２のRTCを有し、電源制御を行う第２のチップとを備え、前記第１のチップは、前記第１のRTCの時刻と、前記第２のRTCの時刻とを同期させる動作制御部を有する。
　前記動作制御部は、前記第１のチップの電源停止からの復帰時に、前記第２のRTCの時刻を、前記第１のRTCに同期させることができる。
　前記動作制御部は、前記第１のRTCの分解能が、前記第２のRTCの分解能よりも高い場合、前記第１のチップの電源停止前に、前記第１のRTCのみが保持可能な時刻情報を、前記第１のRTCと前記第２のRTCの時刻の差分情報としてメモリに保持させ、前記第１のチップの電源停止からの復帰時に使用させることができる。
　前記動作制御部は、前記第１のRTCの時刻情報の更新時に、前記第１のRTCの時刻を、前記第２のRTCに同期させることができる。
　本開示の一側面の信号処理方法は、クロック信号によるカウント動作で時刻を保持する第１のRTCを有し、動作制御を行う第１のチップと、前記第１のRTCとは異なる第２のRTCを有し、電源制御を行う第２のチップとを備える信号処理装置が、前記第１のRTCの時刻と、前記第２のRTCの時刻とを同期させる。
　本開示の一側面においては、動作制御を行う第１のチップが有する第１のRTCの時刻と、電源制御を行う第２のチップが有し、前記第１のRTCとは異なる第２のRTCの時刻とが同期される。
　本技術によれば、複数のRTCを同期することができる。特に、RTCの分解能が異なる場合でも、高い分解能を保ったまま複数のRTCを同期することができる。
  なお、本明細書に記載された効果は、あくまで例示であり、本技術の効果は、本明細書に記載された効果に限定されるものではなく、付加的な効果があってもよい。
RTCの分解能の差異について説明する図である。 bit境界の時刻情報について説明する図である。 本技術を適用した信号処理装置の構成例を示すブロック図である。 信号処理装置の同期処理について説明するフローチャートである。 信号処理装置の同期処理について説明する図である。 情報の保持について説明する図である。 信号処理装置の同期処理の他の例について説明するフローチャートである。 信号処理装置の同期処理の他の例について説明する図である。 本技術を適用したGPS(Global Positioning System）モジュールの構成例を示すブロック図である。
　以下、本開示を実施するための形態（以下実施の形態とする）について説明する。
　［概要］
　一般的にリアルタイムクロック（以下、RTC）は、チップ内で、メインの機能とは独立した電源を有し、メインの電源を停止させて低消費電力化を図る場合で、電源復帰後にも停止前と連続した時刻情報を使用したいときに使用される。
　近年のCMOS(Complementary Metal Oxide Semiconductor)プロセスの微細化による、デジタル回路の小型化と低消費電力化の進行で、微細プロセスでは、デジタル回路で消費される電力のうち、リーク電流により消費される電力の割合が大きくなってきた。このため、RTCを含むチップ全体の電源を落としたい(以下、ディープスリープ)要求が高まっている。しかしながら、RTCの電源を停止すると、時刻情報を消失してしまうため、電源停止前後で連続した時刻情報を使用することができない。
　複数のRTC間で時刻同期をとる場合、それぞれのRTCの分解能の差異があるため工夫が必要である。RTCの分解能の差異について、図１を参照して説明する。図１のＡに示されるように、分解能の大きなRTCの時刻を分解能の小さなRTCに同期すると、分解能の小さなRTCでは分解能の大きなRTCが保持していた分解能差異分の時刻情報が失われる。例えば、図１のＡの場合、47bitのカウンタＡの時刻を、41bitのカウンタＢの時刻に同期させると、カウンタＡのLSB:6bitの情報が捨てられる。
　なお、同じクロックが使用されているので、分解能の小さなRTCに入力されるクロックは、図１のＡにおいては、RTC内で1/26分周されて、カウンタに入力されている例が示されている。分周される場所は、カウンタに入力される前のチップ内であれば、どこでもよい。以下、本開示の実施の形態において、分周については同様である。
　また、例えば、図１のＢに示されるように、分解能の大きなRTCが電源停止などで時刻情報を失った後に、分解能の小さなRTC(カウンタＢ)と同期し、時刻情報を復帰しても、カウンタＡの失われた分解能差異分（LSB:6bit分）の情報は復帰できない。
　例えば、GPS受信機において、エフェメリスとアルマナックが使用可であり、これらを用いるホットスタートを行う場合、受信する各衛星からの50bpsのデータのbit境界の時刻情報を利用し、同一データ区間の20msにおいて相関積分を行う。図２に示されるように、bit境界の時刻情報がΔt(ms)ずれていると加算値2Δtが相殺されて積分値が小さくなるため感度の劣化が生じる。このとき、相関値は、10Log((20-2Δt)/20)dB劣化する。このため十分に分解能の高いRTCを有する事が求められる。
　GPS受信機が、ディープスリープした後に、外部のRTCとGPS受信機内のRTCを同期し、GPS受信機内のRTCの時刻情報の復帰を行った場合、外部RTCの分解能がGPS受信機のRTCの分解能より低いとき、bit境界の時刻情報に分解能差異分のズレが生じ、感度劣化を引き起こす。
　例えば、Δt=±0.5msの場合、0.22dBの感度劣化が生じる。例えば、Δt=±1msの場合、0.46dBの感度劣化が生じる。
　そこで、本技術においては、先端プロセスのメインチップと、レガシープロセスの電源チップからなる複数チップ構成のシステムにおいて、それぞれが独立したRTCを有し、それらが相互に同期を行うようにした。
　これにより、メインチップをまるごと電源停止して、低消費電力動作を可能とすることができる。また、高精度な時刻情報をRTC間で共有することができる。さらに、分解能の異なるRTC間での高精度の時刻同期を可能とすることができる。
　［本技術の信号処理装置］
　図３は、本技術を適用した信号処理装置の構成例を示すブロック図である。
　信号処理装置１１は、先端プロセスのメインチップ２１およびレガシープロセスの電源チップ２２を含むように構成されている。
　メインチップ２１は、動作制御部３１、通信部３２、設定保持部３３、およびカウンタを有するRTC３４で構成されている。電源チップ２２は、通信部４１、設定保持部４２、カウンタ４３ａを有するRTC４３、および電源制御部４４で構成されている。
　動作制御部３１は、信号処理装置１１の各部の動作を制御する。すなわち、動作制御部３１は、メインチップ２１の各部と、電源チップ２２の各部との動作を制御する。通信部３２は、動作制御部３１の制御のもと、電源チップ２２の通信部３２と通信を行う。設定保持部３３は、動作制御部３１の制御のもと、時刻情報（設定時刻やアラーム時刻）を保持する。RTC３４は、動作制御部３１の制御のもと、外部からのRTCクロック信号によるカウンタ３４ａのカウント動作で時刻を保持する。
　通信部４１は、動作制御部３１の制御のもと、メインチップ２１の通信部４１と通信を行う。設定保持部４２は、動作制御部３１の制御のもと、時刻情報（設定時刻やアラーム時刻）を保持する。RTC４３は、動作制御部３１の制御のもと、外部からのRTCクロック信号によるカウンタ４３ａのカウント動作で時刻を保持する。電源制御部４４は、動作制御部３１の制御のもと、メインチップ２１への電源を制御する。
　低消費電力化のために、メインチップ２１の電源を停止する場合、RTC３４のカウンタ値もクリアされるため、RTC３４は、停止前後で連続した時刻を保持することが困難である。そこで、信号処理装置１１において、メインチップ２１の電源停止前に、メインチップ２１のRTC３４と電源チップ２２のRTC４３とを同期しておき、メインチップ２１の電源復帰後に再度メインチップ２１のRTC３４と電源チップ２２のRTC４３とを同期する。このようにすることで、RTC３４は、停止前後で連続した時刻情報を扱うことができる。
　さらに、近年CMOSプロセスの微細化により、リーク電流により消費される電力の割合が大きくなってきたが、本技術により、メインチップ２１の電源を、RTC３４の電源含めてまるごと停止することができるので、消費電力の低減が可能となる。
　［同期処理の例］
　次に、図４のフローチャートと図５を参照して、信号処理装置１１の信号処理としての同期処理について説明する。
　ステップＳ１１において、メインチップ２１は、電源チップ２２のRTC４３の現在の時刻を読み出す。すなわち、RTC４３は、図５の矢印Ａ１１に示されるように、動作制御部３１の制御のもと、カウンタ４３ａが保持する現在時刻を読み出し、読み出した現在時刻を、設定保持部４２、通信部４１、および通信部３２を介して、動作制御部３１に供給する。
　ステップＳ１２において、メインチップ２１は、読み出されたカウンタ４３ａの現在時刻よりも未来の時刻を電源チップ２２に伝えるとともに、設定保持部３３に、設定時刻を保持させる。設定保持部３３は、未来の時刻を、設定時刻として保持する。電源チップ２２のRTC４３は、図５の矢印Ａ１２に示されるように、メインチップ２１からの未来の時刻を、通信部４１および設定保持部４２を介して受け、アラーム時刻としてRTC４３のカウンタ４３ａに供給する。
　電源チップ２２のRTC４３は、ステップＳ１３において、アラーム時刻とカウンタ４３ａの現在時刻を比較して、アラーム時刻になったと判定されるまで待機している。ステップＳ１３において、アラーム時刻になったと判定された場合、処理は、ステップＳ１４に進む。
　ステップＳ１４において、電源チップ２２のRTC４３は、図５の矢印Ａ１２に示されるように、RTC３４に対して、アラームをあげる。
　ステップＳ１５において、RTC３４は、図５の矢印Ａ１３に示されるように、アラームを受け取ると、RTC３４のカウンタ３４ａを、設定保持部３３に保持された設定時刻から開始する。
　以上のようにして、電源チップ２２のRTC４３の時刻を、メインチップ２１のRTC３４に同期させることができる。
　これにより、メインチップをまるごと電源停止して、低消費電力動作を可能とすることができる。
　なお、メインチップ２１の有する機能によっては、RTC３４が高い分解能を要することがある。メインチップ２１のRTC３４の分解能が電源チップ２２のRTC４３の分解能よりも高い場合にも、メインチップの分解能を保って、電源チップのRTCの時刻をメインチップのRTCに同期するためには、メインチップ２１は、図６に示される不揮発性記憶部６１を有し、まず、両者が起きている状態で、メインチップ２１と電源チップ２２とを、次のように同期する。また、図６の例においては、RTC３４には、レジスタ７１が設けられており、RTC４３には、コンパレータ８１およびアラーム設定レジスタ８２が設けられているが、実際には、レジスタ７１は、設定保持部３３に、アラーム設定レジスタ８２は、設定保持部４２内に設けられているのが一般的である。
　すなわち、両者が起きて同期している状態で、メインチップ２１は、図４のステップＳ１１の処理と同様に、電源チップ２２のRTC４３の現在の時刻を読み出し、ステップＳ１２の処理と同様に、メインチップ２１は、読み出されたカウンタ４３ａの現在時刻よりも未来の時刻を、電源チップ２２に伝えるとともに、設定保持部３３に設定時刻として保持させる。このとき、設定保持部３３は、レジスタ７１のレジスタｂに設定時刻を格納する。
　次に、ステップＳ１３およびＳ１４の処理と同様に、電源チップ２２のRTC４３は、メインチップ２１から伝えられる。コンパレータ８１の比較により、設定保持部４２に保持された（実際には、アラーム設定レジスタ８２に設定された）アラーム時刻と、RTC４３のカウンタ４３ａにカウントされている現在時刻が一致したときに、RTC４３は、矢印Ａ２１に示されるように、RTC３４に対してアラームをあげる。
　RTC３４は、アラームを受け取る。これに対応して、メインチップ２１は、矢印Ａ２２に示されるように、レジスタ７１のレジスタｂに格納されている設定時刻をカウンタのMSBにロードする。また、このとき、メインチップ２１は、電源チップ２２のRTC３４のカウンタ３４ａが持たない分解能のカウント値（LSB:6bit）を、矢印Ａ２３に示されるように、レジスタ７１のレジスタｂと不揮発性記憶部６１に保持する。
　このようにして、両者が起きている状態のときに、メインチップ２１と電源チップ２２とが同期される。
　そして、図４のフローチャートの同期処理のように、実際に、電源チップ２２のRTC４３の時刻を、メインチップ２１のRTC３４の時刻に同期する際に、レジスタ７１のレジスタｂ（不揮発性記憶部６１）に保持した値をメインチップ２１のRTC３４のカウンタ３４ａのLSBに促すことで、メインチップ２１のRTC３４の高い分解能を保って同期することができる。
　［同期処理の他の例］
　次に、図７のフローチャートと図８を参照して、信号処理装置１１の信号処理としての同期処理の他の例について説明する。例えば、GPS受信機において、高精度の時刻情報を取得するメインチップ２１の機能があり、RTC３４の時刻情報が更新され、その時刻情報に、RTC４３を同期させる場合の例について説明する。
　ステップＳ３１において、メインチップ２１は、自身のRTC３４の現在時刻よりも未来の時刻を電源チップ２２に伝える。すなわち、矢印Ａ３１に示されるように、メインチップ２１のRTC３４は、動作制御部３１の制御のもと、カウンタ３４ａがカウントする現在時刻を、設定保持部３３を介して、動作制御部３１に供給する。これに対応して、動作制御部３１は、通信部３２、電源チップ２２の通信部４１を介して、設定保持部４２に、RTC３４の現在時刻よりも未来の時刻を伝える。設定保持部４２は、この未来の時刻を、設定時刻として保持する。このとき、動作制御部３１は、この未来の時刻を、アラーム時刻として、設定保持部３３を介して、RTC３４に伝える。
　RTC３４は、ステップＳ３２において、アラーム時刻とカウンタ３４ａの現在時刻を比較して、その時刻（アラーム時刻）になったと判定されるまで待機している。ステップＳ３２において、その時刻になったと判定された場合、処理は、ステップＳ３３に進む。
　ステップＳ３３において、矢印Ａ３２に示されるように、RTC３４は、電源チップ２２のRTC４３にアラームを上げる。
　ステップＳ３４において、電源チップ２２は、メインチップ２１からアラームを受け取り、メインチップ２１から予め伝えられていた設定時刻（未来の時刻）を自身のRTC４３のカウンタ４３ａに設定する。すなわち、設定保持部４２は、矢印Ａ３３に示されるように、保持している設定時刻をRTC４３に供給する。RTC４３は、設定時刻を、カウンタ４３ａに設定する。
　以上のようにして、メインチップ２１のRTC３４の時刻を、電源チップ２２のRTC４３に同期させることができる。
　以上のように、本技術によれば、複数のチップからなる装置（システム）において、それぞれのチップが有するRTCの時刻を双方向に同期することができる。また、RTCの分解能が異なる場合に、高い分解能を保ったまま同期することができる。
　したがって、メインチップをまるごと電源停止して、低消費電力動作を可能とすることができる。
　なお、上記説明においては、２つのチップの例を説明してきたが、チップの数は、複数であれば、３以上であってもよい。
　また、上記説明においては、信号処理装置を例に説明してきたが、本技術は、次のようなGPSモジュールにも適用することができる。
　［本発明を適用したGPSモジュール］
　図９は、本技術を適用したGPSモジュールの構成例を示すブロック図である。
　図９の例においては、GPSモジュール１００は、アンテナ１１２、周波数変換部１２０、同期捕捉部１４０、同期保持部１５０、CPU(Central Processing Unit)１６０、RTC（Real Time Clock）１６４、タイマ１６８、メモリ１７０、XO（水晶発振器、x’tal Oscillator）１７２、TCXO（Temperature Compensated X‘tal Oscillator）１７４、及び逓倍／分周器１７６を備える。
　XO１７２は、所定の周波数（例えば、32.768kHz程度）を有する信号Ｄ１を発振させ、発振した信号Ｄ１をRTC１６４へ供給する。TCXO１７４は、XO１７２と異なる周波数（例えば、16.368MHz程度）を有する信号Ｄ２を発振し、発振した信号Ｄ２を逓倍／分周器７６及び周波数シンセサイザ１２８へ供給する。
　逓倍／分周器１７６は、TCXO１７４から供給された信号Ｄ２を、CPU１６０からの指示に基づいて、逓倍若しくは分周、又はそれら双方を行なう。そして、逓倍／分周器１７６は、逓倍、分周又はその双方を行った信号Ｄ４を、周波数変換部１２０の周波数シンセサイザ１２８、ADC１３６、CPU１６０、タイマ１６８、メモリ１７０、同期捕捉部１４０、及び同期保持部１５０へ供給する。
　アンテナ１１２は、全地球測位システムの衛星であるGPS衛星から送信された航法メッセージなどを含む無線信号（例えば、1575.42MHzのキャリアが拡散されたRF信号）を受信し、当該無線信号を電気信号Ｄ５に変換して周波数変換部１２０へ供給する。
　周波数変換部１２０は、LNA（Low Noise Amplifier）１２２、BPF（Band Pass Filter）１２４、増幅器１２６、周波数シンセサイザ１２８、乗算器１３０、増幅器１３２、LPF（Low Pass Filter）１３４、及びADC（Analog Digital Converter）１３６を備える。この周波数変換部１２０は、以下に示すように、アンテナ１１２により受信された1575.42MHzの高い周波数を有する信号Ｄ５を、デジタル信号処理の容易化のために、例えば1.023MHz程度の周波数を有する信号Ｄ１４にダウンコンバージョンする。
　LNA１２２は、アンテナ１１２から供給された信号Ｄ５を増幅し、BPF１２４へ供給する。BPF１２４は、SAWフィルタ（Surface Acoustic Wave Filter）から構成され、LNA１２２により増幅された信号Ｄ６の周波数成分のうちで、特定の周波数成分のみを抽出して増幅器１２６へ供給する。増幅器１２６は、BPF１２４により抽出された周波数成分を有する信号Ｄ７（周波数FRF）を増幅し、乗算器１３０へ供給する。
　周波数シンセサイザ１２８は、TCXO１７４から供給される信号Ｄ２を利用し、CPU１６０からの指示Ｄ９に基づいて周波数FLOを有する信号Ｄ１０を生成する。そして、周波数シンセサイザ１２８は、生成した周波数FLOを有する信号Ｄ１０を乗算器１３０へ供給する。
　乗算器１３０は、増幅器１２６から供給される周波数FRFを有する信号Ｄ８と、周波数シンセサイザ１２８から供給される周波数FLOを有する信号Ｄ１０を乗算する。即ち、乗算器１３０は、高周波信号をIF（Intermediate Frequency）信号Ｄ１１（例えば、1.023MHz程度の周波数を有する中間周波数信号）にダウンコンバージョンする。
　増幅器１３２は、乗算器１３０によりダウンコンバージョンされたIF信号Ｄ１１を増幅し、LPF１３４へ供給する。
　LPF１３４は、増幅器１３０により増幅されたIF信号Ｄ１２の周波数成分のうちの低周波成分を抽出し、抽出した低周波成分を有する信号Ｄ１３をADC１３６へ供給する。なお、図９においては増幅器１３２とADC１３６の間にLPF１３４が配置される例を説明しているが、増幅器１３２とADC１３６の間にはBPFが配置されてもよい。
　ADC１３６は、LPF１３４から供給されたアナログ形式のIF信号Ｄ１３をサンプリングすることによりデジタル形式に変換し、デジタル形式に変換したIF信号Ｄ１４を、１ビットずつ同期捕捉部１４０及び同期保持部１５０へ供給する。
　同期捕捉部１４０は、CPU１６０による制御に基づき、逓倍／分周器１７６から供給される信号Ｄ３を利用し、ADC１３６から供給されるIF信号Ｄ１４の疑似ランダム（PRN：Pseudo－Random Noise）符号での同期捕捉を行う。また、同期捕捉部１４０は、IF信号Ｄ１４のキャリア周波数を検出する。そして、同期捕捉部１４０は、PRN符号の位相やIF信号Ｄ１４のキャリア周波数などを同期保持部１５０及びCPU１６０へ供給する。
　同期保持部１５０は、CPU１６０による制御に基づき、逓倍／分周器１７６から供給される信号Ｄ３を利用し、ADC１３６から供給されるIF信号Ｄ１４のPRN符号とキャリアの同期を保持する。より詳細には、同期保持部１５０は、同期捕捉部１４０から供給されるPRN符号の位相やIF信号Ｄ１４のキャリア周波数を初期値として動作する。そして、同期保持部１５０は、ADC１３６から供給されるIF信号Ｄ１４に含まれる航法メッセージを復調し、復調された航法メッセージ、精度の高いPRN符号の位相及びキャリア周波数をCPU１６０へ供給する。
　CPU１６０は、同期保持部１５０から供給される航法メッセージ、PRN符号の位相及びキャリア周波数に基づいて、各GPS衛星の位置や速度を算出し、GPSモジュール１００の位置を計算する。また、CPU１６０は、航法メッセージに基づいてRTC１６４の時間情報を補正してもよい。また、CPU１６０は、制御端子、I/O端子、及び付加機能端子などに接続され、その他の各種制御処理を実行してもよい。
　RTC１６４は、XO１７２から供給される所定の周波数を有する信号Ｄ１を利用して時間を計測する。RTC１６４が計測する時間は、CPU１６０により適宜補正される。
　タイマ１６８は、逓倍／分周器１７６から供給される信号Ｄ４を利用して計時する。かかるタイマ１６８は、CPU１６０による各種制御の開始タイミングを決定する際などに参照される。例えば、CPU１６０は、同期捕捉部１４０により捕捉されたPRN符号の位相に基づいて同期保持部１５０のPRN符号発生器の動作を開始させるタイミングを決定する際に、タイマ１６８を参照する。
　メモリ１７０は、RAM（Random Access Memory）やROM（Read-Only Memory）などからなり、CPU１６０による作業空間、プログラムの記憶部、航法メッセージの記憶部などとしての機能を有する。メモリ１７０においては、CPU１６０等による各種処理を行う際のワークエリアとしてRAMが用いられる。また、RAMは、入力された各種データのバッファリング、並びに、同期保持部１５０より得られたGPS衛星の軌道情報であるエフェメリス及びアルマナック、及び演算過程で生成される中間データ又は演算結果データの保持などのためにも用いられ得る。また、メモリ１７０においては、各種プログラムや固定データ等を記憶する手段としてROMが用いられる。また、メモリ１７０においては、GPSモジュール１００の電源が切られている間に、GPS衛星の軌道情報であるエフェメリス及びアルマナック、並びに測位結果の位置情報又はTCXO1の誤差量などを記憶する手段として、不揮発メモリが用いられる場合がある。
　なお、図９に示したGPSモジュール１００の構成のうち、XO１７２、TCXO１７４、アンテナ１１２及びBPF１２４を除く各ブロックを、１チップからなる集積回路に実装することも可能である。
　また、上述した同期捕捉部１４０は、例えば、拡散符号の同期捕捉を高速に行うために、マッチドフィルタを利用する。具体的には、同期捕捉部１４０は、マッチドフィルタとして、トランスバーサルフィルタを用いてもよい。その代わりに、同期捕捉部１４０は、マッチドフィルタとして、高速フーリエ変換（FFT：Fast Fourier Transform）を利用したデジタルマッチドフィルタを用いてもよい。かかるデジタルマッチドフィルタは、DSP（Digital Signal Processor）を用いて実行するソフトウェアとして実現されてもよい。
　以上のように構成されるGPSモジュール１００において、図３乃至図８を参照して上述した本技術を適用する場合、アンテナ１１２および周波数変換部１２０、XO１７２、TCXO１７４のアナログ回路部を除く、デジタル回路部１２１が、上述したように、複数のチップ、すなわち、メインチップ２１と電源チップ２２で構成される。この場合、CPU１６０が、メインチップ２１の動作制御部３１に対応し、RTC１６４は、メインチップ２１のRTC３４並びに電源チップ２２のRTC４３に対応し、メモリ１７０が、メインチップ２１の設定保持部３３およびに電源チップ２２の設定保持部４２に対応することとなる。例えば、I/O端子が、通信部３２および通信部４１に対応することとなる。このようにすることで、GPSモジュール１００においても、本技術と同様の効果を得ることができる。すなわち、複数のチップで構成され、RTCの分解能が異なる場合に、高い分解能を保ったまま同期することができ、低消費電力化を図ることができる。
　上述した一連の処理は、ハードウェアにより実行させることもできるし、ソフトウェアにより実行させることもできる。上述した一連の処理をソフトウェアにより実行させる場合には、そのソフトウェアを構成するプログラムが、ネットワークや記録媒体からインストールされる。
　この記録媒体は、図示されていないが、装置本体とは別に、ユーザにプログラムを配信するために配布される、プログラムが記録されているリムーバブルメディアにより構成される。このリムーバブルメディアには、磁気ディスク（フレキシブルディスクを含む）や光ディスク（CD-ROMやDVDを含む）が含まれる。さらに、光磁気ディスク（MD（Mini Disc）を含む）や半導体メモリ等も含まれる。
　その場合、プログラムは、それらのリムーバブルメディアをドライブに装着することにより、入出力インタフェースを介して、記憶部にインストールすることができる。
　また、このプログラムは、ローカルエリアネットワーク、インターネット、デジタル衛星放送といった、有線または無線の伝送媒体を介して提供することもできる。その場合、プログラムは、各装置の通信部（例えば、I/O）にインストールすることができる。
　その他、このプログラムは、各装置のROMや記憶部（例えば、メモリ１７０）に、あらかじめインストールしておくこともできる。
　なお、コンピュータが実行するプログラムは、本明細書で説明する順序に沿って時系列に処理が行われるプログラムであっても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで処理が行われるプログラムであっても良い。
　なお、本明細書において、システムの用語は、複数の装置、ブロック、手段などにより構成される全体的な装置を意味するものである。
　また、本開示における実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
　また、以上において、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。つまり、本技術は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、開示はかかる例に限定されない。本開示の属する技術の分野における通常の知識を有するのであれば、請求の範囲に記載された技術的思想の範疇内において、各種の変更例また修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
　なお、本技術は以下のような構成も取ることができる。
　（１）　クロック信号によるカウント動作で時刻を保持する第１のRTC(リアルタイムクロック)を有し、動作制御を行う第１のチップと、
　前記第１のRTCとは異なる第２のRTCを有し、電源制御を行う第２のチップと
　を備え、
　前記第１のチップは、前記第１のRTCの時刻と、前記第２のRTCの時刻とを同期させる動作制御部を有する
　信号処理装置。
　（２）　前記動作制御部は、前記第１のチップの電源停止からの復帰時に、前記第２のRTCの時刻を、前記第１のRTCに同期させる
　前記（１）に記載の信号処理装置。
　（３）　前記動作制御部は、前記第１のRTCの分解能が、前記第２のRTCの分解能よりも高い場合、前記第１のチップの電源停止前に、前記第１のRTCのみが保持可能な時刻情報を、前記第１のRTCと前記第２のRTCの時刻の差分情報としてメモリに保持させ、前記第１のチップの電源停止からの復帰時に使用させる
　前記（２）に記載の信号処理装置。
　（４）　前記動作制御部は、前記第１のRTCの分解能が、前記第２のRTCの分解能よりも高い場合、前記第１のチップの電源停止前に、前記第１のRTCのみが保持可能な時刻情報を、前記第１のRTCと前記第２のRTCの時刻の差分情報としてメモリに保持させ、前記第１のチップの電源停止からの復帰時に使用させる
　前記（１）乃至（３）のいずれかに記載の信号処理装置。
　（５）　クロック信号によるカウント動作で時刻を保持する第１のRTCを有し、動作制御を行う第１のチップと、
　前記第１のRTCとは異なる第２のRTCを有し、電源制御を行う第２のチップと
　を備える信号処理装置が、
　前記第１のRTCの時刻と、前記第２のRTCの時刻とを同期させる
　信号処理方法。
　１１　信号処理装置，　２１　メインチップ，　２２　電源チップ,　３１　動作制御部，　３２　通信部，　３３　設定保持部，　３４　RTC，　３４ａ　カウンタ，　４１　通信部，　４２　設定保持部　４３　RTC,　４３ａ　カウンタ，　４４　電源保持部，　６１　不揮発メモリ，　７１　レジスタ，　８１　コンパレータ，　８２　アラーム設定レジスタ，　１００　GPSシステム，　１２０　周波数変換部，　１２１　デジタル回路部，　１６０　CPU，　RTC １６４，　１７０　メモリ

Claims (5)

  1. 　クロック信号によるカウント動作で時刻を保持する第１のRTC(リアルタイムクロック)を有し、動作制御を行う第１のチップと、
    　前記第１のRTCとは異なる第２のRTCを有し、電源制御を行う第２のチップと
    　を備え、
    　前記第１のチップは、前記第１のRTCの時刻と、前記第２のRTCの時刻とを同期させる動作制御部を有する
    　信号処理装置。
  2. 　前記動作制御部は、前記第１のチップの電源停止からの復帰時に、前記第２のRTCの時刻を、前記第１のRTCに同期させる
    　請求項１に記載の信号処理装置。
  3. 　前記動作制御部は、前記第１のRTCの分解能が、前記第２のRTCの分解能よりも高い場合、前記第１のチップの電源停止前に、前記第１のRTCのみが保持可能な時刻情報を、前記第１のRTCと前記第２のRTCの時刻の差分情報としてメモリに保持させ、前記第１のチップの電源停止からの復帰時に使用させる
    　請求項２に記載の信号処理装置。
  4. 　前記動作制御部は、前記第１のRTCの分解能が、前記第２のRTCの分解能よりも高い場合、前記第１のチップの電源停止前に、前記第１のRTCのみが保持可能な時刻情報を、前記第１のRTCと前記第２のRTCの時刻の差分情報としてメモリに保持させ、前記第１のチップの電源停止からの復帰時に使用させる
    　請求項１に記載の信号処理装置。
  5. 　クロック信号によるカウント動作で時刻を保持する第１のRTC(リアルタイムクロック)を有し、動作制御を行う第１のチップと、
    　前記第１のRTCとは異なる第２のRTCを有し、電源制御を行う第２のチップと
    　を備える信号処理装置が、
    　前記第１のRTCの時刻と、前記第２のRTCの時刻とを同期させる
    　信号処理方法。
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