WO2016086641A1 - 缓存的配置方法及装置 - Google Patents

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马鸿伟
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    • H04L43/00—Arrangements for monitoring or testing data switching networks

Definitions

  • the present invention relates to the field of communications, and in particular, to a method and an apparatus for configuring a cache.
  • the upstream chip cache upstream chip to store all the data on the data link before responding to the flow control signal to stop sending data, and no buffer overflow can occur.
  • the main purpose of the embodiments of the present invention is to provide a method and a device for configuring a cache, so as to at least solve the problem of how to configure a suitable cache for a downstream chip in time when a data traffic model changes in the related art.
  • a cache configuration method including: acquiring data in a period from a current time to a time when the upstream chip stops transmitting data when detecting that a downstream chip sends a flow control signal to an upstream chip.
  • acquiring the data amount on the data link in the time period from the current time to the time when the upstream chip stops transmitting data includes: calculating the data according to the time period and the bandwidth of the data link. the amount.
  • the flow control signal is generated by triggering the downstream chip to generate the flow control signal when the upstream chip has a traffic burst, or simulating generating one or more types of Flow control signal.
  • configuring the buffer of the downstream chip according to the data amount includes: acquiring a type of the flow control signal
  • configuring the buffer of the downstream chip according to the data amount comprises: configuring a buffer of the downstream chip according to the data amount of real-time statistics.
  • a cache configuration apparatus including: an acquisition module, configured to: when detecting that a downstream chip sends a flow control signal to an upstream chip, acquire the stop sending from the current time to the upstream chip The amount of data on the data link and the type information of the flow control signal in the time period of the data, wherein the flow control signal is used to instruct the upstream chip to stop transmitting data; and the configuration module is set to be based on the data amount Configuring a cache of the downstream chip.
  • the acquiring module is further configured to calculate the data amount according to the time period and the bandwidth of the data link.
  • the flow control signal is generated by triggering the downstream chip to generate the flow control signal when the upstream chip has a traffic burst, or simulating generating one or more types of Flow control signal.
  • the configuration module includes: an acquiring unit, configured to acquire a type of the flow control signal; and a storage unit configured to store a correspondence between the type and the data amount; the first configuration unit is configured to Determining, according to the correspondence, an amount of data corresponding to the type, and configuring a buffer of the downstream chip according to the determined amount of data.
  • the configuration module includes: a second configuration unit, configured to configure a buffer of the downstream chip according to the data amount of real-time statistics.
  • the amount of data on the data link and the type information of the flow control signal are obtained from the current time to the time when the upstream chip stops transmitting data.
  • the problem of how to timely configure the appropriate buffer for the downstream chip when the data traffic model changes in the related art is solved, thereby achieving the effect of adjusting the cache capacity in time.
  • FIG. 1 is a flowchart of a method for configuring a cache according to an embodiment of the present invention
  • FIG. 2 is a block diagram showing the structure of a cache configuration apparatus according to an embodiment of the present invention.
  • FIG. 3 is a block diagram 1 of an optional structure of a cache configuration apparatus according to an embodiment of the present invention.
  • FIG. 4 is a block diagram 2 of an optional structure of a cache configuration apparatus according to an embodiment of the present invention.
  • Figure 5 is a schematic structural view of a measuring device according to an alternative embodiment of the present invention.
  • FIG. 6 is a flow chart of a measurement method in accordance with an alternate embodiment of the present invention.
  • FIG. 1 is a flowchart of a method for configuring a cache according to an embodiment of the present invention. As shown in FIG. 1 , the process includes the following steps:
  • Step S102 When detecting that the downstream chip sends a flow control signal to the upstream chip, acquire the data amount on the data link and the type information of the flow control signal in the period from the current time to the time when the upstream chip stops transmitting data;
  • the flow control signal is used to indicate that the upstream chip stops transmitting data.
  • Step S104 Configure the buffer of the downstream chip according to the amount of data.
  • the amount of data is calculated by calculating the amount of data according to the time period and the bandwidth of the data link.
  • the current time involved in this embodiment refers to the time at which the downstream chip generates the flow control signal.
  • the manner in which the flow control signal is generated may include two modes;
  • Method 1 triggering the downstream chip to generate a flow control signal when the upstream chip has a traffic burst
  • Method 2 The simulation generates one or more types of flow control signals.
  • the method includes the following steps:
  • Step S11 Acquire a type of the flow control signal
  • Step S12 a correspondence between a storage type and a data amount
  • Step S13 Determine the amount of data corresponding to the type according to the correspondence, and configure the buffer of the downstream chip according to the determined amount of data.
  • This method configures the cache of the downstream chip according to the amount of real-time data.
  • a cache configuration device is also provided, which is used to implement the above-mentioned embodiments and preferred embodiments, and has not been described again.
  • the term “module” "unit” may implement a combination of software and/or hardware of a predetermined function.
  • the apparatus described in the following embodiments is preferably implemented in software, hardware, or a combination of software and hardware, is also possible and contemplated.
  • the apparatus includes: an obtaining module 22 configured to acquire a current time when a downstream chip sends a flow control signal to an upstream chip.
  • the flow control signal is used to indicate that the upstream chip stops transmitting data;
  • the configuration module 24 is coupled to the acquisition module 22, and is configured to configure the buffer of the downstream chip according to the amount of data.
  • the obtaining module 22 in this embodiment may be further configured to calculate the amount of data according to the time period and the bandwidth of the data link.
  • the flow control signal is generated by triggering the downstream chip to generate a flow control signal when the upstream chip has a traffic burst, or simulating generating one or more types of flow control signals.
  • FIG. 3 is a block diagram of an optional structure of a cache configuration apparatus according to an embodiment of the present invention.
  • the configuration module 24 includes: an obtaining unit 32 configured to acquire a type of a flow control signal; a storage unit 34 and an obtaining unit The coupling connection is set to the correspondence between the storage type and the data amount.
  • the first configuration unit 36 is coupled to the storage unit 34, and is configured to determine the amount of data corresponding to the type according to the corresponding relationship, and configure the buffer of the downstream chip according to the determined amount of data. .
  • FIG. 4 is a block diagram of an optional structure of a cache configuration apparatus according to an embodiment of the present invention.
  • the configuration module 24 includes: a second configuration unit 42 configured to configure a cache of a downstream chip according to a real-time statistical data amount.
  • the apparatus includes: a flow control generating module 52, a traffic statistics module 54, a timer module 56, and a cache dynamic configuration module 58;
  • the flow control generation module 52 is configured to send a flow control signal to the upstream chip when the upstream chip has a traffic burst, so that the flow control generation module 52 can also be configured as an analog cache. The full condition then sends out a flow control signal;
  • the traffic statistics module 54 is configured to start counting the amount of data on the data link after the flow control signal is sent, until the upstream chip stops detecting data transmission;
  • the timer module 56 is configured to accurately count the time required for the flow control to send data to the upstream chip to stop transmitting data, generally in the order of nanoseconds, and the amount of data received, in bytes or bits, wherein The timer module 56 can use the internal high-speed clock of the chip as the source clock;
  • the cache dynamic configuration module 58 is configured to dynamically allocate the internal buffer of the chip according to the flow control response time measured in real time, and the user can also configure to generate various simulated flow control signals, and at the same time, after completing a certain flow model measurement, The measurement result completes the dynamic configuration of the internal buffer size of the chip.
  • the optional embodiment does not require a separate measurement device for the downstream chip to be externally mounted, and can be implemented inside the chip without increasing additional resources inside the chip.
  • the device of the alternative embodiment has a simple implementation method, can simulate various flow control signals, and has high measurement precision; in addition, the device can dynamically adjust the buffer size according to the measurement result, and each measurement result can be recorded and saved for later related design. Provide basis and reference, save time and effort, improve design efficiency.
  • the optional embodiment configures the internal simulator device to generate various types of flow control signals, thereby simulating the flow control response under various flows in the actual application, and dynamically allocating the internal cache, that is, not passing The actual flow test can traverse the flow control response under each model, which can achieve the purpose of improving cache utilization. It solves the problem of how to configure the appropriate cache for the downstream chip in time when the data traffic model changes in the related technology. The problem.
  • FIG. 6 is a flow chart of a measurement method according to an alternative embodiment of the present invention. As shown in FIG. 6, the method includes the following steps:
  • Step S602 Real-time monitoring of the cache storage situation, determining whether to issue flow control; if the execution of step S604 is issued, otherwise step S602 is performed;
  • Step S604 The flow control generation module sends a flow control signal, and starts a traffic statistics module and a timer module.
  • the flow control signal may be an actual flow control signal or an analog flow control signal
  • Step S606 The traffic statistics module starts to count the amount of data on the link that can be received at this time, and the timer starts counting, and starts to count the response time of the upstream chip.
  • Step S608 After the measurement is completed, the output result is sent to the cache dynamic configuration module, and the module gives the cached dynamic allocation information according to the result of the real-time measurement.
  • the upstream chip flow control response time under each traffic model can be quickly obtained to achieve dynamic allocation.
  • the purpose of the cache size is not limited to, but not limited to, but not limited to, but not limited to, but not limited to, but not limited to,
  • the technical solution provided by the embodiment of the present invention can be applied to the cache configuration process, and when the downstream chip sends a flow control signal to the upstream chip, the data link is obtained from the current time to the time when the upstream chip stops transmitting data.
  • the way of configuring the buffer of the downstream chip according to the data amount solves the problem of how to configure the appropriate cache for the downstream chip in time when the data traffic model changes in the related art. In turn, the effect of adjusting the cache capacity in time can be achieved.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)

Abstract

一种缓存的配置方法及装置，其中，该方法包括：在监测到下游芯片向上游芯片发出流控信号时，获取从当前时刻到上游芯片停止发送数据的时间段内数据链路上的数据量（S102），其中，流控信号用于指示上游芯片停止发送数据；依据数据量配置下游芯片的缓存（S104）。通过该方法，解决了相关技术中当数据流量模型发生改变时，如何及时的给下游芯片配置合适的缓存的问题，进而能够达到及时调节缓存容量的效果。

Description

缓存的配置方法及装置 技术领域
本发明涉及通信领域，具体而言，涉及一种缓存的配置方法及装置。
背景技术
近年来，随着集成电路的大规模应用，以及芯片之间互联的数据吞吐量越来越大，芯片之间除了数据交互之外，还有控制信号的交互，当数据流量模型发生改变时，往往伴随着一定的流量突发情况，此时下游芯片往往会向上游芯片发出流控信号，上游芯片需要根据该流控信号去判断是否继续往下游芯片发送数据。
目前随着数据吞吐量的越来越大，在发生流量突发的时候，流量的瞬时峰值也是很大的，在下游芯片发出流控信号时，此时上游芯片需要一个响应时间，但为了系统的稳定性和健壮性，需要下游芯片缓存上游芯片在响应流控信号停止发送数据之前将数据链路上的数据全部存储下来，不能发生缓存溢出的情况。
然而随着集成化的程度越来越高，芯片体积也越来越小，内部的缓存也越显得弥足珍贵，针对相关技术中当数据流量模型发生改变时，如何及时的给下游芯片配置合适的缓存的问题，目前尚未提出有效的解决方案。
发明内容
本发明实施例的主要目的在于提供一种缓存的配置方法及装置，以至少解决相关技术中当数据流量模型发生改变时，如何及时的给下游芯片配置合适的缓存的问题。
根据本发明的一个实施例，提供了一种缓存的配置方法，包括：在监测到下游芯片向上游芯片发出流控信号时，获取从当前时刻到所述上游芯片停止发送数据的时间段内数据链路上的数据量，其中，所述流控信号用于指示所述上游芯片停止发送数据；依据所述数据量配置所述下游芯片的缓存。
在本发明实施例中，获取从当前时刻到所述上游芯片停止发送数据的时间段内数据链路上的数据量包括：依据所述时间段和所述数据链路的带宽计算出所述数据量。
在本发明实施例中，所述流控信号的产生方式包括：在所述上游芯片有流量突发情况下触发所述下游芯片产生所述流控信号，或模拟产生一种或多种类型的流控信号。
在本发明实施例中，依据所述数据量配置所述下游芯片的缓存包括：获取流控信号的类型；
存储所述类型与所述数据量的对应关系；依据所述对应关系确定与所述类型对应的数据量，根据确定的所述数据量配置所述下游芯片的缓存。
在本发明实施例中，依据所述数据量配置所述下游芯片的缓存包括：依据实时统计的所述数据量配置所述下游芯片的缓存。
根据本发明的另一个实施例，提供了一种缓存的配置装置，包括：获取模块，设置为在监测到下游芯片向上游芯片发出流控信号时，获取从当前时刻到所述上游芯片停止发送数据的时间段内数据链路上的数据量以及所述流控信号的类型信息，其中，所述流控信号用于指示所述上游芯片停止发送数据；配置模块，设置为依据所述数据量配置所述下游芯片的缓存。
在本发明实施例中，所述获取模块还设置为，依据所述时间段和所述数据链路的带宽计算出所述数据量。
在本发明实施例中，所述流控信号的产生方式包括：在所述上游芯片有流量突发情况下触发所述下游芯片产生所述流控信号，或模拟产生一种或多种类型的流控信号。
在本发明实施例中，所述配置模块包括：获取单元，设置为获取流控信号的类型；存储单元，设置为存储所述类型与所述数据量的对应关系；第一配置单元，设置为依据所述对应关系确定与所述类型对应的数据量，根据确定的所述数据量配置所述下游芯片的缓存。
在本发明实施例中，所述配置模块包括：第二配置单元，设置为依据实时统计的所述数据量配置所述下游芯片的缓存。
通过本发明实施例，采用在监测到下游芯片向上游芯片发出流控信号时，获取从当前时刻到上游芯片停止发送数据的时间段内数据链路上的数据量以及流控信号的类型信息后，依据该数据量配置下游芯片的缓存的方式，解决了相关技术中当数据流量模型发生改变时，如何及时的给下游芯片配置合适的缓存的问题，进而能够达到及时调节缓存容量的效果。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1是根据本发明实施例的缓存的配置方法流程图；
图2是根据本发明实施例的缓存的配置装置结构框图；
图3是根据本发明实施例的缓存的配置装置可选结构框图一；
图4是根据本发明实施例的缓存的配置装置可选结构框图二；
图5是根据本发明可选实施例的测量装置的结构示意图；
图6是根据本发明可选实施例的测量方法的流程图。
具体实施方式
下文中将参考附图并结合实施例来详细说明本发明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
在本实施例中提供了一种缓存的配置方法，图1是根据本发明实施例的缓存的配置方法流程图，如图1所示，该流程包括如下步骤：
步骤S102：在监测到下游芯片向上游芯片发出流控信号时，获取从当前时刻到上游芯片停止发送数据的时间段内数据链路上的数据量以及流控信号的类型信息；
其中，上述流控信号用于指示上游芯片停止发送数据；
步骤S104：依据数据量配置下游芯片的缓存。
通过本实施例，采用在监测到下游芯片向上游芯片发出流控信号时，获取从当前时刻到上游芯片停止发送数据的时间段内数据链路上的数据量以及流控信号的类型信息后，依据该数据量配置下游芯片的缓存的方式，解决了相关技术中当数据流量模型发生改变时，如何及时的给下游芯片配置合适的缓存的问题，进而能够达到及时调节缓存容量的效果。
对于本实施例涉及到的获取从当前时刻到上游芯片停止发送数据的时间段内数据链路上的数据量的方式有多种，在本实施例的一个可选实施方式中，通过以下方式实现该数据量的统计，该方式为：依据时间段和数据链路的带宽计算出数据量，其中，本实施例中涉及到的当前时刻指的是下游芯片产生流控信号的时刻。
在本实施例的一个可选实施方式中该流控信号的产生方式可以包括以及两种方式；
方式一：在上游芯片有流量突发情况下触发下游芯片产生流控信号；
方式二：模拟产生一种或多种类型的流控信号。
在本实施例中涉及到的依据数据量配置下游芯片的缓存的方式可以通过以下两个例子实现：
例一
该方式中包括如下步骤：
步骤S11：获取流控信号的类型；
步骤S12：存储类型与数据量的对应关系；
步骤S13：依据对应关系确定与类型对应的数据量，根据确定的数据量配置下游芯片的缓存。
例二
该方式是依据实时数据量配置下游芯片的缓存。
在本实施例中还提供了一种缓存的配置装置，该装置用于实现上述实施例及优选实施方式，已经进行过说明的不再赘述。如以下所使用的，术语“模块”“单元”可以实现预定功能的软件和/或硬件的组合。尽管以下实施例所描述的装置较佳地以软件来实现，但是硬件，或者软件和硬件的组合的实现也是可能并被构想的。
图2是根据本发明实施例的缓存的配置装置结构框图，如图2所示，该装置包括：获取模块22，设置为在监测到下游芯片向上游芯片发出流控信号时，获取从当前时刻到上游芯片停止发送数据的时间段内数据链路上的数据量以及流控信号的类型信息， 其中，流控信号用于指示上游芯片停止发送数据；配置模块24与获取模块22耦合连接，设置为依据数据量配置下游芯片的缓存。
可选地，本实施例中的获取模块22还可以设置为依据时间段和数据链路的带宽计算出数据量。
可选地，流控信号的产生方式包括：在上游芯片有流量突发情况下触发下游芯片产生流控信号，或模拟产生一种或多种类型的流控信号。
图3是根据本发明实施例的缓存的配置装置可选结构框图一，如图3所示，该配置模块24包括：获取单元32，设置为获取流控信号的类型；存储单元34与获取单元32耦合连接，设置为存储类型与数据量的对应关系；第一配置单元36与存储单元34耦合连接，设置为依据对应关系确定与类型对应的数据量，根据确定的数据量配置下游芯片的缓存。
图4是根据本发明实施例的缓存的配置装置可选结构框图二，如图4所示，配置模块24包括：第二配置单元42，设置为依据实时统计的数据量配置下游芯片的缓存。
下面结合本发明的可选实施例对本发明进行举例说明；
图5是根据本发明可选实施例的测量装置的结构示意图，如图5所示，该装置包括：流控产生模块52、流量统计模块54、定时器模块56、缓存动态配置模块58；
其中，流控产生模块52，设置为在上游芯片有流量突发，使得下游芯片缓存达到上限的情况下，向上游芯片发出流控信号；此外，流控产生模块52还可以设置为，模拟缓存满的情况进而发出流控信号；
流量统计模块54，设置为在发出流控信号之后开始统计数据链路上的数据量，直到侦测到上游芯片停止数据发送为止；
定时器模块56，设置为在流控发出到上游芯片停止发送数据这段时间内精确统计所需时间，一般情况是纳秒数量级，和所接收到的数据量，单位为字节或比特，其中，该定时器模块56可用芯片内部高速时钟作为源时钟；
缓存动态配置模块58，设置为根据实时测量到的流控响应时间对芯片内部缓存进行动态分配，用户还可以配置产生各种模拟的流控信号，同时在完成某一种流量模型测量之后可以根据测量结果，完成本芯片内部缓存大小的动态配置。
由此可见，本可选实施例不需要下游芯片另外外挂单独的测量装置，在芯片内部就能实现，同时不增加芯片内部的额外资源。而且本可选实施例的装置实现方法简单，可以模拟产生各种流控信号，测量精度高；此外，该装置可根据测量结果动态调整缓存大小，每种测量结果可记录保存，为以后相关设计提供依据和参考，省时省力，提高设计效率。
因此，本可选实施例通过配置内部模拟器装置去产生各种类型的流控信号，从而达到模拟实际应用中的各种流量下的流控响应情况，以及内部缓存的动态分配，即不用通过实际的发流测试做到遍历每一种模型下的流控响应，可以达到提高缓存利用率的目的，解决了相关技术中当数据流量模型发生改变时，如何及时的给下游芯片配置合适的缓存的问题。
图6是根据本发明可选实施例的测量方法的流程图，如图6所示，该方法包括如下步骤：
步骤S602：实时监测缓存存储情况，确定是否发出流控；若发出执行步骤S604，否则依然执行步骤S602；
步骤S604：流控产生模块发出流控信号，启动流量统计模块和定时器模块；
其中，流控信号可以为实际的流控信号，也可以是模拟的流控信号；
步骤S606：流量统计模块开始统计此时还能收到的链路上的数据量，定时器开始计数，开始统计上游芯片的响应时间。
步骤S608：完成测量后输出结果给缓存动态配置模块，该模块根据实时测量的结果给出缓存的动态分配信息。
通过本发明可选实施例，在大数据吞吐量以及流量有突发的芯片互联之间有流控交互的领域，可以快速得到每种流量模型下的上游芯片流控响应时间，以达到动态分配缓存大小的目的。
以上仅为本发明的可选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
工业实用性
本发明实施例提供的技术方案，可以应用于缓存的配置过程中，采用在监测到下游芯片向上游芯片发出流控信号时，获取从当前时刻到上游芯片停止发送数据的时间段内数据链路上的数据量以及流控信号的类型信息后，依据该数据量配置下游芯片的缓存的方式，解决了相关技术中当数据流量模型发生改变时，如何及时的给下游芯片配置合适的缓存的问题，进而能够达到及时调节缓存容量的效果。

Claims (10)

  1. 一种缓存的配置方法，包括：
    在监测到下游芯片向上游芯片发出流控信号时，获取从当前时刻到所述上游芯片停止发送数据的时间段内数据链路上的数据量，其中，所述流控信号用于指示所述上游芯片停止发送数据；
    依据所述数据量配置所述下游芯片的缓存。
  2. 根据权利要求1所述的方法，其中，获取从当前时刻到所述上游芯片停止发送数据的时间段内数据链路上的数据量包括：
    依据所述时间段和所述数据链路的带宽计算出所述数据量。
  3. 根据权利要求1所述的方法，其中，所述流控信号的产生方式包括：
    在所述上游芯片有流量突发情况下触发所述下游芯片产生所述流控信号，或模拟产生一种或多种类型的流控信号。
  4. 根据权利要求1所述的方法，其中，依据所述数据量配置所述下游芯片的缓存包括：
    获取流控信号的类型；
    存储所述类型与所述数据量的对应关系；
    依据所述对应关系确定与所述类型对应的数据量，根据确定的所述数据量配置所述下游芯片的缓存。
  5. 根据权利要求1所述的方法，其中，依据所述数据量配置所述下游芯片的缓存包括：
    依据实时统计的所述数据量配置所述下游芯片的缓存。
  6. 一种缓存的配置装置，包括：
    获取模块，设置为在监测到下游芯片向上游芯片发出流控信号时，获取从当前时刻到所述上游芯片停止发送数据的时间段内数据链路上的数据量以及所述流控信号的类型信息，其中，所述流控信号用于指示所述上游芯片停止发送数据；
    配置模块，设置为依据所述数据量配置所述下游芯片的缓存。
  7. 根据权利要求6所述的装置，其中，所述获取模块还设置为，依据所述时间段和所述数据链路的带宽计算出所述数据量。
  8. 根据权利要求6所述的装置，其中，所述流控信号的产生方式包括：
    在所述上游芯片有流量突发情况下触发所述下游芯片产生所述流控信号，或模拟产生一种或多种类型的流控信号。
  9. 根据权利要求8所述的装置，其中，所述配置模块包括：
    获取单元，设置为获取流控信号的类型；
    存储单元，设置为存储所述类型与所述数据量的对应关系；
    第一配置单元，设置为依据所述对应关系确定与所述类型对应的数据量，根据确定的所述数据量配置所述下游芯片的缓存。
  10. 根据权利要求6所述的装置，其中，所述配置模块包括：
    第二配置单元，设置为依据实时统计的所述数据量配置所述下游芯片的缓存。
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