WO2015177917A1 - 演算回路、符号化回路及び復号回路 - Google Patents

演算回路、符号化回路及び復号回路 Download PDF

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Definitions

  • the present invention relates to an arithmetic circuit, an encoding circuit, and a decoding circuit.
  • XOR (exclusive OR) operation is performed, for example, when generating a parity bit to be added to transmission data.
  • RPS Random Packet Stream
  • TCP Transmission Control Protocol
  • IP Internet Protocol
  • the RPS technique is a technique for automatically generating lost packets during data transfer.
  • an XOR operation between data blocks having a certain amount of data is performed many times in a transmission apparatus.
  • the process of repeating the XOR operation many times with a combination of a plurality of data blocks takes a long time if it is performed by software, and cannot cope with the situation where the communication speed increases. Can be considered.
  • a plurality of memories that hold data blocks that are units for performing an exclusive OR operation, and a plurality of the data blocks that receive a selection signal and are read from the plurality of memories are exclusive.
  • a plurality of selection circuits that select two or more data blocks to be used for the logical sum operation based on the selection signal, and an exclusive OR operation based on the two or more data blocks selected by the plurality of selection circuits 1
  • an arithmetic circuit having a plurality of exclusive OR arithmetic circuits is provided.
  • a plurality of selection circuits for selecting two or more data blocks used for exclusive OR operation based on the selection signal, and an exclusive OR operation based on the two or more data blocks selected by the plurality of selection circuits are provided.
  • an encoding circuit having one or more exclusive OR operation circuits that perform and generate encoded data.
  • a plurality of memories that hold data blocks that are encoded data that is a unit for performing an exclusive OR operation, and a plurality of the plurality of the memories that receive a selection signal and are read from the plurality of memories Among the data blocks, a plurality of selection circuits that select two or more data blocks used for exclusive OR operation based on the selection signal, and an exclusion based on the two or more data blocks selected by the plurality of selection circuits
  • a decoding circuit having one or a plurality of exclusive OR circuits for performing a logical OR operation and generating decoded data.
  • FIG. 1 is a diagram illustrating an example of an arithmetic circuit according to the first embodiment.
  • the arithmetic circuit 1 is, for example, an encoding circuit that performs an encoding process or a decoding circuit that performs a decoding process.
  • the arithmetic circuit 1 has memories M0 to M15, selection circuits 2a to 2p, XOR circuits 3a to 3o, an input terminal P1 to which a selection signal is input, and an output terminal P2 to which an XOR operation result is output.
  • the signal lines connecting the circuit elements may be bundled with a plurality of bits such as a 64-bit width, for example.
  • the memories M0 to M15 are, for example, RAM (Random Access Memory), and hold a plurality of data blocks that are units for performing an XOR operation.
  • the data block is, for example, data obtained by dividing the data to be encoded with a constant data size.
  • each of the 16 data blocks is held in any of the memories M01 to M15.
  • the memories M0 to M15 output the held data blocks to the selection circuits 2a to 2p, respectively.
  • the selection circuits 2a to 2p receive the selection signal input from the input terminal P1, and based on the selection signal, select whether or not to use the data blocks held in the memories M0 to M15 for the XOR operation.
  • AND circuits logical product operation circuits
  • the selection circuits 2a to 2p are not limited to AND circuits, but can be simplified by using AND circuits.
  • the selection circuits 2a to 2p are AND circuits.
  • the selection circuits 2a to 2p perform an AND operation on the data blocks output from the memories M0 to M15 and a 16-bit selection signal, and output the calculation results to the XOR circuits 3a to 3h.
  • one or more of the plurality of data blocks held in the memories M0 to M15 are selected by the selection circuits 2a to 2 in accordance with the bit that is “1” of the 16-bit selection signal input from the input terminal P1. 2p is output.
  • the RPS encoding matrix is stored in a storage unit (not shown), and a 16-bit column vector is sequentially input to the input terminal P1 as a selection signal.
  • the RPS encoding matrix in FIG. 1 is a 16 ⁇ 30 matrix.
  • the rows in the column vector correspond to the memories M0 to M15. That is, when the value of a certain row in the column vector is “1”, the data block held in the memory corresponding to that row is used for the XOR operation.
  • the XOR circuits 3a to 3o perform an XOR operation based on the data block selected by the selection circuits 2a to 2p.
  • the result of the XOR operation is output from the output terminal P2.
  • the two input terminals of the XOR circuit 3a are connected to the output terminals of the selection circuits 2a and 2b, and the two input terminals of the XOR circuit 3b are connected to the output terminals of the selection circuits 2c and 2d.
  • the two input terminals of the XOR circuit 3c are connected to the output terminals of the selection circuits 2e and 2f, and the two input terminals of the XOR circuit 3d are connected to the output terminals of the selection circuits 2g and 2h.
  • the two input terminals of the XOR circuit 3e are connected to the output terminals of the selection circuits 2i and 2j, and the two input terminals of the XOR circuit 3f are connected to the output terminals of the selection circuits 2k and 2l.
  • the two input terminals of the XOR circuit 3g are connected to the output terminals of the selection circuits 2m and 2n, and the two input terminals of the XOR circuit 3h are connected to the output terminals of the selection circuits 2o and 2p.
  • the two input terminals of the XOR circuit 3i are connected to the output terminals of the XOR circuits 3a and 3b, and the two input terminals of the XOR circuit 3j are connected to the output terminals of the XOR circuits 3c and 3d.
  • the two input terminals of the XOR circuit 3k are connected to the output terminals of the XOR circuits 3e and 3f, and the two input terminals of the XOR circuit 3l are connected to the output terminals of the XOR circuits 3g and 3h.
  • Two input terminals of the XOR circuit 3m are connected to output terminals of the XOR circuits 3i and 3j, and two input terminals of the XOR circuit 3n are connected to output terminals of the XOR circuits 3k and 3l.
  • the two input terminals of the XOR circuit 3o are connected to the output terminals of the XOR circuits 3m and 3n, and the output terminal of the XOR circuit 3o is connected to the output terminal P2.
  • the XOR circuits 3a to 3o are connected in a tree shape (tournament shape) as described above.
  • the XOR circuit is not limited to two inputs and may have three or more inputs.
  • one XOR circuit may perform an XOR operation on data blocks output from the selection circuits 2a to 2p.
  • Column vectors having column numbers 0 to 29 are sequentially input to the input terminal P1 as selection signals.
  • the value of one row is 1, and the values of the other rows are 0.
  • a data block held in a memory corresponding to a row having a value of 1 is output from any of the selection circuits 2a to 2p.
  • Other selection circuits output 0.
  • the data block itself held in any of the memories M0 to M15 is output from the XOR circuit 3o at the last stage of the XOR circuits 3a to 3o having the connection relation as described above.
  • each column vector with column numbers 16 to 29 the value of multiple rows is 1.
  • a column vector is input to the input terminal P1 as a selection signal, a plurality of data blocks held in the memory corresponding to the row whose value is 1 are output from any two or more of the selection circuits 2a to 2p. Is done. Other selection circuits output 0.
  • the XOR circuit 3o at the last stage of the XOR circuits 3a to 3o having the above connection relationship outputs the XOR operation results of a plurality of data blocks output from any two or more of the selection circuits 2a to 2p. Is done.
  • the arithmetic circuit 1 temporarily holds each data block in the plurality of memories M0 to M15, and selects the selection circuits 2a to 2p from the plurality of data blocks read from the memories M0 to M15. Then, the one used for the calculation is selected and passed to the XOR circuits 3a to 3o.
  • FIG. 2 is a diagram for explaining an example of the RPS encoding process.
  • data is divided into data blocks of a certain size.
  • 16 KB data is divided into 16 data blocks for each 1 KB, and the divided terminal blocks are referred to as blocks b0 to b15.
  • the encoding circuit selects one or a plurality of blocks b0 to b15 obtained by dividing the data, and performs XOR operation on the selected blocks, thereby performing the encoding data d0 to d15 and the redundant data. Encoded data e0 to e13 are generated.
  • combination information (a column vector of the RPS encoding matrix in FIG. 7 in the example described later) is added to the packet header of the encoded data or the like as a packet, and after a communication packet header is added, UDP ( (User Datagram Protocol) communication.
  • UDP User Datagram Protocol
  • FIG. 3 is a diagram illustrating an example of an information processing apparatus.
  • the information processing apparatus 4 includes a computer 5 and a function expansion board 6 attached to the computer 5.
  • the computer 5 includes a CPU (Central Processing Unit) 5A, a main storage unit 5B, and a PCIe (PCI express) bus 5C.
  • the function expansion board 6 includes a memory chip 6A, an FPGA (Field-Programmable Gate Array) 6B, and a LAN (Local Area Network) connector 6C. Further, the CPU 5A and the FPGA 6B are connected via the PCIe bus 5C.
  • the CPU 5A reads the transmission data from an HDD (Hard Disk Drive) or the like (not shown) and stores it in the main storage unit 5B. Also, the FPGA 6B is instructed to execute the RPS encoding process.
  • HDD Hard Disk Drive
  • the FPGA 6B is instructed to execute the RPS encoding process.
  • the main storage unit 5B stores transmission data and various data necessary for processing by the CPU 5A.
  • a RAM is used as the main storage unit 5B.
  • the memory chip 6A stores data transferred from the main storage unit 5B by a DMA (Direct Memory Access) controller of the FPGA 6B.
  • a RAM is used as the memory chip 6A.
  • the FPGA 6B performs RPS encoding processing of data and the like, generates a communication packet, and outputs it to the LAN connector 6C.
  • the LAN connector 6C transfers the packet output from the FPGA 6B to a receiving device (not shown) via the network.
  • FIG. 4 is a diagram illustrating an example of an FPGA that performs RPS encoding processing. Note that in FIG. 4, illustrations of portions that execute control and functions other than RPS encoding processing of transmission data are omitted.
  • the FPGA 6B includes a PCIe interface 6B1, a memory controller 6B2, a communication processing circuit 6B3, a control circuit 7, and an encoding circuit 8.
  • the PCIe interface 6B1 is a PCIe endpoint by an I / O device or the like, and performs processing in the physical layer and the data link layer for data transferred via the PCIe bus 5C.
  • the memory controller 6B2 is a memory interface that divides the data stored in the memory chip 6A into data blocks of a certain size and transfers them to BRAM (Block RAM) m0 to m15. For example, as shown in FIG. 2, the memory controller 6B2 divides 16 KB data into 16 blocks b0 to b15 having a fixed size of 1 KB and transfers them to BRAMs m0 to m15.
  • BRAM Block RAM
  • the communication processing circuit 6B3 performs processing in the network layer, the data link layer, and the physical layer on the encoded data output from the encoding circuit 8, generates a communication packet, and outputs it to the LAN connector 6C. .
  • the control circuit 7 is a circuit that performs control and the like when the encoding circuit 8 generates encoded data.
  • the circuit configuration of the control circuit 7 will be described later.
  • the encoding circuit 8 is a circuit that generates encoded data by performing an XOR operation between a plurality of data blocks. In the example of FIG. 2, the encoding circuit 8 performs an XOR operation between the blocks b0 to b15, and generates encoded data d0 to d15 and redundant encoded data e0 to e13.
  • FIG. 5 is a diagram illustrating an example of an encoding circuit according to the second embodiment.
  • the encoding circuit 8 includes BRAMs m0 to m15, registers 9a to 9p, AND circuits 10a to 10p, XOR circuits 11a to 11o, registers 12a to 12o, input terminals P3, P4, P5, and an output terminal P6.
  • a WE (Write Enable) signal that enables writing of data blocks to the BRAMs m0 to m15 is input from the control circuit 7 to the input terminal P3.
  • a write address signal when the BRAMs m0 to m15 write data blocks and a read address signal when the BRAMs m0 to m15 read the data blocks and output them to the AND circuits 10a to 10p are input from the control circuit 7 to the input terminal P4. Is done.
  • Each element of a column vector of an RPS encoding matrix to be described later is input from the control circuit 7 to the input terminal P5, to the AND circuits 10a to 10p.
  • the encoding circuit 8 is supplied with 16 data blocks divided into a predetermined size from the memory chip 6A via the memory controller 6B2.
  • the BRAMs m0 to m15 respectively supply the supplied 16 data blocks, for example, the blocks b0 to b15 in FIG. One block is written and stored. Further, when a read address signal is input from the control circuit 7 via the input terminal P3, the BRAMs m0 to m15 respectively read the stored data blocks and output, for example, 64 bits at a time to the registers 9a to 9p.
  • the registers 9a to 9p are connected between each of the BRAMs m0 to m15 and each of the AND circuits 10a to 10b.
  • the registers 9a to 9p hold the data blocks output from the BRAMs m0 to m15, and adjust the AND circuit output timing of the held data blocks.
  • the registers 9a to 9b hold and output the data blocks supplied from the BRAMs m0 to m15 at a timing synchronized with a clock signal (not shown).
  • the input timing to the AND circuits 10a to 10p can be set. Can be aligned.
  • AND circuits 10a to 10p function as selection circuits. Each of the AND circuits 10a to 10p performs an AND operation on the data block output from the BRAMs m0 to m15 and each value (corresponding to the selection signal) of the RPS encoding matrix input from the input terminal P5, and the operation result Are output to the XOR circuits 11a to 11h. At this time, the AND circuits 10a to 10p select and output the data blocks held in the BRAMs m0 to m15 corresponding to the row in which the value of the column vector input via the input terminal P5 is “1”, respectively. .
  • the column vector of the RPS coding matrix will be described later.
  • the XOR circuits 11a to 11o perform an XOR operation between the data blocks selected and output by the AND circuits 10a to 10p, and output the operation result to the output terminal P6.
  • the two input terminals of the XOR circuit 11a are connected to the output terminals of the AND circuits 10a and 10b, and the two input terminals of the XOR circuit 11b are connected to the output terminals of the AND circuits 10c and 10d.
  • the two input terminals of the XOR circuit 11c are connected to the output terminals of the AND circuits 10e and 10f, and the two input terminals of the XOR circuit 11d are connected to the output terminals of the AND circuits 10g and 10h.
  • the two input terminals of the XOR circuit 11e are connected to the output terminals of the AND circuits 10i and 10j, and the two input terminals of the XOR circuit 11f are connected to the output terminals of the AND circuits 10k and 10l.
  • the two input terminals of the XOR circuit 11g are connected to the output terminals of the AND circuits 10m and 10n, and the two input terminals of the XOR circuit 11h are connected to the output terminals of the AND circuits 10o and 10p.
  • the two input terminals of the XOR circuit 11i are connected to the output terminals of the XOR circuits 11a and 11b via the registers 12a and 12b.
  • the two input terminals of the XOR circuit 11j are connected to the output terminals of the XOR circuits 11c and 11d via the registers 12c and 12d.
  • the two input terminals of the XOR circuit 11k are connected to the output terminals of the XOR circuits 11e and 11f via the registers 12e and 12f.
  • the two input terminals of the XOR circuit 11l are connected to the output terminals of the XOR circuits 11g and 11h via the registers 12g and 12h.
  • the two input terminals of the XOR circuit 11m are connected to the output terminals of the XOR circuits 11i and 11j via the registers 12i and 12j.
  • the two input terminals of the XOR circuit 11n are connected to the output terminals of the XOR circuits 11k and 11l via the registers 12k and 12l.
  • the two input terminals of the XOR circuit 11o are connected to the output terminals of the XOR circuits 11m and 11n via the registers 12m and 12n, and the output terminal of the XOR circuit 11o is connected to the output terminal P6 via the register 12o. ing.
  • the output terminal P6 outputs the result of the XOR operation between the data blocks performed by the XOR circuits 11a to 11o to the communication processing circuit 6B3 (FIG. 4) as encoded data (including the above-described encoded data and redundant encoded data). To do.
  • the registers 12a to 12p have the same function as the registers 9a to 9p, and adjust timing of data input / output between the XOR circuits 11a to 11o.
  • the XOR circuits 11a to 11o are connected in a tree shape (tournament shape) over a plurality of stages.
  • the XOR circuit is not limited to two inputs, and may have three or more inputs.
  • one XOR circuit may perform an XOR operation on data blocks output from the AND circuits 10a to 10p.
  • FIG. 6 is a diagram illustrating an example of the control circuit. In order to explain the connection between the control circuit 7 and the encoding circuit 8 described above, a part of the encoding circuit 8 is also illustrated.
  • the control circuit 7 has a main control circuit 13.
  • the main control circuit 13 includes an adder 14, a register 15, an encoding matrix holding unit 16, a comparison circuit 17, a register 18, and an adder 19. Further, the control circuit 7 has registers 20 and 21.
  • the adder 14 includes a flip-flop that holds 1, for example, and increments (+1) the address held in the register 15.
  • the register 15 holds the write address and read address of the BRAMs m0 to m15, and outputs the held write address and read address to the BRAMs m0 to m15 via the input terminal P3.
  • the register 15 holds the address obtained by adding +1 to the held address in synchronization with a clock signal (not shown).
  • the encoding matrix holding unit 16 has, for example, a plurality of registers and stores the RPS encoding matrix.
  • FIG. 7 is a diagram illustrating an example of the RPS encoding matrix.
  • the RPS encoding matrix shown in FIG. 7 is a 16 ⁇ 30 matrix. Encoded data by the RPS encoding process is generated for each column vector of the RPS encoding matrix.
  • the column vectors with the column numbers 0 to 15 of the RPS encoding matrix are column vectors used when generating the encoded data d0 to d15.
  • the column vectors having the column numbers 16 to 29 of the RPS encoding matrix are column vectors used in generating the redundant encoded data e16 to e29 in the example of FIG.
  • the rows in the column vector correspond to BRAMs m0 to m15. That is, when the value of a certain row in the column vector is “1”, the data block held in the BRAM corresponding to that row is used for the XOR operation.
  • the comparison circuit 17 determines whether writing of one data block (for example, 1 KB) in the BRAMs m0 to m15 is completed based on the increment number in the adder 14, and when writing of one data block is completed, A set signal is output.
  • one data block for example, 1 KB
  • the register 18 holds the column number of the RPS encoding matrix.
  • the register 18 receives the set signal output from the comparison circuit 17, the register 18 holds the column number value obtained by adding +1 to the held column number by the adder 19 in synchronization with a clock signal (not shown). .
  • the adder 19 has a flip-flop that holds 1, for example, and increments the column number held in the register 18.
  • the register 20 holds a WE signal generated by a WE signal generation unit (not shown) in the main control circuit 13.
  • the register 20 outputs the held WE signal to the BRAMs m0 to 15 through the input terminal P4.
  • the register 21 outputs each value of the column vector of the held RPS encoding matrix to the AND circuits 10a to 10p via the input terminal P5. For example, the value in the first row of the column vector is sequentially input to the AND circuit 10a, and the value in the second row is sequentially input to the AND circuit 10b.
  • the encoding circuit 8 is included in the FPGA 6B, but may be realized by an ASIC (Application Specific Integrated Circuit) or the like.
  • FIG. 8 is a flowchart showing an exemplary flow of the RPS encoding process.
  • step S1 the data block is written into the BRAMs m0 to m15 (step S1).
  • the control circuit 7 asserts the WE signal and supplies a write address to the BRAMs m0-15.
  • the BRAMs m0 to m15 write 16 data blocks divided into a certain size from the memory chip 6A via the memory controller 6B2.
  • the main control circuit 13 sets the column number j to 0 (step S2).
  • the initial value of the register 18 of the main control circuit 13 is set to zero.
  • the control circuit 7 inputs each value of the column vector of the column number j of the RPS encoding matrix to the AND circuits 10a to 10p (step S3).
  • the register 21 as shown in FIG. 6 inputs the values of the column vector of the RPS encoded column number j held in the AND circuits 10a to 10p via the input terminal P5. To do.
  • the value in the first row of the column vector with column number j is sequentially input to the AND circuit 10a and the value in the second row is input to the AND circuit 10b.
  • the AND circuits 10a to 10p perform an AND operation on each value of the column vector of the column number j and the data blocks of the BRAMs m0 to 15, and output the calculation results to the XOR circuits 11a to 11h.
  • the AND circuits 10a to 10p select the data blocks held in the BRAMs m0 to 15 according to the value of the row that is “1” of the column vector, and output them to the XOR circuits 11a to 11h.
  • step S4 the encoding circuit 8 performs an XOR operation.
  • the XOR circuits 11a to 11h perform an XOR operation using the data blocks held in the BRAMs m0 to m15.
  • Each column vector with column number j from 0 to 15 has a value of 1 in one row and 0 in the other rows.
  • the XOR circuit 11o at the last stage of the XOR circuits 11a to 11o having the connection relationship as described above is held in the BRAM corresponding to the row whose value is 1.
  • the data block itself is output.
  • Each column vector with column numbers 16 to 29 has a value of 1 for multiple rows.
  • a column vector is input to the input terminal P5, it is output from any two or more of the AND circuits 10a to 10p from the XOR circuit 11o at the last stage of the XOR circuits 11a to 11o having the above connection relationship.
  • the XOR operation results of the plurality of data blocks to be output are output.
  • step S5 determines whether or not the column number j has reached the maximum value 29 (step S5), and while the column number j is smaller than 29, the adder 19 sets the column number j to the column number j. +1 is added (step S6). After step S6, the processing from step S3 is repeated.
  • step S1 the processes from step S1 are repeated.
  • the encoded data and the redundant encoded data output from the encoding circuit 8 are transferred as packets through the processing of the communication processing circuit 6B3.
  • the column vector used for encoding is added to the packet header and transferred together with the encoded data and the redundant encoded data.
  • the encoding circuit 8 once holds each data block by the plurality of BRAMs m0 to m15, selects the data block to be used for the calculation by the AND circuits 10a to 10p based on the column vector values, and performs XOR An XOR operation is performed in the circuits 11a to 11o.
  • the arithmetic processing becomes efficient in RPS encoding processing that performs many XOR operations, and high-speed arithmetic (encoding processing) becomes possible.
  • the BRAMs m0 to m15 are used in 64 bits ⁇ 512 words, if the BRAMs m0 to m15 are 1 KB data blocks, it is possible to hold four data blocks, respectively. Become. As a result, the BRAMs m0 to m15 can continuously input four data blocks to the registers 9a to 9p, so that the throughput of the encoding process is further improved. Furthermore, by making the BRAMs m0 to m15 dual-port memories that can execute writing and reading simultaneously, it is possible to conceal the time for writing a new data block to the BRAM, thereby further improving the throughput.
  • FIG. 9 is a diagram illustrating an example of a decoding process for encoded data obtained by the RPS encoding process.
  • the header of the received packet is referred to, and data block combination information (column vector of the RPS coding matrix) used for encoding is extracted from the header.
  • the encoded data d0, d1, d3 to d15 correspond to the data blocks b0, b1, b3 to b15 and are output as they are.
  • FIG. 9 an example in which a packet including the encoded data d2 is lost is shown.
  • the decoding circuit generates (decodes) a lost packet block b2 from the received encoded data and redundant encoded data and the extracted combination information.
  • the block b2 is generated by the XOR operation of the encoded data d0, d1, d3,..., D15 and the redundant encoded data e0.
  • the XOR operation is also performed in the decoding circuit, and the circuit configuration is the same as that of the encoding circuit 8.
  • a decoding circuit used when performing the decoding process will be described with reference to FIG. Note that the decoding circuit may be included in the FPGA 6B shown in FIG. 3 together with the encoding circuit 8, for example.
  • the control circuit for controlling the decoding circuit can be realized by a circuit similar to the control circuit 7 as shown in FIG.
  • FIG. 10 is a diagram illustrating an example of a decoding circuit according to the second embodiment.
  • the decoding circuit 8a includes BRAMs n0, n1, n2, n3,..., N26, n27, n28, n29, and registers ra0, ra1, ra2, ra3,. Further, the decoding circuit 8a includes AND circuits a0, a1, a2, a3,..., A26, a27, a28, a29, an XOR circuit unit 22, input terminals P13 to P15, and an output terminal P16.
  • the input terminal P13 receives a WE signal that enables writing of encoded data of the BRAMs n0 to n29.
  • the input terminal P14 receives a write address when the BRAMs n0 to n29 write encoded data and the like, and a read address when the BRAMs n0 to n29 read the encoded data and output them to the AND circuits a0 to a29.
  • Each value of a decoding vector, which will be described later, supplied to the AND circuits a0 to a29 is input to the input terminal P15.
  • the BRAMs n0 to n29 write and hold the received encoded data one block at a time. Further, when a read address is input via the input terminal P13, the BRAMs n0 to n29 output the encoded data and the like held therein, for example, 64 bits at a time to the registers ra0 to ra29.
  • BRAMs n0 to n29 corresponding to 30 data blocks (encoded data) output from the encoding circuit 8, that is, encoded data d0 to d15 and redundant encoded data e0 to e13.
  • encoded data d0 to d15 encoded data d0 to d15
  • redundant encoded data e0 to e13 redundant encoded data
  • the registers ra0 to ra29 have the same functions as the registers 9a to 9p shown in FIG.
  • the AND circuits a0 to a29 function as selection circuits similarly to the AND circuits 10a to 10p shown in FIG.
  • the AND circuits a0 to a29 perform AND operations on the encoded data or redundant encoded data output from the BRAMs n0 to n29 and the respective values of the decoded vector (functioning as a selection signal) input from the input terminal P5. . Then, the AND circuits a0 to a29 output the calculation result to the XOR circuit unit 22.
  • the AND circuits a0 to a29 respectively encode the encoded data or redundantly encoded data of the BRAMs n0 to n29 according to the row where the decoded vector (column vector) input through the input terminal P15 is “1”. Select and output.
  • the XOR circuit unit 22 is a circuit in which, for example, a plurality of XOR circuits and registers are connected in a tree shape, similarly to the encoding circuit 8 shown in FIG.
  • the XOR circuit unit 22 performs an XOR operation on the encoded data or redundant encoded data selected and input by the AND circuits a0 to a29, and decodes the original data block.
  • the output terminal P16 outputs the decoded original data block.
  • a decoding vector generation process used for the decoding process will be described.
  • the decoded vector is generated, for example, by a control circuit (not shown) that controls the decoding circuit 8a.
  • FIG. 11 is a diagram for explaining an example of generating a reception coding matrix.
  • FIG. 12 is a diagram illustrating an example of the generated reception encoding matrix.
  • the reception encoding matrix (16 rows and 16 columns) shown in FIG. 12 is generated when 16 packets are received.
  • the column vector of the reception encoding matrix is represented as, for example, the column vector D (c) using the column number c, and the value of the u-th row of the column vector D (c) is expressed as an element [u]. It shall represent.
  • a decoding vector is generated from the reception coding matrix as described above.
  • the decoding process is similar to, for example, Gaussian elimination, which is known as a method for solving linear simultaneous equations.
  • Gaussian elimination is known as a method for solving linear simultaneous equations.
  • the received coding matrix is represented by a matrix A
  • the original data block is represented by a column vector X
  • the coded data or redundant coded data is represented by a column vector C.
  • the decoding vector functioning as a selection signal input to the AND circuits a0 to a29 of the decoding circuit 8a is based on the received encoding matrix, for example, in a control circuit (not shown) that controls the decoding circuit 8a, for example, Is generated as follows.
  • FIG. 13 is a flowchart illustrating an exemplary flow of a decoding vector generation process.
  • a matrix ops into which values of a plurality of decoding vectors are substituted is initialized (step S10).
  • the initialization of the matrix ops is performed by calculating a unit matrix in which the diagonal elements of the matrix ops are 1 and the other elements are 0.
  • the matrix ops has the same number of rows and columns as the number of columns of the reception encoding matrix.
  • the column number c of the reception encoding matrix is set to 0 (step S11).
  • the column number c is a variable to which the column number of the basis vector or the basis vector candidate is substituted in the process of step S13 described later.
  • a base vector and a base vector candidate are determined for the column vector included in the reception encoding matrix (step S12).
  • the basis vector is a vector that has only one element to be 1 and is orthogonal to each other.
  • a base vector in which element [u] (value of row number u) is 1 is referred to as a base vector of element [u].
  • the column vector of the column number c is D [c]
  • the column vectors D (0) to D (12) of the column number c of 0 to 12 respectively.
  • the basis vectors of the elements [3] to [12] are determined.
  • the basis vector candidate is a column vector in which the element [u] is 1 when the base vector of the element [u] does not exist in the received encoding matrix.
  • a column vector D (13) in which element [0] is 1 is a base vector candidate for element [0]
  • a column vector D (14) in which element [2] is 1 is a base vector candidate for element [2]. It is determined. Further, the column vector D (15) in which the element [1] is 1 is determined as the basis vector candidate of the element [1].
  • step S13 a process of converting the column vector of the reception encoding matrix into a base vector is performed (step S13).
  • step S13 first, a column vector whose element is 1 with the same row number as the element that is 1 of the basis vector (or the basis vector candidate) is detected in the reception encoding matrix. Then, the element of the detected column vector is updated with the XOR operation result of the element and the element of the base vector. Since the XOR operation result of 1 and 1 is 0, the corresponding element of the detected column vector is 0.
  • Such processing is repeated for each basis vector (or basis vector candidate) of the reception encoding matrix, whereby the basis vector candidate of the reception encoding matrix is converted to a basis vector.
  • FIG. 14 is a diagram illustrating an example of the updated reception encoding matrix.
  • the column vectors D (13) to (15) which are the basis vector candidates shown in FIG. 12, are converted into the basis vectors of the elements [0] to [1] as shown in FIG. It has become.
  • step S13 the XOR operation processing result when converting the basis vector candidate of the reception encoding matrix into the basis vector is substituted into each element of the matrix ops.
  • a matrix ops is generated.
  • FIG. 15 is a diagram illustrating an example of the matrix ops.
  • an XOR operation result when the basis vector candidate of the reception encoding matrix is converted into a basis vector is substituted.
  • the column vector of the column number i of the matrix ops is referred to as a column vector op (i).
  • the update process by the XOR operation as described above is performed in order to convert the column vectors D (13) to D (15) into base vectors.
  • the column vectors op (13) to (15) of the matrix ops have elements that are 1 except for the diagonal elements of the matrix.
  • FIG. 16 is a diagram illustrating an example of a relationship between a column vector (decoded vector) of the matrix ops and a data block decoded by the column vector.
  • each of the column vectors op (0) to op (15) of the matrix ops shown in FIG. 15 is represented by a 32-bit binary number for convenience.
  • the rightmost element of the column vectors op (0) to op (15) is bit 0, and corresponds to the element in the first row of the column vectors op (0) to op (15).
  • the values of the column vectors op (0) to op (15) of the matrix ops are the values of the XOR operation results when the column vector of the reception encoding matrix having the corresponding column number is changed to the base vector. It is a value.
  • the decoding circuit 8a can perform an XOR operation when converting a reception encoding matrix into a base vector between encoded data or redundant encoded data. Similar processing is performed.
  • a data block that can be decoded by the column vectors op (0) to op (15) of the matrix ops is 1 of the base vector of the received encoding matrix after updating the same column number as the column vectors op (0) to op (15). Corresponds to the line number of the element.
  • each element in the 1st to 16th rows of the reception encoding matrix is similar to the encoding matrix: This corresponds to BRAMs m0 to m15 in which data blocks are stored. That is, the data block decoded by the column vector of the matrix ops is held in the BRAM corresponding to the row number of the element which is the same column number as that column vector and becomes 1 of the base vector of the received encoding matrix after update. Data block.
  • the column vector having the same column number as the column vector op (2) of the matrix ops in the updated reception encoding matrix is Column vector D (2).
  • the column vector D (2) is a base vector whose element [5] is 1, the block b5 stored in the BRAM m5 corresponding to the row number 5 of the reception encoding matrix is decoded.
  • the column vector having the same column number as the column vector op (15) of the matrix ops in the updated reception encoding matrix is the column vector.
  • D (15) is a base vector whose element [2] is 1, the block b2 stored in the BRAM m2 corresponding to the row number 2 of the reception encoding matrix is decoded.
  • a decoding vector is calculated in advance and stored in a storage unit in a control circuit (not shown) that controls the decoding circuit 8a. You can also.
  • a decoding circuit 8a as shown in FIG. 10 holds each data block (encoded data (including redundantly encoded data)) by a plurality of BRAMs n0 to n29, and performs an AND circuit based on the value of the decoding vector as described above.
  • a data block to be used for calculation is selected in a0 to a29. Then, the XOR operation between the selected data blocks is performed by the XOR circuit unit 22.
  • the receiving side device including the decoding circuit 8a may send a decoding completion signal to the transmitting side device. For example, when there is no packet loss, when reception of a plurality of packets including the encoded data d0 to d15 is completed, the receiving device sends a decoding completion signal to the transmitting device. At the time of receiving the decoding completion signal, the transmission side apparatus stops the encoding process in the encoding circuit 8 as shown in FIG. Thereby, it is not necessary to perform the XOR operation for all the column vectors of the RPS encoding matrix as shown in FIG.
  • Modification 17 and 18 are diagrams showing a modification of the encoding circuit according to the second embodiment. 17 and 18 correspond to a part of the encoding circuit 8 shown in FIG. The same elements as those of the encoding circuit 8 are denoted by the same reference numerals as those in FIG.
  • the BRAM 30 is connected to the output side of the XOR circuit 11a.
  • a selector 31 is connected to the output side of the register 12 a and the BRAM 30.
  • the BRAM 30 holds the XOR operation result of the XOR circuit 11a, that is, the XOR operation result between the data blocks of the BRAMs m0 to m1.
  • the selector 31 selects and outputs either the register 12a or the BRAM 30 based on the input selection signal.
  • the selection signal is supplied from, for example, the control circuit 7 shown in FIG.
  • a BRAM 32 is connected to the output side of the XOR circuit 11i.
  • a selector 33 is connected to the output side of the register 12 i and the BRAM 32.
  • the BRAM 32 holds the XOR operation result of the XOR circuit 11i, that is, the XOR operation result between the data blocks of the BRAMs m0 to m3.
  • the selector 33 selects and outputs either the register 12i or the BRAM 32 based on the input selection signal.
  • the selection signal is supplied from, for example, the control circuit 7 shown in FIG.
  • FIG. 19 is a diagram showing a modification of the encoding circuit according to the second embodiment.
  • the encoding circuit 8b shown in FIG. 19 is obtained by providing a BRAM and a selector in part of the encoding circuit 8 shown in FIG.
  • the same elements as those of the encoding circuit 8 are denoted by the same reference numerals as those shown in FIG. 5 and the description thereof is omitted.
  • a BRAM 30 is connected to the output side of the XOR circuit 11a of the encoding circuit 8b in FIG.
  • a selector 31 is connected to the output side of the register 12 a and the BRAM 30.
  • the BRAM 30 holds the XOR operation result of the XOR circuit 11a, and the selector 31 selects and outputs either the register 12a or the BRAM 30 based on the input signal. Thereby, since the XOR operation result between the data blocks held in BRAMm0 and BRAMm1 is held in BRAM 30, the XOR operation result can be used again.
  • FIG. 20 is a diagram for explaining an exemplary flow of the encoding process.
  • a column vector having a column number of 0 is input to the encoding circuit 8b via the input terminal P5
  • the XOR operation result between the data blocks held in BRAMm0 and BRAMm1 is held in the BRAM 30.
  • the same operation as the XOR operation between the data blocks held in BRAMm0 and BRAMm1 by the column vector having the column number 0 is performed also for the column vector having the column number 28.
  • the XOR operation result held in the BRAM 30 in the column vector with the column number 0 can be used also when generating encoded data with the column vector with the column number 28.
  • the next data block can be written to the BRAMs m0 to m2 after the column vector of the column number 27. Thereby, the throughput of the encoding process can be improved.
  • the above modification can be similarly applied to the decoding circuit 8a shown in FIG.
  • the encoding circuit and the decoding circuit have been described as examples of the arithmetic circuit that performs the XOR operation, the present invention is not limited to these.
  • the present invention can also be applied to a device that performs a plurality of XOR operations (for calculating parity data) such as RAID (Redundant Arrays of Inexpensive Disks) 6.

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Abstract

　演算処理を高速化する。　メモリ（Ｍ０～Ｍ１５）は、排他的論理和演算を行う単位となるデータブロックを保持し、選択回路（２ａ～２ｐ）は、選択信号を受け、メモリ（Ｍ０～Ｍ１５）から読み出される複数のデータブロックのうち、排他的論理和演算に使用する２以上のデータブロックを選択信号に基づき選択し、ＸＯＲ回路（３ａ～３ｏ）（排他的論理和演算回路）は、選択回路（２ａ～２ｐ）で選択された２以上のデータブロックに基づく排他的論理和演算を行う。

Description

演算回路、符号化回路及び復号回路
　本発明は、演算回路、符号化回路及び復号回路に関する。
　ＸＯＲ（排他的論理和）演算は、例えば、送信データに付加するパリティビットを生成する際等に行われる。
　近年、ＴＣＰ（Transmission Control Protocol）／ＩＰ（Internet Protocol）を用いた通信時に発生するパケット欠落による通信速度の低下を回避するため、ＲＰＳ（Random Packet Stream）技術が提案された。ＲＰＳ技術は、データ転送時に消失したパケットを自動生成する技術である。ＲＰＳ技術では、パケット復元に用いる符号化データ（冗長データ）を生成するため、送信装置にて、一定のデータ量のデータブロック間のＸＯＲ演算が多数回行われる。
特開平１１－２３７９９７号公報 特開２００１－１４７８２７号公報 特開平１１－１０２３０１号公報
　ところで、ＲＰＳ技術による符号化処理のように、複数のデータブロックの組み合わせでＸＯＲ演算を多数回繰り返す処理は、ソフトウェアで行うと処理時間がかかり、通信速度の高速化が進む状況に対応できなくなることが考えられる。
　そこで、ＸＯＲ演算をハードウェアで行うことが考えられる。しかし、単にソフトウェアをハードウェア化するだけでは、演算の高速化にはつながらない可能性がある。例えば、あるデータブロック間のＸＯＲ演算結果を一旦メモリに格納し、その結果と別のデータブロック間でＸＯＲ演算する、といった処理を繰り返すと、メモリのデータ転送速度が遅い場合、処理時間が長くなってしまう。
　発明の一観点によれば、排他的論理和演算を行う単位となるデータブロックを保持する複数のメモリと、選択信号を受け、前記複数のメモリから読み出される複数の前記データブロックのうち、排他的論理和演算に使用する２以上のデータブロックを前記選択信号に基づき選択する複数の選択回路と、前記複数の選択回路で選択された前記２以上のデータブロックに基づく排他的論理和演算を行う１または複数の排他的論理和演算回路と、を有する演算回路が提供される。
　また、発明の一観点によれば、排他的論理和演算を行う単位となるデータブロックを保持する複数のメモリと、選択信号を受け、前記複数のメモリから読み出される複数の前記データブロックのうち、排他的論理和演算に使用する２以上のデータブロックを前記選択信号に基づき選択する複数の選択回路と、前記複数の選択回路で選択された前記２以上のデータブロックに基づく排他的論理和演算を行い、符号化データを生成する１または複数の排他的論理和演算回路と、を有する符号化回路が提供される。
　また、発明の一観点によれば、排他的論理和演算を行う単位となる符号化データであるデータブロックを保持する複数のメモリと、選択信号を受け、前記複数のメモリから読み出される複数の前記データブロックのうち、排他的論理和演算に使用する２以上のデータブロックを前記選択信号に基づき選択する複数の選択回路と、前記複数の選択回路で選択された前記２以上のデータブロックに基づく排他的論理和演算を行い、復号データを生成する１または複数の排他的論理和演算回路と、を有する復号回路が提供される。
　開示の演算回路、符号化回路及び復号回路によれば、演算処理を高速化できる。
　本発明の上記及び他の目的、特徴及び利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
第１の実施の形態による演算回路の一例を示す図である。 ＲＰＳ符号化処理の一例を説明する図である。 情報処理装置の一例を示す図である。 ＲＰＳ符号化処理を行うＦＰＧＡの一例について説明する図である。 第２の実施の形態による符号化回路の一例を示す図である。 制御回路の一例を示す図である。 ＲＰＳ符号化行列の一例を示す図である。 ＲＰＳ符号化処理の一例の流れを示すフローチャートである。 ＲＰＳ符号化処理で得られた符号化データに対する復号処理の一例を説明する図である。 第２の実施の形態による復号回路の一例を示す図である。 受信符号化行列の生成例を説明する図である。 生成された受信符号化行列の一例を示す図である。 復号ベクトルの生成処理の一例の流れを示すフローチャートである。 更新された受信符号化行列の一例を示す図である。 行列ｏｐｓの一例を示す図である。 行列ｏｐｓの列ベクトル（復号ベクトル）と、その列ベクトルにより復号されるデータブロックとの関係の一例を示す図である。 第２の実施の形態による符号化回路の変形例を示す図である（その１）。 第２の実施の形態による符号化回路の変形例を示す図である（その２）。 第２の実施の形態による符号化回路の変形例を示す図である（その３）。 符号化処理の一例の流れを説明する図である。
　以下、発明を実施するための形態を、図面を参照しつつ説明する。
　（第１の実施の形態）
　図１は、第１の実施の形態による演算回路の一例を示す図である。
　演算回路１は、例えば、符号化処理を行う符号化回路、または復号処理を行う復号回路等である。
　演算回路１は、メモリＭ０～Ｍ１５、選択回路２ａ～２ｐ、ＸＯＲ回路３ａ～３ｏ、選択信号が入力される入力端子Ｐ１、ＸＯＲ演算結果が出力される出力端子Ｐ２を有する。なお、回路素子間を接続する信号線は、例えば、６４ビット幅等の複数ビットを束ねていてもよい。
　メモリＭ０～Ｍ１５は、例えば、ＲＡＭ（Random Access Memory）であり、ＸＯＲ演算を行う単位となる複数のデータブロックを保持する。データブロックは、例えば、符号化対象データが一定のデータサイズで分割されたものである。図１の例では、１６個のデータブロックのそれぞれが、メモリＭ０１～Ｍ１５の何れかに保持される。また、メモリＭ０～Ｍ１５は、それぞれ、保持したデータブロックを、選択回路２ａ～２ｐに出力する。
　選択回路２ａ～２ｐは、入力端子Ｐ１から入力される選択信号を受け、その選択信号に基づき、メモリＭ０～Ｍ１５に保持されたデータブロックをＸＯＲ演算に使用するか否かを選択する。選択回路２ａ～２ｐとしては、ＡＮＤ回路（論理積演算回路）を用いることができる。選択回路２ａ～２ｐは、ＡＮＤ回路に限定されないが、ＡＮＤ回路を用いることで、簡単な回路にすることができる。
　以下では、選択回路２ａ～２ｐはＡＮＤ回路であるものとして説明する。
　選択回路２ａ～２ｐは、メモリＭ０～Ｍ１５が出力したデータブロックと、１６ビットの選択信号とのＡＮＤ演算を行い、その演算結果をＸＯＲ回路３ａ～３ｈに出力する。このとき、入力端子Ｐ１から入力される１６ビットの選択信号の“１”となるビットに応じて、メモリＭ０～Ｍ１５に保持されている複数のデータブロックの１つまたは複数が、選択回路２ａ～２ｐから出力される。
　図１の上側には、演算回路１がＲＰＳ技術による符号化処理（以下ＲＰＳ符号化処理と呼ぶ）を行う場合を想定して、ＲＰＳ符号化行列の一例が示されている。ＲＰＳ符号化行列は、図示しない記憶部に記憶されており、選択信号として、１６ビットの列ベクトルが入力端子Ｐ１に順番に入力される。図１のＲＰＳ符号化行列は、１６行３０列の行列である。列ベクトルにおける行は、メモリＭ０～Ｍ１５に対応している。つまり、列ベクトルにおけるある行の値が“１”のときには、その行に対応するメモリに保持されているデータブロックがＸＯＲ演算に用いられる。
　例えば、列番号が１７の列ベクトルが入力端子Ｐ１から入力された場合、１，３，５～１３，１５行目に対応した、メモリＭ０，Ｍ２，Ｍ４，…，Ｍ１２，Ｍ１４に保持されているデータブロックが、選択回路２ａ，２ｃ，２ｅ，…，２ｍ，２ｏから出力される。
　また、列番号が２５の列ベクトルが入力端子Ｐ１から入力された場合、２，４，…，１２，１４，１６行目に対応した、メモリＭ１，Ｍ３，…，Ｍ１１，Ｍ１３，Ｍ１５に保持されているデータブロックが、選択回路２ｂ，２ｄ，…，２ｌ，２ｎ，２ｐから出力される。
　ＸＯＲ回路３ａ～３ｏは、選択回路２ａ～２ｐで選択されたデータブロックに基づくＸＯＲ演算を行う。ＸＯＲ演算結果は、出力端子Ｐ２から出力される。
　ＸＯＲ回路３ａの２つの入力端子は、選択回路２ａ，２ｂの出力端子に接続されており、ＸＯＲ回路３ｂの２つの入力端子は、選択回路２ｃ，２ｄの出力端子に接続されている。また、ＸＯＲ回路３ｃの２つの入力端子は、選択回路２ｅ，２ｆの出力端子に接続されており、ＸＯＲ回路３ｄの２つの入力端子は、選択回路２ｇ，２ｈの出力端子に接続されている。また、ＸＯＲ回路３ｅの２つの入力端子は、選択回路２ｉ，２ｊの出力端子に接続されており、ＸＯＲ回路３ｆの２つの入力端子は、選択回路２ｋ，２ｌの出力端子に接続されている。また、ＸＯＲ回路３ｇの２つの入力端子は、選択回路２ｍ，２ｎの出力端子に接続されており、ＸＯＲ回路３ｈの２つの入力端子は、選択回路２ｏ，２ｐの出力端子に接続されている。
　ＸＯＲ回路３ｉの２つの入力端子は、ＸＯＲ回路３ａ，３ｂの出力端子に接続されており、ＸＯＲ回路３ｊの２つの入力端子は、ＸＯＲ回路３ｃ，３ｄの出力端子に接続されている。また、ＸＯＲ回路３ｋの２つの入力端子は、ＸＯＲ回路３ｅ，３ｆの出力端子に接続されており、ＸＯＲ回路３ｌの２つの入力端子は、ＸＯＲ回路３ｇ，３ｈの出力端子に接続されている。ＸＯＲ回路３ｍの２つの入力端子は、ＸＯＲ回路３ｉ，３ｊの出力端子に接続されており、ＸＯＲ回路３ｎの２つの入力端子は、ＸＯＲ回路３ｋ，３ｌの出力端子に接続されている。ＸＯＲ回路３ｏの２つの入力端子は、ＸＯＲ回路３ｍ，３ｎの出力端子に接続されており、ＸＯＲ回路３ｏの出力端子は、出力端子Ｐ２に接続されている。
　図１の例では、上記のようにＸＯＲ回路３ａ～３ｏは、ツリー状（トーナメント状）に接続されている。なお、ＸＯＲ回路は２入力に限定されず、３入力以上としてもよく、例えば、１つのＸＯＲ回路で選択回路２ａ～２ｐから出力されるデータブロックのＸＯＲ演算を行ってもよい。
　（演算回路１の動作例）
　以下、演算回路１の動作の一例を説明する。なお、以下では図１に示されているようなＲＰＳ符号化行列の列ベクトルが、選択回路２ａ～２ｐに入力される選択信号であるものとして説明する。
　入力端子Ｐ１には、列番号が０から２９までの列ベクトルが選択信号として順に入力される。
　列番号が０～１５までの各列ベクトルでは、ある行の値が１であり、他の行の値は０である。選択信号としてこのような列ベクトルが入力端子Ｐ１に入力されたときには、値が１の行に対応するメモリに保持されているデータブロックが、選択回路２ａ～２ｐの何れかから出力される。その他の選択回路からは、０が出力される。
　これにより、上記のような接続関係をもつＸＯＲ回路３ａ～３ｏの最後段のＸＯＲ回路３ｏからは、メモリＭ０～Ｍ１５の何れかに保持されたデータブロックそのものが出力される。
　列番号が１６～２９までの各列ベクトルでは、複数の行の値が１である。選択信号としてこのような列ベクトルが入力端子Ｐ１に入力されたときには、値が１の行に対応するメモリに保持されている複数のデータブロックが、選択回路２ａ～２ｐの何れか２以上から出力される。その他の選択回路からは、０が出力される。
　これにより、上記のような接続関係をもつＸＯＲ回路３ａ～３ｏの最後段のＸＯＲ回路３ｏからは、選択回路２ａ～２ｐの何れか２以上から出力される複数のデータブロックのＸＯＲ演算結果が出力される。
　以上のように、本実施の形態による演算回路１は、一旦複数のメモリＭ０～Ｍ１５で各データブロックを保持し、メモリＭ０～Ｍ１５から読み出された複数のデータブロックから、選択回路２ａ～２ｐで演算に用いるものを選びＸＯＲ回路３ａ～３ｏに渡す。このような並列化処理により、ＲＰＳ符号化処理のように複数のデータブロック間の組み合わせで多くのＸＯＲ演算を行う際、演算処理が効率化され、高速な演算が可能になる。
　（第２の実施の形態）
　以下、ＸＯＲ演算を行う演算回路の例として、送信回路に含まれ、ＲＰＳ符号化処理を行う符号化回路、また受信回路に含まれ、ＲＰＳ符号化処理で符号化された符号化データを復号する復号回路を説明する。
　まず、ＲＰＳ符号化処理の一例を説明する。
　図２は、ＲＰＳ符号化処理の一例を説明する図である。
　まず、ＲＰＳ符号化による処理では、データが、一定サイズのデータブロックに分割される。ここでは、説明のため、１６ＫＢのデータが、１ＫＢごとの１６個のデータブロックに分割されるとし、分割された端子ブロックをブロックｂ０～ｂ１５とする。
　次に、符号化回路は、データの分割により得られたブロックｂ０～ｂ１５から１つまたは複数個を選択して、選択されたブロックでＸＯＲ演算を行うことで、符号化データｄ０～ｄ１５及び冗長符号化データｅ０～ｅ１３を生成する。
　その後、符号化データ等に、パケットとして、そのパケットヘッダに組み合わせ情報（後述の例では、図７のＲＰＳ符号化行列の列ベクトル）が追加され、さらに通信パケットヘッダが付与された後、ＵＤＰ（User Datagram Protocol）通信により送信される。このとき、伝送経路でパケットの消失や入れ換えが生じても、受信側は、受信した符号化データ等と、受信した組み合わせ情報（後述の例では、図１２の受信符号化行列）にガウスの消去法等を適用することで、元の送信データを復号することができる。
　次に、データ通信に用いる情報処理装置の一例を説明する。
　図３は、情報処理装置の一例を示す図である。
　情報処理装置４は、コンピュータ５と、コンピュータ５に装着された機能拡張ボード６を有する。コンピュータ５は、ＣＰＵ（Central Processing Unit）５Ａ、主記憶部５Ｂ、ＰＣＩｅ（PCI express）バス５Ｃを有している。機能拡張ボード６には、メモリチップ６Ａ、ＦＰＧＡ（Field-Programmable Gate Array）６Ｂ、ＬＡＮ（Local Area Network）コネクタ６Ｃが搭載されている。また、ＣＰＵ５ＡとＦＰＧＡ６Ｂは、ＰＣＩｅバス５Ｃを介して接続されている。
　ＣＰＵ５Ａは、送信データを図示しないＨＤＤ（Hard Disk Drive）等から読み出し、主記憶部５Ｂに格納させる。また、ＦＰＧＡ６Ｂに、ＲＰＳ符号化処理の実行等を指示する。
　主記憶部５Ｂは、送信データや、ＣＰＵ５Ａによる処理に必要な各種データを格納している。主記憶部５Ｂには、例えば、ＲＡＭが用いられる。
　メモリチップ６Ａは、ＦＰＧＡ６Ｂの有するＤＭＡ（Direct Memory Access）コントローラにより、主記憶部５Ｂから転送されてきたデータを格納する。メモリチップ６Ａには、例えば、ＲＡＭが用いられる。
　ＦＰＧＡ６Ｂは、データのＲＰＳ符号化処理等を行い、通信用のパケットを生成し、ＬＡＮコネクタ６Ｃに出力する。
　ＬＡＮコネクタ６Ｃは、ＦＰＧＡ６Ｂが出力したパケットを、ネットワークを介して、図示しない受信装置等に転送する。
　（ＦＰＧＡ６Ｂの一例）
　図４は、ＲＰＳ符号化処理を行うＦＰＧＡの一例について説明する図である。
　なお、図４では、送信データのＲＰＳ符号化処理以外の制御及び機能を実行する部分については図示が省略されている。
　ＦＰＧＡ６Ｂは、ＰＣＩｅインターフェース６Ｂ１、メモリコントローラ６Ｂ２、通信処理回路６Ｂ３、制御回路７、符号化回路８を有する。
　ＰＣＩｅインターフェース６Ｂ１は、Ｉ／Ｏデバイス等によるＰＣＩｅエンドポイントであり、ＰＣＩｅバス５Ｃを介して転送されてきたデータ等に対して、物理層、データリンク層における処理等を行う。
　メモリコントローラ６Ｂ２は、メモリチップ６Ａに格納されたデータを、一定サイズのデータブロックに分割し、ＢＲＡＭ（Block RAM）ｍ０～ｍ１５に転送するメモリインターフェースである。メモリコントローラ６Ｂ２は、例えば、図２に示したように、１６ＫＢのデータを、一定サイズ１ＫＢの１６個のブロックｂ０～ｂ１５に分割し、ＢＲＡＭｍ０～ｍ１５に転送する。
　通信処理回路６Ｂ３は、符号化回路８が出力した符号化データ等に対して、ネットワーク層、データリンク層、物理層における処理等を行い、通信用のパケットを生成してＬＡＮコネクタ６Ｃに出力する。
　制御回路７は、符号化回路８が符号化データを生成する際の制御等を行う回路である。制御回路７の回路構成については、後述する。
　符号化回路８は、複数のデータブロック間のＸＯＲ演算を行うことで、符号化データを生成する回路である。図２の例では、符号化回路８は、ブロックｂ０～ｂ１５間のＸＯＲ演算を行い、符号化データｄ０～ｄ１５及び冗長符号化データｅ０～ｅ１３を生成する。
　（符号化回路８の一例）
　図５は、第２の実施の形態による符号化回路の一例を示す図である。
　符号化回路８は、ＢＲＡＭｍ０～ｍ１５、レジスタ９ａ～９ｐ、ＡＮＤ回路１０ａ～１０ｐ、ＸＯＲ回路１１ａ～１１ｏ、レジスタ１２ａ～１２ｏ、入力端子Ｐ３，Ｐ４，Ｐ５、出力端子Ｐ６を有する。
　入力端子Ｐ３には、ＢＲＡＭｍ０～ｍ１５へのデータブロックの書き込みを可能にするＷＥ（Write Enable）信号が、制御回路７から入力される。
　入力端子Ｐ４には、ＢＲＡＭｍ０～ｍ１５がデータブロックを書き込む際の書き込みアドレス信号や、ＢＲＡＭｍ０～ｍ１５がデータブロックを読み出してＡＮＤ回路１０ａ～１０ｐに出力する際の読み出しアドレス信号が、制御回路７から入力される。
　入力端子Ｐ５には、ＡＮＤ回路１０ａ～１０ｐに、後述するＲＰＳ符号化行列の列ベクトルの各要素が、制御回路７から入力される。
　符号化回路８には、メモリチップ６Ａからメモリコントローラ６Ｂ２を介して、一定サイズに分割された１６個のデータブロックが供給される。
　ＢＲＡＭｍ０～ｍ１５は、入力端子Ｐ３，Ｐ４を介して制御回路７から書き込みアドレス信号及びＷＥ信号が入力されると、供給された１６個のデータブロック、例えば、図２のブロックｂ０～ｂ１５を、それぞれ１ブロックずつ書き込み格納する。また、ＢＲＡＭｍ０～ｍ１５は、入力端子Ｐ３を介して制御回路７から読み出しアドレス信号が入力されると、それぞれ、格納したデータブロックを読み出し、例えば、６４ビットずつ、レジスタ９ａ～９ｐに出力する。
　レジスタ９ａ～９ｐは、ＢＲＡＭｍ０～ｍ１５のそれぞれと、ＡＮＤ回路１０ａ～１０ｂのそれぞれとの間に接続されている。レジスタ９ａ～９ｐは、ＢＲＡＭｍ０～ｍ１５が出力したデータブロックを保持し、保持したデータブロックのＡＮＤ回路出力タイミングを調整する。例えば、レジスタ９ａ～９ｂは、図示しないクロック信号に同期したタイミングで、ＢＲＡＭｍ０～ｍ１５から供給されたデータブロックを保持し、出力する。ＢＲＡＭｍ０～ｍ１５から、ＡＮＤ回路１０ａ～１０ｐまでの距離にばらつきがある場合、ＡＮＤ回路１０ａ～１０ｐの入力側にこのようなレジスタ９ａ～９ｐを設けることで、ＡＮＤ回路１０ａ～１０ｐへの入力タイミングをそろえることができる。
　ＡＮＤ回路１０ａ～１０ｐは、選択回路として機能する。ＡＮＤ回路１０ａ～１０ｐは、それぞれ、ＢＲＡＭｍ０～ｍ１５が出力したデータブロックと、入力端子Ｐ５から入力されたＲＰＳ符号化行列の各値（選択信号に相当する）とのＡＮＤ演算を行い、その演算結果をＸＯＲ回路１１ａ～１１ｈに出力する。このとき、ＡＮＤ回路１０ａ～１０ｐは、それぞれ、入力端子Ｐ５を介して入力された列ベクトルの値が“１”となる行に対応したＢＲＡＭｍ０～ｍ１５に保持されているデータブロックを選択し出力する。ＲＰＳ符号化行列の列ベクトルについては後述する。
　ＸＯＲ回路１１ａ～１１ｏは、ＡＮＤ回路１０ａ～１０ｐが選択し出力したデータブロック間のＸＯＲ演算を行い、その演算結果を出力端子Ｐ６に出力する。
　ＸＯＲ回路１１ａの２つの入力端子は、ＡＮＤ回路１０ａ，１０ｂの出力端子に接続されており、ＸＯＲ回路１１ｂの２つの入力端子は、ＡＮＤ回路１０ｃ，１０ｄの出力端子に接続されている。また、ＸＯＲ回路１１ｃの２つの入力端子は、ＡＮＤ回路１０ｅ，１０ｆの出力端子に接続されており、ＸＯＲ回路１１ｄの２つの入力端子は、ＡＮＤ回路１０ｇ，１０ｈの出力端子に接続されている。また、ＸＯＲ回路１１ｅの２つの入力端子は、ＡＮＤ回路１０ｉ，１０ｊの出力端子に接続されており、ＸＯＲ回路１１ｆの２つの入力端子は、ＡＮＤ回路１０ｋ，１０ｌの出力端子に接続されている。また、ＸＯＲ回路１１ｇの２つの入力端子は、ＡＮＤ回路１０ｍ，１０ｎの出力端子に接続されており、ＸＯＲ回路１１ｈの２つの入力端子は、ＡＮＤ回路１０ｏ，１０ｐの出力端子に接続されている。
　ＸＯＲ回路１１ｉの２つの入力端子は、レジスタ１２ａ，１２ｂを介してＸＯＲ回路１１ａ，１１ｂの出力端子に接続されている。ＸＯＲ回路１１ｊの２つの入力端子は、レジスタ１２ｃ，１２ｄを介してＸＯＲ回路１１ｃ，１１ｄの出力端子に接続されている。また、ＸＯＲ回路１１ｋの２つの入力端子は、レジスタ１２ｅ，１２ｆを介してＸＯＲ回路１１ｅ，１１ｆの出力端子に接続されている。また、ＸＯＲ回路１１ｌの２つの入力端子は、レジスタ１２ｇ，１２ｈを介してＸＯＲ回路１１ｇ，１１ｈの出力端子に接続されている。ＸＯＲ回路１１ｍの２つの入力端子は、レジスタ１２ｉ，１２ｊを介してＸＯＲ回路１１ｉ，１１ｊの出力端子に接続されている。ＸＯＲ回路１１ｎの２つの入力端子は、レジスタ１２ｋ，１２ｌを介してＸＯＲ回路１１ｋ，１１ｌの出力端子に接続されている。ＸＯＲ回路１１ｏの２つの入力端子は、レジスタ１２ｍ，１２ｎを介してＸＯＲ回路１１ｍ，１１ｎの出力端子に接続されており、ＸＯＲ回路１１ｏの出力端子は、レジスタ１２ｏを介して出力端子Ｐ６に接続されている。出力端子Ｐ６は、ＸＯＲ回路１１ａ～１１ｏが行ったデータブロック間のＸＯＲ演算結果を、符号化データ（前述の符号化データと冗長符号化データを含む）として通信処理回路６Ｂ３（図４）に出力する。
　レジスタ１２ａ～１２ｐは、レジスタ９ａ～９ｐと同様の機能をもち、ＸＯＲ回路１１ａ～１１ｏ間のデータ入出力のタイミング調整を行う。
　図５の例では、上記のようにＸＯＲ回路１１ａ～１１ｏは、複数段に渡ってツリー状（トーナメント状）に接続されている。なお、ＸＯＲ回路は２入力に限定されず、３入力以上としてもよく、例えば、１つのＸＯＲ回路でＡＮＤ回路１０ａ～１０ｐから出力されるデータブロックのＸＯＲ演算を行ってもよい。
　（制御回路７の一例）
　図６は、制御回路の一例を示す図である。
　制御回路７と前述した符号化回路８との接続を説明するために、符号化回路８の一部についても図示されている。
　なお、図６では、符号化処理の制御を行う部分以外については、図示が省略されている。
　制御回路７は、メイン制御回路１３を有している。メイン制御回路１３は、加算器１４、レジスタ１５、符号化行列保持部１６、比較回路１７、レジスタ１８、加算器１９を有している。さらに、制御回路７は、レジスタ２０，２１を有する。
　加算器１４は、例えば、１を保持するフリップフロップを有し、レジスタ１５に保持されているアドレスをインクリメント（＋１）する。
　レジスタ１５は、ＢＲＡＭｍ０～ｍ１５の書き込みアドレスや読み出しアドレスを保持し、また、保持した書き込みアドレスや読み出しアドレスを、入力端子Ｐ３を介して、ＢＲＡＭｍ０～ｍ１５に出力する。レジスタ１５は、図示しないクロック信号に同期して、保持しているアドレスに、加算器１４により＋１加算されたアドレスを保持する。
　符号化行列保持部１６は、例えば、複数のレジスタを有し、ＲＰＳ符号化行列を格納する。
　図７は、ＲＰＳ符号化行列の一例を示す図である。
　図７に示すＲＰＳ符号化行列は、１６行３０列の行列である。
　ＲＰＳ符号化処理による符号化データは、ＲＰＳ符号化行列の列ベクトルごとに生成される。ＲＰＳ符号化行列の列番が０～１５の列ベクトルは、図２の例では、符号化データｄ０～ｄ１５を生成する際に用いられる列ベクトルである。また、ＲＰＳ符号化行列の列番が１６～２９の列ベクトルは、図２の例では、冗長符号化データｅ１６～ｅ２９を生成する際に用いられる列ベクトルである。
　列ベクトルにおける行は、ＢＲＡＭｍ０～ｍ１５に対応している。つまり、列ベクトルにおけるある行の値が“１”のときには、その行に対応するＢＲＡＭに保持されているデータブロックがＸＯＲ演算に用いられる。
　図６の符号化行列保持部１６は、ＲＰＳ符号化行列の列ベクトルを、レジスタ１８から出力される列番号に応じて、レジスタ２１に出力する。初期状態の場合、レジスタ１８に保持された値は０であるので、符号化行列保持部１６は、列番号が０（ｊ＝０）の列ベクトルを、レジスタ２１に出力する。
　比較回路１７は、加算器１４でのインクリメント回数に基づき、ＢＲＡＭｍ０～ｍ１５に１データブロック分（例えば、１ＫＢ）の書き込みが終わったかを判定し、１データブロック分の書き込みが終わると、レジスタ１８にセット信号を出力する。
　レジスタ１８は、ＲＰＳ符号化行列の列番号を保持する。また、レジスタ１８は、比較回路１７が出力するセット信号を受けると、図示しないクロック信号に同期して、保持している列番号に、加算器１９により＋１加算された列番号の値を保持する。
　加算器１９は、例えば、１を保持するフリップフロップを有し、レジスタ１８に保持されている列番号をインクリメントする。
　レジスタ２０は、ＢＲＡＭｍ０～ｍ１５への書き込みが可能になると、メイン制御回路１３内の、図示しないＷＥ信号生成部で生成されるＷＥ信号を保持する。また、レジスタ２０は、保持しているＷＥ信号を、入力端子Ｐ４を介して、ＢＲＡＭｍ０～１５に出力する。
　レジスタ２１は、保持しているＲＰＳ符号化行列の列ベクトルの各値を、入力端子Ｐ５を介して、ＡＮＤ回路１０ａ～１０ｐに出力する。例えば、列ベクトルの１行目の値はＡＮＤ回路１０ａへ、２行目の値はＡＮＤ回路１０ｂへと、順次、入力される。
　なお、本実施の形態による符号化回路８は、ＦＰＧＡ６Ｂ内に含まれるものとしたが、ＡＳＩＣ（Application Specific Integrated Circuit）等で実現するようにしてもよい。
　（ＲＰＳ符号化処理の一例）
　以下、符号化回路８によるＲＰＳ符号化処理の一例を説明する。
　図８は、ＲＰＳ符号化処理の一例の流れを示すフローチャートである。
　まず、ＢＲＡＭｍ０～ｍ１５への、データブロックの書き込みが行われる（ステップＳ１）。ステップＳ１の処理では、制御回路７がＷＥ信号をアサートし、ＢＲＡＭｍ０～１５に書き込みアドレスを供給する。そして、ＢＲＡＭｍ０～ｍ１５は、メモリチップ６Ａからメモリコントローラ６Ｂ２を介して一定サイズに分割された１６個のデータブロックを書き込む。
　また、メイン制御回路１３は、列番号ｊを０に設定する（ステップＳ２）。ステップＳ２の処理では、メイン制御回路１３のレジスタ１８の初期値が０に設定される。
　次に、制御回路７は、ＲＰＳ符号化行列の列番号ｊの列ベクトルの各値をＡＮＤ回路１０ａ～１０ｐに入力する（ステップＳ３）。ステップＳ３の処理では、図６に示したようなレジスタ２１が、入力端子Ｐ５を介して、保持しているＲＰＳ符号化の列番号ｊの列ベクトルの各値を、ＡＮＤ回路１０ａ～１０ｐに入力する。
　例えば、列番号ｊの列ベクトルの１行目の値はＡＮＤ回路１０ａへ、２行目の値はＡＮＤ回路１０ｂへと、順次、入力される。このとき、ＡＮＤ回路１０ａ～１０ｐは、列番号ｊの列ベクトルの各値と、ＢＲＡＭｍ０～１５のデータブロックとのＡＮＤ演算を行い、その演算結果をＸＯＲ回路１１ａ～１１ｈに出力する。これにより、ＡＮＤ回路１０ａ～１０ｐは、列ベクトルの“１”となる行の値に応じて、ＢＲＡＭｍ０～１５に保持されているデータブロックを選択しＸＯＲ回路１１ａ～１１ｈに出力する。例えば、図７に示すＲＰＳ符号化行列の列番号が０の列ベクトル（ｊ＝０）がＡＮＤ回路１０ａ～１０ｐに入力された場合、１行目の値のみが“１”であるため、１行目の値が入力されるＡＮＤ回路１０ａは、ＢＲＡＭｍ０のデータブロックを選択し出力する。
　その後、符号化回路８は、ＸＯＲ演算を行う（ステップＳ４）。ステップＳ４の処理では、ＸＯＲ回路１１ａ～１１ｈにより、ＢＲＡＭｍ０～ｍ１５に保持されているデータブロックを用いたＸＯＲ演算が行われる。
　列番号ｊが０～１５までの各列ベクトルは、ある行の値が１であり、他の行の値は０である。このような列ベクトルが入力端子Ｐ５に入力されたときには、上記のような接続関係をもつＸＯＲ回路１１ａ～１１ｏの最後段のＸＯＲ回路１１ｏからは、値が１の行に対応するＢＲＡＭに保持されているデータブロックそのものが出力される。
　列番号が１６～２９までの各列ベクトルは、複数の行の値が１である。このような列ベクトルが入力端子Ｐ５に入力されたとき、上記のような接続関係をもつＸＯＲ回路１１ａ～１１ｏの最後段のＸＯＲ回路１１ｏからは、ＡＮＤ回路１０ａ～１０ｐの何れか２以上から出力される複数のデータブロックのＸＯＲ演算結果が出力される。
　次に、メイン制御回路１３は、列番号ｊが最大値である２９に達したか否かを判定し（ステップＳ５）、列番号ｊが２９より小さい間は、加算器１９により列番号ｊに＋１を加算させる（ステップＳ６）。ステップＳ６の後は、ステップＳ３からの処理が繰り返される。
　また、列番号ｊが２９に達した場合、１データブロックに関するＲＰＳ符号化処理は完了する。符号化回路８が、次のデータブロックに関するＲＰＳ符号化処理を行う際には、ステップＳ１からの処理が繰り返される。
　その後、符号化回路８から出力される符号化データ及び冗長符号化データは、通信処理回路６Ｂ３の処理等を経て、パケットとして転送される。また、このとき、符号化に用いられた列ベクトルは、そのパケットヘッダに追加され、符号化データ及び冗長符号化データと共に転送される。
　以上のように、本実施の形態による符号化回路８は、一旦複数のＢＲＡＭｍ０～ｍ１５で各データブロックを保持し、列ベクトルの値に基づきＡＮＤ回路１０ａ～１０ｐで演算に用いるデータブロックを選びＸＯＲ回路１１ａ～１１ｏでＸＯＲ演算する。このような並列化処理により、多くのＸＯＲ演算を行うＲＰＳ符号化処理等において、演算処理が効率化され、高速な演算（符号化処理）が可能になる。
　なお、符号化回路８において、ＢＲＡＭｍ０～ｍ１５を６４ビット×５１２ワードで使用する場合、ＢＲＡＭｍ０～ｍ１５は、１ＫＢのデータブロックであれば、それぞれ、４個分のデータブロックを保持することが可能となる。これにより、ＢＲＡＭｍ０～ｍ１５は、４個分のデータブロックを連続してレジスタ９ａ～９ｐへ入力することができるので、符号化処理のスループットがより向上する。さらには、ＢＲＡＭｍ０～ｍ１５を、書き込みと読み出しが同時実行可能なデュアルポートメモリにすることで、ＢＲＡＭへ新たなデータブロックを書き込む時間を隠ぺいすることが可能になるため、よりスループットを向上できる。
　次に、復号処理の一例を説明する。
　（復号処理の一例）
　図９は、ＲＰＳ符号化処理で得られた符号化データに対する復号処理の一例を説明する図である。
　図９では、前述した符号化回路８から、ネットワークを介して、復号回路（図１０参照）に送られてくるパケットに含まれる符号化データｄ０～ｄ１５及び冗長符号化データｅ０～ｅ１３を復号する様子が示されている。
　復号回路（図１０参照）では、受信したパケットのヘッダが参照され、ヘッダから符号化に用いたデータブロックの組み合わせ情報（ＲＰＳ符号化行列の列ベクトル）が抽出される。
　符号化データｄ０，ｄ１，ｄ３～ｄ１５は、データブロックであるブロックｂ０，ｂ１，ｂ３～ｂ１５に相当するので、そのまま出力される。
　図９の例では、符号化データｄ２を含むパケットが消失している例が示されている。復号回路は、受信できた符号化データ及び冗長符号化データと、抽出した組み合わせ情報から、消失したパケットのブロックｂ２を生成（復号）する。例えば、ブロックｂ２は、図９に示すように、符号化データｄ０，ｄ１，ｄ３，…，ｄ１５、冗長符号化データｅ０のＸＯＲ演算により生成される。
　このように、復号回路でも、ＸＯＲ演算が行われ、回路構成は符号化回路８と同様なものとなる。
　次に、復号処理を行う際に用いる復号回路について、図１０を用いて説明する。なお、復号回路は、例えば、図３に示したＦＰＧＡ６Ｂ内に符号化回路８と共に含まれていてもよい。復号回路を制御する制御回路については、図６に示したような制御回路７と同様の回路で実現できる。
　（復号回路の一例）
　図１０は、第２の実施の形態による復号回路の一例を示す図である。
　復号回路８ａは、ＢＲＡＭｎ０，ｎ１，ｎ２，ｎ３，…，ｎ２６，ｎ２７，ｎ２８，ｎ２９、レジスタｒａ０，ｒａ１，ｒａ２，ｒａ３，…，ｒａ２６，ｒａ２７，ｒａ２８，ｒａ２９を有している。さらに復号回路８ａは、ＡＮＤ回路ａ０，ａ１，ａ２，ａ３，…，ａ２６，ａ２７，ａ２８，ａ２９とＸＯＲ回路部２２、入力端子Ｐ１３～Ｐ１５、出力端子Ｐ１６を有する。
　入力端子Ｐ１３には、ＢＲＡＭｎ０～ｎ２９の符号化データ等の書き込みを可能にするＷＥ信号が入力される。
　入力端子Ｐ１４には、ＢＲＡＭｎ０～ｎ２９が符号化データ等を書き込む際の書き込みアドレスや、ＢＲＡＭｎ０～ｎ２９が符号化データ等を読み出してＡＮＤ回路ａ０～ａ２９に出力する際の読み出しアドレスが入力される。
　入力端子Ｐ１５には、ＡＮＤ回路ａ０～ａ２９に供給される、後述する復号ベクトルの各値が入力される。
　ＢＲＡＭｎ０～ｎ２９は、入力端子Ｐ１３，Ｐ１４を介して、書き込みアドレス、ＷＥ信号が入力されると、受信された符号化データ等を、それぞれ、１ブロックずつ書き込み保持する。また、ＢＲＡＭｎ０～ｎ２９は、入力端子Ｐ１３を介して読み出しアドレスが入力されると、それぞれ、保持している符号化データ等を、例えば、６４ビットずつ、レジスタｒａ０～ｒａ２９に出力する。
　ＢＲＡＭｎ０～ｎ２９は、符号化回路８が出力する３０個のデータブロック（符号化データ）、すなわち符号化データｄ０～ｄ１５と冗長符号化データｅ０～ｅ１３に対応して、３０個ある。レジスタｒａ０～ｒａ２９、ＡＮＤ回路ａ０～ａ２９も同様である。
　レジスタｒａ０～ｒａ２９は、図５に示したレジスタ９ａ～９ｐと同様の機能を有する。
　ＡＮＤ回路ａ０～ａ２９は、図５に示したＡＮＤ回路１０ａ～１０ｐと同様に選択回路として機能する。ＡＮＤ回路ａ０～ａ２９は、それぞれ、ＢＲＡＭｎ０～ｎ２９が出力した符号化データまたは冗長符号化データと、入力端子Ｐ５から入力された復号ベクトル（選択信号として機能する）の各値とのＡＮＤ演算を行う。そして、ＡＮＤ回路ａ０～ａ２９は、その演算結果をＸＯＲ回路部２２に出力する。このとき、ＡＮＤ回路ａ０～ａ２９は、それぞれ、入力端子Ｐ１５を介して入力された復号ベクトル（列ベクトル）が“１”となる行に応じて、ＢＲＡＭｎ０～ｎ２９の符号化データまたは冗長符号化データを選択し出力する。
　ＸＯＲ回路部２２は、図示を省略しているが、例えば、図５に示した符号化回路８と同様に、複数のＸＯＲ回路とレジスタがツリー状に接続されている回路となっている。
　ＸＯＲ回路部２２は、ＡＮＤ回路ａ０～ａ２９により選択され入力された符号化データまたは冗長符号化データのＸＯＲ演算を行い、元のデータブロックを復号する。
　出力端子Ｐ１６は、復号された元のデータブロックを出力する。
　以下、復号回路８ａの動作を説明する前に、復号処理に用いる復号ベクトルの生成処理を説明する。
　（復号ベクトルの生成処理例）
　復号ベクトルは、例えば、復号回路８ａを制御する図示しない制御回路にて生成される。
　復号ベクトルの生成にあたって、まず、以下のような受信符号化行列が生成される。
　図１１は、受信符号化行列の生成例を説明する図である。
　また、図１２は、生成された受信符号化行列の一例を示す図である。
　ＲＰＳ符号化処理で符号化されたデータ（符号化データまたは冗長符号化データ）を含むパケットのヘッダには、ＲＰＳ符号化行列の列ベクトルが含まれている。
　例えば、受信側の制御回路は、上記のようなパケットを受信するたびに、ヘッダから上記列ベクトルを抽出し、列番号＝０から受信順に並べていくことで、図１２に示すような受信符号化行列を生成する。
　図１２に示す受信符号化行列（１６行１６列）は、１６個のパケットを受信した時点で生成されたものである。以下では、受信符号化行列の列ベクトルを、例えば、列番号ｃを用いて列ベクトルＤ（ｃ）と表すものとし、列ベクトルＤ（ｃ）のｕ行目の値を、要素［ｕ］と表すものとする。
　なお、図１２に示されている「基底ベクトル」と、「基底ベクトル候補」については後述する。
　上記のような受信符号化行列から、復号ベクトルが生成される。
　復号処理は、例えば、１次の連立方程式の解法として知られているガウスの消去法に似ている。例えば、１次の連立方程式における、解の係数である行列がＡ、解である列ベクトルがＸ、定数である列ベクトルがＣであるとしたとき、１次の連立方程式は、ＡＸ＝Ｃと表せる。そして、ＡＸ＝Ｃに対し、行列Ａが単位行列Ｅとなるように、ガウスの消去法が適用され、ＥＸ＝Ｃ１、すなわち、Ｘ＝Ｃ１が求められる。
　本実施の形態による復号処理では、受信符号化行列は行列Ａ、元のデータブロックは列ベクトルＸ、符号化データまたは冗長符号化データは列ベクトルＣで表される。
　ここで、復号回路８ａのＡＮＤ回路ａ０～ａ２９に入力される選択信号として機能する復号ベクトルは、受信符号化行列に基づき、例えば、復号回路８ａを制御する図示しない制御回路において、例えば、以下のように生成される。
　図１３は、復号ベクトルの生成処理の一例の流れを示すフローチャートである。
　まず、複数の復号ベクトルの値が代入される行列ｏｐｓの初期化が行われる（ステップＳ１０）。
　行列ｏｐｓの初期化は、行列ｏｐｓの対角要素が１、その他の要素が０となる単位行列を算出することにより行われる。また、行列ｏｐｓは、受信符号化行列の列数と、同数の行数及び列数をもつ。
　次に、受信符号化行列の列番号ｃが０に設定される（ステップＳ１１）。列番号ｃは、後述のステップＳ１３の処理で、基底ベクトルまたは基底ベクトル候補の列番号が代入される変数である。
　その後、受信符号化行列に含まれる列ベクトルについて、基底ベクトル、基底ベクトル候補の決定が行われる（ステップＳ１２）。
　基底ベクトルは、１となる要素を１つだけ有し、また、互いに直交するベクトルである。また、以下において、要素［ｕ］（行番号がｕの値）が１となる基底ベクトルを、要素［ｕ］の基底ベクトルという。図１２に示した受信符号化行列の例において、列番号ｃの列ベクトルをＤ［ｃ］とすると、列番号ｃが０～１２の列ベクトルＤ（０）～Ｄ（１２）が、それぞれ、要素［３］～［１２］の基底ベクトルと決定される。
　基底ベクトル候補は、受信符号化行列に要素［ｕ］の基底ベクトルが存在しない場合、要素［ｕ］が１となる列ベクトルのことである。例えば、図１２に示した受信符号化行列では、要素［０］～［２］の基底ベクトルが存在しない。そのため、要素［０］が１となる列ベクトルＤ（１３）が要素［０］の基底ベクトル候補、要素［２］が１となる列ベクトルＤ（１４）が要素［２］の基底ベクトル候補と決定される。また、要素［１］が１となる列ベクトルＤ（１５）が要素［１］の基底ベクトル候補と決定される。
　次に、受信符号化行列の列ベクトルを、基底ベクトルへと変換していく処理が行われる（ステップＳ１３）。
　ステップＳ１３の処理では、まず、受信符号化行列において、基底ベクトル（または基底ベクトル候補）の１となる要素と同じ行番号で要素が１となる列ベクトルが検出される。そして、検出された列ベクトルの当該要素を、当該要素と基底ベクトルの当該要素とのＸＯＲ演算結果で更新する。１と１のＸＯＲ演算結果は０であるため、検出された列ベクトルの当該要素は０となる。このような処理が受信符号化行列の各基底ベクトル（または基底ベクトル候補）で繰り返されることにより、受信符号化行列の基底ベクトル候補が、基底ベクトルに変換される。
　図１４は、更新された受信符号化行列の一例を示す図である。
　ステップＳ１３の処理によって、図１２に示した基底ベクトル候補であった列ベクトルＤ（１３）～（１５）が、図１４に示されているように要素［０］～［１］の基底ベクトルとなっている。
　また、上記のステップＳ１３の処理では、受信符号化行列の基底ベクトル候補を基底ベクトルに変換させていく際のＸＯＲ演算処理結果が、行列ｏｐｓの各要素に代入されていき、例えば、以下のような行列ｏｐｓが生成される。
　図１５は、行列ｏｐｓの一例を示す図である。
　行列ｏｐｓの各要素には、受信符号化行列の基底ベクトル候補を基底ベクトルへと変換していく際の、ＸＯＲ演算結果が代入されている。以下、行列ｏｐｓの列番号ｉの列ベクトルを列ベクトルｏｐ（ｉ）と表記する。
　図１２に示した受信符号化行列では、列ベクトルＤ（１３）～Ｄ（１５）を基底ベクトルに変換するために、上記のようなＸＯＲ演算による更新処理が行われる。そのＸＯＲ演算結果により、行列ｏｐｓの列ベクトルｏｐ（１３）～（１５）は、行列の対角要素以外で、１となる要素を有している。
　この行列ｏｐｓの列ベクトルが復号ベクトルとして用いられる。
　図１６は、行列ｏｐｓの列ベクトル（復号ベクトル）と、その列ベクトルにより復号されるデータブロックとの関係の一例を示す図である。
　なお、図１６では、図１５に示した行列ｏｐｓの列ベクトルｏｐ（０）～ｏｐ（１５）のそれぞれが、便宜的に、３２ビットの２進数で表現されている。
　列ベクトルｏｐ（０）～ｏｐ（１５）の右端の要素が、ビット０であり、列ベクトルｏｐ（０）～ｏｐ（１５）の１行目の要素に対応している。
　上記のように、行列ｏｐｓの列ベクトルｏｐ（０）～ｏｐ（１５）の値は、対応する列番号の受信符号化行列の列ベクトルを基底ベクトルへと変更していく際のＸＯＲ演算結果の値となっている。
　このような行列ｏｐｓの列ベクトルを復号ベクトルとして用いることにより、復号回路８ａでは、符号化データまたは冗長符号化データ間で、受信符号化行列を基底ベクトルへと変換していく際のＸＯＲ演算と同様の処理が行われる。
　行列ｏｐｓの列ベクトルｏｐ（０）～ｏｐ（１５）により復号できるデータブロックは、その列ベクトルｏｐ（０）～ｏｐ（１５）と同じ列番号の更新後の受信符号化行列の基底ベクトルの１となる要素の行番号に対応する。
　また、ここで、受信符号化行列は、符号化行列（図７）の列ベクトルから生成されているので、受信符号化行列の１～１６行目の各要素は、符号化行列と同様に、データブロックが格納されたＢＲＡＭｍ０～ｍ１５に対応する。すなわち、行列ｏｐｓの列ベクトルにより復号されるデータブロックは、その列ベクトルと同じ列番号の、更新後の受信符号化行列の基底ベクトルの１となる要素の行番号に対応したＢＲＡＭに保持していたデータブロックとなる。
　例えば、列ベクトルｏｐ（２）を用いてデータブロックを復号する場合、更新後の受信符号化行列（図１４）において、行列ｏｐｓの列ベクトルｏｐ（２）と同じ列番号となる列ベクトルは、列ベクトルＤ（２）である。また、列ベクトルＤ（２）は、要素［５］が１の基底ベクトルであるため、受信符号化行列の行番号５に対応したＢＲＡＭｍ５に格納されたブロックｂ５が復号される。
　列ベクトルｏｐ（１５）を用いてデータブロックを復号する場合、更新後の受信符号化行列（図１４）において、行列ｏｐｓの列ベクトルｏｐ（１５）と同じ列番号となる列ベクトルは、列ベクトルＤ（１５）である。また、列ベクトルＤ（１５）は、要素［２］が１の基底ベクトルであるため、受信符号化行列の行番号２に対応したＢＲＡＭｍ２に格納されたブロックｂ２が復号される。
　なお、パケット通信において、伝送経路で、消失した符号化データが少ない場合には、予め、復号ベクトルを計算しておき、復号回路８ａを制御する図示しない制御回路内の記憶部に格納しておくこともできる。
　（復号回路８ａの動作）
　図１０に示したような復号回路８ａは、複数のＢＲＡＭｎ０～ｎ２９で各データブロック（符号化データ（冗長符号化データも含む））を保持し、上記のような復号ベクトルの値に基づきＡＮＤ回路ａ０～ａ２９で演算に用いるデータブロックを選ぶ。そして、選ばれたデータブロック間でのＸＯＲ演算が、ＸＯＲ回路部２２で行われる。このような並列化処理により、多くのＸＯＲ演算を行う復号処理において、演算処理が効率化され、高速な演算が可能になる。
　なお、復号回路８ａにより、元のデータブロックがすべて再現（復号）された場合、復号回路８ａを含む受信側の装置は、送信側の装置に対して復号完了信号を送るようにしてもよい。例えば、パケットの欠落がない場合には、符号化データｄ０～ｄ１５を含む複数のパケットの受信が完了すると、受信側の装置は、復号完了信号を送信側の装置に送る。送信側の装置では、復号完了信号を受信した時点で、図８に示したような符号化回路８での符号化処理を停止させる。これにより、図７に示したようなＲＰＳ符号化行列のすべての列ベクトルに関して、ＸＯＲ演算を行わなくてもよくなる。
　（変形例）
　図１７，１８は、第２の実施の形態による符号化回路の変形例を示す図である。なお、図１７，１８は、図５に示した符号化回路８の一部に対応している。符号化回路８と同様の要素については、図５と同一の符号を付し、その説明を省略する。
　図１７において、ＸＯＲ回路１１ａの出力側に、ＢＲＡＭ３０が接続されている。また、レジスタ１２ａとＢＲＡＭ３０の出力側に、セレクタ３１が接続されている。
　ＢＲＡＭ３０は、ＸＯＲ回路１１ａのＸＯＲ演算結果、すなわち、ＢＲＡＭｍ０～ｍ１のデータブロック間のＸＯＲ演算結果を保持する。また、セレクタ３１は、入力される選択信号に基づき、レジスタ１２ａと、ＢＲＡＭ３０の何れかを選択し出力する。選択信号は、例えば、図４に示した制御回路７から供給される。
　図１８において、ＸＯＲ回路１１ｉの出力側に、ＢＲＡＭ３２が接続されている。また、レジスタ１２ｉとＢＲＡＭ３２の出力側に、セレクタ３３が接続されている。
　ＢＲＡＭ３２は、ＸＯＲ回路１１ｉのＸＯＲ演算結果、すなわち、ＢＲＡＭｍ０～ｍ３のデータブロック間のＸＯＲ演算結果を保持する。また、セレクタ３３は、入力される選択信号に基づき、レジスタ１２ｉと、ＢＲＡＭ３２の何れかを選択し出力する。選択信号は、例えば、図４に示した制御回路７から供給される。
　図１７，１８では、ＸＯＲ回路１１ａ，１１ｉの出力側にＢＲＡＭ３０，３２やセレクタ３１，３３を設ける例について説明したが、同様にして、他のＸＯＲ回路１１ｂ～１１ｈ，１１ｊ～ｎの出力側に設けることもできる。
　図１９は、第２の実施の形態による符号化回路の変形例を示す図である。なお、図１９に示す符号化回路８ｂは、図５に示した符号化回路８の一部にＢＲＡＭ及びセレクタを設けたものである。また、符号化回路８と同様の要素については、図５に示した要素と同一の符号を付し、その説明を省略する。
　図１９の符号化回路８ｂのＸＯＲ回路１１ａの出力側には、ＢＲＡＭ３０が接続されている。また、レジスタ１２ａとＢＲＡＭ３０の出力側に、セレクタ３１が接続されている。
　ＢＲＡＭ３０は、ＸＯＲ回路１１ａのＸＯＲ演算結果を保持し、また、セレクタ３１は、入力される信号に基づき、レジスタ１２ａと、ＢＲＡＭ３０の何れかを選択し出力する。これにより、ＢＲＡＭｍ０とＢＲＡＭｍ１に保持されているデータブロック間のＸＯＲ演算結果が、ＢＲＡＭ３０に保持されるため、再度、そのＸＯＲ演算結果を利用することができる。
　図１９に示す符号化回路８ｂを用いた符号化処理の流れを以下に説明する。
　図２０は、符号化処理の一例の流れを説明する図である。
　例えば、列番号が０の列ベクトルが入力端子Ｐ５を介して符号化回路８ｂに入力されたとき、ＢＲＡＭｍ０とＢＲＡＭｍ１に保持されているデータブロック間のＸＯＲ演算結果がＢＲＡＭ３０に保持される。図２０に示すＲＰＳ符号化行列において、列番号が０の列ベクトルによるＢＲＡＭｍ０とＢＲＡＭｍ１に保持されているデータブロック間のＸＯＲ演算と同様の演算が、列番号が２８の列ベクトルにおいても行われる。
　そのため、列番号が０の列ベクトルにおいてＢＲＡＭ３０に保持されたＸＯＲ演算結果を、列番号が２８の列ベクトルによる符号化データ生成の際にも利用することができる。このとき、列番号が２７の列ベクトル以降において、ＢＲＡＭｍ０～ｍ２のデータを用いることがないので、列番号が２７の列ベクトル以降において、ＢＲＡＭｍ０～ｍ２に、次のデータブロックを書き込むことができる。これにより、符号化処理のスループットを向上させることができる。
　なお、上記のような変形は、図１０に示した復号回路８ａにも同様に適用できる。
　以上、ＸＯＲ演算を行う演算回路の例として、符号化回路、復号回路を説明してきたが、これらに限定されるものではない。例えば、ＲＡＩＤ（Redundant Arrays of Inexpensive Disks）６等のように、複数回のＸＯＲ演算を行う（パリティデータの算出のため）ものにも適用可能である。
　上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成及び応用例に限定されるものではなく、対応するすべての変形例及び均等物は、添付の請求項及びその均等物による本発明の範囲とみなされる。
　１　演算回路
　２ａ～２ｐ　選択回路
　３ａ～３ｏ　ＸＯＲ回路
　Ｍ０～Ｍ１５　メモリ
　Ｐ１　入力端子
　Ｐ２　出力端子

Claims (6)

  1. 　排他的論理和演算を行う単位となるデータブロックを保持する複数のメモリと、
    　選択信号を受け、前記複数のメモリから読み出される複数の前記データブロックのうち、排他的論理和演算に使用する２以上のデータブロックを前記選択信号に基づき選択する複数の選択回路と、
    　前記複数の選択回路で選択された前記２以上のデータブロックに基づく排他的論理和演算を行う１または複数の排他的論理和演算回路と、
    　を有することを特徴とする演算回路。
  2. 前記複数の選択回路のそれぞれは論理積演算回路であり、前記論理積演算回路の、第１の入力端子には、前記複数のメモリに保持されている複数の前記データブロックの何れかが入力され、第２の入力端子には、前記選択信号が入力され、前記論理積演算回路は、前記選択信号の値に基づいて、前記第１の入力端子に入力されるデータブロックを出力するか否かを選択する、ことを特徴とする請求項１に記載の演算回路。
  3. 　前記複数のメモリのそれぞれと、前記複数の選択回路のそれぞれとの間には、前記データブロックを保持し、保持した前記データブロックの出力タイミングを調整するレジスタが接続されていることを特徴とする請求項１または２に記載の演算回路。
  4. 　前記複数の排他的論理和演算回路は、複数段に渡って接続されており、前記複数の排他的論理和演算回路の一部の出力端子には、排他論理和演算の結果を格納するメモリが接続されていること、を特徴とする請求項１乃至３の何れか一項に記載の演算回路。
  5. 　排他的論理和演算を行う単位となるデータブロックを保持する複数のメモリと、
    　選択信号を受け、前記複数のメモリから読み出される複数の前記データブロックのうち、排他的論理和演算に使用する２以上のデータブロックを前記選択信号に基づき選択する複数の選択回路と、
    　前記複数の選択回路で選択された前記２以上のデータブロックに基づく排他的論理和演算を行い、符号化データを生成する１または複数の排他的論理和演算回路と、
    　を有することを特徴とする符号化回路。
  6. 　排他的論理和演算を行う単位となる符号化データであるデータブロックを保持する複数のメモリと、
    　選択信号を受け、前記複数のメモリから読み出される複数の前記データブロックのうち、排他的論理和演算に使用する２以上のデータブロックを前記選択信号に基づき選択する複数の選択回路と、
    　前記複数の選択回路で選択された前記２以上のデータブロックに基づく排他的論理和演算を行い、復号データを生成する１または複数の排他的論理和演算回路と、
    　を有することを特徴とする復号回路。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108964670B (zh) * 2018-07-25 2020-07-24 北京翼鸥教育科技有限公司 一种基本编解码单元以及编解码器
CN109086537B (zh) * 2018-08-13 2023-05-05 吉林大学 基于fpga的粒子群算法加速方法
EP4173143A1 (en) 2020-06-30 2023-05-03 Ciena Corporation Forward error correction coding using a tree structure

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001274691A (ja) * 2000-03-28 2001-10-05 Matsushita Electric Ind Co Ltd 排他的論理和演算装置
JP3225060B2 (ja) * 1991-07-19 2001-11-05 アンリツ株式会社 符号誤り検出装置
JP4324195B2 (ja) * 2004-04-07 2009-09-02 パナソニック株式会社 パスメモリ回路

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2458179A1 (fr) * 1979-05-31 1980-12-26 Thomson Csf Dispositif de decodage binaire et systemes de transmission comportant un tel dispositif
US5237615A (en) * 1982-05-20 1993-08-17 The United States Of America As Represented By The National Security Agency Multiple independent binary bit stream generator
JPH08202505A (ja) * 1995-01-30 1996-08-09 Fuji Xerox Co Ltd アレイ型記憶装置
US5878061A (en) * 1996-03-14 1999-03-02 Intel Corporation Providing serial data clock signal transitions with parity bits
US5825808A (en) * 1996-04-04 1998-10-20 General Electric Company Random parity coding system
JPH10215187A (ja) * 1997-01-29 1998-08-11 Nec Corp 誤り検出符号化復号装置および方法
US7058876B1 (en) * 2002-02-21 2006-06-06 Ciena Corporation Method and apparatus for use in a decoder of a forward error correction (FEC) system for locating bit errors in a error locator polynomial
US20060195774A1 (en) * 2005-02-17 2006-08-31 Stephen Bowyer Error correction circuit and method
US7373583B2 (en) * 2005-05-19 2008-05-13 Infineon Technologies North America Corp. ECC flag for testing on-chip error correction circuit
US7596743B2 (en) * 2005-09-28 2009-09-29 Ati Technologies Inc. Method and apparatus for error management
US8271850B2 (en) * 2005-12-29 2012-09-18 Intel Corporation Fast low-density parity-check code encoder
JP4696008B2 (ja) * 2006-03-20 2011-06-08 富士通株式会社 Ｉｐ送信装置およびｉｐ送信方法
US8347169B1 (en) * 2010-03-01 2013-01-01 Applied Micro Circuits Corporation System and method for encoding using common partial parity products
US9270299B2 (en) * 2011-02-11 2016-02-23 Qualcomm Incorporated Encoding and decoding using elastic codes with flexible source block mapping
CN106063134A (zh) * 2014-03-11 2016-10-26 富士通株式会社 设计辅助方法、设计辅助程序、设计辅助装置、以及记录介质

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3225060B2 (ja) * 1991-07-19 2001-11-05 アンリツ株式会社 符号誤り検出装置
JP2001274691A (ja) * 2000-03-28 2001-10-05 Matsushita Electric Ind Co Ltd 排他的論理和演算装置
JP4324195B2 (ja) * 2004-04-07 2009-09-02 パナソニック株式会社 パスメモリ回路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP3148092A4 *

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