WO2015105123A1 - Resonant tunneling diode element and non-volatile memory - Google Patents

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成範 永瀬
清水　三聡
時崎　高志
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Abstract

Provided are a resonant tunneling diode element which is capable of ultrafast operation, has high manufacturability, and achieves low-loss and low-power consumption, and a non-volatile memory using the same. In the resonant tunneling diode element, a quantum well comprises a plurality of barrier layers and a well layer between the barrier layers, wherein the well layer is provided with a potential gradient by way of polarization or a compositional gradient, giving the quantum well a quantum level that allows electrons to be accumulated inside the quantum well by inter-sub-band transition. Alternatively, a middle layer, whereof the band gap differs from all those of the well layer and the barrier layers, is provided between the well layer and one of the barrier layers, giving the quantum well a quantum level that allows electrons to be accumulated inside the quantum well by inter-sub-band transition. A non-volatile memory that stores a bistable state through electron accumulation and electron release is implemented with the resonant tunneling diode element that allows for sub-band transition.

Description

共鳴トンネルダイオード素子及び不揮発性メモリResonant tunnel diode element and nonvolatile memory
　本発明は、共鳴トンネルダイオード（Ｒｅｓｏｎａｎｔ　Ｔｕｎｎｅｌｉｎｇ　Ｄｉｏｄｅ、以下、「ＲＴＤ」ともいう。）素子及びこれを用いた不揮発性メモリに関する。 The present invention relates to a resonant tunneling diode (hereinafter also referred to as “RTD”) element and a nonvolatile memory using the same.
　従来から、半導体技術分野においてトンネルデバイスの研究開発が進められている。トンネルダイオードの中で、共鳴トンネル現象を利用したトンネルダイオードは、共鳴トンネルダイオード（ＲＴＤ）と呼ばれる。ここで、共鳴トンネル現象とは、ポテンシャル障壁に挟まれた量子井戸の量子準位に等しいエネルギーを持つ電子又は正孔のキャリアがその量子井戸をトンネルする現象をいう。共鳴トンネルダイオードは、負性抵抗素子や発振器として期待されている。 Conventionally, research and development of tunnel devices has been promoted in the semiconductor technology field. Among tunnel diodes, a tunnel diode using a resonant tunneling phenomenon is called a resonant tunneling diode (RTD). Here, the resonant tunneling phenomenon refers to a phenomenon in which carriers of electrons or holes having energy equal to the quantum level of a quantum well sandwiched between potential barriers tunnel the quantum well. Resonant tunnel diodes are expected as negative resistance elements and oscillators.
　ところで、近年の情報通信技術の飛躍的進歩により、情報通信機器の消費電力増大が懸念されている。現在のコンピュータシステムでは、システム動作中は、動作すべき構成要素以外も稼働させている。これに対して、システム動作中であっても、真に動作すべき構成要素以外の電源を積極的に遮断することにより、大幅な省電力を実現する新たな技術「ノーマリーオフコンピューティング」が提案されている。この技術を用いることで、コンピューティングシステムにおける大幅な低消費電力化が期待されている。 By the way, due to the dramatic progress of information communication technology in recent years, there is a concern about the increase in power consumption of information communication devices. In the current computer system, during operation of the system, components other than the components to be operated are operated. On the other hand, a new technology “Normally Off Computing” that realizes significant power saving by actively shutting off power supplies other than the components that should actually operate even during system operation. Proposed. The use of this technology is expected to significantly reduce power consumption in computing systems.
　現在、不揮発性メモリは、消費電力が小さく、高集積化が可能、読み出し速度が高速という優れた特徴を持ち、すでに実用化されている。Ｓｉ半導体を利用したフラッシュメモリなどがある。 Currently, nonvolatile memories have already been put into practical use because they have excellent features such as low power consumption, high integration, and high read speed. There are flash memories using Si semiconductors.
　ノーマリーオフコンピューティング技術では、現在実用化されているフラッシュメモリなどの不揮発性メモリに加えて、異なる速度領域で動作し、消費電力を低減できる新たな不揮発性メモリが不可欠である。現在よりもさらに低消費電力、高集積化、超高速動作が可能な新たな不揮発性メモリが求められている。その候補として、磁気抵抗メモリ（ＭＲＡＭ）、強誘電体メモリ（ＦｅＲＡＭ）、抵抗変化型メモリ（ＲｅＲＡＭ）、相変化メモリ（ＰＲＡＭ）などの新たな不揮発性メモリが開発されている。特に、磁気抵抗メモリ（ＭＲＡＭ）、強誘電体メモリ（ＦｅＲＡＭ）は、高性能化、および、低コスト化が可能であることから注目されている。 In normally-off computing technology, in addition to non-volatile memories such as flash memory that are currently in practical use, new non-volatile memories that operate in different speed ranges and can reduce power consumption are indispensable. There is a need for a new non-volatile memory capable of lower power consumption, higher integration, and ultra-high speed operation. As candidates, new nonvolatile memories such as a magnetoresistive memory (MRAM), a ferroelectric memory (FeRAM), a resistance change memory (ReRAM), and a phase change memory (PRAM) have been developed. In particular, magnetoresistive memory (MRAM) and ferroelectric memory (FeRAM) are attracting attention because of their high performance and low cost.
　また、それらに代わる新たな不揮発性メモリとして、共鳴トンネルダイオード（ＲＴＤ）とサブバンド間遷移を用いた抵抗変化型メモリが提案されている（非特許文献１参照）。ＲＴＤによる微分負性抵抗と高速ＬＯフォノン散乱（散乱時間：０.０２～０.２ｐｓ程度）を利用するため、ピコ秒オーダーの超高速動作が可能であり、また、低損失であるため、低消費電力な不揮発メモリを期待できる。ＭＲＡＭやＦｅＲＡＭと同等、あるいは、それ以上の高速動作を実現できる可能性がある。 In addition, a resistance change type memory using a resonant tunnel diode (RTD) and intersubband transition has been proposed as a new nonvolatile memory to replace them (see Non-Patent Document 1). Because it uses differential negative resistance by RTD and high-speed LO phonon scattering (scattering time: about 0.02 to 0.2 ps), ultra-high speed operation of picosecond order is possible and low loss makes it low A non-volatile memory with high power consumption can be expected. There is a possibility that high-speed operation equivalent to or higher than that of MRAM or FeRAM can be realized.
　提案されたＲＴＤ抵抗変化型メモリは、Ｓｉ／ＣａＦ2／ＣｄＦ2系ＲＴＤにおける抵抗値の双安定状態（高抵抗状態および低抵抗状態）を利用するものである。 The proposed RTD resistance change type memory utilizes a bistable state (high resistance state and low resistance state) of the resistance value in the Si / CaF 2 / CdF 2 system RTD.
　本発明者らは、サブバンド間遷移を利用した半導体素子について研究開発を進めてきた（特許文献１参照）。 The present inventors have been researching and developing semiconductor devices using intersubband transitions (see Patent Document 1).
　先行文献調査をしたところ、ＧａＡｓ／ＡｌＡｓ多重量子井戸構造を有する、高周波域でのノイズ特性を改善したＲＴＤ構造の超高速フォノンデバイスが、提案されている（特許文献２参照）。また、ＲＴＤを用いた不揮発性メモリが提案されている（特許文献３参照）。また、ＧａＮベースのＲＴＤ構造の電圧電流特性が報告され、結晶欠陥による電子トラップによってトンネル電流が流れなくなり高抵抗状態となる問題があるので結晶欠陥を減少させる改善法が提案されている（非特許文献２参照）。また、デバイス特性向上のために、ＲＴＤ構造の量子井戸層に電極を追加した三端子型素子も提案されている（非特許文献３参照）。 As a result of research on prior literature, an ultrafast phonon device having an RTD structure having a GaAs / AlAs multiple quantum well structure and improved noise characteristics in a high frequency region has been proposed (see Patent Document 2). In addition, a nonvolatile memory using an RTD has been proposed (see Patent Document 3). In addition, voltage-current characteristics of a GaN-based RTD structure have been reported, and there is a problem that tunneling current does not flow due to electron traps due to crystal defects, resulting in a high resistance state. Reference 2). In order to improve device characteristics, a three-terminal element in which an electrode is added to an RTD structure quantum well layer has also been proposed (see Non-Patent Document 3).
特許５２０７３８１号Japanese Patent No. 5207381 特開２００４－１５３１６７号公報JP 2004-153167 A 特開平８－２１３５６１号公報JP-A-8-213561
　従来技術のＲＴＤ抵抗変化型メモリは、Ｓｉ／ＣａＦ2／ＣｄＦ2系ＲＴＤであり、Ｓｉ基板上へのＭＢＥ結晶成長によって実現できるという特徴を持つが、ＭＯＶＰＥ結晶成長などを用いた大量生産技術は現在では確立されていない。 The conventional RTD resistance change type memory is a Si / CaF 2 / CdF 2 type RTD, which can be realized by MBE crystal growth on a Si substrate, but mass production technology using MOVPE crystal growth is not available It is not established now.
　図１８に、従来型の、ＲＴＤ抵抗変化型メモリを実現しているＳｉ／ＣａＦ2／ＣｄＦ2系ＲＴＤを示す。Ｓｉ／ＣａＦ2／ＣｄＦ２系ＲＴＤ素子は、図１８に示すように、２層のｉ（ｉｎｔｒｉｎｓｉｃ）－ＣａＦ2バリア層（６７、６９）と、該２つのバリア層で囲まれたｉ－ＣｄＦ2井戸層６８とを備え、さらに、一方のバリア層６７に隣接して、ｉ－Ｓｉ層６６、Ａｌ層６５、Ａｕ層６４、の順にエミッタ側の積層構造を備え、他方のバリア層６９に隣接して、ｎ－Ｓｉ層６１０、ＣｏＳｉ層６１１、の順にコレクタ側の積層構造を備えている。エミッタ電極の伝導帯の上のエネルギー準位（フェルミ準位）を６１Ｅf、エミッタ電極の伝導帯の底のエネルギー準位を６２Ｅc、コレクタ電極の伝導帯の上のエネルギー準位（フェルミ準位）を６１３Ｅf’、コレクタ電極の伝導帯の底のエネルギー準位を６１４Ｅc’と表す。介在層であるｉ－Ｓｉ層６６は、Ａｌ層６５及びＡｕ層６４からなる電極層であるエミッタ層６３と、バリア層６７との間に位置し、介在層であるｎ－Ｓｉ層６１０は、ＣｏＳｉ層６１１からなる電極層であるコレクタ層６１２と、バリア層６９との間に位置している。図１８に示すように、介在層によって、エミッタ層およびコレクタ層の伝導帯底に、バンド不連続量（ΔＥc６１５及びΔＥc’６１６）を設け、これを用いた電子の閉じ込めによって抵抗変化（高抵抗状態および低抵抗状態）を実現している。図１８は無バイアス時を示す。 FIG. 18 shows a Si / CaF 2 / CdF 2 RTD that realizes a conventional RTD resistance change type memory. As shown in FIG. 18, the Si / CaF 2 / CdF 2 -based RTD element includes two i (intrinsic) -CaF 2 barrier layers (67, 69) and an i-CdF surrounded by the two barrier layers. 2 well layer 68, and further, adjacent to one barrier layer 67, has an i-Si layer 66, Al layer 65, Au layer 64 in this order, and has a laminated structure on the emitter side. Adjacent to each other, an n-Si layer 610 and a CoSi layer 611 are arranged in this order on the collector side. The energy level above the conduction band of the emitter electrode (Fermi level) is 61E f , the energy level at the bottom of the conduction band of the emitter electrode is 62E c , and the energy level above the conduction band of the collector electrode (Fermi level) ) Is represented by 613E f ′, and the energy level at the bottom of the conduction band of the collector electrode is represented by 614E c ′. The intervening i-Si layer 66 is located between the emitter layer 63, which is an electrode layer composed of the Al layer 65 and the Au layer 64, and the barrier layer 67. The intervening layer, the n-Si layer 610, It is located between the collector layer 612 which is an electrode layer made of the CoSi layer 611 and the barrier layer 69. As shown in FIG. 18, band discontinuities (ΔE c 615 and ΔE c '616) are provided at the bottom of the conduction band of the emitter layer and the collector layer by the intervening layer, and resistance change ( High resistance state and low resistance state). FIG. 18 shows no bias.
　従来のＲＴＤ抵抗変化型メモリでは、図１８に示すようなＳｉ／ＣａＦ2／ＣｄＦ2系ＲＴＤにおいて、順バイアス（エミッタ層６３を接地し、コレクタ層６１２に正電圧）を印加し、第２量子準位（ＥR2６１７）に電子を通過させてトンネル電流を流す。この時、第２量子準位（ＥR2６１７）を通過する電子（トンネル電流を寄与する電子６１９）をサブバンド間遷移６２０によって、第１量子準位（ＥR1６１８）に遷移させる。また、ＥR1６１８を伝導帯底でのバンド不連続量（ΔＥc６１５及びΔＥc’６１６）よりも低くなるように設計することで、サブバンド間遷移された電子が量子井戸内に閉じ込められ蓄積される。この蓄積された電子６２１によって、ＲＴＤが低抵抗状態から高抵抗状態に変化する。また、逆バイアス（エミッタ層６３を接地し、コレクタ層６１２に負電圧）をかけることで、量子井戸内に蓄積した電子６２１が放出されるため、高抵抗状態から低抵抗状態に戻すことができる。即ち、抵抗変化型メモリのリセット動作を実現できる。 In the conventional RTD resistance change type memory, in the Si / CaF 2 / CdF 2 system RTD as shown in FIG. 18, a forward bias (emitter layer 63 is grounded and a positive voltage is applied to the collector layer 612) is applied to the second quantum. A tunnel current is caused to flow by passing electrons through the level (E R2 617). At this time, electrons passing through the second quantum level (E R2 617) (electrons 619 contributing to the tunnel current) are shifted to the first quantum level (E R1 618) by the intersubband transition 620. Further, by designing E R1 618 to be lower than the band discontinuity at the bottom of the conduction band (ΔE c 615 and ΔE c '616), the intersubband-transitioned electrons are confined in the quantum well. Accumulated. The accumulated electrons 621 change the RTD from the low resistance state to the high resistance state. Further, by applying a reverse bias (grounding the emitter layer 63 and applying a negative voltage to the collector layer 612), the electrons 621 accumulated in the quantum well are emitted, so that the high resistance state can be returned to the low resistance state. . That is, the reset operation of the resistance change type memory can be realized.
　ＲＴＤ抵抗変化型メモリを実用化するには、ＭＲＡＭやＦｅＲＡＭと同じような大量生産技術を実現する必要がある。且つ、従来の不揮発メモリや電子回路素子との集積化が可能で、Ｓｉ基板上へ結晶成長を可能とすることが望まれる。また、サファイア、ＧａＮ、ＳｉＣ、ダイヤモンド基板などへも成長できる方が望ましい。 To put RTD resistance change memory into practical use, it is necessary to realize mass production technology similar to MRAM and FeRAM. In addition, it is desired to be able to be integrated with conventional nonvolatile memories and electronic circuit elements and to allow crystal growth on a Si substrate. In addition, it is desirable to grow on sapphire, GaN, SiC, diamond substrates, and the like.
　従来のＳｉ／ＣａＦ2／ＣｄＦ2系以外の半導体材料を用いて、抵抗変化型メモリを実現しようとすると、次のような問題がある。サブバンド間遷移によって、量子井戸内に蓄積した電子を閉じ込めるには、図１８に示すような、伝導帯底でのバンド不連続量（ΔＥc６１５及びΔＥc’６１６）や、電子蓄積のための第１量子準位（ＥR1６１８）を実現することが必要である。Ｓｉ／ＣａＦ2／ＣｄＦ2系ＲＴＤのように、Ａｌ層６５、Ａｕ層６４、ＣｏＳｉ層６１１等のＡｌやＣｏの金属バンドギャップと半導体バンドギャップを利用して、バンド不連続量を形成することは極めて特殊な組み合わせであり、ＧａＮあるいはＧａＡｓなどの代表的な半導体材料では困難である。 When a resistance change type memory is to be realized using a semiconductor material other than the conventional Si / CaF 2 / CdF 2 system, there are the following problems. In order to confine the electrons accumulated in the quantum well by intersubband transition, band discontinuities (ΔE c 615 and ΔE c '616) at the bottom of the conduction band as shown in FIG. It is necessary to realize the first quantum level (E R1 618). As in the case of Si / CaF 2 / CdF 2 -based RTD, band discontinuities are formed by utilizing Al and Co metal band gaps and semiconductor band gaps such as Al layer 65, Au layer 64, and CoSi layer 611. Is a very special combination and is difficult with typical semiconductor materials such as GaN or GaAs.
　また一方で、非特許文献１のＳｉ／ＣａＦ2／ＣｄＦ2系ＲＴＤでは、ＣａＦ2やＣｄＦ2と格子定数がほぼ等しいＳｉ基板上のみに成長可能であり、サファイア、ＳｉＣ、ダイヤモンド、ＧａＮなどの高耐電圧や高熱伝導性などの耐環境性に優れた基板上に成長することができないという問題がある。 On the other hand, the Si / CaF 2 / CdF 2 -based RTD of Non-Patent Document 1 can grow only on a Si substrate having a lattice constant substantially equal to that of CaF 2 or CdF 2 , such as sapphire, SiC, diamond, GaN, etc. There is a problem that it cannot grow on a substrate excellent in environmental resistance such as high withstand voltage and high thermal conductivity.
　特許文献３の従来ＲＴＤ素子を用いた不揮発性メモリでは、ＲＴＤ素子以外にもピラー構造を必須とするために、高密度化が困難であるという問題がある。 In the nonvolatile memory using the conventional RTD element of Patent Document 3, since the pillar structure is essential in addition to the RTD element, there is a problem that it is difficult to increase the density.
　非特許文献４および５では、ＧａＮおよびＡｌＮなどの窒化物半導体では、結晶欠陥に起因したエネルギー準位（Ｄｅｅｐ　ｌｅｖｅｌ、あるいは、ＥDLとも呼ぶ。）が存在することが明らかにされている。そして、それらがデバイス動作を不安定にするという問題がある。 In Non-Patent Documents 4 and 5, the nitride semiconductor such as GaN and AlN, energy levels due to crystal defects (Deep level, or also referred to as E DL.) That there has been revealed. And there is a problem that they make device operation unstable.
　本発明は、これらの問題を解決しようとするものであり、低消費電力化、高集積化、超高速動作、高耐環境性に優れたＲＴＤ素子を提供すること、及び該ＲＴＤ素子による不揮発性抵抗変化型メモリを提供することを目的とする。従来のＳｉ／ＣａＦ2／ＣｄＦ2系ＲＴＤ素子とは異なる半導体材料を用いて、ＲＴＤ素子を提供すること、及び該ＲＴＤ素子による不揮発性抵抗変化型メモリを提供することを目的とする。また、窒化物半導体等のＲＴＤ素子を提供することを目的とし、また、設計性および生産性に優れたＲＴＤ素子及び抵抗変化型メモリを提供することを目的とする。 The present invention is intended to solve these problems, and provides an RTD element excellent in low power consumption, high integration, ultrahigh-speed operation, and high environmental resistance, and non-volatility by the RTD element. An object is to provide a resistance change type memory. An object of the present invention is to provide an RTD element using a semiconductor material different from that of a conventional Si / CaF 2 / CdF 2 -based RTD element, and to provide a nonvolatile resistance change memory using the RTD element. It is another object of the present invention to provide an RTD element such as a nitride semiconductor, and to provide an RTD element and a resistance change type memory that are excellent in design and productivity.
　本発明は、前記目的を達成するために、以下の特徴を有する。 The present invention has the following features in order to achieve the above object.
　本発明の共鳴トンネルダイオード素子は、複数のバリア層と該バリア層間の井戸層とからなる量子井戸の井戸層に、分極または組成傾斜によるポテンシャル傾斜を備え、サブバンド間遷移によって前記量子井戸内に電子を蓄積することが可能な量子準位を前記量子井戸に有することを特徴とする。 The resonant tunnel diode element of the present invention has a potential gradient due to polarization or composition gradient in a well layer of a quantum well composed of a plurality of barrier layers and a well layer between the barrier layers, and in the quantum well by intersubband transition. The quantum well has a quantum level capable of storing electrons.
　本発明の共鳴トンネルダイオード素子は、複数のバリア層と該バリア層間の井戸層とからなる量子井戸の、該井戸層と該バリア層間に、該井戸層及び該バリア層のいずれともバンドギャップの異なる中間層を備え、サブバンド間遷移によって前記量子井戸内に電子を蓄積することが可能な量子準位を前記量子井戸に有することを特徴とする。井戸層とバリア層のいずれともバンドギャプの異なる中間層とは、例えば、井戸層とバリア層のいずれとも異なる組成を持つ中間層である。中間層は、バリア層よりも低いバンドギャップを有し、井戸層よりも高いバンドギャップを有する層であることが好ましい。中間層は、量子井戸内に蓄積した電子が、バリア層の結晶欠陥を介して放出されることを防ぐ層である。中間層は、複数あるバリア層と井戸層の間のうちのいずれか１つ以上に設ける。中間層を複数の互いにバンドギャップ構造の異なる積層構造で構成することも可能である。複数の積層構造で構成する場合は、バリア層に近い側から、第１の中間層、第２の中間層、・・第ｎの中間層と呼び、各層のバンドギャップは、第１の中間層、第２の中間層・・・第ｎの中間層の順で、バンドギャップが低くなるように構成することが好ましい。組成変化あるいはバンドギャップの変化に伴い、Ｄｅｅｐ　ｌｅｖｅｌも変化するため、バンドギャップの異なる中間層をバリア層の隣に形成することで結晶欠陥に起因するリーク電流を抑制することができる。また、この効果は、中間層を複数の互いにバンドギャップ構造の異なる積層構造で構成することで強化できる。中間層を第１及び第２の中間層で構成する場合、第１の中間層は、結晶欠陥に起因するリーク電流抑制、及び蓄積電子の閉じ込めのための層であり、第２の中間層は、主として蓄積された電子を井戸層に強く閉じ込めるための層である。中間層は、これらの複数の積層構造からなる中間層は、組成傾斜により実現することもできる。 The resonant tunnel diode element of the present invention has a quantum well comprising a plurality of barrier layers and a well layer between the barrier layers, and has a band gap different between the well layers and the barrier layers between the well layers and the barrier layers. The quantum well has a quantum level that includes an intermediate layer and can accumulate electrons in the quantum well by intersubband transition. An intermediate layer having a band gap different from that of both the well layer and the barrier layer is, for example, an intermediate layer having a composition different from that of both the well layer and the barrier layer. The intermediate layer is preferably a layer having a lower band gap than the barrier layer and a higher band gap than the well layer. The intermediate layer is a layer that prevents electrons accumulated in the quantum well from being released through crystal defects in the barrier layer. The intermediate layer is provided in any one or more of a plurality of barrier layers and well layers. It is also possible to configure the intermediate layer with a plurality of laminated structures having different band gap structures. In the case of a plurality of laminated structures, the first intermediate layer, the second intermediate layer, and the nth intermediate layer are called from the side close to the barrier layer, and the band gap of each layer is the first intermediate layer. , Second intermediate layer... N-th intermediate layer in order of the band gap is preferable. As the composition level or the band gap changes, the deep level also changes. Therefore, by forming an intermediate layer having a different band gap next to the barrier layer, a leakage current due to crystal defects can be suppressed. Further, this effect can be enhanced by configuring the intermediate layer with a plurality of laminated structures having different band gap structures. When the intermediate layer is composed of the first and second intermediate layers, the first intermediate layer is a layer for suppressing leakage current due to crystal defects and confining stored electrons, and the second intermediate layer is This is a layer for mainly confining the accumulated electrons in the well layer. The intermediate layer composed of a plurality of laminated structures can also be realized by a composition gradient.
　前記サブバンド間遷移によって前記量子井戸内に電子を蓄積することが可能な量子準位は、トンネルに寄与する電子よりも低いエネルギーを持つ量子準位であることを特徴とする。前記量子井戸の両側に隣接して設けられるエミッタ及びコレクタの伝導帯の底に形成されたポテンシャル傾斜が、電子の閉じ込め構造として機能することが好ましい。また、本発明の共鳴トンネルダイオード素子は、代表的には、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、及びＡｌＮのいずれか１以上の層を含む窒化物半導体からなる。 The quantum level capable of storing electrons in the quantum well by the intersubband transition is a quantum level having energy lower than that of electrons contributing to the tunnel. It is preferable that the potential gradient formed at the bottom of the conduction band of the emitter and collector provided adjacent to both sides of the quantum well functions as an electron confinement structure. The resonant tunnel diode element of the present invention is typically made of a nitride semiconductor including one or more layers of GaN, InGaN, AlGaN, and AlN.
　本発明の共鳴トンネルダイオード素子を備える不揮発性メモリは、サブバンド遷移による電子蓄積及び電子放出により双安定状態を記憶することを特徴とする。 A non-volatile memory including the resonant tunnel diode element of the present invention is characterized by storing a bistable state by electron accumulation and electron emission by subband transition.
　本発明では、半導体の持つピエゾ分極および自発分極、又は混晶材料での組成傾斜を用いて、ＲＴＤ素子において量子井戸に三角形状等の緩やかなポテンシャル変化を形成することにより、エミッタ層の伝導帯底よりも低いエネルギーの量子準位を形成し、サブバンド間遷移による量子準位への蓄積を可能とする。 In the present invention, the conduction band of the emitter layer is formed by forming a gradual potential change such as a triangular shape in a quantum well in an RTD element by using piezoelectric polarization and spontaneous polarization possessed by a semiconductor or a composition gradient in a mixed crystal material. A quantum level with energy lower than the bottom is formed, and accumulation in the quantum level by intersubband transition is enabled.
　量子井戸の両隣のエミッタ及びコレクタの伝導帯底に、分極あるいは組成傾斜等によって発生するポテンシャル傾斜変化を形成することで、蓄積した電子の閉じ込め構造を形成することができる。その結果、金属や半導体などの複数の異種材料を組み合わせることなく、ＲＴＤ抵抗変化型メモリを実現することができる。 An accumulated electron confinement structure can be formed by forming a potential gradient change caused by polarization or composition gradient at the bottom of the conduction band of the emitter and collector adjacent to the quantum well. As a result, an RTD resistance change type memory can be realized without combining a plurality of different materials such as metals and semiconductors.
　また、前記量子井戸の井戸層とバリア層の間に、井戸層とバリア層とは異なるバンドギャップを持つ中間層を、混晶材料の組成変化などを用いて形成することにより、前記量子井戸内に蓄積した電子が、バリア層の結晶欠陥を介して放出されることを防ぐことが可能となるので、安定性に優れたＲＴＤ抵抗変化型メモリを実現することができる。 Further, an intermediate layer having a band gap different from that of the well layer and the barrier layer is formed between the well layer and the barrier layer of the quantum well by using a composition change of a mixed crystal material. Therefore, it is possible to prevent the electrons accumulated in the semiconductor layer from being released through crystal defects in the barrier layer, so that an RTD resistance change memory having excellent stability can be realized.
　また、本発明では、半導体の自発分極やピエゾ分極、混晶材料の組成変化によりＲＴＤ素子の各層を形成することで、結晶構造あるいは格子定数が異なる半導体基板への成長が可能になるため、サファイア、ＳｉＣ、ダイヤモンド、ＧａＮなどの高熱伝導性に優れた基板上への成長も可能になる。これにより、不揮発性メモリの高温動作化や高密度化が可能となる。また、Ｓｉ基板上へのＭＯＶＰＥによって結晶成長することも可能であるため、従来Ｓｉベースのメモリ素子や電子回路とのハイブリット集積化による高機能化も可能になる。 In the present invention, since each layer of the RTD element is formed by spontaneous polarization or piezo polarization of the semiconductor or a composition change of the mixed crystal material, it is possible to grow on a semiconductor substrate having a different crystal structure or lattice constant. It is also possible to grow on a substrate having high thermal conductivity such as SiC, diamond, and GaN. As a result, the nonvolatile memory can be operated at a high temperature and the density can be increased. In addition, since it is possible to grow a crystal by MOVPE on a Si substrate, it is possible to achieve high functionality by hybrid integration with conventional Si-based memory elements and electronic circuits.
本発明の実施の形態に係る窒化物半導体によるＲＴＤを示す模式図である。It is a schematic diagram which shows RTD by the nitride semiconductor which concerns on embodiment of this invention. 第１の実施の形態にかかるＲＴＤを用いた抵抗変化型メモリの無バイアス時の模式図である。It is a schematic diagram at the time of no bias of the resistance change type memory using RTD concerning a 1st embodiment. 第１の実施の形態にかかるＲＴＤを用いた抵抗変化型メモリの順バイアス時の模式図である。It is a schematic diagram at the time of forward bias of the resistance change memory using the RTD according to the first embodiment. 第１の実施の形態にかかるＲＴＤを用いた抵抗変化型メモリの逆バイアス時の模式図である。It is a schematic diagram at the time of reverse bias of the resistance change type memory using RTD concerning 1st Embodiment. 第１の実施の形態にかかるＲＴＤの電流電圧特性における抵抗変化型メモリ効果を示す図である。It is a figure which shows the resistance change type memory effect in the current-voltage characteristic of RTD concerning 1st Embodiment. 第１の実施の形態にかかるＲＴＤの結晶構造を示す模式図である。It is a schematic diagram which shows the crystal structure of RTD concerning 1st Embodiment. 第２の実施の形態にかかるＲＴＤの結晶構造を示す模式図である。It is a schematic diagram which shows the crystal structure of RTD concerning 2nd Embodiment. バリア層に結晶欠陥によるエネルギー準位ＥDLが存在する場合のＲＴＤを用いた抵抗変化型メモリの順バイアス時の模式図である。It is a schematic diagram of the forward bias of the resistance-change memory using the RTD for a situation in which there is a energy level E DL due to crystal defects in the barrier layer. 図８にかかるＲＴＤの電流電圧特性における不安定性を示す図である。It is a figure which shows the instability in the current-voltage characteristic of RTD concerning FIG. 図８にかかるＲＴＤの電流電圧特性における安定性を示す図である。It is a figure which shows the stability in the current-voltage characteristic of RTD concerning FIG. 第３の実施の形態にかかるＲＴＤを用いた抵抗変化型メモリの順バイアス時の模式図である。It is a schematic diagram at the time of forward bias of the resistance change type memory using RTD concerning 3rd Embodiment. 第４の実施の形態にかかるＲＴＤを用いた抵抗変化型メモリの無バイアス時の模式図である。It is a schematic diagram at the time of no bias of a resistance change type memory using RTD concerning a 4th embodiment. 第４の実施の形態にかかるＲＴＤを用いた抵抗変化型メモリの順バイアス時の模式図である。It is a schematic diagram at the time of forward bias of the resistance change type memory using RTD concerning 4th Embodiment. 第４の実施の形態にかかるＲＴＤにおいて第１及び第２の中間層をコレクタ側のみに挿入した抵抗変化型メモリの順バイアス時の模式図である。FIG. 10 is a schematic diagram at the time of forward bias of a resistance change type memory in which first and second intermediate layers are inserted only on the collector side in an RTD according to a fourth embodiment. 第４の実施の形態にかかるＲＴＤにおいて第１の中間層をエミッタ側に挿入しない抵抗変化型メモリの順バイアス時の模式図である。FIG. 14 is a schematic diagram at the time of forward bias of a resistance change type memory in which the first intermediate layer is not inserted on the emitter side in the RTD according to the fourth embodiment. 第４の実施の形態にかかるＲＴＤにおいて中間層に組成傾斜を用いた抵抗変化型メモリの順バイアス時の模式図である。It is a schematic diagram at the time of forward bias of the resistance change type memory using the composition gradient in the intermediate layer in the RTD according to the fourth embodiment. 本発明の２端子金属電極を示す模式図である。It is a schematic diagram which shows the 2 terminal metal electrode of this invention. 従来技術のＲＴＤ素子による抵抗変化型メモリを示す模式図である。It is a schematic diagram which shows the resistance change type memory by the RTD element of a prior art.
　本発明の実施の形態について以下説明する。 Embodiments of the present invention will be described below.
　本発明は、新しい構造の共鳴トンネルダイオード素子を提供するものである。本発明者らは、上記課題を解決するために、ピエゾ分極や自発分極等あるいは混晶材料の組成変化を利用することにより、新規なエネルギー準位構造を備える共鳴トンネルダイオード素子を提供するものである。また、本願の共鳴トンネルダイオード素子の抵抗の双安定状態を利用した不揮発抵抗変化型メモリを提供するものである。 The present invention provides a resonant tunneling diode element having a new structure. In order to solve the above-mentioned problems, the present inventors provide a resonant tunnel diode element having a novel energy level structure by utilizing piezo polarization, spontaneous polarization, or the like or composition change of a mixed crystal material. is there. The present invention also provides a nonvolatile resistance change type memory using the bistable state of resistance of the resonant tunneling diode element of the present application.
　本発明では、半導体の分極効果あるいは混晶材料の組成変化を用いて、ＲＴＤの量子井戸の井戸層の底にほぼ三角形状に類似する緩やかなポテンシャルの傾斜変化を形成する。これにより、ＲＴＤのトンネル電流を形成している電子をサブバンド間遷移によって、量子準位に電子を蓄積することを可能にする。電子蓄積による低抵抗状態から高抵抗状態への変化を利用することで、超高速な抵抗変化型メモリを実現するものである。また、従来の金属や半導体の異種材料の組み合わせを用いることなく、また、ＭＯＶＰＥを用いたＳｉ基板をはじめとする半導体基板上への結晶成長も可能となるため、大量生産および低コスト化、従来素子とのハイブリット集積化による高性能化を実現できるものである。 In the present invention, by using the polarization effect of the semiconductor or the composition change of the mixed crystal material, a gentle potential gradient change similar to a triangular shape is formed at the bottom of the well layer of the RTD quantum well. This makes it possible to accumulate electrons in the quantum level by intersubband transition of electrons forming the RTD tunnel current. By utilizing a change from a low resistance state to a high resistance state due to electron accumulation, an ultrafast resistance change memory is realized. In addition, crystal growth on a semiconductor substrate such as a Si substrate using MOVPE is possible without using a conventional combination of different materials of metals and semiconductors. High performance can be realized by hybrid integration with elements.
　より具体的には、本発明では、代表的な構造として、窒化物半導体の持つピエゾ分極若しくは自発分極又は組成傾斜により、ＲＴＤに量子井戸の井戸層、さらに好ましくは、量子井戸両隣のエミッタとコレクタ伝導帯底に三角形状の緩やかなポテンシャルの傾斜変化を形成することにより、電子蓄積のための量子準位を設ける。本発明では、窒化物半導体等のＲＴＤの量子井戸でのトンネル電流用の量子準位を通過する一部の電子をサブバンド間遷移させ、量子井戸への電子蓄積をすることで、低抵抗状態から高抵抗状態にさせ、抵抗変化型メモリを実現する。なお、量子井戸両隣のエミッタとコレクタ伝導帯底に三角形状の緩やかなポテンシャルの傾斜変化を形成しない場合でも、サブバンド間遷移のような弾性散乱によって、トンネル電子の波数が変化することで、トンネル電流としては寄与しなくなるので、電子蓄積のための量子準位を設けることが可能である。また、量子井戸両隣のエミッタコレクタでのポテンシャル傾斜は、蓄積した電子の閉じ込めを増強するのに有効である。 More specifically, in the present invention, as a typical structure, a quantum well well layer, more preferably an emitter and a collector on both sides of the quantum well, due to the piezoelectric polarization or spontaneous polarization or composition gradient of a nitride semiconductor. A quantum level for electron accumulation is provided by forming a triangular gentle potential gradient change at the bottom of the conduction band. In the present invention, a part of electrons passing through a quantum level for tunneling current in an RTD quantum well such as a nitride semiconductor is transited between subbands to accumulate electrons in the quantum well, so that a low resistance state To achieve a resistance change memory. Note that even if the triangular slope of the potential gradient is not formed at the emitter and collector conduction band bottoms on both sides of the quantum well, the tunnel electron wavenumber changes due to elastic scattering such as intersubband transitions. Since it does not contribute as current, it is possible to provide a quantum level for electron accumulation. In addition, the potential gradient at the emitter collector on both sides of the quantum well is effective for enhancing the confinement of accumulated electrons.
　本発明のＲＴＤ素子の構造及び動作原理について、窒化物半導体を例にして、図１を参照して説明する。図１は、本発明のＲＴＤ素子の構造及び順バイアス時のエネルギーコンダクションバンド構造である。図１のＲＴＤ素子は、エミッタ層１３、スペーサー層１４、バリア層１５、井戸層１６、バリア層１７、スペーサー層１８、コレクタ層１９の順に積層された積層構造を備える。バリア層１５と井戸層１６とバリア層１７とからなる量子井戸構造は、例えば、ｕ（ｕｎｄｏｐｅｄ、以下アンドープを表す。）－ＡｌＮバリア層１５、ｕ－ＧａＮ井戸層１６、ｕ－ＡｌＮバリア層１７で形成する。量子井戸の一方の外側のエミッタ電極側に、バリア層１５に隣接し、スペーサー層１４を介してエミッタ層１３を設ける。例えば、スペーサー層１４としてｕ－ＧａＮスペーサー層、エミッタ層１３としてｎ－ＧａＮエミッタ層１３を用いることができる。量子井戸の他方の外側のコレクタ電極側に、バリア層１７に隣接し、スペーサー層１８を介してコレクタ層１９を設ける。例えば、スペーサー層１８としてｕ－ＧａＮスペーサー層、コレクタ層１９としてｎ－ＧａＮコレクタ層１９を用いることができる。 The structure and operating principle of the RTD element of the present invention will be described with reference to FIG. 1, taking a nitride semiconductor as an example. FIG. 1 shows the structure of the RTD element of the present invention and the energy conduction band structure during forward bias. The RTD element of FIG. 1 has a laminated structure in which an emitter layer 13, a spacer layer 14, a barrier layer 15, a well layer 16, a barrier layer 17, a spacer layer 18, and a collector layer 19 are laminated in this order. The quantum well structure including the barrier layer 15, the well layer 16, and the barrier layer 17 is, for example, u (undoped, hereinafter referred to as undoped) -AlN barrier layer 15, u-GaN well layer 16, u-AlN barrier layer 17. Form with. An emitter layer 13 is provided on the side of the emitter electrode on one outer side of the quantum well, adjacent to the barrier layer 15 and via the spacer layer 14. For example, a u-GaN spacer layer can be used as the spacer layer 14 and an n-GaN emitter layer 13 can be used as the emitter layer 13. On the other outer collector electrode side of the quantum well, a collector layer 19 is provided adjacent to the barrier layer 17 via a spacer layer 18. For example, a u-GaN spacer layer can be used as the spacer layer 18 and an n-GaN collector layer 19 can be used as the collector layer 19.
　本発明のＲＴＤ素子は、例えば、分極によって発生する量子井戸での三角形状の緩やかなポテンシャルの傾斜変化１２０を利用することで、トンネル電流１１６、即ち、トンネルに寄与する電子１１７よりも低いエネルギーを持つ量子準位（ＥR1１１５あるいはＥR2１１５’）を量子井戸内に形成する。この量子準位（ＥR1１１５あるいはＥR2１１５’）を、電子を蓄積させるための量子準位とする（図１８の第１量子準位ＥR1６１８に対応）。また、本発明のＲＴＤ素子は、量子井戸構造両隣のエミッタ及びコレクタの伝導帯底に、分極によって発生する三角形状の緩やかなポテンシャルの傾斜変化（ΔＥc１１２あるいはΔＥc’１１３）を電子の閉じ込め構造として備える。そして、本発明のＲＴＤ素子は、電子の蓄積に用いる量子準位（ＥR1１１５あるいはＥR2１１５’）よりも高いエネルギー位置にある量子準位（ＥR3１１４あるいはＥR4１１４’）を、トンネル電流１１６を流すための量子準位として備える（図１８の第２量子準位ＥR2６１７に対応）。これにより、量子準位（ＥR3１１４あるいはＥR4１１４’）を通過するトンネルに寄与する電子１１７の一部が、サブバンド間遷移１１８によって、量子準位（ＥR1１１５あるいはＥR2１１５’）へ遷移する。遷移した電子は、伝導帯の底での緩やかなポテンシャルの傾斜変化（ΔＥc１１２あるいはΔＥc’１１３）と２つのバリア層（１５、１７）によって、強い量子力学的反射を受けるために、量子準位（ＥR1１１５あるいはＥR2１１５’）に蓄積される。また、この量子準位（ＥR1１１５あるいはＥR2１１５’）は、エミッタ伝導帯の底（Ｅc１２）よりも低いエネルギー位置にあるため（順バイアス時）、量子準位（ＥR1１１５あるいはＥR2１１５’）に蓄積された電子１１９は、トンネル電流として寄与しないので、バイアス電圧が印加されても量子井戸外部へ移動することはない。しかし、量子井戸内に蓄積した電子１１９は、逆バイアスの電圧を印加し、量子準位（ＥR1１１５あるいはＥR2１１５’）を介して、逆方向のトンネル電流を流すことで量子井戸外部へ放出できる。 The RTD device of the present invention uses, for example, a triangular gentle potential gradient change 120 in a quantum well caused by polarization, thereby providing energy lower than that of the tunnel current 116, that is, the electrons 117 contributing to the tunnel. A quantum level (E R1 115 or E R2 115 ′) is formed in the quantum well. This quantum level (E R1 115 or E R2 115 ′) is set as a quantum level for accumulating electrons (corresponding to the first quantum level E R1 618 in FIG. 18). In addition, the RTD device of the present invention confins electrons with a triangular gentle potential gradient change (ΔE c 112 or ΔE c '113) generated by polarization at the bottom of the conduction band of the emitter and collector adjacent to each other in the quantum well structure. Prepare as a structure. The RTD element of the present invention tunnels a quantum level (E R3 114 or E R4 114 ′) at a higher energy position than the quantum level (E R1 115 or E R2 115 ′) used for electron accumulation. It is provided as a quantum level for flowing the current 116 (corresponding to the second quantum level E R2 617 in FIG. 18). As a result, a part of the electrons 117 contributing to the tunnel passing through the quantum level (E R3 114 or E R4 114 ′) is transferred to the quantum level (E R1 115 or E R2 115 ′) by the intersubband transition 118. Transition to. The transitioned electrons are subjected to strong quantum mechanical reflection by the gentle potential gradient change (ΔE c 112 or ΔE c '113) at the bottom of the conduction band and the two barrier layers (15, 17). Accumulated in the level (E R1 115 or E R2 115 ′). Further, since this quantum level (E R1 115 or E R2 115 ′) is at an energy position lower than the bottom (E c 12) of the emitter conduction band (at forward bias), the quantum level (E R1 115 or The electrons 119 accumulated in E R2 115 ′) do not contribute as a tunnel current, and therefore do not move outside the quantum well even when a bias voltage is applied. However, the electrons 119 accumulated in the quantum well are applied with a reverse bias voltage and flow a tunnel current in the reverse direction via the quantum level (E R1 115 or E R2 115 ′) to the outside of the quantum well. Can be released.
　図１中、エミッタ電極の伝導帯の電子フェルミ準位をＥf１１、エミッタ電極の伝導帯の底のエネルギー準位をＥc１２、コレクタ電極の伝導帯の電子フェルミ準位をＥf’１１０、コレクタ電極の伝導帯の底のエネルギー準位をＥc’１１１と表す。 In FIG. 1, the electron Fermi level of the conduction band of the emitter electrode is E f 11, the energy level of the bottom of the conduction band of the emitter electrode is E c 12, and the electron Fermi level of the conduction band of the collector electrode is E f '110. The energy level at the bottom of the conduction band of the collector electrode is represented as E c '111.
　図１に１２０として示した、分極によって形成される三角状ポテンシャルは、井戸層に位置している。エミッタ層がバリア層１５と隣接する部分に形成される三角状ポテンシャル（エミッタ層の伝導帯の底での緩やかなポテンシャルの傾斜変化（図中、１１２ΔＥcと表示））や、コレクタ層がバリア層１７と隣接する部分に形成される伝導帯の底での緩やかなポテンシャルの傾斜変化（コレクタ層の伝導帯の底でのバンド不連続、１１３ΔＥc’と表示）も、分極によって形成される三角状ポテンシャルである。 The triangular potential formed by polarization, shown as 120 in FIG. 1, is located in the well layer. A triangular potential (a gentle potential gradient change at the bottom of the conduction band of the emitter layer (indicated as 112 ΔE c in the figure)) formed in a portion where the emitter layer is adjacent to the barrier layer 15, or a collector layer is the barrier layer Also, a gentle potential gradient change at the bottom of the conduction band formed in a portion adjacent to 17 (band discontinuity at the bottom of the conduction band of the collector layer, indicated as 113ΔE c ′) is also a triangular shape formed by polarization. Potential.
　本願発明では、上述のように、窒化物半導体等におけるピエゾ分極や自発分極あるいは組成傾斜等を積極的に利用することにより、複数の異種材料を用いることなく、Ｓｉ／ＣａＦ2／ＣｄＦ2系ＲＴＤと同性能なＲＴＤ型抵抗変化メモリを作製する。 In the present invention, as described above, by actively utilizing piezoelectric polarization, spontaneous polarization, composition gradient, or the like in a nitride semiconductor or the like, a Si / CaF 2 / CdF 2 -based RTD can be used without using a plurality of different materials. RTD type resistance change memory having the same performance as the above is manufactured.
（第１の実施の形態）
　本発明の第１の実施の形態について、図１乃至６を参照して以下説明する。図２乃至４は、本発明の実施の形態に係る窒化物半導体によるＲＴＤを用いた抵抗変化型メモリの動作原理を示す模式図である。図２は無バイアス時、図３は順バイアス時での電子蓄積、図４は逆バイアスでの電子放出時のエネルギーバンド構造を示している。図２乃至４は、図１と同様のＲＴＤ素子であり、説明を簡素化するために、図２乃至４では、図１とは異なり、電子蓄積のための量子準位、およびトンネル電子のための量子準位を、最小の数にして示している。 (First embodiment)
A first embodiment of the present invention will be described below with reference to FIGS. 2 to 4 are schematic diagrams showing the operation principle of the resistance change type memory using the RTD made of the nitride semiconductor according to the embodiment of the present invention. 2 shows the energy band structure when no bias is applied, FIG. 3 shows the electron accumulation when the forward bias is applied, and FIG. 4 shows the energy band structure when the electron is emitted with the reverse bias. FIGS. 2 to 4 are RTD elements similar to those in FIG. 1. In order to simplify the description, FIGS. 2 to 4 are different from FIG. 1 in that quantum levels for electron accumulation and tunnel electrons are different. The quantum level of is shown as a minimum number.
　図２乃至４のＲＴＤ素子は、図１と同様、エミッタ層（２３ａ、ｂ、ｃ）、スペーサー層（２４ａ、ｂ、ｃ）、バリア層（２５ａ、ｂ、ｃ）、井戸層（２６ａ、ｂ、ｃ）、バリア層（２７ａ、ｂ、ｃ）、スペーサー層（２８ａ、ｂ、ｃ）、コレクタ層（２９ａ、ｂ、ｃ）の順に積層された積層構造を備える。図２乃至４のＲＴＤ素子は、分極等によって発生する量子井戸での三角形状の緩やかなポテンシャルの傾斜変化（２２０ａ、ｂ、ｃ）を利用することで、トンネル電流２１６ｂ、即ち、トンネルに寄与する電子２１７ｂよりも低いエネルギーを持つ量子準位ＥR1２１５を量子井戸内に形成する。この量子準位ＥR1２１５を電子を蓄積させるための量子準位とする。また、図２乃至４のＲＴＤ素子は、量子井戸構造両隣のエミッタ及びコレクタの伝導帯底に、分極等によって発生する三角形状の緩やかなポテンシャルの傾斜変化（（ΔＥc２１２ａ、ｂ、ｃ）あるいは（ΔＥc’２１３ａ、ｂ、ｃ））を電子の閉じ込め構造として備える。そして、電子の蓄積に用いる量子準位（ＥR1２１５ａ、ｂ、ｃ）よりも高いエネルギー位置にある量子準位（ＥR2２１４ａ、ｂ、ｃ）を、トンネル電流２１６ｂを流すための量子準位として備える。これにより、量子準位ＥR2２１４を通過するトンネルに寄与する電子２１７ｂの一部が、サブバンド間遷移２１８ｂによって、量子準位ＥR1２１５へ遷移する。 2 to 4, the emitter layer (23a, b, c), spacer layer (24a, b, c), barrier layer (25a, b, c), well layer (26a, b) are the same as in FIG. , C), barrier layers (27a, b, c), spacer layers (28a, b, c), and collector layers (29a, b, c). The RTD device of FIGS. 2 to 4 contributes to the tunnel current 216b, that is, the tunnel by utilizing the triangular gentle potential gradient change (220a, b, c) in the quantum well caused by polarization or the like. A quantum level E R1 215 having energy lower than that of the electron 217b is formed in the quantum well. This quantum level E R1 215 is a quantum level for accumulating electrons. Also, the RTD device of FIGS. 2 to 4 has a triangle-shaped gentle potential gradient change ((ΔE c 212a, b, c) or the like generated at the bottom of the conduction band of the emitter and collector adjacent to the quantum well structure due to polarization or the like. (ΔE c '213a, b, c)) is provided as an electron confinement structure. Then, the quantum level (E R2 214a, b, c) at a higher energy position than the quantum level (E R1 215a, b, c) used for electron accumulation is passed through the quantum level for flowing the tunnel current 216b. Prepare as. As a result, a part of the electrons 217 b contributing to the tunnel passing through the quantum level E R2 214 transitions to the quantum level E R1 215 by the intersubband transition 218 b.
　図５は、窒化物半導体のＲＴＤによる抵抗変化型メモリ効果を示す電流電圧特性である。量子井戸内に電子蓄積がない低抵抗状態３１での順方向特性、量子井戸内に電子蓄積時の高抵抗状態３２での順方向特性、及び蓄積した電子が放出している逆方向特性３３をそれぞれ示している。 FIG. 5 is a current-voltage characteristic showing a resistance change type memory effect by RTD of a nitride semiconductor. A forward characteristic in a low resistance state 31 in which no electrons are accumulated in the quantum well, a forward characteristic in a high resistance state 32 when electrons are accumulated in the quantum well, and a reverse characteristic 33 in which accumulated electrons are emitted. Each is shown.
　低抵抗状態３１、高抵抗状態３２、逆方向特性３３について説明する。図３に示すように、順バイアスを印加すると、量子準位ＥR2２１４ｂがフェルミ準位Ｅf２１ｂよりも低くなるため、トンネル電流２１６ｂが流れる。即ち、低抵抗状態（メモリＯＮの状態）となる。さらに電圧を印加し、サブバンド間遷移によって量子準位ＥR1２１５ｂに蓄積される電子２１９ｂが増加していくと、ＲＴＤ内の電界分布、即ち、バンド構造が大きく変化する。このバンド構造の変化によって、量子準位ＥR2２１４ｂがフェルミ準位Ｅf２１ｂよりも高くなるため、トンネル電流が流れなくなる。即ち、高抵抗状態３２（メモリＯＦＦ状態）になる。次に、図４に示すように、逆バイアスを印加することで、量子準位ＥR1２１５ｃは、フェルミ準位Ｅf’２１０ｃと伝導帯の底Ｅc’２１１ｃとの間に位置させることができるので、逆方向のトンネル電流２１６ｃが流れる。この逆方向のトンネル電流２１６ｃによって、蓄積した電子２１９ｃが、エミッタ層２３ｃに放出される。即ち、電子放出３３（メモリリセット）が可能となる。上述の原理で、ＲＴＤでのサブバンド間遷移によって、抵抗変化型メモリが実現できる。 The low resistance state 31, the high resistance state 32, and the reverse characteristic 33 will be described. As shown in FIG. 3, when a forward bias is applied, the quantum level E R2 214b becomes lower than the Fermi level E f 21b, so that a tunnel current 216b flows. That is, it becomes a low resistance state (memory ON state). When a voltage is further applied and the number of electrons 219b accumulated in the quantum level E R1 215b increases due to the intersubband transition, the electric field distribution in the RTD, that is, the band structure changes greatly. Due to this change in the band structure, the quantum level E R2 214b becomes higher than the Fermi level E f 21b, so that no tunnel current flows. That is, the high resistance state 32 (memory OFF state) is entered. Next, as shown in FIG. 4, by applying a reverse bias, the quantum level E R1 215c can be positioned between the Fermi level E f '210c and the bottom E c ' 211c of the conduction band. As a result, a tunnel current 216c in the reverse direction flows. By this reverse tunnel current 216c, the accumulated electrons 219c are emitted to the emitter layer 23c. That is, electron emission 33 (memory reset) can be performed. Based on the above principle, a resistance change type memory can be realized by transition between subbands in RTD.
　図６は、本実施の形態のＲＴＤの積層構造の模式図である。本実施の形態のＲＴＤは、基本的に窒化物半導体のヘテロ接合を用いたＲＴＤである。窒化物半導体によるＲＴＤには、バンドギャップの大きいＡｌＮバリア層（４６ａ、４８ａ）と、バンドギャップの小さいｕ－ＧａＮ井戸層４７ａと、ｕ－ＧａＮスペーサー層（４５ａ、４９ａ）とが、結晶成長によってヘテロ接合されている。具体的には、ｕ－ＡｌＮバリア層（４６ａ、４８ａ）が２ｎｍ、ｕ－ＧａＮ井戸層４７ａが２.５ｎｍ、ｕ－ＧａＮスペーサー層（４５ａ、４９ａ）が３ｎｍとなるような膜厚を結晶成長した。その結果、分極効果によって、図２乃至４に示すような、量子井戸、及び量子井戸両隣のエミッタとコレクタ伝導帯底に、三角形状の緩やかなポテンシャル傾斜変化を形成することができる。量子準位（ＥR1、ＥR2）及びポテンシャル傾斜変化（ΔＥc、ΔＥc’）の値は、ＡｌＮバリア層（４６ａ、４８ａ）、ＧａＮ井戸層４７ａ、ＧａＮスペーサー層（４５ａ、４９ａ）の厚さ、及びＡｌＮ層とＧａＮ層の各々で発生する自発分極とＡｌＮ層とＧａＮ層の界面で発生するピエゾ分極等の複数パラメータによって決定される。上述のような膜厚を用いた場合には、ＥR1＝０.３ｅＶ、ＥR2＝０.７ｅＶ、ΔＥc＝０.６ｅＶ、ΔＥc’＝０.６ｅＶ程度を実現できる。 FIG. 6 is a schematic diagram of the stacked structure of the RTD of this embodiment. The RTD of the present embodiment is basically an RTD using a nitride semiconductor heterojunction. In RTD using a nitride semiconductor, an AlN barrier layer (46a, 48a) having a large band gap, a u-GaN well layer 47a having a small band gap, and a u-GaN spacer layer (45a, 49a) are formed by crystal growth. Heterojunction. Specifically, the crystal growth is such that the u-AlN barrier layer (46a, 48a) is 2 nm, the u-GaN well layer 47a is 2.5 nm, and the u-GaN spacer layer (45a, 49a) is 3 nm. did. As a result, a gradual triangular potential gradient change can be formed in the quantum well and the emitter and collector conduction band bottoms on both sides of the quantum well as shown in FIGS. The values of the quantum level (E R1 , E R2 ) and the potential gradient change (ΔE c , ΔE c ′) are the thicknesses of the AlN barrier layer (46a, 48a), the GaN well layer 47a, and the GaN spacer layer (45a, 49a). And a plurality of parameters such as spontaneous polarization generated in each of the AlN layer and the GaN layer and piezoelectric polarization generated at the interface between the AlN layer and the GaN layer. When the film thicknesses as described above are used, E R1 = 0.3 eV, E R2 = 0.7 eV, ΔE c = 0.6 eV, ΔE c ′ = 0.6 eV can be realized.
　本実施の形態に係る窒化物半導体によるＲＴＤを用いた抵抗変化型メモリの動作を、図２乃至５を参照して詳しく説明する。本実施の形態の窒化物半導体によるＲＴＤの電流電圧特性は、上述の膜厚のＲＴＤ構造とフェルミ準位Ｅf２１ａ（＝５０ｍｅＶ）、Ｅf’２１０ａ（＝５０ｍｅＶ）を用いることにより、図５に示すような、ピーク電圧Ｖpeak３４が１.５Ｖ程度、ピーク電流Ｉpeak３５が０.５ｍＡ程度となるように、微分負性抵抗を持つ電流電圧特性を実現できる。 The operation of the resistance change memory using the RTD made of a nitride semiconductor according to the present embodiment will be described in detail with reference to FIGS. The current-voltage characteristics of the RTD using the nitride semiconductor according to the present embodiment are shown in FIG. 5 by using the RTD structure having the above-described thickness and the Fermi level E f 21a (= 50 meV) and E f '210a (= 50 meV). The current-voltage characteristic having a differential negative resistance can be realized so that the peak voltage V peak 34 is about 1.5 V and the peak current I peak 35 is about 0.5 mA as shown in FIG.
　図３に示すように、窒化物半導体によるＲＴＤに順バイアスを印加している場合に、ＥR2（＝０.７ｅＶ）２１４ｂを通過している電子２１６ｂがサブバンド間遷移２１８ｂによって、ＥR1（＝０.３ｅＶ）２１５ｂに遷移する。これにより、量子井戸内に電子が蓄積することで、低抵抗状態３１から高抵抗状態３２へ変化する。低抵抗状態３１で得られていた電流の最大値Ｉpeak３５と、高抵抗状態３２で得られる電流の最小値Ｉvalley３７（図５参照）によって、メモリＯＮ／ＯＦＦ（＝Ｉpeak／Ｉvalley）比が決められる。例えば、図６のような上述のＲＴＤ構造を用いることで、ＯＮ／ＯＦＦ比１０以上を実現できる。ＯＮ／ＯＦＦ比は、メモリ動作としては、一般的に高いほうが望ましい。また、メモリ動作電圧の調整、及び低消費電力化のために、電流の最大値に対応する電圧値Ｖpeak３４を調整できることが望ましい。例えば、ＲＴＤ構造のｕ－ＧａＮ井戸層４７ａ、ｕ－ＡｌＮバリア層（４６ａ、４８ａ）の膜厚や、ｎ－ＧａＮエミッタ層４４ａ、ｎ－ＧａＮコレクタ層４１０ａへのＳｉドーピング量などのＲＴＤ構造を変化することによって、ＥR1２１５ｂ、ＥR2２１４ｂ、ΔＥc２１２ｂ、ΔＥc’２１３ｂ、Ｅf２１ｂ、Ｅf’２１０ｂが変化するため、Ｖpeak３４も調整できる。 As shown in FIG. 3, when a forward bias is applied to an RTD made of a nitride semiconductor, electrons 216b passing through E R2 (= 0.7 eV) 214b are moved by E R1 ( = 0.3 eV) 215b. As a result, electrons are accumulated in the quantum well, so that the low resistance state 31 is changed to the high resistance state 32. According to the maximum current I peak 35 obtained in the low resistance state 31 and the minimum current I valley 37 obtained in the high resistance state 32 (see FIG. 5), the memory ON / OFF (= I peak / I valley ) The ratio is determined. For example, an ON / OFF ratio of 10 or more can be realized by using the above RTD structure as shown in FIG. It is generally desirable that the ON / OFF ratio is higher for memory operation. Further, it is desirable that the voltage value V peak 34 corresponding to the maximum value of the current can be adjusted in order to adjust the memory operating voltage and reduce the power consumption. For example, the RTD structure such as the film thickness of the RTD structure u-GaN well layer 47a and u-AlN barrier layers (46a, 48a) and the amount of Si doping to the n-GaN emitter layer 44a and n-GaN collector layer 410a can be used. By changing E R1 215b, E R2 214b, ΔE c 212b, ΔE c '213b, E f 21b, E f ' 210b, V peak 34 can also be adjusted.
　図４に示すように、窒化物半導体によるＲＴＤに逆バイアスを印加することにより、量子井戸から蓄積電子２１９ｃが放出され、電子放出２１６ｃ（トンネル電流（逆方向電流））が生じる。これにより、高抵抗状態３２から低抵抗状態３１に変化する（図５参照）ため、メモリがリセットされる。蓄積電子の放出電圧（Ｖrelease３８）は、ＥR1２１５ｃ、ＥR2２１４ｃ、ΔＥc２１２ｃ、ΔＥc’２１３ｃ、Ｅf２１ｃ、Ｅf’２１０ｃに依存する。上述の図６のＲＴＤ構造の場合、約－１．５Ｖ付近となる。メモリのリセット電圧となるＶrelease３８も調整できることが望ましい。ＲＴＤ構造変化によるＥR1、ＥR2、ΔＥc、ΔＥc’、Ｅf、Ｅf’の変化によって、Ｖrelease３８も調整できる。 As shown in FIG. 4, by applying a reverse bias to the RTD made of a nitride semiconductor, accumulated electrons 219c are emitted from the quantum well, and electron emission 216c (tunnel current (reverse current)) is generated. As a result, since the high resistance state 32 changes to the low resistance state 31 (see FIG. 5), the memory is reset. The discharge voltage (V release 38) of the stored electrons depends on E R1 215c, E R2 214c, ΔE c 212c, ΔE c '213c, E f 21c, E f ' 210c. In the case of the RTD structure of FIG. 6 described above, the voltage is about −1.5V. It is desirable that V release 38 as a memory reset voltage can be adjusted. V release 38 can also be adjusted by changes in E R1 , E R2 , ΔE c , ΔE c ′, E f , E f ′ due to RTD structural changes.
　本実施の形態のＲＴＤは、上述のＲＴＤの基本構造（ｕ－ＡｌＮバリア層（４６ａ、４８ａ）、ｕ－ＧａＮ井戸層４７ａ、ｕ－ＧａＮスペーサー層（４５ａ、４９ａ））を備え、その他の層からなる。図６のように、本実施の形態のＲＴＤは、Ｓｉ基板４１ａ、ｕ－ＧａＮバッファ層４２ａ（１μｍ）、ｎ+－ＧａＮコンタクト層４３ａ（４００ｎｍ、Ｓｉ（３×１０18ｃｍ-3）ドープ）、ｎ－ＧａＮエミッタ層４４ａ（５０ｎｍ、Ｓｉ（１.５×１０18ｃｍ-3）ドープ）、ｕ－ＧａＮスペーサー層４５ａ（３ｎｍ）、ｕ－ＡｌＮバリア層４６ａ（２ｎｍ）、ｕ－ＧａＮ井戸層４７ａ（２.５ｎｍ）、ｕ－ＡｌＮバリア層４８ａ（２ｎｍ）、ｕ－ＧａＮスペーサー層４９ａ（３ｎｍ）、ｎ－ＧａＮコレクタ層４１０ａ（５０ｎｍ、Ｓｉ（１.５×１０18ｃｍ-3）ドープ）、ｎ+－ＧａＮコンタクト層４１１ａ（３０ｎｍ、Ｓｉ（３×１０18ｃｍ-3）ドープ）の順に積層された積層構造を備える。 The RTD of the present embodiment includes the above-mentioned RTD basic structure (u-AlN barrier layers (46a, 48a), u-GaN well layers 47a, u-GaN spacer layers (45a, 49a)), and other layers. Consists of. As shown in FIG. 6, the RTD of the present embodiment includes an Si substrate 41a, a u-GaN buffer layer 42a (1 μm), and an n + -GaN contact layer 43a (400 nm, Si (3 × 10 18 cm −3 ) doped). , N-GaN emitter layer 44a (50 nm, Si (1.5 × 10 18 cm −3 ) doped), u-GaN spacer layer 45a (3 nm), u-AlN barrier layer 46a (2 nm), u-GaN well layer 47a (2.5 nm), u-AlN barrier layer 48a (2 nm), u-GaN spacer layer 49a (3 nm), n-GaN collector layer 410a (50 nm, Si (1.5 × 10 18 cm −3 ) doped) , N + -GaN contact layer 411a (30 nm, Si (3 × 10 18 cm −3 ) doped) in that order.
　本実施の形態において、結晶成長に用いる基板は、ＧａＮあるいはＡｌＮが成長可能なＳｉ基板やサファイア基板等である。Ｓｉ基板４１ａと窒化物半導体結晶成長膜（４３ａ～４１１ａ）の格子定数、結晶構造の違いを緩和するために、Ｓｉ基板上に、アンドープで、１μｍ以上の膜厚を持つｕ－ＧａＮバッファ層４２ａを４００℃程度の低温にて成長する。前記電子蓄積のための量子準位（図１のＥR1１１５及びＥR2１１５’、図３のＥR1２１５ｂ）及びトンネル電流用の量子準位（図１のＥR3１１４及びＥR4１１４’、図３のＥR2２１４ｂ）を形成する量子井戸の井戸層（図１の１６、図２乃至図４の２６ａ、ｂ、ｃ）は、アンドープのｕ－ＧａＮ層である。量子井戸の井戸層の両隣にあるｕ－ＡｌＮバリア層（４６ａ、４８ａ）は、アンドープのＡｌＮである。ｕ－ＡｌＮバリア層の両隣にあるｕ－ＧａＮスペーサー層（４５ａ、４９ａ）は、ｎ－ＧａＮエミッタ層４４ａおよびｎ－ＧａＮコレクタ層４１０ａへの１.５×１０18ｃｍ-3以上の高濃度のＳｉドーピングの際に、ｕ－ＡｌＮバリア層（４６ａ、４８ａ）へのＳｉ原子の拡散を抑制するために形成してあり、アンドープのｕ－ＧａＮ層である。結晶成長基板に金属オーミック電極を形成するために、エミッタおよびコレクタの両側には、さらに高濃度の３×１０18ｃｍ-3以上をＳｉドーピングしたコンタクト層４３ａ、４１１ａが形成されている。 In the present embodiment, the substrate used for crystal growth is a Si substrate or a sapphire substrate on which GaN or AlN can be grown. To alleviate the difference in lattice constant and crystal structure between the Si substrate 41a and the nitride semiconductor crystal growth film (43a to 411a), an undoped u-GaN buffer layer 42a having a thickness of 1 μm or more is formed on the Si substrate. Are grown at a low temperature of about 400 ° C. Quantum levels (E R1 115 and E R2 115 ′ in FIG. 1; E R1 215b in FIG. 3) for the electron accumulation and quantum levels for tunnel current (E R3 114 and E R4 114 ′ in FIG. 1; The well layer (16 in FIG. 1, 26a, b, c in FIGS. 2 to 4) forming the E R2 214b) in FIG. 3 is an undoped u-GaN layer. The u-AlN barrier layers (46a, 48a) on both sides of the well layer of the quantum well are undoped AlN. The u-GaN spacer layers (45a, 49a) on both sides of the u-AlN barrier layer have a high concentration of 1.5 × 10 18 cm −3 or more to the n-GaN emitter layer 44a and the n-GaN collector layer 410a. It is an undoped u-GaN layer formed to suppress diffusion of Si atoms into the u-AlN barrier layers (46a, 48a) during Si doping. In order to form a metal ohmic electrode on the crystal growth substrate, contact layers 43a and 411a doped with Si at a higher concentration of 3 × 10 18 cm −3 or more are formed on both sides of the emitter and the collector.
　トンネル電流用の量子準位（図１のＥR3１１４又はＥR4１１４’、図３のＥR2２１４ｂ）を介したトンネル電流（図１の１１６、図３の２１６ｂ）によって、電流電圧特性に微分負性抵抗を実現し、トンネル電流を構成する一部が、電子蓄積のための量子準位（図１のＥR1１１５あるいはＥR2１１５’、図３のＥR1２１５ｂ）へサブバンド間遷移することで、量子井戸内に電子を蓄積する。この電子蓄積によって、ＲＴＤ素子が低抵抗状態から高抵抗状態へ変化し、また、蓄積した電子を放出することにより高抵抗状態から低抵抗状態に変化する抵抗変化（双安定性）が可能となった。ＲＴＤ素子を、本実施の形態の窒化物半導体の結晶成長層により作製することにより、該抵抗変化（双安定性）を実現でき、抵抗変化型の不揮発性メモリを作製できた。 The current-voltage characteristic is differentiated by the tunnel current (116 in FIG. 1 and 216b in FIG. 3) via the quantum level (E R3 114 or E R4 114 ′ in FIG. 1 and E R2 214b in FIG. 3) for the tunnel current. A part of the tunnel current that realizes a negative resistance transitions to a quantum level (E R1 115 or E R2 115 ′ in FIG. 1 or E R1 215b in FIG. 3) for electron accumulation. Thus, electrons are accumulated in the quantum well. By this electron accumulation, the RTD element changes from a low resistance state to a high resistance state, and resistance change (bistability) that changes from a high resistance state to a low resistance state by emitting the accumulated electrons becomes possible. It was. The resistance change (bistability) can be realized by manufacturing the RTD element using the nitride semiconductor crystal growth layer of the present embodiment, and a resistance change type nonvolatile memory can be manufactured.
　本実施の形態における半導体結晶成長層は、ＭＯＶＰＥ法（有機金属気層成長法）による結晶成長が可能である。また、ＭＢＥ法（分子線エピタキシー法）、ＨＶＰＥ（ハイドライド気相成長）などによって、Ｓｉ基板等の上に連続成長によって形成することができる。 The semiconductor crystal growth layer in this embodiment can be crystal-grown by the MOVPE method (organometallic vapor layer growth method). Further, it can be formed by continuous growth on a Si substrate or the like by MBE (molecular beam epitaxy), HVPE (hydride vapor phase epitaxy) or the like.
　Ｓｉ基板以外にもサファイア基板、ＳｉＣ基板、ダイヤモンド基板、ＧａＮやＡｌＮ単結晶などの窒化物半導体が成長可能な基板を用いることができる。 In addition to the Si substrate, a sapphire substrate, a SiC substrate, a diamond substrate, or a substrate on which a nitride semiconductor such as GaN or AlN single crystal can be grown can be used.
　ＲＴＤ素子を形成する材料の種類には、特に制限はないが、ＧａＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＮが代表的である。ＮをＡｓやＳｂで一部置換した、ＧａＮＡｓ、ＧａＮＳｂ、ＡｌＮＡｓ、ＡｌＮＳｂ、ＡｌＧａＮＡｓ、ＡｌＧａＮＳｂ、ＩｎＧａＮＡｓ、ＩｎＧａＮＳｂ、ＩｎＮＡｓ、ＩｎＮＳｂなどでも同様な効果を得ることができる。 The type of material forming the RTD element is not particularly limited, but GaN, AlN, AlGaN, InGaN, and InN are typical. A similar effect can be obtained with GaNAs, GaNSb, AlNAs, AlNSb, AlGaNAs, AlGaNSb, InGaNAs, InGaNSb, InNAs, InNSb, etc., in which N is partially substituted with As or Sb.
（第２の実施の形態）
　本発明の第２の実施の形態について、図７を参照して以下説明する。図７は、本実施の形態のＲＴＤの積層構造の模式図である。 (Second Embodiment)
A second embodiment of the present invention will be described below with reference to FIG. FIG. 7 is a schematic diagram of the stacked structure of the RTD of the present embodiment.
　第１の実地の形態のＲＴＤでは、メモリ動作電圧Ｖpeak３４及び放出電圧Ｖrelease３８を変化するには、図３のＥR1２１５ｂ、ＥR2２１４ｂ、ΔＥc２１２ｂ、ΔＥc’２１３ｂ、Ｅf２１ｂ、Ｅf’２１０ｂ（図４では、ＥR1２１５ｃ、ＥR2２１４ｃ、ΔＥc２１２ｃ、ΔＥc’２１３ｃ、Ｅf２１ｃ、Ｅf’２１０ｃ）を変化することが有効であることを述べ、それらは、ｕ－ＧａＮ井戸層４７ａ、ｕ－ＡｌＮバリア層４６ａ、４８ａの膜厚や、ｎ－ＧａＮエミッタ層４４ａ、ｎ－ＧａＮコレクタ層４１０ａへのＳｉドーピング量などのＲＴＤ構造の変化に対応することを述べた。本実施の形態では、ＧａＮ基板またはＡｌＮ基板の無極性・半極性面上に成長することで、ＲＴＤに分極を抑制し、混晶材料の組成を変化させることにより、図２乃至４に示すエネルギー構造を実現したものである。 In the RTD of the first embodiment, in order to change the memory operating voltage V peak 34 and the emission voltage V release 38, E R1 215b, E R2 214b, ΔE c 212b, ΔE c '213b, E f in FIG. 21b, E f '210b (in FIG. 4, it is effective to change E R1 215c, E R2 214c, ΔE c 212c, ΔE c ' 213c, E f 21c, E f '210c). Corresponds to changes in the RTD structure such as the film thickness of the u-GaN well layer 47a and u-AlN barrier layers 46a and 48a and the amount of Si doping into the n-GaN emitter layer 44a and n-GaN collector layer 410a. Said. In this embodiment, the energy shown in FIGS. 2 to 4 is obtained by growing on a nonpolar / semipolar surface of a GaN substrate or an AlN substrate to suppress polarization in RTD and changing the composition of the mixed crystal material. The structure is realized.
　本実施の形態のＲＴＤは、バンドギャップの大きいｕ－Ａｌ1-yＧａyＮバリア層（４６ｂ、４８ｂ）と、バンドギャップの小さいｕ－ＩｎxＧａ1-xＮ井戸層４７ｂと、ｕ－Ｇａ1-zＡｌzＮスペーサー層（４５ｂ、４９ｂ）とが、結晶成長によって接合されている。具体的には、ｕ－Ａｌ1-yＧａyＮバリア層（４６ｂ、４８ｂ）が２ｎｍ、ｕ－ＩｎxＧａ1-xＮ井戸層４７ｂが２.５ｎｍ、ｕ－Ｇａ1-zＡｌzＮスペーサー層（４５ｂ、４９ｂ）が３ｎｍとなるような膜厚を結晶成長した。その結果、図２乃至４に示すような、量子井戸、及び量子井戸両隣のエミッタとコレクタ伝導帯底に、三角形状のポテンシャルを形成することができる。 The RTD of the present embodiment includes a u-Al 1-y Ga y N barrier layer (46b, 48b) with a large band gap, a u-In x Ga 1-x N well layer 47b with a small band gap, The Ga 1-z Al z N spacer layer (45b, 49b) is joined by crystal growth. Specifically, the u-Al 1-y Ga y N barrier layer (46b, 48b) is 2 nm, the u-In x Ga 1-x N well layer 47b is 2.5 nm, and u-Ga 1-z Al z N. Crystal growth was performed so that the spacer layers (45b, 49b) were 3 nm. As a result, as shown in FIGS. 2 to 4, a triangular potential can be formed at the quantum well, and at the emitter and collector conduction band bottoms on both sides of the quantum well.
　本実施の形態のＲＴＤは、上述のＲＴＤの基本構造（ｕ－Ａｌ1-yＧａyＮバリア層（４６ｂ、４８ｂ）と、ｕ－ＩｎxＧａ1-xＮ井戸層４７ｂと、ｕ－Ｇａ1-zＡｌzＮスペーサー層（４５ｂ、４９ｂ））を備え、その他の層からなる。図７のように、本実施の形態のＲＴＤは、無極性あるいは半極性面を持つＧａＮ基板４１ｂ、ｕ－ＧａＮバッファ層４２ｂ（１μｍ）、ｎ+－Ｇａ1-zＡｌzＮコンタクト層４３ｂ（４００ｎｍ、Ｓｉ（３×１０18ｃｍ-3）ドープ）、ｎ－Ｇａ1-zＡｌzＮエミッタ層４４ｂ（５０ｎｍ、Ｓｉ（１.５×１０18ｃｍ-3）ドープ）、ｕ－Ｇａ1-zＡｌzＮスペーサー層４５ｂ（３ｎｍ）、ｕ－Ａｌ1-yＧａyＮバリア層４６ｂ（２ｎｍ）、ｕ－ＩｎxＧａ1-xＮ井戸層４７ｂ（２.５ｎｍ）、ｕ－Ａｌ1-yＧａyＮバリア層４８ｂ（２ｎｍ）、ｕ－Ｇａ1-zＡｌzＮスペーサー層４９ｂ（３ｎｍ）、ｎ－Ｇａ1-zＡｌzＮコレクタ層４１０ｂ（５０ｎｍ、Ｓｉ（１.５×１０18ｃｍ-3）ドープ）、ｎ+－Ｇａ1-zＡｌzＮコンタクト層４１１ｂ（３０ｎｍ、Ｓｉ（３×１０18ｃｍ-3）ドープ）の順に積層された積層構造を備える。 The RTD of the present embodiment includes the above-mentioned RTD basic structure (u-Al 1 -y Ga y N barrier layer (46b, 48b), u-In x Ga 1 -x N well layer 47b, u-Ga 1-z Al z N spacer layers (45b, 49b)) and other layers. As shown in FIG. 7, the RTD of this embodiment includes a GaN substrate 41b having a nonpolar or semipolar surface, a u-GaN buffer layer 42b (1 μm), an n + -Ga 1 -z Al z N contact layer 43b ( 400 nm, Si (3 × 10 18 cm −3 ) doped), n-Ga 1-z Al z N emitter layer 44 b (50 nm, Si (1.5 × 10 18 cm −3 ) doped), u-Ga 1− z Al z N spacer layer 45b (3 nm), u-Al 1-y Ga y N barrier layer 46b (2 nm), u-In x Ga 1-x N well layer 47b (2.5 nm), u-Al 1- y Ga y N barrier layer 48b (2 nm), u-Ga 1 -z Al z N spacer layer 49 b (3 nm), n-Ga 1 -z Al z N collector layer 410 b (50 nm, Si (1.5 × 10 18) cm -3) doped), n + -Ga 1-z Al z n contact layer 411b (30n Comprises a layered structure laminated in the order of Si (3 × 10 18 cm -3 ) doped).
　図７の４３ｂから４１１ｂのように、ＧａＮやＡｌＮ層へＩｎやＡｌを添加し、ＩｎxＧａ1-xＮ、Ａｌ1-yＧａyＮ、Ｇａ1-zＡｌzＮのように組成を変化することにより、図３のＥR1２１５ｂ、ＥR2２１４ｂ、ΔＥc２１２ｂ、ΔＥc’２１３ｂ、Ｅf２１ｂ、Ｅf’２１０ｂ、図４のＥR1２１５ｃ、ＥR2２１４ｃ、ΔＥc２１２ｃ、ΔＥc’２１３ｃ、Ｅf２１ｃ、Ｅf’２１０ｃを変化することができる。さらに、ＧａＮへＩｎやＡｌを添加した場合、伝導帯底ＥｃとＥc’（２２ｂ、２１１ｂ）を独立に変化させることもできるため、メモリ動作電圧Ｖpeak３４や放出電圧Ｖrelease３８の制御範囲を広げることが可能となる。 As from 43b in FIG. 7 of the 411b, and adding In and Al to GaN or AlN layer, In x Ga 1-x N , Al 1-y Ga y N, the composition as Ga 1-z Al z N By changing, E R1 215b, E R2 214b, ΔE c 212b, ΔE c '213b, E f 21b, E f ' 210b in FIG. 3, E R1 215c, E R2 214c, ΔE c 212c, ΔE c in FIG. c ′ 213c, E f 21c, E f ′ 210c can be changed. Further, when In or Al is added to GaN, the conduction band bottoms E c and E c ′ (22b, 211b) can be changed independently, so that the memory operating voltage V peak 34 and the emission voltage V release 38 are controlled. The range can be expanded.
　図７の組成傾斜については、例えば次のように組成傾斜させるとよい。
（１）ｎ+－Ｇａ1-zＡｌzＮコンタクト層４３ｂとして、基板側から、Ａｌの組成がｚ＝０.１から０.５の範囲である層を形成し、
（２）ｎ－Ｇａ1-zＡｌzＮエミッタ層４４ｂとして、コンタクト層４３ｂ側から、Ａｌの組成がｚ＝０.１から０.５範囲である層を形成し、
（３）ｕ－Ｇａ1-zＡｌzＮスペーサー層４５ｂとして、エミッタ層４４ｂ側から、Ａｌの組成をｚ＝０.５（あるいは０.１）から０へ変化させる層を形成し、
（４）ｕ－Ａｌ1-yＧａyＮバリア層４６ｂとして、スペーサー層４５ｂ側から、Ｇａの組成をｙ＝０.２から０へ変化させる層を形成し、
（５）ｕ－ＩｎxＧａ1-xＮ井戸層４７ｂとして、バリア層４６ｂ側から、Ｉｎの組成をｘ＝０.３から０.６へ変化させる層を形成し、
（６）ｕ－Ａｌ1-yＧａyＮバリア層４８ｂとして、井戸層４７ｂ側から、Ｇａの組成をｚ＝０.２から０へ変化させる層を形成し、
（７）ｕ－Ｇａ1-zＡｌzＮスペーサー層４９ｂとして、バリア層４８ｂ側から、Ａｌの組成をｚ＝０.６から０.５（あるいは０.１）へ変化させる層を形成し、
（８）ｎ－Ｇａ1-zＡｌzＮコレクタ層４１０ｂとして、スペーサー層４９ｂ側から、Ａｌの組成をｚ＝０.１から０.５である層を形成し、
（９）ｎ+－Ｇａ1-zＡｌzＮコンタクト層４１１ｂとして、コレクタ層４１０ｂ側から、Ａｌの組成をｚ＝０.１から０.５の範囲である層を形成する。 As for the composition gradient in FIG. 7, for example, the composition gradient may be performed as follows.
(1) As the n + -Ga 1 -z Al z N contact layer 43b, a layer having an Al composition in the range of z = 0.1 to 0.5 is formed from the substrate side.
(2) As the n-Ga 1 -z Al z N emitter layer 44b, a layer having an Al composition in the range of z = 0.1 to 0.5 is formed from the contact layer 43b side.
(3) A layer for changing the Al composition from z = 0.5 (or 0.1) to 0 is formed as the u-Ga 1 -z Al z N spacer layer 45b from the emitter layer 44b side,
(4) As the u-Al 1-y Ga y N barrier layer 46b, a layer for changing the composition of Ga from y = 0.2 to 0 is formed from the spacer layer 45b side.
(5) As the u-In x Ga 1-x N well layer 47b, a layer for changing the composition of In from x = 0.3 to 0.6 is formed from the barrier layer 46b side.
(6) A layer for changing the composition of Ga from z = 0.2 to 0 is formed as the u-Al 1-y Ga y N barrier layer 48b from the well layer 47b side.
(7) A layer for changing the composition of Al from z = 0.6 to 0.5 (or 0.1) is formed as the u-Ga 1 -z Al z N spacer layer 49b from the barrier layer 48b side.
(8) As the n-Ga 1 -z Al z N collector layer 410b, a layer having an Al composition z = 0.1 to 0.5 is formed from the spacer layer 49b side.
(9) As the n + -Ga 1 -z Al z N contact layer 411b, a layer having an Al composition in the range of z = 0.1 to 0.5 is formed from the collector layer 410b side.
　本実施の形態における半導体結晶成長層は、ＭＯＶＰＥ法（有機金属気層成長法）による結晶成長が可能である。また、ＭＢＥ法（分子線エピタキシー法）、ＨＶＰＥ（ハイドライド気相成長）などによって、基板の上に連続成長によって形成することができる。 The semiconductor crystal growth layer in this embodiment can be crystal-grown by the MOVPE method (organometallic vapor layer growth method). Further, it can be formed on the substrate by continuous growth by MBE (molecular beam epitaxy), HVPE (hydride vapor phase epitaxy) or the like.
　ＧａＮ基板またはＡｌＮ基板以外にも、サファイア基板、ＳｉＣ基板、ダイヤモンド基板、ＧａＮやＡｌＮ単結晶などの窒化物半導体が成長可能な基板を用いることができる。 In addition to a GaN substrate or an AlN substrate, a sapphire substrate, a SiC substrate, a diamond substrate, or a substrate on which a nitride semiconductor such as GaN or AlN single crystal can be grown can be used.
　ＲＴＤ素子を形成する材料の種類には、特に制限はないが、ＧａＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＮが代表的である。また、ＮをＡｓやＳｂで一部置換した、ＧａＮＡｓ、ＧａＮＳｂ、ＡｌＮＡｓ、ＡｌＮＳｂ、ＡｌＧａＮＡｓ、ＡｌＧａＮＳｂ、ＩｎＧａＮＡｓ、ＩｎＧａＮＳｂ、ＩｎＮＡｓ、ＩｎＮＳｂなどがある。上記の窒化物半導体およびそれらの混晶材料の他に、Ｓｉ、ＧｅなどのＩＶ系半導体、ＧａＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＡｌＡｓなどのＩＩＩ－Ｖ族半導体、ＺｎＯやＣｄＴｅ、ＺｎＳｅなどのＩＩ－ＶＩ族半導体などによる混晶材料がある。この場合、前記基板以外に、ＧａＡｓ、ＩｎＰ、Ｇｅ基板などへも成長することができる。 The type of material forming the RTD element is not particularly limited, but GaN, AlN, AlGaN, InGaN, and InN are typical. Further, there are GaNAs, GaNSb, AlNAs, AlNSb, AlGaNAs, AlGaNSb, InGaNAs, InGaNSb, InNAs, InNSb, etc., in which N is partially substituted with As or Sb. In addition to the above nitride semiconductors and mixed crystal materials thereof, IV-based semiconductors such as Si and Ge, III-V group semiconductors such as GaAs, InGaAs, AlGaAs, and AlAs, and II-VI groups such as ZnO, CdTe, and ZnSe There are mixed crystal materials such as semiconductors. In this case, it can be grown not only on the substrate but also on a GaAs, InP, Ge substrate or the like.
（第３の実施の形態）
　本発明の第３の実施の形態について、図８乃至図１１を参照して以下説明する。図８乃至１０は、本実施の形態で解決しようとする課題について説明するための図である。図８は、バリア層に結晶欠陥が存在する場合のＲＴＤのエネルギーバンド構造であり、図９、１０は、その電流電圧特性を示している。また、図１１は、本実施の形態のＲＴＤのエネルギーバンド構造である。 (Third embodiment)
A third embodiment of the present invention will be described below with reference to FIGS. 8 to 10 are diagrams for explaining the problem to be solved by the present embodiment. FIG. 8 shows an RTD energy band structure when crystal defects exist in the barrier layer, and FIGS. 9 and 10 show the current-voltage characteristics. FIG. 11 shows the energy band structure of the RTD of this embodiment.
　図８のＲＴＤ素子は、図２乃至図４と同様、エミッタ層７３ｂ、スペーサー層７４ｂ、バリア層７５ｂ、井戸層７６ｂ、バリア層７７ｂ、スペーサー層７８ｂ、コレクタ層７９ｂの順に積層された積層構造を備える。また、バリア層（７５ｂ、７７ｂ）には結晶欠陥に起因するエネルギー準位ＥDL（７２１ｂ、７２２ｂ）が存在している。結晶欠陥の影響以外のＲＴＤの基本的動作原理は、図２乃至図４と同等であるため、図２乃至図４も参照して説明する。図８に、図２乃至４のＲＴＤ素子と同様、フェルミ準位（Ｅf７１ｂ、Ｅf’７１０ｂ）と伝導帯の底（Ｅc７２ｂ、Ｅc’７１１ｂ）、分極等によって発生する三角形状の緩やかなポテンシャルの傾斜変化（ΔＥc７１２ｂ、ΔＥc’７１３ｂ）、電子の蓄積に用いる量子準位ＥR1７１５ｂよりも高いエネルギー位置にある量子準位ＥR2７１４ｂ、トンネル電流７１６ｂ、トンネルに寄与する電子７１７ｂ、サブバンド間遷移７１８ｂ、蓄積された電子７１９ｂ、分極等によって発生する量子井戸での三角形状の緩やかなポテンシャルの傾斜変化７２０ｂを図示した。 The RTD element of FIG. 8 has a stacked structure in which an emitter layer 73b, a spacer layer 74b, a barrier layer 75b, a well layer 76b, a barrier layer 77b, a spacer layer 78b, and a collector layer 79b are stacked in this order, as in FIGS. Prepare. In addition, energy levels E DL (721b, 722b) due to crystal defects are present in the barrier layers (75b, 77b). Since the basic operating principle of the RTD other than the influence of crystal defects is the same as that shown in FIGS. 2 to 4, it will be described with reference to FIGS. FIG. 8 shows a triangular shape generated by the Fermi level (E f 71b, E f '710b), the bottom of the conduction band (E c 72b, E c ' 711b), polarization, and the like, similar to the RTD elements of FIGS. Gradual change in potential (ΔE c 712b, ΔE c '713b), quantum level E R2 714b at a higher energy position than the quantum level E R1 715b used for electron accumulation, tunnel current 716b, and contribution to tunnel In the figure, an electron 717b, an intersubband transition 718b, an accumulated electron 719b, a triangular gentle potential gradient change 720b in a quantum well generated by polarization and the like are illustrated.
　図８のＲＴＤ素子は、順バイアスの電圧を印加しているため、図３の場合と同様に、量子準位ＥR2７１４ｂを通過するトンネルに寄与する電子７１７ｂの一部が、サブバンド間遷移７１８ｂによって、量子準位ＥR1７１５ｂへ遷移する。しかし、結晶欠陥に起因するエネルギー準位ＥDL７２１ｂと量子準位ＥR1７１５ｂのエネルギー差（ＥDL－ＥR1）が、熱によって発生する電子のエネルギー増加分（熱励起エネルギー）よりも小さい場合、量子準位ＥR1７１５ｂに蓄積した電子７１９ｂは、結晶欠陥に起因するエネルギー準位ＥDL７２１ｂを介して、量子井戸の外部へ放出される。したがって、高温の方が、蓄積電子の放出が起こりやすくなる。この様子を、ＥDLを介して放出される電子（リーク電流）（７２３ｂ）として図８中に太い矢印で示している。このような放出によって、ＲＴＤ素子の抵抗は、高抵抗から低抵抗に変化する。図９は、その場合の電流電圧特性を示している。このような、ＥDLを介して放出される電子７２３ｂを伴う電流電圧特性の変化は、メモリ不安定動作の要因になり、長期安定動作の障害となる。ＥDL７２１ｂを電子が通過する際に、電子がバリア層７７ｂに不規則に捕獲されるためである。 Since the forward bias voltage is applied to the RTD element of FIG. 8, a part of the electrons 717b contributing to the tunnel passing through the quantum level E R2 714b are subjected to the intersubband transition as in the case of FIG. 718b makes a transition to the quantum level E R1 715b. However, when the energy difference (E DL -E R1 ) between the energy level E DL 721b and the quantum level E R1 715b due to crystal defects is smaller than the energy increase (thermal excitation energy) of electrons generated by heat The electrons 719b accumulated in the quantum level E R1 715b are emitted to the outside of the quantum well through the energy level E DL 721b caused by crystal defects. Accordingly, stored electrons are more likely to be emitted at a higher temperature. This state is shown by a thick arrow in FIG. 8 as an electron (leakage current) (723b) emitted via the E DL. By such emission, the resistance of the RTD element changes from high resistance to low resistance. FIG. 9 shows current-voltage characteristics in that case. Such a change in the current-voltage characteristics involving electron 723b emitted via the E DL becomes a factor of the memory unstable operation, an obstacle to long-term stable operation. This is because electrons are irregularly captured by the barrier layer 77b when electrons pass through the E DL 721b.
　結晶欠陥に起因するエネルギー準位ＥDL７２１ｂと量子準位ＥR1７１５ｂのエネルギー差（ＥDL－ＥR1）は、順バイアスの電圧増加に伴い減少していく。そのため、順バイアスの印加電圧を下げることができるＲＴＤ素子の構造を設計することで、メモリ不安定動作を防止することは可能である。図１０では、順バイアスの最大電圧を２.５Ｖと低くすることで、ＥDLを介して放出される電子（７２３ｂ）を抑制している。一方、逆バイアスを１．６Ｖ程度印加することで、トンネル電流を用いた電子放出（８４ａ）によって、メモリＲｅｓｅｔ動作（高抵抗状態８３ａから低抵抗状態８５ａへの変化）が実現される。このようなトンネル電流を用いた電子放出（８４ａ）は、電子がバリア層７７ｂに不規則に捕獲される要因とはならないので、メモリ不安定動作の要因とはならない。このように、印加電圧を下げるようなデバイス設計を行うことで、メモリ不安定動作を抑制することは可能であるが、限界がある。また。デバイス連続動作などにより、環境温度が上昇し、蓄積電子の熱励起エネルギーが増大することで、メモリ不安定動作を引き起こすことも懸念される。 The energy difference (E DL −E R1 ) between the energy level E DL 721b and the quantum level E R1 715b due to crystal defects decreases as the forward bias voltage increases. Therefore, an unstable memory operation can be prevented by designing the structure of the RTD element that can lower the forward bias applied voltage. In Figure 10, by the maximum forward bias voltage as low as 2.5V, it is suppressed electronic (723b) emitted via the E DL. On the other hand, by applying a reverse bias of about 1.6 V, a memory reset operation (change from the high resistance state 83a to the low resistance state 85a) is realized by electron emission (84a) using a tunnel current. The electron emission (84a) using such a tunnel current does not cause the electrons to be irregularly captured by the barrier layer 77b, and therefore does not cause the unstable memory operation. In this way, it is possible to suppress the unstable memory operation by designing the device so as to lower the applied voltage, but there is a limit. Also. There is also a concern that the memory temperature may be unstable due to an increase in environmental temperature due to continuous operation of the device and an increase in the thermal excitation energy of the stored electrons.
　図１１の本実施の形態のＲＴＤ素子では、上述のような、結晶欠陥に起因するエネルギー準位ＥDLを介して放出される電子（７２３ｂ）を抑制するために、井戸層９６ｂ、バリア層（９５ｂ、９７ｂ）の間に、中間層（９２４ｂ、９２５ｂ）を設けた。図中、結晶欠陥に起因するエネルギー準位ＥDLを９２１ｂ、９２２ｂで示した。例えば、バリア層（９５ｂ、９７ｂ）に用いるＡｌＮ層よりも低いバンドギャップを持つＡｌxＧａ1-xＮ層の挿入が有効である。バンドギャップの低下に伴い、結晶欠陥に起因するエネルギー準位が低下することが知られている（非特許文献５参照）。そのため、ＡｌxＧａ1-xＮ層などの中間層では、ＥR1（９１５ｂ）に近いエネルギーを持つＥDLは存在しにくい。そのため、中間層（９２４ｂ、９２５ｂ）の挿入によって、ＥDL（９２１ｂ）を介した蓄積電子（９１９ｂ）の放出は生じにくくなる。この様子を、図中に、中間層によって阻止されるリーク電流（９２３ｂ）として示している。上述のような原理によって、井戸層９６ｂ、バリア層（９５ｂ、９７ｂ）の間に、中間層（９２４ｂ、９２５ｂ）を挿入することで、メモリの長期安定動作が可能になる。 In RTD element of the embodiment of FIG. 11, as described above, in order to suppress the electron (723b) which is discharged through the energy level E DL due to crystal defects, the well layer 96b, the barrier layer ( 95b, 97b), an intermediate layer (924b, 925b) was provided. In the figure, the energy levels E DL caused by crystal defects are indicated by 921b and 922b. For example, it is effective to insert an Al x Ga 1-x N layer having a lower band gap than the AlN layer used for the barrier layers (95b, 97b). It is known that as the band gap decreases, the energy level due to crystal defects decreases (see Non-Patent Document 5). Therefore, the intermediate layer such as Al x Ga 1-x N layer, E DL is difficult to present with an energy close to E R1 (915b). Therefore, the insertion of the intermediate layers (924b, 925b) makes it difficult for the stored electrons (919b) to be emitted through the E DL (921b). This state is shown as a leakage current (923b) blocked by the intermediate layer in the drawing. By inserting the intermediate layers (924b, 925b) between the well layer 96b and the barrier layers (95b, 97b) based on the principle as described above, a long-term stable operation of the memory becomes possible.
　なお、図１１におけるその他の構成は、図８と同様であり、フェルミ準位（Ｅf９１ｂ、Ｅf’９１０ｂ）と伝導帯の底（Ｅc９２ｂ、Ｅc’９１１ｂ）、分極等によって発生する三角形状の緩やかなポテンシャルの傾斜変化（ΔＥc９１２ｂ、ΔＥc’９１３ｂ）、電子の蓄積に用いる量子準位ＥR1９１５ｂよりも高いエネルギー位置にある量子準位ＥR2９１４ｂ、トンネル電流９１６ｂ（順方向電流）、トンネルに寄与する電子９１７ｂ、サブバンド間遷移９１８ｂ、蓄積された電子９１９ｂ、分極等によって発生する量子井戸での三角形状の緩やかなポテンシャルの傾斜変化９２０ｂで示される。 Other configurations in FIG. 11 are the same as those in FIG. 8, and are generated by Fermi levels (E f 91b, E f '910b), bottoms of conduction bands (E c 92b, E c ' 911b), polarization, and the like. Gradual potential gradient change (ΔE c 912b, ΔE c '913b), a quantum level E R2 914b at a higher energy position than the quantum level E R1 915b used for electron accumulation, a tunnel current 916b ( Forward current), electrons 917b contributing to the tunnel, intersubband transition 918b, accumulated electrons 919b, and a triangular gentle potential gradient change 920b in the quantum well caused by polarization or the like.
　本実施の形態の結晶成長構造も図６と類似の積層構造で作製することができる。結晶成長に用いる基板は、ＧａＮあるいはＡｌＮあるいはＡｌＧａＮが成長可能なＳｉ基板やサファイア基板等である。基板と窒化物半導体結晶成長膜の格子定数、結晶構造の違いを緩和するために、基板上に、アンドープで、１μｍ以上の膜厚を持つｕ－ＧａＮバッファ層を４００℃程度の低温にて成長する。前記電子蓄積のための量子準位（図１１のＥR1９１５ｂ）及びトンネル電流用の量子準位（図１１のＥR2９１４ｂ）を形成する量子井戸の井戸層（図１１の９６ｂ）は、アンドープのｕ－ＧａＮ層である。量子井戸の井戸層の両隣にあるバリア層（９５ｂ、９７ｂ）は、アンドープのＡｌＮ層である。バリア層の両隣にあるスペーサー層（９４ｂ、９８ｂ）は、ｎ－ＧａＮエミッタ層９３ｂおよびｎ－ＧａＮコレクタ層９９ｂへの１.５×１０18ｃｍ-3以上の高濃度のＳｉドーピングの際に、ｕ－ＡｌＮバリア層（９５ｂ、９７ｂ）へのＳｉ原子の拡散を抑制するために形成してあり、アンドープのｕ－ＧａＮ層である。結晶成長基板に金属オーミック電極を形成するために、エミッタおよびコレクタの両側には、さらに高濃度の３×１０18ｃｍ-3以上をＳｉドーピングしたコンタクト層が形成されている。 The crystal growth structure of this embodiment can also be manufactured with a stacked structure similar to FIG. The substrate used for crystal growth is a Si substrate or a sapphire substrate on which GaN, AlN, or AlGaN can grow. In order to alleviate the difference in lattice constant and crystal structure between the substrate and the nitride semiconductor crystal growth film, an undoped u-GaN buffer layer with a thickness of 1 μm or more is grown on the substrate at a low temperature of about 400 ° C. To do. The quantum well well layer (96b in FIG. 11) forming the quantum level for electron accumulation (E R1 915b in FIG. 11) and the quantum level for tunnel current (E R2 914b in FIG. 11) is undoped. This is a u-GaN layer. The barrier layers (95b, 97b) on both sides of the well layer of the quantum well are undoped AlN layers. The spacer layers (94b, 98b) on both sides of the barrier layer are used for high-concentration Si doping of 1.5 × 10 18 cm −3 or more to the n-GaN emitter layer 93b and the n-GaN collector layer 99b. The undoped u-GaN layer is formed to suppress diffusion of Si atoms into the u-AlN barrier layer (95b, 97b). In order to form a metal ohmic electrode on the crystal growth substrate, contact layers doped with Si at a higher concentration of 3 × 10 18 cm −3 or more are formed on both sides of the emitter and the collector.
　また、結晶欠陥に起因するリーク電流を抑制するために、井戸層９６ｂとバリア層（９５ｂ、９７ｂ）との間に挿入する中間層（９２４ｂ、９２５ｂ）は、ＧａＮとＡｌＮとの混晶であるＡｌxＧａ1-xＮ層であり、例えば、組成ｘとして０.８～０.２程度の範囲で形成し、厚みは０．５～２ｎｍで形成している。 Further, in order to suppress the leakage current due to crystal defects, the intermediate layers (924b, 925b) inserted between the well layer 96b and the barrier layers (95b, 97b) are a mixed crystal of GaN and AlN. The Al x Ga 1-x N layer is formed, for example, in the range of about 0.8 to 0.2 as the composition x, and has a thickness of 0.5 to 2 nm.
　本実施の形態の積層構造は、例えば、次の構造を有する。積層順に述べると、Ｓｉ基板又はサファイア基板又はＧａＮ基板、ｕ－ＧａＮバッファ層、ｎ+－Ｇａ1-zＡｌzＮコンタクト層、ｎ－Ｇａ1-zＡｌzＮエミッタ層、ｕ－Ｇａ1-zＡｌzＮスペーサー層、ｕ－Ａｌ1-yＧａyＮバリア層、ｕ－Ａｌ1-yＧａyＮ中間層、ｕ－ＩｎxＧａ1-xＮ井戸層、ｕ－Ａｌ1-yＧａyＮ中間層、ｕ－Ａｌ1-yＧａyＮバリア層、ｕ－Ｇａ1-zＡｌzＮスペーサー層、ｎ－Ｇａ1-zＡｌzＮコレクタ層、ｎ+－Ｇａ1-zＡｌzＮコンタクト層からなる。なお、ここで各組成の割合は適宜選択でき、ｘ、ｙ、ｚで代表的に記載した。 The laminated structure of the present embodiment has the following structure, for example. In the order of stacking, the Si substrate, sapphire substrate or GaN substrate, u-GaN buffer layer, n + -Ga 1 -z Al z N contact layer, n-Ga 1 -z Al z N emitter layer, u-Ga 1- z Al z N spacer layer, u-Al 1-y Ga y N barrier layer, u-Al 1-y Ga y N intermediate layer, u-In x Ga 1-x N well layer, u-Al 1-y Ga y n intermediate layer, u-Al 1-y Ga y n barrier layer, u-Ga 1-z Al z n spacer layer, n-Ga 1-z Al z n collector layer, n + -Ga 1-z Al z It consists of an N contact layer. In addition, the ratio of each composition here can be selected suitably, and was described typically by x, y, and z.
　本実施の形態における半導体結晶成長層は、第１のおよび第２の実施例と同様に、ＭＯＶＰＥ法（有機金属気層成長法）による結晶成長が可能である。また、ＭＢＥ法（分子線エピタキシー法）、ＨＶＰＥ（ハイドライド気相成長）などによって、基板の上に連続成長によって形成することができる。 The semiconductor crystal growth layer in the present embodiment can be crystal-grown by the MOVPE method (organometallic vapor phase growth method), as in the first and second examples. Further, it can be formed on the substrate by continuous growth by MBE (molecular beam epitaxy), HVPE (hydride vapor phase epitaxy) or the like.
　また第１のおよび第２の実施例と同様に、Ｓｉ基板、サファイア基板、ＧａＮ基板またはＡｌＮ基板以外にも、ＳｉＣ基板、ダイヤモンド基板、ＧａＮやＡｌＮ単結晶などの窒化物半導体が成長可能な基板を用いることができる。 In addition to the Si substrate, the sapphire substrate, the GaN substrate, or the AlN substrate, a substrate on which a nitride semiconductor such as a SiC substrate, a diamond substrate, GaN, or an AlN single crystal can grow can be used as in the first and second embodiments. Can be used.
　ＲＴＤ素子を形成する材料の種類には、特に制限はないが、ＧａＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＮが代表的である。また、ＮをＡｓやＳｂで一部置換した、ＧａＮＡｓ、ＧａＮＳｂ、ＡｌＮＡｓ、ＡｌＮＳｂ、ＡｌＧａＮＡｓ、ＡｌＧａＮＳｂ、ＩｎＧａＮＡｓ、ＩｎＧａＮＳｂ、ＩｎＮＡｓ、ＩｎＮＳｂなどがある。上記の窒化物半導体およびそれらの混晶材料の他に、Ｓｉ、ＧｅなどのＩＶ系半導体、ＧａＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＡｌＡｓなどのＩＩＩ－Ｖ族半導体、ＺｎＯやＣｄＴｅ、ＺｎＳｅなどのＩＩ－ＶＩ族半導体などによる混晶材料がある。この場合、前記基板以外に、ＧａＡｓ、ＩｎＰ、Ｇｅ基板などへも成長することができる。 The type of material forming the RTD element is not particularly limited, but GaN, AlN, AlGaN, InGaN, and InN are typical. Further, there are GaNAs, GaNSb, AlNAs, AlNSb, AlGaNAs, AlGaNSb, InGaNAs, InGaNSb, InNAs, InNSb, etc., in which N is partially substituted with As or Sb. In addition to the above nitride semiconductors and mixed crystal materials thereof, IV-based semiconductors such as Si and Ge, III-V group semiconductors such as GaAs, InGaAs, AlGaAs, and AlAs, and II-VI groups such as ZnO, CdTe, and ZnSe There are mixed crystal materials such as semiconductors. In this case, it can be grown not only on the substrate but also on a GaAs, InP, Ge substrate or the like.
（第４の実施の形態）
　本発明の第４の実施形態について、図１２乃至図１６を参照して説明する。図１２乃至図１６は、本実施の形態にかかるＲＴＤ素子のエネルギーバンド構造である。 (Fourth embodiment)
A fourth embodiment of the present invention will be described with reference to FIGS. 12 to 16 show the energy band structure of the RTD element according to the present embodiment.
　本実施の形態である図１２のＲＴＤ素子は、エミッタ層１２３ａ、スペーサー層１２４ａ、バリア層１２５ａ、第１の中間層１２１３ａ、第２の中間層１２１５ａ、井戸層１２６ａ、第２の中間層１２１６ａ、第１の中間層１２１４ａ、バリア層１２７ａ、スペーサー層１２８ａ、コレクタ層１２９ａの順に積層された積層構造を備える。図１２は、無バイアス時のエネルギーバンド構造を示している。 The RTD element of FIG. 12 which is the present embodiment includes an emitter layer 123a, a spacer layer 124a, a barrier layer 125a, a first intermediate layer 1213a, a second intermediate layer 1215a, a well layer 126a, a second intermediate layer 1216a, A stacked structure in which a first intermediate layer 1214a, a barrier layer 127a, a spacer layer 128a, and a collector layer 129a are stacked in this order is provided. FIG. 12 shows the energy band structure when no bias is applied.
　第１の実施の形態で示した図２および図４のＲＴＤ素子は、分極等によって発生するスペーサー層による三角状のポテンシャル傾斜（２１２ａおよび２１３ａ、２１２ｂおよび２１３ｂ、２１２ｃおよび２１３ｃ）を用いることで、蓄積した電子の閉じ込めを強化させている。Ｓｉ基板上などへ窒化物半導体のヘテロエピタキシャル成長を行った場合は、分極は大きくなるため閉じ込めは強い。しかし、ＧａＮ単結晶基板の無極性面に窒化物半導体を成長した場合、分極は小さくなるため蓄積電子の閉じ込めが弱くなる。この対策として、混晶材料のよる組成傾斜を用いて、スペーサー層による三角状のポテンシャル傾斜を形成することを第２の実施形態として示した。また、第３の実施の形態では、また、結晶欠陥に起因するリーク電流を抑制のために、井戸層とバリア層との間に中間層を挿入することを述べた。 2 and 4 shown in the first embodiment uses a triangular potential gradient (212a and 213a, 212b and 213b, 212c and 213c) due to a spacer layer generated by polarization or the like, It strengthens the confinement of accumulated electrons. When heteroepitaxial growth of a nitride semiconductor is performed on a Si substrate or the like, confinement is strong because polarization increases. However, when a nitride semiconductor is grown on the nonpolar surface of the GaN single crystal substrate, the polarization becomes small and the confinement of stored electrons becomes weak. As a countermeasure, the second embodiment has shown that a triangular potential gradient is formed by the spacer layer using a composition gradient of a mixed crystal material. Further, in the third embodiment, it has been described that an intermediate layer is inserted between the well layer and the barrier layer in order to suppress leakage current due to crystal defects.
　本実施の形態では、量子井戸の井戸層及びバリア層の間に、第１の中間層及び第２の中間層の２種類の中間層を導入することにより、ＲＴＤおよび不揮発性メモリの設計の自由度を向上させる。分極および組成傾斜による量子井戸および量子井戸両隣の三角状のポテンシャル傾斜が小さい場合でも、閉じ込めを増強することができ、結晶欠陥に起因するリーク電流を抑制でき、さらにトンネル電流の増加を可能にする。 In this embodiment, by introducing two types of intermediate layers, the first intermediate layer and the second intermediate layer, between the well layer and the barrier layer of the quantum well, the design freedom of the RTD and the nonvolatile memory can be reduced. Improve the degree. Even if the quantum well and the triangular potential gradient on both sides of the quantum well due to polarization and composition gradient are small, confinement can be enhanced, leakage current due to crystal defects can be suppressed, and tunnel current can be increased. .
　本実施の形態である図１２のＲＴＤ素子は、二つの中間層、すなわち、第１の中間層（１２１３ａ、１２１４ａ）、および第２の中間層（１２１５ａ、１２１６ａ）を用いた場合のエネルギーバンド構造を示している。また、図中、バリア層には結晶欠陥に起因するエネルギー準位ＥDL（１２２２ａ、１２２３ａ）が存在していることを、模式的に示している。不揮発性メモリを実現するＲＴＤ素子では、量子準位ＥR2１２１７ａを用いてトンネル電流を流し、量子準位ＥR1１２１８ａを用いて電子を蓄積させる。不揮発性メモリの集積度を向上するためには、ＲＴＤ素子を微細化することが有効であり、このためにはトンネル電流を増加する必要がある。トンネル電流を増加させる場合には、中間層をできるだけ薄くし、量子準位ＥR2１２１７ａでのトンネル確率を増大させることが有効である。一方で、電子の蓄積を増強させるには、中間層をできるだけ厚くし、量子準位ＥR1１２１８ａでのトンネル確率を減少させることが有効である。図１１に示したような、一種類の中間層（９２４ｂ、９２５ｂ）のみを用いたＲＴＤ素子では、量子準位ＥR1およびＥR2でのトンネル確率を独立に制御することが困難である。図１２のように、第１の中間層（１２１３ａ、１２１４ａ）、および第２の中間層（１２１５ａ、１２１６ａ）の２種類を用いた場合、量子準位ＥR2でのトンネル確率、量子準位ＥR1でのトンネル確率を独立に制御することが可能になる。 The RTD element of FIG. 12, which is the present embodiment, has an energy band structure in the case of using two intermediate layers, that is, a first intermediate layer (1213a, 1214a) and a second intermediate layer (1215a, 1216a). Is shown. In the drawing, it is schematically shown that energy levels E DL (1222a, 1223a) due to crystal defects exist in the barrier layer. In an RTD element that realizes a nonvolatile memory, a tunnel current is passed using the quantum level E R2 1217a, and electrons are accumulated using the quantum level E R1 1218a. In order to improve the degree of integration of the nonvolatile memory, it is effective to miniaturize the RTD element. For this purpose, it is necessary to increase the tunnel current. When increasing the tunnel current, it is effective to make the intermediate layer as thin as possible and increase the tunnel probability at the quantum level E R2 1217a. On the other hand, in order to enhance the accumulation of electrons, it is effective to make the intermediate layer as thick as possible and reduce the tunnel probability at the quantum level E R1 1218a. In an RTD element using only one type of intermediate layer (924b, 925b) as shown in FIG. 11, it is difficult to independently control the tunnel probabilities at the quantum levels E R1 and E R2 . As shown in FIG. 12, when two types of the first intermediate layer (1213a, 1214a) and the second intermediate layer (1215a, 1216a) are used, the tunnel probability at the quantum level E R2 , the quantum level E It becomes possible to control the tunnel probability in R1 independently.
　図１２のＲＴＤ素子において、量子準位ＥR2１２１７ａにおける電子のトンネル確率を増大させる方法としては、第１の中間層（１２１３ａ、１２１４ａ）を薄くする以外にも、バリア層（１２５ａ、１２７ａ）自体を薄くする方法もあるが、第１の中間層（１２１３ａ、１２１４ａ）とバリア層（１２５ａ、１２７ａ）の両方を利用することで、トンネル電流を制御しやすくなる。 In the RTD device of FIG. 12, as a method of increasing the electron tunneling probability at the quantum level E R2 1217a, in addition to making the first intermediate layer (1213a, 1214a) thin, the barrier layer (125a, 127a) itself However, the tunnel current can be easily controlled by using both the first intermediate layers (1213a, 1214a) and the barrier layers (125a, 127a).
　また、バンドギャップあるいはＥDLの異なる第１の中間層および第２の中間層を積層することで、ＥDLを介した量子井戸からの電子放出を抑制しやすくなるという利点もある。しかし、ＥDLを介した量子井戸からの電子放出を抑制することができるのなら、トンネル電流を増加させるために、第１の中間層（１２１３ａ、１２１４ａ）をなくしたＲＴＤ構造を用いても良い。このようなＲＴＤ構造は、第３の実施形態の、Ａｌ組成が比較的低いｕ－Ａｌ1-yＧａyＮ中間層を用いたＲＴＤ構造に相当する。 In addition, by stacking the first intermediate layer and the second intermediate layer having different band gaps or E DL , there is an advantage that it becomes easy to suppress the electron emission from the quantum well via the E DL . But if it is possible to suppress the electron emission from the quantum well via E DL, in order to increase the tunneling current, the first intermediate layer (1213a, 1214a) may be used RTD structure lost . Such an RTD structure corresponds to the RTD structure using the u-Al 1-y Ga y N intermediate layer having a relatively low Al composition in the third embodiment.
　なお、図１２におけるその他の構成は、図のように、フェルミ準位（Ｅf１２１ａ、Ｅf’１２１０ａ）と伝導帯の底（Ｅc１２２ａ、Ｅc’１２１２ａ）、トンネルに寄与する電子１２１９ａ、サブバンド間遷移１２２０ａ、蓄積された電子１２２１ａで示される。 Other configurations in FIG. 12 are as shown in the figure: Fermi levels (E f 121a, E f '1210a), conduction band bottoms (E c 122a, E c ' 1212a), electrons 1219a contributing to the tunnel. , Indicated by intersubband transition 1220a and accumulated electrons 1221a.
　図１３は、本実施の形態のＲＴＤ素子に順バイアスを印加した場合のエネルギーバンド構造を示している。ＲＴＤ素子では、量子準位ＥＲ２１３１６ｂを用いてトンネル電流を流し、量子準位ＥR1１３１７ｂを用いて電子を蓄積させる。量子準位ＥR2１３１６ｂを通過する電子のトンネル確率は比較的高く、大きなトンネル電流（順方向電流）（１３１８ｂ）を流すことができる。また、第２の中間層（１３１４ｂおよび１３１５ｂ）は、蓄積電子の強い閉じ込めを実現するが、量子準位ＥR2１３１６ｂを通過する電子のトンネル確率にはほとんど影響しない。図中、結晶欠陥に起因するエネルギー準位ＥDLを、１３２２ｂ、１３２３ｂで示した。中間層の挿入によって、ＥDLを介した蓄積電子の放出は生じにくくなる。この様子を、図中に、第１の中間層によって阻止されるリーク電流１３２４ｂとして示している。 FIG. 13 shows an energy band structure when a forward bias is applied to the RTD element of this embodiment. In the RTD element, a tunnel current is caused to flow using the quantum level E R2 1316b and electrons are accumulated using the quantum level E R1 1317b. The tunnel probability of electrons passing through the quantum level E R2 1316b is relatively high, and a large tunnel current (forward current) (1318b) can flow. The second intermediate layer (1314b and 1315b) realizes strong confinement of stored electrons, but hardly affects the tunnel probability of electrons passing through the quantum level E R2 1316b. In the figure, energy levels E DL caused by crystal defects are indicated by 1322b and 1323b. By the insertion of the intermediate layer, the release of accumulated electrons through E DL is less likely to occur. This state is shown as a leakage current 1324b blocked by the first intermediate layer in the drawing.
　図１３におけるその他の構成は、図１２と同様であり、エミッタ層１３３ｂ、スペーサー層１３４ｂ、バリア層１３５ｂ、第１の中間層１３１２ｂ、第２の中間層１３１４ｂ、井戸層１３６ｂ、第２の中間層１３１５ｂ、第１の中間層１３１３ｂ、バリア層１３７ｂ、スペーサー層１３８ｂ、コレクタ層１３９ｂの順に積層されている。また、図１３において、フェルミ準位（Ｅf１３１ｂ、Ｅf’１３１０ｂ）と伝導帯の底（Ｅc１３２ｂ、Ｅc’１３１１ｂ）、トンネルに寄与する電子１３１９ｂ、サブバンド間遷移１３２０ｂ、蓄積された電子１３２１ｂ（第２の中間層による強い閉じ込め）、で示される。 Other configurations in FIG. 13 are the same as those in FIG. 12, and the emitter layer 133b, the spacer layer 134b, the barrier layer 135b, the first intermediate layer 1312b, the second intermediate layer 1314b, the well layer 136b, and the second intermediate layer. 1315b, a first intermediate layer 1313b, a barrier layer 137b, a spacer layer 138b, and a collector layer 139b are stacked in this order. In FIG. 13, the Fermi level (E f 131b, E f '1310b), the bottom of the conduction band (E c 132b, E c ' 1311b), the electrons 1319b contributing to the tunnel, and the intersubband transition 1320b are accumulated. Electron 1321b (strong confinement by the second intermediate layer).
　また、図１４乃至１６に本実施の形態の変形例を示す。 14 to 16 show modifications of the present embodiment.
　図１４に示すように、図１３の量子準位ＥR2１３１６ｂに対応する量子順位ＥR2１４１４ｂにおける電子のトンネル確率を増大させるために、コレクタ側のみに、第１および第２中間層を用いるような非対称な量子井戸構造を用いてもよい。量子準位ＥR1１４１５ｂに蓄積された電子１４１９ｂは、第２の中間層１４１３ｂによる閉じ込めの増強により、蓄積電子の放出は生じにくくなる。また、第１及び第２の中間層の挿入によって、結晶欠陥に起因するエネルギー準位ＥDL（１４２０ｂ、１４２１ｂ）を介した蓄積電子の放出は生じにくくなる。この様子を、図中に、第１の中間層によって阻止されるリーク電流１４２２ｂとして示している。その結果、図１０の８２ａのような、高抵抗状態(サブバンド間遷移による電子蓄積)を維持することができる。 As shown in FIG. 14, the first and second intermediate layers are used only on the collector side in order to increase the electron tunneling probability in the quantum order E R2 1414b corresponding to the quantum level E R2 1316b in FIG. An asymmetric quantum well structure may be used. The electrons 1419b accumulated in the quantum level E R1 1415b are less likely to emit stored electrons due to enhanced confinement by the second intermediate layer 1413b. Further, the insertion of the first and second intermediate layers makes it difficult for the stored electrons to be emitted through the energy level E DL (1420b, 1421b) due to crystal defects. This state is shown as a leakage current 1422b blocked by the first intermediate layer in the drawing. As a result, a high resistance state (electron accumulation due to intersubband transition) as shown in 82a of FIG. 10 can be maintained.
　なお、図１４のＲＴＤ素子は、エミッタ層１４３ｂ、スペーサー層１４４ｂ、バリア層１４５ｂ、井戸層１４６ｂ、第２の中間層１４１３ｂ、第１の中間層１４１２ｂ、バリア層１４７ｂ、スペーサー層１４８ｂ、コレクタ層１４９ｂの順に積層されている。また、図１４のＲＴＤ素子のその他のエネルギー構造は、図１３と同様であり、フェルミ準位（Ｅf１４１ｂ、Ｅf’１４１０ｂ）と伝導帯の底（Ｅc１４２ｂ、Ｅc’１４１１ｂ）、トンネル電流に寄与する電子１４１７ｂ、サブバンド間遷移１４１８ｂで、示される。 14 includes the emitter layer 143b, the spacer layer 144b, the barrier layer 145b, the well layer 146b, the second intermediate layer 1413b, the first intermediate layer 1412b, the barrier layer 147b, the spacer layer 148b, and the collector layer 149b. Are stacked in this order. Further, the other energy structure of the RTD element of FIG. 14 is the same as that of FIG. 13, and the Fermi level (E f 141b, E f '1410b) and the bottom of the conduction band (E c 142b, E c ' 1411b), An electron 1417b contributing to the tunnel current and an intersubband transition 1418b are shown.
　また、図１５に示すように、エミッタ側には第２の中間層１５１４ｂのみを形成し、コレクタ側には第１の中間層１５１２ｂおよび第２の中間層１５１３ｂを形成するような非対称な量子井戸構造を用いても良い。量子準位ＥR1１５１６ｂに蓄積された電子１５２０ｂは、第２の中間層（１５１３ｂ、１５１４ｂ）による閉じ込め増強により、蓄積電子の放出は生じにくくなる。また、第１及び第２の中間層の挿入によって、結晶欠陥に起因するエネルギー準位ＥDL（１５２１ｂ、１５２２ｂ）を介した蓄積電子の放出は生じにくくなる。この様子を、図中に、第１の中間層によって阻止されるリーク電流１５２３ｂとして示している。その結果、高抵抗状態(サブバンド間遷移による電子蓄積)を維持することができる。 Further, as shown in FIG. 15, an asymmetric quantum well in which only the second intermediate layer 1514b is formed on the emitter side and the first intermediate layer 1512b and the second intermediate layer 1513b are formed on the collector side. A structure may be used. The electrons 1520b accumulated in the quantum level E R1 1516b are less likely to emit stored electrons due to enhanced confinement by the second intermediate layer (1513b, 1514b). Further, the insertion of the first and second intermediate layers makes it difficult for the stored electrons to be emitted through the energy level E DL (1521b, 1522b) due to crystal defects. This state is shown as a leakage current 1523b blocked by the first intermediate layer in the drawing. As a result, a high resistance state (electron accumulation due to intersubband transition) can be maintained.
　なお、図１５のＲＴＤ素子は、エミッタ層１５３ｂ、スペーサー層１５４ｂ、バリア層１５５ｂ、第２の中間層１５１４ｂ、井戸層１５６ｂ、第２の中間層１５１３ｂ、第１の中間層１５１２ｂ、バリア層１５７ｂ、スペーサー層１５８ｂ、コレクタ層１５９ｂの順に積層されている。また、図１５のＲＴＤ素子のその他のエネルギー構造は、図１３と同様であり、フェルミ準位（Ｅf１５１ｂ、Ｅf’１５１０ｂ）と伝導帯の底（Ｅc１５２ｂ、Ｅc’１５１１ｂ）、トンネル電流に寄与する電子１５１８ｂ、サブバンド間遷移１５１９ｂで、示される。 15 includes an emitter layer 153b, a spacer layer 154b, a barrier layer 155b, a second intermediate layer 1514b, a well layer 156b, a second intermediate layer 1513b, a first intermediate layer 1512b, a barrier layer 157b, The spacer layer 158b and the collector layer 159b are stacked in this order. Further, the other energy structure of the RTD element of FIG. 15 is the same as that of FIG. 13, and the Fermi level (E f 151b, E f '1510b) and the bottom of the conduction band (E c 152b, E c ' 1511b), An electron 1518b that contributes to the tunnel current and an intersubband transition 1519b are shown.
　また、図１６に示すように、混晶材料の組成傾斜を用いることにより、図１３乃至図１５のＲＴＤ素子と同等なエネルギー構造を実現することができる。混晶材料の組成傾斜を用いることにより、図１３乃至図１５のＲＴＤ素子と同様に、量子準位ＥR2１６１５ｂでのトンネル確率と、量子準位ＥR1１６１６ｂでのトンネル確率を、独立に制御することが可能になる。特に、図１３乃至図１５のＲＴＤ素子において、第１の中間層および第２の中間層を非常に薄く形成する必要があり、それらが困難な場合には、混晶材料の組成傾斜を用いることが有効になる。 Also, as shown in FIG. 16, by using the composition gradient of the mixed crystal material, an energy structure equivalent to that of the RTD element of FIGS. 13 to 15 can be realized. By using the composition gradient of the mixed crystal material, the tunnel probability at the quantum level E R2 1615b and the tunnel probability at the quantum level E R1 1616b are controlled independently, as in the RTD element of FIGS. It becomes possible to do. In particular, in the RTD device of FIGS. 13 to 15, it is necessary to form the first intermediate layer and the second intermediate layer very thinly, and when these are difficult, use the composition gradient of the mixed crystal material. Becomes effective.
　量子準位ＥR1１６１６ｂに蓄積された電子１６２０ｂは、組成傾斜を有する中間層（１６１３ｂ、１６１４ｂ）による強い閉じ込めにより、蓄積電子の放出は生じにくくなる。また、組成傾斜を有する中間層の挿入によって、結晶欠陥に起因するエネルギー準位ＥDL（１６２１ｂ、１６２２ｂ）を介した蓄積電子の放出は生じにくくなる。この様子を、図中に、組成傾斜を用いた中間層によって阻止されるリーク電流１６２３ｂとして示している。その結果、高抵抗状態(サブバンド間遷移による電子蓄積)を維持することができる。 The electrons 1620b accumulated in the quantum level E R1 1616b are less likely to emit stored electrons due to strong confinement by the intermediate layers (1613b and 1614b) having a composition gradient. Further, the insertion of the intermediate layer having the composition gradient makes it difficult for the stored electrons to be emitted through the energy level E DL (1621b, 1622b) due to crystal defects. This state is shown as a leakage current 1623b blocked by the intermediate layer using the composition gradient in the drawing. As a result, a high resistance state (electron accumulation due to intersubband transition) can be maintained.
　また、図１６では、トンネル電流１６１７ｂが、中間層１６１３ｂを通過するように図示しているが、ＥDLを介した量子井戸からの電子放出を抑制することができるのなら、トンネル電流を増加させるために、Ａｌ組成が低いｕ－ＡｌＧａＮの組成傾斜を用いることで、トンネル電流１６１７ｂが、中間層１６１３ｂを通過しないようなＲＴＤ構造を用いてもよい。 Further, in FIG. 16, a tunnel current 1617b is are illustrated so as to pass through the intermediate layer 1613B, you are able to suppress the electron emission from the quantum well via E DL, increases the tunneling current Therefore, an RTD structure in which the tunnel current 1617b does not pass through the intermediate layer 1613b by using a composition gradient of u-AlGaN having a low Al composition may be used.
　なお、図１６のＲＴＤ素子は、エミッタ層１６３ｂ、スペーサー層１６４ｂ、バリア層１６５ｂ、組成傾斜を用いた中間層１６１４ｂ、井戸層１６６ｂ、組成傾斜を用いた中間層１６１３ｂ、バリア層１６７ｂ、スペーサー層１６８ｂ、コレクタ層１６９ｂの順に積層されている。また、図１６のＲＴＤ素子のその他のエネルギー構造は、図１３と同様であり、フェルミ準位（Ｅf１６１ｂ、Ｅf’１６１０ｂ）と伝導帯の底（Ｅc１６２ｂ、Ｅc’１６１１ｂ）、トンネル電流に寄与する電子１６１８ｂ、サブバンド間遷移１６１９ｂで、示される。 16 includes an emitter layer 163b, a spacer layer 164b, a barrier layer 165b, an intermediate layer 1614b using a composition gradient, a well layer 166b, an intermediate layer 1613b using a composition gradient, a barrier layer 167b, and a spacer layer 168b. The collector layers 169b are stacked in this order. Further, the other energy structure of the RTD element of FIG. 16 is the same as that of FIG. 13, and the Fermi level (E f 161b, E f '1610b) and the bottom of the conduction band (E c 162b, E c ' 1611b), An electron 1618b that contributes to the tunneling current and an intersubband transition 1619b are shown.
　本実施の形態のＲＴＤは、窒化物半導体での組成変化を用いることにより、ＭＯＶＰＥ法などを用いた連続的な結晶成長にて実現できる。 The RTD of this embodiment can be realized by continuous crystal growth using the MOVPE method or the like by using a composition change in a nitride semiconductor.
　本実施の形態の結晶成長構造も図６と類似の積層構造により作製できる。結晶成長に用いる基板は、窒化物半導体を成長可能なＳｉ基板やサファイア基板あるいはＧａＮ基板等である。基板と窒化物半導体結晶成長膜の格子定数、結晶構造の違いなどを緩和するために、基板上に、アンドープで、１μｍ以上の膜厚を持つｕ－ＧａＮバッファ層を４００℃程度の低温にて成長する。 The crystal growth structure of this embodiment can also be produced by a layered structure similar to FIG. The substrate used for crystal growth is a Si substrate, a sapphire substrate, a GaN substrate or the like that can grow a nitride semiconductor. In order to alleviate the difference in lattice constant and crystal structure between the substrate and the nitride semiconductor crystal growth film, an undoped u-GaN buffer layer having a thickness of 1 μm or more is formed on the substrate at a low temperature of about 400 ° C. grow up.
　電子蓄積のための量子準位（図１２ではＥR1１２１８ａに対応）及びトンネル電流用の量子準位（図１２ではＥR2１２１７ａに対応）を形成する量子井戸の井戸層は、アンドープのｕ－ＧａＮ層である。量子井戸の井戸層の両隣にあるバリア層（図１２では１２５ａ及び１２７ａに対応）は、アンドープのｕ－ＡｌＮ層である。ｕ－ＡｌＮバリア層の両隣にあるスペーサー層（図１２では１２４ａと１２８ａに対応）は、ｎ－ＧａＮエミッタ層（図１２では１２３ａに対応）およびｎ－ＧａＮコレクタ層（図１２では１２９ａに対応）への１.５×１０18ｃｍ-3以上の高濃度のＳｉドーピングの際に、ｕ－ＡｌＮバリア層（図１２の１２５ａ及び１２７ａに対応）へのＳｉ原子の拡散を抑制するために形成してあり、アンドープのｕ－ＧａＮ層である。 The well layer of the quantum well forming the quantum level for electron storage (corresponding to E R1 1218a in FIG. 12) and the quantum level for tunneling current (corresponding to E R2 1217a in FIG. 12) is an undoped u− It is a GaN layer. Barrier layers (corresponding to 125a and 127a in FIG. 12) on both sides of the well layer of the quantum well are undoped u-AlN layers. Spacer layers (corresponding to 124a and 128a in FIG. 12) on both sides of the u-AlN barrier layer are an n-GaN emitter layer (corresponding to 123a in FIG. 12) and an n-GaN collector layer (corresponding to 129a in FIG. 12). In order to suppress diffusion of Si atoms into the u-AlN barrier layer (corresponding to 125a and 127a in FIG. 12) when Si is doped at a high concentration of 1.5 × 10 18 cm −3 or more. It is an undoped u-GaN layer.
　結晶成長基板に金属オーミック電極を形成するために、エミッタおよびコレクタの両側には、さらに高濃度の３×１０18ｃｍ-3以上をＳｉドーピングしたコンタクト層が形成される。 In order to form a metal ohmic electrode on the crystal growth substrate, contact layers doped with Si at a concentration of 3 × 10 18 cm −3 or more are formed on both sides of the emitter and the collector.
　また、結晶欠陥に起因するリーク電流抑制、及び蓄積電子の閉じ込めを目的に、第１の中間層としてＡｌxＧａ1-xＮ層が形成され、例えばｘ＝０.９～０.５の範囲であり、厚みは０.５～２ｎｍ程度である。 In addition, an Al x Ga 1-x N layer is formed as the first intermediate layer for the purpose of suppressing leakage current caused by crystal defects and confining stored electrons, for example, in the range of x = 0.9 to 0.5. The thickness is about 0.5 to 2 nm.
　また、蓄積電子の閉じ込め増強を目的に、第２の中間層としてＡｌyＧａ1-yＮ層が形成され、例えばｙ＝０.５～０.２の範囲であり、厚みは０.５～２ｎｍ程度である。 For the purpose of enhancing the confinement of stored electrons, an Al y Ga 1-y N layer is formed as the second intermediate layer, for example, in the range of y = 0.5 to 0.2, and the thickness is from 0.5 to It is about 2 nm.
　図１２及び１３に示したような、本実施の形態の、第１及び第２の中間層を、一方のバリア層と井戸層との間、及び井戸層と他方のバリア層との間の、両方に設けた積層構造は、例えば、次の構造を有する。積層順に述べると、Ｓｉ基板又はサファイア基板又はＧａＮ基板などの基板、ｕ－ＧａＮバッファ層、ｎ+－ＧａＮコンタクト層、ｎ－ＧａＮエミッタ層、ｕ－ＧａＮスペーサー層、ｕ－ＡｌＮバリア層、ｕ－ＡｌxＧａ1-xＮによる第１の中間層、ｕ－ＡｌyＧａ1-yＮによる第２の中間層、ｕ－ＧａＮ井戸層、ｕ－ＡｌyＧａ1-yＮによる第２の中間層、ｕ－ＡｌxＧａ1-xＮによる第１の中間層、ｕ－ＡｌＮバリア層、ｕ－ＧａＮスペーサー層、ｎ－ＧａＮコレクタ層、ｎ+－ＧａＮコンタクト層からなる。 The first and second intermediate layers of the present embodiment as shown in FIGS. 12 and 13 are arranged between one barrier layer and the well layer, and between the well layer and the other barrier layer, The laminated structure provided in both has, for example, the following structure. In the order of stacking, a substrate such as a Si substrate, a sapphire substrate or a GaN substrate, a u-GaN buffer layer, an n + -GaN contact layer, an n-GaN emitter layer, a u-GaN spacer layer, a u-AlN barrier layer, a u- the first intermediate layer by Al x Ga 1-x N, u-Al y Ga second intermediate layer by 1-y N, u-GaN well layer, a second intermediate by u-Al y Ga 1-y N A first intermediate layer made of u-Al x Ga 1-x N, a u-AlN barrier layer, a u-GaN spacer layer, an n-GaN collector layer, and an n + -GaN contact layer.
　図１４に示したような、本実施の形態の、第１及び第２の中間層を、一方のバリア層と井戸層との間には設けずに、井戸層と他方のバリア層との間に設けた積層構造は、例えば、次の構造を有する。積層順に述べると、Ｓｉ基板又はサファイア基板又はＧａＮ基板などの基板、ｕ－ＧａＮバッファ層、ｎ+－ＧａＮコンタクト層、ｎ－ＧａＮエミッタ層、ｕ－ＧａＮスペーサー層、ｕ－ＡｌＮバリア層、ｕ－ＧａＮ井戸層、ｕ－ＡｌyＧａ1-yＮによる第２の中間層、ｕ－ＡｌxＧａ1-xＮによる第１の中間層、ｕ－ＡｌＮバリア層、ｕ－ＧａＮスペーサー層、ｎ－ＧａＮコレクタ層、ｎ+－ＧａＮコンタクト層からなる。 The first and second intermediate layers of the present embodiment as shown in FIG. 14 are not provided between one barrier layer and the well layer, but between the well layer and the other barrier layer. For example, the laminated structure provided in FIG. In the order of stacking, a substrate such as a Si substrate, a sapphire substrate or a GaN substrate, a u-GaN buffer layer, an n + -GaN contact layer, an n-GaN emitter layer, a u-GaN spacer layer, a u-AlN barrier layer, a u- GaN well layer, a second intermediate layer by u-Al y Ga 1-y N, the first intermediate layer by u-Al x Ga 1-x N, u-AlN barrier layer, u-GaN spacer layer, n- It consists of a GaN collector layer and an n + -GaN contact layer.
　図１５に示したような、本実施の形態の、一方のバリア層と井戸層との間には、第２の中間層のみを設けて、第１及び第２の中間層を、井戸層と他方のバリア層との間に設けた積層構造は、例えば、次の構造を有する。積層順に述べると、Ｓｉ基板又はサファイア基板又はＧａＮ基板などの基板、ｕ－ＧａＮバッファ層、ｎ+－ＧａＮコンタクト層、ｎ－ＧａＮエミッタ層、ｕ－ＧａＮスペーサー層、ｕ－ＡｌＮバリア層、ｕ－ＡｌyＧａ1-yＮによる第２の中間層、ｕ－ＧａＮ井戸層、ｕ－ＡｌyＧａ1-yＮによる第２の中間層、ｕ－ＡｌxＧａ1-xＮによる第１の中間層、ｕ－ＡｌＮバリア層、ｕ－ＧａＮスペーサー層、ｎ－ＧａＮコレクタ層、ｎ+－ＧａＮコンタクト層からなる。 As shown in FIG. 15, only the second intermediate layer is provided between the one barrier layer and the well layer of the present embodiment, and the first and second intermediate layers are connected to the well layer. The laminated structure provided between the other barrier layer has, for example, the following structure. In the order of stacking, a substrate such as a Si substrate, a sapphire substrate or a GaN substrate, a u-GaN buffer layer, an n + -GaN contact layer, an n-GaN emitter layer, a u-GaN spacer layer, a u-AlN barrier layer, a u- Second intermediate layer made of Al y Ga 1-y N, u-GaN well layer, second intermediate layer made of u-Al y Ga 1-y N, first intermediate layer made of u-Al x Ga 1-x N A layer, a u-AlN barrier layer, a u-GaN spacer layer, an n-GaN collector layer, and an n + -GaN contact layer.
　図１６に示したような、本実施の形態の、バリア層と井戸層との間に、組成傾斜と利用した中間層を設ける場合は、例えば、次のような層を用いる。第１の中間層および第２の中間層と合わせた効果を持つＡｌzＧａ1-zＮ層の組成傾斜を用いた中間層は、厚みは１～４ｎｍ程度である。例えば、エミッタ側の中間層は、バリア層から井戸層の方向へ、組成ｚが０.２５から０に減少するような組成傾斜にし、コレクタ側の中間層は、バリア層から井戸層の方向へ、組成ｚが０.７５から０に減少するような傾斜にすることで、図１６に示したようなエネルギーバンド構造を実現できる。 In the case of providing an intermediate layer using the composition gradient between the barrier layer and the well layer in the present embodiment as shown in FIG. 16, for example, the following layers are used. The intermediate layer using the composition gradient of the Al z Ga 1 -z N layer having the combined effect with the first intermediate layer and the second intermediate layer has a thickness of about 1 to 4 nm. For example, the emitter-side intermediate layer has a composition gradient such that the composition z decreases from 0.25 to 0 in the direction from the barrier layer to the well layer, and the collector-side intermediate layer in the direction from the barrier layer to the well layer. The energy band structure as shown in FIG. 16 can be realized by making the inclination such that the composition z decreases from 0.75 to 0.
　図１６に示したような、本実施の形態の場合は、例えば、次の構造を有する。積層順に述べると、Ｓｉ基板又はサファイア基板又はＧａＮ基板などの基板、ｕ－ＧａＮバッファ層、ｎ+－ＧａＮコンタクト層、ｎ－ＧａＮエミッタ層、ｕ－ＧａＮスペーサー層、ｕ－ＡｌＮバリア層、ｕ－ＡｌzＧａ1-zＮでの組成傾斜を用いた中間層、ｕ－ＧａＮ井戸層、ｕ－ＡｌzＧａ1-zＮでの組成傾斜を用いた中間層、ｕ－ＡｌＮバリア層、ｕ－ＧａＮスペーサー層、ｎ－ＧａＮコレクタ層、ｎ+－ＧａＮコンタクト層からなる。 In the case of this embodiment as shown in FIG. 16, for example, it has the following structure. In the order of stacking, a substrate such as a Si substrate, a sapphire substrate or a GaN substrate, a u-GaN buffer layer, an n + -GaN contact layer, an n-GaN emitter layer, a u-GaN spacer layer, a u-AlN barrier layer, a u- An intermediate layer using a composition gradient in Al z Ga 1 -z N, a u-GaN well layer, an intermediate layer using a composition gradient in u-Al z Ga 1 -z N, a u-AlN barrier layer, u- It consists of a GaN spacer layer, an n-GaN collector layer, and an n + -GaN contact layer.
　ＲＴＤ素子を形成する材料の種類には、特に制限はないが、ＧａＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＮが代表的である。また、ＮをＡｓやＳｂで一部置換した、ＧａＮＡｓ、ＧａＮＳｂ、ＡｌＮＡｓ、ＡｌＮＳｂ、ＡｌＧａＮＡｓ、ＡｌＧａＮＳｂ、ＩｎＧａＮＡｓ、ＩｎＧａＮＳｂ、ＩｎＮＡｓ、ＩｎＮＳｂなどがある。上記の窒化物半導体およびそれらの混晶材料の他に、Ｓｉ、ＧｅなどのＩＶ系半導体、ＧａＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＡｌＡｓなどのＩＩＩ－Ｖ族半導体、ＺｎＯやＣｄＴｅ、ＺｎＳｅなどのＩＩ－ＶＩ族半導体などによる混晶材料がある。この場合、前記基板以外に、ＧａＡｓ、ＩｎＰ、Ｇｅ基板などへも成長することができる。 The type of material forming the RTD element is not particularly limited, but GaN, AlN, AlGaN, InGaN, and InN are typical. Further, there are GaNAs, GaNSb, AlNAs, AlNSb, AlGaNAs, AlGaNSb, InGaNAs, InGaNSb, InNAs, InNSb, etc., in which N is partially substituted with As or Sb. In addition to the above nitride semiconductors and mixed crystal materials thereof, IV-based semiconductors such as Si and Ge, III-V group semiconductors such as GaAs, InGaAs, AlGaAs, and AlAs, and II-VI groups such as ZnO, CdTe, and ZnSe There are mixed crystal materials such as semiconductors. In this case, it can be grown not only on the substrate but also on a GaAs, InP, Ge substrate or the like.
　第１乃至第４の実施の形態のＲＴＤ素子の電極構造、及び、その作製について以下説明する。二端子素子であるＲＴＤを動作させるためには、エミッタおよびコレクタ側の両側に位置するコンタクト層に、Ａｌ、Ａｕ、Ｃｒ、Ｔｉ、Ｎｉなどの単体金属、又はそれらを合金化した金属電極を形成するとよい。 The electrode structure of the RTD element of the first to fourth embodiments and the production thereof will be described below. In order to operate the RTD which is a two-terminal element, a single metal such as Al, Au, Cr, Ti, Ni, or a metal electrode obtained by alloying them is formed on the contact layers located on both sides of the emitter and collector sides. Good.
　図１７に、本願のＲＴＤ素子の電極構造について図示する。図１７の左図に示すように、成長に用いる基板がｎ型などの導電性基板５３であれば、基板裏面に直接金属を蒸着することにより、下部エミッタ電極５２を作製する。基板の上に、バッファ層５４、エミッタ側コンタクト層（ｎ+－ＧａＮ層）５５ａ、結晶成長層５５ｂを順に積層形成する。ここで結晶成長層５５ｂは、図６、７等において、基板、バッファ層、エミッタ側コンタクト層を除いた結晶成長層を示している。結晶成長層５５ｂの最上部に電極を蒸着することにより、上部コレクタ電極５１を作製し、ＲＴＤを動作させるための二端子素子を作製する。 FIG. 17 illustrates the electrode structure of the RTD element of the present application. As shown in the left diagram of FIG. 17, if the substrate used for growth is an n-type conductive substrate 53, the lower emitter electrode 52 is produced by directly depositing metal on the back surface of the substrate. A buffer layer 54, an emitter-side contact layer (n + -GaN layer) 55a, and a crystal growth layer 55b are sequentially stacked on the substrate. Here, the crystal growth layer 55b is a crystal growth layer excluding the substrate, the buffer layer, and the emitter-side contact layer in FIGS. By depositing an electrode on the uppermost part of the crystal growth layer 55b, the upper collector electrode 51 is produced, and a two-terminal element for operating the RTD is produced.
　一方、図１７の右図に示すように、成長に用いる基板が、導電性の小さい半絶縁性基板又は絶縁性基板５８である場合は、エミッタ側コンタクト層５５ａの上面を露出させて、露出部にＡｌなどの金属を蒸着することにより、下部エミッタ電極５７を作製する。図１７の右図は、エッチング又は選択成長によって形成されたメサ構造５９を有し、その上に上部コレクタ電極５６を有する。 On the other hand, as shown in the right diagram of FIG. 17, when the substrate used for growth is a semi-insulating substrate or insulating substrate 58 with low conductivity, the upper surface of the emitter-side contact layer 55a is exposed to expose the exposed portion. A lower emitter electrode 57 is formed by evaporating a metal such as Al. The right figure of FIG. 17 has a mesa structure 59 formed by etching or selective growth, and has an upper collector electrode 56 thereon.
　エミッタ側コンタクト層５５ａの上面を露出させる方法としては、ＳｉＯ2などのエッチングマスクなどを用いて、コンタクト層５５ａより上部にある結晶成長層を部分的エッチングする方法などがある。または、Ｓｉ基板上に、ｕ－ＧａＮのバッファ層５４及びエミッタ側コンタクト層（ｎ+－ＧａＮ層）５５ａを結晶成長した後に、ＧａＮやＡｌＮを含む結晶成長層５５ｂの高温成長条件（１０００℃程度）に耐えうる選択成長用マスクを形成し、その選択成長マスク以外の領域に、残りのＲＴＤ構造である結晶成長層５５ｂを選択的に結晶成長する。選択成長後に、選択成長用マスクを剥離することによりコンタクト層５５の上面を露出させ、その上面に下部エミッタ電極５７を形成する。 As a method for exposing the top surface of the emitter-side contact layer 55a, using an etching mask such as SiO 2, and a method of partially etching the crystal growth layer at the top than the contact layer 55a. Alternatively, after crystal growth of the u-GaN buffer layer 54 and the emitter-side contact layer (n + -GaN layer) 55a on the Si substrate, conditions for high-temperature growth of the crystal growth layer 55b containing GaN or AlN (about 1000 ° C. And a crystal growth layer 55b having the remaining RTD structure is selectively grown in a region other than the selective growth mask. After the selective growth, the upper surface of the contact layer 55 is exposed by removing the selective growth mask, and the lower emitter electrode 57 is formed on the upper surface.
　また、選択成長によって得られた残りのＲＴＤ構造である結晶成長層５５ｂの上面に、上部コレクタ電極５６を形成して、ＲＴＤを動作させるための二端子素子を作製する。 Further, the upper collector electrode 56 is formed on the upper surface of the crystal growth layer 55b having the remaining RTD structure obtained by selective growth, and a two-terminal element for operating the RTD is manufactured.
　実施の形態では、ＧａＮ／ＡｌＮ系ＲＴＤを例にとって説明したが、分極効果、あるいは組成傾斜などによって、ＲＴＤの量子井戸、及び量子井戸両隣のエミッタとコレクタ伝導帯底に三角形状の緩やかなポテンシャル傾斜変化を形成することができる半導体材料において、同様なエネルギー構造を実現できるので、同様の効果を期待できる。ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＩｎＮなどの窒化物半導体の他に、Ｓｉ、ＧｅなどのＩＶ系半導体、ＧａＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＡｌＡｓ、ＩｎＧａＡｓＰ、ＡｌＡｓＳｂ、ＧａＮＡｓなどのＩＩＩ－Ｖ族半導体、ＺｎＯやＣｄＴｅ、ＺｎＳｅなどのＩＩ－ＶＩ族半導体にも適用できる。 In the embodiment, the GaN / AlN-based RTD has been described as an example. However, due to the polarization effect or the composition gradient, the gradual potential gradient of the triangular shape is formed at the RTD quantum well and the emitter and collector conduction band bottoms on both sides of the quantum well. Since a similar energy structure can be realized in a semiconductor material capable of forming a change, a similar effect can be expected. In addition to nitride semiconductors such as GaN, InGaN, AlGaN, AlN, and InN, IV semiconductors such as Si and Ge, III-V group semiconductors such as GaAs, InGaAs, AlGaAs, AlAs, InGaAsP, AlAsSb, and GaNAs, ZnO, The present invention can also be applied to II-VI group semiconductors such as CdTe and ZnSe.
　ＲＴＤ素子を構成する各層（バリア層、井戸層、スペーサー層、エミッタ層、コレクタ層等）の厚さは、０.２ｎｍ以上１００ｎｍ以下程度である。 The thickness of each layer (barrier layer, well layer, spacer layer, emitter layer, collector layer, etc.) constituting the RTD element is about 0.2 nm to 100 nm.
　また、量子井戸内の蓄積電子の引き抜きによるリセット動作あるいはバンド構造制御性向上のために、量子井戸層に電極構造を追加した三端子構造を用いても良い。 Also, a three-terminal structure in which an electrode structure is added to the quantum well layer may be used in order to improve the reset operation by extracting the stored electrons in the quantum well or to improve the band structure controllability.
　上記実施の形態で示した例は、発明を理解しやすくするために記載したものであり、この形態に限定されるものではない。 The example shown in the above embodiment is described for easy understanding of the invention, and is not limited to this embodiment.
　本発明によれば、サブピコ秒の超高速動作が可能であり、低損失で低消費電力な不揮発メモリを期待できる。ＭＲＡＭやＦｅＲＡＭと同等、あるいは、それ以上の高速動作を実現できる可能性があり、産業上有用である。 According to the present invention, it is possible to expect a non-volatile memory capable of ultra-high-speed operation in subpicoseconds and having low loss and low power consumption. There is a possibility that a high-speed operation equivalent to or higher than that of MRAM or FeRAM can be realized, which is industrially useful.
　１１、２１ａ、ｂ、ｃ、６１、７１ｂ、９１ｂ、１２１ａ、１３１ｂ、１４１ｂ、１５１ｂ、１６１ｂ　　エミッタ電極の伝導帯の電子フェルミ準位
　１２、２２ａ、ｂ、ｃ、６２、７２ｂ、９２ｂ、１２２ａ、１３２ｂ、１４２ｂ、１５２ｂ、１６２ｂ　　エミッタ電極の伝導帯の底のエネルギー準位
　１３、２３ａ、ｂ、ｃ、６３、７３ｂ、９３ｂ、１２３ａ、１３３ｂ、１４３ｂ、１５３ｂ、１６３ｂ　　　エミッタ層
　１４、２４ａ、ｂ、ｃ、７４ｂ、９４ｂ、１２４ａ、１３４ｂ、１４４ｂ、１５４ｂ、１６４ｂ　　スペーサー層
　１５、２５ａ、ｂ、ｃ、７５ｂ、９５ｂ、１２５ａ、１３５ｂ、１４５ｂ、１５５ｂ、１６５ｂ　　バリア層
　１６、２６ａ、ｂ、ｃ、７６ｂ、９６ｂ、１２６ａ、１３６ｂ、１５６ｂ、１６６ｂ　　井戸層
　１７、２７ａ、ｂ、ｃ、７７ｂ、９７ｂ、１２７ａ、１３７ｂ、１４６ｂ、１４７ｂ、１５７ｂ、１６７ｂ　　バリア層
　１８、２８ａ、ｂ、ｃ、７８ｂ、９８ｂ、１２８ａ、１３８ｂ、１４８ｂ、１５８ｂ、１６８ｂ　　スペーサー層
　１９、２９ａ、ｂ、ｃ、６１２、７９ｂ、９９ｂ、１２９ａ、１３９ｂ、１４９ｂ、１５９ｂ、１６９ｂ　　コレクタ層
　３１、８１ａ、ｂ、８４ｂ、８５ａ　　低抵抗状態
　３２、８２ａ、ｂ、８３ａ　　高抵抗状態
　３３、８４ａ　　電子放出
　４１ａ　　Ｓｉ基板又はサファイア基板
　４１ｂ　　ＧａＮ基板
　４２ａ、４２ｂ　　ｕ－ＧａＮバッファ層
　４３ａ　　ｎ+－ＧａＮコンタクト層
　４３ｂ　　ｎ+－Ｇａ1-zＡｌzＮコンタクト層
　４４ａ　　ｎ－ＧａＮエミッタ層
　４４ｂ　　ｎ－Ｇａ1-zＡｌzＮエミッタ層
　４５ａ　　ｕ－ＧａＮスペーサー層
　４５ｂ　　ｕ－Ｇａ1-zＡｌzＮスペーサー層
　４６ａ　　ｕ－ＡｌＮバリア層
　４６ｂ　　ｕ－Ａｌ1-yＧａyＮバリア層
　４７ａ　　ｕ－ＧａＮ井戸層
　４７ｂ　　ｕ－ＩｎxＧａ1-xＮ井戸層
　４８ａ　　ｕ－ＡｌＮバリア層
　４８ｂ　　ｕ－Ａｌ1-yＧａyＮバリア層
　４９ａ　　ｕ－ＧａＮスペーサー層
　４９ｂ　　ｕ－Ｇａ1-zＡｌzＮスペーサー層
　５１、５６　　上部コレクタ電極
　５２、５７　　下部エミッタ電極
　５３　　導電性基板
　５４　　バッファ層
　５５ａ　　エミッタ側コンタクト層
　５５ｂ　　結晶成長層
　５８　　絶縁性又は半絶縁性基板
　５９　　メサ構造
　６４　　Ａｕ層
　６５　　Ａｌ層
　６６　　ｉ－Ｓｉ層
　６７、６９　　ｉ－ＣａＦ2バリア層
　６８　　ｉ－ＣｄＦ2井戸層
　８３ｂ　　ＥDLを介した不規則な電子放出
　１１０、２１０ａ、ｂ、ｃ、６１３Ｅf’、７１０ｂ、９１０ｂ、１２１０ａ、１３１０ｂ、１４１０ｂ、１５１０ｂ、１６１０ｂ　　コレクタ電極の伝導帯の電子フェルミ準位
　１１１、２１１ａ、ｂ、ｃ、６１４Ｅc’、７１１ｂ、９１１ｂ、１２１２ａ、１３１１ｂ、１４１１ｂ、１５１１ｂ、１６１１ｂ　　コレクタ電極の伝導帯の底のエネルギー準位
　１１２、２１２ａ、ｂ、ｃ、ΔＥc、７１２ｂ、９１２ｂ　　ポテンシャルの傾斜
　１１３、２１３ａ、ｂ、ｃ、ΔＥc’、７１３ｂ、９１３ｂ　　ポテンシャルの傾斜
　１１４ＥR3、１１４’ＥR4、ＥR2２１４ａ、ｂ、ｃ　　高いエネルギー位置にある量子準位
　１１５ＥR1、１１５’ＥR2、ＥR1２１５ａ、ｂ、ｃ　　低いエネルギーを持つ量子準位、電子の蓄積に用いる量子準位
　１１６、２１６ｂ、２１６ｃ、７１６ｂ、９１６ｂ、１３１８ｂ、１４１６ｂ、１５１７ｂ、１６１７ｂ　　トンネル電流
　１１７、２１７ｂ、６１９、７１７ｂ、９１７ｂ、１２１９ａ、１３１９ｂ、１４１７ｂ、１５１８ｂ、１６１８ｂ　　トンネルに寄与する電子
　１１８、２１８ｂ、６２０、７１８ｂ、９１８ｂ、１２２０ａ、１３２０ｂ、１４１８ｂ、１５１９ｂ、１６１９ｂ　　サブバンド間遷移
　１１９、２１９ｂ、６２１、７１９ｂ、９１９ｂ、１２２１ａ、１３２１ｂ、１４１９ｂ、１５２０ｂ、１６２０ｂ　　蓄積された電子
　１２０、２２０ａ、ｂ、ｃ、７２０ｂ、９２０ｂ　　分極によって形成される三角状ポテンシャル
　４１０ａ　　ｎ－ＧａＮコレクタ層
　４１０ｂ　　ｎ－Ｇａ1-zＡｌzＮコレクタ層
　４１１ａ　　ｎ+－ＧａＮコンタクト層
　４１１ｂ　　ｎ+－Ｇａ1-zＡｌzＮコンタクト層
　６１０　　ｎ－Ｓｉ層
　６１１　　ＣｏＳｉ層
　ΔＥc６１５、ΔＥc’６１６　　バンド不連続量
　ＥR2６１７　　第２量子準位
　ＥR1６１８　　第１量子準位
　７１４ｂＥR2、９１４ｂＥR2、７１５ｂＥR1、９１５ｂＥR1、１２１７ａＥR2、１２１８ａＥR1、１３１６ｂＥR2、１３１７ｂＥR1、１４１４ｂＥR2、１４１５ｂＥR1、１５１５ｂＥR2、１５１６ｂＥR1、１６１５ｂＥR2、１６１６ｂＥR1、　　量子準位
　７２１ｂ、７２２ｂ、９２１ｂ、９２２ｂ、１２２２ａ、１２２３ａ、１３２２ｂ、１３２３ｂ、１４２０ｂ、１４２１ｂ、１５２１ｂ、１５２２ｂ、１６２１ｂ、１６２２ｂ　　結晶欠陥によるエネルギー準位ＥDL
　７２３ｂ　　ＥDLを介して放出される電子（リーク電流）
　９２３ｂ、１６２３ｂ　　中間層によって阻止されるリーク電流
　９２４ｂ、９２５ｂ　　中間層
　１２１３ａ、１２１４ａ、１３１２ｂ、１３１３ｂ、１４１２ｂ、１５１２ｂ　　第１の中間層
　１２１５ａ、１２１６ａ、１３１４ｂ、１３１５ｂ、１４１３ｂ、１５１３ｂ、１５１４ｂ　　第２の中間層
　１３２４ｂ、１４２２ｂ、１５２３ｂ　　第１の中間層によって阻止されるリーク電流
　１６１３ｂ、１６１４ｂ　　組成傾斜を用いた中間層

  11, 21a, b, c, 61, 71b, 91b, 121a, 131b, 141b, 151b, 161b Electron Fermi level of the conduction band of the emitter electrode 12, 22a, b, c, 62, 72b, 92b, 122a, 132b 142b, 152b, 162b Energy levels at the bottom of the conduction band of the emitter electrode 13, 23a, b, c, 63, 73b, 93b, 123a, 133b, 143b, 153b, 163b Emitter layer 14, 24a, b, c, 74b, 94b, 124a, 134b, 144b, 154b, 164b Spacer layer 15, 25a, b, c, 75b, 95b, 125a, 135b, 145b, 155b, 165b Barrier layer 16, 26a, b, c, 76b, 96b, 126a, 136b, 156b, 166b Well layer 17, 27a, b , C, 77b, 97b, 127a, 137b, 146b, 147b, 157b, 167b Barrier layer 18, 28a, b, c, 78b, 98b, 128a, 138b, 148b, 158b, 168b Spacer layer 19, 29a, b, c , 612, 79b, 99b, 129a, 139b, 149b, 159b, 169b Collector layer 31, 81a, b, 84b, 85a Low resistance state 32, 82a, b, 83a High resistance state 33, 84a Electron emission 41a Si substrate or sapphire Substrate 41b GaN substrate 42a, 42b u-GaN buffer layer 43a n + -GaN contact layer 43b n + -Ga 1 -z Al z N contact layer 44a n-GaN emitter layer 44b n-Ga 1 -z Al z N emitter layer 45a u-GaN spacer layer 45b u- a 1-z Al z N spacer layer 46a u-AlN barrier layer 46b u-Al 1-y Ga y N barrier layer 47a u-GaN well layer 47b u-In x Ga 1- x N well layer 48a u-AlN barrier Layer 48b u-Al 1-y Ga y N barrier layer 49a u-GaN spacer layer 49b u-Ga 1-z Al z N spacer layer 51, 56 upper collector electrode 52, 57 lower emitter electrode 53 conductive substrate 54 buffer layer 55a Emitter-side contact layer 55b Crystal growth layer 58 Insulating or semi-insulating substrate 59 Mesa structure 64 Au layer 65 Al layer 66 i-Si layer 67, 69 i-CaF 2 barrier layer 68 i-CdF 2 well layer 83b E DL irregular emission 110,210a through, b, c, 613E f ' , 710b, 910b, 1210a, 1310b 1410b, 1510b, electronic Fermi level of the conduction band of 1610b collector electrode 111,211a, b, c, 614E c ', 711b, 911b, 1212a, 1311b, 1411b, 1511b, the energy level of the bottom of the conduction band of 1611b collector electrode Position 112, 212a, b, c, ΔE c , 712b, 912b Potential slope 113, 213a, b, c, ΔE c ′, 713b, 913b Potential slope 114E R3 , 114′E R4 , E R2 214a, b, c Quantum levels 115E R1 , 115′E R2 , E R1 215a, b, c at high energy positions, quantum levels with low energy, quantum levels 116, 216b, 216c, 716b, 916b, 1318b, 1416b, 1517b, 1617b Tunnel Current 117, 217b, 619, 717b, 917b, 1219a, 1319b, 1417b, 1518b, 1618b Electrons contributing to the tunnel 118, 218b, 620, 718b, 918b, 1220a, 1320b, 1418b, 1519b, 1619b Intersubband transition 119, 219b, 621, 719b, 919b, 1221a, 1321b, 1419b, 1520b, 1620b Accumulated electrons 120, 220a, b, c, 720b, 920b Triangular potential formed by polarization 410a n-GaN collector layer 410b n-Ga 1-z Al z n collector layer 411a n + -GaN contact layer 411b n + -Ga 1-z Al z n contact layer 610 n-Si layer 611 CoSi layer ΔE c 615, ΔE c '61 Band discontinuity E R2 617 second quantum level E R1 618 first quantum level 714bE R2, 914bE R2, 715bE R1 , 915bE R1, 1217aE R2, 1218aE R1, 1316bE R2, 1317bE R1, 1414bE R2, 1415bE R1, 1515bE R2, 1516bE R1, 1615bE R2 , 1616bE R1, quantum level 721b, 722b, 921b, 922b, 1222a, 1223a, 1322b, 1323b, 1420b, 1421b, 1521b, 1522b, 1621b, energy level E DL due 1622b crystal defects
Electrons emitted through 723b E DL (leakage current)
923b, 1623b Leakage current blocked by intermediate layer 924b, 925b Intermediate layer 1213a, 1214a, 1312b, 1313b, 1412b, 1512b First intermediate layer 1215a, 1216a, 1314b, 1315b, 1413b, 1513b, 1514b Second intermediate layer 1324b, 1422b, 1523b Leakage current blocked by first intermediate layer 1613b, 1614b Intermediate layer using composition gradient

Claims (6)

  1. 　複数のバリア層と該バリア層間の井戸層とからなる量子井戸の井戸層に、分極または組成傾斜によるポテンシャル傾斜を備え、サブバンド間遷移によって前記量子井戸内に電子を蓄積することが可能な量子準位を前記量子井戸に有することを特徴とする共鳴トンネルダイオード素子。 Quantum well layer comprising a plurality of barrier layers and a well layer between the barrier layers has a potential gradient due to polarization or composition gradient, and is capable of storing electrons in the quantum well by intersubband transition. A resonant tunneling diode element having a level in the quantum well.
  2. 　複数のバリア層と該バリア層間の井戸層とからなる量子井戸の、該井戸層と該バリア層間に、該井戸層及び該バリア層のいずれともバンドギャップの異なる中間層を備え、サブバンド間遷移によって前記量子井戸内に電子を蓄積することが可能な量子準位を前記量子井戸に有することを特徴とする共鳴トンネルダイオード素子。 An inter-subband transition comprising a quantum well comprising a plurality of barrier layers and a well layer between the barrier layers, and an intermediate layer having a different band gap between the well layer and the barrier layer between the well layer and the barrier layer. The quantum well has a quantum level capable of accumulating electrons in the quantum well.
  3. 　サブバンド間遷移によって前記量子井戸内に電子を蓄積することが可能な量子準位は、トンネルに寄与する電子よりも低いエネルギーを持つ量子準位であることを特徴とする請求項１又は２記載の共鳴トンネルダイオード素子。 3. The quantum level capable of storing electrons in the quantum well by intersubband transition is a quantum level having energy lower than that of electrons contributing to a tunnel. Resonant tunnel diode element.
  4. 　前記量子井戸の両側に隣接して設けられるエミッタ及びコレクタの伝導帯の底に形成されたポテンシャル傾斜が、電子の閉じ込め構造として機能することを特徴とする請求項１又は２記載の共鳴トンネルダイオード素子。 3. The resonant tunnel diode element according to claim 1, wherein a potential gradient formed at the bottom of the conduction band of the emitter and collector provided adjacent to both sides of the quantum well functions as an electron confinement structure. .
  5. 　前記共鳴トンネルダイオード素子は、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、及びＡｌＮのいずれか１以上の層を含む窒化物半導体からなることを特徴とする請求項１又は２記載の共鳴トンネルダイオード素子。 3. The resonant tunnel diode element according to claim 1, wherein the resonant tunnel diode element is made of a nitride semiconductor including one or more layers of GaN, InGaN, AlGaN, and AlN.
  6. 　サブバンド遷移による電子蓄積及び電子放出により双安定状態を記憶することを特徴とする、請求項１乃至５のいずれか１項記載の共鳴トンネルダイオード素子を有する不揮発性メモリ。

          6. The nonvolatile memory having a resonant tunnel diode element according to claim 1, wherein a bistable state is stored by electron accumulation and electron emission by subband transition.

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