WO2015066924A1 - 终端设备 - Google Patents

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WO2015066924A1
WO2015066924A1 PCT/CN2013/086866 CN2013086866W WO2015066924A1 WO 2015066924 A1 WO2015066924 A1 WO 2015066924A1 CN 2013086866 W CN2013086866 W CN 2013086866W WO 2015066924 A1 WO2015066924 A1 WO 2015066924A1
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WO
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terminal
connector
nmos transistor
path
gpio
Prior art date
Application number
PCT/CN2013/086866
Other languages
English (en)
French (fr)
Inventor
李钊
Original Assignee
华为终端有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 华为终端有限公司 filed Critical 华为终端有限公司
Priority to PCT/CN2013/086866 priority Critical patent/WO2015066924A1/zh
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Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04M—TELEPHONIC COMMUNICATION
    • H04M1/00—Substation equipment, e.g. for use by subscribers
    • H04M1/72—Mobile telephones; Cordless telephones, i.e. devices for establishing wireless links to base stations without route selection
    • H04M1/724—User interfaces specially adapted for cordless or mobile telephones
    • H04M1/72403—User interfaces specially adapted for cordless or mobile telephones with means for local support of applications that increase the functionality
    • H04M1/72409—User interfaces specially adapted for cordless or mobile telephones with means for local support of applications that increase the functionality by interfacing with external accessories

Definitions

  • the present invention relates to the field of communications technologies, and in particular, to a terminal device. Background technique
  • the usual earphones include Chinese headphones and American headphones.
  • the line order of Chinese headphones is LRMG
  • the line order of American headphones is LRGM.
  • L is connected to the left channel of the earphone
  • R is connected to the right channel of the earphone
  • G is connected to the common ground of the earphone
  • M is connected to the microphone of the earphone.
  • a mobile phone of a book cannot support the above two kinds of line-sequence headphones at the same time, and can only support one of the above two line sequences.
  • the usual solution is to use an external headphone converter.
  • One end of the headphone converter can be plugged into the headphone plug, and the other end can be divided into two plugs.
  • Each plug supports a line sequence, so that the plug can be separated.
  • Support LRMG line sequence one supports LRGM line order.
  • the technical problem to be solved by the present invention is to provide a terminal device capable of automatically recognizing an insertion device.
  • the present invention provides a terminal device, a package Includes:
  • the selection circuit including a first path and a second path;
  • the first terminal and the second terminal of the connector are respectively connected to the control circuit
  • the third terminal and the fourth terminal of the connector are connected to the control circuit through the first passage, and the third terminal and the fourth terminal of the connector are connected to the control circuit through the second passage ;
  • the control circuit is configured to detect an output voltage signal of the connector, and control the first path to be turned on or the second book path to be turned on according to the output voltage signal to control the third terminal and the The manner in which the fourth terminal is connected to the control circuit is described.
  • the connector is an earphone connector; a first terminal of the earphone connector is connected to a left channel L terminal of the control circuit; and the earphone connector is The second terminal is connected to the right channel R terminal of the control circuit; the third terminal and the fourth terminal of the earphone connector are respectively connected to the ground G terminal and the microphone M terminal of the control circuit through the first path And the third terminal and the fourth terminal of the earphone connector are respectively connected to the M terminal and the G terminal through the second path;
  • the control circuit is specifically configured to control, according to the detected output voltage signal of the earphone connector, that the first path is turned on, so that the third terminal is connected to the G terminal through the selection circuit, and The fourth terminal is connected to the M terminal through the selection circuit, or is controlled to be conductive, so that the third terminal is connected to the M terminal through the selection circuit and the fourth terminal passes
  • the selection circuit is in communication with the G terminal.
  • control circuit includes: a processor, a resistor, and a power source;
  • the left channel L terminal, the right channel R terminal, the G terminal, and the M terminal are disposed on the processor;
  • the processor further includes an analog-to-digital conversion control ADC terminal and a universal input/output GPIO terminal; the ADC terminal is connected to a connection end of the first terminal and the L terminal, and the ADC terminal is configured to detect the earphone connection Output voltage signal of the device;
  • One end of the resistor is connected to the connection terminal of the first terminal, the L terminal and the ADC terminal, and the other end of the resistor is connected to the power source;
  • the GPIO terminal is connected to the selection circuit, and the GPIO terminal is configured to control the first path conduction or the second path according to the output voltage signal of the earphone connector detected by the ADC terminal Turn on.
  • the first path includes:
  • a drain of the first PMOS transistor is connected to the third terminal, a source of the first PMOS transistor is respectively connected to the G terminal and a GPIO terminal, and a gate connection of the first PMOS transistor The GPIO terminal;
  • a drain of the second PMOS transistor is connected to the fourth terminal, a source of the second PMOS transistor is connected to the M terminal, and a gate of the second PMOS transistor is connected to the GPIO terminal ;
  • the second path includes:
  • a drain of the first NMOS transistor is connected to the third terminal, a source of the first NMOS transistor is connected to the M terminal, and a gate of the first NMOS transistor is connected to the GPIO terminal ;
  • a drain of the second NMOS transistor is connected to the fourth terminal, a source of the second NMOS transistor is connected to the G terminal, and a gate of the second NMOS transistor is connected to the GPIO terminal .
  • the first path includes: a first NMOS transistor, a drain of the first NMOS transistor is connected to the third terminal, a source of the first NMOS transistor is respectively connected to the G terminal and a GPI0 terminal, and a gate connection of the first NMOS transistor The GPI0 terminal;
  • a drain of the second NMOS transistor is connected to the fourth terminal, a source of the second NMOS transistor is connected to the M terminal, and a gate of the second NMOS transistor is connected to the GPIO terminal ;
  • the second path includes:
  • a drain of the first PMOS transistor is connected to the third terminal, a source of the first PMOS transistor is connected to the M terminal, and a gate of the first PMOS transistor is connected to the GPI0 Terminal
  • a drain of the second PMOS transistor is connected to the fourth terminal, a source of the second PMOS transistor is connected to the G terminal, and a gate of the second PMOS transistor is connected to the GPI0 terminal .
  • the connector is an interface connector; a first terminal of the interface connector is connected to a power supply VBUS terminal of the control circuit; Two terminals are connected to the ground G terminal of the control circuit;
  • the third terminal and the fourth terminal of the interface connector are respectively connected to the data terminals of the control circuit through the first path; and the third terminal and the fourth terminal of the interface connector pass the second The paths are respectively connected to the transceiver terminals of the control circuit;
  • the control circuit is specifically configured to control, according to the detected output voltage signal of the interface connector, that the first path is turned on, so that the third terminal and the fourth terminal respectively pass through the selection circuit
  • the data terminals are connected to each other, or the second path is controlled to be turned on, so that the third terminal and the fourth terminal are respectively connected to the transceiver terminals through the selection circuit.
  • control circuit includes: a processor;
  • the VBUS terminal, the G terminal, the data terminal, and the transceiver terminal are disposed on the processor;
  • the VBUS terminal is configured to detect an output voltage signal of the interface connector
  • the processor further includes a GPIO terminal, the GPIO terminal is connected to the selection circuit, and the GPIO terminal is configured to control the first path according to an output voltage signal of the interface connector detected by the VBUS terminal.
  • the conduction or the second passage is turned on.
  • the data terminal includes a data negative signal terminal and a data positive signal terminal, and the receiving and receiving The terminal includes a receiving terminal and a transmitting terminal;
  • the first path includes:
  • a drain of the first NMOS transistor is connected to the third terminal, a source of the first NMOS transistor is respectively connected to the data negative signal terminal and a GPIO terminal, and a gate of the first NMOS transistor Connecting the GPIO terminal to the pole;
  • a drain of the second NMOS transistor is connected to the fourth terminal, a source of the second NMOS transistor is connected to the data positive signal terminal, and a gate of the second NMOS transistor is connected to the GPIO terminal;
  • the second path includes:
  • a drain of the first PMOS transistor is connected to the third terminal, a source of the first PMOS transistor is connected to the transmitting terminal, and a gate of the first PMOS transistor is connected to the GPIO "
  • a drain of the second PMOS transistor is connected to the fourth terminal, a source of the second PMOS transistor is connected to the receiving terminal, and a gate of the second PMOS transistor is connected to the GPIO "
  • the data terminal includes a data negative signal terminal and a data positive signal terminal
  • the transceiver terminal includes a receiving terminal and a transmitting terminal
  • the first path includes:
  • a drain of the first PMOS transistor is connected to the third terminal, and a source of the first PMOS transistor is respectively connected to the data negative signal terminal and a GPI0 terminal, and the gate of the first PMOS transistor Connecting the GPIO terminal to the pole;
  • a drain of the second PMOS transistor is connected to the fourth terminal, a source of the second PMOS transistor is connected to the data integrity terminal, and a gate of the second PMOS transistor is connected GPIO terminal;
  • the second path includes: a book
  • a drain of the first NMOS transistor is connected to the third terminal, a source of the first NMOS transistor is connected to the transmitting terminal, and a gate of the first NMOS transistor is connected to the GPIO "
  • a drain of the second NMOS transistor is connected to the fourth terminal, a source of the second NMOS transistor is connected to the receiving terminal, and a gate of the second NMOS transistor is connected to the GPIO "
  • the terminal device of this embodiment if the insertion device of the connector inserted into the terminal device is different, the third terminal and the fourth terminal of the connector are connected to the control circuit differently, thereby the output voltage signals of the connector are different;
  • the circuit can control the conduction of different paths in the selection circuit according to the detected output voltage signal of the connector to control the connection manner of the third terminal and the fourth terminal of the connector with the control circuit, thereby automatically recognizing the inserted connector Insert the device.
  • FIG 1 is a circuit diagram of a terminal device according to Embodiment 1 of the present invention.
  • 2a is a circuit diagram of a terminal device according to an embodiment of the present invention.
  • FIG. 2b is a schematic diagram showing a specific circuit of a first path of a terminal device according to Embodiment 2 of the present invention
  • FIG. 2c is a schematic diagram showing a specific circuit of a second path of a terminal device according to Embodiment 2 of the present invention.
  • Figure 2d is a schematic diagram of a specific circuit of a terminal device according to an embodiment of the present invention
  • Figure 2e is a schematic diagram of another specific circuit of a terminal device according to an embodiment of the present invention
  • Figure 3a is a schematic diagram of another embodiment of the terminal device according to the embodiment of the present invention
  • FIG. 3b is a schematic diagram showing a specific circuit of a first path of a terminal device according to Embodiment 3 of the present invention.
  • 3c is a schematic diagram showing a specific circuit of a second path of a terminal device according to Embodiment 3 of the present invention.
  • FIG. 3 is a specific circuit diagram of a terminal device according to Embodiment 3 of the present invention.
  • FIG. 3e is another specific circuit diagram of the terminal device according to Embodiment 3 of the present invention.
  • the terminal device 100 mainly includes:
  • the selection circuit 140 includes a first path 142 and a second path 144;
  • the first terminal 122 and the second terminal 124 of the connector 120 are respectively connected to the control circuit
  • the third terminal 126 and the fourth terminal 128 of the connector 120 are connected to the control circuit 160 through the first passage 142, and the third terminal 126 and the fourth terminal 128 of the connector 120 pass the first The two paths 144 are connected to the control circuit 160;
  • the control circuit 160 is configured to detect an output voltage signal of the connector 120, and control the first path 142 to be turned on or the second path 144 to be turned on according to the output voltage signal to control the third The manner in which the terminal 126 and the fourth terminal 128 are connected to the control circuit 160.
  • the terminal device 100 such as the connector 120 of the mobile phone, can be inserted into the earphone, or can be inserted into the USB device, and can also be inserted into the serial device.
  • the device with the Universal Serial Bus (USB) interface is a USB device
  • the device with a serial interface is a serial device.
  • the control circuit 160 can control according to the detected output voltage signal of the connector 120.
  • the conduction of the first path 142 or the conduction of the second path 144 is such that the line sequence of the earphones matches the line sequence supported by the terminal device.
  • the control circuit 160 may Controlling the conduction of the first path 142 or according to the detected output voltage signal of the connector 120 The second path 144 is turned on to match the USB device or the serial device with the interface supported by the terminal device.
  • the control circuit 160 may first detect an output voltage signal of the connector 120 inserted into the earphone, and then control the first of the selection circuit 140 according to the detected output voltage signal.
  • the path 142 is turned on or the second path 144 is turned on.
  • the third terminal 126 and the fourth terminal 128 of the connector 120 are respectively connected to the control circuit 160 in a certain connection manner, so that the first speaking path 142 is turned on corresponding to a headphone wire sequence.
  • the control circuit 160 may first detect an output voltage signal of the connector 120 inserted into the USB device or the serial device, and then, according to the detected output voltage signal, The first path 142 of the control selection circuit 140 is turned on or the second path 144 is turned on.
  • the third terminal 126 and the fourth terminal 128 of the connector 120 are respectively connected to the control circuit 160 in a certain connection manner, so that when the first path 142 is turned on, it can be recognized that the inserted device is a USB. device.
  • the second path 144 is turned on, the third terminal 126 and the fourth terminal 128 of the connector 120 are respectively connected to the control circuit 160 in another connection manner, so that when the second path 144 is turned on, it can be recognized that the inserted device is Serial device.
  • the control circuit can be The detected output voltage signal of the connector controls the conduction of different paths in the selection circuit to control the connection manner of the third terminal and the fourth terminal of the connector with the control circuit, thereby being able to automatically identify the device inserted into the connector, the circuit
  • the structure is simple and easy to use.
  • FIG. 2a is a circuit diagram of a terminal device according to Embodiment 2 of the present invention
  • FIG. 2b is a schematic circuit diagram of a first path of a terminal device according to Embodiment 2 of the present invention
  • FIG. 2c is a schematic diagram of the circuit according to the present invention. A specific circuit diagram of the second path of the terminal device in the second embodiment is shown.
  • the connector 120 in the first embodiment described above may be the earphone connector 220.
  • the terminal device 200 is a terminal device when the connector 120 is the earphone connector 220.
  • the terminal device 200 mainly includes: a headset connector 220, a selection circuit 240, and a control circuit 260.
  • the selection circuit 240 includes a first path 242. And a second path 244.
  • the first terminal 222 of the earphone connector 220 is connected to the left channel L terminal 261 of the control circuit 260; the second terminal 224 of the earphone connector 220 is connected to the control circuit 260.
  • the right channel R terminal 262; the third terminal 226 and the fourth terminal 228 of the earphone connector 220 pass through the first path 242 and the ground G terminal 263 and the microphone M terminal 264 of the bookkeeping circuit 260, respectively.
  • the third terminal 226 and the fourth terminal 228 of the earphone connector 220 are respectively connected to the M terminal 264 and the G terminal 263 through the second path 244; the control circuit 260 is specifically used Controlling the first path 242 to be turned on according to the detected output voltage signal of the earphone connector 220, so that the third terminal 226 is in communication with the G terminal 263 through the selection circuit 240, and the fourth terminal 228 Contacting the M terminal 264 through the selection circuit 240; or controlling the second path 244 to be turned on such that the third terminal 226 is connected to the M terminal 264 through the selection circuit 240
  • the fourth terminal 228 communicates with the G terminal 263 through the selection circuit 240.
  • the terminal device 200 for example, a mobile phone, an MP3, an MP4, a notebook, an IPAD, etc., is provided with a headphone interface (also referred to as a headphone connector), and the terminal device 200 of the embodiment is inserted into the earphone connector 220.
  • the line sequence is different, the output voltage signal of the earphone connector 220 is different, and the control circuit 260 controls the third terminal 226 and the fourth terminal 228 of the earphone connector 220 and the control circuit 260 according to the detected output voltage signal of the earphone connector 220.
  • the connection mode can automatically identify and match the line sequence of the headphones inserted into the terminal device 200.
  • the user needs to change the headphone plug inserted into the headphone converter a plurality of times to find the line sequence that the headphone and the terminal device match, which is troublesome to operate and inconvenient to use.
  • the terminal device 200 of the embodiment the user does not need to change the earphone plug inserted into the earphone connector a plurality of times, and the operation is simple and the usability is good.
  • the first terminal 222 of the earphone connector 220 is connected to the L terminal 261 of the control circuit 260
  • the second terminal 224 of the earphone connector 220 is connected to the R terminal 262 of the control circuit 260.
  • the line sequence of the headphones inserted into the earphone connector 220 is LRGM, and the output voltage signal of the headphone connector 220 inserted into the earphone is U1.
  • the control circuit 260 detects that the output voltage signal of the earphone connector 220 inserted into the earphone is U1, the control circuit 260 can control the first path 242 to be turned on and the second path 244 to be turned off, so that the earphone connector 220 is
  • the third terminal 226 is in communication with the G terminal 263 of the control circuit 260, and the fourth terminal 228 of the earphone connector 220 is in communication with the M terminal 264 of the control circuit 260.
  • the line sequence LRGM of the headphones inserted into the headphone connector 220 is matched with the LRGM of the control circuit 260. Conversely, it is assumed that the line order of the headphones inserted into the earphone connector 220 is LRMG, and the output voltage signal of the headphone connector 220 inserted into the earphone is U2. Referring to FIG.
  • the control circuit 260 detects that the output voltage signal of the earphone connector 220 inserted into the earphone is U2, the control circuit 260 can control the second path 244 to be turned on and the first path 242 to be turned off, so that the earphone connector 220 is
  • the third terminal 226 is in communication with the M terminal 264 of the control circuit 260, and the fourth terminal 228 of the earphone connector 220 is in communication with the G terminal 263 of the control circuit 260.
  • the wire sequence LRMG of the earphone inserted into the earphone connector 220 is matched with the LRMG of the control circuit 260.
  • the control circuit 260 may include: a processor 267, a resistor R, and a power source 268; the left channel L terminal 261, the right channel R terminal 262, and the ground G terminal 263 and the microphone M terminal 264 are disposed on the processor 267; the processor 267 further includes an analog to digital converter (English: Analog to Digital Converter, abbreviation: ADC) terminal 265 and a general-purpose input and output (English: General Purpose Input Output, abbreviated: GPIO) terminal 266; the ADC terminal 265 is connected to the connection end of the first terminal 222 and the L terminal 261, and the ADC terminal 265 is used to detect the output of the earphone connector 220.
  • ADC Analog to Digital Converter
  • GPIO General Purpose Input Output
  • the voltage signal that is, the output voltage signal of the earphone connector 220 can be detected through the ADC terminal 265; one end of the resistor R is connected to the connection end of the first terminal 222, the L terminal 261 and the ADC terminal 265 The other end of the resistor R is connected to the power source 268; the GPIO terminal 266 is connected to the selection circuit 240, The GPIO terminal 266 is configured to control the first path 242 to be turned on or the second path 244 to be turned on according to an output voltage signal of the earphone connector 220 detected by the ADC terminal 265.
  • FIG. 2d is a schematic diagram of a specific circuit of a terminal device according to a second embodiment of the present invention.
  • FIG. 2 is a schematic diagram of another specific circuit of the terminal device according to the second embodiment of the present invention.
  • the first terminal 222 of the earphone connector 220 is connected to the L terminal 261 of the control circuit 260, the end of the connection end of the first terminal 222 and the L terminal 261 is A, and the second terminal 224 of the earphone connector 220 is It is connected to the R terminal 262 of the control circuit 260.
  • A indicates that the DC terminal 265 is connected to the terminal A, and the terminal of the ADC terminal 265 connected to the terminal A is B.
  • the earphone connector 220 has no books inserted into the earphone, and the ADC terminal 265 can detect that the output voltage signal of the earphone connector 220 is the voltage VDD of the power supply 268, for example, 1.5 volts (English: volt, abbreviation: V) ⁇ 1.8 V, the processor 267 can control the GPIO terminal 266 to output a low level, thereby controlling the first path 242 to be turned on and the second path 244 to be turned off.
  • the resistance of R can be 1.5 k ⁇ (English: kilohm, abbreviation: kQ) ⁇ 10kQ, for example 4.7k ⁇ .
  • the output voltage signal of the earphone connector 220 detected by the ADC terminal 265 is a voltage relative to the analog ground, and the output voltage signal of the earphone connector 220 is calculated as: [Ri/CRi+R)] * VDD, the calculation can be made into the earphone
  • the output voltage signal of the connector 220 is 0V ⁇ 0.05V, and the processor 267 can control the first path 242 to be turned on and the second path 244 to be turned off by controlling the GPIO terminal 266.
  • the resistance of the resistor R 2 is about 3.5.
  • kQ, R 2 and R divide the VDD.
  • the output voltage signal of the earphone connector 220 detected by the ADC terminal 265 is a voltage relative to the analog ground.
  • the output voltage signal of the earphone connector 220 is calculated as: [R 2 /(R 2 +R)]*VDD, the calculation can be It is found that the output voltage signal of the earphone connector 220 is 0.3V ⁇ 0.5V, and the processor 267 can control the GPIO terminal 266. To control the first path 242 to be turned off and the second path 244 to be turned on.
  • the first path 242 may include: a first PMOS tube 245, and a drain of the first PMOS tube 245 (English: drain, abbreviation: D) is connected to the third terminal 226
  • the source of the first PMOS tube 245 (English: source, abbreviation: S) is respectively connected to the G terminal 263 and the GPI0 terminal 266, and the gate of the first PMOS tube 245 (English: gate, abbreviation G) is connected to the GPI0 terminal 266;
  • the second PMOS tube 246, the drain of the second PMOS tube 246 is connected to the fourth terminal 2, and the source of the second PMOS tube 246 is connected to the M.
  • the terminal 264, the gate of the second PMOS tube 246 is connected to the GPI0 terminal 266;
  • the second path 244 may include: a first N-book MOS transistor 247, a drain of the first NMOS transistor 247 is connected to the third terminal 226, and a source of the first NMOS transistor 247 is connected to the M terminal 264, the gate of the first NMOS transistor 247 is connected to the GPI0 terminal 266; the second NMOS transistor 248, the drain of the second NMOS transistor 248 is connected to the fourth terminal 228, and the second NMOS transistor 248 The source is connected to the G terminal 263, and the gate of the second NMOS transistor 248 is connected to the GPI0 terminal 266.
  • the first via 242 includes a first PMOS tube 245 and a second PMOS tube 246, and the second via 244 includes a first NMOS transistor 247 and a second NMOS transistor 248.
  • the output voltage signal of the earphone connector 220 detected by the ADC terminal 265 is 0V ⁇ 0.05V, and the processor 267 can control the GPI0 terminal 266.
  • the terminal 263 is in communication
  • the fourth terminal 228 of the earphone connector 220 is in communication with the M terminal 264 of the processor 267
  • the line sequence of the earphone inserted into the earphone connector 220 is LRGM, which matches the LRGM of the processor 267.
  • the output voltage signal of the earphone connector 220 detected by the ADC terminal 265 is 0.3 V ⁇ 0.5 V, and the processor 267 can control the output of the GPI0 terminal 266 to be high.
  • Flat, first NM0S tube 247 and The second NMOS transistor 248 is turned on, and the first PMOS transistor 245 and the second PMOS transistor 246 are turned off, the third terminal 226 of the earphone connector 220 is in communication with the M terminal 264 of the processor 267, and the fourth terminal 228 of the earphone connector 220 is It is in communication with the G terminal 263 of the processor 267.
  • the line sequence of the headphones plugged into the headphone connector 220 is LRMG, which matches the LRMG of the processor 267.
  • the first via 242 may include an NMOS transistor
  • the second via 244 may include a PMOS transistor, specifically:
  • the first via 242 includes: a first NMOS transistor 249, a drain of the first NMOS transistor 249 is connected to the third terminal 226, and a source of the first NMOS transistor 249 is respectively connected to the G terminal 263.
  • the GPI0 terminal 266, the gate of the first NMOS transistor 249 is connected to the GPI0 terminal 266;
  • the second NMOS transistor 250, the drain of the second NMOS transistor 250 is connected to the fourth terminal 228,
  • the source of the second NMOS transistor 250 is connected to the M terminal 264, the gate of the second NMOS transistor 250 is connected to the GPI0 terminal 266;
  • the second via 244 includes: a first PMOS transistor 251, a drain of the first PMOS transistor 251 is connected to the third terminal 226, and a source of the first PMOS transistor 251 is connected to the M terminal 264.
  • the gate of the first PMOS transistor 251 is connected to the GPI0 terminal 266; the second PMOS transistor 252, the drain of the second PMOS transistor 252 is connected to the fourth terminal 228, and the source of the second PMOS transistor 252
  • the G terminal 263 is connected, and the gate of the second PMOS transistor 252 is connected to the GPI0 terminal 266.
  • the first via 242 includes a first NMOS transistor 249 and a second NMOS transistor 250
  • the second via 244 includes a first PMOS transistor 251 and a second PMOS transistor 252.
  • the output level is high, the first NMOS transistor 249 and the second NMOS transistor 250 are turned on, and the first PMOS transistor 251 and the second PMOS transistor 252 are turned off, so that the third terminal 226 of the earphone connector 220 and the G of the processor 267
  • the terminal 263 is in communication
  • the fourth terminal 228 of the earphone connector 220 is in communication with the M terminal 264 of the processor 267
  • the line sequence of the earphone inserted into the earphone connector 220 is LRGM, and processing The LRGM of the 267 is matched.
  • the output voltage signal of the earphone connector 220 detected by the ADC terminal 265 is 0.3V ⁇ 0.5V, and the processor 267 can control the output of the GPIO terminal 266 to be low. Ping, the first PMOS transistor 251 and the second PMOS transistor 252 are turned on, and the first NMOS transistor 249 and the second NMOS transistor 250 are turned off, and the third terminal 226 of the earphone connector 220 is connected to the M terminal 264 of the processor 267.
  • the fourth terminal 228 of the earphone connector 220 is in communication with the G terminal 263 of the processor 267.
  • the line sequence of the headphones plugged into the headphone connector 220 is LRMG, which matches the LR said -MG of the processor 267.
  • the terminal device of this embodiment if the line sequence of the insertion device inserted into the earphone connector is different, the third terminal and the fourth terminal of the earphone connector are connected to the control book circuit differently, thereby outputting the earphone connector
  • the voltage signal is different; the GPIO terminal of the control circuit can control the conduction of the first path or the second path according to the output voltage signal of the earphone connector detected by the ADC terminal, thereby controlling the third terminal and the fourth terminal of the earphone connector and the control circuit
  • the connection method can automatically recognize the line sequence of the earphone inserted into the earphone connector, and the circuit structure is simple and the usability is good.
  • FIG. 3a is a circuit diagram of a terminal device according to a third embodiment of the present invention
  • FIG. 3b is a specific circuit diagram of a first path of a terminal device according to a third embodiment of the present invention
  • FIG. 3c is a schematic diagram of a terminal according to Embodiment 3 of the present invention.
  • a specific circuit diagram of the second path of the device being turned on.
  • the connector 120 in the first embodiment described above may be the interface connector 320.
  • the terminal device 300 is a terminal device when the connector 120 is the interface connector 320.
  • the terminal device 300 mainly includes: an interface connector 320, a selection circuit 340, and a control circuit 360.
  • the selection circuit 340 includes a first path 342. And a second path 344.
  • the first terminal 322 of the interface connector 320 is connected to the power supply VBUS terminal 361 of the control circuit 360; the second terminal 324 of the interface connector 320 is connected to the control circuit 360. a grounding G terminal 362; the third terminal 326 and the fourth terminal 328 of the interface connector 320 are respectively connected to the data terminal 363 of the control circuit 360 through the first path 342 The third terminal 326 and the fourth terminal 328 of the interface connector 320 are respectively connected to the transceiver terminal 364 of the control circuit 360 through the second path 344; the control circuit 360 is specifically configured according to Detecting an output voltage signal of the interface connector 320, controlling the first path 342 to be turned on, such that the third terminal 326 and the fourth terminal 328 pass through the selection circuit 340 and the data terminal 363, respectively.
  • the second path 344 is controlled to be turned on such that the third terminal 326 and the fourth terminal 328 are respectively in communication with the transceiver terminal 364 through the selection circuit 340.
  • the terminal device 300 such as a mobile phone, a computer, etc.
  • the terminal device 300 is provided with a USB interface.
  • the output voltage signal of the interface connector 320 is U1.
  • the control circuit 360 controls the interface connector according to the detected output voltage signal of the interface connector 320.
  • the connection of the third terminal 326 and the fourth terminal 328 of the 320 to the control circuit 360 can automatically identify and match the USB device and the serial device inserted in the terminal device 300.
  • the first terminal 322 of the interface connector 320 is connected to the power supply VBUS terminal 361 of the control circuit 360; the second terminal 324 of the interface connector 320 is connected to the ground G terminal 362 of the control circuit 360.
  • the output voltage signal of the interface connector 320 inserted into the USB device is U1.
  • the control circuit 360 can control the first path 342 to be turned on and the second path 344 to be turned off, so that the interface connector 320 is turned on.
  • the third terminal 326 and the fourth terminal 328 are in communication with the data terminal 363 of the control circuit 360, respectively.
  • the USB device inserted into the interface connector 320 matches the terminal device.
  • the device inserted into the interface connector 320 is a serial device, and the output voltage signal of the interface connector 320 inserted into the serial device is U2.
  • the control circuit 360 detects that the output voltage signal of the interface connector 320 inserted into the serial port device is U2
  • the control circuit 360 can control the second path 344 to be turned on and the first path 342 to be turned off.
  • the third terminal 326 and the fourth terminal 328 of the interface connector 320 are respectively connected to the transceiver terminal 364 of the control circuit 360, and the serial port device inserted into the interface connector 320 is matched with the terminal device.
  • the control circuit 360 includes: a processor 370; the VBUS terminal 361, the G terminal 362, the data terminal 363, and the transceiver terminal 364 are disposed in the processor 370.
  • the VBUS terminal 361 is configured to detect an output voltage signal of the interface connector 320.
  • the processor 370 further includes a GPIO terminal 369, the GPIO terminal 369 is connected to the selection circuit 340, and the GPIO terminal is said to be 369 is configured to control the first path 342 to be turned on or the second path 344 to be turned on according to an output voltage signal of the interface connector 320 detected by the VBUS terminal 361. Book
  • FIG. 3 is a specific circuit diagram of a terminal device according to Embodiment 3 of the present invention
  • FIG. 3 e is another specific circuit diagram of the terminal device according to Embodiment 3 of the present invention.
  • the voltage input by the USB device to the terminal device 300 through the USB cable is 4.7V to 5.0V
  • the VBUS terminal 361 can detect the interface connector 320.
  • the output voltage signal is 4.7V ⁇ 5.0V
  • the processor 370 can control the first path 342 to be turned on and the second path 344 to be turned off by controlling the GPIO terminal 369.
  • the VBUS terminal 361 can detect the output voltage signal of the interface connector 320.
  • the processor 370 can control the second path 344 to be turned on and the first path 342 to be turned off by controlling the GPIO terminal 369.
  • the data terminal 363 includes a data negative signal terminal 365 and a data positive signal terminal 366
  • the transceiver terminal 364 includes a receiving terminal 367 and a transmitting terminal 368
  • the first path 342 includes: An NMOS transistor 345, a drain of the first NMOS transistor 345 is connected to the third terminal 326, and a source of the first NMOS transistor 345 is connected to the data negative signal terminal 365 and the GPIO terminal 369, respectively.
  • the gate of the first NMOS transistor 345 is connected to the GPIO terminal 369;
  • the second NMOS transistor 346 is connected to the drain of the second NMOS transistor 346.
  • the source of the second NMOS transistor 346 is connected to the data positive signal terminal 366, the gate of the second NMOS transistor 346 is connected to the GPIO terminal 369;
  • the second via 344 includes: a first PMOS transistor 347, a drain of the first PMOS transistor 347 is connected to the third terminal 326, and a source of the first PMOS transistor 347 is connected to the transmitting terminal 367.
  • the gate of the first PMOS transistor 347 is connected to the GPI0 terminal 369; the second PMOS transistor 348, the drain of the second PMOS transistor 348 is connected to the fourth terminal 328, and the source of the second PMOS transistor 348.
  • the receiving terminal 368 is connected, and the gate of the second PMOS transistor 348 is connected to the GPI0 terminal 369.
  • the first via 342 includes a first NMOS transistor 345 and a second NMOS transistor 346
  • the second via 344 includes a first PMOS transistor 347 and a second PMOS transistor 348.
  • the first NMOS transistor 345 and the second NMOS transistor 346 are turned on, and the first PMOS transistor 347 and the second PMOS transistor 348 are turned off, so that the third terminal 326 of the interface connector 320 and the data negative signal terminal 365 of the processor 370 are turned off.
  • the fourth terminal 328 of the interface connector 320 is in communication with the data positive signal terminal 366 of the processor 370.
  • the USB device plugged into interface connector 320 matches processor 370.
  • the output voltage signal of the interface connector 320 detected by the VBUS terminal 361 is 0V ⁇ 0.05V, and the processor 370 can control the GPIO terminal 369 to output a low level, the first NMOS transistor.
  • the serial device plugged into interface connector 320 matches processor 370.
  • the data terminal 363 includes a data negative signal terminal 365 and a data positive signal terminal 366
  • the transceiver terminal 364 includes a receiving terminal 367 and a transmitting terminal 368
  • the first path 342 may include a PMOS.
  • the second path 344 may include an NMOS transistor, specifically:
  • the first via 342 includes: a first PMOS transistor 349, a drain of the first PMOS transistor 349 is connected to the third terminal 326, and a source of the first PMOS transistor 349 is respectively connected to the data negative signal terminal.
  • the gate of the first PMOS tube 349 is connected to the GPI0 terminal 369;
  • the second PMOS tube 350, the drain of the second PMOS tube 350 is connected to the fourth terminal 328,
  • the source of the second PMOS transistor 350 is connected to the data positive signal terminal 366, the gate of the second PMOS transistor 350 is connected to the GPIO terminal 369;
  • the second path 344 includes: a first NMOS transistor 351, a drain of the first NMOS transistor 351 is connected to the third terminal 326, and a source of the first NMOS transistor 351 is connected to the transmitting terminal 367.
  • the gate of the first NMOS transistor 351 is connected to the GP book I0 terminal 369; the second NMOS transistor 352, the drain of the second NMOS transistor 352 is connected to the fourth terminal 328, and the second NMOS transistor 352
  • the source is connected to the receiving terminal 368, and the gate of the second NMOS transistor 352 is connected to the GPI0 terminal 369.
  • the first via 342 includes a first PMOS transistor 349 and a second PMOS transistor 350
  • the second via 344 includes a first NMOS transistor 351 and a second NMOS transistor 352.
  • the first PMOS transistor 349 and the second PMOS transistor 350 are turned on, and the first NMOS transistor 351 and the second NMOS transistor 352 are turned off, so that the third terminal 326 of the interface connector 320 and the data negative signal terminal 365 of the processor 370 are turned off.
  • the fourth terminal 328 of the interface connector 320 is in communication with the data positive signal terminal 366 of the processor 370.
  • the USB device plugged into interface connector 320 matches processor 370.
  • the output voltage signal of the interface connector 320 detected by the VBUS terminal 361 is 0V ⁇ 0.05V, and the processor 370 can control the GPIO terminal 369 to output a high level, the first NMOS transistor.
  • the 351 and the second NMOS transistor 352 are turned on, and the first PMOS transistor 349 and the second PMOS transistor 350 are turned off, so that the third terminal 326 of the interface connector 320 communicates with the transmitting terminal 368 of the processor 370, and the interface connector 320
  • the fourth terminal 328 is connected to the receiving terminal 367 of the processor 370 Pass.
  • the serial device plugged into interface connector 320 matches processor 370.
  • the terminal device of this embodiment if the insertion device inserted into the interface connector is different, the third terminal and the fourth terminal of the interface connector are connected to the control circuit differently, so that the output voltage signals of the interface connector are different;
  • the GPIO terminal of the circuit can control the first path or the second path to be turned on according to the output voltage signal of the interface connector detected by the VBUS terminal, thereby controlling the connection manner between the third terminal and the fourth terminal of the interface connector and the control circuit,
  • the device that automatically recognizes the plug-in interface connector is a USB device or a serial port device, and has a simple circuit structure and good usability.

Abstract

本发明公开了一种终端设备。终端设备包括：连接器，与连接器连接的选择电路，与选择电路和连接器分别连接的控制电路；选择电路包括第一通路和第二通路；连接器的第一端子和第二端子分别连接控制电路；连接器的第三端子和第四端子通过第一通路与控制电路相连，且第三端子和第四端子通过第二通路与控制电路相连；控制电路，用于检测连接器的输出电压信号，根据输出电压信号控制第一通路导通或第二通路导通。插入连接器的插入设备不同，第三端子和第四端子与控制电路的连接方式不同，连接器的输出电压信号不同；控制电路根据连接器的输出电压信号控制不同通路的导通，控制第三端子和第四端子与控制电路的连接方式，自动识别插入连接器的插入设备。

Description

终端设备
技术领域
本发明涉及通信技术领域， 尤其涉及一种终端设备。 背景技术
通常的耳机包括中式耳机和说美式耳机， 中式耳机的线序为 LRMG, 美式 耳机的线序为 LRGM。 其中， L接耳机的左声道， R接耳机的右声道， G接耳 机的公共地线， M接耳机的麦克风。 通常书的手机不能同时支持上述两种线序 的耳机， 而只能支持上述两种线序中的一种线序的耳机。 当用户不喜欢使用 手机自带的标配耳机而喜欢使用更高端的非标配耳机时， 若该非标配耳机的 线序和手机的耳机接口的线序不匹配， 则用户无法正常使用该非标配耳机。
通常的解决方案是使用外接的耳机转换器， 耳机转换器的一端可以插入 耳机插头， 另一端可以分出两个插头， 每个插头支持一种线序， 这样， 分出 的插头， 就可以一个支持 LRMG线序， 一个支持 LRGM线序。
但是， 采用这种转换器时， 用户需要手动将耳机转换器的不同插头插入 手机， 再检测插入后耳机是否能正常工作， 可能需要多次尝试， 操作过程麻 烦， 使用不方便。 发明内容
技术问题
有鉴于此， 本发明要解决的技术问题是， 提供了一种能够自动识别插入 设备的终端设备。
解决方案
为了解决上述技术问题， 在第一方面， 本发明提供了一种终端设备， 包 括：
连接器， 与所述连接器连接的选择电路， 以及与所述选择电路和所述连 接器分别连接的控制电路； 所述选择电路包括第一通路和第二通路；
所述连接器的第一端子和第二端子分别连接所述控制电路；
所述连接器的第三端子和第四端子通过所述第一通路与所述控制电路 相连， 且所述连接器的第三端子和第四端子通过所述第二通路与所述控制电 路相连； 说
所述控制电路， 用于检测所述连接器的输出电压信号， 根据所述输出电 压信号控制所述第一通路导通或所述第二书通路导通， 以控制所述第三端子和 所述第四端子与所述控制电路的连接方式。
结合第一方面，在第一种可能的实现方式中，所述连接器为耳机连接器; 所述耳机连接器的第一端子连接所述控制电路的左声道 L端子； 所述耳机连接器的第二端子连接所述控制电路的右声道 R端子； 所述耳机连接器的第三端子和第四端子通过所述第一通路分别与所述 控制电路的接地 G端子和麦克风 M端子相连； 且， 所述耳机连接器的第三端 子和第四端子通过所述第二通路分别与所述 M端子和所述 G端子相连；
所述控制电路， 具体用于根据检测的所述耳机连接器的输出电压信号， 控制所述第一通路导通， 使得所述第三端子通过所述选择电路与所述 G端子 连通且所述第四端子通过所述选择电路与所述 M端子连通， 或者， 控制所述 第二通路导通， 使得所述第三端子通过所述选择电路与所述 M端子连通且所 述第四端子通过所述选择电路与所述 G端子连通。
结合第一方面的第一种可能的实现方式， 在第二种可能的实现方式中， 所述控制电路包括： 处理器、 电阻和电源；
所述左声道 L端子、 所述右声道 R端子、 所述 G端子和所述 M端子设置在 所述处理器上； 所述处理器还包括模数转换控制 ADC端子和通用输入输出 GPIO端子； 所述 ADC端子连接至所述第一端子和所述 L端子的连接端， 所述 ADC端 子用于检测所述耳机连接器的输出电压信号；
所述电阻的一端连接至所述第一端子、 所述 L端子和所述 ADC端子的连 接端， 所述电阻的另一端连接所述电源；
所述 GPIO端子与所述选择电路连接， 所述 GPIO端子用于根据所述 ADC 端子检测到的所述耳机连接器的说输出电压信号，控制所述第一通路导通或所 述第二通路导通。
结合第一方面的第一种可能的实现方书式或第二种可能的实现方式，在第 三种可能的实现方式中， 所述第一通路包括：
第一 PM0S管， 所述第一 PM0S管的漏极连接所述第三端子， 所述第一 PM0S管的源极分别连接所述 G端子和 GPIO端子， 所述第一 PM0S管的栅极 连接所述 GPIO端子；
第二 PM0S管， 所述第二 PM0S管的漏极连接所述第四端子， 所述第二 PM0S管的源极连接所述 M端子， 所述第二 PM0S管的栅极连接所述 GPIO端 子；
所述第二通路包括：
第一 NM0S管， 所述第一 NM0S管的漏极连接所述第三端子， 所述第一 NM0S管的源极连接所述 M端子，所述第一 NM0S管的栅极连接所述 GPIO端 子；
第二 NM0S管， 所述第二 NM0S管的漏极连接所述第四端子， 所述第二 NM0S管的源极连接所述 G端子， 所述第二 NM0S管的栅极连接所述 GPIO端 子。
结合第一方面的第一种可能的实现方式或第二种可能的实现方式，在第 四种可能的实现方式中， 所述第一通路包括： 第一 NMOS管， 所述第一 NM0S管的漏极连接所述第三端子， 所述第一 NM0S管的源极分别连接所述 G端子和 GPI0端子， 所述第一 NM0S管的栅极 连接所述 GPI0端子；
第二 NM0S管， 所述第二 NM0S管的漏极连接所述第四端子， 所述第二 NM0S管的源极连接所述 M端子，所述第二 NMOS管的栅极连接所述 GPIO端 子；
所述第二通路包括： 说
第一 PMOS管， 所述第一 PMOS管的漏极连接所述第三端子， 所述第一 PM0S管的源极连接所述 M端子， 所述第书一 PMOS管的栅极连接所述 GPI0端 子；
第二 PMOS管， 所述第二 PMOS管的漏极连接所述第四端子， 所述第二 PMOS管的源极连接所述 G端子， 所述第二 PMOS管的栅极连接所述 GPI0端 子。
结合第一方面，在第五种可能的实现方式中，所述连接器为接口连接器; 所述接口连接器的第一端子连接所述控制电路的电源 VBUS端子； 所述接口连接器的第二端子连接所述控制电路的接地 G端子；
所述接口连接器的第三端子和第四端子通过所述第一通路分别与所述 控制电路的数据端子相连； 且， 所述接口连接器的第三端子和第四端子通过 所述第二通路分别与所述控制电路的收发端子相连；
所述控制电路， 具体用于根据检测的所述接口连接器的输出电压信号， 控制所述第一通路导通，使得所述第三端子和所述第四端子通过所述选择电 路分别与所述数据端子连通， 或者， 控制所述第二通路导通， 使得所述第三 端子和所述第四端子通过所述选择电路分别与所述收发端子连通。
结合第一方面的第五种可能的实现方式， 在第六种可能的实现方式中， 所述控制电路包括： 处理器； 所述 VBUS端子、 所述 G端子、 所述数据端子和所述收发端子设置在所 述处理器上；
所述 VBUS端子用于检测所述接口连接器的输出电压信号；
所述处理器还包括 GPIO端子， 所述 GPIO端子与所述选择电路连接， 所 述 GPIO端子用于根据所述 VBUS端子检测到的所述接口连接器的输出电压 信号， 控制所述第一通路导通或所述第二通路导通。
结合第一方面的第五种可能说的实现方式或第六种可能的实现方式，在第 七种可能的实现方式中，所述数据端子包括数据负信号端子和数据正信号端 子， 所述收发端子包括接收端子和发送端书子；
所述第一通路包括：
第一 NMOS管， 所述第一 NMOS管的漏极连接所述第三端子， 所述第一 NMOS管的源极分别连接所述数据负信号端子和 GPIO端子，所述第一 NMOS 管的栅极连接所述 GPIO端子；
第二 NMOS管， 所述第二 NMOS管的漏极连接所述第四端子， 所述第二 NMOS管的源极连接所述数据正信号端子， 所述第二 NMOS管的栅极连接所 述 GPIO端子；
所述第二通路包括：
第一 PMOS管， 所述第一 PMOS管的漏极连接所述第三端子， 所述第一 PMOS管的源极连接所述发送端子， 所述第一 PMOS管的栅极连接所述 GPIO " "
子；
第二 PMOS管， 所述第二 PMOS管的漏极连接所述第四端子， 所述第二 PMOS管的源极连接所述接收端子， 所述第二 PMOS管的栅极连接所述 GPIO " "
子。
结合第一方面的第五种可能的实现方式或第六种可能的实现方式，在第 八种可能的实现方式中，所述数据端子包括数据负信号端子和数据正信号端 子， 所述收发端子包括接收端子和发送端子；
所述第一通路包括：
第一 PMOS管， 所述第一 PMOS管的漏极连接所述第三端子， 所述第一 PMOS管的源极分别连接所述数据负信号端子和 GPI0端子， 所述第一 PMOS 管的栅极连接所述 GPIO端子；
第二 PMOS管， 所述第二 PMOS管的漏极连接所述第四端子， 所述第二 PMOS管的源极连接所述数据正信说号端子， 所述第二 PMOS管的栅极连接所 述 GPIO端子；
所述第二通路包括： 书
第一 NM0S管， 所述第一 NM0S管的漏极连接所述第三端子， 所述第一 NM0S管的源极连接所述发送端子，所述第一 NM0S管的栅极连接所述 GPIO " "
子；
第二 NM0S管， 所述第二 NM0S管的漏极连接所述第四端子， 所述第二 NM0S管的源极连接所述接收端子，所述第二 NM0S管的栅极连接所述 GPIO " "
子。
有益效果
本实施例的终端设备， 若插入终端设备的连接器的插入设备不同， 则使 得连接器的第三端子和第四端子与控制电路的连接方式不同， 由此连接器的 输出电压信号不同； 控制电路可以根据检测到的连接器的输出电压信号控制 选择电路中不同通路的导通， 以控制连接器的第三端子和第四端子与控制电 路的连接方式， 由此能够自动识别插入连接器的插入设备。 附图说明
包含在说明书中并且构成说明书的一部分的附图与说明书一起示出了 本发明的示例性实施例、 特征和方面， 并且用于解释本发明的原理。 图 1为根据本发明实施例一的终端设备的电路示意图;
图 2a为根据本发明实施例：二的终端设备的电路示意图；
图 2b为根据本发明实施例二的终端设备的第一通路导通的具体电路示 意图；
图 2c为根据本发明实施例二的终端设备的第二通路导通的具体电路示 意图；
图 2d为根据本发明实施例：二说的终端设备的一具体电路示意图； 图 2e为根据本发明实施例：二的终端设备的另一具体电路示意图； 图 3a为根据本发明实施例三的终端设书备的电路示意图；
图 3b为根据本发明实施例三的终端设备的第一通路导通的具体电路示 意图；
图 3c为根据本发明实施例三的终端设备的第二通路导通的具体电路示 意图；
图 3d为根据本发明实施例三的终端设备的具体电路示意图； 以及 图 3e为根据本发明实施例三的终端设备的另一具体电路示意图。 具体实施方式
以下将参考附图详细说明本发明的各种示例性实施例、 特征和方面。 附 图中相同的附图标记表示功能相同或相似的元件。尽管在附图中示出了实施 例的各种方面， 但是除非特别指出， 不必按比例绘制附图。
在这里专用的词"示例性 "意为 "用作例子、 实施例或说明性"。 这里作为 "示例性"所说明的任何实施例不必解释为优于或好于其它实施例。
另外， 为了更好的说明本发明， 在下文的具体实施方式中给出了众多的 具体细节。 本领域技术人员应当理解， 没有某些具体细节， 本发明同样可以 实施。 在另外一些实例中， 对于本领域技术人员熟知的方法、 手段、 元件和 电路未作详细描述， 以便于凸显本发明的主旨。
实施例 1
图 1为根据本发明实施例一的终端设备的电路示意图。 如图 1所示， 该终 端设备 100主要包括：
连接器 120， 与所述连接器 120连接的选择电路 140， 以及与所述选择电 路 140和所述连接器 120分别连接的控制电路 160;所述选择电路 140包括第一 通路 142和第二通路 144; 说
所述连接器 120的第一端子 122和第二端子 124分别连接所述控制电路
160； 书
所述连接器 120的第三端子 126和第四端子 128通过所述第一通路 142与 所述控制电路 160相连， 且所述连接器 120的第三端子 126和第四端子 128通过 所述第二通路 144与所述控制电路 160相连；
所述控制电路 160， 用于检测所述连接器 120的输出电压信号， 根据所述 输出电压信号控制所述第一通路 142导通或所述第二通路 144导通， 以控制所 述第三端子 126和所述第四端子 128与所述控制电路 160的连接方式。
具体地， 终端设备 100例如手机的连接器 120中可以插入耳机， 也可以插 入 USB设备，还可以插入串口设备。其中，具有通用串行总线（Universal Serial Bus, USB) 接口的设备为 USB设备， 具有串行接口的设备为串口设备。 在 插入连接器 120中的设备为耳机的情况下， 由于插入不同线序的耳机， 连接 器 120的输出电压信号不同，因此，控制电路 160可以根据检测到的连接器 120 的输出电压信号， 控制第一通路 142的导通或者第二通路 144的导通， 以使得 耳机的线序与终端设备支持的线序相匹配。 在插入连接器 120中的设备为 USB设备或串口设备的情况下， 由于插入 USB设备的连接器 120的输出电压 信号与插入串口设备的连接器 120的输出电压信号不同， 因此， 控制电路 160 可以根据检测到的连接器 120的输出电压信号，控制第一通路 142的导通或者 第二通路 144的导通， 以使得 USB设备或串口设备与终端设备支持的接口相 匹配。
举例而言， 假设插入连接器 120中的设备为耳机， 则控制电路 160可以先 检测插入耳机的连接器 120的输出电压信号， 再根据该检测到的输出电压信 号， 控制选择电路 140的第一通路 142导通或第二通路 144导通。 在第一通路 142导通时，连接器 120的第三端子 126和第四端子 128以某种连接方式分别和 控制电路 160连接， 进而使得第一说通路 142导通对应一种耳机线序。在第二通 路 144导通时，连接器 120的第三端子 126和第四端子 128以另一种连接方式分 别和控制电路 160连接， 进而使得第二通书路 144导通对应另一种耳机线序。相 应地， 假设插入连接器 120中的设备为 USB设备或串口设备， 则控制电路 160 可以先检测插入 USB设备或串口设备的连接器 120的输出电压信号， 再根据 该检测到的输出电压信号，控制选择电路 140的第一通路 142导通或第二通路 144导通。 在第一通路 142导通时， 连接器 120的第三端子 126和第四端子 128 以某种连接方式分别和控制电路 160连接，进而使得第一通路 142导通时可以 识别插入的设备是 USB设备。 在第二通路 144导通时， 连接器 120的第三端子 126和第四端子 128以另一种连接方式分别和控制电路 160连接， 进而使得第 二通路 144导通时可以识别插入的设备是串口设备。
本实施例， 若插入终端设备的连接器的插入设备不同， 则使得连接器的 第三端子和第四端子与控制电路的连接方式不同， 由此连接器的输出电压信 号不同；控制电路可以根据检测到的连接器的输出电压信号控制选择电路中 不同通路的导通， 以控制连接器的第三端子和第四端子与控制电路的连接方 式， 由此能够自动识别插入连接器的设备， 电路结构简单， 易用性好。
实施例 2
图 2a为根据本发明实施例二的终端设备的电路示意图， 图 2b为根据本发 明实施例二的终端设备的第一通路导通的具体电路示意图， 图 2c为根据本发 明实施例二的终端设备的第二通路导通的具体电路示意图。
上述实施例一中的连接器 120可以为耳机连接器 220。 如图 2a所示， 终端 设备 200是连接器 120为耳机连接器 220时的终端设备， 终端设备 200主要包 括： 耳机连接器 220、 选择电路 240和控制电路 260， 选择电路 240包括第一通 路 242和第二通路 244。
在一种可能的实现方式中， 耳机连接器 220的第一端子 222连接所述控制 电路 260的左声道 L端子 261； 所述说耳机连接器 220的第二端子 224连接所述控 制电路 260的右声道 R端子 262; 所述耳机连接器 220的第三端子 226和第四端 子 228通过所述第一通路 242分别与所述控书制电路 260的接地 G端子 263和麦克 风 M端子 264相连； 且， 所述耳机连接器 220的第三端子 226和第四端子 228通 过所述第二通路 244分别与所述 M端子 264和所述 G端子 263相连；所述控制电 路 260， 具体用于根据检测的所述耳机连接器 220的输出电压信号， 控制所述 第一通路 242导通， 使得所述第三端子 226通过选择电路 240与所述 G端子 263 连通、 所述第四端子 228通过选择电路 240与所述 M端子 264连通； 或者， 控 制所述第二通路 244导通， 使得所述第三端子 226通过选择电路 240与所述 M 端子 264连通、 所述第四端子 228通过选择电路 240与所述 G端子 263连通。
具体地， 终端设备 200， 例如： 手机、 MP3、 MP4、 笔记本、 IPAD等都 设置有耳机接口 （亦称为耳机连接器）， 本实施例的终端设备 200， 由于插入 耳机连接器 220中的耳机的线序不同， 耳机连接器 220的输出电压信号不同， 控制电路 260根据检测到的耳机连接器 220的输出电压信号，控制耳机连接器 220的第三端子 226和第四端子 228与控制电路 260的连接方式，可以自动识别 并匹配插入终端设备 200的耳机的线序。 对比于通常的耳机转换器， 需要用 户多次改变插入耳机转换器中的耳机插头，才能找到耳机与终端设备匹配的 线序， 操作麻烦， 使用不方便。 本实施例的终端设备 200， 用户不需要多次 改变插入耳机连接器中的耳机插头， 操作简单， 易用性好。 举例而言， 参见图 2b和图 2c， 耳机连接器 220的第一端子 222与控制电路 260的 L端子 261连接， 耳机连接器 220的第二端子 224与控制电路 260的 R端子 262连接。 假设插入耳机连接器 220中的耳机的线序为 L-R-G-M, 插入耳机的 耳机连接器 220的输出电压信号为 Ul。参见图 2b，若控制电路 260检测到插入 耳机的耳机连接器 220的输出电压信号为 U1，则控制电路 260可以控制第一通 路 242导通、 第二通路 244关断， 使得耳机连接器 220的第三端子 226与控制电 路 260的 G端子 263连通，耳机连接说器 220的第四端子 228与控制电路 260的 M端 子 264连通。 插入耳机连接器 220中的耳机的线序 L-R-G-M, 与控制电路 260 的 L-R-G-M匹配。 相反地， 假设插入耳书机连接器 220中的耳机的线序为 L-R-M-G, 插入耳机的耳机连接器 220的输出电压信号为 U2。 参见图 2c， 若 控制电路 260检测到插入耳机的耳机连接器 220的输出电压信号为 U2,则控制 电路 260可以控制第二通路 244导通、 第一通路 242关断， 使得耳机连接器 220 的第三端子 226与控制电路 260的 M端子 264连通， 耳机连接器 220的第四端子 228与控制电路 260的 G端子 263连通。 插入耳机连接器 220中的耳机的线序 L-R-M-G, 与控制电路 260的 L-R-M-G匹配。
在一种可能的实现方式中， 所述控制电路 260可以包括： 处理器 267、 电 阻 R和电源 268; 所述左声道 L端子 261、 所述右声道 R端子 262、 所述接地 G 端子 263和所述麦克风 M端子 264设置在所述处理器 267上； 所述处理器 267还 包括模数转换控制 （英文： Analog to Digital Converter, 缩写： ADC) 端子 265和通用输入输出 （英文： General Purpose Input Output, 缩写： GPIO) 端 子 266;所述 ADC端子 265连接至所述第一端子 222和所述 L端子 261的连接端， 所述 ADC端子 265用于检测所述耳机连接器 220的输出电压信号，即通过 ADC 端子 265可以检测所述耳机连接器 220的输出电压信号； 所述电阻 R的一端连 接至所述第一端子 222、所述 L端子 261和所述 ADC端子 265的连接端，所述电 阻 R的另一端连接所述电源 268;所述 GPIO端子 266与所述选择电路 240连接， 所述 GPIO端子 266用于根据所述 ADC端子 265检测到的所述耳机连接器 220 的输出电压信号， 控制所述第一通路 242导通或所述第二通路 244导通。
具体地， 图 2d为根据本发明实施例二的终端设备的一具体电路示意图， 图 2e为根据本发明实施例二的终端设备的另一具体电路示意图。参见图 2d和 图 2e， 耳机连接器 220的第一端子 222与控制电路 260的 L端子 261连接， 第一 端子 222与 L端子 261的连接端的端点为 A, 耳机连接器 220的第二端子 224与 控制电路 260的 R端子 262连接。 A说DC端子 265与端点 A连接， ADC端子 265与 端点 A连接的端点为 B。 电阻 R的一端与端点 B连接， 电阻 R的另一端与电源 268连接。 初始态时， 耳机连接器 220中没书有插入耳机， ADC端子 265可以检 测到耳机连接器 220的输出电压信号为电源 268的电压 VDD,例如 1.5伏特（英 文： volt, 缩写： V)〜1.8V， 处理器 267可以控制 GPIO端子 266输出低电平， 进而控制第一通路 242导通、 第二通路 244关断。 当插入耳机连接器 220中的 设备为耳机且耳机的线序为 L-R-G-M时， 由于耳机的左声道 L端子相对于模 拟地有一个电阻 R 电阻 的阻值约为 32欧姆 （英文： ohm, 缩写： Ω ) , R, 和 R对 VDD进行分压， R的阻值可以为 1.5千欧姆（英文： kilohm,缩写： kQ)〜 10kQ, 例如 4.7kQ。 ADC端子 265检测的耳机连接器 220的输出电压信号是 相对于模拟地的电压， 耳机连接器 220的输出电压信号的计算公式为： [Ri/CRi+R)] * VDD， 计算可以得出耳机连接器 220的输出电压信号为 0V〜 0.05V, 处理器 267可以通过控制 GPIO端子 266来控制第一通路 242导通、 第 二通路 244关断。 当插入耳机连接器 220中的设备为耳机且耳机的线序为 L-R-M-G时， 由于耳机的左声道 L端子相对于耳机的麦克风 M端子有一个电 阻 R2， 电阻 R2的阻值约为 3.5kQ， R2和 R对 VDD进行分压。 ADC端子 265检测 的耳机连接器 220的输出电压信号是 相对于模拟地的电压， 耳机连接器 220 的输出电压信号的计算公式为： [R2/(R2+R)]*VDD， 计算可以得出耳机连接 器 220的输出电压信号为 0.3V〜0.5V， 处理器 267可以通过控制 GPIO端子 266 来控制第一通路 242关断、 第二通路 244导通。
在一种可能的实现方式中， 所述第一通路 242可以包括： 第一 PM0S管 245， 所述第一 PM0S管 245的漏极 （英文： drain, 缩写： D) 连接所述第三 端子 226， 所述第一 PM0S管 245的源极 （英文： source, 缩写： S ) 分别连接 所述 G端子 263和所述 GPI0端子 266， 所述第一 PM0S管 245的栅极 （英文： gate, 缩写： G)连接所述 GPI0端子 266; 第二 PM0S管 246， 所述第二 PM0S 管 246的漏极连接所述第四端子 2说28，所述第二 PM0S管 246的源极连接所述 M 端子 264， 所述第二 PM0S管 246的栅极连接所述 GPI0端子 266;
所述第二通路 244可以包括： 第一 N书M0S管 247， 所述第一 NM0S管 247 的漏极连接所述第三端子 226， 所述第一 NM0S管 247的源极连接所述 M端子 264，所述第一 NM0S管 247的栅极连接所述 GPI0端子 266;第二 NM0S管 248， 所述第二 NM0S管 248的漏极连接所述第四端子 228， 所述第二 NM0S管 248 的源极连接所述 G端子 263， 所述第二 NM0S管 248的栅极连接所述 GPI0端子 266。
具体地， 参见图 2d, 第一通路 242包括第一 PM0S管 245和第二 PM0S管 246，第二通路 244包括第一 NM0S管 247和第二 NM0S管 248。结合上述分析， 当插入耳机连接器 220中的设备为耳机且耳机的线序为 L-R-G-M时， ADC端 子 265检测的耳机连接器 220的输出电压信号 0V〜0.05V，处理器 267可以控制 GPI0端子 266输出低电平，第一 PM0S管 245和第二 PM0S管 246导通，且第一 NM0S管 247和第二 NM0S管 248关断， 使得耳机连接器 220的第三端子 226与 处理器 267的 G端子 263连通，耳机连接器 220的第四端子 228与处理器 267的 M 端子 264连通，插入耳机连接器 220中的耳机的线序为 L-R-G-M,与处理器 267 的 L-R-G-M匹配。 当插入耳机连接器 220中的设备为耳机且耳机的线序为 L-R-M-G时， ADC端子 265检测的耳机连接器 220的输出电压信号 0.3 V〜 0.5V, 处理器 267可以控制 GPI0端子 266输出高电平， 第一 NM0S管 247和第 二 NMOS管 248导通， 且第一 PMOS管 245和第二 PMOS管 246关断， 耳机连接 器 220的第三端子 226与处理器 267的 M端子 264连通， 耳机连接器 220的第四 端子 228与处理器 267的 G端子 263连通。 插入耳机连接器 220中的耳机的线序 为 L-R-M-G, 与处理器 267的 L-R-M-G匹配。
在另一种可能的实现方式中， 第一通路 242中可以包括 NMOS管， 第二 通路 244中可以包括 PMOS管， 具体为：
所述第一通路 242包括：第一说 NMOS管 249，所述第一 NMOS管 249的漏极 连接所述第三端子 226，所述第一 NMOS管 249的源极分别连接所述 G端子 263 和所述 GPI0端子 266， 所述第一 NMOS管书 249的栅极连接所述 GPI0端子 266; 第二 NMOS管 250，所述第二 NMOS管 250的漏极连接所述第四端子 228，所述 第二 NMOS管 250的源极连接所述 M端子 264，所述第二 NMOS管 250的栅极连 接所述 GPI0端子 266;
所述第二通路 244包括： 第一 PMOS管 251， 所述第一 PMOS管 251的漏极 连接所述第三端子 226， 所述第一 PMOS管 251的源极连接所述 M端子 264， 所 述第一 PMOS管 251的栅极连接所述 GPI0端子 266;第二 PMOS管 252，所述第 二 PMOS管 252的漏极连接所述第四端子 228， 所述第二 PMOS管 252的源极连 接所述 G端子 263， 所述第二 PMOS管 252的栅极连接所述 GPI0端子 266。
具体地， 参见图 2e， 第一通路 242包括第一 NMOS管 249和第二 NMOS管 250， 第二通路 244包括第一 PMOS管 251和第二 PMOS管 252。 结合上述分析， 当插入耳机连接器 220中的设备为耳机且耳机的线序为 L-R-G-M时， ADC端 子 265检测的耳机连接器 220的输出电压信号 0V〜0.05V，处理器 267可以控制 GPI0端子 266输出高电平， 第一 NMOS管 249和第二 NMOS管 250导通， 且第 一 PMOS管 251和第二 PMOS管 252关断， 使得耳机连接器 220的第三端子 226 与处理器 267的 G端子 263连通， 耳机连接器 220的第四端子 228与处理器 267 的 M端子 264连通， 插入耳机连接器 220中的耳机的线序为 L-R-G-M, 与处理 器 267的 L-R-G-M匹配。 当插入耳机连接器 220中的设备为耳机且耳机的线序 为 L-R-M-G时， ADC端子 265检测的耳机连接器 220的输出电压信号 0.3V〜 0.5V, 处理器 267可以控制 GPIO端子 266输出低电平， 第一 PMOS管 251和第 二 PMOS管 252导通， 且第一 NMOS管 249和第二 NMOS管 250关断， 耳机连接 器 220的第三端子 226与处理器 267的 M端子 264连通， 耳机连接器 220的第四 端子 228与处理器 267的 G端子 263连通。 插入耳机连接器 220中的耳机的线序 为 L-R-M-G, 与处理器 267的 L-R说-M-G匹配。
本实施例的终端设备， 若插入耳机连接器的插入设备的线序不同， 则使 得耳机连接器的第三端子和第四端子与控书制电路的连接方式不同， 由此耳机 连接器的输出电压信号不同； 控制电路的 GPIO端子可以根据 ADC端子检测 到的耳机连接器的输出电压信号控制第一通路或第二通路导通， 从而控制耳 机连接器的第三端子和第四端子与控制电路的连接方式， 能够自动识别插入 耳机连接器的耳机的线序， 电路结构简单， 易用性好。
实施例 3
图 3a为根据本发明实施例三的终端设备的电路示意图， 图 3b为根据本发 明实施例三的终端设备的第一通路导通的具体电路示意图， 图 3c为根据本发 明实施例三的终端设备的第二通路导通的具体电路示意图。
上述实施例一中的连接器 120可以为接口连接器 320。 如图 3a所示， 终端 设备 300是连接器 120为接口连接器 320时的终端设备， 终端设备 300主要包 括： 接口连接器 320、 选择电路 340和控制电路 360， 选择电路 340包括第一通 路 342和第二通路 344。
在一种可能的实现方式中，所述接口连接器 320的第一端子 322连接所述 控制电路 360的电源 VBUS端子 361； 所述接口连接器 320的第二端子 324连接 所述控制电路 360的接地 G端子 362; 所述接口连接器 320的第三端子 326和第 四端子 328通过所述第一通路 342分别与所述控制电路 360的数据端子 363相 连； 且， 所述接口连接器 320的第三端子 326和第四端子 328通过所述第二通 路 344分别与所述控制电路 360的收发端子 364相连； 所述控制电路 360， 具体 用于根据检测的所述接口连接器 320的输出电压信号，控制所述第一通路 342 导通， 使得所述第三端子 326和所述第四端子 328通过所述选择电路 340分别 与所述数据端子 363连通； 或者， 控制所述第二通路 344导通， 使得所述第三 端子 326和所述第四端子 328通过所述选择电路 340分别与所述收发端子 364 连通。 说
具体地， 终端设备 300例如手机、 电脑等都设置有 USB接口， 本实施例 的终端设备 300，接口连接器 320中插入的书设备为 USB设备时，接口连接器 320 的输出电压信号为 U1 , 接口连接器 320中插入的设备为串口设备时， 接口连 接器 320的输出电压信号为 U2 , 由于 U1与 U2不同， 控制电路 360根据检测到 的接口连接器 320的输出电压信号， 控制接口连接器 320的第三端子 326和第 四端子 328与控制电路 360的连接方式， 可以自动识别并匹配插入终端设备 300中的 USB设备和串口设备。
举例而言， 参见图 3b和图 3c， 接口连接器 320的第一端子 322与控制电路 360的电源 VBUS端子 361连接；接口连接器 320的第二端子 324与控制电路 360 的接地 G端子 362连接。 假设插入接口连接器 320中的设备为 USB设备， 插入 USB设备的接口连接器 320的输出电压信号为 Ul。参见图 3b， 若控制电路 360 检测到插入 USB设备的接口连接器 320的输出电压信号为 U1，则控制电路 360 可以控制第一通路 342导通、 第二通路 344关断， 使得接口连接器 320的第三 端子 326和第四端子 328分别与控制电路 360的数据端子 363连通。插入接口连 接器 320中的 USB设备与终端设备匹配。 相反地， 假设插入接口连接器 320中 的设备为串口设备， 插入串口设备的接口连接器 320的输出电压信号为 U2。 参见图 3c， 若控制电路 360检测到插入串口设备的接口连接器 320的输出电压 信号为 U2 , 则控制电路 360可以控制第二通路 344导通、 第一通路 342关断， 使得接口连接器 320的第三端子 326和第四端子 328分别与控制电路 360的收 发端子 364连通， 插入接口连接器 320中的串口设备与终端设备匹配。
在一种可能的实现方式中， 所述控制电路 360包括： 处理器 370 ; 所述 VBUS端子 361、 所述 G端子 362、 所述数据端子 363和所述收发端子 364设置 在所述处理器 370上；所述 VBUS端子 361用于检测所述接口连接器 320的输出 电压信号； 所述处理器 370还包括 GPIO端子 369，所述 GPIO端子 369与所述选 择电路 340连接， 所述 GPIO端子说 369用于根据所述 VBUS端子 361检测到的所 述接口连接器 320的输出电压信号，控制所述第一通路 342导通或所述第二通 路 344导通。 书
具体地， 图 3d为根据本发明实施例三的终端设备的一具体电路示意图， 图 3e为根据本发明实施例三的终端设备的另一具体电路示意图。参见图 3d和 图 3e， 当插入接口连接器 320中的设备为 USB设备时， USB设备通过 USB线向 终端设备 300输入的电压为 4.7V〜5.0V， VBUS端子 361可以检测到接口连接 器 320的输出电压信号为 4.7V〜5.0V， 处理器 370可以通过控制 GPIO端子 369 来控制第一通路 342导通、 第二通路 344关断。 当插入接口连接器 320中的设 备为串口设备时， 由于串口设备的串口线只有发送 T端子、接收 R端子和地线 G端子， 因此， VBUS端子 361可以检测到接口连接器 320的输出电压信号为 0V〜0.05V，处理器 370可以通过控制 GPIO端子 369来控制第二通路 344导通、 第一通路 342关断。
在一种可能的实现方式中，所述数据端子 363包括数据负信号端子 365和 数据正信号端子 366， 所述收发端子 364包括接收端子 367和发送端子 368; 所述第一通路 342包括：第一 NMOS管 345，所述第一 NMOS管 345的漏极 连接所述第三端子 326， 所述第一 NMOS管 345的源极分别连接所述数据负信 号端子 365和所述 GPIO端子 369，所述第一 NMOS管 345的栅极连接所述 GPIO 端子 369;第二 NMOS管 346，所述第二 NMOS管 346的漏极连接所述第四端子 328， 所述第二 NMOS管 346的源极连接所述数据正信号端子 366， 所述第二 NMOS管 346的栅极连接所述 GPIO端子 369；
所述第二通路 344包括： 第一 PMOS管 347， 所述第一 PMOS管 347的漏极 连接所述第三端子 326， 所述第一 PMOS管 347的源极连接所述发送端子 367， 所述第一 PMOS管 347的栅极连接所述 GPI0端子 369;第二 PMOS管 348，所述 第二 PMOS管 348的漏极连接所述第四端子 328， 所述第二 PMOS管 348的源极 连接所述接收端子 368，所述第二说 PMOS管 348的栅极连接所述 GPI0端子 369。
具体地， 参见图 3d, 第一通路 342包括第一 NMOS管 345和第二 NMOS管 346， 第二通路 344包括第一 PMOS管 347和书第二 PMOS管 348。 结合上述分析， 当插入接口连接器 320中的设备为 USB设备时， VBUS端子 361检测的接口连 接器 320的输出电压信号为 4.7V〜5.0V， 处理器 370可以控制 GPIO端子 369输 出高电平， 第一 NMOS管 345和第二 NMOS管 346导通， 且第一 PMOS管 347和 第二 PMOS管 348关断， 使得接口连接器 320的第三端子 326与处理器 370的数 据负信号端子 365连通， 接口连接器 320的第四端子 328与处理器 370的数据正 信号端子 366连通。 插入接口连接器 320中的 USB设备与处理器 370匹配。 当 插入接口连接器 320中的设备为串口设备时， VBUS端子 361检测的接口连接 器 320的输出电压信号为 0V〜0.05V， 处理器 370可以控制 GPIO端子 369输出 低电平， 第一 NMOS管 345和第二 NMOS管 346关断， 且第一 PMOS管 347和第 二 PMOS管 348导通， 使得接口连接器 320的第三端子 326与处理器 370的发送 端子 368连通， 接口连接器 320的第四端子 328与处理器 370的接收端子 367连 通。 插入接口连接器 320中的串口设备与处理器 370匹配。
在另一种可能的实现方式中，所述数据端子 363包括数据负信号端子 365 和数据正信号端子 366， 所述收发端子 364包括接收端子 367和发送端子 368; 第一通路 342中可以包括 PMOS管， 第二通路 344中可以包括 NMOS管， 具体 为： 所述第一通路 342包括： 第一 PM0S管 349， 所述第一 PM0S管 349的漏极 连接所述第三端子 326， 所述第一 PM0S管 349的源极分别连接所述数据负信 号端子 365和所述 GPI0端子 369， 所述第一 PM0S管 349的栅极连接所述 GPI0 端子 369; 第二 PM0S管 350， 所述第二 PM0S管 350的漏极连接所述第四端子 328， 所述第二 PM0S管 350的源极连接所述数据正信号端子 366， 所述第二 PMOS管 350的栅极连接所述 GPIO端子 369;
所述第二通路 344包括：第一说 NMOS管 351，所述第一 NMOS管 351的漏极 连接所述第三端子 326， 所述第一 NMOS管 351的源极连接所述发送端子 367， 所述第一 NMOS管 351的栅极连接所述 GP书I0端子 369; 第二 NMOS管 352， 所 述第二 NMOS管 352的漏极连接所述第四端子 328，所述第二 NMOS管 352的源 极连接所述接收端子 368， 所述第二 NMOS管 352的栅极连接所述 GPI0端子 369。
具体地， 参见图 3e， 第一通路 342包括第一 PMOS管 349和第二 PMOS管 350，第二通路 344包括第一 NMOS管 351和第二 NMOS管 352。结合上述分析， 当插入接口连接器 320中的设备为 USB设备时， VBUS端子 361检测的接口连 接器 320的输出电压信号为 4.7V〜5.0V， 处理器 370可以控制 GPIO端子 369输 出低电平， 第一 PMOS管 349和第二 PMOS管 350导通， 且第一 NMOS管 351和 第二 NMOS管 352关断， 使得接口连接器 320的第三端子 326与处理器 370的数 据负信号端子 365连通， 接口连接器 320的第四端子 328与处理器 370的数据正 信号端子 366连通。 插入接口连接器 320中的 USB设备与处理器 370匹配。 当 插入接口连接器 320中的设备为串口设备时， VBUS端子 361检测的接口连接 器 320的输出电压信号为 0V〜0.05V， 处理器 370可以控制 GPIO端子 369输出 高电平， 第一 NMOS管 351和第二 NMOS管 352导通， 且第一 PMOS管 349和第 二 PMOS管 350关断， 使得接口连接器 320的第三端子 326与处理器 370的发送 端子 368连通， 接口连接器 320的第四端子 328与处理器 370的接收端子 367连 通。 插入接口连接器 320中的串口设备与处理器 370匹配。
本实施例的终端设备， 若插入接口连接器的插入设备不同， 则使得接口 连接器的第三端子和第四端子与控制电路的连接方式不同， 由此接口连接器 的输出电压信号不同； 控制电路的 GPIO端子可以根据 VBUS端子检测到的接 口连接器的输出电压信号控制第一通路或第二通路导通， 从而控制接口连接 器的第三端子和第四端子与控制电路的连接方式， 能够自动识别插入接口连 接器的设备是 USB设备还是串口说设备， 电路结构简单， 易用性好。
以上所述， 仅为本发明的具体实施方式， 但本发明的保护范围并不局限 于此， 任何熟悉本技术领域的技术人员在书本发明揭露的技术范围内， 可轻易 想到变化或替换， 都应涵盖在本发明的保护范围之内。 因此， 本发明的保护 范围应所述以权利要求的保护范围为准。

Claims

权 利 要 求 书
1、 一种终端设备， 其特征在于， 包括：
连接器， 与所述连接器连接的选择电路， 以及与所述选择电路和所述连 接器分别连接的控制电路； 所述选择电路包括第一通路和第二通路；
所述连接器的第一端子和第二端子分别连接所述控制电路；
所述连接器的第三端子和第四端子通过所述第一通路与所述控制电路 相连， 且所述连接器的第三端子和第四端子通过所述第二通路与所述控制电 路相连；
所述控制电路， 用于检测所述连接器的输出电压信号， 根据所述输出电 压信号控制所述第一通路导通或所述第二通路导通， 以控制所述第三端子和 所述第四端子与所述控制电路的连接方式。
2、 根据权利要求 1所述的终端设备， 其特征在于， 所述连接器为耳机连 接器；
所述耳机连接器的第一端子连接所述控制电路的左声道 L端子； 所述耳机连接器的第二端子连接所述控制电路的右声道 R端子； 所述耳机连接器的第三端子和第四端子通过所述第一通路分别与所述 控制电路的接地 G端子和麦克风 M端子相连； 且， 所述耳机连接器的第三端 子和第四端子通过所述第二通路分别与所述 M端子和所述 G端子相连；
所述控制电路， 具体用于根据检测的所述耳机连接器的输出电压信号， 控制所述第一通路导通， 使得所述第三端子通过所述选择电路与所述 G端子 连通且所述第四端子通过所述选择电路与所述 M端子连通， 或者， 控制所述 第二通路导通， 使得所述第三端子通过所述选择电路与所述 M端子连通且所 述第四端子通过所述选择电路与所述 G端子连通。
3、 根据权利要求 2所述的终端设备， 其特征在于， 所述控制电路包括： 处理器、 电阻和电源；
所述左声道 L端子、 所述右声道 R端子、 所述 G端子和所述 M端子设置在 权 利 要 求 书
所述处理器上；
所述处理器还包括模数转换控制 ADC端子和通用输入输出 GPIO端子； 所述 ADC端子连接至所述第一端子和所述 L端子的连接端， 所述 ADC端 子用于检测所述耳机连接器的输出电压信号；
所述电阻的一端连接至所述第一端子、 所述 L端子和所述 ADC端子的连 接端， 所述电阻的另一端连接所述电源；
所述 GPIO端子与所述选择电路连接， 所述 GPIO端子用于根据所述 ADC 端子检测到的所述耳机连接器的输出电压信号，控制所述第一通路导通或所 述第二通路导通。
4、 根据权利要求 2或 3所述的终端设备， 其特征在于，
所述第一通路包括：
第一 PM0S管， 所述第一 PM0S管的漏极连接所述第三端子， 所述第一 PM0S管的源极分别连接所述 G端子和 GPIO端子， 所述第一 PM0S管的栅极 连接所述 GPIO端子；
第二 PM0S管， 所述第二 PM0S管的漏极连接所述第四端子， 所述第二 PM0S管的源极连接所述 M端子， 所述第二 PM0S管的栅极连接所述 GPIO端 子；
所述第二通路包括：
第一 NM0S管， 所述第一 NM0S管的漏极连接所述第三端子， 所述第一 NM0S管的源极连接所述 M端子，所述第一 NM0S管的栅极连接所述 GPIO端 子；
第二 NM0S管， 所述第二 NM0S管的漏极连接所述第四端子， 所述第二 NM0S管的源极连接所述 G端子， 所述第二 NM0S管的栅极连接所述 GPIO端 子。
5、 根据权利要求 2或 3所述的终端设备， 其特征在于， 权 利 要 求 书
所述第一通路包括：
第一 NM0S管， 所述第一 NM0S管的漏极连接所述第三端子， 所述第一 NM0S管的源极分别连接所述 G端子和 GPI0端子， 所述第一 NM0S管的栅极 连接所述 GPI0端子；
第二 NM0S管， 所述第二 NM0S管的漏极连接所述第四端子， 所述第二 NM0S管的源极连接所述 M端子，所述第二 NM0S管的栅极连接所述 GPI0端 子；
所述第二通路包括：
第一 PMOS管， 所述第一 PM0S管的漏极连接所述第三端子， 所述第一 PM0S管的源极连接所述 M端子， 所述第一 PM0S管的栅极连接所述 GPI0端 子；
第二 PM0S管， 所述第二 PM0S管的漏极连接所述第四端子， 所述第二 PM0S管的源极连接所述 G端子， 所述第二 PM0S管的栅极连接所述 GPI0端 子。
6、 根据权利要求 1所述的终端设备， 其特征在于， 所述连接器为接口连 接器；
所述接口连接器的第一端子连接所述控制电路的电源 VBUS端子； 所述接口连接器的第二端子连接所述控制电路的接地 G端子；
所述接口连接器的第三端子和第四端子通过所述第一通路分别与所述 控制电路的数据端子相连； 且， 所述接口连接器的第三端子和第四端子通过 所述第二通路分别与所述控制电路的收发端子相连；
所述控制电路， 具体用于根据检测的所述接口连接器的输出电压信号， 控制所述第一通路导通，使得所述第三端子和所述第四端子通过所述选择电 路分别与所述数据端子连通， 或者， 控制所述第二通路导通， 使得所述第三 端子和所述第四端子通过所述选择电路分别与所述收发端子连通。 权 利 要 求 书
7、 根据权利要求 6所述的终端设备， 其特征在于， 所述控制电路包括： 处理器；
所述 VBUS端子、 所述 G端子、 所述数据端子和所述收发端子设置在所 述处理器上；
所述 VBUS端子用于检测所述接口连接器的输出电压信号；
所述处理器还包括 GPIO端子， 所述 GPIO端子与所述选择电路连接， 所 述 GPIO端子用于根据所述 VBUS端子检测到的所述接口连接器的输出电压 信号， 控制所述第一通路导通或所述第二通路导通。
8、 根据权利要求 6或 7所述的终端设备， 其特征在于， 所述数据端子包 括数据负信号端子和数据正信号端子，所述收发端子包括接收端子和发送端 子；
所述第一通路包括：
第一 NMOS管， 所述第一 NMOS管的漏极连接所述第三端子， 所述第一 NMOS管的源极分别连接所述数据负信号端子和 GPIO端子，所述第一 NMOS 管的栅极连接所述 GPIO端子；
第二 NMOS管， 所述第二 NMOS管的漏极连接所述第四端子， 所述第二 NMOS管的源极连接所述数据正信号端子， 所述第二 NMOS管的栅极连接所 述 GPIO端子；
所述第二通路包括：
第一 PMOS管， 所述第一 PMOS管的漏极连接所述第三端子， 所述第一
PMOS管的源极连接所述发送端子， 所述第一 PMOS管的栅极连接所述 GPIO 子；
第二 PMOS管， 所述第二 PMOS管的漏极连接所述第四端子， 所述第二 PMOS管的源极连接所述接收端子， 所述第二 PMOS管的栅极连接所述 GPIO 而子。 权 利 要 求 书
9、 根据权利要求 6或 7所述的终端设备， 其特征在于， 所述数据端子包 括数据负信号端子和数据正信号端子，所述收发端子包括接收端子和发送端 子；
所述第一通路包括：
第一 PMOS管， 所述第一 PMOS管的漏极连接所述第三端子， 所述第一
PMOS管的源极分别连接所述数据负信号端子和 GPI0端子， 所述第一 PMOS 管的栅极连接所述 GPIO端子；
第二 PMOS管， 所述第二 PMOS管的漏极连接所述第四端子， 所述第二 PMOS管的源极连接所述数据正信号端子， 所述第二 PMOS管的栅极连接所 述 GPIO端子；
所述第二通路包括：
第一 NM0S管， 所述第一 NM0S管的漏极连接所述第三端子， 所述第一 NM0S管的源极连接所述发送端子，所述第一 NM0S管的栅极连接所述 GPIO " "
子；
第二 NM0S管， 所述第二 NM0S管的漏极连接所述第四端子， 所述第二
NM0S管的源极连接所述接收端子，所述第二 NM0S管的栅极连接所述 GPIO " "
子。
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