WO2014108940A1 - 電界効果トランジスタ - Google Patents

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Definitions

  • the present invention relates to a semiconductor field effect transistor (FET).
  • FET semiconductor field effect transistor
  • SS subthreshold slope
  • the conventionally proposed tunnel FET has a large resistance at the time of tunneling, and a high on-current cannot be made compatible with the steep SS characteristics. Therefore, the source of the field effect transistor is doped and has a large number of carriers.
  • a transistor including a lattice has been proposed (Patent Document 1). In this transistor, high carrier current is satisfied by supplying carriers filled in the tolerance band of the miniband, and when the forbidden band of the miniband overlaps with the channel, the supply of the carrier is stopped. Since the energy difference between the band and the tolerance band can be changed by the design of the superlattice, a sharp on / off switching can be designed.
  • the present inventor has recognized the following problems.
  • a superlattice doped with a high concentration specifically, 10 19 / cm 3 or more.
  • concentration order of 10 19 / cm 3 means that the dopant is mixed at a ratio of several tens per cubic volume of a 10 nm side.
  • the thickness of the superlattice layer is at most about 3 to 4 nm, doping in the order of a concentration of 10 19 / cm 3 causes a dopant to exist in a certain layer, and no dopant exists in a certain layer.
  • the dopant is randomly mixed in the superlattice.
  • Randomly existing dopants disturb the potential formed by the superlattice and cause the problem of breaking the miniband.
  • the present invention has been made in view of such a problem, and one of exemplary purposes of an aspect thereof is to provide an FET capable of realizing a high concentration carrier while maintaining a good miniband.
  • An embodiment of the present invention relates to a field effect transistor including a channel region and a superlattice region between source and drain electrodes.
  • a field effect transistor including a channel region and a superlattice region between source and drain electrodes.
  • an impurity doping region in which impurities are diffused is formed around the superlattice region.
  • a high-concentration carrier is formed from the impurity-doped region in the peripheral region, thereby forming a high-concentration carrier from the impurity-doped region. Can be supplied to the channel region. Thereby, a high concentration carrier can be realized while maintaining a good miniband.
  • a high concentration carrier can be realized while maintaining a good miniband.
  • FIG. 2A to 2F are cross-sectional views showing a method for manufacturing the FET of FIG.
  • FIGS. 3A to 3D are cross-sectional views showing a method for manufacturing the FET of FIG.
  • FIG. 4 is a perspective view illustrating a configuration of an N-channel FET according to the second modification.
  • FIG. 1 is a cross-sectional view showing a configuration of an N-channel FET 2 according to the embodiment.
  • the FET 2 is a group III-V compound semiconductor transistor, and includes an impurity doping region 10, a superlattice region 12, a channel region 14, a drain region 16, a drain electrode 18, a gate insulating film 20, a gate electrode 22, an insulating film 24, and an interlayer insulation.
  • a film 26, a drain extraction electrode 30, a gate extraction electrode 32, and a source extraction electrode 34 are provided.
  • the region surrounding the superlattice region 12, more specifically, the region in contact with the side surface and the bottom surface thereof is doped with n-type impurities at a high concentration, specifically about 2 to 10 ⁇ 10 19 cm ⁇ 3.
  • Impurity doping regions 10 that are the formed semiconductor layers are formed.
  • the impurity doped region 10 and the superlattice region 12 are source regions that supply carriers to the channel region 14, and in this embodiment, the impurity doped region 10 also serves as a source electrode.
  • a region in contact with the bottom surface of the superlattice region 12 is referred to as a first impurity doping region 10 a, and a region in contact with the side surface of the superlattice region 12 is referred to as a second impurity doping region 10 b.
  • These may be integrally formed without being distinguished, or may be formed as separate regions.
  • the impurity doping region 10 may be formed of indium phosphide (n-InP) doped with n-type impurities, which can efficiently supply carriers to the InGaAs / InP superlattice region 12 using band discontinuity. .
  • n-InP indium phosphide
  • an n-InGaAs layer may be formed between the impurity doped region 10 and the InP substrate as shown in Modification Example 2 described later.
  • the impurity doping region 10 may be formed of n-InGaAs whose band is continuous with the superlattice region 12, or may be formed of indium gallium arsenide phosphorus (n-InGaAsP) having an appropriate band discontinuity. Good. Moreover, when forming the 1st impurity doping area
  • the drain region 16 is formed on the channel region 14.
  • the drain region 16 is indium gallium arsenide (n-InGaAs) doped with the first conductivity, and can be formed by doping the same InGaAs as the channel region 14 with an n-type impurity.
  • the drain electrode 18 is formed on the drain region 16.
  • the drain electrode 18 is made of, for example, tungsten silicide (WSi).
  • a gate insulating film 20 is formed along the side walls of the channel region 14 and the drain region 16.
  • Examples of the material of the gate insulating film 20 include silicon dioxide (SiO 2 ), high-k material aluminum oxide (Al 2 O 3 ), hafnium oxide (HfO 2 ), and the like.
  • a gate electrode 22 is formed so as to sandwich the channel region 14 with the gate insulating film 20 interposed therebetween.
  • aluminum (Al) is used for the gate electrode 22.
  • An insulating film 24 is formed between the gate electrode 22 and the impurity doping region 10b in order to reduce the parasitic capacitance in the vicinity of the leading edge between layers and the superlattice region 12.
  • the material of the insulating film 24 include vapor-deposited insulating film materials such as Al 2 O 3 and SiO 2 .
  • An interlayer insulating film 26 such as BCB (benzocyclobutene) is formed on the gate electrode 22.
  • BCB benzocyclobutene
  • the drain extraction electrode 30, the gate extraction electrode 32, and the source extraction electrode 34 are connected to the drain electrode 18, the gate electrode 22, and the impurity doping region 10 through the opening of the interlayer insulating film 26.
  • FIGS. 3 (a) to 3 (d) are cross-sectional views showing a method for manufacturing the FET 2 of FIG.
  • the manufacturing method demonstrated here is an example, and the manufacturing method of FET2 which concerns on this invention is not limited to it.
  • a superlattice region (InGaAs / InP) 12 a channel region (i-InGaAs layer) 14, on the n-InP substrate that becomes the first impurity doping region 10a by crystal growth,
  • a drain region (n-InGaAs layer) 16 is formed in order.
  • the channel length is determined by the layer thickness of the channel region 14.
  • the carrier concentration of the impurity doping region (n-InP) 10 is about 2 to 10 ⁇ 10 19 cm ⁇ 3 .
  • a striped drain electrode 18 is formed on the drain region 16.
  • the drain electrode is formed to be several tens of nm wider than the final channel width of 5 to 20 nm.
  • etching is performed to the depth of the channel region 14 by dry etching, for example, reactive ion etching (RIE) to reach the superlattice region 12. Stop etching before.
  • RIE reactive ion etching
  • ICP inductively coupled
  • both sides of the channel region 14 are etched with a selective wet etchant (for example, a citric acid-based etchant) to narrow the mesa width.
  • a selective wet etchant for example, a citric acid-based etchant
  • an insulating film 19 such as SiO 2 , Al 2 O 3 , or HfO 2 is uniformly deposited on the entire surface by using an atomic layer deposition method or the like (FIG. 2D).
  • the insulating film other than the side wall of the channel region 14 is removed by dry etching, for example, RIE using CF 4 (carbon tetrafluoride) using the drain electrode 18 as a mask. To do. Thereby, the gate insulating film 20 is formed.
  • the superlattice region 12 is etched by dry etching, for example, ICP-RIE using methane / hydrogen, using the drain electrode 18 as a mask (S10).
  • the sidewalls of the superlattice region 12 are etched by wet etching (for example, bromomethanol) to reduce the size (S12).
  • the width of the superlattice region 12 to be left is about 10 to 20 nm larger than the channel width to be finally formed.
  • the second impurity doping region (n-InP layer) 10b is grown under a selective growth condition that does not grow on the insulating film 20 on the sidewalls of the drain electrode 18 and the channel region 14. Do growth.
  • the upper end of the formed impurity doping region 10 b is higher than the superlattice region 12.
  • an insulating film 24 such as Al 2 O 3 or SiO 2 is formed by deposition with an angle.
  • the drain extraction electrode 30 and the gate electrode 22 are formed.
  • the gate electrode 22 is formed by vapor deposition at an angle so as to be insulated from the drain extraction electrode 30 in a self-aligning manner. If the channel side surface can be damaged by the growth of the second impurity-doped region 10b, the gate insulating film 20 is temporarily removed immediately before the gate electrode 22 is formed, and the channel side surface is thinly etched to remove the damage. It is preferable to form the gate insulating film 20 again. Thereby, good characteristics of the gate insulating film 20 can be obtained.
  • the entire device is covered with an interlayer insulating film 26 by spin coating, and only the drain extraction electrode 30 is cueed and exposed. Thereafter, a window is opened in the interlayer insulating film 26, and a gate extraction electrode 32 and a source extraction electrode 34 are formed.
  • the impurity doped region 10b which is a semiconductor doped with impurities, the first impurity doped region 10a, and the superlattice region 12 are adjacent to each other, whereby the impurity doped region 10b and the first impurity doped region 10b are formed in the superlattice region 12.
  • Carriers can be supplied from one impurity-doped region 10a. This eliminates the need for high-concentration doping in the superlattice region 12, thereby realizing high-concentration carriers while maintaining a good miniband.
  • the voltage-current characteristics of the transistor are determined by the carrier amount and distribution in the source region. Therefore, voltage-current characteristics (for example, steep on / off characteristics, high on-current characteristics, etc.) can be designed flexibly and freely.
  • the channel region 14 is made of i-InGaAs and the superlattice region 12 is made of InGaAs / InP has been described.
  • the superlattice region 12 may have a laminated structure (InGaAs / AlInAs) of indium gallium arsenide and aluminum indium arsenide.
  • the channel region 14 is gallium nitride (GaN)
  • the superlattice region 12 may have a laminated structure of AlGaN / GaN.
  • FIG. 4 is a perspective view illustrating a configuration of an N-channel FET according to the second modification.
  • the impurity doping region 10 is formed of n-InP
  • an n-InGaAs layer 13 is formed between the impurity doping region 10 and the InP substrate 11.
  • An n-InGaAs layer 15 is also formed between the source extraction electrode 34 and the InP substrate 11.
  • Modification 3 In the embodiment, an N-channel FET that supplies electrons from a source has been described. However, the present invention can also be applied to a P-channel FET that supplies holes to a channel. In this case, the polarity of the diffusing impurity (dopant) may be changed from n-type to p-type.
  • Modification 5 In the embodiment, the structure in which the layers of the superlattice region 12 are stacked in the vertical direction with respect to the substrate and the carrier moves in the vertical direction has been described, but the present invention is not limited thereto.
  • the layer of the superlattice region 12 may be stacked parallel to the substrate, that is, in the horizontal direction, and the carrier may move in the horizontal direction.
  • the present invention relates to a semiconductor field effect transistor (FET).
  • FET semiconductor field effect transistor

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

　ソース・ドレイン電極間にチャネル領域１４および超格子領域１２を備えるＦＥＴ２が提供される。チャネル領域１４は、超格子領域１２の一面に接する領域に形成される。チャネル領域１４と隣接して、ドレイン領域１６、ドレイン電極１８が順に形成される。超格子領域１２の周囲には、不純物が拡散された不純物ドーピング領域１０が形成される。

Description

電界効果トランジスタ
　本発明は、半導体電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）に関する。
　高速低消費電力デバイスの実現には、低電圧で高いオン電流を流すための高移動度を持つ化合物半導体がチャネル材料として研究されているが、低消費電力動作のためにはオフ時の電流を小さくすることも重要である。低電圧でオフ電流を小さくするためには、ゲートソース間しきい値電圧（以下、単にしきい値電圧と称する）以下における電圧の変化に対する電流の変化を示すサブスレッショルドスロープ（ＳＳ）特性を小さくする必要があり、従来のキャリアの熱分布限界から一桁変化させるために、室温で６０ｍＶ／ｄｅｃを下回る急峻なＳＳ特性を得る必要がある。
　従来提案されているトンネルＦＥＴではトンネル時の抵抗が大きく、高いオン電流を急峻なＳＳ特性と両立させることが出来なかったことから、電界効果トランジスタのソースにドーピングして多くのキャリヤを持った超格子を入れたトランジスタが提案されている（特許文献１）。このトランジスタでは、ミニバンドの許容帯に満たされたキャリヤを供給することで高いオン電流を満たしつつ、ミニバンドの禁制帯とチャネルが重なった時は、キャリヤの供給が止まるが、ミニバンドの禁制帯と許容帯のエネルギー差は超格子の設計で変えられることから、急峻なオン/オフの切り替えが設計できる。
米国特許第８，１２９，７６３Ｂ２号明細書
E. Gnani et. al, IEDM. Technol. digest, 2011 5.1.1-5.1.4 M. Egard et. al, IEDM. Technol. digest, 2011 13.2.1-13.2.4 Y. Yonai et. al, IEDM. Technol. digest, 2011 13.3.1-13.3.4
　本発明者は、かかるトンネルＦＥＴについて検討した結果、以下の課題を認識するに至った。
　トンネルＦＥＴを実現するためには、高濃度、具体的には１０１９／ｃｍ３以上でドーピングされた超格子によってミニバンドを形成する必要がある。１０１９／ｃｍ３という濃度オーダーは、一辺１０ｎｍの立方体の体積あたり、数十個の程度の割合でドーパントが混入することを意味する。一方、超格子の層の厚みは、たかだか３～４ｎｍ程度であるため、濃度１０１９／ｃｍ３のオーダーでドーピングすると、ある層にはドーパントが存在し、ある層にはドーパントが存在しないといったように、ドーパントが超格子にランダムに混入した状態となる。ランダムに存在するドーパントは、超格子により形成されるポテンシャルを乱すことになり、ミニバンドを壊してしまうという問題がある。また、キャリアと不純物との散乱によってキャリアのコヒーレンス性が劣化し、ミニバンドが壊れるという問題がある。なおこれらの問題を当業者の共通の認識としてとらえてはならない。
　本発明はかかる課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、良好なミニバンドを維持しつつ、高濃度キャリアを実現可能なＦＥＴの提供にある。
　本発明のある態様は、ソース・ドレイン電極間にチャネル領域および超格子領域を備える電界効果トランジスタに関する。この電界効果トランジスタにおいて、超格子領域の周囲に、不純物が拡散された不純物ドーピング領域が形成される。
　この態様によれば、超格子領域に不純物を拡散する代わりに、その周辺の領域に、高濃度でドープされた不純物ドーピング領域を形成することにより、不純物ドーピング領域から高濃度のキャリアを超格子領域に発生させ、チャネル領域に供給することができる。これにより、良好なミニバンドを維持しつつ、高濃度キャリアを実現できる。
　なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
　本発明のある態様によれば、良好なミニバンドを維持しつつ、高濃度キャリアを実現できる。
実施の形態に係るＮチャンネルのＦＥＴの構成を示す断面図である。 図２（ａ）～（ｆ）は、図１のＦＥＴの製造方法を示す断面図である。 図３（ａ）～（ｄ）は、図１のＦＥＴの製造方法を示す断面図である。 図４は、変形例２に係るＮチャンネルのＦＥＴの構成を示す斜視図である。
　以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
　図１は、実施の形態に係るＮチャンネルのＦＥＴ２の構成を示す断面図である。ＦＥＴ２は、III－Ｖ族化合物半導体トランジスタであり、不純物ドーピング領域１０、超格子領域１２、チャネル領域１４、ドレイン領域１６、ドレイン電極１８、ゲート絶縁膜２０、ゲート電極２２、絶縁膜２４、層間絶縁膜２６、ドレイン引出電極３０、ゲート引出電極３２、ソース引出電極３４を備える。
　ＦＥＴ２は、超格子領域１２およびチャネル領域１４が、縦方向に積層された構造を有し、キャリアである電子は、ＦＥＴ２の基板（底面）側から、電極が形成される上面に向かって垂直方向に流れる。チャネル領域１４はたとえばアンドープのインジウムガリウム砒素（ｉ－ＩｎＧａＡｓ）であり、超格子領域１２は、インジウムガリウムヒ素とインジウムリンの積層構造（ＩｎＧａＡｓ／ＩｎＰ）を有する。
　超格子領域１２の周囲の領域、より具体的には、その側面および底面に接する領域には、高濃度の、具体的には２～１０×１０１９ｃｍ－３程度にてｎ型不純物がドーピングされた半導体層である不純物ドーピング領域１０が形成される。不純物ドーピング領域１０および超格子領域１２は、チャネル領域１４にキャリアを供給するソース領域であり、本実施の形態において、不純物ドーピング領域１０は、ソース電極を兼ねている。
　不純物ドーピング領域１０のうち、超格子領域１２の底面に接する領域を第１不純物ドーピング領域１０ａ、超格子領域１２の側面に接する領域を第２不純物ドーピング領域１０ｂと称する。これらは区別されることなく一体形成されてもよいし、別々の領域として形成されてもよい。
　不純物ドーピング領域１０は、ＩｎＧａＡｓ／ＩｎＰの超格子領域１２にバンド不連続を用いて効率よくキャリヤを供給可能な、ｎ型の不純物がドープされたインジウムリン（ｎ－ＩｎＰ）で形成してもよい。なお、不純物ドーピング領域１０をｎ－ＩｎＰで形成する場合、後述の変形例２で示すように、不純物ドーピング領域１０とＩｎＰ基板の間に、ｎ－ＩｎＧａＡｓ層を形成してもよい。
　あるいは、不純物ドーピング領域１０は、超格子領域１２とバンドが連続するｎ－ＩｎＧａＡｓで形成してもよいし、適度なバンド不連続を有するインジウムガリウムヒ素リン（ｎ－ＩｎＧａＡｓＰ）などで形成してもよい。また、第１不純物ドーピング領域１０ａと第２不純物ドーピング領域１０ｂを別々の工程で形成する場合、それらは必ずしも同じ材料である必要はなく、それぞれを異なる材料で形成してもよい。
　ドレイン領域１６は、チャネル領域１４の上に形成される。たとえばドレイン領域１６は、第１の導電性でドープされたインジウムガリウムヒ素（ｎ－ＩｎＧａＡｓ）であり、チャネル領域１４と同じＩｎＧａＡｓに、ｎ型の不純物をドーピングすることにより形成することができる。
　ドレイン電極１８は、ドレイン領域１６の上に形成される。ドレイン電極１８は、たとえばタングステンシリサイド（ＷＳｉ）で形成される。
　チャネル領域１４およびドレイン領域１６の側壁に沿って、ゲート絶縁膜２０が形成される。ゲート絶縁膜２０の材料としては、二酸化ケイ素（ＳｉＯ２）、あるいはｈｉｇｈ－ｋ材料である酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）などが例示される。
　チャネル領域１４を、ゲート絶縁膜２０を介して挟み込むようにして、ゲート電極２２が形成される。ゲート電極２２は、たとえばアルミニウム（Ａｌ）などが用いられる。ゲート電極２２と不純物ドーピング領域１０ｂの間には、層間の前縁および超格子領域１２の近傍の寄生容量を低減を目的として絶縁膜２４が形成される。絶縁膜２４の材料としては、Ａｌ２Ｏ３やＳｉＯ２などの蒸着可能な絶縁膜材料が例示される。
　ゲート電極２２の上には、ＢＣＢ（ベンゾシクロブテン）等の層間絶縁膜２６が形成される。ドレイン引出電極３０、ゲート引出電極３２、ソース引出電極３４は、層間絶縁膜２６の開口を介して、ドレイン電極１８、ゲート電極２２、不純物ドーピング領域１０それぞれと接続される。
　以上がＦＥＴ２の構成である。
　続いて、その製造方法について説明する。図２（ａ）～（ｆ）および図３（ａ）～（ｄ）は、図１のＦＥＴ２の製造方法を示す断面図である。
　なお、ここで説明する製造方法は一例であり、本発明に係るＦＥＴ２の製造方法はそれに限定されない。
　図２（ａ）に示すように、結晶成長により、第１不純物ドーピング領域１０ａとなるｎ－ＩｎＰ基板の上に、超格子領域（ＩｎＧａＡｓ／ＩｎＰ）１２、チャネル領域（ｉ－ＩｎＧａＡｓ層）１４、ドレイン領域（ｎ－ＩｎＧａＡｓ層）１６を順に形成する。チャネル長はチャネル領域１４の層厚で決定される。不純物ドーピング領域（ｎ－ＩｎＰ）１０のキャリヤ濃度は２～１０×１０１９ｃｍ－３程度とする。
　続いて、ドレイン領域１６の上に、ストライプ状のドレイン電極１８を形成する。このドレイン電極の幅は最終のチャネル幅である５～２０ｎｍに対して数十ｎｍ広く形成する。
　続けて、図２（ｂ）に示すように、このドレイン電極１８をマスクとして、ドライエッチング、たとえば反応性イオンエッチング（ＲＩＥ）によりチャネル領域１４の深さまでエッチングを行い、超格子領域１２に到達する前でエッチングを停止する。たとえばメタン／水素を用いたＩＣＰ（誘導結合型）－ＲＩＥなどを用いてもよい。
　続いて、図２（ｃ）に示すように、チャネル領域１４の両側を、選択性のあるウェットエッチャント（たとえばクエン酸系エッチャント）でエッチングし、メサ幅を狭める。
　続いて、原子層堆積法などを用いて、全面に一様にＳｉＯ２やＡｌ２Ｏ３、ＨｆＯ２などの絶縁膜１９を堆積させる(図２（ｄ）)。
　続いて、図２（ｅ）に示すように、ドレイン電極１８をマスクとして、ドライエッチング、たとえばＣＦ４（四フッ化炭素）を用いたＲＩＥによって、チャネル領域１４の側壁以外の部分の絶縁膜を除去する。これにより、ゲート絶縁膜２０が形成される。
　続いて、図２（ｆ）に示すように、ドレイン電極１８をマスクとして、ドライエッチング、たとえばメタン／水素を用いたＩＣＰ－ＲＩＥにより超格子領域１２までエッチングする（Ｓ１０）。続けてウェットエッチング（たとえばブロムメタノール）により、超格子領域１２の側壁をエッチングして寸法を縮小する（Ｓ１２）。このとき、残す超格子領域１２の幅は、最終的に形成したいチャネル幅に対して１０～２０ｎｍ程度大きくとる。
　続いて、図３（ａ）に示すように、ドレイン電極１８およびチャネル領域１４の側壁の絶縁膜２０に成長しない選択成長条件のもとで、第２不純物ドーピング領域（ｎ－ＩｎＰ層）１０ｂの成長を行う。成膜した不純物ドーピング領域１０ｂの上端は、超格子領域１２よりも高くとる。
　続いて、図３（ｂ）に示すように、Ａｌ２Ｏ３やＳｉＯ２などの絶縁膜２４を角度をつけた蒸着で形成する。
　続いて、図３（ｃ）に示すように、ドレイン引出電極３０およびゲート電極２２が形成される。ゲート電極２２は、ドレイン引出電極３０と自己整合的に絶縁するように角度をつけた蒸着により形成される。なお、第２不純物ドーピング領域１０ｂの成長によりチャネル側面に損傷が生じうる場合、ゲート電極２２の形成直前に、ゲート絶縁膜２０を一旦除去し、またチャネル側面を薄くエッチングして損傷を取り除いてから、再度、ゲート絶縁膜２０を形成することが好ましい。これにより、良好なゲート絶縁膜２０の特性が得られる
　続いて図３（ｄ）に示すように、スピンコートにより層間絶縁膜２６でデバイス全体を覆い、ドレイン引出電極３０のみを頭出し、露出させる。その後、層間絶縁膜２６に窓を開け、ゲート引出電極３２およびソース引出電極３４が形成される。
　以上がＦＥＴ２の製造方法である。
　実施の形態に係るＦＥＴ２によれば、不純物ドーピングした半導体である不純物ドーピング領域１０ｂ、第１不純物ドーピング領域１０ａと、超格子領域１２を隣接させることで、超格子領域１２に不純物ドーピング領域１０ｂおよび第１不純物ドーピング領域１０ａからキャリアを供給することができる。これにより、超格子領域１２に高濃度ドーピングを行う必要がなくなるため、良好なミニバンドを維持しつつ、高濃度キャリアを実現できる。
　加えて、チャネル長がキャリヤの散乱長より短い場合には、ソース領域でのキャリヤ量と分布によってトランジスタの電圧-電流特性が決まる。したがって、電圧－電流特性（たとえば急峻なオン・オフ特性、高いオン電流など）を柔軟かつ自由に設計可能とすることができる。
　以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
（変形例１）
　実施の形態では、チャネル領域１４をｉ－ＩｎＧａＡｓにおいて、超格子領域１２をＩｎＧａＡｓ／ＩｎＰとする場合を説明したが、本発明において、チャネル領域１４および超格子領域１２の材料はそれには限定されない。
　たとえば、チャネル領域１４をｉ－ＩｎＧａＡｓとする場合、超格子領域１２は、インジウムガリウムヒ素とアルミニウムインジウムヒ素の積層構造（ＩｎＧａＡｓ／ＡｌＩｎＡｓ）としてもよい。また、チャネル領域１４を窒化ガリウム（ＧａＮ）とする場合、超格子領域１２はＡｌＧａＮ／ＧａＮの積層構造としてもよい。当業者であれば、チャネル領域１４および超格子領域１２の材料については、その他の組み合わせもあり得ることが理解される。
（変形例２）
　図４は、変形例２に係るＮチャンネルのＦＥＴの構成を示す斜視図である。ＦＥＴ２ａにおいて、不純物ドーピング領域１０は、ｎ－ＩｎＰで形成され、不純物ドーピング領域１０とＩｎＰ基板１１の間には、ｎ－ＩｎＧａＡｓ層１３が形成される。また、ソース引出電極３４とＩｎＰ基板１１の間にも、ｎ－ＩｎＧａＡｓ層１５が形成される。
（変形例３）
　実施の形態では、ソースから電子を供給するＮチャンネルのＦＥＴについて説明したが、本発明は、チャネルに正孔を供給するＰチャンネルのＦＥＴにも適用可能である。この場合、拡散する不純物（ドーパント）の極性を、ｎ型からｐ型に変更すればよい。
（変形例４）
　実施の形態では、ソースが下側（基板側）、ドレインが上側の構造を有するＦＥＴについて説明したが本発明はそれには限定されず、特許文献１に記載のように、ソースが上側、ドレインが下側の構造を有するＦＥＴにも適用でき、その場合も本発明の範囲に含まれる。
（変形例５）
　実施の形態では、超格子領域１２のレイヤが、基板に対して垂直方向に積み上げられ、キャリアが鉛直方向に移動する構造について説明したが、本発明はそれには限定されない。超格子領域１２のレイヤを、基板と平行に、つまり水平方向に積層し、キャリアが水平方向に移動する構造としてもよい。
　実施の形態で説明した各部材の材料や寸法は例示であり、当業者であれば、各材料や寸法を、適宜変更しうることが理解される。
　実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
２…ＦＥＴ、１０…不純物ドーピング領域、１０ａ…第１不純物ドーピング領域、１０ｂ…第２不純物ドーピング領域、１２…超格子領域、１４…チャネル領域、１６…ドレイン領域、１８…ドレイン電極、２０…ゲート絶縁膜、２２…ゲート電極、２４…絶縁膜、２６…層間絶縁膜、３０…ドレイン引出電極、３２…ゲート引出電極、３４…ソース引出電極。
　本発明は、半導体電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）に関する。

Claims (3)

  1. 　ソース・ドレイン電極間にチャネル領域および超格子領域を備える電界効果トランジスタにおいて、前記超格子領域の積層構造の少なくとも側面と接する領域に、不純物が拡散された不純物ドーピング領域を形成したことを特徴とする電界効果トランジスタ。
  2. 　前記チャネル領域を、前記超格子領域の積層構造の上面および底面の一方に接する領域に形成し、
    　前記不純物ドーピング領域を、前記超格子領域の積層構造の側面に加えて、前記チャネル領域と反対側の、前記積層構造の上面および底面の他方に接する領域に形成したことを特徴とする請求項１に記載の電界効果トランジスタ。
  3. 　第１電極と、
    　前記第１電極と電気的に接続される第１不純物ドーピング領域と、
    　前記第１不純物ドーピング領域の上に形成された積層構造を有する超格子領域と、
    　前記第１不純物ドーピング領域の上に、前記超格子領域を側面から囲むように形成された第２不純物ドーピング領域と、
    　前記超格子領域の上に設けられたチャネル領域と、
    　前記チャネル領域の上に設けられたドレイン領域と、
    　前記ドレイン領域の上に設けられた第２電極と、
    　前記チャネル領域および前記ドレイン領域の側面に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜に接して形成されたゲート電極と、
    　を備えることを特徴とする電界効果トランジスタ。
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