WO2014071658A1

WO2014071658A1 - 一种用于数据传输差错控制的嵌套crc码生成方法及装置

Info

Publication number: WO2014071658A1
Application number: PCT/CN2012/085163
Authority: WO
Inventors: 周文利; 段斌斌
Original assignee: Huazhong University of Science and Technology
Current assignee: Huazhong University of Science and Technology
Priority date: 2012-11-10
Filing date: 2012-11-23
Publication date: 2014-05-15
Anticipated expiration: 2015-05-10
Also published as: US20140149821A1; CN102946297A; US9143276B2; CN102946297B

Abstract

提供了一种用于数据传输差错控制的嵌套CRC码生成方法，包括：对待计算数据进行分段，根据数据类型为各数据段分配所需CRC码计算通道，各计算通道进行CRC码计算，对计算得到的各CRC子码进行排序。根据实际需要，排序后的CRC子码可直接送入最终的CRC码计算通道，也可作为新的待计算数据，多次重复上述CRC子码计算再送入最终的CRC码计算通道生成嵌套CRC码。还提供了一种嵌套CRC码生成装置，包括数据分段模块、计算通道选择模块、多通道CRC码计算模块、数据排序模块、寄存器、计数器、数据分配器、单通道CRC码计算模块。本发明的装置计算速度快，灵活性好，并且采用本发明的方法，因此所需存储容量小、纠错能力强，适用的范围广。

Description

一种用于数据传输差错控制的嵌套 CRC码生成^及装置【技术领域】

本发明属于通信及计算机数据传输差错控制技术领域，更具体地，涉及一种用于数据传输差错控制的嵌套 CRC码生成方法及装置。

【背景技术】

在各种各样的数据通信中，一般都是将数据分组后进行传输，在分组数据后附加数据帧校验序列（Frame Check Sequence , 简称 FCS ) 进行差错控制，以保证传输的正确性。在帧校验序列的实现中，循环冗余校验码 (Cyclic Redundancy Code, 简称 CRC) 以其高效率、高性能获得了广泛应用，是目前数据传输过程中普遍采用的一种提高数据通信可靠性的办法。

数据发送过程中，发送端将需要传送的数据进行 CRC校验码计算，并将校验码附在传送数据后一起发送。接收端需要用同样的计算方法对接收到的数据进行校验码计算，然后将计算得到的 CRC码与接收到的 CRC码进行比较，如果一致则说明数据传送无误，反之数据传送有差错。如果数据传送有误，可以采用各种自动重发请求（Automatic Repeat-request,简称 ARQ ) 技术让发送端重新传送该数据。

在现有的技术中， CRC编码的计算可以由软件和硬件完成。软件和硬件均分为串行与并行两种方式。在实时高速数据通信中，为了达到实时高速的要求，多采用并行 CRC编码计算来提高运算速度。目前通用的并行计算主要有两种，一种是通过异或逻辑和余数缓存器及相关控制电路组成，可采用可编程逻辑器件（programmable logic device , 简称 PLD)、现场可编程门阵列 (Field Programmable Gate Array,简称 FPGA) 等器件实现。另一种是通过查找余数表实现，该方法可以通过预先计算好余数表，并储存余数表，由软、硬件查找余数表来实现并行计算。在第一种实现方式中，随着并行计算的位数增加，所需要的逻辑资源也大量增加，而且随着级联的逻辑门越来越多，会导致寄存器之间的延时不断增加，成为提升计算速度的瓶颈。在第二种并行计算方法中，对于 R位的 CRC并行计算，需要保存的余数表容量为 (2 R) bi t，因此，随着并行计算位数 R的增加，存储的容量也会呈指数上升，成为提升计算速度的瓶颈。

在并行计算的基础之上，为了进一步提升 CRC编码计算的速度，可以通过对数据块进行预先分段，利用多个并行 CRC计算通道对各数据块同时进行计算，从而进一步提升 CRC计算速度。

公布号为 CN1431594A的中国发明专利申请公开了一种多通道多位并行计算 CRC码的方法。该方法直接将整个待计算 CRC码数据按每个长度为 L_s位分割成多个数据块，最后一个通道的数据长度为！^，并将各数据块按顺序依次放入 N个通道，由该 N个通道同时对各自通道中的数据块进行 CRC计算，得到 N个通道中数据块的 CRC子码；再通过构建除法余数变换表，对前 N-1个通道的 CRC子码进行除法余数变换查表（最后一个通道不需要进行余数变换），得到变换后的 CRC子码；最后对变换后的 CRC子码逐一进行异或计算后，得到整个待计算数据 CRC码。但是，该方法需要对 N-1个通道计算的 CRC子码依次进行余数转后才能得到各通道需要的 CRC计算码，因而存在以下缺点：

1 ) 按照该专利的说明，前 N-1个通道中计算得到的 CRC子码，需要再通过构建除法余数变换表，对 N个通道的 CRC子码进行除法余数变换查表，才能得到需要的 CRC子码。其中第 i (i为小于 N的正整数)个通道的余数转换表中的表项，是通过对典型数据余数表中每一个表项进行 [(N-i) . Q+ P]次连续查表得到的，其中 L_s为所计算的 CRC码位数 R的 Q倍，最后一个通道的数据长度 Lp为计算 CRC位数 R的 P倍。因此，随着待计算数据的长度变化，会导致 N、 P两个变量发生变化，单个通道对应的余数表则随着这两个参数而发生变化，从而无法为每个通道分配固定的余数变换表。

2)按照该专利的说明，需要为前 N-1个通道的每一个通道分配一个余数转换表，这使得计算器需要的存储容量大大增加。如建立一个 N通道的运算器，余数转换表需要的存储容量为 [(N-l).2^R.R]bit。因此，随着所计算 CRC码位数 R的增加，整个计算器需要分配给余数转换表的存储容量将急剧上升。例如在 32位 CRC计算中，单个通道需要的余数转换表的存储容量为 16GB的容量。

【发明内容】

针对现有技术的缺陷，本发明的目的在于提供一种用于数据传输差错控制的嵌套 CRC码生成方法，旨在解决现有多通道多位并行 CRC码生成方法中存储容量耗费大、通用性较差的问题，并且嵌套 CRC码的纠错能力优于传统的 CRC码。

为实现上述目的，本发明提供了一种用于数据传输差错控制的嵌套 CRC 码生成方法，包括以下步骤：

(1) 数据分割器对待计算数据进行分段，具体包括以下子步骤： (1-1) 将数据分割器中的数据初始化为 0，并根据计算通道的数量 N 确定数据分割器的最大分段数为 N;

(1-2)为整个数据分割器生成 N+1个指针 (P。,P^.,^...,P_N^P N个指针

(_Pl,p₂,-,_Pi,-,p_N), 其中 i为小于等于 N的正整数，（Ρ^,···,^···^)将整个数据分割器分成 Ν个长为 L_S的数据段，按照 N个数据段的顺序，为每个数据段分配一个指针分别为

, 其中！^为任意正整数；

(1-3)为指针 (Ρ^Ρ^.Ρ^,ΡΝ)分配固定值，其中 = — _{1 +}L_S， P。的值可以取任意值，整个计算过程中，指针的值固定不变；

(1-4) 为 N 个数据区域的指针（Α,Ρ^.,Ρ^,ΡΝ)分配初始值，并令 (Ρ ,···,^···^)指针的初始值分别与 (Ρ ,···,^ ^…^― J相等； (1-5) 将待计算数据填充至数据分割器中，根据数据的填充情况，改变（Α,Ρ^ ,Ρ^,ΡΝ)指针的值；

( 1-6) 数据分割器将待计算数据分为 m段，并将 m的值传递给通道选择器和反向通道选择器；

(1-7) 利用（P ^wPm)的值，以及计算通道的并行计算位数 W, 在每一个时钟周期，向 m个计算通道分别传送 W位数据，并将 (p^p^p^Pm)的值均减去 W;

(卜 8)判断 (_Pl,p₂,p₃〜p_m)是否与 (PoU .P^)的值相等，若相等，则进入步骤（2)，否则返回步骤（1-7);

(2) 为分割后的各待计算数据段分配所需的 CRC码计算通道，具体包括以下子步骤：

(2-1)针对不同类型数据的 Q次嵌套 CRC码的生成，为通道选择器生成一张通道选择表用于在不同类型数据的各次嵌套计算中，为数据输入通道分配相应的计算通道，其中 Q为正整数；

(2-2) 利用数据分割器传递的数据段总数 m，通道选择器选通用于连接数据分割器的 m个序号为 ₍1,2,3,···,ηι)的输出与通道选择器的开关；

(2-3) 根据开关选择表，将选通的 m个数据输入分别连接至相应的计算通道之上；

(3)各计算通道对各待计算数据段进行 CRC子码计算，具体包括以下子步骤：

( 3-1 ) 为 N 个计算通道分别分配相应的生成多项式为 (_gl(x),g₂(x),-,_gi(x),-,g_N(x)), 其中 i为 1到 N之间的任意值，各通道之间可以采用同样的生成多项式；

(3-2) 根据相应的生成多项式，利用逻辑电路或者查找余数表的方法来实现 W位并行计算的各计算通道； (3-3) 根据各计算通道所采用的生成多项式，为各通道设置初始值，通常可以为各计算通道赋初始值为全零或者全一；

(3-4) 对各通道的输入数据完成 CRC子码计算，得到 m个 CRC子码；

(4)对各通道计算所得到的 CRC子码进行排序，具体包括以下子步骤: (4-1) 反向通道选择器与通道选择器共用一张通道选择表；

(4-2) 依据数据分割器传递的待计算数据的分段总数 m，反向通道选择器选通序号为 (l,2,3,...,m)的 CRC 子码暂存器与反向通道选择器的连接开关。

(4-3) 根据开关选择表，将选通的 m个数据输出分别连接至相应的计算通道的输出之上；

(4-4) 各计算通道按照反向通道选择器的选择结果，将各计算通道计算所得的 CRC 子码存入相应的 CRC 子码暂存器，得到一串新的数据为 (CRC1, CRC2, - - ·, CRCi, - - ·, CRCm) , 其中 i为 1到 m之间的任意值， CRCi对应第 i个数据段计算所得到的 CRC子码；

(5) 判断是否需要再次进行多通道计算，如果需要，则将步骤（4) 得到的 CRC子码作为新的待计算数据，返回步骤（1); 如果不需要，则进入步骤（6)，具体包括以下子步骤：

(5-1) 将 CRC码的嵌套次数 Q的值减去 1;

(5-2) 判断 Q的值是否为 0，若 Q的值为 0，则进入步骤（6); 若 Q 的值不为零，则以（4)步骤中排序好的 CRC子码数据作为新的待计算数据，并返回步骤（1) 进行计算；

(6)第 N+1个计算通道计算出最终的 Q次嵌套 CRC码，具体包括以下 w位并行计算的计算通道；

(6-3) 为该计算通道设置初始值，通常可以为该计算通道赋初始值为全零或者全一；

(6-4)对多通道第 Q次计算并经过排序所得到的 CRC子码数据进行最后一次 CRC码计算，得到最终的 Q次嵌套 CRC码。

步骤（1-5) 中，（Α,Ρ ,Ρ^,ΡΝ)的赋值情况为：

a)若第 i个数据区域中填充了长度为 L_s的待计算数据，则将 _Pl的值赋为 P_{1 ;}

b) 若第 i个数据区域未填充数据段，则保持 _Pl的值不变；

c)对于第 m个填充区域，由于待计算数据并不保证以 L_s对齐，为了保证计算的同步性，若第 m个数据区域的填充长度 L_f大于 0且小于 L_s，则将 _Pm 的值赋为 P_m，即将长度为 L_f数据段的长度通过补零扩展至 L_s，其中 m为待计算数据的长度除以 L_s后上取整得到的值， L_f为待计算数据的长度除以 L_s 后得到的余数。

步骤（2-1) 具体包括以下子步骤：

(2-1-1)对于 N个计算通道和数据分割器的 N个数据输出通道，分别对其进行顺序编号 α,2,3,···ί,···,Ν)，其中 i为 1到 Ν之间的任意值；

(2-1-2) 为通道选择表的每一个表项分配一个长为 N.「l。g₂N]位的矢量 S(x)，矢量多项式为：

S(x) = m_Nflog2Nl_₁x^N^^N>¹ +m_Nflog2Nl_₂x^N^^N>² +- + m_ix¹ + - + ^ ₊η¾χ° 其中 =1或 0(其中 i = 0,1,2,···, N'「log₂N」— l)；

(2-1-3 )将 S(x)分成 N段长为「log ₂ N]的矢量 (X), s₂ (χ)，· · ·, (χ),· · ·, s_N (χ))，其中 i为 1到 N之间的任意值，（_Sl(_X),_S2(_X), ,_Si(_X), ,s_N(_X))对应数据分割器的 N个数据输出 (1,2,3,···,ί,···,Ν)，其中 _Sl(x)为分配给第 i个数据输入的计算通道的序号；

(2-1-4)固定待计算数据的数据类型，针对每一次嵌套 CRC码的生成，生成 Q个相应的 S ，作为一行表项保存在开关选择表中；

(2-1-5 ) 针对待计算数据的每一种数据类型，重复步骤（2-1-4)，以构成完整的通道选择表。

本发明的另一目的在于提供一种用于数据传输差错控制的嵌套 CRC码生成装置，该装置一方面采用多通道多位并行计算 CRC码，另一方面可以自动根据待计算数据的类型，为待计算数据选择不同的计算通道组合，因此该装置具有计算速度快，灵活性高等特点。

为实现上述目的，本发明提供了一种用于数据传输差错控制的嵌套 CRC 码生成装置，包括：数据分段模块、计算通道选择模块、多通道 CRC码计算模块、数据排序模块、寄存器、计数器、数据分配器、单通道 CRC码计算模块。数据分段模块用于将待计算数据按照一定的数据长度自动分段并通过补零的方法使各数据段长度对齐，并在时钟的控制下，将各数据段按照一定的位数依次传送出去；计算通道选择模块用于将各输入数据通道连接至所需要的计算通道之上；多通道 CRC码计算模块用于同时对多个数据段计算 CRC码；数据排序模块用于将各输入数据通道连接至所需要的寄存器之上；寄存器用于存储 CRC码；计数器用于记录 CRC码的计算次数，并控制数据分配器的数据输出；数据分配器用于对输入数据进行分配，数据的分配受到计数器的控制；单通道 CRC码计算模块用于计算出最终的 CRC 码。

通过本发明所构思的以上技术方案，与现有技术相比，本发明具有以下的有益效果：

1、通用性好：在本发明中，由于采用了步骤（1 )，因此对于长度小于等于 N . L_S的任意长度的待计算数据都可以通过本发明来生成嵌套 CRC码。 2、使用的存储资源少：在本发明中，由于采用了步骤（7)，各计算通道计算得到的 CRC子码再一次通过 CRC计算通道计算即可得到嵌套 CRC码，因此无需余数转换表，可以节省大量的存储资源。

3、处理速度快：在本发明中，由于采用了步骤（3 ) 和步骤（6 )，因此能够实现对待计算数据的各数据块同时进行多位并行 CRC码计算，从而在传统的并行 CRC码计算的基础上，进一步加快了处理的速度，可以适用于一些实时高速的数据传输网络，例如 10GB以太网。

4、用途广泛：在本发明中，由于采用了步骤（2 ) 和步骤（4)，因此对于不同类型的待计算数据都可以通过本发明来生成嵌套 CRC码，比较适合于一些融合型网络的应用，例如架构在 10GB以太网上的 FCoE网络。

5、差错控制能力强：在本发明中，由于采用了步骤（3 )、（5 )、 ( 6 ) 和步骤（7 )，因此在计算过程中，可以为待计算数据的各数据段分配不同的 CRC码计算生成多项式，同时根据嵌套 CRC码的差错控制原理，单个 R 位的 CRC码检测的数据量减小，因此嵌套 CRC码的差错控制能力优于传统的 CRC码。

【附图说明】

图 1是本发明嵌套 CRC码生成方法的流程图。

图 2是本发明嵌套 CRC码生成方法的原理框图。

图 3是本发明中数据分割器原理框图。

图 4是本发明中通道选择器的原理框图。

图 5是本发明中反向通道选择器的原理框图。

图 6是本发明嵌套 CRC码生成装置的示意框图。

【具体实舫式】

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。以下首先就本发明的技术术语进行解释和说明：

嵌套 CRC码：将传统的 CRC码计算器计算得到的 CRC码作为新的待计算数据，并利用传统的 CRC码计算器对其进行 CRC码计算，得到的 CRC码即为单层嵌套 CRC码。若将得到的 CRC码依次继续进行 Q次 CRC码计算后，最终得到的 CRC码即为 Q次嵌套 CRC码，其中 Q为正整数。

计算通道：本发明中所提及的计算通道均为传统的 W位并行 CRC码计算器，其中 W为各计算器单个时钟周期所能处理的数据位数。各计算通道之间相互独立，不存在关联，均能够独立地对数据进行传统的 CRC码计算。本发明一共采用 N+1个计算通道，其中 N为任意正整数。

生成多项式 g(x): 生成多项式 g(x)用于 CRC码计算中，是数据接收方和发送方约定好的一个二进制数，在数据传送过程中，这个二进制数保持不变。 g(x)的位数决定了 CRC码的位数 R。

如图 1和图 2所示，本发明用于差错控制的高速嵌套 CRC码生成方法包括以下步骤：

(1) 数据分割器对待计算数据进行分段；具体而言，本步骤包括以下子步骤：

(1-1) 将数据分割器中的数据初始化为 0，并根据计算通道的数量 N 确定数据分割器的最大分段数为 N;

(1-2)参照图 3，为整个数据分割器生成 N+1个指针 (P。,P^.,^...,P_N^P

N个指针 (Α,Ρ ··,^···^)，其中 i为小于等于 N的正整数，（P。，& ,···,^···^) 将整个数据分割器分成 Ν个长为 L_S的数据段，按照 N个数据段的顺序，为每个数据段分配一个指针分别为

其中！^为任意正整数；

(1-3)为指针 ( ,^^,-^)分配固定值，其中 P^— _{1 +}L_S， P。的值可以取任意值，整个计算过程中，指针的值固定不变；

(1-4) 为 N 个数据区域的指针（Α,Ρ^.,Ρ^,ΡΝ)分配初始值，并令 (Ρ ,···,^···^)指针的初始值分别与 (Ρ ,···,^ ,ΡΝ J相等；

(1-5) 将待计算数据填充至数据分割器中，根据数据的填充情况，改变 (Ρ ,···,^··^)指针的值；

b) 若第 i个数据区域未填充数据段，则保持 _P1的值不变；

c)对于第 m个填充区域（其中 m为待计算数据的长度除以！^后上取整得到的值），由于待计算数据并不保证以 L_s对齐，为了保证计算的同步性，若第 m个数据区域的填充长度 L_f (其中 L_f为待计算数据的长度除以 L_s后得到的余数）大于 0且小于 L_s，则将 _Pl 值赋为 P_m，即将长度为 L_f数据段的长度通过补零扩展至 L_s，从而解决待计算数据长度不对齐的问题。

(1-7) 利用（P ^wPm)的值，以及计算通道的并行计算位数 W, 在每一个时钟周期，向 m个计算通道分别传送 W位数据，并将 (P ^p^Pm)的值均减去 W;

α-8)判断 (_Pl,p₂,p₃〜p_m)是否与 (PoU .P^)的值相等，若相等，则进入步骤（2)，否则返回步骤（1-7);

举例而言，在本步骤中，设待计算数据的长度为 [(m-l L_{s +}L_f]，数据分割器的指针，^…， Κ ,ΡΝ ^值预先分配好，将待计算数据放入数据分割器后，数据分割器自动将待计算数据分割成 m段，序号为 (1,2,3, ···,!!!)，并为 m段数据各分配一个指针 (_Pl,p₂,p₃, ,p_m)，（ΡρΡ ,Ρν,ρ^的初始值设置为（P。，& ,P₂,P₃,-,P_m— 。待计算数据填充后，（p^p^ oPm)的值被赋值为 (P₁,P₂,P₃,-,PJ , 其中第 m个数据块的长度为 L_f (l≤L_f ≤L_s)，数据分割器初始值为 0，将？₁₁₁的值由初始值 P_m— i改变为 P_m，等效于 _Pm i的值由 P_m— _{1 +}L_f扩展为 P_m，从而实现第 m个数据块的长度通过补零扩展为 L_s。在计算过程中，通过 p_m)来将待计算数据送入各计算通道，计算通道为 W位并行计算，数据分割器每次向计算通道送入 W位数据，并将 (_Pl,p₂,p₃,-,p_m)的值分别减去 W, 若 (_Pl,p₂,p₃^,p_m)与 J值相等时，则指示数据分割其中的数据计算完成。

(2) 为分割后的各待计算数据段分配所需的计算通道，具体包括以下子步骤：

(2-1 )针对不同类型数据的 Q次嵌套 CRC码的生成 (其中 Q为正整数），为通道选择器生成一张通道选择表用于在不同类型数据的各次嵌套计算中，为数据输入通道分配相应的计算通道，具体包括以下子步骤：

(2-1-1)对于 N个计算通道和数据分割器的 N个数据输出通道，分别对其进行顺序编号 (1,2,3,···,ί,···,Ν)，其中 i为 1到 N之间的任意值；

S(x) = m_Nflog2Nl_₁x^N^^N>¹ +m_Nflog2Nl_₂x^N^^N>² +- + m_ix¹ + - + ^ ₊η¾χ° 其中 =1或 0(其中 i = 0,1,2,···, N'「fog₂N，— 1);

(2-1-3 )将 S(x)分成 N段长为「log ₂ N]的矢量 (X), s₂ (χ)，· · ·, (χ),· · ·, s_N (χ))，其中 i为 1到 N之间的任意值，（_8ι(_χ),₈₂(_χ),···,_8ί(_χ),···,_8Ν(χ))对应数据分割器的 Ν个数据输出 (1,2,3,···,ί,···,Ν)，其中 _Sl(x)为分配给第 i个数据输入的计算通道的序号；

(2-1-4)固定待计算数据的数据类型，针对每一次嵌套 CRC码的生成，生成 Q个相应的 S(x)，作为一行表项保存在开关选择表中；

(2-1-5) 针对待计算数据的每一种数据类型，重复步骤（2-1-4)，以构成完整的通道选择表。举例而言，在本子步骤中，假设待计算数据的类型一共有 F种（其中 F的值为正整数），生成的通道选择表如表 1所示：

表 1 不同数据类型的计算通道选择表

(2-2) 通过数据分割器传递的数据段总数 m，通道选择器选通用于连接数据分割器的 m个输出 (1,2,3,…,!!!)与通道选择器的开关，如图 4所示；

(2-3) 根据开关选择表，将选通的 m个数据输入分别连接至相应的计算通道之上。

举例而言，在本步骤中，当待计算的数据类型为类型 1，待计算数据被数据分割器分成 m个数据块，则通道选择器将连接前 m个数据输入通道与通道选择器之间的开关选通。若待计算数据是第一次计算，则利用通道选择表中的 S(x);来完成通道分配，其中 S(_X)i = (_Sl(_x);,_S2(_x);,...,_Si(_x);,...,s_N(_x);)，其中 i为 1到 N之间的任意值， _Si(x)i的长度为「l。g₂N]位。由于输入数据段总数为 m，因此只需通过 (_Sl(_X);,_S2(_X);,...,_Si(_X);,...,s_m(_X);)的值（在该情况下， i 为 1到 m之间的任意值）来完成 m个计算通道的分配。设 (^对应的十进制数为 k (其中， 0<k≤N)，则将第 i个数据输入通道连接至第 k个计算通道之上，使第 i个数据块由第 k个计算通道完成 CRC码计算。

(3)各计算通道对各待计算数据段进行 CRC子码计算，具体包括以下 (_gl(x),g₂(x),-,_gi(x),-,g_N(x)), 其中 i为 1到 N之间的任意值，各通道之间可以采用同样的生成多项式；

(3-2) 根据相应的生成多项式，利用逻辑电路或者查找余数表的方法来实现 W位并行计算的各计算通道；

(3-3) 根据各计算通道所采用的生成多项式，为各通道设置初始值，通常可以为各计算通道赋初始值为全零或者全一；

(3-4) 对各通道的输入数据完成 CRC子码计算，得到 m个 CRC子码； (4)对各通道计算所得到的 CRC子码进行排序，具体包括以下子步骤: (4-1) 反向通道选择器与通道选择器共用一张通道选择表；

(4-2) 依据数据分割器传递的待计算数据的分段总数 m，反向通道选择器选通序号为 (l,2,3,...,m)的 CRC 子码暂存器与反向通道选择器的连接开关。如图 5所示；

举例而言，在本步骤中，当待计算的数据类型为流量 1，待计算数据被数据分割器分成 m个数据块，则反向通道选择器将连接前 m个 CRC子码暂存器与反向通道选择器之间的连接开关选通。若待计算数据是第一次计算，则利用通道选择表中 S(x)i来为 m个 CRC 子码暂存器分配计算通道，其中 S(x); = (s₁(x);,s₂(x);,---,s_i(x);,---,s_N(x)J),其中 i为 1到 N之间的任意值， _Si(x)i的长度为「l。gN]位。由于输入数据段总数为 m，因此只需通过 ( (_Χ);, (_Χ);,···,_δι(χ);,···,_δηι(_Χ);)的值（在该情况下， i为 1到 m之间的任意值）来完成 m个 CRC子码的排序。设 _Si (x)l对应的十进制数为 k (其中， 0<k≤N)，则将第 k个计算通道的输出连接至第 i个 CRC子码暂存器之上，从而使第 i 个数据块经过第 k个计算通道计算后得到的结果保存在第 i个 CRC子码暂存器中，从而使 CRC子码的排列顺序与原数据块的顺序一致。

(5-1) 将 CRC码的嵌套次数 Q的值减去 1;

(6)第 N+1个计算通道计算出最终的 Q次嵌套 CRC码，具体包括以下子步骤：

(6-1) 为第 N+1个 CRC计算通道分配生成多项式 g_N+1(x)_;

(6-2) 根据生成多项式，利用逻辑电路或者查找余数表的方法来实现 W位并行计算的计算通道；

本发明中，由以上步骤计算得到的嵌套 CRC码来实现数据传送过程中的差错控制，嵌套 CRC码在不改变传统 CRC码位数的情况下实现差错控制的原理如下：

(1)设待计算 CRC码的数据比特序列为 ₂,1¾—₃, ···,"¾,···,!¾, 其多项式为 m(x) = m_k_₁x^k_1 ₂x^k— ² H κιηχ¹ H hrr^x² +H1JX¹ +n¾x° 其中 =1或 0(其中 i = 0,1,2,···, k— 1)； (2)将待计算数据分成 m-1个长度为！^位的数据段 (D_m,D_n •D₇)和一个长度为 L_f位（l≤L_f ≤L_s ) 的数据段 D m段数据的多项式为

D_m(x) = m_k— _lX ^Ls- ¹ + m_k— ₂x^Ls- ² +■■■m. ¹ +■■■ + m_k_^₊₂ ² + m_k— ^x¹ + m_k— x°

[(x) = iX^—¹ ₂ x^Ls— ² +---m_ixⁱ + ··· + !¾— _2Ls+2x² +m_k__2Ls+1x¹+m_k__2I¾ mk— (m— 2) — 1^{X S + Ι}¾— (m— 2) x^Ls— ² +---IHX¹ + · · · +

m_k- _(m- _1)Ls- ¹ +m ^Lk_k -- _(m--1)1^-2 ' ¹ + ···η¾ +··· + η¾χ² +m₁x¹+m₀x 其中 n^ =1或 0(¾ψί = 0,1,2,···, k-1)； (3)对最后一个长度为 L_f数据段 _Dl进行补零，将其长度扩展为 L_s，得到扩展以后的 m段数据的多项式为：

D_m(x) = m_k— ¹ + m_k— ₂x - ² +---m_ixⁱ + ··· + m_k— ₊₂χ² + m_k— x¹ + m_k— x°

{

D₁(x) = m_k— x ¹ + m_k— (_m— — ₂ — ² + · · · η¾ x¹ + · · · + + 其中 n^ =1或 0(¾ψί = 0,1,2,···, k-1)； (4)对于每一个数据段，数据位数均为 L_s，传统 CRC校验码的位数为 R,两者组成的码字一般记为 (L_s +R,L_S)，每个数据段采用独立的生成多项式，根据 CRC原理有：

x^KD_m(x) = Q_m(x)g_m(x) + r_m(x)

D_m i (x) = Q_m-i (x)g_m— i (x) + r_m-i (x) x^RD_i(x) = Q_i(x)g_i(x) + r_i(x) x^RD₂(x)=Q₂(x)g₂(x) + r₂(x)

x^RD₁(x) = Q₁(x)g₁(x) + r₁(x) 其中 i为 1到 m之间的任意值，（¾(χ)为 ^D x)除以 _gl(x)所得的商多项式， r x)为余数多项式，各数据段可采用同样的生成多项式。

(5) m个余数多项式为 (_ri(_x),_r2(_x),-,

, 根据 CRC原理，利用这 m个余数多项式，可以分别对待计算数据的各数据块实现差错控制，因此 (_ri(_X),r₂(_X) ,_rm— x rJx))可以对整个待计算数据实现差错控制。

(6)

^m )的位宽是原 CRC码位数的 m倍，为了提高信道的编码率，并保持传统数据帧 FCS域的长度不改变，本发明通过采用嵌套 CRC码来实现差错控制，即将

x mW)作为新的待计算数据，进行一次 CRC码嵌套计算。令 CRC嵌套层数为 Q。

(7) 当 (^χ^ ,-,^ ,^ )的长度不是很大的时候，一般情况下，令 Q=l，则由（Ι^Χ^ ,-,Γ^ ,^ )组成数据的多项式为：

m(x)l：！!!^— ² "… + Η "… + η¾χ² + ϊ^χ¹十！!!^⁰ ⑤ 其中 rn^l或 0 (其中 1 = 0,1,2,···, m -l，其中 m为待计算数据的分段数）；

(8) 新的数据长度为 mR,传统 CRC校验码位数为 R, 两者组成的码字为 ((m+ RmR), 该组数据采用的生成多项式为 g_N+1(x)，根据 CRC原理有：其中 Q(x)¹为 ^mW¹除以 g_N+1(x)所得的商多项式， r(x)¹为余数多项式。

(9)在数据的传送过程中，可以由 r(x)¹对数据 (_ri(_X),_r2(_X),-,r_m— x m ) 实现进行差错控制，而

x rJx))可以对原待计算数据进行差错控制，因此通过 r(x)¹可以对原待计算数据实现差错控制。在数据发送时，可以将 r(x)¹附在数据尾进行发送，在接收端通过使用本发明的嵌套 CRC码生成方法对接收数据实施同样的计算过程，从而利用接收到的嵌套 CRC码 r(x)¹实现差错控制。

(10) 若多通道计算得到的

x m )长度较长，为了解决第 N+1个计算通道计算 CRC码计算通道使用时间过多的问题，可以在此基础上，使用多次嵌套，嵌套次数为 Q, 即将第 i次多通道计算并排序以后的 CRC子码重新作为待计算数据送回多通道进行 CRC计算，多通道计算得到第 i+1组 CRC子码（其中， i为 1到 Q-1之间的任意值），通过 Q次多通道计算后，可以得到第 Q组 CRC子码，将排序好的第 Q组 CRC子码送入第 N+1个 CRC计算通道，最后可计算出 r(x)^Q。

( 11 ) 在数据传送过程中，第 i+1次计算得到的 CRC子码可以实现对第 i次计算得到的 CRC子码实现差错控制（其中， i为 1到 Q-1之间的任意值），由第 N+1个通道对第 Q次多通道计算得到的 CRC子码进行最终的 CRC 计算得到 r(x)^Q， ^ ^可以对第 Q次多通道计算得到的 CRC子码实现差错控制，并且第一次多通道计算得到的 CRC子码可以对待计算数据实现差错控制，因此可以通过 Q次嵌套计算所得到的嵌套 CRC码 ^ ^实现对原数据的差错控制。在数据发送时，可以将 r_(x)e附在数据尾进行发送，在接收端通过使用本发明的嵌套 CRC码生成方法对接收数据实施同样的计算过程，从而利用接收到的嵌套 CRC码 r(x)^Q来实现差错控制。

如图 6所示，本发明一种用于数据传输差错控制的嵌套 CRC码生成装置包括：数据分段模块 1、计算通道选择模块 2、多通道 CRC码计算模块 3、数据排序模块 4、寄存器 5、计数器 6、数据分配器 7、单通道 CRC码计算模块 8。

数据分段模块 1 用于将待计算数据按照一定的数据长度自动分段并通过补零的方法使各数据段长度对齐，并在时钟的控制下，将各数据段按照一定的位数依次传送出去。

计算通道选择模块 2 用于将各输入数据通道连接至所需要的计算通道之上。

多通道 CRC码计算模块 3用于同时对多个数据段计算 CRC码。

数据排序模块 4用于将各输入数据通道连接至所需要的寄存器之上。寄存器 5用于存储 CRC码。

计数器 6用于记录 CRC码的计算次数，并控制数据分配器 7的数据输出。

数据分配器 7用于对输入数据进行分配，数据的分配受到计数器 6的控制。

单通道 CRC码计算模块 8用于计算最终的 CRC码。

【应用实例】

以下举例说明整个嵌套 CRC 码的生成方法。假设待计算数据为 [0, 1, 2, ··· , 255 ; 0, 1, 2, ··· , 255 ; 0, 1 , 2, ··· , 255 ; ···； 0, 1, 2, ··· , 63]共 832 字节，左边为高字节，右边为低字节。待计算数据的类型记为类型 T, 采用单层 32位嵌套 CRC码。待计算数据的分段长度！^为 128个字节，待计算数据的各数据段以及最终的 CRC计算均采用以下生成多项式：

/ 、 32 , 26 , 23 , 22 16 , 12 , 11 , 10 , 8 , 7 , 5 , 4 , 2 , g ( x) = X + X + X + X + X + X + X + X + X + X + X + X + X + X + 1 多通道中的各通道以及最终的 CRC计算通道均由硬件逻辑电路实现 32 位的并行 CRC码计算， N+1个通道均采用以上生成多项式来实现，各通道的初始值均为 OxFFFFFFFF。按照以上假设，数据开关选择表中，对于 T类数据，只有一层嵌套，分配的开关矢量也只有一个， N个计算通道采用的生成多项式均为 g(x) ,因此令 S(_X = (_Sl«, s₂(_x) .. ^) = (1,2,3,...^)。

具体计算过程为：数据分割器根据！^将待计算数据分成长为 (128,128,128,128,128,128,64)字节的七个数据块，对于长度为 64字节的数据块，通过低位补 64字节的 0将长度扩展为 128字节。通道选择器将连接数据分割器的前七个数据输出通道与通道选择器的开关选通，然后根据通道选择表中的 S( ，将 (1,2,3,· · ·,7)个数据输入通道分别连接到第 (1,2,3,—,7)个计算通道之上。七个数据通道通过指针 (_Ρι, ρ₂,· · ·, ρ₇)，将待计算数据依次送入各自对应的计算通道。各计算通道计算得到七个 CRC 子码分别是 ( 0x2F18B043, 0x4A68D5AC, 0x2F18B043, 0x4A68D5AC, 0x2F18B043, 0x4A68D 5AC, 0x4C54F7D8 ) _o反向通道根据 S ( 将计算的七个结果整理好顺序，在本例中，计算所的结果已经按顺序排好，按照 S(x)i排序后的情况与计算通道顺序一致。在本实施例中， T 类数据采用单层嵌套，因此直接将

( 0x2F18B043, 0x4A68D5AC, 0x2F18B043, 0x4A68D5AC, 0x2F18B043, 0x4A68D 5AC, 0x4C54F7D8 ) 送入最后一个 CRC 码计算通道，得到计算结果为 0x3EC09838。 0x3EC09838即为待计算数据的单层嵌套 CRC码。

在以上实例中，嵌套 CRC码生成方法通过多通道多位并行计算实现，七个计算通道在单个时钟周期内可以处理 32*7=224位待计算数据，对于七个通道计算的结果，通过七个时钟完成最终的 CRC计算得到单层嵌套的 CRC 码，因此，对于长度为 832个字节的待计算数据，单层嵌套下，本发明的计算方法只需 32+7=39 (其中，七个计算通道一共需要 32个时钟，最终的 CRC码计算通道需要 7个时钟）个时钟即可计算完成，约是传统串行 CRC计算器速度的 170倍，约是传统 32位并行 CRC码计算器速度的 7倍，因此本发明大大提升了计算的速度。数据传送过程中，单层嵌套 CRC码只需要对 32*7=224位上层 CRC子码数据进行差错控制，同时， 7个 CRC子码分别对长度为 128字节的数据块实现差错控制，相比于传统的 CRC码,单个 CRC码所控制的数据量降低，因此嵌套 CRC码的纠错能力优于传统 CRC码。同时，还可以通过改变七个数据块的 CRC码计算生成多项式组合，进一步改进 CRC 码的纠错能力，并且使本发明能够支持多种数据类型的嵌套 CRC码的生成，因此本发明的嵌套 CRC码生成方法，可较好地应用于一些高速融合网络所需的数据差错控制，例如现今架构在 10GB以太网上的 FCoE网络。

本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims

权利要求

1、一种用于数据传输差错控制的嵌套 CRC码生成方法，其特征在于，包括以下步骤：

(1-2)为整个数据分割器生成 N+1个指针 (P。,P^.,^...,P_N^PN个指针

, 其中！^为任意正整数；

( 1-4) 为 N 个数据区域的指针（Α,Ρ ,-,Ρ^,ΡΝ)分配初始值，并令 (Ρ ,···,^···^)指针的初始值分别与 (Ρ ,···,^ ^…^― J相等；

(1-5) 将待计算数据填充至数据分割器中，根据数据的填充情况，改变（Α,Ρ^ ,Ρ^,ΡΝ)指针的值；

(卜 8)判断 (_Pl,p₂,p₃〜p_m)是否与 (PaH .PmJ的值相等，若相等，则进入步骤（2)，否则返回步骤（1-7);

(2-2) 利用数据分割器传递的数据段总数 m，通道选择器选通用于连接数据分割器的 m个序号为 (1,2,3,···,ηι)的输出与通道选择器的开关；

(4-3) 根据开关选择表，将选通的 m个数据输出分别连接至相应的计算通道的输出之上； (4-4) 各计算通道按照反向通道选择器的选择结果，将各计算通道计算所得的 CRC 子码存入相应的 CRC 子码暂存器，得到一串新的数据为 (CRC1, CRC2, - - ·, CRCi, - - ·, CRCm) , 其中 i为 1到 m之间的任意值， CRCi对应第 i个数据段计算所得到的 CRC子码；

(5-1) 将 CRC码的嵌套次数 Q的值减去 1;

(5-2) 判断 Q的值是否为 0，若 Q的值为 0，则进入步骤（6); 若 Q 的值不为零，则以（4)步骤中排序好的 CRC子码数据作为新的待计算数据，并返回步骤 (1)；

(6-1) 为第 N+1个 CRC计算通道分配生成多项式 g_N+1(x)_;

(6-4)对多计算通道第 Q次计算并经过排序所得到的 CRC子码数据进行最后一次 CRC码计算，得到最终的 Q次嵌套 CRC码。

2、根据权利要求 1所述的高速嵌套 CRC码生成方法，其特征在于，步骤（1-5) 中，（ρ ^···,^···^)的赋值情况为：

b) 若第 i个数据区域未填充数据段，则保持 _Pl的值不变； c)对于第 m个填充区域，由于待计算数据并不保证以 L_s对齐，为了保证计算的同步性，若第 m个数据区域的填充长度 L_f大于 0且小于 L_s，则将 _Pm 的值赋为 P_m，即将长度为 L_f数据段的长度通过补零扩展至 L_s，其中 m为待计算数据的长度除以 L_s后上取整得到的值， L_f为待计算数据的长度除以 L_s 后得到的余数。

3、根据权利要求 1所述的高速嵌套 CRC码生成方法，其特征在于，步骤（2-1) 具体包括以下子步骤：

(2-1-1)对于 N个计算通道和数据分割器的 N个数据输出通道，分别对其进行顺序编号 α,2,3,···,ί,···,Ν)，其中 i为 1到 N之间的任意值；

(2-1-3 )将 S(x)分成 N段长为「log ₂ N]的矢量 (X), s₂ (χ)，· · ·, (χ),· · ·, s_N (χ))，其中 i为 1到 N之间的任意值，（_8ι(_χ),₈₂(_χ),···,_8ί(_χ),···,_8Ν(χ))对应数据分割器的 Ν个数据输出 α,2,3,···ί,···,Ν)，其中 _Sl(x)为分配给第 i个数据输入的计算通道的序号；

(2-1-5) 针对待计算数据的每一种数据类型，重复步骤（2-1-4)，以构成完整的通道选择表。

4、一种用于数据传输差错控制的嵌套 CRC码生成装置，包括数据分段模块、计算通道选择模块、多通道 CRC码计算模块、数据排序模块、寄存器、计数器、数据分配器、单通道 CRC码计算模块，其特征在于，

数据分段模块用于将待计算数据按照一定的数据长度自动分段并通过补零的方法使各数据段长度对齐，并在时钟的控制下，将各数据段按照一定的位数依次传送出去；

计算通道选择模块用于将各输入数据通道连接至所需要的计算通道之上；

多通道 CRC码计算模块用于同时对多个数据段计算 CRC码；

数据排序模块用于将各输入数据通道连接至所需要的寄存器之上；寄存器用于存储 CRC码；

计数器用于记录 CRC码的计算次数，并控制数据分配器的数据输出；数据分配器用于对输入数据进行分配，数据的分配受到计数器的控制；单通道 CRC码计算模块用于计算最终的 CRC码。