WO2014033916A1 - 集積回路システム、モータ制御装置および集積回路の不正使用防止方法 - Google Patents

Description

集積回路システム、モータ制御装置および集積回路の不正使用防止方法

　開示の実施形態は、集積回路システム、モータ制御装置および集積回路の不正使用防止方法に関する。

　従来、特定用途向けの集積回路、いわゆるＡＳＩＣ（Application　Specific　Integrated　Circuit）を備えた集積回路システムが知られている。集積回路システムは、たとえば、モータ制御装置に搭載され、かかるモータ制御装置の専用制御モジュールとして用いられる。

　ところで、昨今、ＡＳＩＣには、盗用や偽造、複製などによって不正使用される場合があるという問題がある。そこで、こうした不正使用を防止するため、ＡＳＩＣ内のメモリの所定の秘密アドレスに特定の秘密コードを書き込み、かかる秘密コードの入力がなければメモリへのアクセスが制限されるといった手法などが種々提案されている（たとえば、特許文献１参照）。

特表平６－５００１８９号公報

　しかしながら、従来の集積回路システムは、上述の不正使用を確実に防止するうえで更なる改善の余地がある。たとえば、上述の所定の秘密アドレスに特定の秘密コードを書き込む手法を用いた場合、秘密アドレスおよび秘密コードの組み合わせを総当たりに試行（いわゆる、暗号解読法の一つであるブルートフォースアタック）することによって解読が行われる可能性がある。

　実施形態の一態様は、上記に鑑みてなされたものであって、集積回路の不正使用を確実に防止することができる集積回路システム、モータ制御装置および集積回路の不正使用防止方法を提供することを目的とする。

　実施形態の一態様に係る集積回路システムは、集積回路と、相手装置とを備える。前記集積回路は、認証用の認証値を有する。前記相手装置は、前記集積回路の認証相手であり、前記集積回路とは個別の認証値を有する。そして、前記集積回路システムは、電源投入時に、前記認証値に関する所定の認証規則にしたがって前記集積回路が不正品であるか否かを判定し、不正品である場合に当該集積回路を停止させる機能を有する。

　実施形態の一態様によれば、集積回路の不正使用を確実に防止することができる。

図１Ａは、実施形態に係る集積回路システムの概要を示す図（その１）である。 図１Ｂは、実施形態に係る集積回路システムの概要を示す図（その２）である。 図２は、第１の実施形態に係る集積回路システムの構成を示すブロック図である。 図３Ａは、第１の実施形態に係る集積回路システムの処理手順を示すシーケンス図である。 図３Ｂは、特定値判定処理の処理手順を示すシーケンス図である。 図４は、第２の実施形態に係る集積回路システムの構成を示すブロック図である。 図５は、第２の実施形態に係る集積回路システムの処理手順を示すシーケンス図である。 図６は、第３の実施形態に係る集積回路システムの構成を示すブロック図である。 図７は、第３の実施形態に係る集積回路システムの処理手順を示すシーケンス図である。 図８は、第４の実施形態に係る集積回路システムの構成を示すブロック図である。 図９は、第４の実施形態に係る集積回路システムの処理手順を示すシーケンス図である。 図１０Ａは、その他の変形例を示す図（その１）である。 図１０Ｂは、その他の変形例を示す図（その２）である。 図１１は、モータ制御装置の構成を示すブロック図である。

　以下、添付図面を参照して、本願の開示する集積回路システム、モータ制御装置および集積回路の不正使用防止方法の実施形態を詳細に説明する。なお、以下に示す実施形態によりこの発明が限定されるものではない。

　また、以下では、ＡＳＩＣの認証相手となる相手装置がＣＰＵ（Central　Processing　Unit）である場合を例に挙げて説明を行う。

　図１Ａおよび図１Ｂは、実施形態に係る集積回路システム１の概要を示す図である。図１Ａに示すように、集積回路システム１は、ＣＰＵ１０と、ＡＳＩＣ２０とを備える。ＣＰＵ１０とＡＳＩＣ２０とは、バス３０などの信号線を介して接続される。

　ＣＰＵ１０は、集積回路システム１において中心的な処理装置として働く電子回路である。具体的には、ＣＰＵ１０は、フラッシュメモリ（図示略）などの記憶デバイスに格納されたプログラムを順次読み込んで、解釈および実行する。

　ＡＳＩＣ２０は、ＣＰＵ１０による制御などを受けて動作する特定用途向けの集積回路であり、たとえば、ＡＳＩＣ２０を搭載したモータ制御装置の専用制御モジュールとして動作する。

　そして、ＣＰＵ１０およびＡＳＩＣ２０は、電源投入による起動時における相互認証のための認証値をそれぞれ保有している。なお、かかる認証値につき、以下では、図１Ｂに示すように、ＣＰＵ１０が保有する認証値は「第１の認証値」（第１の値）と、ＡＳＩＣ２０が保有する認証値は「第２の認証値」（第２の値）と、それぞれ記載する。

　また、図１Ａでは、認証値のそれぞれが、ＣＰＵ１０およびＡＳＩＣ２０それぞれの内部に保有されている例を示しているが、ＣＰＵ１０およびＡＳＩＣ２０に個別に対応付けられていればよく、たとえば、外部記憶装置に記憶されていてもよい。なお、本実施形態では、認証値のそれぞれは、ＣＰＵ１０およびＡＳＩＣ２０がその内部に備える不揮発性の記憶デバイスに格納されているものとする。

　そして、図１Ｂに示すように、実施形態に係る集積回路システム１では、電源投入による起動時に、ＡＳＩＣ２０の保有する第２の認証値が、不正品であることを示し、かつ、認証値とはなりえない値である特定値であるか否かを判定する「特定値判定処理」を行う（ステップＳ１）。

　そして、第２の認証値が特定値である場合（ステップＳ１，Ｙｅｓ）、ＡＳＩＣ２０は不正品であるため、集積回路システム１は、ＣＰＵ１０を含むマイコン全体を停止させる（ステップＳ２）。

　そして、第２の認証値が特定値でない場合（ステップＳ１，Ｎｏ）、集積回路システム１では、第１の認証値および第２の認証値の双方を照合し、所定の認証規則に沿った組み合わせであるか否かを、言い換えれば、これら認証値の組み合わせが所定の規則性を有するか否かを判定する（ステップＳ３）。

　かかる規則性は、たとえば、認証値の双方が合致するかといった端的なものであってよい。本実施形態では、この認証値双方が合致することによって、所定の規則性を有すると判定されるものとする。

　そして、図１Ｂに示すように、実施形態に係る集積回路システム１では、認証値の双方が所定の認証規則に沿った組み合わせであると判定した場合（ステップＳ３，Ｙｅｓ）、ＡＳＩＣ２０を正規品であるものとみなして正規品処理部による処理を行う。

　具体的には、正規品処理部では、認証値の双方がたとえば同一の生成アルゴリズムで再生成される（ステップＳ４）。ここで、生成アルゴリズムは、たとえば擬似乱数生成法などを用いるのが好適であるが、特にその手法を限定するものではない。したがって、本実施形態のように相互認証に認証値双方の合致が求められるのであれば、再生成値として少なくとも同一値が出力されればよい。

　そして、正規品処理部では、ステップＳ４で出力された再生成値によって記憶デバイスに格納された認証値双方が更新される（ステップＳ５）。そして、ＣＰＵ１０およびＡＳＩＣ２０は、たとえば、モータ制御処理といった通常のメイン処理へ遷移する（ステップＳ６）。なお、図１Ｂでは、ステップＳ４で出力された再生成値で認証値双方が更新されたことを分かりやすくするために、「新・第１の認証値」を保有することとなったＣＰＵ１０と「新・第２の認証値」を保有することとなったＡＳＩＣ２０とを図示している。

　そして、かかる「新・第１の認証値」と「新・第２の認証値」とは、次回の電源投入における起動時のＣＰＵ１０およびＡＳＩＣ２０の相互認証に用いられることとなる。なお、正規品処理部は、このように認証値双方を変更する意味で「変更部」と言い換えてもよい。

　一方、今回の起動時に、認証値の双方が所定の認証規則に沿った組み合わせでないと判定された場合（ステップＳ３，Ｎｏ）、実施形態に係る集積回路システム１では、ＡＳＩＣ２０を不正品であるものとみなして不正品処理部による処理を行う。

　具体的には、不正品処理部では、ＡＳＩＣ２０が保有する第２の認証値へ、不正品であることを示し、かつ、認証値とはなりえない値である特定値がセットされ（ステップＳ７）、ＡＳＩＣ２０が停止される（ステップＳ８）。

　なお、図１Ｂでは、この点を分かりやすくするために、ステップＳ８の下方に、変わらず「第１の認証値」を保有するＣＰＵ１０と「特定値」を保有することとなったＡＳＩＣ２０とを図示し、さらに「ＳＴＯＰ」の記載によってＡＳＩＣ２０が停止したことを示している。

　このように、実施形態に係る集積回路システム１では、電源投入による起動時に、ＣＰＵ１０およびＡＳＩＣ２０がそれぞれ保有する認証値の組み合わせが、所定の規則性を有するか否かを判定することによって、ＣＰＵ１０およびＡＳＩＣ２０の相互認証を行うこととした。

　そして、所定の規則性を有すると判定された場合には、ＡＳＩＣ２０を正規品として取り扱う正規品処理を行い、その中で上述の認証値の双方を再生成して更新することとした。すなわち、ＡＳＩＣ２０が正規品として取り扱われるたびに、ＣＰＵ１０およびＡＳＩＣ２０の認証値双方を前回の認証時とは異なるものにすることができるので、ＡＳＩＣ２０の不正使用を確実に防止することができる。

　また、認証値の組み合わせが所定の規則性を有しないと判定された場合には、ＡＳＩＣ２０を不正品として取り扱う不正品処理を行い、以降、ＡＳＩＣ２０を動作させない処置を施すこととした。すなわち、今回の認証時には、そのままＡＳＩＣ２０を停止させ、次回以降の認証時には第２の認証値に格納された特定値によってＡＳＩＣ２０の起動を停止させることができるので、ＡＳＩＣ２０の不正使用を確実に防止することができる。

　ところで、図１Ａおよび図１Ｂは、実施形態に係る集積回路システム１の物理的な接続形態や分散処理形態、すなわち、認証値それぞれの格納場所や、正規品処理部や不正品処理部をＣＰＵ１０およびＡＳＩＣ２０のいずれが備えて実行するかといった点を限定するものではない。

　そこで、以下では、かかる集積回路システム１の種々の具体的な実施形態を、図２～図１０Ｂを用いて順次説明する。

（第１の実施形態）
　まず、図２および図３Ａを用いて、第１の実施形態に係る集積回路システム１について説明する。図２は、第１の実施形態に係る集積回路システム１の構成を示すブロック図である。

　なお、図２では、集積回路システム１の特徴を説明するために必要な構成要素のみを示しており、一般的な構成要素についての記載を省略している。また、図３Ａは、第１の実施形態に係る集積回路システム１の処理手順を示すシーケンス図である。

　図２に示すように、集積回路システム１は、ＣＰＵ１０と、ＡＳＩＣ２０とを備える。また、ＣＰＵ１０は、バスＩ／Ｆ（インタフェース）１０ａと、記憶部１０ｂ（第１の記憶部）と、取得部１０ｃと、判定部１０ｄと、再生成部１０ｅと、更新部１０ｆと、不正品処理部１０ｇとを備える。

　なお、図２に示すように、集積回路システム１では、再生成部１０ｅと、更新部１０ｆとが、正規品処理部（図１Ｂ参照）として機能する。

　また、ＡＳＩＣ２０は、バスＩ／Ｆ２０ａと、記憶部２０ｂ（第２の記憶部）と、停止部２０ｋとを備える。

　バスＩ／Ｆ１０ａは、ＣＰＵ１０がＡＳＩＣ２０との間で信号をやりとりするためのバス用インタフェースである。

　記憶部１０ｂは、フラッシュメモリのように書き換え可能な不揮発性の記憶デバイスである。なお、以下では、記憶部１０ｂがフラッシュメモリであるものとするが、ＦｅＲＡＭ（Ferroelectric　Random　Access　Memory）やＭＲＡＭ（Magnetic　Random　Access　Memory）、ＥＥＰＲＯＭ（Electrically　Erasable　Programmable　Read-Only　Memory）などであってもよい。

　また、記憶部１０ｂは、ＣＰＵ１０に対応付けられる認証値である第１の認証値を記憶する。

　また、図示していないが、記憶部１０ｂは、これから説明する取得部１０ｃ～不正品処理部１０ｇをソフトウェアとして構成する場合に、そのプログラムコードをあらかじめ記憶する。

　取得部１０ｃは、電源投入による起動時に、ＡＳＩＣ２０の記憶部２０ｂから、かかるＡＳＩＣ２０に対応付けられた認証値である第２の認証値を取得する。また、取得部１０ｃは、取得した第２の認証値を判定部１０ｄへ渡す。

　判定部１０ｄは、「特定値判定処理」を行ったうえで、取得部１０ｃから渡された第２の認証値と記憶部１０ｂの第１の認証値とを照合して、これらが合致するか否かを判定する。そして、認証値双方が合致する場合、判定部１０ｄは、再生成部１０ｅ（すなわち、正規品処理部）へ制御を移す。また、認証値双方が合致しない場合、判定部１０ｄは、不正品処理部１０ｇへ制御を移す。

　再生成部１０ｅは、同一の所定の生成アルゴリズムを用いて認証値の双方を再生成し、再生成値それぞれを更新部１０ｆへ渡す。更新部１０ｆは、再生成部１０ｅから渡された再生成値で、記憶部１０ｂの第１の認証値および記憶部２０ｂの第２の認証値をそれぞれ更新する。

　不正品処理部１０ｇは、記憶部２０ｂの第２の認証値へ、不正品であることを示し、かつ、認証値とはなりえない値である特定値をセットする。また、不正品処理部１０ｇは、ＡＳＩＣ２０の停止部２０ｋへ停止要求を送信してＡＳＩＣ２０を停止させる。

　バスＩ／Ｆ２０ａは、ＡＳＩＣ２０がＣＰＵ１０との間で信号をやりとりするためのバス用インタフェースある。記憶部２０ｂは、記憶部１０ｂと同様に、フラッシュメモリのように書き換え可能な不揮発性の記憶デバイスである。かかる記憶部２０ｂも、以下では記憶部１０ｂと同様、フラッシュメモリであるものとする。

　また、記憶部２０ｂは、ＡＳＩＣ２０に対応付けられる認証値である第２の認証値を記憶する。

　停止部２０ｋは、不正品処理部１０ｇの停止要求を受けてＡＳＩＣ２０の動作を停止させる停止回路である。

　つづいて、第１の実施形態に係る集積回路システム１の処理手順について説明する。なお、図３Ａおよび図３Ｂのシーケンス図に示す「ａｌｔ」（alternative）は条件分岐であり、上段の枠が条件を満たす場合の処理を、下段の枠が条件を満たさない場合の処理を、それぞれ示している。

　まず、図３Ａに示すように、ＣＰＵ１０およびＡＳＩＣ２０の認証値双方には、工場出荷時にあらかじめ初期値がセットされる。なお、かかる初期値は、所定の規則性を有するとともに、推測されにくい値であることが好適である。また、この工場出荷時の初期値のセットについては、後述する他の実施形態でも同様であるので、以下、説明を省略する場合がある。

　そして、電源が投入されると（ステップＳ１０１）、ＣＰＵ１０の取得部１０ｃが、ＡＳＩＣ２０の記憶部２０ｂから第２の認証値を取得する（ステップＳ１０２）。そして、取得した第２の認証値に基づいて「特定値判定処理」が行われる（ステップＳ１０３）。

　かかる「特定値判定処理」の処理手順について、図３Ｂを用いて説明する。図３Ｂに示すように、特定値判定処理では、第２の認証値が特定値であるか否かが判定される（「ａｌｔ」参照）。

　ここで、第２の認証値が特定値でない場合（「ａｌｔ」の上段参照）、特定値判定処理からリターンされ、特定値判定処理の呼び出し元へ制御が移される（ステップＳ１５１）。

　一方、第２の認証値が特定値である場合（「ａｌｔ」の下段参照）、ＡＳＩＣ２０は不正品であるとみなされ、ＣＰＵ１０を含むマイコン全体およびＡＳＩＣ２０が停止される（ステップＳ１５２およびＳ１５３）。

　図３Ａに戻り、ステップＳ１０３の後の処理手順について説明する。つづいて、ＣＰＵ１０の判定部１０ｄが、第１の認証値と第２の認証値とが合致するか否かを判定する（「ａｌｔ」参照）。

　ここで、第１の認証値と第２の認証値とが合致する場合（「ａｌｔ」の上段参照）、ＣＰＵ１０の再生成部１０ｅが、所定の生成アルゴリズムを用いて認証値双方を再生成する（ステップＳ１０４）。

　そして、ＣＰＵ１０の更新部１０ｆが、再生成値で記憶部２０ｂの第２の認証値および記憶部１０ｂの第１の認証値をそれぞれ更新する（ステップＳ１０５およびステップＳ１０６）。

　そして、ＣＰＵ１０およびＡＳＩＣ２０は、通常のメイン処理（たとえば、モータ制御処理）へ遷移する（ステップＳ１０７）。

　一方、第１の認証値と第２の認証値とが合致しない場合（「ａｌｔ」の下段参照）、ＣＰＵ１０の不正品処理部１０ｇが、特定値で記憶部２０ｂの第２の認証値を更新する（ステップＳ１０８）。

　また、不正品処理部１０ｇは、ＡＳＩＣ２０の停止部２０ｋへ停止要求を送信する（ステップＳ１０９）。そして、かかる停止要求を受けた停止部２０ｋは、ＡＳＩＣ２０の動作を停止させる（ステップＳ１１０）。

　なお、ＣＰＵ１０は、ステップＳ１０９の停止要求送信後、ＣＰＵ１０を含むマイコン全体を停止させる（ステップＳ１１１）。

　上述してきたように、第１の実施形態に係る集積回路システムは、ＣＰＵ（相手装置）が、第１の記憶部と、判定部と、正規品処理部（変更部）とを備え、ＡＳＩＣ（集積回路）が、第２の記憶部を備える。第１の記憶部は、ＣＰＵに対応付けられた第１の認証値（第１の値）を記憶する。第２の記憶部は、ＡＳＩＣに対応付けられた第２の認証値（第２の値）を記憶する。

　判定部は、電源投入による起動時に、第２の記憶部から取得された第２の認証値および第１の記憶部の第１の認証値が合致するか否かを判定する。正規品処理部は、判定部によって第２の認証値および第１の認証値が合致すると判定された場合に、第２の認証値および第１の認証値を同一の生成アルゴリズムを用いて再生成し、かかる再生成された値で第２の記憶部および第１の記憶部を更新する。

　したがって、第１の実施形態に係る集積回路システムによれば、電源投入ごとに第１の認証値および第２の認証値を変更するため、その値を特定することが困難となり、集積回路の不正使用を確実に防止することができる。

　ところで、上述した第１の実施形態では、集積回路の不正品検出に係る処理を主にＣＰＵが主導して行う場合について説明したが、これを、ＣＰＵとＡＳＩＣとで分担することとしてもよい。そこで、かかる場合を第２の実施形態として、以下、図４および図５を用いて説明する。

（第２の実施形態）
　図４は、第２の実施形態に係る集積回路システム１Ａの構成を示すブロック図である。なお、図４は、図２に示した第１の実施形態に係る集積回路システム１のブロック図に対応しているため、両実施形態で異なる構成要素について主に言及することとし、説明が重複する同一の構成要素についてはその説明を簡略化するか、省略することとする。また、かかる点は、後述する第３の実施形態および第４の実施形態でも同様とする。

　また、図５は、第２の実施形態に係る集積回路システム１Ａの処理手順を示すシーケンス図である。

　図４に示すように、集積回路システム１Ａは、ＣＰＵ１０Ａと、ＡＳＩＣ２０Ａとを備える。ＣＰＵ１０Ａは、再生成部１０ｅと、更新部１０ｆとが、第１の正規品処理部として機能する点が、第１の実施形態のＣＰＵ１０とは異なる。第１の正規品処理部は、第１の認証値についてのみ再生成および更新を行う。

　また、ＡＳＩＣ２０Ａは、再生成部２０ｅと、更新部２０ｆとをさらに備え、これらが第２の正規品処理部として機能する点が、第１の実施形態のＡＳＩＣ２０とは異なる。第２の正規品処理部は、第２の認証値についてのみ再生成および更新を行う。

　すなわち、再生成部２０ｅは、ＣＰＵ１０Ａの再生成部１０ｅと同一の生成アルゴリズムを用いて第２の認証値を再生成する。また、更新部２０ｆは、再生成部２０ｅによる再生成値で記憶部２０ｂの第２の認証値を更新する。

　なお、再生成部２０ｅおよび更新部２０ｆは、ワイヤードロジックで構成されることが好ましいが、実装方法を限定されるものではない。

　つづいて、第２の実施形態に係る集積回路システム１Ａの処理手順について説明する。図５に示すように、電源が投入されると（ステップＳ２０１）、ＣＰＵ１０Ａの取得部１０ｃが、ＡＳＩＣ２０Ａの記憶部２０ｂから第２の認証値を取得する（ステップＳ２０２）。

　そして、取得した第２の認証値に基づいて「特定値判定処理」が行われる（ステップＳ２０３）。なお、かかる「特定値判定処理」については、図１Ｂおよび図３Ｂを用いて説明した処理と同様のため、ここでの説明を省略する。

　つづいて、ＡＳＩＣ２０Ａでは、再生成部２０ｅが、所定の生成アルゴリズムを用いて第２の認証値を再生成し（ステップＳ２０４）、更新部２０ｆが、再生成値で記憶部２０ｂの第２の認証値を更新する（ステップＳ２０５）。

　また、ＣＰＵ１０Ａでは、判定部１０ｄが、第１の認証値と第２の認証値とが合致するか否かを判定する（「ａｌｔ」参照）。

　ここで、第１の認証値と第２の認証値とが合致する場合（「ａｌｔ」の上段参照）、ＣＰＵ１０Ａの再生成部１０ｅが、再生成部２０ｅと同一の所定の生成アルゴリズムを用いて第１の認証値を再生成し（ステップＳ２０６）、更新部１０ｆが、再生成値で記憶部１０ｂの第１の認証値を更新する（ステップＳ２０７）。

　そして、ＣＰＵ１０ＡおよびＡＳＩＣ２０Ａは、通常のメイン処理へ遷移する（ステップＳ２０８）。

　一方、第１の認証値と第２の認証値とが合致しない場合（「ａｌｔ」の下段参照）、ＣＰＵ１０Ａの不正品処理部１０ｇが、特定値で記憶部２０ｂの第２の認証値を更新する（ステップＳ２０９）。

　また、不正品処理部１０ｇは、ＡＳＩＣ２０Ａの停止部２０ｋへ停止要求を送信する（ステップＳ２１０）。そして、かかる停止要求を受けた停止部２０ｋは、ＡＳＩＣ２０Ａの動作を停止させる（ステップＳ２１１）。

　なお、ＣＰＵ１０Ａは、ステップＳ２１０の停止要求送信後、ＣＰＵ１０Ａを含むマイコン全体を停止させる（ステップＳ２１２）。

　上述してきたように、第２の実施形態に係る集積回路システムは、ＣＰＵ（相手装置）が、第１の記憶部と、判定部とを備え、ＡＳＩＣ（集積回路）が、第２の記憶部を備える。また、ＣＰＵおよびＡＳＩＣはそれぞれ、さらに正規品処理部（変更部）を備える。

　第１の記憶部は、ＣＰＵに対応付けられた第１の認証値（第１の値）を記憶する。第２の記憶部は、ＡＳＩＣに対応付けられた第２の認証値（第２の値）を記憶する。判定部は、電源投入による起動時に、第２の記憶部から取得された第２の認証値および第１の記憶部の第１の認証値が合致するか否かを判定する。

　ＣＰＵの備える正規品処理部は、判定部によって第１の認証値および第２の認証値が合致すると判定された場合に、第１の認証値を再生成するとともに、再生成された値で第１の記憶部を更新する。

　ＡＳＩＣの備える正規品処理部は、判定部によって第１の認証値および第２の認証値が合致すると判定された場合に、第１の認証値と同一の生成アルゴリズムを用いて第２の認証値を再生成するとともに、かかる再生成された値で第２の記憶部を更新する。

　したがって、第２の実施形態に係る集積回路システムによれば、電源投入ごとにやはり第１の認証値および第２の認証値を変更するため、その値を特定することが困難となり、集積回路の不正使用を確実に防止することができる。また、ＣＰＵとＡＳＩＣとで認証に必要な処理を分散するため、ＣＰＵにかかる負荷を軽減することができる。

　ところで、上述した第１の実施形態および第２の実施形態の場合とは異なり、ＡＳＩＣ主体で集積回路の不正品検出に係る処理を行うこととしてもよい。そこで、かかる場合を第３の実施形態として、以下、図６および図７を用いて説明する。

（第３の実施形態）
　図６は、第３の実施形態に係る集積回路システム１Ｂの構成を示すブロック図である。また、図７は、第３の実施形態に係る集積回路システム１Ｂの処理手順を示すシーケンス図である。

　図６に示すように、集積回路システム１Ｂは、ＣＰＵ１０Ｂと、ＡＳＩＣ２０Ｂとを備える。ＣＰＵ１０Ｂは、バスＩ／Ｆ１０ａと記憶部１０ｂのみを備える点が、第２の実施形態のＣＰＵ１０Ａとは異なる。

　また、ＡＳＩＣ２０Ｂは、取得部２０ｃと、判定部２０ｄと、不正品処理部２０ｇとをさらに備え、再生成部２０ｅおよび更新部２０ｆで集積回路システム１Ｂ全体の正規品処理部として機能する点が、第２の実施形態のＡＳＩＣ２０Ａとは異なる。

　取得部２０ｃは、電源投入による起動時に、ＣＰＵ１０Ｂの記憶部１０ｂから第１の認証値を取得する。また、取得部２０ｃは、取得した第１の認証値を、レジスタ（図示略）などを介して判定部２０ｄへ渡す。

　なお、ここで取得部２０ｃを設けることなく、電源投入による起動時に、ＣＰＵ１０Ｂの方から第１の認証値をＡＳＩＣ２０Ｂのレジスタへ書き込むこととしてもよい。

　判定部２０ｄは、取得部２０ｃから渡された第１の認証値と記憶部２０ｂの第２の認証値とを照合して、これらが合致するか否かを判定する。そして、認証値双方が合致する場合、判定部２０ｄは、再生成部２０ｅ（すなわち、正規品処理部）へ制御を移す。また、認証値双方が合致しない場合、判定部２０ｄは、不正品処理部２０ｇへ制御を移す。

　再生成部２０ｅは、同一の所定の生成アルゴリズムを用いて認証値の双方を再生成し、再生成値それぞれを更新部２０ｆへ渡す。更新部２０ｆは、再生成部２０ｅから渡された再生成値で、記憶部１０ｂの第１の認証値および記憶部２０ｂの第２の認証値をそれぞれ更新する。

　不正品処理部２０ｇは、記憶部２０ｂの第２の認証値へ、不正品であることを示し、かつ、認証値とはなりえない値である特定値をセットする。また、不正品処理部２０ｇは、停止部２０ｋへ停止要求を送信してＡＳＩＣ２０Ｂを停止させる。

　つづいて、第３の実施形態に係る集積回路システム１Ｂの処理手順について説明する。図７に示すように、電源が投入されると（ステップＳ３０１）、ＡＳＩＣ２０Ｂにおいて、「特定値判定処理」が行われる（ステップＳ３０２）。なお、かかる「特定値判定処理」については、図１Ｂおよび図３Ｂを用いて説明した処理と同様のため、ここでの説明を省略する。

　つづいて、ＡＳＩＣ２０Ｂの取得部２０ｃが、ＣＰＵ１０Ｂの記憶部１０ｂから第１の認証値を取得する（ステップＳ３０３）。そして、ＡＳＩＣ２０Ｂの判定部２０ｄが、第１の認証値と第２の認証値とが合致するか否かを判定する（「ａｌｔ」参照）。

　ここで、第１の認証値と第２の認証値とが合致する場合（「ａｌｔ」の上段参照）、ＡＳＩＣ２０Ｂの再生成部２０ｅが、所定の生成アルゴリズムを用いて認証値双方を再生成する（ステップＳ３０４）。

　そして、ＡＳＩＣ２０Ｂの更新部２０ｆが、再生成値で記憶部２０ｂの第２の認証値および記憶部１０ｂの第１の認証値をそれぞれ更新する（ステップＳ３０５およびステップＳ３０６）。

　そして、ＣＰＵ１０ＢおよびＡＳＩＣ２０Ｂは、通常のメイン処理へ遷移する（ステップＳ３０７）。

　一方、第１の認証値と第２の認証値とが合致しない場合（「ａｌｔ」の下段参照）、ＡＳＩＣ２０Ｂの不正品処理部２０ｇが、特定値で記憶部２０ｂの第２の認証値を更新する（ステップＳ３０８）。

　また、不正品処理部２０ｇは、停止部２０ｋへ停止要求を送信し、かかる停止要求を受けた停止部２０ｋは、ＡＳＩＣ２０Ｂの動作を停止させる（ステップＳ３０９）。

　なお、ＣＰＵ１０Ｂは、ＡＳＩＣ２０Ｂが停止したことによる通信断を検出し、ＣＰＵ１０Ｂを含むマイコン全体を停止させる（ステップＳ３１０）。

　上述してきたように、第３の実施形態に係る集積回路システムは、ＣＰＵ（相手装置）が、第１の記憶部を備え、ＡＳＩＣ（集積回路）が、第２の記憶部と、判定部と、正規品処理部（変更部）とを備える。第１の記憶部は、ＣＰＵに対応付けられた第１の認証値（第１の値）を記憶する。第２の記憶部は、ＡＳＩＣに対応付けられた第２の認証値（第２の値）を記憶する。

　判定部は、電源投入による起動時に、第１の記憶部から取得された第１の認証値および第２の記憶部の第２の認証値が合致するか否かを判定する。正規品処理部は、判定部によって第１の認証値および第２の認証値が合致すると判定された場合に、第１の認証値および第２の認証値を同一の生成アルゴリズムを用いて再生成し、かかる再生成された値で第１の記憶部および第２の記憶部を更新する。

　したがって、第３の実施形態に係る集積回路システムによれば、電源投入ごとにやはり第１の認証値および第２の認証値を変更するため、その値を特定することが困難となり、集積回路の不正使用を確実に防止することができる。また、ＡＳＩＣ主体で認証に必要な処理を実行するため、処理速度の向上を図ることができる。

　ところで、上述した各実施形態では、第１の認証値および第２の認証値のデータ型については特に触れなかったが、格納される値の形式を限定するものではない。たとえば、データ型が、ＣＰＵおよびＡＳＩＣのそれぞれが保有する同一番地をあらわすアドレスデータを格納するアドレス型であってもよい。

　そして、かかる場合、第１の認証値および第２の認証値として格納されるアドレスデータが合致すれば、これらアドレスデータが指し示す番地に格納されたデータの中身に関わりなくＡＳＩＣを正規品とみなすこととしてもよい。

　なお、さらに、アドレスデータが指し示す番地に格納されたデータが合致するか否かまでも判定することとしてもよい。このとき、アドレスデータが指し示す番地に格納されたデータは固定値であれば足りるが、上述の各実施形態と同様に、電源投入にともなう起動ごとに異なる可変値とすることでより認証性を高めることができる。

　そこで、以下では、かかる場合を第４の実施形態として、図８および図９を用いて説明する。

（第４の実施形態）
　図８は、第４の実施形態に係る集積回路システム１Ｃの構成を示すブロック図である。また、図９は、第４の実施形態に係る集積回路システム１Ｃの処理手順を示すシーケンス図である。

　図８に示すように、集積回路システム１Ｃは、ＣＰＵ１０Ｃと、ＡＳＩＣ２０Ｃとを備える。ＣＰＵ１０Ｃは、アドレス再生成部１０ｈと、アドレス更新部１０ｉとをさらに備え、記憶部１０ｂにさらに第１のアドレスを記憶する点が、第１の実施形態のＣＰＵ１０とは異なる。

　また、ＡＳＩＣ２０Ｃは、アドレス再生成部２０ｈと、アドレス更新部２０ｉと、アドレス判定部２０ｊとをさらに備え、記憶部２０ｂにさらに第２のアドレスを記憶する点が、第１の実施形態のＡＳＩＣ２０とは異なる。

　ここで、第１のアドレスは、第１の認証値の格納アドレスであり、第２のアドレスは、第２の認証値の格納アドレスである。また、記憶部１０ｂと記憶部２０ｂとは、同一のアドレス体系を有していることが前提となる。

　ＣＰＵ１０Ｃの取得部１０ｃは、記憶部１０ｂの第１のアドレスを用いて記憶部２０ｂへアクセスし、かかる第１のアドレスが指し示す格納データ（以下、「第１のアドレスデータ」と記載する）を取得する。なお、このとき、第１のアドレスが第２のアドレスと同一であれば、図８に示すように、記憶部２０ｂの第２の認証値が取得されるが、第２のアドレスと同一でなければ、不定値が取得されることとなる。

　そして、取得部１０ｃは、取得した第１のアドレスデータを判定部１０ｄへ渡す。ＣＰＵ１０Ｃの判定部１０ｄは、取得部１０ｃから渡された第１のアドレスデータと第１の認証値とを照合して、これらが合致するか否かを判定する。

　そして、これらが合致する場合、アドレス再生成部１０ｈが所定の生成アルゴリズムを用いて第１のアドレスを再生成し、再生成アドレスをアドレス更新部１０ｉへ渡す。アドレス更新部１０ｉは、渡された再生成アドレスで記憶部１０ｂの第１のアドレスを更新する。

　なお、これに並行してＡＳＩＣ２０Ｃでは、アドレス再生成部２０ｈが、アドレス再生成部１０ｈと同一の所定の生成アルゴリズムを用いて第２のアドレスを再生成し、再生成されたアドレスで、アドレス更新部２０ｉが、記憶部２０ｂの第２のアドレスを更新する。

　そして、判定部１０ｄは、再生成部１０ｅ（すなわち、正規品処理部）へ制御を移す。再生成部１０ｅは、同一の生成アルゴリズムを用いて認証値の双方を再生成し、再生成値それぞれを更新部１０ｆへ渡す。

　更新部１０ｆは、再生成部１０ｅから渡された再生成値で、まず記憶部１０ｂの第１の認証値を更新する。また、更新部１０ｆは、かかる再生成値を、アドレス更新部１０ｉによって更新された第１のアドレスとあわせてＡＳＩＣ２０Ｃのアドレス判定部２０ｊへ渡す。

　なお、取得部１０ｃから渡された第１のアドレスデータと第１の認証値とが合致しない場合、判定部１０ｄは、不正品処理部１０ｇへ制御を移し、不正品処理部１０ｇでは、第１の実施形態と同様の処理が行われる。

　ＡＳＩＣ２０Ｃのアドレス判定部２０ｊは、ＣＰＵ１０Ｃの更新部１０ｆから渡された第１のアドレスと、アドレス更新部２０ｉによって更新された記憶部２０ｂの第２のアドレスとが合致するか否かを判定する。

　ここで、第１のアドレスと第２のアドレスとが合致する場合、アドレス判定部２０ｊは、更新部１０ｆから渡された再生成値で記憶部２０ｂの第２の認証値を更新する。また、第１のアドレスと第２のアドレスとが合致しない場合、アドレス判定部２０ｊは、第２の認証値を更新しない。

　つづいて、第４の実施形態に係る集積回路システム１Ｃの処理手順について説明する。図９に示すように、電源が投入されると（ステップＳ４０１）、ＣＰＵ１０Ｃの取得部１０ｃが、ＡＳＩＣ２０Ｃの記憶部２０ｂから第１のアドレスデータを取得する（ステップＳ４０２）。

　なお、ここで、取得した第１のアドレスデータ、すなわちＡＳＩＣ２０Ｃの第２の認証値と想定される値に基づいて「特定値判定処理」が行われる（ステップＳ４０３）。なお、かかる「特定値判定処理」については、図１Ｂおよび図３Ｂを用いて説明した処理と同様のため、ここでの説明を省略する。

　つづいて、ＣＰＵ１０Ｃのアドレス再生成部１０ｈおよびアドレス更新部１０ｉが、記憶部１０ｂの第１のアドレスを更新する（ステップＳ４０４）。

　また、ＡＳＩＣ２０Ｃのアドレス再生成部２０ｈおよびアドレス更新部２０ｉが、記憶部２０ｂの第２のアドレスを更新する（ステップＳ４０５）。なお、第１のアドレスおよび第２のアドレスは、同一の所定の生成アルゴリズムを用いて再生成される。

　そして、ＣＰＵ１０Ｃの判定部１０ｄが、第１の認証値とステップＳ４０２で取得した第１のアドレスデータとが合致するか否かを判定する（「ａｌｔ＃１」参照）。

　ここで、第１の認証値と第１のアドレスデータとが合致する場合（「ａｌｔ＃１」の上段参照）、ＣＰＵ１０Ｃの再生成部１０ｅが、所定の生成アルゴリズムを用いて認証値双方を再生成する（ステップＳ４０６）。

　そして、ＣＰＵ１０Ｃの更新部１０ｆが、かかる再生成値で、まず記憶部１０ｂの第１の認証値を更新する（ステップＳ４０７）。また、更新部１０ｆは、かかる再生成値と第１のアドレスとをあわせてＡＳＩＣ２０Ｃのアドレス判定部２０ｊへ渡し、第２の認証値の更新を指示する（ステップＳ４０８）。

　そして、ＡＳＩＣ２０Ｃのアドレス判定部２０ｊが、第１のアドレスと第２のアドレスデータとが合致するか否かを判定する（「ａｌｔ＃２」参照）。

　ここで、第１のアドレスと第２のアドレスとが合致する場合（「ａｌｔ＃２」の上段参照）、アドレス判定部２０ｊは、更新部１０ｆから渡された再生成値を記憶部２０ｂへ第２の認証値として書き込む（ステップＳ４０９）。

　また、第１のアドレスと第２のアドレスとが合致しない場合（「ａｌｔ＃２」の下段参照）、アドレス判定部２０ｊは、記憶部２０ｂへ対する書き込みを行わない（ステップＳ４１０）。

　そして、ＣＰＵ１０ＣおよびＡＳＩＣ２０Ｃは、通常のメイン処理へ遷移する（ステップＳ４１１）。

　一方、第１の認証値と第１のアドレスデータとが合致しない場合（「ａｌｔ＃１」の下段参照）、ＣＰＵ１０Ｃの不正品処理部１０ｇが、特定値で記憶部２０ｂの第２の認証値を更新する（ステップＳ４１２）。

　また、不正品処理部１０ｇは、ＡＳＩＣ２０Ｃの停止部２０ｋへ停止要求を送信する（ステップＳ４１３）。そして、かかる停止要求を受けた停止部２０ｋは、ＡＳＩＣ２０Ｃの動作を停止させる（ステップＳ４１４）。

　なお、ＣＰＵ１０Ｃは、ステップＳ４１３の停止要求送信後、ＣＰＵ１０Ｃを含むマイコン全体を停止させる（ステップＳ４１５）。

　上述してきたように、第４の実施形態に係る集積回路システムは、ＣＰＵ（相手装置）に対応付けられた第１の認証値（第１の値）を記憶する第１の記憶部と、ＡＳＩＣ（集積回路）に対応付けられた第２の認証値（第２の値）を記憶する第２の記憶部と、判定部と、正規品処理部（変更部）とを備える。

　第１の記憶部は、第１の認証値の格納アドレスである第１のアドレスをさらに記憶する。第２の記憶部は、第２の認証値の格納アドレスである第２のアドレスをさらに記憶する。判定部は、電源投入による起動時に、ＣＰＵおよびＡＳＩＣの双方で第１のアドレスが示す格納値を第１の認証値および第２の認証値として取得したうえで、第１の認証値および第２の認証値が合致するか否かを判定する。

　正規品処理部は、判定部によって第１の認証値および第２の認証値が合致すると判定された場合に、第１のアドレスおよび第２のアドレスを同一の生成アルゴリズムを用いて再生成するとともに、第１の認証値および第２の認証値を同一の生成アルゴリズムを用いて再生成し、それぞれ再生成された値で第１の記憶部および第２の記憶部を更新する。

　したがって、第４の実施形態に係る集積回路システムによれば、電源投入ごとにやはり第１の認証値および第２の認証値を変更するため、その値を特定することが困難となり、集積回路の不正使用を確実に防止することができる。また、認証値の格納アドレスをも加味した認証を行うので、認証性を高めることができる。

（モータ制御装置の説明）
　次に、これまで各実施形態で説明した集積回路システム１～１Ｃを搭載するモータ制御装置の構成について、図１１を用いて説明する。図１１は、モータ制御装置４０の構成を示すブロック図である。

　なお、図１１には、説明に必要となる構成要素のみを示しており、一般的な構成要素の図示を省略している。

　図１１に示すように、モータ制御装置４０は、集積回路システム１と、表示制御部４１とを備える。なお、図１１には、第１の実施形態に係る集積回路システム１を図示したが、第２～第４の実施形態に係る集積回路システム１Ａ～１Ｃのいずれに置き換えてもよい。

　また、モータ制御装置４０は、モータＭおよび表示部５０と接続される。表示部５０は、モータ制御装置４０に関する表示情報を表示するデバイスである。

　集積回路システム１は、モータ制御装置４０の専用制御モジュールとして機能する。モータ制御装置４０は、かかる集積回路システム１の制御に基づいてモータＭを制御することとなる。

　表示制御部４１は、集積回路システム１において、内部のＡＳＩＣ２０が不正品であると判定された場合に、かかるＡＳＩＣ２０が不正品である旨を示す表示情報を表示部５０へ表示させる。

　なお、図１１では、表示部５０が、モータ制御装置４０とは別体に構成された例を図示しているが、モータ制御装置４０に含まれることとしてもよい。また、表示部５０に表示される表示情報は、文字や画像といったデータの種別を問わない。また、表示部５０を点灯ランプのような報知デバイスとして構成してもよい。

　ところで、上述した各実施形態では、ＣＰＵおよびＡＳＩＣが、それぞれその内部に記憶部を備える場合を例に挙げて説明したが、図１０Ａに示した変形例のように、外部に記憶部を配する構成であってもよい。

　また、図１０Ｂに示す変形例のように、ＣＰＵ、ＡＳＩＣおよびそれぞれに対応する記憶部が独立してバス３０に接続されるような接続形態であってもよい。このように、各ユニットが独立している場合であっても、第１の認証値はＣＰＵに、第２の認証値はＡＳＩＣにそれぞれ個別に対応付けられていればよい。

　また、これまでは、ＣＰＵおよびＡＳＩＣの相互認証によってＡＳＩＣの不正使用を防止する場合を例に挙げたが、さらにＣＰＵとＡＳＩＣとの間を流れるデータに対して、不正使用の防止に資する加工（すなわち、暗号化）を施してもよい。

　また、上述した各実施形態で採り上げた所定の再生成アルゴリズムを複数設け、所定の手順で切り替え可能な構成としてもよい。たとえば、かかる切り替えのための設定レジスタやビットスイッチを設けたり、ＡＳＩＣの外端の接地状態で切り替えたりしてもよい。

　また、上述した各実施形態では、ＡＳＩＣの認証相手となる相手装置がＣＰＵである場合を例に挙げたが、相手装置の種別を限定するものではなく、たとえば、ＡＳＩＣ同士であってもよい。

　また、上述した各実施形態では、認証値双方が合致する場合を所定の規則性を有するものと仮定したが、認証値双方は同一値に限られるものではなく、異なる値であってもよい。これは、所定の規則性が、たとえば、「一方の認証値は、他方の認証値を変数として定まる所定の関数値である」と規定されている場合などに対応する。

　また、上述した各実施形態では、ＣＰＵやＡＳＩＣなどの各ユニットがバスを介して接続される場合を例に挙げたが、接続形態を限定するものではない。したがって、各ユニットを、バス以外の相互通信可能な通信媒体で接続することとしてもよい。

　さらなる効果や変形例は、当業者によって容易に導き出すことができる。このため、本発明のより広範な態様は、以上のように表しかつ記述した特定の詳細および代表的な実施形態に限定されるものではない。したがって、添付の特許請求の範囲およびその均等物によって定義される総括的な発明の概念の精神または範囲から逸脱することなく、様々な変更が可能である。

　　　１、１Ａ、１Ｂ、１Ｃ　集積回路システム
　　１０、１０Ａ、１０Ｂ、１０Ｃ　ＣＰＵ
　　１０ａ　バスＩ／Ｆ
　　１０ｂ　記憶部
　　１０ｃ　取得部
　　１０ｄ　判定部
　　１０ｅ　再生成部
　　１０ｆ　更新部
　　１０ｇ　不正品処理部
　　１０ｈ　アドレス再生成部
　　１０ｉ　アドレス更新部
　　２０、２０Ａ、２０Ｂ、２０Ｃ　ＡＳＩＣ
　　２０ａ　バスＩ／Ｆ
　　２０ｂ　記憶部
　　２０ｃ　取得部
　　２０ｄ　判定部
　　２０ｅ　再生成部
　　２０ｆ　更新部
　　２０ｇ　不正品処理部
　　２０ｈ　アドレス再生成部
　　２０ｉ　アドレス更新部
　　２０ｊ　アドレス判定部
　　２０ｋ　停止部
　　３０　　バス
　　４０　　モータ制御装置
　　４１　　表示制御部
　　５０　　表示部

Claims (10)

1. 　認証用の認証値を有する集積回路と、
   　該集積回路の認証相手であり、前記集積回路とは個別の認証値を有する相手装置と
   　を備え、
   　電源投入時に、前記認証値に関する所定の認証規則にしたがって前記集積回路が不正品であるか否かを判定し、不正品である場合に当該集積回路を停止させる機能を有すること
   　を特徴とする集積回路システム。
2. 　前記相手装置の前記認証値である第１の値を記憶する第１の記憶部と、
   　前記集積回路の前記認証値である第２の値を記憶する第２の記憶部と、
   　電源投入時に、前記第１の値および前記第２の値の組み合わせが所定の規則性を有するか否かを判定する判定部と、
   　前記判定部によって前記組み合わせが前記規則性を有すると判定された場合に、前記規則性に則して前記第１の値および前記第２の値を変更する変更部と
   　を備え、
   　前記集積回路は、
   　前記判定部によって前記組み合わせが前記規則性を有しないと判定された場合に、当該集積回路の動作を停止させる停止部
   　を備えることを特徴とする請求項１に記載の集積回路システム。
3. 　前記相手装置は、前記第１の記憶部を備え、
   　前記集積回路は、前記第２の記憶部と、前記判定部と、前記変更部とを備え、
   　前記判定部は、
   　前記第１の値および前記第２の値が合致するか否かを判定し、
   　前記変更部は、
   　前記判定部によって前記第１の値および前記第２の値が合致すると判定された場合に、同一の生成アルゴリズムを用いて前記第１の値および前記第２の値を再生成し、該再生成された値で前記第１の記憶部および前記第２の記憶部を更新すること
   　を特徴とする請求項２に記載の集積回路システム。
4. 　前記相手装置は、前記第１の記憶部と、前記判定部とを備え、
   　前記集積回路は、前記第２の記憶部を備え、
   　前記相手装置および前記集積回路は、さらに前記変更部を備え、
   　前記判定部は、
   　前記第２の値および前記第１の値が合致するか否かを判定し、
   　前記相手装置の備える変更部は、
   　前記判定部によって前記第１の値および前記第２の値が合致すると判定された場合に、前記第１の値を再生成するとともに、再生成された値で前記第１の記憶部を更新し、
   　前記集積回路の備える変更部は、
   　前記判定部によって前記第１の値および前記第２の値が合致すると判定された場合に、前記第１の値と同一の生成アルゴリズムを用いて前記第２の値を再生成するとともに、該再生成された値で前記第２の記憶部を更新すること
   　を特徴とする請求項２に記載の集積回路システム。 
5. 　前記相手装置は、前記第１の記憶部と、前記判定部と、前記変更部とを備え、
   　前記集積回路は、前記第２の記憶部を備え、
   　前記判定部は、
   　前記第２の値および前記第１の値が合致するか否かを判定し、
   　前記変更部は、
   　前記判定部によって前記第２の値および前記第１の値が合致すると判定された場合に、同一の生成アルゴリズムを用いて前記第２の値および前記第１の値を再生成し、該再生成された値で前記第２の記憶部および前記第１の記憶部を更新すること
   　を特徴とする請求項２に記載の集積回路システム。 
6. 　前記第１の記憶部は、前記第１の値の格納アドレスである第１のアドレスをさらに記憶し、
   　前記第２の記憶部は、前記第２の値の格納アドレスである第２のアドレスをさらに記憶しており、
   　前記判定部は、
   　前記相手装置および前記集積回路の双方で前記第１のアドレスが示す格納値をそれぞれ前記第１の値および前記第２の値として取得したうえで、前記第１の値および前記第２の値が合致するか否かを判定し、
   　前記変更部は、
   　前記判定部によって前記第１の値および前記第２の値が合致すると判定された場合に、前記第１のアドレスおよび前記第２のアドレスを同一の生成アルゴリズムを用いて再生成するとともに、前記第１の値および前記第２の値を同一の生成アルゴリズムを用いて再生成し、それぞれ再生成された値で前記第１の記憶部および前記第２の記憶部を更新すること
   　を特徴とする請求項２に記載の集積回路システム。
7. 　前記判定部は、
   　前記第１の値および前記第２の値の組み合わせが前記規則性を有するか否かを判定する前に、前記第２の値が、前記集積回路が不正品であることを示しかつ前記認証値とはなりえない値である特定値であるか否かを判定し、前記第２の値が前記特定値である場合に、前記集積回路の動作を停止させること
   　を特徴とする請求項２～６のいずれか一つに記載の集積回路システム。
8. 　前記生成アルゴリズムは、擬似乱数生成法に基づくこと
   　を特徴とする請求項３～６のいずれか一つに記載の集積回路システム。
9. 　請求項１～６のいずれか一つに記載の集積回路システムと、
   　前記集積回路システムによって該集積回路システムに含まれる集積回路が不正品であると判定された場合に、該不正品の検出を示す表示情報を表示部へ表示させる表示制御部
   　を備えることを特徴とするモータ制御装置。 
10. 　集積回路の認証相手となる相手装置に対応付けられた第１の値を記憶する第１の記憶工程と、
    　前記集積回路に対応付けられた第２の値を記憶する第２の記憶工程と、
    　起動時に、前記第１の値および前記第２の値の組み合わせが所定の規則性を有するか否かを判定する判定工程と、
    　前記判定工程によって前記組み合わせが前記規則性を有すると判定された場合に、該規則性に則して前記第１の値および前記第２の値を変更する変更工程と、
    　前記判定工程によって前記組み合わせが前記規則性を有しないと判定された場合に、前記集積回路の動作を停止させる停止工程と
    　を含むことを特徴とする集積回路の不正使用防止方法。

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