WO2013189458A2 - 一种低密度奇偶校验码译码装置及其译码方法 - Google Patents

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张晓鹏
付华杰
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中兴通讯股份有限公司
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    • H03M13/6519—Support of multiple transmission or communication standards

Definitions

  • the present invention relates to a decoding technique, and in particular, to a Low Density Parity Check Code (LDPC) decoding apparatus and a decoding method thereof.
  • LDPC Low Density Parity Check Code
  • the coding scheme based on LDPC technology is widely used in many communication systems with its strong channel error correction coding capability and good transmission reliability, including IEEE 802.16e Worldwide Interoperability for Microwave Access (WiMax).
  • Standard mobile broadband system digital satellite broadcasting system based on DVB-S2 standard and standard digital high definition broadcasting system based on terrestrial digital multimedia TV/handle broadcasting (DMB-TH, Terrestrial Digital Multimedia TV/Handle Broadcasting).
  • the current LDPC decoder in the industry generally supports the scheme of storing multiple mother code matrices when supporting multi-rate decoding.
  • the implementation is complicated and the hardware cost is high.
  • the LDPC translation is performed according to multiple mother code matrices.
  • the information processing unit in the coder is configured separately, and the operation is complicated, and the degree of parallelism cannot be flexibly changed, so that it cannot be applied to a large throughput application scenario. Summary of the invention
  • the main purpose of the embodiments of the present invention is to provide an LDPC decoding apparatus and a decoding method thereof, which can realize multi-rate decoding and realize flexible and flexible parallelism, and is suitable for applications with large throughput requirements. Scenes.
  • An embodiment of the present invention provides an LDPC decoding apparatus, where the LDPC decoding apparatus includes: a bit soft information storage unit, a rotation shift value storage unit, an interleaving unit, a check node access unit, and an information processing unit;
  • the bit soft information storage unit is configured to: when the bit soft information is initialized by the received channel soft information, fill the channel soft according to the stored value z of the preset spreading factor and the number n of the preset unified mother code matrix Information, the channel soft information code rate is a full code rate corresponding to the mother code matrix; and the hard decision result of the code word bits of the stored bit soft information is configured to satisfy a decoding output condition or the information processing
  • the unit calculates the new bit soft information times to reach a preset maximum value, outputs a hard decision result of the code word bits corresponding to the initialization bit soft information unfilled code word bits in the stored bit soft information;
  • the rotation shift value storage unit is configured to store a preset rotation shift value
  • the interleaving unit is configured to interleave bit soft information read from the bit soft information storage unit according to a rotation shift value read from the rotation shift value storage unit, and to soften the interleaved bits Information is sent to the information processing unit;
  • the check node access unit is configured to store check node out information corresponding to the bit soft information interleaved by the interleaving unit;
  • the information processing unit is configured to calculate a new one according to the received interleaved bit soft information and the check node out information corresponding to the interleaved bit soft information read from the check node access unit.
  • the bit soft information is sent to the bit soft information storage unit.
  • the bit soft information storage unit is specifically configured to: before the code matrix of the channel soft information is shorter than the codeword bit of the channel soft information, when the mother code matrix of the channel soft information is shorter than the unified mother code matrix Filling axz codeword bits of arbitrary values;
  • the mother code matrix of the channel soft information shortens the information bit to the column relative to the unified mother code matrix And when the punctured check bit is the b column, the codeword bits of the arbitrary value are filled in before the codeword bits of the channel soft information, and b X z are filled after the codeword bits of the channel soft information. Zero value codeword bits.
  • the bit soft information storage unit is further configured to adjust the code rate spreading factor Z when the channel soft information rate changes, so that the code lengths of the channel soft information before and after the code rate change are consistent.
  • the mother code matrix of the channel soft information before the code rate change is shorter than the unified mother code matrix
  • the information bit is a column
  • the punctured check bit is b column
  • the shortened information bit is a column
  • the puncturing check is performed.
  • the bit is column b
  • the corresponding code lengths are: (n- a) ⁇ ⁇ , (nb) xz, (n- a- b ) xz;
  • the mother code matrix of the channel soft information after the code rate change is shorter than the unified mother code matrix, the information bit is a column, the punctured check bit is b column, the shortened information bit is a column, and the punctured check bit is b.
  • the corresponding code lengths are: (n- a) X ⁇ ! , ( ⁇ - b ) x z (n- a- b ) x ⁇ ! , where z' is an expansion factor adjusted after the rate change;
  • the bit soft information storage unit is specifically configured to adjust the value z of the spreading factor to ⁇ ! when the channel soft information rate changes, and to make the code length of the channel soft information after the code rate changes ( ⁇ - a) ⁇ ⁇ ', (nb ) ⁇ ⁇ ' or (n- a- b ) ⁇ ! and the code length of the channel soft information before the code rate change (n- a) ⁇ ⁇ , (nb ) ⁇ z or (n_ A_b ) ⁇ z—To.
  • the information processing unit is configured to calculate out-of-variable node information according to the interleaved bit soft information and check-out node information read from the check node access unit, and the variable is The codeword bits corresponding to the interleaved bit soft information padding codeword bits in the out-of-node information are corrected to a bit width maximum value, and new check node out-of-node information is calculated according to the modified variable node out-of-node information, according to the correction The variable node information and the new check node information calculate new bit soft information and store it to the bit soft information storage unit.
  • the information processing unit is further configured to: when the new bit soft information is calculated according to the modified variable node external information and the new check node external information, the new bit is soft
  • the codeword bits corresponding to the initialization bit soft information padding codeword bits in the message are corrected to a bit width maximum.
  • the LDPC decoding apparatus further includes:
  • An output buffer unit configured to buffer a hard decision result of the received codeword bits, and output a hard decision result of the codeword bits corresponding to the initialization bit soft information unfilled codeword bits in the hard decision result;
  • the bit soft information storage unit is specifically configured to: when the hard decision result of the codeword bits of the stored bit soft information satisfies the decoding output condition or the information processing unit calculates the new bit soft information times to reach a preset maximum value, The hard decision result of the stored bit soft information codeword bits is sent to the output buffer unit.
  • the embodiment of the present invention further provides an LDPC decoding apparatus decoding method, which is applied to the LDPC decoding apparatus described above; the method includes:
  • the channel soft information is filled according to the value z of the preset spreading factor and the number of columns n of the preset unified mother code matrix, so that the channel soft information bit rate is a full code rate corresponding to the mother code matrix;
  • the new bit soft information is preferably selected Filling the channel soft information according to a value z of a preset spreading factor and a column number n of the preset unified mother code matrix, so that the channel soft information code rate is a full code rate corresponding to the mother code matrix, including :
  • the mother code matrix of the channel soft information shortens the information bit to the column relative to the unified mother code matrix And filling, by the codeword bits of the channel soft information, a codeword bits of an arbitrary value; the mother code matrix of the channel soft information is opposite to the unified mother code matrix puncturing check bit of the b column Filling, after the codeword bits of the channel soft information, b x z codeword bits of zero value;
  • the mother code matrix of the channel soft information is padded with a X z arbitrary values before the codeword bits of the channel soft information when the information bit of the unified mother code matrix is a column and the punctured check bit is b column Codeword bits, and padding x X zero codeword bits after the codeword bits of the channel soft information.
  • the method further includes:
  • the spreading factor z is adjusted to make the code lengths of the channel soft information before and after the code rate change coincide.
  • the mother code matrix of the channel soft information before the code rate change is shorter than the unified mother code matrix
  • the information bit is a column
  • the punctured check bit is b column
  • the shortened information bit is a column
  • the puncturing check is performed.
  • the bit is column b
  • the corresponding code lengths are: (n- a) ⁇ ⁇ , (nb) xz, (n- a- b) xz;
  • the mother code matrix of the channel soft information after the code rate change is shorter than the unified mother code matrix, the information bit is a column, the punctured check bit is b column, the shortened information bit is a column, and the punctured check bit is b.
  • the corresponding code lengths are: (n- a) X ⁇ ! , ( ⁇ - b ) x z (n- a- b) x ⁇ ! , where z' is an expansion factor adjusted after the rate change;
  • the adjusting the extension factor z to make the code lengths of the channel soft information before and after the rate change are consistent, including:
  • the spreading factor z is adjusted to ⁇ ! when the code rate changes, and the code length (n-a) xz', (nb) ⁇ ! or (n-a-b) z of the channel soft information after the code rate is changed '
  • the calculating the new bit soft information according to the bit soft information after the interleaving and the check node out information corresponding to the interleaved bit soft information including: Calculating out-of-variable node information according to the check-out node information corresponding to the interleaved bit soft information and the interleaved bit soft information, and filling the inter-interleaved bit soft information in the variable node outer information
  • the codeword bits of the codeword bits are corrected to a bit width maximum value, and new check node out-of-node information is calculated according to the modified variable node outer information, and is calculated according to the modified variable node outer information and the new check node outer information.
  • New bit soft information is used to calculate a bit width maximum value
  • the method further includes:
  • the codeword bits corresponding to the initialization bit soft information padding codeword bits in the new bit soft information are corrected to a bit width maximum value.
  • the outputting the hard decision result of the codeword bit corresponding to the initialization bit soft information unfilled codeword bit in the new bit soft information includes:
  • the hard decision result of the codeword bits of the new bit soft information is buffered, and a hard decision result of the codeword bits corresponding to the initialization bit soft information unfilled codeword bits in the hard decision result is output.
  • the bit soft information bit rate is initialized.
  • the subsequent decoding does not need to distinguish the bit rate of the bit soft information, and can flexibly select the parallelism according to the application scenario throughput requirement to call the information processing unit, and the hardware implementation is simple; and, according to the preset rotation shift value pair
  • the bit soft information is interleaved, which avoids the de-interlacing process in the prior art, saves the real-time calculation of the rotation value time, and improves the decoding efficiency; further, by adjusting the spreading factor, the channel before and after the code rate change can be softened.
  • the code length of the information is consistent, which in turn makes the LDPC decoding device configuration more flexible.
  • FIG. 1 is a schematic structural diagram of a structure of an LDPC decoding apparatus according to an embodiment of the present invention
  • FIG. 2 is a schematic structural diagram of a structure of a bit soft information storage unit in an LDPC decoding apparatus according to an embodiment of the present invention
  • FIG. 3 is a schematic flowchart of an implementation process of a decoding method of an LDPC decoding apparatus according to an embodiment of the present invention. detailed description
  • the embodiment of the present invention adopts a layered modified minimum and confidence propagation (BP, Belief Propagation) decoding algorithm, which is based on an LDPC parity check matrix H (mxz) (n Z ), and the parity check matrix passes the unified mother
  • BP Belief Propagation
  • the code matrix 3 ⁇ 4 ( m X n ) is extended, and the corresponding spreading factor is z; wherein mxz is the number of bits of the parity check bit of the parity check matrix, and nxz is the code of the bit soft information corresponding to the parity check matrix
  • the full code rate corresponding to the mother code matrix is s/n; wherein s represents the number of information bits of the unified mother code matrix, and n represents the number of columns of the unified mother code matrix.
  • the layered correction minimum and BP decoding algorithm are specifically:
  • the channel soft information structure is a quasi-cyclic structure based on LDPC.
  • LLR( ) LLR ( ) - LLR(r : 1 ) (3 )
  • LLR(rL ) Ax )
  • the LDPC decoding apparatus includes: a bit soft information storage unit 11, a rotation shift value storage unit 12, an interleaving unit 13, and a school. Checking the node access unit 14 and the information processing unit 15; wherein The bit soft information storage unit 11 is configured to fill the channel according to the stored value of the preset spreading factor and the number n of the preset unified mother code matrix when the bit soft information is initialized with the received channel soft information.
  • the channel soft information code rate is a full code rate corresponding to the mother code matrix; and the hard decision result of the code word bit of the stored bit soft information is configured to satisfy a decoding output condition or the information
  • the processing unit 15 outputs a hard decision result of the codeword bits corresponding to the initialization bit soft information unfilled codeword bits in the stored bit soft information when the new bit soft information times reaches a preset maximum value;
  • the rotation shift value storage unit 12 is configured to store a preset rotation shift value; the interleaving unit 13 is configured to perform a slave rotation value according to the rotation shift value read from the rotation shift value storage unit 12
  • the bit soft information read by the bit soft information storage unit 11 is interleaved, and the interleaved bit soft information is sent to the information processing unit 15;
  • the check node access unit 14 is configured to store check node out information corresponding to the bit soft information interleaved by the interleaving unit 13;
  • the information processing unit 15 is configured to calculate, according to the received interleaved bit soft information and the check node out information corresponding to the interleaved bit soft information read from the check node access unit 14 The new bit soft information is sent to the bit soft information storage unit 11.
  • the interleaving unit 13 When the interleaving unit 13 reads the bit soft information from the bit soft information storage unit 11 for interleaving, the preset rotation shift value read from the rotation shift value storage unit 12 is used, thereby saving the real-time computing station.
  • the time of the rotation shift value is described; at the same time, the de-interleaving process for the bit soft information in the prior art can be avoided.
  • the bit soft information storage unit 11 particularly when shortened information bits arranged in a matrix of the mother code channel soft information corresponding to the unified column of a matrix of the mother code, the code word bits of the channel information in a soft Pre-filling a X z arbitrary codeword bits;
  • the mother code matrix of the channel soft information is b column relative to the unified mother code matrix puncturing check bit, padding code words of b X z zero values after the code word bits of the channel soft information;
  • the mother code matrix of the channel soft information is padded with a X z arbitrary values before the codeword bits of the channel soft information when the information bit of the unified mother code matrix is a column and the punctured check bit is b column Codeword bits, and padding x X zero codeword bits after the codeword bits of the channel soft information.
  • the channel soft information needs to be filled:
  • the mother code matrix corresponding to the channel soft information shortens the information bit a column relative to the unified mother code matrix, it indicates that the channel soft information code rate is a non-full code rate due to the lack of code word bits corresponding to the information bits.
  • the mother code matrix corresponding to the channel soft information When the mother code matrix corresponding to the channel soft information is punctured with respect to the unified mother code matrix punctured risk b column, it indicates that the channel soft information code rate is a non-full code rate due to the lack of the code word corresponding to the check bit.
  • the bit causes that the codeword bits of the b X z zero values after the codeword bits of the channel soft information may cause the number of codeword bits corresponding to the channel soft information check bits and the full code rate channel soft information to be insured The number of codeword bits corresponding to the bit is consistent;
  • the mother code matrix corresponding to the channel soft information shortens the information bit a column and the punctured check bit b column relative to the unified mother code matrix, it indicates that the channel soft information code rate is a non-full code rate due to lack of information.
  • the codeword bits corresponding to the bit and the check bit result in filling a codeword bit of a x z arbitrary values before the codeword bit of the channel soft information, and filling b X after the codeword bit of the channel soft information z zero-value codeword bits, which can make the number of codeword bits corresponding to the channel soft information information bit correspond to the number of codeword bits corresponding to the full code rate channel soft information information bit, so that the channel soft information school can be made
  • the number of codeword bits corresponding to the dangerous bit and the code corresponding to the full code rate channel soft information The number of word bits is the same.
  • the bit soft information storage unit 11 is further configured to adjust the code rate spreading factor z when the channel soft information rate changes, so that the code lengths of the channel bit soft information before and after the code rate change are consistent.
  • the mother code matrix of the channel soft information before the code rate change is shorter than the unified mother code matrix, the information bit is a column, the punctured check bit is b column, the shortened information bit is a column, and the punctured check bit is b.
  • the corresponding code lengths are: (n- a) xz, (nb) xz, (n- a- b) xz; the mother code matrix of the channel soft information after the code rate change is relative to the unified mother
  • the code matrix shortens the information bit to column a, the punctured check bit to column b, the shortened information bit to column a, and the punctured check bit to column b
  • the corresponding code lengths are: (n- a) X ⁇ ! , ( ⁇ - b ) x z (n- a- b) x ⁇ ! , where z' is an expansion factor adjusted after the rate change;
  • the bit soft information storage unit 11 is specifically configured to adjust the value z of the spreading factor to ⁇ ′ when the channel soft information code rate changes, and the code of the channel soft information after the code rate is changed. Length (n-a) xz', (nb) ⁇ ' or (n- a- b) z' and the code length (n- a) of the channel soft information before the code rate change xz, (nb) ⁇ z or ( N- a- b) ⁇ z-induced.
  • the bit soft information storage unit 11 stores the channel soft information filled in the full code rate according to the spreading factor z and the parallelism p to initialize the bit soft information; specifically: the bit soft information storage unit 11 accesses each The subunit stores z codeword bits of the channel soft information, each subunit having a depth of z/p, and correspondingly, each access subunit stores p codeword bits of the channel soft information.
  • bit soft information storage unit 11, the rotation shift value storage unit 12, the interleaving unit 13, the check node access unit 14, and the information processing unit 15 may be implemented by a central processing unit (CPU, Central) in the LDPC decoding apparatus. Processing Unit), Digital Signal Processor (DSP) or Field Programmable Gate Array (FPGA);
  • DSP Digital Signal Processor
  • FPGA Field Programmable Gate Array
  • the above-described bit soft information storage unit 11 and rotation shift value storage unit 12 can also be realized by a memory having a storage function.
  • bit soft information storage unit 11 includes n access subunits, where n is the number of columns of the unified mother code matrix. specifically:
  • the aX z arbitrary value codeword bits filled in before the channel soft information codeword bits are stored in the access subunit. 1 to access subunit a, access subunit (a + 1) ⁇ access subunit n stores the channel soft information unfilled codeword bits;
  • the access subunit 1 ⁇ access subunit (n - b) stores the channel soft information unfilled Codeword bits, access subunits (n - b + 1 ) ⁇ access subunits n storing b X z zero value codeword bits after the codeword bits of the channel soft information are filled;
  • the mother code matrix of the channel soft information is shorter than the unified mother code matrix, and the punctured check bit is b, the mother code matrix of the channel soft information is shortened relative to the unified mother code matrix.
  • the bit is a column
  • the access subunit n stores the b X z zero value codeword bits after the codeword bits of the channel soft information
  • the access subunit a ⁇ access subunit (n - b + 1 ) stores the Channel soft information unfilled codeword bits.
  • the information processing unit 15 is configured to calculate the information outside the variable node according to the bit soft information after the interleaving and the information outside the check node read from the check node access unit 14
  • the codeword bits corresponding to the interleaved bit soft information padding codeword bits are corrected to a bit width maximum value, and the new check node out-of-group information is calculated according to the modified variable node information.
  • Modified variable node information and new check node The outer information calculates new bit soft information and stores it to the bit soft information storage unit 11.
  • the information processing unit 15 is further configured to: when the new bit soft information is calculated according to the modified variable node external information and the new check node external information, the new bit soft information is The codeword bits corresponding to the initialization bit soft information padding codeword bits are corrected to a bit width maximum value.
  • the information processing unit 15 has a process of obtaining a minimum value when calculating the information code word bit i of the check node.
  • the variable node information codeword bit is calculated by the formula (3)
  • the variable node information codeword bit qmn calculated based on the codeword bit q n filled in the initialization bit soft information is corrected to the bit width maximum value, and thus, in the formula (4)
  • formula (5) is based on the initialization bit soft information.
  • the new correction filled q n q n codeword bits is calculated in the bit width of the maximum value, in order to avoid iterative calculations based on the fill 11 into the formula (3), the calculation result of formula (4) have an impact, and the subsequent When the q ⁇ calculated by the formula (5) is substituted into the formula (3) for iterative calculation, the variable node information codeword bits calculated by the formula (3) and the new q n calculated by the formula (5) are still calculated. Make corrections.
  • the maximum value of the bit width is the maximum value that can be identified by qmn , and depends on the bit width of the LDPC decoder. For example, if the LDPC bit width is n, the maximum bit width is 2 n -l.
  • the interleaving unit 13 reads bit soft information codeword bits from the access subunit of the bit soft information processing unit 11, and the bit soft information processing unit 11 accesses the subunit to store p per row.
  • the bit soft information code word bits so the number of information processing units 15 participating in the calculation of the new bit soft information is equal to the degree of parallelism p.
  • the LDPC decoding apparatus further includes:
  • the output buffer unit 16 is configured to buffer a hard decision result of the codeword bits of the bit soft information sent by the bit soft information storage unit 11, and output the hard decision result and the initialization ratio a hard decision result of a codeword bit corresponding to a non-padded codeword bit;
  • the bit soft information storage unit 11 is specifically configured to satisfy a decoding output condition in the hard decision result of the code word bit of the stored bit soft information or the number of times the new bit soft information is calculated by the information processing unit 15 reaches a preset maximum value. At the time, the hard decision result of the stored bit soft information codeword bits is sent to the output buffer unit 16.
  • the output buffer unit 16 determines the start of the buffered bit soft information unfilled codeword bit according to the channel soft information code rate and the spreading factor z. The address is read and the amount of data read is divided into s-channel parallel output bit soft information codeword bits.
  • the output buffer unit 16 described above can be implemented by a CPU, DSP or FPGA in the LDPC decoding apparatus.
  • FIG. 3 is a schematic flowchart of an implementation of an LDPC decoding method according to an embodiment of the present invention. As shown in FIG. 2, the method includes:
  • Step 301 When initializing the bit soft information by using the received channel soft information, filling the channel soft information according to the value z of the preset spreading factor and the column number n of the preset unified mother code matrix, so that the channel soft information code a rate corresponding to the full code rate of the mother code matrix;
  • the channel soft information is filled according to a value z of a preset spreading factor and a column number n of the preset unified mother code matrix, so that the channel soft information code rate is a full code corresponding to the mother code matrix.
  • Rate including:
  • the codeword bits of the channel soft information are filled with a x z codeword bits of arbitrary values; the channel When the mother code matrix of the soft information is the b column with respect to the unified mother code matrix puncturing check bit, the code word bits of the b X z zero values are filled after the code word bits of the channel soft information;
  • the code word bits of the channel soft information are filled with a X z
  • the codeword bits of the value are filled with b x z zero-valued codeword bits after the codeword bits of the channel soft information.
  • the step 301 further includes: adjusting the spreading factor z when the channel soft information bit rate changes, so that the code lengths of the channel soft information before and after the code rate change are consistent.
  • the mother code matrix of the channel soft information before the code rate change is shorter than the unified mother code matrix
  • the information bit is a column
  • the punctured check bit is b column
  • the shortened information bit is a column
  • the puncturing check is performed.
  • the bit is column b
  • the corresponding code lengths are: (n- a) ⁇ ⁇ , (nb) xz, (n- a- b) xz;
  • the mother code matrix of the channel soft information after the code rate change is shorter than the unified mother code matrix, the information bit is a column, the punctured check bit is b column, the shortened information bit is a column, and the punctured check bit is b.
  • the corresponding code lengths are: (n- a) X ⁇ ! , ( ⁇ - b ) x z (n- a- b) x ⁇ ! , where z' is an expansion factor adjusted after the rate change;
  • the adjusting the extension factor z to make the code lengths of the channel soft information before and after the rate change are consistent, including:
  • the spreading factor z is adjusted to ⁇ ! when the code rate changes, and the code length (n-a) xz', (nb) ⁇ ! or (n-a-b) z of the channel soft information after the code rate is changed '
  • Step 302 Interleave the bit soft information according to a preset rotation shift value, and calculate a new bit soft according to the interleaved bit soft information and the check node out information corresponding to the interleaved bit soft information.
  • the calculating the new bit soft information according to the bit soft information after the interleaving and the check node out information corresponding to the interleaved bit soft information including:
  • the method further includes: correcting the codeword bit corresponding to the initialization bit soft information padding codeword bit in the new bit soft information to a maximum bit width .
  • Step 303 When the hard decision result of the code bit of the new bit soft information satisfies the decoding output condition or the number of new bit soft information is calculated to reach a preset maximum value, the new bit soft information is The hard decision result output of the codeword bits corresponding to the initialization bit soft information unfilled codeword bits.
  • the outputting the hard decision result of the codeword bit corresponding to the initialization bit soft information unfilled codeword bit in the new bit soft information comprises: buffering the codeword bit of the new bit soft information Hardly deciding the result, and outputting a hard decision result of the codeword bits corresponding to the initialization bit soft information unfilled codeword bits in the hard decision result.
  • bit soft information is initialized with channel soft information filled with a full code rate corresponding to the unified mother code matrix, and new bit soft information is calculated according to a preset rotation shift value;
  • the information code word bit hard decision result satisfies the decoding output condition or the new bit soft information number reaches a preset maximum value, the support of the new bit soft information and the initialization ratio code rate decoding is simplified.
  • the hardware cost is low and the configuration is flexible. It is suitable for high-throughput application scenarios.

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Abstract

本发明公开了一种低密度奇偶校验码LDPC译码装置译码方法，以填充为与统一母码矩阵对应的全码率的信道软信息初始化比特软信息，根据预设的旋转移位值计算新的比特软信息；在所述新的比特软信息码字比特硬判决结果满足译码输出条件或计算新的比特软信息次数达到预设最大值时，将所述新的比特软信息中与所述初始化比特软信息非填充码字比特对应的码字比特的硬判决结果输出。本发明同时还公开一种LDPC译码装置。本发明的技术方案对多码率译码的支持实现简单，硬件成本低，且配置灵活，适用于大吞吐量的应用场景。

Description

一种低密度奇偶校验码译码装置及其译码方法 技术领域
本发明涉及译码技术， 特别涉及一种低密度奇偶校验码（LDPC, Low Density Parity Check Code )译码装置及其译码方法。 背景技术
随着多媒体、 宽带移动、 微波等通信业务的广泛应用， 通信系统对传 输容量和可靠性提出了更高的要求。 基于 LDPC技术的编码方案， 以其强 大的信道纠错编码能力， 良好的传输可靠性， 被广泛应用于许多通信系统， 包括基于 IEEE 802.16e 全球微波互联接入 ( WiMax , Worldwide Interoperability for Microwave Access )标准的移动宽带系统、基于 DVB - S2 标准的数字卫星广播系统和基于地面数字多媒体电视 /手持广播（ DMB - TH, Terrestrial Digital Multimedia TV/Handle Broadcasting )标准数字高清广 播系统。
业界目前的 LDPC译码器， 在对多码率译码提供支持时， 一般采用存 储多个母码矩阵的方案， 实现较为复杂、 硬件成本高； 并且， 要根据多个 母码矩阵对 LDPC译码器中的信息处理单元分别进行配置， 操作繁复， 不 能灵活变更并行度， 因而无法适用于大吞吐量的应用场景。 发明内容
有鉴于此， 本发明实施例的主要目的在于提供一种 LDPC译码装置及 其译码方法， 能使多码率译码实现简单， 能灵活变更并行度， 以适用于大 吞吐量要求的应用场景。
为达到上述目的， 本发明实施例的技术方案是这样实现的： 本发明实施例提供了一种 LDPC译码装置， 所述 LDPC译码装置包括： 比特软信息存储单元、 旋转移位值存储单元、 交织单元、 校验节点存取单 元和信息处理单元； 其中，
所述比特软信息存储单元， 配置为在以接收的信道软信息初始化比特 软信息时， 根据存储的预设扩展因子的值 z和预设统一母码矩阵的列数 n， 填充所述信道软信息， 使所述信道软信息码率为与所述母码矩阵对应的全 码率； 还配置为在存储的比特软信息的码字比特的硬判决结果满足译码输 出条件或所述信息处理单元计算新的比特软信息次数达到预设最大值时， 将存储的比特软信息中与所述初始化比特软信息非填充码字比特对应的码 字比特的硬判决结果输出；
所述旋转移位值存储单元， 配置为存储预设的旋转移位值；
所述交织单元， 配置为根据从所述旋转移位值存储单元读取的旋转移 位值， 对从所述比特软信息存储单元读取的比特软信息进行交织， 并将交 织后的比特软信息发送至所述信息处理单元；
所述校验节点存取单元， 配置为存储与所述交织单元交织后的比特软 信息对应的校验节点外信息；
所述信息处理单元， 配置为根据接收的交织后的比特软信息以及从所 述校验节点存取单元读取的与所述交织后的比特软信息对应的校验节点外 信息， 计算新的比特软信息并发送至所述比特软信息存储单元。
优选地， 所述比特软信息存储单元， 具体配置为在所述信道软信息的 母码矩阵相对所述统一母码矩阵缩短信息位为 a列时， 在所述信道软信息 的码字比特之前填充 a x z个任意值的码字比特；
所述信道软信息的母码矩阵相对所述统一母码矩阵删余校验位为 b列 时， 在所述信道软信息的码字比特之后填充 b X z个零值的码字比特；
所述信道软信息的母码矩阵相对所述统一母码矩阵缩短信息位为 a列 且删余检验位为 b列时， 在所述信道软信息的码字比特之前填充 a X z个任 意值的码字比特， 并在所述信道软信息的码字比特之后填充 b X z个零值的 码字比特。
优选地， 所述比特软信息存储单元， 还配置为在所述信道软信息码率 变化时， 调整码率扩展因子 Z, 使码率变化前后的信道软信息的码长一致。
优选地， 所述码率变化前的信道软信息的母码矩阵相对所述统一母码 矩阵缩短信息位为 a列、删余校验位为 b列、缩短信息位为 a列且删余检验 位为 b列时， 对应的码长分别为： （n- a) χ ζ、 (n-b ) x z、 （n- a- b ) x z;
所述码率变化后的信道软信息的母码矩阵相对所述统一母码矩阵缩短 信息位为 a列、 删余校验位为 b列、 缩短信息位为 a列且删余检验位为 b 列时，对应的码长分别为： （n- a) X τ！、 ( η - b ) x z (n- a- b ) x Ί! , 其中 z' 为码率变化后调整的扩展因子；
所述比特软信息存储单元， 具体配置为在所述信道软信息码率变化时， 将所述扩展因子的值 z调整为 Ί! , 使码率变化后的信道软信息的码长（η- a) χ ζ'、 (n-b ) χ ζ' 或 （n- a- b ) Ί! 与码率变化前的信道软信息的 码长 (n- a) χ ζ、 (n-b ) < z或 （n_ a_b ) < z—致。
优选地， 所述信息处理单元， 具体配置为根据所述交织后的比特软信 息以及从所述校验节点存取单元读取的校验节点外信息， 计算变量节点外 信息， 将所述变量节点外信息中对应所述交织后的比特软信息填充码字比 特的码字比特修正为位宽最大值， 根据所述修正的变量节点外信息计算新 的校验节点外信息， 根据所述修正的变量节点外信息和新的校验节点外信 息， 计算新的比特软信息并存储至所述比特软信息存储单元。
优选地， 所述信息处理单元， 还配置为在根据所述修正的变量节点外 信息和新的校验节点外信息计算出新的比特软信息时， 将所述新的比特软 信息中与所述初始化比特软信息填充码字比特对应的码字比特修正为位宽 最大值。
优选地， 所述 LDPC译码装置还包括：
输出緩沖单元， 配置为緩存接收的码字比特的硬判决结果， 并输出所 述硬判决结果中与所述初始化比特软信息非填充码字比特对应的码字比特 的硬判决结果；
所述比特软信息存储单元， 具体配置为在存储的比特软信息的码字比 特的硬判决结果满足译码输出条件或所述信息处理单元计算新的比特软信 息次数达到预设最大值时， 将存储的比特软信息码字比特的硬判决结果发 送至所述输出緩沖单元。
本发明实施例还提供了一种 LDPC译码装置译码方法， 应用于以上所 述的 LDPC译码装置中； 所述方法包括：
在以接收的信道软信息初始化比特软信息时，根据预设扩展因子的值 z 和预设统一母码矩阵的列数 n, 填充所述信道软信息，使所述信道软信息码 率为与所述母码矩阵对应的全码率；
根据预设的旋转移位值对所述比特软信息进行交织， 根据交织后的比 特软信息以及与所述交织后的比特软信息对应的校验节点外信息， 计算新 的比特软信息；
所述新的比特软信息的码字比特的硬判决结果满足译码输出条件或计 算新的比特软信息次数达到预设最大值时， 将所述新的比特软信息中与所 优选地， 所述根据预设扩展因子的值 z和预设统一母码矩阵的列数 n， 填充所述信道软信息， 使所述信道软信息码率为与所述母码矩阵对应的全 码率， 包括：
所述信道软信息的母码矩阵相对所述统一母码矩阵缩短信息位为 a列 时， 在所述信道软信息的码字比特之前填充 a X z个任意值的码字比特； 所述信道软信息的母码矩阵相对所述统一母码矩阵删余校验位为 b列 时， 在所述信道软信息的码字比特之后填充 b X z个零值的码字比特；
所述信道软信息的母码矩阵相对所述统一母码矩阵缩短信息位为 a列 且删余检验位为 b列时， 在所述信道软信息的码字比特之前填充 a X z个任 意值的码字比特， 并在所述信道软信息的码字比特之后填充 b X z个零值的 码字比特。
优选地， 所述方法还包括：
所述信道软信息码率变化时， 调整所述扩展因子 z, 使码率变化前后的 信道软信息的码长一致。
优选地， 所述码率变化前的信道软信息的母码矩阵相对所述统一母码 矩阵缩短信息位为 a列、删余校验位为 b列、缩短信息位为 a列且删余检验 位为 b列时， 对应的码长分别为： （n- a) χ ζ、 (n-b) x z、 （n- a- b) x z;
所述码率变化后的信道软信息的母码矩阵相对所述统一母码矩阵缩短 信息位为 a列、 删余校验位为 b列、 缩短信息位为 a列且删余检验位为 b 列时，对应的码长分别为： （n- a) X τ！、 ( η - b ) x z (n- a- b) x Ί! , 其中 z' 为码率变化后调整的扩展因子；
所述信道软信息码率变化时， 所述调整所述扩展因子 z, 使码率变化前 后的信道软信息的码长一致， 包括：
在码率变化时将所述扩展因子 z调整为 Ί!， 使码率变化后的信道软信 息的码长（n- a) xz'、 (n-b) Ί! 或（n- a- b) z' 与码率变化前的 信道软信息的码长（n_ a) x z、 (n-b) < z或 （n_a_b) < z—致。
优选地， 所述根据交织后的比特软信息以及与所述交织后的比特软信 息对应的校验节点外信息， 计算新的比特软信息， 包括： 根据所述交织后的比特软信息与所述交织后的比特软信息对应的校验 节点外信息， 计算变量节点外信息， 将所述变量节点外信息中对应所述交 织后的比特软信息填充码字比特的码字比特修正为位宽最大值， 根据所述 修正的变量节点外信息计算新的校验节点外信息， 根据所述修正的变量节 点外信息和新的校验节点外信息计算新的比特软信息。
优选地， 所述计算新的比特软信息之后， 所述方法还包括：
将所述新的比特软信息中与所述初始化比特软信息填充码字比特对应 的码字比特修正为位宽最大值。
优选地， 所述将新的比特软信息中与所述初始化比特软信息非填充码 字比特对应的码字比特的硬判决结果输出， 包括：
緩存所述新的比特软信息的码字比特的硬判决结果， 并输出所述硬判 决结果中与所述初始化比特软信息非填充码字比特对应的码字比特的硬判 决结果。
本发明实施例所提供的技术方案中， 由于将多种码率的信道软信息填 充为与统一母码矩阵对应的全码率的信道软信息并初始化比特软信息， 因 此初始化比特软信息码率相同， 后续译码时不需要对比特软信息的码率进 行区分， 可根据应用场景吞吐量要求灵活选择并行度以调用信息处理单元， 硬件实现简单； 并且， 根据预设的旋转移位值对所述比特软信息进行交织， 避免了现有技术中的反交织处理， 节省了实时计算旋转值时间， 提高了译 码效率； 进一步地， 通过调整扩展因子， 能使码率变化前后的信道软信息 的码长一致， 进而使 LDPC译码装置配置更加灵活。 附图说明
图 1为本发明实施例 LDPC译码装置的组成结构示意图；
图 2为本发明实施例 LDPC译码装置中比特软信息存储单元的组成结 构示意图； 图 3为本发明实施例 LDPC译码装置译码方法的实现流程示意图。 具体实施方式
本发明实施例采用分层修正最小和置信度传播（ BP, Belief Propagation ) 译码算法， 所述算法基于 LDPC奇偶校验矩阵 H (mxz) (n Z), 所述 奇偶校验矩阵通过统一母码矩阵 ¾ ( m X n )扩展得到， 相应的扩展因子为 z; 其中， mxz为所述奇偶校验矩阵校验位的位数， nxz为与所述奇偶校 验矩阵对应比特软信息的码长； 相应的， 与所述母码矩阵对应的全码率为 s/n; 其中， s表示统一母码矩阵的信息位位数， n表示所述统一母码矩阵的 列数。
所述分层修正最小和 BP译码算法具体为：
1、 用信道软信息码字比特 yn对比特软信息码字比特 q 对数似然比 (LLR, Log-Likelihood Ratio )进行初始化， 同时初始化检验节点外信息码 字比特 1皿：
R(qn) = yn ( 1 )
Figure imgf000009_0001
其中， 信道软信息结构为基于 LDPC的准循环结构。
2、 迭代计算比特软信息码字比特 qn:
Form = 0, … ， M-1
For n 6 N ( m )
根据校验节点外信息码字比特 和比特软信息码字比特 qn,计算对应 的变量节点外信息码字比特 q^:
LLR( ) = LLR ( ) - LLR(r : 1 ) (3 ) 根据公式（3 ) 中变量节点外信息码字比特 qmn, 计算新的校验节点外 信息码字比特 ： LLR(rL ) = Ax )|) ( 4 }
Figure imgf000010_0001
end
For n 6 N(m)
根据公式（4) 中新的校验节点外信息码字比特 i 和公式（3) 中变量 节点外信息码字比特 q^, 计算新的比特软信息码字比特 qn:
LLR ) = LL (qmn ) + LLR(r ) (5) end
end
其中， N {m} = {n: H = 1}表示参加第 m个校验方程的所有码字 比特的下标的集合。
3、 迭代终止判断：
对 LLR(qn)进行硬判，
Forn = 0, ... , N-1
If ( LLR (qn) >0) i = 0
else
x = l
如果比特软信息码字比特 qn的硬判决结果 X 满足译码输出条件 HxT =0, 或达到最大迭代计算次数， 则输出比特软信息码字比特 qn的硬判 决结果 X作为译码结果输出， 否则继续迭代计算。
下面结合附图及具体实施例对本发明再作进一步详细的说明。
图 1为本发明实施例 LDPC译码装置的组成结构示意图， 如图 1所示， 所述 LDPC译码装置包括： 比特软信息存储单元 11、 旋转移位值存储单元 12、 交织单元 13、 校验节点存取单元 14和信息处理单元 15; 其中， 所述比特软信息存储单元 11 , 配置为在以接收的信道软信息初始化比 特软信息时，根据存储的预设扩展因子的值 z和预设统一母码矩阵的列数 n, 填充所述信道软信息， 使所述信道软信息码率为与所述母码矩阵对应的全 码率； 还配置为在存储的比特软信息的码字比特的硬判决结果满足译码输 出条件或所述信息处理单元 15 计算新的比特软信息次数达到预设最大值 时， 将存储的比特软信息中与所述初始化比特软信息非填充码字比特对应 的码字比特的硬判决结果输出；
所述旋转移位值存储单元 12, 配置为存储预设的旋转移位值； 所述交织单元 13 ,配置为根据从所述旋转移位值存储单元 12读取的旋 转移位值， 对从所述比特软信息存储单元 11读取的比特软信息进行交织， 并将交织后的比特软信息发送至所述信息处理单元 15；
所述校验节点存取单元 14,配置为存储与所述交织单元 13交织后的比 特软信息对应的校验节点外信息；
所述信息处理单元 15 , 配置为根据接收的交织后的比特软信息以及从 所述校验节点存取单元 14读取的与所述交织后的比特软信息对应的校验节 点外信息， 计算新的比特软信息并发送至所述比特软信息存储单元 11。
其中， 所述交织单元 13从比特软信息存储单元 11读取比特软信息进 行交织时， 使用从所述旋转移位值存储单元 12读取的预设的旋转移位值， 节约了实时计算所述旋转移位值的时间； 同时可避免现有技术中针对所述 比特软信息的反交织处理。
优选地， 所述比特软信息存储单元 11 , 具体配置为在所述信道软信息 的母码矩阵相对所述统一母码矩阵缩短信息位为 a列时， 在所述信道软信 息的码字比特之前填充 a X z个任意值的码字比特；
所述信道软信息的母码矩阵相对所述统一母码矩阵删余校验位为 b列 时， 在所述信道软信息的码字比特之后填充 b X z个零值的码字比特； 所述信道软信息的母码矩阵相对所述统一母码矩阵缩短信息位为 a列 且删余检验位为 b列时， 在所述信道软信息的码字比特之前填充 a X z个任 意值的码字比特， 并在所述信道软信息的码字比特之后填充 b X z个零值的 码字比特。
其中， 所述信道软信息的码率与所述统一母码矩阵对应的全码率不一 致时时， 需要对所述信道软信息进行填充：
所述信道软信息对应的母码矩阵相对所述统一母码矩阵缩短信息位 a 列时， 说明所述信道软信息码率为非全码率是由于缺少了信息位对应的码 字比特导致， 根据所述统一母码矩阵的列数 n和扩展因子 z得到所述统一 母码矩阵对应的全码率信道软信息码长为 η χ ζ, 对应的， 在所述信道软信 息的码字比特之前填充 a X ζ个任意值的码字比特可使所述信道软信息信息 位对应的码字比特数量与全码率信道软信息信息位对应的码字比特数量一 致；
所述信道软信息对应的母码矩阵相对所述统一母码矩阵删余校险位 b 列时， 说明所述信道软信息码率为非全码率是由于缺少了校验位对应的码 字比特导致， 在所述信道软信息的码字比特之后填充 b X z个零值的码字比 特可使所述信道软信息校验位对应的码字比特数量与全码率信道软信息校 险位对应的码字比特数量一致；
所述信道软信息对应的母码矩阵相对所述统一母码矩阵缩短信息位 a 列且删余校验位 b列时， 说明所述信道软信息码率为非全码率是由于缺少 了信息位和校验位对应的码字比特导致， 在所述信道软信息的码字比特之 前填充 a X z个任意值的码字比特， 并在所述信道软信息的码字比特之后填 充 b X z个零值的码字比特， 可使所述信道软信息信息位对应的码字比特数 量对应与全码率信道软信息信息位对应的码字比特数量一致， 可使所述信 道软信息校险位对应的码字比特数量与全码率信道软信息校险位对应的码 字比特数量一致。
优选地， 所述比特软信息存储单元 11, 还配置为在所述信道软信息码 率变化时， 调整码率扩展因子 z, 使码率变化前后的信道比特软信息的码长 一致。
所述码率变化前的信道软信息的母码矩阵相对所述统一母码矩阵缩短 信息位为 a列、 删余校验位为 b列、 缩短信息位为 a列且删余检验位为 b 列时， 对应的码长分别为： （n- a) x z、 (n-b) x z、 （n- a- b) x z; 所述码率变化后的信道软信息的母码矩阵相对所述统一母码矩阵缩短 信息位为 a列、 删余校验位为 b列、 缩短信息位为 a列且删余检验位为 b 列时，对应的码长分别为： （n- a) X Ί！、 ( η - b ) x z (n- a- b) x Ί! , 其中 z' 为码率变化后调整的扩展因子；
优选地， 所述比特软信息存储单元 11, 具体配置为在所述信道软信息 码率变化时， 将所述扩展因子的值 z调整为 ζ' , 使码率变化后的信道软信 息的码长（n- a) xz'、 (n-b) ζ' 或（n- a- b) z' 与码率变化前的 信道软信息的码长（n- a) x z、 (n-b) < z或 （n- a- b) < z—致。
优选地， 所述比特软信息存储单元 11根据扩展因子 z和并行度 p存储 填充为全码率的信道软信息以初始化比特软信息； 具体为： 所述比特软信 息存储单元 11每个存取子单元存储所述信道软信息的 z个码字比特， 每个 子单元的深度为 z/p, 相应地， 每个存取子单元每行存储所述信道软信息的 p个码字比特。
实际应用中， 上述比特软信息存储单元 11、 旋转移位值存储单元 12、 交织单元 13、 校验节点存取单元 14和信息处理单元 15可由 LDPC译码装 置中的中央处理器（ CPU, Central Processing Unit )、数字信号处理器（ DSP, Digital Signal Processor )或可编程门阵列 （ FPGA, Field Programmable Gate Array) 实现； 上述比特软信息存储单元 11和旋转移位值存储单元 12还可由具有存 储功能的存储器来实现。
图 2为所述比特软信息存储单元 11的组成结构示意图， 如图 2所示， 所述比特软信息存储单元 11包括 n个存取子单元， n为所述统一母码矩阵 的列数， 具体地：
所述信道软信息的母码矩阵相对所述统一母码矩阵缩短信息位为 a列 时， 所述信道软信息码字比特之前填充的 a X z个任意值码字比特存储在存 取子单元 1〜存取子单元 a, 存取子单元（a + 1 ) 〜存取子单元 n存储所述 信道软信息非填充的码字比特；
所述信道软信息的母码矩阵相对所述统一母码矩阵删余校验位为 b列 时， 存取子单元 1 ~存取子单元（ n - b )存储所述信道软信息非填充的码字 比特， 存取子单元（ n - b + 1 ) ~存取子单元 n存储所述信道软信息的码字 比特之后填充的 b X z个零值码字比特；
所述信道软信息的母码矩阵相对所述统一母码矩阵缩短信息位为 a列 且删余检验位为 b列时， 所述信道软信息的母码矩阵相对所述统一母码矩 阵缩短信息位为 a列时， 所述信道软信息码字比特之前填充的 a X z个任意 值码字比特存储在存取子单元 1 ~存取子单元 a,存取子单元（ n _ b + 1 ) ~ 存取子单元 n存储所述信道软信息的码字比特之后填充的 b X z个零值码字 比特， 存取子单元 a〜存取子单元（n - b + 1 )存储所述信道软信息非填充 的码字比特。
优选地， 所述信息处理单元 15 , 具体配置为根据所述交织后的比特软 信息以及从所述校验节点存取单元 14读取的校验节点外信息， 计算变量节 点外信息， 将所述变量节点外信息中对应所述交织后的比特软信息填充码 字比特的码字比特修正为位宽最大值， 根据所述修正的变量节点外信息计 算新的校验节点外信息， 根据所述修正的变量节点外信息和新的校验节点 外信息计算新的比特软信息并存储至所述比特软信息存储单元 11。
优选地， 所述信息处理单元 15, 还配置为在根据所述修正的变量节点 外信息和新的校验节点外信息计算出新的比特软信息时 , 将所述新的比特 软信息中与所述初始化比特软信息填充码字比特对应的码字比特修正为位 宽最大值。
由于本发明采用的分层修正最小和 BP译码算法， 由公式（4 )可知， 所述信息处理单元 15在计算校验节点外信息码字比特 i 时， 存在求取最 小值的处理， 因此在利用公式（3 )计算出变量节点信息码字比特 时， 将根据初始化比特软信息填充的码字比特 qn计算的变量节点信息码字比特 qmn修正为位宽最大值， 如此， 在利用公式（4 )计算校验节点外信息码字 比特 时， 可避免公式（3 ) 中基于填充的比特软信息码字比特 qn对计算 结果产生影响； 同时， 将公式（5 )基于初始化比特软信息填充的码字比特 qn计算的新的 qn修正为位宽最大值， 以避免基于填充的 11代入公式（3 ) 进行迭代计算时， 对公式（4 ) 的计算结果产生影响， 并且后续将公式（5 ) 计算的 q †代入公式（3 )进行迭代计算时， 仍要公式（3 )计算出的变量 节点信息码字比特 和公式（5 )计算出的新的 qn进行修正。
其中， 所述位宽最大值为 qmn能标识的最大数值，取决于 LDPC译码器 的位宽， 例如 LDPC位宽为 n, 则位宽最大值为 2n-l。
其中， 由于所述交织单元 13从所述比特软信息处理单元 11 的存取子 单元按行读取比特软信息码字比特， 且所述比特软信息处理单元 11存取子 单元每行存储 p个比特软信息码字比特， 因此参与计算所述新的比特软信 息的信息处理单元 15的个数与并行度 p—致。
优选地， 所述 LDPC译码装置还包括：
输出緩沖单元 16,配置为緩存所述比特软信息存储单元 11发送的比特 软信息的码字比特的硬判决结果， 输出所述硬判决结果中与所述初始化比 特软信息非填充码字比特对应的码字比特的硬判决结果；
所述比特软信息存储单元 11 , 具体配置为在存储的比特软信息的码字 比特的硬判决结果满足译码输出条件或所述信息处理单元 15计算新的比特 软信息次数达到预设最大值时， 将存储的比特软信息码字比特的硬判决结 果中发送至所述输出緩沖单元 16。
其中， 当所述统一母码矩阵的信息位位数为 s 时， 所述输出緩沖单元 16根据所述信道软信息码率和扩展因子 z确定緩存的比特软信息非填充码 字比特的起始读取地址和读取数据量，分为 s路并行输出比特软信息码字比 特。
上述输出緩沖单元 16可由 LDPC译码装置中的 CPU、 DSP或 FPGA 实现。
图 3为本发明实施例 LDPC译码方法的实现流程示意图， 如图 2所示， 所述方法包括：
步驟 301 : 在以接收的信道软信息初始化比特软信息时，根据预设扩展 因子的值 z和预设统一母码矩阵的列数 n, 填充所述信道软信息， 使所述信 道软信息码率为与所述母码矩阵对应的全码率；
优选地， 所述根据预设扩展因子的值 z和预设统一母码矩阵的列数 n， 填充所述信道软信息使所述信道软信息码率为与所述母码矩阵对应的全码 率， 包括：
所述信道软信息的母码矩阵相对所述统一母码矩阵缩短信息位为 a列 时， 在所述信道软信息的码字比特之前填充 a X z个任意值的码字比特； 所述信道软信息的母码矩阵相对所述统一母码矩阵删余校验位为 b列 时， 在所述信道软信息的码字比特之后填充 b X z个零值的码字比特；
所述信道软信息的母码矩阵相对所述统一母码矩阵缩短信息位为 a列 且删余检验位为 b列时， 在所述信道软信息的码字比特之前填充 a X z个任 意值的码字比特， 并在所述信道软信息的码字比特之后填充 b X z个零值的 码字比特。
优选地， 步驟 301 还包括： 所述信道软信息码率变化时， 调整所述扩 展因子 z, 使码率变化前后的信道软信息的码长一致。
优选地， 所述码率变化前的信道软信息的母码矩阵相对所述统一母码 矩阵缩短信息位为 a列、删余校验位为 b列、缩短信息位为 a列且删余检验 位为 b列时， 对应的码长分别为： （n- a) χ ζ、 (n-b) x z、 （n- a- b) x z;
所述码率变化后的信道软信息的母码矩阵相对所述统一母码矩阵缩短 信息位为 a列、 删余校验位为 b列、 缩短信息位为 a列且删余检验位为 b 列时，对应的码长分别为： （n- a) X τ！、 ( η - b ) x z (n- a- b) x Ί! , 其中 z' 为码率变化后调整的扩展因子；
所述信道软信息码率变化时， 所述调整所述扩展因子 z, 使码率变化前 后的信道软信息的码长一致， 包括：
在码率变化时将所述扩展因子 z调整为 Ί!， 使码率变化后的信道软信 息的码长（n- a) xz'、 (n-b) Ί! 或（n- a- b) z' 与码率变化前的 信道软信息的码长（n_ a) x z、 (n-b) < z或 （n_a_b) < z—致。
步驟 302: 根据预设的旋转移位值对所述比特软信息进行交织，根据交 织后的比特软信息以及与所述交织后的比特软信息对应的校验节点外信 息， 计算新的比特软信息；
优选地， 所述根据交织后的比特软信息以及与所述交织后的比特软信 息对应的校验节点外信息， 计算新的比特软信息， 包括：
根据所述交织后的比特软信息与所述交织后的比特软信息对应的校验 节点外信息， 计算变量节点外信息， 将所述变量节点外信息中对应所述交 织后的比特软信息填充码字比特的码字比特修正为位宽最大值， 根据所述 修正的变量节点外信息计算新的校验节点外信息， 根据所述修正的变量节 点外信息和新的校验节点外信息计算新的比特软信息。
优选地， 所述计算新的比特软信息之后， 所述方法还包括： 将所述新 的比特软信息中与所述初始化比特软信息填充码字比特对应的码字比特修 正为位宽最大值。
步驟 303 :所述新的比特软信息的码字比特的硬判决结果满足译码输出 条件或计算新的比特软信息次数达到预设最大值时， 将所述新的比特软信 息中与所述初始化比特软信息非填充码字比特对应的码字比特的硬判决结 果输出。
优选地， 所述将新的比特软信息中与所述初始化比特软信息非填充码 字比特对应的码字比特的硬判决结果输出， 包括： 緩存所述新的比特软信 息的码字比特的硬判决结果， 并输出所述硬判决结果中与所述初始化比特 软信息非填充码字比特对应的码字比特的硬判决结果。
以上所述， 仅为本发明的较佳实施例而已， 并非用于限定本发明的保 护范围。 凡在本发明的精神和范围之内所作的任何修改、 等同替换和改进 等， 均包含在本发明的保护范围之内。 工业实用性
本发明实施例中， 以填充为与统一母码矩阵对应的全码率的信道软信 息初始化比特软信息， 根据预设的旋转移位值计算新的比特软信息； 在所 述新的比特软信息码字比特硬判决结果满足译码输出条件或计算新的比特 软信息次数达到预设最大值时 , 将所述新的比特软信息中与所述初始化比 码率译码的支持实现简单， 硬件成本低， 且配置灵活， 适配置为大吞吐量 的应用场景。

Claims

权利要求书
1、一种低密度奇偶校验码 LDPC译码装置，所述 LDPC译码装置包括： 比特软信息存储单元、 旋转移位值存储单元、 交织单元、 校验节点存取单 元和信息处理单元； 其中，
所述比特软信息存储单元， 配置为在以接收的信道软信息初始化比特 软信息时， 根据存储的预设扩展因子的值 z和预设统一母码矩阵的列数 n， 填充所述信道软信息， 使所述信道软信息码率为与所述母码矩阵对应的全 码率； 还配置为在存储的比特软信息的码字比特的硬判决结果满足译码输 出条件或所述信息处理单元计算新的比特软信息次数达到预设最大值时， 将存储的比特软信息中与所述初始化比特软信息非填充码字比特对应的码 字比特的硬判决结果输出；
所述旋转移位值存储单元， 配置为存储预设的旋转移位值；
所述交织单元， 配置为根据从所述旋转移位值存储单元读取的旋转移 位值， 对从所述比特软信息存储单元读取的比特软信息进行交织， 并将交 织后的比特软信息发送至所述信息处理单元；
所述校验节点存取单元， 配置为存储与所述交织单元交织后的比特软 信息对应的校验节点外信息；
所述信息处理单元， 配置为根据接收的交织后的比特软信息以及从所 述校验节点存取单元读取的与所述交织后的比特软信息对应的校验节点外 信息， 计算新的比特软信息并发送至所述比特软信息存储单元。
2、 根据权利要求 1所述的 LDPC译码装置， 其中，
所述比特软信息存储单元， 具体配置为在所述信道软信息的母码矩阵 相对所述统一母码矩阵缩短信息位为 a列时， 在所述信道软信息的码字比 特之前填充 a X z个任意值的码字比特；
所述信道软信息的母码矩阵相对所述统一母码矩阵删余校验位为 b列 时， 在所述信道软信息的码字比特之后填充 b X z个零值的码字比特； 所述信道软信息的母码矩阵相对所述统一母码矩阵缩短信息位为 a列 且删余检验位为 b列时， 在所述信道软信息的码字比特之前填充 a X z个任 意值的码字比特， 并在所述信道软信息的码字比特之后填充 b X z个零值的 码字比特。
3、 根据权利要求 1所述的 LDPC译码装置， 其中，
所述比特软信息存储单元， 还配置为在所述信道软信息码率变化时， 调整码率扩展因子 z, 使码率变化前后的信道软信息的码长一致。
4、 根据权利要求 3所述的 LDPC译码装置， 其中，
所述码率变化前的信道软信息的母码矩阵相对所述统一母码矩阵缩短 信息位为 a列、 删余校验位为 b列、 缩短信息位为 a列且删余检验位为 b 列时， 对应的码长分别为： （n- a) xz、 (n-b) x z、 （n- a- b) x z;
所述码率变化后的信道软信息的母码矩阵相对所述统一母码矩阵缩短 信息位为 a列、 删余校验位为 b列、 缩短信息位为 a列且删余检验位为 b 列时，对应的码长分别为： （n- a) X τ！、 ( η - b ) x z (n- a- b) x Ί! , 其中 z' 为码率变化后调整的扩展因子；
所述比特软信息存储单元， 具体配置为在所述信道软信息码率变化时， 将所述扩展因子的值 z调整为 Ί! , 使码率变化后的信道软信息的码长（η- a) χ ζ'、 (n-b) χ ζ' 或 （n- a- b) Ί! 与码率变化前的信道软信息的 码长 (n- a) χζ、 (n-b) < z或 （n_a_b) < z—致。
5、 根据权利要求 1、 2、 3或 4所述的 LDPC译码装置， 其中， 所述信息处理单元， 具体配置为根据所述交织后的比特软信息以及从 所述校验节点存取单元读取的校验节点外信息， 计算变量节点外信息， 将 所述变量节点外信息中对应所述交织后的比特软信息填充码字比特的码字 比特修正为位宽最大值， 根据所述修正的变量节点外信息计算新的校验节 点外信息， 根据所述修正的变量节点外信息和新的校验节点外信息， 计算 新的比特软信息并存储至所述比特软信息存储单元。
6、 根据权利要求 1、 2、 3或 4所述的 LDPC译码装置， 其中， 所述信息处理单元， 还配置为在根据所述修正的变量节点外信息和新 的校验节点外信息计算出新的比特软信息时 , 将所述新的比特软信息中与 所述初始化比特软信息填充码字比特对应的码字比特修正为位宽最大值。
7、 根据权利要求 1、 2、 3或 4所述的 LDPC译码装置， 其中， 所述 LDPC译码装置还包括：
输出緩沖单元， 配置为緩存接收的码字比特的硬判决结果， 并输出所 述硬判决结果中与所述初始化比特软信息非填充码字比特对应的码字比特 的硬判决结果；
所述比特软信息存储单元， 具体配置为在存储的比特软信息的码字比 特的硬判决结果满足译码输出条件或所述信息处理单元计算新的比特软信 息次数达到预设最大值时， 将存储的比特软信息码字比特的硬判决结果发 送至所述输出緩沖单元。
8、 一种 LDPC译码装置译码方法， 应用于权利要求 1所述的 LDPC译 码装置中； 所述方法包括：
在以接收的信道软信息初始化比特软信息时，根据预设扩展因子的值 z 和预设统一母码矩阵的列数 n, 填充所述信道软信息，使所述信道软信息码 率为与所述母码矩阵对应的全码率；
根据预设的旋转移位值对所述比特软信息进行交织， 根据交织后的比 特软信息以及与所述交织后的比特软信息对应的校验节点外信息， 计算新 的比特软信息；
所述新的比特软信息的码字比特的硬判决结果满足译码输出条件或计 算新的比特软信息次数达到预设最大值时， 将所述新的比特软信息中与所
9、 根据权利要求 8所述的方法， 其中， 所述根据预设扩展因子的值 z 和预设统一母码矩阵的列数 n, 填充所述信道软信息，使所述信道软信息码 率为与所述母码矩阵对应的全码率， 包括：
所述信道软信息的母码矩阵相对所述统一母码矩阵缩短信息位为 a列 时， 在所述信道软信息的码字比特之前填充 a X z个任意值的码字比特； 所述信道软信息的母码矩阵相对所述统一母码矩阵删余校验位为 b列 时， 在所述信道软信息的码字比特之后填充 b X z个零值的码字比特；
所述信道软信息的母码矩阵相对所述统一母码矩阵缩短信息位为 a列 且删余检验位为 b列时， 在所述信道软信息的码字比特之前填充 a X z个任 意值的码字比特， 并在所述信道软信息的码字比特之后填充 b X z个零值的 码字比特。
10、 根据权利要求 8所述的方法， 其中， 所述方法还包括：
所述信道软信息码率变化时， 调整所述扩展因子 z, 使码率变化前后的 信道软信息的码长一致。
11、 根据权利要求 10所述的方法， 其中，
所述码率变化前的信道软信息的母码矩阵相对所述统一母码矩阵缩短 信息位为 a列、 删余校验位为 b列、 缩短信息位为 a列且删余检验位为 b 列时， 对应的码长分别为： （n- a) xz、 (n-b) x z、 （n- a- b) x z; 所述码率变化后的信道软信息的母码矩阵相对所述统一母码矩阵缩短 信息位为 a列、 删余校验位为 b列、 缩短信息位为 a列且删余检验位为 b 列时，对应的码长分别为： （n- a) X τ！、 ( η - b ) x z (n- a- b) x Ί! , 其中 z' 为码率变化后调整的扩展因子；
所述信道软信息码率变化时， 所述调整所述扩展因子 z, 使码率变化前 后的信道软信息的码长一致， 包括： 在码率变化时将所述扩展因子 z调整为 Ί! , 使码率变化后的信道软信 息的码长（n- a) x z'、 (n-b) Ί! 或（n- a- b) z' 与码率变化前的 信道软信息的码长（n_ a) xz、 (n-b) <z或 （n_a_b) <z—致。
12、 根据权利要求 8、 9、 10或 11所述的方法， 其中， 所述根据交织 后的比特软信息以及与所述交织后的比特软信息对应的校验节点外信息， 计算新的比特软信息， 包括：
根据所述交织后的比特软信息与所述交织后的比特软信息对应的校验 节点外信息， 计算变量节点外信息， 将所述变量节点外信息中对应所述交 织后的比特软信息填充码字比特的码字比特修正为位宽最大值， 根据所述 修正的变量节点外信息计算新的校验节点外信息， 根据所述修正的变量节 点外信息和新的校验节点外信息计算新的比特软信息。
13、 根据权利要求 8、 9、 10或 11所述的方法， 其中， 所述计算新的 比特软信息之后， 所述方法还包括：
将所述新的比特软信息中与所述初始化比特软信息填充码字比特对应 的码字比特修正为位宽最大值。
14、 根据权利要求 8、 9、 10或 11所述的方法， 其中， 所述将新的比 特软信息中与所述初始化比特软信息非填充码字比特对应的码字比特的硬 判决结果输出， 包括：
緩存所述新的比特软信息的码字比特的硬判决结果， 并输出所述硬判 决结果中与所述初始化比特软信息非填充码字比特对应的码字比特的硬判 决结果。
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