WO2013037630A1 - Circuit assembly for avoiding collisions in data transfer - Google Patents
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Definitions
- peripheral circuits or modules are present, which are controlled on the one hand by the microprocessor, and on the other hand initiate special functions, such as switching signals for power stages such as power transistors or relays to one - and turn off high currents.
- Such an arrangement describes the application note AP32013, Vl.O, March 2005 by Infineon "TriCore, connecting low side switch TLE6244X to microcontroller TC1796 using microsecond bus.”
- TriCore connecting low side switch TLE6244X to microcontroller TC1796 using microsecond bus.
- the clock frequency of this external clock signal may be up to 40 MHz in the transmission of data from the microprocessor to the circuit to be controlled Usually these are clocked with the clock signal transmitted by the microprocessor.
- This clock is within the circuit to be controlled mostly down-divided and the data to be transmitted from the circuit to the microprocessor are clocked with this divided down clock signal.
- the transmission is thus much slower. Therefore, the case may occur that still data from the circuit to be controlled to the microprocessor to a request from this are transmitted, while already a new data transmission with possibly. a new request to send data from the microprocessor to the circuit to be controlled takes place. This can lead to transmission collisions, which impairs the proper functioning of the circuit arrangement.
- a circuit arrangement has at least terminals for data to be received, data to be transmitted and a microsecond bus interface comprising an external clock signal for communication with a microprocessor. It further comprises a divider circuit which divides the frequency of the external clock signal for controlling the data transmission from the circuit arrangement to a microprocessor, and a state machine which is set to flag during transmission of data from the circuit arrangement to the microprocessor and when set Flag upon receipt of data from the microprocessor requiring a response to suppress transmission of the response to the microprocessor.
- the flag can be realized by a single bit or by several bits. This makes it possible in a simple manner, merely by interrogating the state of a flag, to prevent the beginning of a second transmission of data via the upstream channel while a transmission is still in progress.
- the state machine is set up, despite the suppression of the response to the microprocessor, to execute another instruction contained in the received data.
- the received data are therefore not completely ignored when the flag is set, it is merely the execution of a possibly new request to send data suppressed.
- Figure 1 is a block diagram of an inventive
- Circuitry connected to a microprocessor via a microsecond bus.
- FIG. 1 shows a circuit arrangement ASIC according to the invention for avoiding collisions during data transfer, which has a micro-subscriber-bus interface MSCII-interface for communication with a microprocessor which also has a microsecond-bus interface MSCII-interface.
- a data channel 1 - usually called downstream channel - for transmitting data from the microprocessor] i to the circuit ASIC
- a data channel 2 - usually called upstream channel - for the transmission of data from the circuit ASIC to the microprocessor] i provided.
- Circuit arrangement ASIC has for this purpose a data input M_SDI and a data output M_SDO. In addition, it has a clock input M_CLK, which is the receipt of an external clock signal EXT_CLK from the microprocessor ⁇ on lines 3 is used.
- the data connection 1 for the transmission of data from the microprocessor ⁇ to the circuit arrangement ASIC and the connection 3 for the transmission of the external clock signal EXT_CLK are designed as two-wire lines on which, for example, anti-phase signals for better interference safety can be transmitted. In addition, a faster data transfer is possible because of the lower stroke of the signals.
- the inventive circuit arrangement ASIC contains a
- Divider Circuit Divider which divides the external clock received via the microsecond bus interface MSCI I-Interface down to a frequency which is expedient for data processing within the circuit arrangement ASIC. In particular for the transmission of data from the circuit arrangement ASIC to
- the circuit arrangement ASIC contains a transmission device ShiftControl, on the one hand outputs data via the connection M_SDO the microseconds bus interface MSCII interface to the microprocessor] i and on the other hand supplied by the divider circuit divider with the corresponding divided down clock signal.
- Au ⁇ ßerdem it is driven by a state machine SM, which also controls other operations in the circuit ASIC and processes data, in particular in an embodiment of the circuit arrangement as an array of low-side switches for driving power switches, this low-side switch dependent turns on or off the received data.
- Condition data which are determined with the aid of test circuits, are usually transmitted by the circuit arrangement ASIC to the microprocessor 1 via the upstream channel 2.
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Abstract
The invention relates to a circuit assembly (ASIC) having a microsecond bus interface (MSCII Interface) for communicating with a microprocessor (μC). The microsecond bus interface has at least connections for data to be received (M_SDI), for data to be sent (M_SDO), and for an external clock signal (M_CLK). The circuit assembly also has a divider circuit (Divider), which divides the frequency of the external clock signal (M_CLK) in order to control the data transmission from the circuit assembly to a microprocessor (μC), and a state machine, which is designed to set a flag during transmission of data from the circuit assembly to a microprocessor (μC) and, when data requiring a response are received from the microprocessor while the flag is set, to suppress the transmission of the response to the microprocessor (μC).
Description
Beschreibung description
Schaltungsanordnung zur Vermeidung von Kollisionen beim Datentransfer Circuit arrangement for avoiding collisions during data transfer
In modernen Kraftfahrzeugen werden eine Fülle von Funktionen durch in Mikroprozessoren ablaufende, für die Ausführung der Funktionen entwickelte Programme gesteuert. In vielen Fällen sind jedoch spezielle, häufig als Asics (Applicant specific integrated circuit) realisierte, periphere Schaltungsanordnungen bzw. Bausteine vorhanden, die einerseits durch den Mikroprozessor angesteuert werden, und die andererseits spezielle Funktionen initiieren, beispielsweise Schaltsignale für Leistungsendstufen wie Leistungstransistoren oder Relais zum Ein- und Ausschalten hoher Ströme bereitstellen. In modern motor vehicles, a plethora of functions are controlled by programs running in microprocessors designed to execute the functions. In many cases, however, special, often as Asics (Applicant Specific Integrated Circuit) realized, peripheral circuits or modules are present, which are controlled on the one hand by the microprocessor, and on the other hand initiate special functions, such as switching signals for power stages such as power transistors or relays to one - and turn off high currents.
Eine solche Anordnung beschreibt die Application Note AP32013, Vl.O, März 2005 von Infineon„TriCore, connecting low side switch TLE6244X to microcontroller TC1796 using microsecond bus". Dort ist beschrieben, dass zur Steuerung des low side Schalterbausteins TLE6244 durch einen Mikrocontroller neben dem üblichen SPI-Bus eine Kommunikation über den Mikrosekundenbus erfolgen kann . Bei diesem Mikrosekundenbus ist neben einem Datenkanal vom Mikroprozessor zu der zu steuernden Schaltungsanordnung (downstream Kanal) und einem Datenkanal von der zu steuernden Schaltungsanordnung zum Mikroprozessor (upstream Kanal) zumindest eine weitere Verbindung zur Übertragung eines Takt- Signals vom Mikroprozessor zur zu steuernden Schaltungsanordnung vorgesehen. Da der Mikrosekundenbus eine deutlich höhere Datenrate erlaubt als der SPI-Bus, kann die Taktfreguenz dieses externen Taktsignals bis zu 40 MHz betragen. Bei der Übertragung von Daten vom Mikroprozessor zu der zu steuernden Schaltungsanordnung werden diese üblicherweise mit dem vom Mikroprozessor übertragenen Taktsignal getaktet. Dieser Takt wird innerhalb der zu steuernden Schaltungsanordnung
zumeist heruntergeteilt und die von der Schaltungsanordnung zum Mikroprozessor zu übertragenden Daten werden mit diesem heruntergeteilten Taktsignal getaktet. Die Übertragung erfolgt also deutlich langsamer. Daher kann der Fall auftreten, dass noch Daten von der zu steuernden Schaltungsanordnung zum Mikroprozessor hin auf eine Aufforderung von diesem übertragen werden, während bereits eine neue Datenübertragung mit ggf . einer neuen Aufforderung, Daten zu senden, vom Mikroprozessor an die zu steuernde Schaltungsanordnung erfolgt. Hierdurch kann es zu Übertragungskollisionen kommen, was eine ordnungsgemäße Funktion der Schaltungsanordnung beeinträchtigt. Such an arrangement describes the application note AP32013, Vl.O, March 2005 by Infineon "TriCore, connecting low side switch TLE6244X to microcontroller TC1796 using microsecond bus." There is described that for controlling the low side switch module TLE6244 by a microcontroller in addition to the In this microsecond bus, in addition to a data channel from the microprocessor to the circuit arrangement to be controlled (downstream channel) and a data channel from the circuit arrangement to be controlled to the microprocessor (upstream channel) at least one further connection for transmission Since the microsecond bus allows a much higher data rate than the SPI bus, the clock frequency of this external clock signal may be up to 40 MHz in the transmission of data from the microprocessor to the circuit to be controlled Usually these are clocked with the clock signal transmitted by the microprocessor. This clock is within the circuit to be controlled mostly down-divided and the data to be transmitted from the circuit to the microprocessor are clocked with this divided down clock signal. The transmission is thus much slower. Therefore, the case may occur that still data from the circuit to be controlled to the microprocessor to a request from this are transmitted, while already a new data transmission with possibly. a new request to send data from the microprocessor to the circuit to be controlled takes place. This can lead to transmission collisions, which impairs the proper functioning of the circuit arrangement.
Es ist daher die Aufgabe vorliegender Erfindung, eine Schaltungsanordnung zur Vermeidung von Kollisionen beim Datentransfer anzugeben . It is therefore an object of the present invention to provide a circuit arrangement for avoiding collisions during data transfer.
Die Aufgabe wird gelöst, durch eine Schaltungsanordnung gemäß Anspruch 1. Vorteilhafte Weiterbildungen sind in den Unteransprüchen angegeben. The object is achieved by a circuit arrangement according to claim 1. Advantageous developments are specified in the subclaims.
Eine erfindungsgemäße Schaltungsanordnung weist eine zumindest Anschlüsse für zu empfangende Daten, für zu sendende Daten und ein externes Taktsignal umfassende Mikrosekunden- bus-Schnittstelle zur Kommunikation mit einem Mikroprozessor auf. Sie umfasst ferner eine TeilerSchaltung, die die Freguenz des externen Taktsignals zur Steuerung der Datenübertragung von der Schaltungsanordnung zu einem Mikroprozessor herunterteilt, sowie eine Zustandsmaschine, die eingerichtet ist, während einer Übertragung von Daten von der Schaltungsanordnung zu dem Mikroprozessor eine Flagge zu setzen und bei gesetzter Flagge bei einem Empfang von Daten von dem Mikroprozessor, die eine Antwort erfordern, die Übertragung der Antwort an den Mikroprozessor zu unterdrücken. Die Flagge kann dabei durch ein einzelnes Bit oder auch durch mehrere Bits realisiert sein.
Hierdurch ist es auf einfache Weise, lediglich durch Abfrage des Zustande einer Flagge, möglich, den Beginn einer zweiten Übertragung von Daten über den Upstream-Kanal zu unterbinden, während noch eine Übertragung in Gange ist. A circuit arrangement according to the invention has at least terminals for data to be received, data to be transmitted and a microsecond bus interface comprising an external clock signal for communication with a microprocessor. It further comprises a divider circuit which divides the frequency of the external clock signal for controlling the data transmission from the circuit arrangement to a microprocessor, and a state machine which is set to flag during transmission of data from the circuit arrangement to the microprocessor and when set Flag upon receipt of data from the microprocessor requiring a response to suppress transmission of the response to the microprocessor. The flag can be realized by a single bit or by several bits. This makes it possible in a simple manner, merely by interrogating the state of a flag, to prevent the beginning of a second transmission of data via the upstream channel while a transmission is still in progress.
In einer vorteilhaften Weiterbildung der erfindungsgemäßen Schaltungsanordnung ist die Zustandsmaschine eingerichtet, trotz Unterdrückung der Antwort an den Mikroprozessor, eine sonstige in den empfangenen Daten enthaltene Anweisung aus- zuführen. Die empfangenen Daten werden also bei gesetzter Flagge nicht völlig ignoriert, es wird lediglich die Ausführung einer gegebenenfalls neuen Anforderung, Daten zu senden, unterdrückt. In an advantageous development of the circuit arrangement according to the invention, the state machine is set up, despite the suppression of the response to the microprocessor, to execute another instruction contained in the received data. The received data are therefore not completely ignored when the flag is set, it is merely the execution of a possibly new request to send data suppressed.
Die Erfindung wird nachfolgend anhand eines Ausführungsbeispiels mit Hilfe einer Figur näher beschrieben. ES zeigt: The invention will be described below with reference to an embodiment with reference to a figure. It shows:
Figur 1 ein Prinzipschaltbild einer erfindungsgemäßen Figure 1 is a block diagram of an inventive
Schaltungsanordnung, die über einen Mikrosekundenbus mit einem Mikroprozessor verbunden ist. Circuitry connected to a microprocessor via a microsecond bus.
Figur 1 zeigt eine erfindungsgemäße Schaltungsanordnung ASIC zur Vermeidung von Kollisionen beim Datentransfer, die eine Mik- rosekundenbus-Schnittstelle MSCII-Interface zur Kommunikation mit einem ebenfalls eine Mikrosekundenbus-Schnittstelle MSCII-Interface aufweisenden Mikroprozessor ]i hat. Zur Datenübertragung zwischen dem Mikroprozessor iC einerseits und der Schaltungsanordnung ASIC andererseits ist ein Datenkanal 1 - meist Downstream Kanal genannt - zur Übertragung von Daten vom Mikroprozessor ]i zur Schaltungsanordnung ASIC und ein Datenkanal 2 - meist Upstream Kanal genannt - zur Übertragung von Daten von der Schaltungsanordnung ASIC zum Mikroprozessor ]i vorgesehen . FIG. 1 shows a circuit arrangement ASIC according to the invention for avoiding collisions during data transfer, which has a micro-subscriber-bus interface MSCII-interface for communication with a microprocessor which also has a microsecond-bus interface MSCII-interface. For data transmission between the microprocessor iC on the one hand and the circuit ASIC on the other hand, a data channel 1 - usually called downstream channel - for transmitting data from the microprocessor] i to the circuit ASIC and a data channel 2 - usually called upstream channel - for the transmission of data from the circuit ASIC to the microprocessor] i provided.
Die Mikrosekundenbus-Schnittstelle MSCII-Interface der The microsecond bus interface MSCII interface of
Schaltungsanordnung ASIC weist hierzu einen Dateneingang M_SDI und einen Datenausgang M_SDO auf. Außerdem weist sie einen Takteingang M_CLK auf, der dem Empfang eines externen Taktsignals
EXT_CLK vom Mikroprozessor μθ auf Leitungen 3 dient. Die Datenverbindung 1 zur Übertragung von Daten vom Mikroprozessor μθ zur Schaltungsanordnung ASIC und die Verbindung 3 zur Übertragung des externen Taktsignals EXT_CLK sind dabei als zweiadrige Leitungen ausgeführt, auf denen beispielsweise gegenphasige Signale für eine bessere Stör Sicherheit übertragen werden können. Außerdem ist eine schnellere Datenübertagung wegen des geringeren Hubs der Signale möglich. Die erfindungsgemäße Schaltunganordnung ASIC enthält eineCircuit arrangement ASIC has for this purpose a data input M_SDI and a data output M_SDO. In addition, it has a clock input M_CLK, which is the receipt of an external clock signal EXT_CLK from the microprocessor μθ on lines 3 is used. The data connection 1 for the transmission of data from the microprocessor μθ to the circuit arrangement ASIC and the connection 3 for the transmission of the external clock signal EXT_CLK are designed as two-wire lines on which, for example, anti-phase signals for better interference safety can be transmitted. In addition, a faster data transfer is possible because of the lower stroke of the signals. The inventive circuit arrangement ASIC contains a
Teiler Schaltung Divider, die den über die Mikrosekundenbus- schnittstelle MSCI I-Interface empfangenen externen Takt auf eine Freguenz herunterteilt, wie sie zur Datenverarbeitung innerhalb der Schaltungsanordnung ASIC zweckmäßig ist. Insbesondere zur Übertragung von Daten von der Schaltungsanordnung ASIC zumDivider Circuit Divider which divides the external clock received via the microsecond bus interface MSCI I-Interface down to a frequency which is expedient for data processing within the circuit arrangement ASIC. In particular for the transmission of data from the circuit arrangement ASIC to
Mikrokontroller ]i wird eine geringere Taktfreguenz verwendet als beim Empfang von Daten. Hierzu enthält die Schaltungsanordnung ASIC eine Übertragungseinrichtung ShiftControl, die einerseits Daten über den Anschluss M_SDO der Mikrosekunden- bus schnittsteile MSCII-Interface an den Mikroprozessor ]i ausgibt und andererseits von der Teiler Schaltung Divider mit dem entsprechend heruntergeteilten Taktsignal versorgt wird. Au¬ ßerdem wird sie von einer Zustandsmaschine SM angesteuert, die auch sonstige Vorgänge in der Schaltungsanordnung ASIC steuert und Daten verarbeitet, insbesondere bei einer Ausbildung der Schaltungsanordnung als Anordnung von Low-Side-Schaltern zur Ansteuerung von Leistungsschaltern, diese Low-Side-Schalter abhängig von den empfangenen Daten ein- oder ausschaltet. Über den Upstream-Kanal 2 werden üblicherweise Zustandsdaten, die mit Hilfe von Testschaltungen ermittelt werden, von der Schaltungsanordnung ASIC an den Mikroprozessor ]i übertragen. Microcontroller] i is used a lower Taktfreguenz than when receiving data. For this purpose, the circuit arrangement ASIC contains a transmission device ShiftControl, on the one hand outputs data via the connection M_SDO the microseconds bus interface MSCII interface to the microprocessor] i and on the other hand supplied by the divider circuit divider with the corresponding divided down clock signal. Au ¬ ßerdem it is driven by a state machine SM, which also controls other operations in the circuit ASIC and processes data, in particular in an embodiment of the circuit arrangement as an array of low-side switches for driving power switches, this low-side switch dependent turns on or off the received data. Condition data, which are determined with the aid of test circuits, are usually transmitted by the circuit arrangement ASIC to the microprocessor 1 via the upstream channel 2.
Um eine Datenkollision zu vermeiden, d.h. eine erneute Datenausgabe zu starten, während eine früher gestartete Daten- ausgäbe noch immer läuft, was geschehen kann, wenn aufgrund von mit höherer Taktfreguenz empfangener Eingangsdaten eine neue Datenausgabeanforderung vom Mikroprozessor ]i an die Schaltungsanordnung ASIC gesendet wurde, während die langsamer
ablaufende Datenübertragung von der Schaltungsanordnung ASIC zum Mikroprozessor μθ noch andauert, wird während der Übertragung von Daten über den Upstream-Kanal 2 innerhalb der Schaltungsanordnung ASIC, vorzugsweise innerhalb der Zustandsmaschine SM, eine Flagge gesetzt, die vor Beginn einer neuen Datenübertragung über den Upstream-Kanal 2 abgefragt wird, wobei bei gesetzter Flagge, eine neue Übertragung unterdrückt wird. In order to avoid a data collision, ie to start a new data output, while an earlier started data output is still running, which can happen, if a new data output request from the microprocessor] i was sent to the circuit arrangement ASIC due to input data received at higher clock frequency, while the slower ongoing data transmission from the circuit arrangement ASIC to the microprocessor μθ still persists, is set during the transmission of data via the upstream channel 2 within the circuit ASIC, preferably within the state machine SM, a flag before the start of a new data transmission over the upstream channel 2 is queried, with set flag, a new transmission is suppressed.
Auf diese Weise kann erfindungsgemäß mit sehr einfachen Mitteln, eine Datenkollision vermieden werden.
In this way, according to the invention, a data collision can be avoided with very simple means.
Claims
1. Schaltungsanordnung (ASIC) mit einer zumindest Anschlüsse für zu empfangende Daten (M_SDI), für zu sendende Daten (M_SDO) und ein externes Taktsignal (M_CLK) aufweisenden Mikrosekunden- bus-Schnittstelle (MSCII Interface) zur Kommunikation mit einem Mikroprozessor (μθ), ferner aufweisend: 1. Circuit arrangement (ASIC) with at least terminals for data to be received (M_SDI), for data to be transmitted (M_SDO) and an external clock signal (M_CLK) having microseconds bus interface (MSCII interface) for communication with a microprocessor (μθ) , further comprising:
eine Teilerschaltung (Divider), die die Freguenz des externen Taktsignals (M_CLK) zur Steuerung der Datenübertragung von der Schaltungsanordnung zu dem Mikroprozessor (μθ) herunterteilt, eine Zustandsmaschine, die eingerichtet ist, während einer Übertragung von Daten von der Schaltungsanordnung zu einem Mikroprozessor (μθ) eine Flagge zu setzen und bei gesetzter Flagge bei einem Empfang von Daten von dem Mikroprozessor, die eine Antwort erfordern, die Übertragung der Antwort an den Mikroprozessor (μθ) zu unterdrücken. a divider circuit which divides the frequency of the external clock signal (M_CLK) for controlling the data transmission from the circuit arrangement to the microprocessor (μθ), a state machine which is arranged during transmission of data from the circuit arrangement to a microprocessor (μθ ) to set a flag and, when the flag is set, to suppress the transmission of the response to the microprocessor (μθ) upon receipt of data from the microprocessor requiring a response.
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Zustandsmaschine eingerichtet ist, trotz Unterdrückung der Antwort an den Mikroprozessor (μθ), eine in den empfangenen Daten enthaltene Anweisung auszuführen. 2. Circuit arrangement according to claim 1, characterized in that the state machine is set up, despite suppression of the response to the microprocessor (μθ) to execute an instruction contained in the received data.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE201110082509 DE102011082509A1 (en) | 2011-09-12 | 2011-09-12 | Circuit arrangement for avoiding collisions during data transfer |
| DE102011082509.6 | 2011-09-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| WO2013037630A1 true WO2013037630A1 (en) | 2013-03-21 |
Family
ID=46924401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PCT/EP2012/066614 WO2013037630A1 (en) | 2011-09-12 | 2012-08-27 | Circuit assembly for avoiding collisions in data transfer |
Country Status (2)
| Country | Link |
|---|---|
| DE (1) | DE102011082509A1 (en) |
| WO (1) | WO2013037630A1 (en) |
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Also Published As
| Publication number | Publication date |
|---|---|
| DE102011082509A1 (en) | 2013-03-14 |
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