WO2012161187A1 - データ構造、映像送信装置、映像受信装置、表示装置、映像送信方法、記録媒体 - Google Patents

データ構造、映像送信装置、映像受信装置、表示装置、映像送信方法、記録媒体 Download PDF

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    • H04N21/4788—Supplemental services, e.g. displaying phone caller identification, shopping application communicating with other users, e.g. chatting

Definitions

  • the present invention relates to video technology.
  • the number of pixels of the current high definition television broadcast (High Definition television: so-called full HD (FHD)) is 1920 ⁇ 1080 (so-called 2K1K).
  • FHD full HD
  • a video standard with 16 times the number of pixels (so-called ultra-high definition and 8K4K) (Super Hi-Vision SHV is one of them) has been proposed.
  • an ultra-high-definition original image is divided into high-definition n-region (n is a plurality) images and transmitted in n systems (single scan / multi-display transmission).
  • Method hereinafter referred to as “single scan method”, or an ultra-high definition original image of n (n is a plurality) images having a lower definition than the original image (a so-called thinned image in which pixels are thinned out so as to interpolate each other).
  • block scan method block scan / single display transmission method, hereinafter simply referred to as block scan method
  • the image receiving apparatus corresponding to the block scan method cannot support the image transmitted by the single scan method.
  • the video receiving apparatus corresponding to the system cannot cope with the video transmitted by the block scan system, and it is desired to realize a video receiving apparatus that can support both systems.
  • One of the objects of the present invention is to facilitate the realization of a video receiving apparatus that can handle both types.
  • the original image is divided into n areas (n is an integer of 2 or more) and transmitted by the first to n-th systems (channels), the first method, and the original image is lower than the original image.
  • Content data indicating the contents of the original image and the transmission method are divided into n fine images (n is an integer of 2 or more) and transmitted through the first to n-th systems (channels) as the second method.
  • Realization of a video receiving apparatus that can support a single scan method and a block scan method can be facilitated.
  • FIG. 1 is a schematic diagram illustrating a configuration example of a video transmission device and a video reception device according to Embodiment 1.
  • FIG. It is a schematic diagram explaining a single scan system and a block scan system.
  • FIG. 3 is a schematic diagram illustrating block scanning pixel mapping according to the first exemplary embodiment.
  • FIG. 3 is a schematic diagram illustrating single scan pixel mapping in the first embodiment.
  • It is a schematic diagram which shows the position of the auxiliary data in the video data of HDMI transmission.
  • It is a schematic diagram which shows the structural example in the case of using HDMI for transmission between a video transmission device and a video reception device.
  • 6 is a table showing a specific example of auxiliary data (including identification data) in the first embodiment.
  • FIG. 6 is a schematic diagram illustrating a configuration example of a video transmission device and a video reception device according to a second embodiment.
  • FIG. 10 is a schematic diagram illustrating block scanning pixel mapping in the second embodiment. 10 is a table showing a specific example of auxiliary data (including identification data) in Example 2.
  • FIG. 6 is a schematic diagram illustrating a configuration of a liquid crystal display device according to Example 3.
  • Example 1 First, as an input (transmission) method of super high-definition video data, a single scan method (see FIG. 2) in which an original image (frame) is divided into 16 region images without changing the definition and transmitted in 16 systems.
  • Block scan that divides an original image into 16 images (so-called thinned images in which pixels are thinned out so as to interpolate each other) that are reduced to 1/16 of the original image, and transmits them in n systems
  • FIG. 2 shows a method.
  • an entire image of 1/16 definition in a state where pixels are thinned out
  • the video transmission apparatus ITA divides an original image into 16 frames, and generates a video data generation circuit IGC that generates video data (including content data) of 1st to 16th systems,
  • An identification data insertion circuit IAC that inserts identification data indicating a (divided) transmission method into at least one of the first to sixteenth systems of video data, and each of the first to sixteenth systems of video data as differential transmission paths ( For example, the output processing circuit OPC which transmits by TMDS) is included.
  • the identification data insertion circuit IAC may be configured to insert the same identification data into all the video data of the first to sixteenth systems.
  • the display device DSA includes a video reception device IRA including an input processing circuit IPC, an identification data reading circuit IRC, and a pixel mapping circuit PMC, a display panel DP including four divided display areas DDA1 to DDA4, and 4 And panel drive circuits PD1 to PD4 for driving each of the divided display areas DDA1 to DDA4.
  • the display panel DP is, for example, an 8K4K panel (7680 ⁇ 4320 pixels).
  • the method of dividing the display panel DP is, for example, a method in which the upper side is divided into two left and right sides and the lower side is divided into two left and right sides (see FIG. 1) There is a method of dividing into four in the left-right direction without dividing into four. For the 8K4K panel, as described later, there is also a method (eight division method) in which the upper side is divided into four in the left-right direction and the lower side is divided into four in the left-right direction.
  • the first to sixteenth system video data Qa1 to Qa16 output from the output processing circuit OPC are input in parallel (simultaneously) to the input processing circuit IPC.
  • the input processing circuit IPC performs 1st to 16th video data synchronization processing of each pixel data, ⁇ curve correction, color temperature correction, color gamut conversion, etc. for performing panel display suitable for the input video standard.
  • the video data (Qb1 to Qb16) are output to the identification data reading circuit IRC.
  • the identification data reading circuit IRC reads the identification data from the first to sixteenth system video data, recognizes whether the transmission method of the video data is a single scan method or a block scan method, and transmits the video data Qb1 to Qb16 and the transmission method signal.
  • TFS is output to the pixel mapping circuit PMC.
  • the pixel mapping circuit PMC rearranges the video data of the first to sixteenth systems according to the transmission method signal TFS and the panel drive method (4-division drive, see FIG. 1) (pixel mapping), and the display control substrates DC1 to DC4. Output to.
  • the display control boards DC1 to DC4 control the panel drive circuits PD1 to PD4, respectively. Specifically, for the block scan method, for example, pixel mapping is performed as shown in FIG. 3, and for the single scan method, for example, pixel mapping is performed as shown in FIG.
  • FIG. 5 is a schematic diagram showing the input state (for one system) of video data when HDMI (High Definition Multimedia Interface) is used for the input of each of the first to 16th systems.
  • an auxiliary data period ADP is provided in the blanking periods (vertical blanking period VBP and horizontal blanking period HBP) other than the video display period IDP.
  • VBP and HBP vertical blanking period
  • Auxiliary data such as audio data, frame resolution, and number of colors is transmitted. Since the auxiliary data period ADP is provided with an empty area (an area to which specific auxiliary data is not allocated, a reserved area), for example, identification data (flag) may be inserted into this empty area (Japanese Patent Laid-Open No. 2006-2006). -352599 and JP 2005-184441).
  • the HDMI transmission path (for one system) between the video transmitting apparatus ITA and the video receiving apparatus IRA includes three data channels (Da-CH0, Da-CH1, Da-CH2), a clock 1 channel (CK-CH), and auxiliary data is packetized and transmitted via three data channels, the contents of which are specified in the Type value (address) of the packet header.
  • FIG. 7 is an example of auxiliary data included in the video data of the first embodiment.
  • the address indicates a byte address in the auxiliary data.
  • identification data indicating a transmission method (single scan method or block scan method) is included as one of auxiliary data.
  • the block scan method when the value of auxiliary data at address 0 is 1), Auxiliary data indicating the horizontal size of one block (for example, 8 pixels), auxiliary data indicating the vertical size of one block (for example, 4 lines), and auxiliary data indicating the input system (0 to 15) are included.
  • the horizontal size and vertical size of one block are irrelevant, so it is set to 0.
  • the auxiliary data of the input system is optional and indicates the position of the pixel data transmitted by each system.
  • the pixel mapping circuit PMC can bring the pixel to the correct position even if the input system is not correct (that is, even if 16 cables are mistakenly inserted). However, this is not necessary when the corresponding pixel position is determined for each cable (see Japanese Patent Laid-Open No. 2005-18441).
  • the circuit of the input unit of the display can be shared by both input methods, and the circuit scale and cost can be reduced.
  • the video recorder only needs to save with one input method, and it can save the recording capacity of HDD (hard disk).
  • HDD hard disk
  • the original image is divided into 16 sheets and transmitted through the first to 16th systems, but the present invention is not limited to this.
  • the video transmission apparatus ITA may divide the original image into four sheets and transmit the first to fourth systems (video data QA1 to QA4).
  • the original image is 8K4K size
  • the transmission method signal TFS indicates the block scan method
  • the pixel mapping circuit PMC for example, as shown in FIG. Perform mapping.
  • FIG. 10 is an example of auxiliary data included in the video data of the second embodiment. As shown in FIG. 10, not only auxiliary data indicating the input system (0 to 3) but also auxiliary data indicating the number of inputs (4) may be added.
  • Example 3 The liquid crystal display device LCD according to Example 3 is a super high-definition video standard (for example, horizontal 7680 pixels ⁇ vertical 4320 pixels) having a pixel number (8K4K) that is 16 times the number of full HD pixels (horizontal 1920 pixels ⁇ vertical 1080 pixels). As shown in FIG.
  • an input processing circuit IPC an identification data reading circuit IRC, a pixel mapping circuit PMC, four display control boards (timing controller boards) DC1 to DC4, a liquid crystal panel LCP, 4 One gate driver GD1 to GD4, two source drivers SD1 to SD2, four CS drivers CD1 to CD4, three power supply devices (not shown) connected to different commercial power sources, a power supply controller (not shown), Backlight BL, backlight driver BLD, and backlight controller A roller BLC is provided.
  • the input video signals Qa1 to Qa16 are added with identification data (auxiliary data) that can identify whether the format is a block scan format or a single scan format, and the input processing circuit IPC receives the video signal Qa1.
  • auxiliary data auxiliary data
  • the input processing circuit IPC receives the video signal Qa1.
  • -Qa16 is subjected to the above processing, and video signals Qb1-Qb16 are output to identification data reading circuit IRC.
  • the identification data reading circuit IRC reads identification data from the first to sixteenth system video data, recognizes whether the transmission system of the video data is a single scan system or a block scan system, and transmits the transmission system signal TFS to the pixel mapping circuit PMC. Output to.
  • the pixel mapping circuit PMC performs pixel mapping according to the transmission method signal TFS.
  • the display control board DC1 includes two video processing circuits EP1 and EP2 and two timing controllers TC1 and TC2, and the display control board DC2 includes two video processing circuits EP3 and EP4 and two timing controllers TC3 and TC4.
  • the display control board DC3 includes two video processing circuits EP5 and EP6 and two timing controllers TC5 and TC6, and the display control board DC4 includes two video processing circuits EP7 and EP8 and two timing controllers TC7 and TC8. Is provided.
  • the pixel mapping circuit PMC generates two video signals (2K2K pixel number) corresponding to the left half AR1 of the local area 1 (upper left region when the liquid crystal panel LCP is divided into four parts in the upper, lower, left and right directions). Divided into signals Qc1 and Qc2) and output to the video processing circuit EP1 of the display control board DC1, and two video signals (2K2K pixels) corresponding to the right half AR2 of the local area 1 (the number of full HD pixels) The video signal Qc3, Qc4) is divided and output to the video processing circuit EP2 of the display control board DC1, and the video corresponding to the left half AR3 of the local area 2 (the upper right area when the liquid crystal panel LCP is divided into four parts vertically and horizontally) The signal (number of 2K2K pixels) is divided into two (video signals Qc5 and Qc6 having the number of full HD pixels) and output to the video processing circuit EP3 of the display control board DC2.
  • the video signal (2K2K pixel number) corresponding to the right half AR4 of the local area 2 is divided into two (video signals Qc7 and Qc8 having the number of full HD pixels) and supplied to the video processing circuit EP4 of the display control board DC2. And outputs two video signals (2K2K pixel number) corresponding to the left half AR5 of the local area 3 (lower left region when the liquid crystal panel LCP is divided into four parts vertically and horizontally) (the video signal Qc9 ⁇ Qc10) and output to the video processing circuit EP5 of the display control board DC3, and two video signals (2K2K pixel number) corresponding to the right half AR6 of the local area 3 (the video signal Qc11.
  • the video signal (number of 2K2K pixels) corresponding to the left half AR7 is divided into two (video signals Qc13 and Qc14 having the number of full HD pixels) and output to the video processing circuit EP7 of the display control board DC4.
  • the video signal corresponding to the right half AR8 (2K2K pixel count) is divided into two (video signals Qc15 and Qc16 having the full HD pixel count) and output to the video processing circuit EP8 of the display control board DC4.
  • the pixel mapping circuit PMC outputs a synchronization signal SYS (vertical synchronization signal, horizontal synchronization signal, clock signal, data enable signal, etc.) to the timing controller TC1 of the display control board DC1, and the timing controller TC1 receiving this outputs the synchronization signal SYS.
  • This synchronization signal SYS is transmitted to the inter-substrate shared line SSL connected to the display control substrates DC1 to DC4.
  • the timing controller TC1 receives the synchronization signal SYS received from the pixel mapping circuit PMC, cooperates with the video processing circuit EP1, performs video processing such as gradation conversion processing on the video signals Qc1 and Qc2, and then supports AR1.
  • a source control signal SC1 is output to the source driver substrate (not shown)
  • a gate control signal GC1 is output to the gate driver substrate (not shown) of the gate driver GD1
  • a CS control signal CC1 is output to the CS driver CD1.
  • the timing controller TC2 receives the synchronization signal SYS transmitted from the timing controller TC1 via the inter-substrate shared line SSL, cooperates with the video processing circuit EP2, performs the video processing on the video signals Qc3 and Qc4, and then performs AR2
  • a source control signal SC2 is output to a source driver board (not shown) corresponding to
  • the timing controller TC3 receives the synchronization signal SYS transmitted from the timing controller TC1 via the inter-substrate shared line SSL, cooperates with the video processing circuit EP3, performs the video processing on the video signals Qc5 and Qc6, and then performs AR3.
  • a source control signal SC3 is output to a source driver board (not shown) corresponding to
  • the timing controller TC4 receives the synchronization signal SYS transmitted from the timing controller TC1 via the inter-substrate shared line SSL, cooperates with the video processing circuit EP4, performs the video processing on the video signals Qc7 and Qc8, and then performs AR4.
  • the source control signal SC4 is output to the source driver board (not shown) corresponding to the above, the gate control signal GC2 is output to the gate driver board (not shown) of the gate driver GD2, and the CS control signal CC2 is sent to the CS driver CD2. Output.
  • the timing controller TC5 receives the synchronization signal SYS transmitted from the timing controller TC1 via the inter-substrate shared line SSL, cooperates with the video processing circuit EP5, performs the video processing on the video signals Qc9 and Qc10, and then performs AR5.
  • the source control signal SC5 is output to the source driver board (not shown) corresponding to the above, the gate control signal GC3 is output to the gate driver board (not shown) of the gate driver GD3, and the CS control signal CC3 is sent to the CS driver CD3. Output.
  • the timing controller TC6 receives the synchronization signal SYS transmitted from the timing controller TC1 via the inter-substrate shared line SSL, cooperates with the video processing circuit EP6, performs the video processing on the video signals Qc11 and Qc12, and then performs AR6.
  • a source control signal SC6 is output to a source driver board (not shown) corresponding to
  • the timing controller TC7 receives the synchronization signal SYS transmitted from the timing controller TC1 via the inter-substrate shared line SSL, cooperates with the video processing circuit EP7, performs the video processing on the video signals Qc13 and Qc14, and then performs AR7.
  • a source control signal SC7 is output to a source driver board (not shown) corresponding to
  • the timing controller TC8 receives the synchronization signal SYS transmitted from the timing controller TC1 via the inter-substrate shared line SSL, cooperates with the video processing circuit EP8, performs the video processing on the video signals Qc15 and Qc16, and then performs AR8.
  • the source control signal SC8 is output to the source driver board (not shown) corresponding to the above, the gate control signal GC4 is output to the gate driver board (not shown) of the gate driver GD4, and the CS control signal CC4 is sent to the CS driver CD4. Output.
  • the source control signals SC1 to SC8 include a data signal, a data latch signal, a source start pulse, and a source clock
  • the gate control signals GC1 to GC4 include a gate start pulse and a gate clock.
  • the display control boards DC1 to DC4 synchronize their operations by exchanging or sharing various signals between the boards.
  • the display control board DC1 which is the master, sends an RDY (ready) signal to the slave display control board DC2, and the display control board DC2 that receives the slave sends the RDY signal to the slave as soon as the preparation is completed.
  • the display control board DC3 that has received and received the RDY signal is sent to the slave display control board DC4 as soon as preparation is completed, and the display control board DC4 that has received this is ready. Then, the RDY signal is returned to the display control board DC1.
  • the display control board DC1 transmits an operation start (SRST) signal simultaneously to the display control boards DC2 to DC4 via the inter-substrate shared line SSL.
  • the timing controller TC1 of the display control board DC1 receives the synchronization signal SYS received from the pixel mapping circuit PMC via the inter-substrate shared line SSL, and the timing controllers TC2 to TC8. Send to all.
  • the liquid crystal panel LCP includes an active matrix substrate, a liquid crystal layer (not shown), and a counter substrate (not shown).
  • the active matrix substrate includes a plurality of pixel electrodes (not shown) and a plurality of TFTs (thin film transistors, FIG. Scanning signal lines Ga to Gd extending in the row direction (the direction along the long side of the panel), a plurality of data signal lines Sa to Sd extending in the column direction, and a storage capacitor wiring (CS wiring extending in the row direction).
  • CSa to CSd and CS trunk wires Ma to Mh extending in the column direction are provided, and a common electrode (not shown), a color filter, and a black matrix (not shown) are provided on the counter substrate. .
  • the gate driver GD1 includes a plurality of gate driver chips I provided along one of the two short sides of the upper half of the liquid crystal panel LCP and arranged in the column direction.
  • the vertical driver GD2 includes a plurality of gate driver chips I provided along the other of the two short sides of the upper half of the liquid crystal panel LCP and arranged in the column direction.
  • the gate driver GD3 includes a plurality of gate driver chips I provided along one of the two short sides of the lower half of the liquid crystal panel LCP and arranged in the column direction.
  • the vertical driver GD4 is provided along the other of the two short sides of the lower half of the liquid crystal panel LCP, and includes a plurality of gate driver chips I arranged in the column direction.
  • the scanning signal lines provided in the upper half of the panel are driven by the gate drivers GD1 and GD2, and the scanning signal lines provided in the lower half of the panel are driven by the gate drivers GD3 and GD4. That is, one scanning signal line is connected to two gate drivers arranged on both sides thereof, and a scanning (pulse) signal having the same phase is supplied from the two gate drivers to the one scanning signal line. By so doing, it is possible to suppress variations in signal dullness (the degree of signal dullness varies depending on the position in the row direction) caused by CR (time constant) of the scanning signal line.
  • the source driver SD1 is provided along one long side of the upper half of the liquid crystal panel LCP, and 48 source driver chips J arranged in the row direction (the number of output terminals of one source driver chip is 960), 4 source driver boards (not shown) are included (12 source driver chips J are mounted on one source driver board).
  • the source driver SD2 is provided along one long side of the lower half of the liquid crystal panel LCP, and 48 source driver chips J arranged in the row direction (the number of output terminals of one source driver chip is 960). And four source driver boards (not shown) (12 source driver chips J are mounted on one source driver board).
  • Each data signal line provided in the upper half of the panel is driven by the source driver SD1, and each data signal line provided in the lower half of the panel is driven by the source driver SD2.
  • the data signal line Sa is driven by the source driver SD1
  • the data signal line Sc is driven by the source driver SD2.
  • the liquid crystal panel LCP is provided with two data signal lines corresponding to the upper half (first area, upstream side of the panel) of one pixel column, and the lower half (second area, panel of the panel).
  • a so-called upper and lower divided double source structure four data signal lines are provided per pixel column, and four scanning signal lines are selected simultaneously, provided with two data signal lines corresponding to the downstream side) 4x speed drive is possible.
  • the liquid crystal panel LCP is a so-called multi-pixel method in which at least two pixel electrodes are provided in one pixel, and the viewing angle characteristics can be enhanced by a bright region and a dark region formed in one pixel. ing.
  • this data structure is based on the first method in which the original image is divided into n areas (n is an integer of 2 or more) and transmitted in the first to n-th systems, and the original image is obtained from the original image.
  • the second method is a method in which the image is divided into n low-definition images (n is an integer of 2 or more) and transmitted through the first to n-th systems, and the content data indicating the contents of the original image and the transmission method are the first method. And identification data indicating the first or second system.
  • the identification data may be one of auxiliary data.
  • the second method divides the original image into a plurality of blocks each including pixels that are n times the natural number, and distributes pixels that are n times the natural number to the first to nth systems.
  • block size data indicating the size of one block may also be included.
  • This data structure can also be configured to include system data indicating which of the first to n-th systems is supported.
  • each of the n images may include the same number of pixels as the video standard for high-definition television broadcasting.
  • the present video transmission apparatus divides an original image into n (n is an integer of 2 or more) regions and transmits the first image to the n-th system in the first method, and the original image has a lower definition than the original image.
  • the method of dividing into n (n is an integer of 2 or more) images and transmitting them in the first to n-th systems is the second method, the content data indicating the contents of the original image, and the transmission method is the first or second transmission method. It transmits identification data indicating the system.
  • the present video transmission apparatus may be configured such that a differential transmission path is used for each of the first to n-th systems.
  • This video receiving apparatus accepts video data having the above data structure.
  • the video receiving apparatus can be configured to rearrange the content data according to the transmission method indicated in the identification data.
  • This display device includes the above-described video receiving device.
  • the original image is divided into n areas (n is an integer of 2 or more) and transmitted by the first to n-th systems in the first method, and the original image is lower in definition than the original image.
  • the method of dividing into n (n is an integer of 2 or more) images and transmitting them in the first to n-th systems is the second method, the content data indicating the contents of the original image, and the transmission method is the first or second transmission method. It transmits identification data indicating the system.
  • This recording medium is a computer-readable medium on which video data having the above data structure is recorded.
  • the present invention is not limited to the above-described embodiments, and those obtained by appropriately modifying the above-described embodiments based on common general technical knowledge and those obtained by combining them are also included in the embodiments of the present invention.
  • the present invention is suitable for, for example, an ultra-high definition liquid crystal display device.
  • DSA display device DP display panel DDA1 to DDA4 (in the display panel) split display area ITA video transmission device IRA video reception device IAC identification data insertion circuit IRC identification data reading circuit PMC pixel mapping circuit TC1 to TC8 Timing controller DC1 to DC4 Display control Substrate LCP Liquid crystal panel Pa to Pd Pixel Ga to Gd Scanning signal line Sa to Sd Data signal line AR1 to AR8 Split display area (within the liquid crystal panel)

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Abstract

　本データ構造は、原画像をｎ個（ｎは２以上の整数）の領域に分割して第１～第ｎ系統で送信する方式を第１方式、原画像を原画像よりも低精細のｎ枚（ｎは２以上の整数）の画像に分割して第１～第ｎ系統で送信する方式を第２方式として、原画像の内容を示すコンテンツデータと、送信方式が第１または第２方式であることを示す識別データとを含む。こうすれば、シングルスキャン方式およびブロックスキャン方式に対応しうる映像受信装置の実現が容易になる。

Description

データ構造、映像送信装置、映像受信装置、表示装置、映像送信方法、記録媒体
　本発明は映像技術に関する。
　現行の高精細度テレビジョン放送（High Definition television：いわゆるフルＨＤ（ＦＨＤ）の画素数は、横１９２０×縦１０８０（いわゆる２Ｋ１Ｋ）であるが、フルＨＤの４倍の画素数（いわゆる４Ｋ２Ｋ）あるいは１６倍の画素数（いわゆる超高精細や８Ｋ４Ｋ）の映像規格（スーパーハイビジョンＳＨＶもこの１つ）が提唱されている。
　例えば超高精細映像の送信方式としては、超高精細の原画像（フレーム）を高精細のｎ領域（ｎは複数）の画像に分割してｎ系統で送信する方式（シングルスキャン・マルチディスプレイ伝送方式、以下単にシングルスキャン方式）や、超高精細の原画像を、該原画像よりも低精細のｎ枚（ｎは複数）の画像（互いに補間するように画素が間引きされた、いわゆる間引き画像）に分割し、ｎ系統で送信する方式（ブロックスキャン・シングルディスプレイ伝送方式、以下単にブロックスキャン方式）が提唱されている（例えば、特許文献１参照）。
特開２００９－１３０６３９号公報
　このように、ブロックスキャン方式とシングルスキャン方式とでは、画像の分割（伝送）方法が異なるため、ブロックスキャン方式に対応する映像受信装置ではシングルスキャン方式で送信された映像に対応できず、シングルスキャン方式に対応する映像受信装置ではブロックスキャン方式で送信された映像に対応できないといった問題があり、両方式に対応しうる映像受信装置の実現が望まれている。
　本発明の目的の１つは、両方式に対応しうる映像受信装置の実現を容易にすることである。
　本データ構造は、原画像をｎ個（ｎは２以上の整数）の領域に分割して第１～第ｎ系統（チャネル）で送信する方式を第１方式、原画像を原画像よりも低精細のｎ枚（ｎは２以上の整数）の画像に分割して第１～第ｎ系統（チャネル）で送信する方式を第２方式として、原画像の内容を示すコンテンツデータと、送信方式が第１または第２方式であることを示す識別データとを含むものである。
　このように、コンテンツデータと送信方式を示す識別データとを含むデータ構造にすることで、両方式に対応しうる映像受信装置の実現を容易にすることができる。
　シングルスキャン方式およびブロックスキャン方式に対応しうる映像受信装置の実現を容易にすることができる。
実施例１の映像送信装置および映像受信装置の構成例を示す模式図である。 シングルスキャン方式とブロックスキャン方式とを説明する模式図である。 実施例１におけるブロックスキャン方式のピクセルマッピングを示す模式図である。 実施例１におけるシングルスキャン方式のピクセルマッピングを示す模式図である。 ＨＤＭＩ伝送の映像データにおける補助データの位置を示す模式図である。 映像送信装置および映像受信装置間の伝送にＨＤＭＩを用いる場合の構成例を示す模式図である。 実施例１における補助データ（識別データ含む）の具体例を示す表である。 実施例２の映像送信装置および映像受信装置の構成例を示す模式図である。 実施例２におけるブロックスキャン方式のピクセルマッピングを示す模式図である。 実施例２における補助データ（識別データ含む）の具体例を示す表である。 実施例３にかかる液晶表示装置の構成を示す模式図である。
　〔実施例１〕
　まず、スーパーハイビジョンの映像データの入力（送信）方式として、原画像（フレーム）を、精細度を変えずに１６領域の画像に分割して１６系統で送信するシングルスキャン方式（図２参照）と、原画像を、該原画像よりも１／１６の精細度に落とした１６枚の画像（互いに補間するように画素が間引きされた、いわゆる間引き画像）に分割し、ｎ系統で送信するブロックスキャン方式（図２参照）とがある。なお、ブロックスキャン方式では、１系統（１チャンネル）でも１／１６の精細度（ピクセルが間引かれた状態）の全体画像を見ることができる。
　実施例１の映像送信装置ＩＴＡは、図１に示すように、原画像を１６枚に分割し、第１～第１６系統の映像データ（コンテンツデータ含む）を生成する映像データ生成回路ＩＧＣと、第１～第１６系統の映像データの少なくとも１系統に、（分割）送信方式を示す識別データを挿入する識別データ挿入回路ＩＡＣと、第１～第１６系統の映像データそれぞれを差動伝送路（例えば、ＴＭＤＳ）によって送信する出力処理回路ＯＰＣとを含む。なお、識別データ挿入回路ＩＡＣが、第１～第１６系統すべての映像データに同一の識別データを挿入するような構成でもよい。
　また、実施例１の表示装置ＤＳＡは、入力処理回路ＩＰＣ、識別データ読み取り回路ＩＲＣおよびピクセルマッピング回路ＰＭＣを含む映像受信装置ＩＲＡと、４つの分割表示領域ＤＤＡ１～ＤＤＡ４を含む表示パネルＤＰと、４つの分割表示領域ＤＤＡ１～ＤＤＡ４それぞれを駆動するパネル駆動回路ＰＤ１～ＰＤ４とを含む。なお、表示パネルＤＰは、例えば、８Ｋ４Ｋパネル（７６８０×４３２０画素）であり、４分割の仕方は、上側を左右２つ、下側を左右２つに分割する方式（図１参照）と、上下に分けずに、左右方向に４つに分割する方式とがある。８Ｋ４Ｋパネルについては、後述のように、上側を左右方向に４つ、下側を左右方向に４つに分割する方式（８分割方式）もある。
　入力処理回路ＩＰＣには、出力処理回路ＯＰＣから出力された第１～第１６系統の映像データＱａ１～Ｑａ１６が並列（同時）入力される。入力処理回路ＩＰＣは、第１～第１６系統の映像データに、各ピクセルデータの同期処理、入力映像規格に適したパネル表示を行うためのγカーブ補正、色温度補正および色域変換等を行い、映像データ（Ｑｂ１～Ｑｂ１６）を識別データ読み取り回路ＩＲＣに出力する。
　識別データ読み取り回路ＩＲＣは、第１～第１６系統の映像データから識別データを読み取り、これら映像データの送信方式がシングルスキャン方式かブロックスキャン方式かを認識し、映像データＱｂ１～Ｑｂ１６と送信方式信号ＴＦＳとをピクセルマッピング回路ＰＭＣに出力する。
　ピクセルマッピング回路ＰＭＣは、第１～第１６系統の映像データを、送信方式信号ＴＦＳおよびパネル駆動方式（４分割駆動、図１参照）に応じて並び替え（ピクセルマッピング）、表示制御基板ＤＣ１～ＤＣ４に出力する。表示制御基板ＤＣ１～ＤＣ４は、パネル駆動回路ＰＤ１～ＰＤ４それぞれを制御する。具体的には、ブロックスキャン方式であれば、例えば図３のようにピクセルマッピングを行い、シングルスキャン方式であれば、例えば図４のようにピクセルマッピングを行う。
　図５は、第１～第１６系統の各系統の入力にＨＤＭＩ（高精細マルチメディアインターフェース）を用いた場合の映像データの入力状況（１系統分）を示す模式図である。図５に示すように、映像表示期間ＩＤＰ以外のブランキング期間（垂直ブランキング期間ＶＢＰおよび水平ブランキング期間ＨＢＰ）には、補助データ期間ＡＤＰが設けられており、この補助データ期間ＡＤＰには、オーディオデータ、フレーム解像度、および色数等の補助データが伝送される。補助データ期間ＡＤＰには空き領域（特定の補助データが割り当てられていない領域、リザーブ領域）が設けられているため、例えば、この空き領域に識別データ（フラグ）を挿入すればよい（特開２００６－３５２５９９および特開２００５-１８４４４１参照のこと）。
　映像送信装置ＩＴＡと映像受信装置ＩＲＡとの間のＨＤＭＩ伝送路（１系統分）は、図６に示すように、データチャネル３本（Ｄａ－ＣＨ０, Ｄａ－ＣＨ１, Ｄａ－ＣＨ２）と、クロックチャネル（ＣＫ－ＣＨ）１本とを含んでおり、補助データはパケット化されてデータチャネル３本を介して送信され、その内容はパケットヘッダーのＴｙｐｅ値（アドレス）に指定されている。
　図７は、実施例１の映像データに含まれる補助データの一例である。アドレスは補助データ内のバイトアドレスを示している。まず、補助データの１つとして、送信方式（シングルスキャン方式またはブロックスキャン方式）を示す識別データが含まれ、ブロックスキャン方式の場合（アドレス０の補助データの値が１の場合）は、さらに、１ブロックの水平サイズ（例えば、８画素）を示す補助データと、１ブロックの垂直サイズ（例えば、４ライン）を示す補助データと、入力系統（０～１５）を示す補助データとが含まれる。
　シングルスキャン方式では、１ブロックの水平サイズおよび垂直サイズは無関係なので０とする。入力系統の補助データはオプションであり、各系統で伝送するピクセルデータの位置を示す。この入力系統の補助データを付加することで、入力系統が正しくなくても（すなわち、１６本のケーブルを挿し間違えても）、ピクセルマッピング回路ＰＭＣは、正しい位置にピクセルをもっていくことができる。もっとも、ケーブルごとに対応するピクセル位置が決まっているときは不要である（特開２００５－１８４４１を参照）。
　このように、本実施例によれば、超高精細映像を伝送するための複数の入力方式に対応しうるディスプレイの実現を容易にすることができる。すなわち、ディスプレイの入力部の回路を両方の入力方式で共通化することができ、回路規模とコストを削減することができる。
　また、映像レコーダ側は、片方の入力方式で保存しておけばよく、ＨＤＤ（ハードディスク）などの記録容量を節約できる。また、ユーザーは入力方式を気にしながら、システムセッティングをしなくて済むというメリットもある。
　〔実施例２〕
　実施例１では、原画像を１６枚に分割し、第１～第１６系統で伝送しているが、これに限定されない。例えば、図８に示すように、映像送信装置ＩＴＡが原画像を４枚に分割し、第１～第４系統（映像データＱＡ１～ＱＡ４）で伝送してもよい。この場合、原画像が８Ｋ４Ｋサイズであれば、１系統あたり４Ｋ２Ｋ画素数が伝送され、送信方式信号ＴＦＳがブロックスキャン方式を示している場合、ピクセルマッピング回路ＰＭＣは、例えば、図９のようにピクセルマッピングを行う。
　図１０は、実施例２の映像データに含まれる補助データの一例である。図１０に示すように、入力系統（０～３）を示す補助データのみならず、入力数（４）を示す補助データを付加してもよい。
　〔実施例３〕
　実施例３にかかる液晶表示装置ＬＣＤは、フルＨＤ画素数（横１９２０画素×縦１０８０画素）の１６倍の画素数（８Ｋ４Ｋ）を有する映像規格（例えば、横７６８０画素×縦４３２０画素のスーパーハイビジョン）に対応するものであり、図１１に示すように、入力処理回路ＩＰＣ、識別データ読み取り回路ＩＲＣ、ピクセルマッピング回路ＰＭＣ、４つの表示制御基板（タイミングコントローラ基板）ＤＣ１～ＤＣ４、液晶パネルＬＣＰ、４つのゲートドライバＧＤ１～ＧＤ４、２つのソースドライバＳＤ１～ＳＤ２、４つのＣＳドライバＣＤ１～ＣＤ４、それぞれが異なる商用電源に接続される３つの電源装置（図示せず）、電源コントローラ（図示せず）、バックライトＢＬ、バックライトドライバＢＬＤ、およびバックライトコントローラＢＬＣを備える。
　入力される映像信号Ｑａ１～Ｑａ１６には、ブロックスキャンフォーマットであるか、シングルスキャンフォーマットであるかを識別できるような識別データ（補助データ）が付加されており、入力処理回路ＩＰＣでは、映像信号Ｑａ１～Ｑａ１６に上記の処理を行い、映像信号Ｑｂ１～Ｑｂ１６を識別データ読み取り回路ＩＲＣに出力する。
　識別データ読み取り回路ＩＲＣは、第１～第１６系統の映像データから識別データを読み取り、これら映像データの送信方式がシングルスキャン方式かブロックスキャン方式かを認識し、送信方式信号ＴＦＳをピクセルマッピング回路ＰＭＣに出力する。ピクセルマッピング回路ＰＭＣは、送信方式信号ＴＦＳに応じてピクセルマッピングを行う。
　ここで、表示制御基板ＤＣ１は、２つの映像処理回路ＥＰ１・ＥＰ２および２つのタイミングコントローラＴＣ１・ＴＣ２を備え、表示制御基板ＤＣ２は、２つの映像処理回路ＥＰ３・ＥＰ４および２つのタイミングコントローラＴＣ３・ＴＣ４を備え、表示制御基板ＤＣ３は、２つの映像処理回路ＥＰ５・ＥＰ６および２つのタイミングコントローラＴＣ５・ＴＣ６を備え、表示制御基板ＤＣ４は、２つの映像処理回路ＥＰ７・ＥＰ８および２つのタイミングコントローラＴＣ７・ＴＣ８を備える。
　ピクセルマッピング回路ＰＭＣは、ローカルエリア１（液晶パネルＬＣＰを上下左右に４分割したときの左上領域）の左半分ＡＲ１に対応する映像信号（２Ｋ２Ｋ画素数）を、２本（フルＨＤ画素数の映像信号Ｑｃ１・Ｑｃ２）に分割して表示制御基板ＤＣ１の映像処理回路ＥＰ１に出力し、上記ローカルエリア１の右半分ＡＲ２に対応する映像信号（２Ｋ２Ｋ画素数）を、２本（フルＨＤ画素数の映像信号Ｑｃ３・Ｑｃ４）に分割して表示制御基板ＤＣ１の映像処理回路ＥＰ２に出力し、ローカルエリア２（液晶パネルＬＣＰを上下左右に４分割したときの右上領域）の左半分ＡＲ３に対応する映像信号（２Ｋ２Ｋ画素数）を、２本（フルＨＤ画素数の映像信号Ｑｃ５・Ｑｃ６）に分割して表示制御基板ＤＣ２の映像処理回路ＥＰ３に出力し、上記ローカルエリア２の右半分ＡＲ４に対応する映像信号（２Ｋ２Ｋ画素数）を、２本（フルＨＤ画素数の映像信号Ｑｃ７・Ｑｃ８）に分割して表示制御基板ＤＣ２の映像処理回路ＥＰ４に出力し、ローカルエリア３（液晶パネルＬＣＰを上下左右に４分割したときの左下領域）の左半分ＡＲ５に対応する映像信号（２Ｋ２Ｋ画素数）を、２本（フルＨＤ画素数の映像信号Ｑｃ９・Ｑｃ１０）に分割して表示制御基板ＤＣ３の映像処理回路ＥＰ５に出力し、ローカルエリア３の右半分ＡＲ６に対応する映像信号（２Ｋ２Ｋ画素数）を、２本（フルＨＤ画素数の映像信号Ｑｃ１１・Ｑｃ１２）に分割して表示制御基板ＤＣ３の映像処理回路ＥＰ６に出力し、ローカルエリア４（液晶パネルＬＣＰを上下左右に４分割したときの右下領域）の左半分ＡＲ７に対応する映像信号（２Ｋ２Ｋ画素数）を、２本（フルＨＤ画素数の映像信号Ｑｃ１３・Ｑｃ１４）に分割して表示制御基板ＤＣ４の映像処理回路ＥＰ７に出力し、上記ローカルエリア４の右半分ＡＲ８に対応する映像信号（２Ｋ２Ｋ画素数）を、２本（フルＨＤ画素数の映像信号Ｑｃ１５・Ｑｃ１６）に分割して表示制御基板ＤＣ４の映像処理回路ＥＰ８に出力する。
　さらに、ピクセルマッピング回路ＰＭＣは、表示制御基板ＤＣ１のタイミングコントローラＴＣ１に同期信号ＳＹＳ（垂直同期信号、水平同期信号、クロック信号、データイネーブル信号等）を出力し、これを受けたタイミングコントローラＴＣ１は、この同期信号ＳＹＳを、表示制御基板ＤＣ１～ＤＣ４に接続された基板間共有線ＳＳＬに送信する。
　タイミングコントローラＴＣ１は、ピクセルマッピング回路ＰＭＣから受けた同期信号ＳＹＳを受けて映像処理回路ＥＰ１と協働し、映像信号Ｑｃ１・Ｑｃ２に階調変換処理等の映像処理を行った後に、ＡＲ１に対応するソースドライバ基板（図示せず）にソース制御信号ＳＣ１を出力し、ゲートドライバＧＤ１のゲートドライバ基板（図示せず）にゲート制御信号ＧＣ１を出力し、ＣＳドライバＣＤ１にＣＳ制御信号ＣＣ１を出力する。
　タイミングコントローラＴＣ２は、タイミングコントローラＴＣ１から基板間共有線ＳＳＬを介して送信された同期信号ＳＹＳを受けて映像処理回路ＥＰ２と協働し、映像信号Ｑｃ３・Ｑｃ４に上記映像処理を行った後に、ＡＲ２に対応するソースドライバ基板（図示せず）にソース制御信号ＳＣ２を出力する。
　タイミングコントローラＴＣ３は、タイミングコントローラＴＣ１から基板間共有線ＳＳＬを介して送信された同期信号ＳＹＳを受けて映像処理回路ＥＰ３と協働し、映像信号Ｑｃ５・Ｑｃ６に上記映像処理を行った後に、ＡＲ３に対応するソースドライバ基板（図示せず）にソース制御信号ＳＣ３を出力する。
　タイミングコントローラＴＣ４は、タイミングコントローラＴＣ１から基板間共有線ＳＳＬを介して送信された同期信号ＳＹＳを受けて映像処理回路ＥＰ４と協働し、映像信号Ｑｃ７・Ｑｃ８に上記映像処理を行った後に、ＡＲ４に対応するソースドライバ基板（図示せず）にソース制御信号ＳＣ４を出力し、ゲートドライバＧＤ２のゲートドライバ基板（図示せず）にゲート制御信号ＧＣ２を出力し、ＣＳドライバＣＤ２にＣＳ制御信号ＣＣ２を出力する。
　タイミングコントローラＴＣ５は、タイミングコントローラＴＣ１から基板間共有線ＳＳＬを介して送信された同期信号ＳＹＳを受けて映像処理回路ＥＰ５と協働し、映像信号Ｑｃ９・Ｑｃ１０に上記映像処理を行った後に、ＡＲ５に対応するソースドライバ基板（図示せず）にソース制御信号ＳＣ５を出力し、ゲートドライバＧＤ３のゲートドライバ基板（図示せず）にゲート制御信号ＧＣ３を出力し、ＣＳドライバＣＤ３にＣＳ制御信号ＣＣ３を出力する。
　タイミングコントローラＴＣ６は、タイミングコントローラＴＣ１から基板間共有線ＳＳＬを介して送信された同期信号ＳＹＳを受けて映像処理回路ＥＰ６と協働し、映像信号Ｑｃ１１・Ｑｃ１２に上記映像処理を行った後に、ＡＲ６に対応するソースドライバ基板（図示せず）にソース制御信号ＳＣ６を出力する。
　タイミングコントローラＴＣ７は、タイミングコントローラＴＣ１から基板間共有線ＳＳＬを介して送信された同期信号ＳＹＳを受けて映像処理回路ＥＰ７と協働し、映像信号Ｑｃ１３・Ｑｃ１４に上記映像処理を行った後に、ＡＲ７に対応するソースドライバ基板（図示せず）にソース制御信号ＳＣ７を出力する。
　タイミングコントローラＴＣ８は、タイミングコントローラＴＣ１から基板間共有線ＳＳＬを介して送信された同期信号ＳＹＳを受けて映像処理回路ＥＰ８と協働し、映像信号Ｑｃ１５・Ｑｃ１６に上記映像処理を行った後に、ＡＲ８に対応するソースドライバ基板（図示せず）にソース制御信号ＳＣ８を出力し、ゲートドライバＧＤ４のゲートドライバ基板（図示せず）にゲート制御信号ＧＣ４を出力し、ＣＳドライバＣＤ４にＣＳ制御信号ＣＣ４を出力する。
　なお、ソース制御信号ＳＣ１～ＳＣ８には、データ信号、データラッチ信号、ソーススタートパルス、およびソースクロックが含まれ、ゲート制御信号ＧＣ１～ＧＣ４には、ゲートスタートパルスおよびゲートクロックが含まれる。
　表示制御基板ＤＣ１～ＤＣ４は、基板間で各種信号をやり取りあるいは共有することで、互いの動作を同期させている。具体的には、マスターである表示制御基板ＤＣ１が、ＲＤＹ（準備完了）信号をスレーブの表示制御基板ＤＣ２に送り、これを受けた表示制御基板ＤＣ２は、準備が完了し次第、ＲＤＹ信号をスレーブの表示制御基板ＤＣ３に送り、これを受けた表示制御基板ＤＣ３は、準備が完了し次第、ＲＤＹ信号をスレーブの表示制御基板ＤＣ４に送り、これを受けた表示制御基板ＤＣ４は、準備が完了し次第、ＲＤＹ信号を表示制御基板ＤＣ１に返送する。表示制御基板ＤＣ１は、ＲＤＹ信号が返送されたのを受けて、動作開始（ＳＲＳＴ）信号を、基板間共有線ＳＳＬを介して表示制御基板ＤＣ２～ＤＣ４に一斉送信する。動作開始（ＳＲＳＴ）信号が送信された後には、表示制御基板ＤＣ１のタイミングコントローラＴＣ１が、ピクセルマッピング回路ＰＭＣから受けた上記同期信号ＳＹＳを、基板間共有線ＳＳＬを介して、タイミングコントローラＴＣ２～ＴＣ８に一斉送信する。
　液晶パネルＬＣＰは、アクティブマトリクス基板、液晶層（図示せず）および対向基板（図示せず）を備え、アクティブマトリクス基板には、複数の画素電極（図示せず）、複数のＴＦＴ（薄膜トランジスタ、図示せず）、行方向（パネルの長辺に沿う方向）に延伸する走査信号線Ｇａ～Ｇｄ、列方向に延伸する複数のデータ信号線Ｓａ～Ｓｄ、行方向に延伸する保持容量配線（ＣＳ配線）ＣＳａ～ＣＳｄ、および列方向に延伸するＣＳ幹配線Ｍａ～Ｍｈが設けられ、対向基板には、共通電極（図示せず）、カラーフィルタ、およびブラックマトリクス（図示せず）が設けられている。
　また、ゲートドライバＧＤ１は、液晶パネルＬＣＰの上半分が有する２つの短辺の一方に沿って設けられ、列方向に並ぶ複数のゲートドライバチップＩを含む。垂直ドライバＧＤ２は、液晶パネルＬＣＰの上半分が有する上記２つの短辺の他方に沿って設けられ、列方向に並ぶ複数のゲートドライバチップＩを含む。また、ゲートドライバＧＤ３は、液晶パネルＬＣＰの下半分が有する２つの短辺の一方に沿って設けられ、列方向に並ぶ複数のゲートドライバチップＩを含む。垂直ドライバＧＤ４は、液晶パネルＬＣＰの下半分が有する上記２つの短辺の他方に沿って設けられ、列方向に並ぶ複数のゲートドライバチップＩを含む。そして、パネル上半分に設けられた各走査信号線はゲートドライバＧＤ１・ＧＤ２によって駆動され、パネル下半分に設けられた各走査信号線はゲートドライバＧＤ３・ＧＤ４によって駆動される。すなわち、１本の走査信号線がその両側に配置された２つのゲートドライバに接続され、これら２つのゲートドライバからこの１つの走査信号線に同一位相の走査（パルス）信号が供給される。こうすれば、走査信号線のＣＲ（時定数）に起因する信号鈍りのばらつき（行方向の位置によって信号鈍りの度合いが変わること）を抑制することができる。
　ソースドライバＳＤ１は、液晶パネルＬＣＰの上半分が有する１つの長辺に沿って設けられ、行方向に並ぶ４８個のソースドライバチップＪ（１つのソースドライバチップの出力端子数は９６０個）と、図示しない４つのソースドライバ基板を含む（１つのソースドライバ基板には１２個のソースドライバチップＪが装着される）。一方、ソースドライバＳＤ２は、液晶パネルＬＣＰの下半分が有する１つの長辺に沿って設けられ、行方向に並ぶ４８個のソースドライバチップＪ（１つのソースドライバチップの出力端子数は９６０個）と、図示しない４つのソースドライバ基板を含む（１つのソースドライバ基板には１２個のソースドライバチップＪが装着される）。そして、パネル上半分に設けられた各データ信号線はソースドライバＳＤ１によって駆動され、パネル下半分に設けられた各データ信号線はソースドライバＳＤ２によって駆動される。例えば、データ信号線ＳａはソースドライバＳＤ１によって駆動され、データ信号線ＳｃはソースドライバＳＤ２によって駆動される。
　液晶パネルＬＣＰは、１つの画素列の上半分（第１領域、パネルの上流側）に対応して２本のデータ信号線が設けられるとともに、この画素列の下半分（第２領域、パネルの下流側）に対応して２本のデータ信号線が設けられた、いわゆる上下分割ダブルソース構造（１画素列あたり４本のデータ信号線が設けられ、同時に４本の走査信号線を選択することが可能な構造）を有し、４倍速駆動が可能である。さらに、液晶パネルＬＣＰは、１つの画素に少なくとも２つの画素電極を備えたいわゆるマルチ画素方式であり、１画素内に形成された明領域と暗領域とによって視野角特性を高めることが可能となっている。
　なお、パネル上半分に設けられたデータ信号線の数は、少なくとも７６８０（画素）×３（原色）×２（ダブルソース）＝４６０８０本であり、パネル上半分に設けられた走査信号線の数は、少なくとも２１６０本であり、パネル上半分に設けられた保持容量配線の数は、少なくとも２１６０本であり、パネル下半分に設けられたデータ信号線の数は、少なくとも４６０８０本であり、パネル下半分に設けられた走査信号線の数は、少なくとも２１６０本であり、パネル下半分に設けられた保持容量配線の数は、少なくとも２１６０本である。
　以上のように、本データ構造は、原画像をｎ個（ｎは２以上の整数）の領域に分割して第１～第ｎ系統で送信する方式を第１方式、原画像を原画像よりも低精細のｎ枚（ｎは２以上の整数）の画像に分割して第１～第ｎ系統で送信する方式を第２方式として、原画像の内容を示すコンテンツデータと、送信方式が第１または第２方式であることを示す識別データとを含むものである。
　このように、コンテンツデータと送信方式を示す識別データとを含むデータ構造にすることで、両方式に対応しうる映像受信装置の実現を容易にすることができる。
　本データ構造では、上記識別データは補助データの１つである構成とすることもできる。
　本データ構造では、上記第２方式は、原画像を、それぞれがｎの自然数倍の画素を含む複数のブロックに分けるとともにこれらｎの自然数倍の画素を第１～第ｎ系統に配分するものであり、第２方式であることを示す識別データを含む場合には、１ブロックのサイズを示すブロックサイズデータも含まれている構成とすることもできる。
　本データ構造では、第１～第ｎ系統のいずれに対応するのかを示す系統データも含まれている構成とすることもできる。
　本データ構造では、上記ｎ枚の画像それぞれが、高精細度テレビジョン放送の映像規格と同一の画素数を含む構成とすることもできる。
　本映像送信装置は、原画像をｎ個（ｎは２以上の整数）の領域に分割して第１～第ｎ系統で送信する方式を第１方式、原画像を原画像よりも低精細のｎ枚（ｎは２以上の整数）の画像に分割して第１～第ｎ系統で送信する方式を第２方式として、原画像の内容を示すコンテンツデータと、送信方式が第１または第２方式であることを示す識別データとを送信するものである。
　本映像送信装置は、第１～第ｎ系統それぞれに差動伝送路が用いられる構成とすることもできる。
　本映像受信装置は、上記データ構造を有する映像データを受け付けるものである。
　本映像受信装置は、上記識別データに示された送信方式に応じてコンテンツデータを並び替える構成とすることもできる。
　本表示装置は、上記映像受信装置を備える。
　本映像送信方法は、原画像をｎ個（ｎは２以上の整数）の領域に分割して第１～第ｎ系統で送信する方式を第１方式、原画像を原画像よりも低精細のｎ枚（ｎは２以上の整数）の画像に分割して第１～第ｎ系統で送信する方式を第２方式として、原画像の内容を示すコンテンツデータと、送信方式が第１または第２方式であることを示す識別データとを送信するものである。
　本記録媒体は、上記データ構造を有する映像データが記録された、コンピュータ読み取り可能なものである。
　本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。
　本発明は、例えば、超高精細の液晶表示装置に好適である。
　ＤＳＡ　表示装置
　ＤＰ　表示パネル
　ＤＤＡ１～ＤＤＡ４　（表示パネル内の）分割表示領域
　ＩＴＡ　映像送信装置
　ＩＲＡ　映像受信装置
　ＩＡＣ　識別データ挿入回路
　ＩＲＣ　識別データ読み取り回路
　ＰＭＣ　ピクセルマッピング回路
　ＴＣ１～ＴＣ８　タイミングコントローラ
　ＤＣ１～ＤＣ４　表示制御基板
　ＬＣＰ　液晶パネル
　Ｐａ～Ｐｄ　画素
　Ｇａ～Ｇｄ　走査信号線
　Ｓａ～Ｓｄ　データ信号線
　ＡＲ１～ＡＲ８　（液晶パネル内の）分割表示領域

Claims (12)

  1. 　原画像をｎ個（ｎは２以上の整数）の領域に分割して第１～第ｎ系統で送信する方式を第１方式、原画像を原画像よりも低精細のｎ枚（ｎは２以上の整数）の画像に分割して第１～第ｎ系統で送信する方式を第２方式として、
    　原画像の内容を示すコンテンツデータと、送信方式が第１または第２方式であることを示す識別データとを含むデータ構造。
  2. 　上記識別データは補助データの１つである請求項１記載のデータ構造。
  3. 　上記第２方式は、原画像を、それぞれがｎの自然数倍の画素を含む複数のブロックに分けるとともにこれらｎの自然数倍の画素を第１～第ｎ系統に配分するものであり、
    　第２方式であることを示す識別データを含む場合には、１ブロックのサイズを示すブロックサイズデータも含まれている請求項１記載のデータ構造。
  4. 　第１～第ｎ系統のいずれに対応するのかを示す系統データも含まれている請求項１記載のデータ構造。
  5. 　上記ｎ枚の画像それぞれが、高精細度テレビジョン放送の映像規格と同一の画素数である請求項１記載のデータ構造。
  6. 　原画像をｎ個（ｎは２以上の整数）の領域に分割して第１～第ｎ系統で送信する方式を第１方式、原画像を原画像よりも低精細のｎ枚（ｎは２以上の整数）の画像に分割して第１～第ｎ系統で送信する方式を第２方式として、
    　原画像の内容を示すコンテンツデータと、送信方式が第１または第２方式であることを示す識別データとを送信する映像送信装置。
  7. 　第１～第ｎ系統それぞれに差動伝送路が用いられる請求項６記載の映像送信装置。
  8. 　請求項１記載のデータ構造を有する映像データを受け付ける映像受信装置。
  9. 　上記識別データに示された送信方式に応じてコンテンツデータを並び替える請求項８記載の映像受信装置。
  10. 　請求項８記載の映像受信装置を備えた表示装置。
  11. 　原画像をｎ個（ｎは２以上の整数）の領域に分割して第１～第ｎ系統で送信する方式を第１方式、原画像を原画像よりも低精細のｎ枚（ｎは２以上の整数）の画像に分割して第１～第ｎ系統で送信する方式を第２方式として、
    　原画像の内容を示すコンテンツデータと、送信方式が第１または第２方式であることを示す識別データとを送信する映像送信方法。
  12. 　請求項１記載のデータ構造を有する映像データが記録されたコンピュータ読み取り可能な記録媒体。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10957233B1 (en) * 2019-12-19 2021-03-23 Novatek Microelectronics Corp. Control method for display panel

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07298258A (ja) * 1994-04-28 1995-11-10 Nippon Telegr & Teleph Corp <Ntt> 画像符号化復号化方法
JP2001339722A (ja) * 2000-05-26 2001-12-07 Matsushita Electric Ind Co Ltd マルチチャネル画像符号化装置、復号化表示装置、符号化方法および復号化表示方法
WO2011027440A1 (ja) * 2009-09-02 2011-03-10 株式会社 東芝 画像圧縮装置及び画像伸張装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4645638B2 (ja) * 2007-11-22 2011-03-09 ソニー株式会社 信号送信装置、信号送信方法、信号受信装置及び信号受信方法
JP4557016B2 (ja) * 2007-11-22 2010-10-06 ソニー株式会社 信号送信装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07298258A (ja) * 1994-04-28 1995-11-10 Nippon Telegr & Teleph Corp <Ntt> 画像符号化復号化方法
JP2001339722A (ja) * 2000-05-26 2001-12-07 Matsushita Electric Ind Co Ltd マルチチャネル画像符号化装置、復号化表示装置、符号化方法および復号化表示方法
WO2011027440A1 (ja) * 2009-09-02 2011-03-10 株式会社 東芝 画像圧縮装置及び画像伸張装置

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