WO2012157720A1 - 液晶パネル、液晶表示装置 - Google Patents

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WO2012157720A1
WO2012157720A1 PCT/JP2012/062703 JP2012062703W WO2012157720A1 WO 2012157720 A1 WO2012157720 A1 WO 2012157720A1 JP 2012062703 W JP2012062703 W JP 2012062703W WO 2012157720 A1 WO2012157720 A1 WO 2012157720A1
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liquid crystal
crystal panel
line
pixel
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酒井　保
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    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
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    • G02F1/1343—Electrodes
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    • G—PHYSICS
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    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13458—Terminal pads

Definitions

  • the present invention relates to a liquid crystal panel used in a liquid crystal display device.
  • the number of pixels of the current high-definition television broadcast (High Definition television: so-called full HD) is 1920 ⁇ 1080 (so-called 2K1K), but the number of pixels is 4 times that of full HD (so-called 4K2K) or 16 times.
  • Video standards (so-called 8K4K, Super Hi-Vision SHV is also a kind) have been proposed.
  • the number of data signal line terminals (input terminals) in the liquid crystal panel has been remarkably increased, and the data signal line terminal is connected to one side of the liquid crystal panel (extension of the data signal line).
  • the terminals are arranged along a side (perpendicular to the direction orthogonal to the direction), there is a problem that it becomes impossible to arrange a necessary number of terminals.
  • One object of the present invention is to increase the number of data signal line terminals without changing the size of the liquid crystal panel.
  • the present liquid crystal panel is a liquid crystal panel including an array substrate (active matrix substrate) including a pixel electrode, a transistor, and first and second data signal lines, and a counter substrate, wherein the array substrate is adjacent to each other.
  • a first terminal including a second side, the distance from the first side being smaller than the distance from the second side in a plan view, and a distance from the first side in a plan view;
  • a second terminal having a smaller distance from the second side is formed, the first data signal line is electrically connected to the first terminal, and the second data signal line and the second terminal are connected to the first terminal.
  • the second data signal line and the second data signal line are electrically connected via a relay wiring formed in a different layer.
  • a terminal (second terminal) is also formed on the second side, and the second terminal and the second data signal line are connected to each other via a relay wiring of a layer different from that of the first and second data signal lines.
  • the number of terminals of the data signal line can be increased without changing the substrate size.
  • This liquid crystal panel makes it possible to increase the number of data signal line terminals without changing the substrate size.
  • FIG. 3 is a schematic diagram illustrating a partial configuration of a liquid crystal panel according to Embodiment 1.
  • FIG. It is a top view which shows the structure of the dashed line enclosure of FIG. It is arrow sectional drawing of FIG. 1 is a schematic diagram illustrating a configuration of a liquid crystal display device according to Example 1.
  • FIG. It is a top view which shows the modification of FIG.
  • It is a circuit diagram which shows a part of liquid crystal panel of FIG.
  • It is a circuit diagram which shows the center part of the liquid crystal panel of FIG. 8 is a timing chart showing a method for driving the liquid crystal panel of FIGS.
  • FIG. 9 is a circuit diagram illustrating a pixel polarity distribution (part of FIG. 6) by the driving method of FIG. 8.
  • FIG. 8 is a circuit diagram illustrating a pixel polarity distribution (part of FIG. 6) by the driving method of FIG. 8.
  • FIG. 9 is a circuit diagram showing a distribution of pixel polarities (portion of FIG. 7) by the driving method of FIG.
  • FIG. 9 is a circuit diagram illustrating a distribution of bright and dark regions (portion of FIG. 6) by the driving method of FIG.
  • FIG. 9 is a circuit diagram showing a distribution of light and dark areas (portion of FIG. 7) by the driving method of FIG. 6 is a schematic diagram illustrating a partial configuration of a liquid crystal panel according to Embodiment 2.
  • FIG. It is a top view which shows the structure of the dashed line enclosure of FIG.
  • FIG. It is a top view which shows the structure of the dashed line enclosure of FIG. It is arrow sectional drawing of FIG.
  • the liquid crystal display device LCD according to this embodiment has a video standard (for example, horizontal 7680 pixels ⁇ vertical 4320 pixels) having a pixel number (8K4K) that is 16 times the number of full HD pixels (horizontal 1920 pixels ⁇ vertical 1080 pixels). As shown in FIG.
  • an input processing circuit IPC an input processing circuit IPC, a pixel mapping circuit PMC, four display control boards (timing controller boards) DC1 to DC4, a liquid crystal panel LCP, and four vertical drivers VD1 to VD1 VD4, two horizontal drivers HD1 to HD2, four CS drivers CD1 to CD4, three power supply devices (not shown) connected to different commercial power sources, a power supply controller (not shown), a backlight BL, a backlight A write driver BLD and a backlight controller BLC are provided.
  • the video signal input to the input processing circuit IPC may be a video signal (for example, Super Hi-Vision) having a block scan format of 8K4K pixels, or a video signal having a number of 8K4K pixels of a multi-display format. Also good. Of course, it may be a video signal having the number of 4K2K pixels or a video signal having the number of 2K1K pixels (the number of full HD pixels).
  • the block scan format is a method in which one frame (entire image having 8K4K pixels) is divided into 16 coarse (full HD pixel) whole images (so-called thinned images) and transmitted.
  • each of the 16 video signals Qa1 to Qa16 input to the input processing circuit IPC is a rough overall image (the number of full HD pixels).
  • the multi-display format is a system in which one frame (entire image having the number of 8K4K pixels) is divided into 16 without changing the fineness of the frame, and divided into 16 partial images for transmission.
  • each of the 16 video signals Qa1 to Qa16 input to the input processing circuit IPC is a fine partial image (the number of full HD pixels).
  • the input processing circuit IPC performs video data synchronization processing, ⁇ correction processing, color temperature correction processing, color gamut conversion processing, and the like, and outputs video signals Qb1 to Qb16 to the pixel mapping circuit PMC.
  • the display control board DC1 includes two video processing circuits EP1 and EP2 and two timing controllers TC1 and TC2, and the display control board DC2 includes two video processing circuits EP3 and EP4 and two timing controllers TC3 and TC4.
  • the display control board DC3 includes two video processing circuits EP5 and EP6 and two timing controllers TC5 and TC6, and the display control board DC4 includes two video processing circuits EP7 and EP8 and two timing controllers TC7 and TC8. Is provided.
  • the pixel mapping circuit PMC generates two video signals (2K2K pixel number) corresponding to the left half AR1 of the local area 1 (upper left region when the liquid crystal panel LCP is divided into four parts in the upper, lower, left and right directions). Divided into signals Qc1 and Qc2) and output to the video processing circuit EP1 of the display control board DC1, and two video signals (2K2K pixels) corresponding to the right half AR2 of the local area 1 (the number of full HD pixels) The video signal Qc3, Qc4) is divided and output to the video processing circuit EP2 of the display control board DC1, and the video corresponding to the left half AR3 of the local area 2 (the upper right area when the liquid crystal panel LCP is divided into four parts vertically and horizontally) The signal (number of 2K2K pixels) is divided into two (video signals Qc5 and Qc6 having the number of full HD pixels) and output to the video processing circuit EP3 of the display control board DC2.
  • the video signal (2K2K pixel number) corresponding to the right half AR4 of the local area 2 is divided into two (video signals Qc7 and Qc8 having the number of full HD pixels) and supplied to the video processing circuit EP4 of the display control board DC2. And outputs two video signals (2K2K pixel number) corresponding to the left half AR5 of the local area 3 (lower left region when the liquid crystal panel LCP is divided into four parts vertically and horizontally) (the video signal Qc9 ⁇ Qc10) and output to the video processing circuit EP5 of the display control board DC3, and two video signals (2K2K pixel number) corresponding to the right half AR6 of the local area 3 (the video signal Qc11.
  • the video signal (number of 2K2K pixels) corresponding to the left half AR7 is divided into two (video signals Qc13 and Qc14 having the number of full HD pixels) and output to the video processing circuit EP7 of the display control board DC4.
  • the video signal corresponding to the right half AR8 (2K2K pixel count) is divided into two (video signals Qc15 and Qc16 having the full HD pixel count) and output to the video processing circuit EP8 of the display control board DC4.
  • the pixel mapping circuit PMC outputs a synchronization signal SYS (vertical synchronization signal, horizontal synchronization signal, clock signal, data enable signal, polarity inversion signal, etc.) to the timing controller TC1 of the display control board DC1, and receives this timing.
  • the controller TC1 transmits this synchronization signal SYS to the inter-substrate shared line SSL connected to the display control substrates DC1 to DC4.
  • the timing controller TC1 receives the synchronization signal SYS received from the pixel mapping circuit PMC and cooperates with the video processing circuit EP1 to perform video processing such as gradation conversion processing and frame rate conversion (FRC) processing on the video signals Qc1 and Qc2.
  • the source control signal SC1 is output to the source driver substrate corresponding to AR1
  • the source control signal sc1 is output to the gate driver substrate (not shown) corresponding to AR1
  • the gate control signal GC1 is output to (not shown)
  • the CS control signal CC1 is output to the CS driver CD1.
  • the timing controller TC2 receives the synchronization signal SYS transmitted from the timing controller TC1 via the inter-substrate shared line SSL, cooperates with the video processing circuit EP2, performs the video processing on the video signals Qc3 and Qc4, and then performs AR2
  • a source control signal SC2 is output to a source driver board (not shown) corresponding to
  • the timing controller TC3 receives the synchronization signal SYS transmitted from the timing controller TC1 via the inter-substrate shared line SSL, cooperates with the video processing circuit EP3, performs the video processing on the video signals Qc5 and Qc6, and then performs AR3.
  • a source control signal SC3 is output to a source driver board (not shown) corresponding to
  • the timing controller TC4 receives the synchronization signal SYS transmitted from the timing controller TC1 via the inter-substrate shared line SSL, cooperates with the video processing circuit EP4, performs the video processing on the video signals Qc7 and Qc8, and then performs AR4.
  • Source control signal SC4 is output to the source driver board corresponding to, and source control signal sc4 is output to the gate driver board (not shown) corresponding to AR4, and the gate driver board (not shown) of vertical driver VD2.
  • the gate control signal GC2 is output to the CS driver CD2, and the CS control signal CC2 is output to the CS driver CD2.
  • the timing controller TC5 receives the synchronization signal SYS transmitted from the timing controller TC1 via the inter-substrate shared line SSL, cooperates with the video processing circuit EP5, performs the video processing on the video signals Qc9 and Qc10, and then performs AR5.
  • the source control signal SC5 is output to the source driver board corresponding to, the source control signal sc5 is output to the gate driver board (not shown) corresponding to AR5, and the gate driver board (not shown) of the vertical driver VD3.
  • the gate control signal GC3 is output to the CS driver CD3, and the CS control signal CC3 is output to the CS driver CD3.
  • the timing controller TC6 receives the synchronization signal SYS transmitted from the timing controller TC1 via the inter-substrate shared line SSL, cooperates with the video processing circuit EP6, performs the video processing on the video signals Qc11 and Qc12, and then performs AR6.
  • a source control signal SC6 is output to a source driver board (not shown) corresponding to
  • the timing controller TC7 receives the synchronization signal SYS transmitted from the timing controller TC1 via the inter-substrate shared line SSL, cooperates with the video processing circuit EP7, performs the video processing on the video signals Qc13 and Qc14, and then performs AR7.
  • a source control signal SC7 is output to a source driver board (not shown) corresponding to
  • the timing controller TC8 receives the synchronization signal SYS transmitted from the timing controller TC1 via the inter-substrate shared line SSL, cooperates with the video processing circuit EP8, performs the video processing on the video signals Qc15 and Qc16, and then performs AR8.
  • Source control signal SC8 is output to the source driver board corresponding to, and source control signal sc8 is output to the gate driver board (not shown) corresponding to AR8, and the gate driver board (not shown) of vertical driver VD4.
  • the gate control signal GC4 is output to the CS driver CD4, and the CS control signal CC4 is output to the CS driver CD4.
  • the source control signals SC1 to SC8 include a data signal, a data enable signal (DE signal), a source start pulse, and a source clock.
  • the gate control signals GC1 to GC4 include an initial signal, a gate start pulse, and a gate. A clock is included.
  • the gradation conversion processing corresponds to a combination of high-speed display processing (QS processing), panel vertical division driving (described in detail below), and 1 V inversion driving of data signal lines (described in detail below).
  • QS processing high-speed display processing
  • panel vertical division driving panel vertical division driving
  • 1 V inversion driving of data signal lines described in detail below.
  • the tone correction processing according to the pixel position may be included.
  • each video processing circuit obtains a motion vector using any one of the 16 video signals Qa1 to Qa16 (the entire image with a rough HD, which is the number of full HD pixels), and video A partial image (the number of full HD pixels) for interpolation may be generated using a corresponding one of the signals Qc1 to Qc16 (a fine partial image having the number of full HD pixels).
  • the DE signal (for 1920 lines) extends one clock (for one line) and reaches 1921 lines. Therefore, when the width of the DE signal is monitored and it becomes 1921 lines, it is possible to perform error correction processing for starting up the DE signal with a delay of one clock. That is, the above-mentioned effective signal is supplied to the display control board DC1 to which a data signal (for example, video signals Qc1 to Qc4) and a valid signal (DE) indicating a valid period of the data signal are input via an input interface (for example, HDMI).
  • a data signal for example, video signals Qc1 to Qc4
  • DE valid signal
  • a detection unit that detects at least one of the content of the data signal obtained based on the signal and the active period of the effective signal, and a correction unit that corrects the phase shift of the effective signal according to the detection result of the detection unit. Provide. By doing this, it is possible to eliminate the problem of the data signal (particularly the problem that is likely to occur when using HDMI) due to the phase shift of the effective signal.
  • the display control boards DC1 to DC4 synchronize their operations by exchanging or sharing various signals between the boards.
  • the display control board DC1 which is the master, sends an RDY (ready) signal to the slave display control board DC2, and the display control board DC2 that receives the slave sends the RDY signal to the slave as soon as the preparation is completed.
  • the display control board DC3 that has received and received the RDY signal is sent to the slave display control board DC4 as soon as preparation is completed, and the display control board DC4 that has received this is ready. Then, the RDY signal is returned to the display control board DC1.
  • the display control board DC1 transmits an operation start (SRST) signal simultaneously to the display control boards DC2 to DC4 via the inter-substrate shared line SSL.
  • the timing controller TC1 of the display control board DC1 receives the synchronization signal SYS received from the pixel mapping circuit PMC via the inter-substrate shared line SSL, and the timing controllers TC2 to TC8. Send to all.
  • the fail-safe signal transmitted from the display control board on which the abnormality has occurred is transmitted to all the other control boards. It is transmitted to the display control board (cyclic transmission or simultaneous transmission via a shared line), and all the control display boards are instantaneously in a self-running state (black display) mode. Thereby, the video failure is avoided.
  • Each of the display control boards DC1 to DC4 individually generates various drive power supplies, and the lines to which the same kind (same potential / same phase) of drive power is supplied are connected between the display control boards via the current limiting circuit. Connected with. In this way, it is possible to prevent the overcurrent from flowing to various drivers and the display control board due to a difference in the rise timing between the boards while adjusting the same type of drive power supply.
  • the liquid crystal panel LCP includes an active matrix substrate, a liquid crystal layer (not shown), and a counter substrate (not shown).
  • the active matrix substrate includes a plurality of pixel electrodes (not shown) and a plurality of TFTs (thin film transistors, FIG. Scanning signal lines Ga to Gd extending in the row direction (the direction along the long side of the panel), a plurality of data signal lines Sa to Sd extending in the column direction, and a storage capacitor wiring (CS wiring extending in the row direction).
  • CSa to CSd and CS trunk wires Ma to Mh extending in the column direction are provided, and a common electrode (not shown), a color filter, and a black matrix (not shown) are provided on the counter substrate. .
  • the horizontal driver HD1 is provided along one long side of the upper half of the liquid crystal panel LCP, and includes 38 source driver chips J (the number of output terminals of one source driver chip is 960) arranged in the row direction. .
  • the vertical driver VD1 is provided along one of the two short sides of the upper half of the liquid crystal panel LCP, and five source driver chips j (number of output terminals of one source driver chip) arranged in the column direction on the long side. 960) and a plurality of gate driver chips I arranged in the column direction.
  • the vertical driver VD2 is provided along the other of the two short sides of the upper half of the liquid crystal panel LCP, and has five source driver chips j (one source driver chip) arranged in the column direction on the long side. 960) and a plurality of gate driver chips I arranged in the column direction.
  • the data signal lines Sa and Sb are driven by the source driver chip j of the vertical driver VD1, and the scanning signal lines Ga and Gb are driven by the gate driver chip I of the vertical driver VD1 and the gate driver chip I of the vertical driver VD2.
  • the horizontal driver HD2 is provided along one long side of the lower half of the liquid crystal panel LCP, and 38 source driver chips J arranged in the row direction (the number of output terminals of one source driver chip is 960). including.
  • the vertical driver VD3 is provided along one of the two short sides of the lower half of the liquid crystal panel LCP, and five source driver chips j (the number of output terminals of one source driver chip) arranged in the column direction on the long side. 960) and a plurality of gate driver chips I arranged in the column direction.
  • the vertical driver VD4 is provided along the other of the two short sides of the lower half of the liquid crystal panel LCP, and has five source driver chips j (one source driver chip) arranged in the column direction on the long side. 960) and a plurality of gate driver chips I arranged in the column direction.
  • the data signal lines Sc and Sd are driven by the source driver chip j of the vertical driver VD3, and the scanning signal lines Gc and Gd are driven by the gate driver chip I of the vertical driver VD3 and the gate driver chip I of the vertical driver VD4.
  • one scanning signal line is connected to two vertical drivers arranged on both sides thereof, and a scanning (pulse) signal having the same phase is supplied from the two vertical drivers to the one scanning signal line.
  • a scanning (pulse) signal having the same phase is supplied from the two vertical drivers to the one scanning signal line.
  • a relay wiring that connects the data signal line and the source terminal on the short side of the panel is provided on the counter substrate side, or other than the source layer of the active matrix substrate (the source / drain electrode formation layer of the TFT) That is, it can also be provided in a lower layer (gate layer) of the gate insulating film or a layer between the source layer and the ITO layer (pixel electrode formation layer).
  • the active matrix substrate AM of the liquid crystal panel LCP has long sides A (data signal lines) adjacent to each other.
  • Source terminal F including a side perpendicular to the extending direction) and a short side B (side parallel to the extending direction of the data signal line), and the distance from the long side A is smaller than the distance from the short side B in plan view.
  • First terminal and a source terminal f (second terminal) whose distance from the short side B is smaller than the distance from the long side A in plan view are formed, and the data signal line Sx is connected to the source terminal F.
  • the connected data signal line Sa is electrically connected to the source terminal f through a relay line RA formed in a different layer from the data signal lines Sx and Sa. Further, the data signal line Sb is connected to another source terminal f via a relay wiring RB formed in a different layer from the data signal lines Sx and Sb.
  • the source driver chip j is attached to the vertical driver substrate VS, and the output terminal F and the source terminal f of the vertical driver substrate VS are in contact with each other.
  • a part of the scanning signal line Ga is a gate electrode of the transistor 12A, the source electrode 8A of the transistor 12A is connected to the data signal line Sa, and the drain of the transistor 12A.
  • the electrode 9A is connected to the pixel electrode 17A through the contact hole 11A.
  • a part of the scanning signal line Ga is a gate electrode of the transistor 12a, the source electrode 8a of the transistor 12a is connected to the data signal line Sa, and the drain electrode 9a of the transistor 12a is connected to the pixel electrode through the contact hole 11a. 17a.
  • a part of the scanning signal line Gb is a gate electrode of the transistor 12B, the source electrode 8B of the transistor 12B is connected to the data signal line Sb, and the drain electrode 9B of the transistor 12B is connected to the pixel electrode through the contact hole 11B. 17B.
  • a part of the scanning signal line Gb is a gate electrode of the transistor 12b, the source electrode 8b of the transistor 12b is connected to the data signal line Sb, and the drain electrode 9b of the transistor 12b is connected to the pixel electrode through the contact hole 11b. 17b.
  • the scanning signal line Ga is connected to the gate terminal k of the metal layer (data signal line forming layer) through the contact hole 111a, and the output terminal K and the gate terminal k of the vertical driver substrate VS are in contact with each other.
  • the scanning signal line Gb is connected to the gate terminal k of the metal layer (data signal line forming layer) through the contact hole 111b, and the output terminal K and the gate terminal k of the vertical driver substrate VS are in contact with each other. .
  • FIG. 3 shows a cross-sectional configuration of the inter-substrate connecting portions X1 to X3 in FIG.
  • a scanning signal line Ga is formed on a glass substrate 31
  • a gate insulating film 21 is formed on the scanning signal line Ga
  • a data signal line is formed on the gate insulating film 21.
  • Sa / Sb and relay pad rp are formed, and an inorganic interlayer insulating film 25 and an organic interlayer insulating film 26 are laminated on these layers, and a transparent layer formed on the organic interlayer insulating film 26 in the same process as each pixel electrode.
  • Electrodes for example, ITO
  • relay electrodes CE1 to CE3 are formed.
  • the relay wiring RB is formed on the glass substrate 32, the inorganic interlayer insulating film 125 is formed on the relay wiring RB, the black matrix BM is formed on the inorganic interlayer insulating film 125, and the black matrix BM is formed.
  • An overcoat film OC is formed, and a common electrode COM and relay electrodes ce1 to ce3 are formed on the overcoat layer OC.
  • the relay electrode CE1 of the active matrix substrate and the relay pad rp are connected through a contact hole penetrating the inorganic interlayer insulating film 25 and the organic interlayer insulating film 26, and the relay electrode ce1 of the counter substrate.
  • the relay wiring RB are connected via a contact hole that penetrates the inorganic interlayer insulating film 125 and the overcoat film OC, and the relay electrode CE1 and the relay electrode ce1 are connected via a conductive spacer SP1 that penetrates the liquid crystal layer. Connected.
  • the relay electrode CE2 that contacts the data signal line Sb and the relay electrode ce2 that contacts the relay wiring RB are connected via the conductive spacer SP2 penetrating the liquid crystal layer LCR, and the substrate
  • the relay electrode CE3 that is in contact with the data signal line Sb and the relay electrode ce3 that is in contact with the relay wiring RB are connected via a conductive spacer SP3 that penetrates the liquid crystal layer LCR.
  • the inter-board connection portion X2 for suppressing the resistance value is provided for the relay wiring RB, and the inter-board connection portion x2 for suppressing the resistance value is also provided for the relay wiring RA.
  • the present invention is not limited to this.
  • the relay line RB is provided with two inter-board connection portions (X2 and X3) for suppressing the resistance value, while the relay line RA is One inter-substrate connection part (x2) for resistance value suppression can also be provided.
  • the liquid crystal panel LCP is provided with two data signal lines corresponding to the upper half (first area, upstream side of the panel) of one pixel column, and the lower half (second area, panel of the panel).
  • a so-called upper and lower divided double source structure four data signal lines are provided per pixel column, and four scanning signal lines are selected simultaneously, provided with two data signal lines corresponding to the downstream side) 4x speed drive is possible.
  • the liquid crystal panel LCP is a so-called multi-pixel method in which at least two pixel electrodes are provided in one pixel, and the viewing angle characteristics can be enhanced by a bright region and a dark region formed in one pixel. ing.
  • scanning signal lines Ga and Gb and storage capacitor lines CSa and CSb are provided in the upper half (upstream side) of the panel, and scanning is performed in the lower half (downstream side) of the panel.
  • the signal lines Gc and Gd and the storage capacitor lines CSc and CSd are provided, and the upper half (upstream side) of one pixel column PL1 includes two pixels Pa and Pb adjacent in the column direction.
  • the TFT 12A connected to the pixel electrode 17A and the TFT 12a connected to the pixel electrode 17a are connected to the data signal line Sa and the scanning signal line Ga, respectively.
  • 17A forms the storage capacitor line CSn and the storage capacitor CA
  • the pixel electrode 17a forms the storage capacitor line CSa and the storage capacitor Ca
  • the pixel electrode 17B out of the two pixel electrodes 17B and 17b included in the pixel Pb.
  • the TFT 12B to be connected and the TFT 12b to be connected to the pixel electrode 17b are connected to the data signal line Sb and the scanning signal line Gb, the pixel electrode 17B forms the storage capacitor line CSa and the storage capacitor CB, and the pixel electrode 17b has the storage capacitor.
  • a wiring CSb and a storage capacitor Cb are formed, and two pixel electrodes included in the pixel Pc are further formed.
  • 7C and 17c, the TFT 12C connected to the pixel electrode 17C and the TFT 12c connected to the pixel electrode 17c are respectively connected to the data signal line Sc and the scanning signal line Gc, and the pixel electrode 17C includes the storage capacitor line CSm and the storage capacitor CC.
  • the pixel electrode 17c forms the storage capacitor line CSc and the storage capacitor Cc, and the TFT 12D connected to the pixel electrode 17D and the TFT 12d connected to the pixel electrode 17d out of the two pixel electrodes 17D and 17d included in the pixel Pd.
  • Each is connected to the data signal line Sd and the scanning signal line Gd, the pixel electrode 17D forms a storage capacitor line CSc and a storage capacitor CD, and the pixel electrode 17d forms a storage capacitor line CSd and a storage capacitor Cd.
  • Four scanning signal lines Ga to Gd are simultaneously selected.
  • the data signal lines Sa and Sc are arranged in the column direction at the left end, and the data signal lines Sb and Sd are arranged in the column direction at the right end, and the pixel column PL2 adjacent to the pixel column PL1.
  • the data signal lines SA and SC are arranged at the left end in the column direction, and the data signal lines SB and SD are arranged at the right end in the column direction.
  • the two pixel electrodes included in the pixel adjacent to the pixel electrode Pa are connected to the data signal line SB via separate TFTs, and the two pixels included in the pixel adjacent to the pixel electrode Pb.
  • the electrodes are connected to the data signal line SA via separate TFTs, and the two pixel electrodes included in the pixel adjacent to the pixel electrode Pc are connected to the data signal line SD via separate TFTs, and the pixel electrode Pd And two pixel electrodes included in adjacent pixels are connected to the data signal line SC via separate TFTs.
  • the configuration near the boundary between the upper half (first region) and the lower half (second region) is as shown in FIG. That is, of the two pixel electrodes 17X and 17x included in the pixel Px located at the bottom of the first region, the TFT 12X connected to the pixel electrode 17X and the TFT 12x connected to the pixel electrode 17x are respectively connected to the data signal line Sb and the scanning signal line.
  • the pixel electrode 17X forms a storage capacitor with a storage capacitor line CSi
  • the pixel electrode 17x forms a storage capacitor line with a storage capacitor line CSm
  • the pixel Pc is located at the top of the second region. Yes.
  • the CS trunk line Ma (first trunk line) and the CS trunk line Mb are provided close to one of the two short sides of the upper half of the active matrix substrate, and are in different phases by the CS driver CD1. Driven.
  • the CS trunk wiring Mc (third trunk wiring) and the CS trunk wiring Md are provided close to the other of the two short sides of the upper half of the active matrix substrate so that the CS driver CD2 has different phases. Driven by.
  • the CS trunk wiring Me / CS trunk wiring Mf (second trunk wiring) is provided in proximity to one of the two short sides of the lower half of the active matrix substrate, and each has a different phase by the CS driver CD3. Driven.
  • the CS trunk wiring Mg / CS trunk wiring Mh (fourth trunk wiring) is provided close to the other of the two short sides of the lower half of the active matrix substrate, and the CS driver CD4 is in a different phase. Driven by.
  • One storage capacitor line is connected to two CS trunk lines arranged on both sides thereof, and a modulation (pulse) signal having the same phase is transmitted from the two CS trunk lines to the one storage capacitor line. Is supplied.
  • the storage capacitor line CSa is connected to the CS trunk lines Ma and Mc
  • the storage capacitor line CSb is connected to the CS trunk lines Mb and Md
  • the storage capacitor line CSc is connected to the CS trunk lines Me and Mg
  • the storage capacitor line CSd is connected to CS trunk lines Mf and Mh. Therefore, for example, when the potentials of the CS trunk lines Ma and Mb are controlled to be in opposite phases, the potentials of the storage capacitor lines CSa and CSb are also reversed in phase, and in the pixel Pb, the pixel electrode of the two pixel electrodes 17B and 17b.
  • the polarity of the data signal supplied to one data signal line is inverted every one vertical scanning period (1V), and two data signal lines provided corresponding to one pixel column in the same vertical scanning period.
  • the polarity of the data signal supplied to one and the other is opposite.
  • each data signal line is inverted by 1V (that is, the polarity inversion period is lengthened and power consumption is reduced), and the polarity distribution of the pixels in the screen is inverted by dots (thus turning off the TFT). Flicker caused by the pull-in voltage generated at the same time can be suppressed).
  • the driving method of the portion shown in FIGS. 6 and 7 of the liquid crystal panel is shown in the timing chart of FIG. 8 and the schematic diagrams of FIGS.
  • a positive data signal potential is supplied to the data signal lines Sa, SA, Sc, and SC during one vertical scanning period, and the data signal lines Sb, SB, Sd, and SD are During one vertical scanning period, a negative data signal potential is supplied.
  • Simultaneous scanning of the scanning signal lines Ga and Gb starts at time t0, and simultaneous scanning of the scanning signal lines Ga to Gd ends at time t1 1H (vertical scanning period) after t0.
  • a positive data signal potential is written to the pixel electrodes 17A and 17a
  • a positive data signal potential is written to the pixel electrodes 17C and 17c
  • a negative data signal potential is written to the pixel electrodes 17D and 17d.
  • the potential of the storage capacitor line CSn is shifted to the L (Low) side by the modulation signal sent from the CS trunk line Mn.
  • the effective potential until the scan is lower than the written data signal potential (+) (becomes a dark region).
  • the potential of the storage capacitor line CSa is shifted to the H (High) side by the modulation signal sent from the CS drivers CD1 and CD2 via the CS trunk lines Ma and Mc, and accordingly, the pixel electrode 17a And the effective potential until the next scanning rises higher than the written data signal potential (+) (becomes a bright region).
  • the potential of the pixel electrode 17B rises (because the potential of the storage capacitor line CSa shifts to the H side), and the effective potential until the next scan is higher than the written data signal potential ( ⁇ ). It rises (becomes a dark area).
  • the potential of the storage capacitor line CSm is shifted to the L (Low) side by the modulation signal sent from the CS trunk line Mm, and accordingly, the potential of the pixel electrode 17C drops down to the next scan. Is lower than the written data signal potential (+) (becomes a dark region).
  • the potential of the storage capacitor line CSc is shifted to the H (High) side by a modulation signal sent from the CS drivers CD3 and CD4 via the CS trunk lines Me and Mg, and accordingly, the pixel electrode 17c And the effective potential until the next scanning rises higher than the written data signal potential (+) (becomes a bright region).
  • the potential of the storage capacitor line CSb is shifted to the L side by the modulation signal sent from the CS drivers CD1 and CD2 via the CS trunk lines Mb and Md, and accordingly, the pixel electrode 17b And the effective potential until the next scanning is lower than the written data signal potential ( ⁇ ) (becomes a bright region).
  • the scanning signal line Ga is the nth line and the scanning signal line Gb is the n + 1th line from the upper long side of the panel (FIGS. 4 and 6).
  • the scanning signal line Gc is the n + 2160th line from the upper long side and the scanning signal line Gb is the (n + 2161) th line from the upper long side, and is provided in the upper half of the panel.
  • the scanning signal line Gc provided in the lower half of the panel has n + 2160 of the (N ⁇ 1) th frame which is the previous frame. The data signal of the line is written. By doing so, the feeling of display deviation at the top and bottom of the panel is suppressed.
  • the backlight controller BLC receives the video signal QBL output from the pixel mapping circuit PMC, outputs a backlight control signal to the backlight driver BD, and the backlight BL is driven by the backlight driver BD.
  • the backlight BL is divided into a plurality of parts, and the brightness is individually adjusted according to the video signal QBL (active backlight).
  • the power supply controller monitors the supply power level of the commercial power supply connected to each of the three power supply circuits, and if for some reason one or more commercial power supplies have an abnormality (decreased supply power level) ,
  • One or a plurality of normal commercial power sources for power lines to the backlight BL for example, three systems for R, B, and G
  • power lines to the display control boards DC1 to DC4 for example, one system
  • the abnormality occurrence signal is output to the backlight controller BLC.
  • the backlight controller BLC receives this abnormality occurrence signal, the backlight controller BLC outputs a control signal that lowers the upper limit of the brightness of the backlight BL to the backlight driver BD.
  • the power supply controller When the power supply controller eliminates the need for three power supply circuits and a configuration in which only one power supply circuit connected to a commercial power supply is provided is possible, the power supply controller 1
  • the supply power level of one commercial power supply is monitored, and if an abnormality occurs in this commercial power supply (decrease in the supply power level) for some reason, an abnormality occurrence signal is output to the backlight controller BLC (this abnormality occurrence signal is
  • the received backlight controller BLC can output a control signal that lowers the upper limit of the luminance of the backlight BL to the backlight driver BD).
  • the relay wiring RB is provided on the counter substrate, but the present invention is not limited to this.
  • FIG. 13 and FIG. 14 which is a plan view of a portion surrounded by a broken line in FIG. 13, the relay wirings Rb and Ra are connected to the gate layer of the active matrix substrate (the formation layer of the scanning signal line and the storage capacitor wiring) ).
  • FIG. 15 shows a cross-sectional configuration of the inter-substrate connecting portions X1 to X3 in FIG.
  • the scanning signal line Ga and the relay wiring Rb are formed on the glass substrate 31
  • the gate insulating film 21 is formed on the scanning signal line Ga
  • the gate insulating film 21 is formed on the gate insulating film 21.
  • the data signal lines Sa and Sb and the relay pad rp are formed, and the inorganic interlayer insulating film 25 and the organic interlayer insulating film 26 are stacked on the data signal lines Sa and Sb, and the organic interlayer insulating film 26 is formed in the same process as each pixel electrode.
  • a transparent electrode (for example, ITO) to be formed is formed.
  • the relay wiring Rb and the relay pad rp are connected through a contact hole that penetrates the gate insulating film 21, and in the inter-substrate connection portions X2 and X3, the relay wiring Rb and the data signal line are connected. Sb is connected via a contact hole penetrating the gate insulating film 21.
  • the relay wiring RB is provided in the gate layer of the active matrix substrate, but the present invention is not limited to this.
  • the relay wirings rb and ra are arranged on the inorganic interlayer insulating film 25 of the active matrix substrate (the layer of the data signal line). It can also be provided between the layer in which the pixel electrode is formed.
  • FIG. 18 shows a cross-sectional configuration of the inter-substrate connecting portions X1 to X3 in FIG.
  • the scanning signal line Ga is formed on the glass substrate 31
  • the gate insulating film 21 is formed on the scanning signal line Ga
  • the data signal line is formed on the gate insulating film 21.
  • Sa / Sb and relay pad rp are formed
  • inorganic interlayer insulating film 25 is formed on the upper layer
  • relay wiring rb is formed on inorganic interlayer insulating film 25
  • organic interlayer insulating film 26 is formed on relay wiring rb.
  • a transparent electrode (for example, ITO) formed in the same process as each pixel electrode is formed on the organic interlayer insulating film 26.
  • the relay wiring Rb and the relay pad rp are connected through a contact hole that penetrates the inorganic interlayer insulating film 25.
  • the relay wiring Rb and the data signal are connected in the inter-substrate connection portions X2 and X3.
  • the line Sb is connected through a contact hole that penetrates the inorganic interlayer insulating film 25.
  • this liquid crystal panel is a liquid crystal panel including an array substrate (active matrix substrate) including pixel electrodes, transistors, and first and second data signal lines, and a counter substrate, and the array substrates are mutually connected.
  • a first terminal including a first side and a second side adjacent to each other, wherein the array substrate includes a first terminal having a smaller distance from the first side than a distance from the second side in a plan view; And a second terminal having a smaller distance from the second side than a distance from the first data signal line, the first data signal line being electrically connected to the first terminal, and the second data signal line being connected to the second terminal.
  • the array substrate includes a first terminal having a smaller distance from the first side than a distance from the second side in a plan view;
  • a second terminal having a smaller distance from the second side than a distance from the first data signal line, the first data signal line being electrically connected to the first terminal, and the second data signal line being connected to the second terminal.
  • a terminal (second terminal) is also formed on the second side, and the second terminal and the second data signal line are connected to each other via a relay wiring of a layer different from that of the first and second data signal lines.
  • the number of terminals of the data signal line can be increased without changing the substrate size.
  • the relay wiring may be provided on the counter substrate.
  • the present liquid crystal panel may be configured to include a conductive spacer electrically connected to the relay wiring between the array substrate and the counter substrate.
  • the relay wiring may be provided in the same layer as the gate electrode of the transistor.
  • the relay wiring may be provided between the layer in which the first and second data signal lines are formed and the layer in which the pixel electrode is formed.
  • the first side may be longer than the second side.
  • the present invention is not limited to the above-described embodiments, and those obtained by appropriately modifying the above-described embodiments based on common general technical knowledge and those obtained by combining them are also included in the embodiments of the present invention.
  • the present invention is suitable for a liquid crystal display device, for example.
  • LCD Liquid crystal display device LCP Liquid crystal panel TC1 to TC8 Timing controller DC1 to DC4 Display control board Pa to Pd Pixel Ga to Gd Scanning signal line 17a / 17A Pixel electrode 17b / 17B Pixel electrode 12a / 12A Transistor 12b / 12B Transistor Sa-Sd Data Signal line SA to SD Data signal line f Long side source terminal F Short side source terminal k Gate terminal RA / RB Ra / Rb ra / rb Relay wiring X1 to X3 Inter-substrate connection part SP1 to SP3 Conductive spacer

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Abstract

　本液晶パネルは、画素電極およびトランジスタ並びに第１および第２データ信号線を含むアレイ基板と、対向基板とを備え、上記アレイ基板は互いに隣り合う第１および第２辺を含み、上記アレイ基板には、平面視において上記第２辺からの距離よりも第１辺からの距離の方が小さい第１端子と、平面視において第１辺からの距離よりも第２辺からの距離の方が小さい第２端子とが形成され、上記第１データ信号線は第１端子と電気的に接続され、上記第２データ信号線と第２端子とが、第１および第２データ信号線とは異なるレイヤに形成された中継配線を介して電気的に接続されている。上記構成によって、液晶パネルのサイズを変えずにデータ信号線の端子数を増やすことができる。

Description

液晶パネル、液晶表示装置
　本発明は、液晶表示装置に用いられる液晶パネルに関する。
　現行の高精細度テレビジョン放送（High Definition television：いわゆるフルＨＤ）の画素数は、横１９２０×縦１０８０（いわゆる２Ｋ１Ｋ）であるが、フルＨＤの４倍の画素数（いわゆる４Ｋ２Ｋ）あるいは１６倍の画素数（いわゆる８Ｋ４Ｋ、スーパーハイビジョンＳＨＶもこの一種）の映像規格が提唱されている。
特開２００９－１３０６３９号公報（２００９年６月１１日公開）
　このような映像の高精細化に伴い、液晶パネルでは、データ信号線の端子（入力端子）の数が著しく増大しており、データ信号線の端子を液晶パネルの１辺（データ信号線の延伸方向と直交する方向に沿う辺）に沿って並べる従来の構成では、いずれ必要な数の端子を並べることができなくなるという問題がある。
　本発明の１つの目的は、液晶パネルのサイズを変えずにデータ信号線の端子数を増やすことにある。
　本液晶パネルは、画素電極およびトランジスタ並びに第１および第２データ信号線を含むアレイ基板（アクティブマトリクス基板）と、対向基板とを備える液晶パネルであって、上記アレイ基板は互いに隣り合う第１および第２辺を含み、上記アレイ基板には、平面視において上記第２辺からの距離よりも第１辺からの距離の方が小さい第１端子と、平面視において第１辺からの距離よりも第２辺からの距離の方が小さい第２端子とが形成され、上記第１データ信号線は第１端子と電気的に接続され、上記第２データ信号線と第２端子とが、第１および第２データ信号線とは異なるレイヤに形成された中継配線を介して電気的に接続されている。
　このように、第２辺側にも端子（第２端子）を形成し、この第２端子と第２データ信号線とを、第１および第２データ信号線とは異なるレイヤの中継配線を介して接続することで、基板サイズを変えずにデータ信号線の端子数を増やすことが可能となる。
　本液晶パネルによれば、基板サイズを変えずにデータ信号線の端子数を増やすことが可能となる。
実施例１に係る液晶パネルの一部構成を示す模式図である。 図１の破線囲みの構成を示す平面図である。 図２の矢視断面図である。 実施例１に係る液晶表示装置の構成を示す模式図である。 図２の変形例を示す平面図である。 図１の液晶パネルの一部を示す回路図である。 図１の液晶パネルの中央部分を示す回路図である。 図６・７の液晶パネルの駆動方法を表すタイミングチャートである。 図８の駆動方法による画素極性の分布（図６の部分）を示す回路図である。 図８の駆動方法による画素極性の分布（図７の部分）を示す回路図である。 図８の駆動方法による明暗領域の分布（図６の部分）を示す回路図である。 図８の駆動方法による明暗領域の分布（図７の部分）を示す回路図である。 実施例２に係る液晶パネルの一部構成を示す模式図である。 図１３の破線囲みの構成を示す平面図である。 図１４の矢視断面図である。 実施例３に係る液晶パネルの一部構成を示す模式図である。 図１６の破線囲みの構成を示す平面図である。 図１７の矢視断面図である。
　〔実施例１〕
　本実施の形態にかかる液晶表示装置ＬＣＤは、フルＨＤ画素数（横１９２０画素×縦１０８０画素）の１６倍の画素数（８Ｋ４Ｋ）を有する映像規格（例えば、横７６８０画素×縦４３２０画素のスーパーハイビジョン）に対応するものであり、図４に示すように、入力処理回路ＩＰＣ、ピクセルマッピング回路ＰＭＣ、４つの表示制御基板（タイミングコントローラ基板）ＤＣ１～ＤＣ４、液晶パネルＬＣＰ、４つの垂直ドライバＶＤ１～ＶＤ４、２つの水平ドライバＨＤ１～ＨＤ２、４つのＣＳドライバＣＤ１～ＣＤ４、それぞれが異なる商用電源に接続される３つの電源装置（図示せず）、電源コントローラ（図示せず）、バックライトＢＬ、バックライトドライバＢＬＤ、およびバックライトコントローラＢＬＣを備える。
　入力処理回路ＩＰＣに入力される映像信号は、ブロックスキャンフォーマットの８Ｋ４Ｋ画素数を有する映像信号（例えば、スーパーハイビジョン）であってもよいし、マルチディスプレイフォーマットの８Ｋ４Ｋ画素数を有する映像信号であってもよい。もちろん、４Ｋ２Ｋ画素数を有する映像信号であってもよいし、２Ｋ１Ｋ画素数（フルＨＤ画素数）を有する映像信号であってもよい。
　ブロックスキャンフォーマットは、１フレーム（８Ｋ４Ｋ画素数を有する全体画像）をキメの粗い（フルＨＤ画素数の）１６枚の全体画像（いわゆる間引き画像）に分割して送信する方式である。この場合、入力処理回路ＩＰＣに入力される１６本の映像信号Ｑａ１～Ｑａ１６それぞれが、キメの粗い全体画像（フルＨＤ画素数）となっている。
　マルチディスプレイフォーマットは、１フレーム（８Ｋ４Ｋ画素数を有する全体画像）をキメの細かさを変えることなく１６分割し、１６枚の部分画像に分割して送信する方式である。この場合、入力処理回路ＩＰＣに入力される１６本の映像信号Ｑａ１～Ｑａ１６それぞれが、キメの細かい部分画像（フルＨＤ画素数）となっている。
　入力処理回路ＩＰＣでは、映像データの同期処理、γ補正処理、色温度補正処理、および色域変換処理等を行い、映像信号Ｑｂ１～Ｑｂ１６をピクセルマッピング回路ＰＭＣに出力する。
　ここで、表示制御基板ＤＣ１は、２つの映像処理回路ＥＰ１・ＥＰ２および２つのタイミングコントローラＴＣ１・ＴＣ２を備え、表示制御基板ＤＣ２は、２つの映像処理回路ＥＰ３・ＥＰ４および２つのタイミングコントローラＴＣ３・ＴＣ４を備え、表示制御基板ＤＣ３は、２つの映像処理回路ＥＰ５・ＥＰ６および２つのタイミングコントローラＴＣ５・ＴＣ６を備え、表示制御基板ＤＣ４は、２つの映像処理回路ＥＰ７・ＥＰ８および２つのタイミングコントローラＴＣ７・ＴＣ８を備える。
　ピクセルマッピング回路ＰＭＣは、ローカルエリア１（液晶パネルＬＣＰを上下左右に４分割したときの左上領域）の左半分ＡＲ１に対応する映像信号（２Ｋ２Ｋ画素数）を、２本（フルＨＤ画素数の映像信号Ｑｃ１・Ｑｃ２）に分割して表示制御基板ＤＣ１の映像処理回路ＥＰ１に出力し、上記ローカルエリア１の右半分ＡＲ２に対応する映像信号（２Ｋ２Ｋ画素数）を、２本（フルＨＤ画素数の映像信号Ｑｃ３・Ｑｃ４）に分割して表示制御基板ＤＣ１の映像処理回路ＥＰ２に出力し、ローカルエリア２（液晶パネルＬＣＰを上下左右に４分割したときの右上領域）の左半分ＡＲ３に対応する映像信号（２Ｋ２Ｋ画素数）を、２本（フルＨＤ画素数の映像信号Ｑｃ５・Ｑｃ６）に分割して表示制御基板ＤＣ２の映像処理回路ＥＰ３に出力し、上記ローカルエリア２の右半分ＡＲ４に対応する映像信号（２Ｋ２Ｋ画素数）を、２本（フルＨＤ画素数の映像信号Ｑｃ７・Ｑｃ８）に分割して表示制御基板ＤＣ２の映像処理回路ＥＰ４に出力し、ローカルエリア３（液晶パネルＬＣＰを上下左右に４分割したときの左下領域）の左半分ＡＲ５に対応する映像信号（２Ｋ２Ｋ画素数）を、２本（フルＨＤ画素数の映像信号Ｑｃ９・Ｑｃ１０）に分割して表示制御基板ＤＣ３の映像処理回路ＥＰ５に出力し、ローカルエリア３の右半分ＡＲ６に対応する映像信号（２Ｋ２Ｋ画素数）を、２本（フルＨＤ画素数の映像信号Ｑｃ１１・Ｑｃ１２）に分割して表示制御基板ＤＣ３の映像処理回路ＥＰ６に出力し、ローカルエリア４（液晶パネルＬＣＰを上下左右に４分割したときの右下領域）の左半分ＡＲ７に対応する映像信号（２Ｋ２Ｋ画素数）を、２本（フルＨＤ画素数の映像信号Ｑｃ１３・Ｑｃ１４）に分割して表示制御基板ＤＣ４の映像処理回路ＥＰ７に出力し、上記ローカルエリア４の右半分ＡＲ８に対応する映像信号（２Ｋ２Ｋ画素数）を、２本（フルＨＤ画素数の映像信号Ｑｃ１５・Ｑｃ１６）に分割して表示制御基板ＤＣ４の映像処理回路ＥＰ８に出力する。
　さらに、ピクセルマッピング回路ＰＭＣは、表示制御基板ＤＣ１のタイミングコントローラＴＣ１に同期信号ＳＹＳ（垂直同期信号、水平同期信号、クロック信号、データイネーブル信号、極性反転信号等）を出力し、これを受けたタイミングコントローラＴＣ１は、この同期信号ＳＹＳを、表示制御基板ＤＣ１～ＤＣ４に接続された基板間共有線ＳＳＬに送信する。
　タイミングコントローラＴＣ１は、ピクセルマッピング回路ＰＭＣから受けた同期信号ＳＹＳを受けて映像処理回路ＥＰ１と協働し、映像信号Ｑｃ１・Ｑｃ２に階調変換処理およびフレームレート変換（ＦＲＣ）処理等の映像処理を行った後に、ＡＲ１に対応するソースドライバ基板にはソース制御信号ＳＣ１を出力し、ＡＲ１に対応するゲートドライバ基板（図示せず）にはソース制御信号ｓｃ１を出力し、垂直ドライバＶＤ１のゲートドライバ基板（図示せず）にゲート制御信号ＧＣ１を出力し、ＣＳドライバＣＤ１にＣＳ制御信号ＣＣ１を出力する。
　タイミングコントローラＴＣ２は、タイミングコントローラＴＣ１から基板間共有線ＳＳＬを介して送信された同期信号ＳＹＳを受けて映像処理回路ＥＰ２と協働し、映像信号Ｑｃ３・Ｑｃ４に上記映像処理を行った後に、ＡＲ２に対応するソースドライバ基板（図示せず）にソース制御信号ＳＣ２を出力する。
　タイミングコントローラＴＣ３は、タイミングコントローラＴＣ１から基板間共有線ＳＳＬを介して送信された同期信号ＳＹＳを受けて映像処理回路ＥＰ３と協働し、映像信号Ｑｃ５・Ｑｃ６に上記映像処理を行った後に、ＡＲ３に対応するソースドライバ基板（図示せず）にソース制御信号ＳＣ３を出力する。
　タイミングコントローラＴＣ４は、タイミングコントローラＴＣ１から基板間共有線ＳＳＬを介して送信された同期信号ＳＹＳを受けて映像処理回路ＥＰ４と協働し、映像信号Ｑｃ７・Ｑｃ８に上記映像処理を行った後に、ＡＲ４に対応するソースドライバ基板にはソース制御信号ＳＣ４を出力し、ＡＲ４に対応するゲートドライバ基板（図示せず）にはソース制御信号ｓｃ４を出力し、垂直ドライバＶＤ２のゲートドライバ基板（図示せず）にゲート制御信号ＧＣ２を出力し、ＣＳドライバＣＤ２にＣＳ制御信号ＣＣ２を出力する。
　タイミングコントローラＴＣ５は、タイミングコントローラＴＣ１から基板間共有線ＳＳＬを介して送信された同期信号ＳＹＳを受けて映像処理回路ＥＰ５と協働し、映像信号Ｑｃ９・Ｑｃ１０に上記映像処理を行った後に、ＡＲ５に対応するソースドライバ基板にはソース制御信号ＳＣ５を出力し、ＡＲ５に対応するゲートドライバ基板（図示せず）にはソース制御信号ｓｃ５を出力し、垂直ドライバＶＤ３のゲートドライバ基板（図示せず）にゲート制御信号ＧＣ３を出力し、ＣＳドライバＣＤ３にＣＳ制御信号ＣＣ３を出力する。
　タイミングコントローラＴＣ６は、タイミングコントローラＴＣ１から基板間共有線ＳＳＬを介して送信された同期信号ＳＹＳを受けて映像処理回路ＥＰ６と協働し、映像信号Ｑｃ１１・Ｑｃ１２に上記映像処理を行った後に、ＡＲ６に対応するソースドライバ基板（図示せず）にソース制御信号ＳＣ６を出力する。
　タイミングコントローラＴＣ７は、タイミングコントローラＴＣ１から基板間共有線ＳＳＬを介して送信された同期信号ＳＹＳを受けて映像処理回路ＥＰ７と協働し、映像信号Ｑｃ１３・Ｑｃ１４に上記映像処理を行った後に、ＡＲ７に対応するソースドライバ基板（図示せず）にソース制御信号ＳＣ７を出力する。
　タイミングコントローラＴＣ８は、タイミングコントローラＴＣ１から基板間共有線ＳＳＬを介して送信された同期信号ＳＹＳを受けて映像処理回路ＥＰ８と協働し、映像信号Ｑｃ１５・Ｑｃ１６に上記映像処理を行った後に、ＡＲ８に対応するソースドライバ基板にはソース制御信号ＳＣ８を出力し、ＡＲ８に対応するゲートドライバ基板（図示せず）にはソース制御信号ｓｃ８を出力し、垂直ドライバＶＤ４のゲートドライバ基板（図示せず）にゲート制御信号ＧＣ４を出力し、ＣＳドライバＣＤ４にＣＳ制御信号ＣＣ４を出力する。
　なお、ソース制御信号ＳＣ１～ＳＣ８には、データ信号、データイネーブル信号（ＤＥ信号）、ソーススタートパルス、およびソースクロックが含まれ、ゲート制御信号ＧＣ１～ＧＣ４には、イニシャル信号、ゲートスタートパルスおよびゲートクロックが含まれる。
　ここで、上記階調変換処理には、高速表示処理（ＱＳ処理）やパネル上下分割駆動（以下に詳述）とデータ信号線の１Ｖ反転駆動（以下に詳述）との組み合わせに対応するための、画素位置（列方向の位置）に応じた階調補正処理が含まれていてもよい。
　また、上記ＦＲＣ処理では、各映像処理回路で、１６本の映像信号Ｑａ１～Ｑａ１６のいずれか１つ（フルＨＤ画素数である、キメの粗い全体画像）を用いて動きベクトルを求めるとともに、映像信号Ｑｃ１～Ｑｃ１６のうち対応する１つ（フルＨＤ画素数である、キメの細かい部分画像）を用いて内挿用の部分画像（フルＨＤ画素数）を生成してもよい。
　また、映像信号Ｑｃ１～Ｑｃ１６の入力に、１２ビット転送のＨＤＭＩ（高精細マルチメディアインターフェース）を用いると、ＤＥ信号（１９２０ライン分）が１クロック（１ライン分）前に伸びて１９２１ライン分となるエラーが生じうるため、ＤＥ信号の幅を監視して、１９２１ライン分となった場合には、１クロック遅らせてＤＥ信号を立ち上げるエラー補正処理を行うことも可能である。すなわち、入力インターフェース（例えば、ＨＤＭＩ）を介してデータ信号（例えば、映像信号Ｑｃ１～Ｑｃ４）と該データ信号の有効期間を示す有効信号（ＤＥ）とが入力される表示制御基板ＤＣ１に、上記有効信号に基づいて得られるデータ信号の内容および上記有効信号のアクティブ期間の少なくとも１つを検出する検出部と、該検出部の検出結果に応じて上記有効信号の位相ずれを補正する補正部とを設ける。こうすれば、有効信号の位相ずれに起因するデータ信号の不具合（特にＨＤＭＩを用いたときに生じ易い不具合）を解消することができる。
　表示制御基板ＤＣ１～ＤＣ４は、基板間で各種信号をやり取りあるいは共有することで、互いの動作を同期させている。具体的には、マスターである表示制御基板ＤＣ１が、ＲＤＹ（準備完了）信号をスレーブの表示制御基板ＤＣ２に送り、これを受けた表示制御基板ＤＣ２は、準備が完了し次第、ＲＤＹ信号をスレーブの表示制御基板ＤＣ３に送り、これを受けた表示制御基板ＤＣ３は、準備が完了し次第、ＲＤＹ信号をスレーブの表示制御基板ＤＣ４に送り、これを受けた表示制御基板ＤＣ４は、準備が完了し次第、ＲＤＹ信号を表示制御基板ＤＣ１に返送する。表示制御基板ＤＣ１は、ＲＤＹ信号が返送されたのを受けて、動作開始（ＳＲＳＴ）信号を、基板間共有線ＳＳＬを介して表示制御基板ＤＣ２～ＤＣ４に一斉送信する。動作開始（ＳＲＳＴ）信号が送信された後には、表示制御基板ＤＣ１のタイミングコントローラＴＣ１が、ピクセルマッピング回路ＰＭＣから受けた上記同期信号ＳＹＳを、基板間共有線ＳＳＬを介して、タイミングコントローラＴＣ２～ＴＣ８に一斉送信する。
　また、表示制御基板ＤＣ１～ＤＣ４が動作中にいずれかの表示制御基板に表示制御の異常が発生した場合には、異常が発生した表示制御基板から送信されたフェイルセーフ信号が、他のすべての表示制御基板に伝達（巡回送信あるいは共有線を介して同時送信）され、全ての制御表示基板は瞬時に自走状態（黒表示）モードとなる。これにより、映像破綻が回避される。
　また、表示制御基板ＤＣ１～ＤＣ４それぞれにおいて、各種駆動電源が個別に生成されており、同種（同電位・同位相）の駆動電源が供給されるラインは、電流制限回路を介して表示制御基板間で接続されている。こうすれば、同種の駆動電源の調整を図りつつ、基板間の立ち上がりタイミングのずれ等に起因して各種ドライバや表示制御基板に過電流が流れることを防止することができる。
　液晶パネルＬＣＰは、アクティブマトリクス基板、液晶層（図示せず）および対向基板（図示せず）を備え、アクティブマトリクス基板には、複数の画素電極（図示せず）、複数のＴＦＴ（薄膜トランジスタ、図示せず）、行方向（パネルの長辺に沿う方向）に延伸する走査信号線Ｇａ～Ｇｄ、列方向に延伸する複数のデータ信号線Ｓａ～Ｓｄ、行方向に延伸する保持容量配線（ＣＳ配線）ＣＳａ～ＣＳｄ、および列方向に延伸するＣＳ幹配線Ｍａ～Ｍｈが設けられ、対向基板には、共通電極（図示せず）、カラーフィルタ、およびブラックマトリクス（図示せず）が設けられている。
　水平ドライバＨＤ１は、液晶パネルＬＣＰの上半分が有する１つの長辺に沿って設けられ、行方向に並ぶ３８個のソースドライバチップＪ（１つのソースドライバチップの出力端子数は９６０個）を含む。垂直ドライバＶＤ１は、液晶パネルＬＣＰの上半分が有する２つの短辺の一方に沿って設けられ、長辺側に列方向に並ぶ５個のソースドライバチップｊ（１つのソースドライバチップの出力端子数は９６０個）と列方向に並ぶ複数のゲートドライバチップＩを含む。垂直ドライバＶＤ２は、液晶パネルＬＣＰの上半分が有する上記２つの短辺の他方に沿って設けられ、長辺側に列方向に並ぶ配された５個のソースドライバチップｊ（１つのソースドライバチップの出力端子数は９６０個）と列方向に並ぶ複数のゲートドライバチップＩを含む。
　そして、データ信号線Ｓａ・Ｓｂは垂直ドライバＶＤ１のソースドライバチップｊによって駆動され、走査信号線Ｇａ・Ｇｂは垂直ドライバＶＤ１のゲートドライバチップＩおよび垂直ドライバＶＤ２のゲートドライバチップＩによって駆動される。
　また、水平ドライバＨＤ２は、液晶パネルＬＣＰの下半分が有する１つの長辺に沿って設けられ、行方向に並ぶ３８個のソースドライバチップＪ（１つのソースドライバチップの出力端子数は９６０個）を含む。垂直ドライバＶＤ３は、液晶パネルＬＣＰの下半分が有する２つの短辺の一方に沿って設けられ、長辺側に列方向に並ぶ５個のソースドライバチップｊ（１つのソースドライバチップの出力端子数は９６０個）と列方向に並ぶ複数のゲートドライバチップＩを含む。垂直ドライバＶＤ４は、液晶パネルＬＣＰの下半分が有する上記２つの短辺の他方に沿って設けられ、長辺側に列方向に並ぶ配された５個のソースドライバチップｊ（１つのソースドライバチップの出力端子数は９６０個）と列方向に並ぶ複数のゲートドライバチップＩを含む。
　そして、データ信号線Ｓｃ・Ｓｄは垂直ドライバＶＤ３のソースドライバチップｊによって駆動され、走査信号線Ｇｃ・Ｇｄは垂直ドライバＶＤ３のゲートドライバチップＩおよび垂直ドライバＶＤ４のゲートドライバチップＩによって駆動される。
　このように、１本の走査信号線がその両側に配置された２つの垂直ドライバに接続され、これら２つの垂直ドライバからこの１つの走査信号線に同一位相の走査（パルス）信号が供給される。こうすれば、走査信号線のＣＲ（時定数）に起因する信号鈍りのばらつき（行方向の位置によって信号鈍りの度合いが変わること）を抑制することができる。
　なお、スペースの余裕のあるパネル短辺側に、ソースドライバチップｊとゲートドライバチップＩとを列方向に並べることで、ソースドライバチップの実装可能数（ソース端子の数）を増やすことができ、液晶表示装置の高精細化、高速駆動化に対応することが可能となる。なお、この場合、データ信号線とパネル短辺側のソース端子とを接続する中継配線を、対向基板側に設けたり、アクティブマトリクス基板のソース層（ＴＦＴのソース・ドレイン電極の形成層）以外、すなわち、ゲート絶縁膜の下層（ゲート層）やソース層とＩＴＯ層（画素電極形成層）との間の層に設けたりすることもできる。
　具体的には、図１と図１の破線で囲んだ部分の平面図である図２とに示すように、液晶パネルＬＣＰのアクティブマトリクス基板ＡＭは、互いに隣り合う長辺Ａ（データ信号線の延伸方向に直交する辺）および短辺Ｂ（データ信号線の延伸方向に平行な辺）を含み、平面視において短辺Ｂからの距離よりも長辺Ａからの距離の方が小さいソース端子Ｆ（第１端子）と、平面視において長辺Ａからの距離よりも短辺Ｂからの距離の方が小さいソース端子ｆ（第２端子）とが形成され、データ信号線Ｓｘはソース端子Ｆに接続され、データ信号線Ｓａは、データ信号線Ｓｘ・Ｓａと異なるレイヤに形成された中継配線ＲＡを介してソース端子ｆに電気的に接続されている。また、データ信号線Ｓｂは、データ信号線Ｓｘ・Ｓｂと異なるレイヤに形成された中継配線ＲＢを介して別のソース端子ｆに接続されている。なお、ソースドライバチップｊは垂直ドライバ基板ＶＳに貼り付けられており、垂直ドライバ基板ＶＳの出力端子Ｆとソース端子ｆとが接触している。
　アクティブマトリクス基板には、図２に示すように、走査信号線Ｇａの一部がトランジスタ１２Ａのゲート電極になっており、トランジスタ１２Ａのソース電極８Ａがデータ信号線Ｓａに接続され、トランジスタ１２Ａのドレイン電極９Ａがコンタクトホール１１Ａを介して画素電極１７Ａに接続されている。また、走査信号線Ｇａの一部がトランジスタ１２ａのゲート電極になっており、トランジスタ１２ａのソース電極８ａがデータ信号線Ｓａに接続され、トランジスタ１２ａのドレイン電極９ａがコンタクトホール１１ａを介して画素電極１７ａに接続されている。
　また、走査信号線Ｇｂの一部がトランジスタ１２Ｂのゲート電極になっており、トランジスタ１２Ｂのソース電極８Ｂがデータ信号線Ｓｂに接続され、トランジスタ１２Ｂのドレイン電極９Ｂがコンタクトホール１１Ｂを介して画素電極１７Ｂに接続されている。また、走査信号線Ｇｂの一部がトランジスタ１２ｂのゲート電極になっており、トランジスタ１２ｂのソース電極８ｂがデータ信号線Ｓｂに接続され、トランジスタ１２ｂのドレイン電極９ｂがコンタクトホール１１ｂを介して画素電極１７ｂに接続されている。
　走査信号線Ｇａはコンタクトホール１１１ａを介してメタル層（データ信号線の形成層）のゲート端子ｋに接続され、垂直ドライバ基板ＶＳの出力端子Ｋとゲート端子ｋとが接触している。同様に、走査信号線Ｇｂはコンタクトホール１１１ｂを介してメタル層（データ信号線の形成層）のゲート端子ｋに接続され、垂直ドライバ基板ＶＳの出力端子Ｋとゲート端子ｋとが接触している。
　図２の基板間接続部Ｘ１～Ｘ３の断面構成を図３に示す。図３に示すように、アクティブマトリクス基板においては、ガラス基板３１上に走査信号線Ｇａが形成され、走査信号線Ｇａ上にゲート絶縁膜２１が形成され、ゲート絶縁膜２１上に、データ信号線Ｓａ・Ｓｂ、中継パッドｒｐが形成され、これらの上層に無機層間絶縁膜２５と有機層間絶縁膜２６とが積層され、有機層間絶縁膜２６上に、各画素電極と同工程で形成される透明電極（例えば、ＩＴＯ）と中継電極ＣＥ１～ＣＥ３とが形成されている。
　対向基板においては、ガラス基板３２上に中継配線ＲＢが形成され、中継配線ＲＢ上に無機層間絶縁膜１２５が形成され、無機層間絶縁膜１２５上にブラックマトリクスＢＭが形成され、ブラックマトリクスＢＭ上にオーバーコート膜ＯＣが形成され、オーバーコート層ＯＣ上に共通電極ＣＯＭと中継電極ｃｅ１～ｃｅ３とが形成されている。
　基板間接続部Ｘ１では、アクティブマトリクス基板の中継電極ＣＥ１と中継パッドｒｐとが、無機層間絶縁膜２５と有機層間絶縁膜２６とを貫通するコンタクトホールを介して接続され、対向基板の中継電極ｃｅ１と中継配線ＲＢとが、無機層間絶縁膜１２５およびオーバーコート膜ＯＣとを貫通するコンタクトホールを介して接続され、中継電極ＣＥ１と中継電極ｃｅ１とが、液晶層を貫通する導電性スペーサＳＰ１を介して接続されている。同様に、基板間接続部Ｘ２では、データ信号線Ｓｂに接触する中継電極ＣＥ２と中継配線ＲＢに接触する中継電極ｃｅ２とが、液晶層ＬＣＲを貫通する導電性スペーサＳＰ２を介して接続され、基板間接続部Ｘ３では、データ信号線Ｓｂに接触する中継電極ＣＥ３と中継配線ＲＢに接触する中継電極ｃｅ３とが、液晶層ＬＣＲを貫通する導電性スペーサＳＰ３を介して接続されている。
　なお、図２・３では、中継配線ＲＢについて抵抗値抑制用の基板間接続部Ｘ２を設け、中継配線ＲＡについても抵抗値抑制用の基板間接続部ｘ２を設けているがこれに限定されない。図５に示すように、中継配線ＲＢが中継配線ＲＡよりも長いときには、中継配線ＲＢについては抵抗値抑制用の基板間接続部を２つ（Ｘ２・Ｘ３）を設ける一方、中継配線ＲＡについては抵抗値抑制用の基板間接続部を１つ（ｘ２）を設けることもできる。
　液晶パネルＬＣＰは、１つの画素列の上半分（第１領域、パネルの上流側）に対応して２本のデータ信号線が設けられるとともに、この画素列の下半分（第２領域、パネルの下流側）に対応して２本のデータ信号線が設けられた、いわゆる上下分割ダブルソース構造（１画素列あたり４本のデータ信号線が設けられ、同時に４本の走査信号線を選択することが可能な構造）を有し、４倍速駆動が可能である。さらに、液晶パネルＬＣＰは、１つの画素に少なくとも２つの画素電極を備えたいわゆるマルチ画素方式であり、１画素内に形成された明領域と暗領域とによって視野角特性を高めることが可能となっている。
　例えば、図４・６・７に示すように、パネルの上半分（上流側）に走査信号線Ｇａ・Ｇｂおよび保持容量配線ＣＳａ・ＣＳｂが設けられるとともに、パネルの下半分（下流側）に走査信号線Ｇｃ・Ｇｄおよび保持容量配線ＣＳｃ・ＣＳｄが設けられ、１つの画素列ＰＬ１の上半分（上流側）に列方向に隣り合う２つの画素Ｐａ・Ｐｂが含まれるともに、画素列ＰＬ１の下半分（下流側）に列方向に隣り合う２つの画素Ｐｃ・Ｐｄが含まれ、画素列ＰＬ１の上半分（上流側）に対応してデータ信号線Ｓａ・Ｓｂが設けられるとともに、画素列ＰＬ１の下半分（下流側）に対応してデータ信号線Ｓｃ・Ｓｄが設けられている。
　そして、画素Ｐａに含まれる２つの画素電極１７Ａ・１７ａのうち画素電極１７Ａに接続するＴＦＴ１２Ａおよび画素電極１７ａに接続するＴＦＴ１２ａそれぞれが、データ信号線Ｓａと走査信号線Ｇａとに接続され、画素電極１７Ａが保持容量配線ＣＳｎと保持容量ＣＡを形成し、画素電極１７ａが保持容量配線ＣＳａと保持容量Ｃａを形成し、さらに、画素Ｐｂに含まれる２つの画素電極１７Ｂ・１７ｂのうち画素電極１７Ｂに接続するＴＦＴ１２Ｂおよび画素電極１７ｂに接続するＴＦＴ１２ｂそれぞれが、データ信号線Ｓｂと走査信号線Ｇｂとに接続され、画素電極１７Ｂが保持容量配線ＣＳａと保持容量ＣＢを形成し、画素電極１７ｂが保持容量配線ＣＳｂと保持容量Ｃｂを形成し、さらに、画素Ｐｃに含まれる２つの画素電極１７Ｃ・１７ｃのうち画素電極１７Ｃに接続するＴＦＴ１２Ｃおよび画素電極１７ｃに接続するＴＦＴ１２ｃそれぞれが、データ信号線Ｓｃと走査信号線Ｇｃとに接続され、画素電極１７Ｃが保持容量配線ＣＳｍと保持容量ＣＣを形成し、画素電極１７ｃが保持容量配線ＣＳｃと保持容量Ｃｃを形成し、さらに、画素Ｐｄに含まれる２つの画素電極１７Ｄ・１７ｄのうち画素電極１７Ｄに接続するＴＦＴ１２Ｄおよび画素電極１７ｄに接続するＴＦＴ１２ｄそれぞれが、データ信号線Ｓｄと走査信号線Ｇｄとに接続され、画素電極１７Ｄが保持容量配線ＣＳｃと保持容量ＣＤを形成し、画素電極１７ｄが保持容量配線ＣＳｄと保持容量Ｃｄを形成しており、４本の走査信号線Ｇａ～Ｇｄは同時に選択される。
　なお、画素列ＰＬ１では、左端にデータ信号線Ｓａ・Ｓｃが列方向に並べて配されるとともに、右端にデータ信号線Ｓｂ・Ｓｄが列方向に並べて配され、画素列ＰＬ１と隣り合う画素列ＰＬ２では、左端にデータ信号線ＳＡ・ＳＣが列方向に並べて配されるとともに、右端にデータ信号線ＳＢ・ＳＤが列方向に並べて配されている。
　そして、画素列ＰＬ２では、画素電極Ｐａと隣り合う画素に含まれる２つの画素電極は、別々のＴＦＴを介してデータ信号線ＳＢに接続され、画素電極Ｐｂと隣り合う画素に含まれる２つの画素電極は、別々のＴＦＴを介してデータ信号線ＳＡに接続され、画素電極Ｐｃと隣り合う画素に含まれる２つの画素電極は、別々のＴＦＴを介してデータ信号線ＳＤに接続され、画素電極Ｐｄと隣り合う画素に含まれる２つの画素電極は、別々のＴＦＴを介してデータ信号線ＳＣに接続されている。
　上半分（第１領域）と下半分（第２領域）の境界近傍の構成は、図７のとおりである。すなわち、第１領域のボトムに位置する画素Ｐｘに含まれる２つの画素電極１７Ｘ・１７ｘのうち画素電極１７Ｘに接続するＴＦＴ１２Ｘおよび画素電極１７ｘに接続するＴＦＴ１２ｘそれぞれが、データ信号線Ｓｂと走査信号線Ｇｍとに接続され、画素電極１７Ｘが保持容量配線ＣＳｉと保持容量を形成し、画素電極１７ｘが保持容量配線ＣＳｍと保持容量を形成し、第２領域のトップに、上記画素Ｐｃが位置している。
　なお、パネル上半分に設けられたデータ信号線の数は、少なくとも７６８０（画素）×３（原色）×２（ダブルソース）＝４６０８０本であり、パネル上半分に設けられた走査信号線の数は、少なくとも２１６０本であり、パネル上半分に設けられた保持容量配線の数は、少なくとも２１６０本であり、パネル下半分に設けられたデータ信号線の数は、少なくとも４６０８０本であり、パネル下半分に設けられた走査信号線の数は、少なくとも２１６０本であり、パネル下半分に設けられた保持容量配線の数は、少なくとも２１６０本である。
　ＣＳ幹配線Ｍａ（第１幹配線）およびＣＳ幹配線Ｍｂは、アクティブマトリクス基板の上半分が有する２つの短辺の一方に近接して設けられ、ＣＳドライバＣＤ１によってそれぞれが別位相となるように駆動される。ＣＳ幹配線Ｍｃ（第３幹配線）およびＣＳ幹配線Ｍｄは、アクティブマトリクス基板の上半分が有する上記２つの短辺の他方に近接して設けられ、ＣＳドライバＣＤ２によってそれぞれが別位相となるように駆動される。ＣＳ幹配線Ｍｅ・ＣＳ幹配線Ｍｆ（第２幹配線）は、アクティブマトリクス基板の下半分が有する２つの短辺の一方に近接して設けられ、ＣＳドライバＣＤ３によってそれぞれが別位相となるように駆動される。ＣＳ幹配線Ｍｇ・ＣＳ幹配線Ｍｈ（第４幹配線）は、アクティブマトリクス基板の下半分が有する上記２つの短辺の他方に近接して設けられ、それぞれが別位相となるようにＣＳドライバＣＤ４によって駆動される。そして、１本の保持容量配線は、その両側に配置された２本のＣＳ幹配線に接続され、これら２本のＣＳ幹配線からこの１本の保持容量配線に同一位相の変調（パルス）信号が供給される。こうすれば、保持容量配線のＣＲ（時定数）に起因する信号鈍りのばらつき（行方向の位置によって信号鈍りの度合いが変わること）を抑制することができる。
　例えば、保持容量配線ＣＳａはＣＳ幹配線Ｍａ・Ｍｃに接続され、保持容量配線ＣＳｂはＣＳ幹配線Ｍｂ・Ｍｄに接続され、保持容量配線ＣＳｃはＣＳ幹配線Ｍｅ・Ｍｇに接続され、保持容量配線ＣＳｄはＣＳ幹配線Ｍｆ・Ｍｈに接続されている。したがって、例えば、ＣＳ幹配線Ｍａ・Ｍｂの電位を逆位相となるように制御すると、保持容量配線ＣＳａ・ＣＳｂの電位も逆位相となり、画素Ｐｂでは、２つの画素電極１７Ｂ・１７ｂのうち画素電極１７Ｂが保持容量配線ＣＳａと容量を形成し、画素電極１７ｂが保持容量配線ＣＳｂと容量を形成していることから、画素電極１７Ｂ・１７ｂに同一の信号電位を書き込んだ後に、例えば、画素電極１７Ｂの実効電位をセンター電位に近づく方向にシフトさせる一方、画素電極１７ｂの実効電位をセンター電位から離れる方向にシフトさせる（これにより、１画素内に、画素電極１７Ｂに対応する暗領域と画素電極１７ｂに対応する明領域とを形成する）ことができる。
　なお、１つのデータ信号線の供給されるデータ信号の極性は１垂直走査期間（１Ｖ）ごとに反転し、同一垂直走査期間では、１画素列に対応しても設けられる２つのデータ信号線の一方と他方とに供給されるデータ信号の極性が逆極性となっている。こうすれば、各データ信号線を１Ｖ反転としながら（すなわち、極性反転周期を長くして消費電力を低減しながら）、画面内の画素の極性分布をドット反転とする（これにより、ＴＦＴがＯＦＦしたときに生じる引き込み電圧に起因するフリッカを抑制する）ことができる。
　液晶パネルの図６・７に示す部分の駆動方法を、図８のタイミングチャートおよび図９～図１２の模式図に示す。なお、図８に示すように、データ信号線Ｓａ・ＳＡ・Ｓｃ・ＳＣには、１垂直走査期間中、プラスのデータ信号電位を供給し、データ信号線Ｓｂ・ＳＢ・Ｓｄ・ＳＤには、１垂直走査期間中、マイナスのデータ信号電位を供給する。
　時刻ｔ０で走査信号線Ｇａ・Ｇｂの同時走査が始まり、ｔ０から１Ｈ（垂直走査期間）後の時刻ｔ１で走査信号線Ｇａ～Ｇｄの同時走査が終了する。これにより、画素電極１７Ａ・１７ａにはプラスのデータ信号電位が書き込まれ、画素電極１７Ｃ・１７ｃにはプラスのデータ信号電位が書き込まれ、画素電極１７Ｄ・１７ｄにはマイナスのデータ信号電位が書き込まれる。
　ｔ１から１Ｈ後のｔ２では、ＣＳ幹配線Ｍｎから送られる変調信号によって、保持容量配線ＣＳｎの電位がＬ（Ｌｏｗ）側にシフトし、これに伴って、画素電極１７Ａの電位は突き下がり、次の走査までの実効電位は、書き込まれたデータ信号電位（＋）よりも低下する（暗領域となる）。また、ｔ２では、ＣＳドライバＣＤ１・ＣＤ２からＣＳ幹配線Ｍａ・Ｍｃを介して送られる変調信号によって、保持容量配線ＣＳａの電位がＨ（Ｈｉｇｈ）側にシフトし、これに伴って、画素電極１７ａの電位は突き上がり、次の走査までの実効電位は、書き込まれたデータ信号電位（＋）よりも上昇する（明領域となる）。また、ｔ２では、（保持容量配線ＣＳａの電位がＨ側にシフトするため）、画素電極１７Ｂの電位は突き上がり、次の走査までの実効電位は、書き込まれたデータ信号電位（－）よりも上昇する（暗領域となる）。
　さらに、ｔ２では、ＣＳ幹配線Ｍｍから送られる変調信号によって、保持容量配線ＣＳｍの電位がＬ（Ｌｏｗ）側にシフトし、これに伴って、画素電極１７Ｃの電位は突き下がり、次の走査までの実効電位は、書き込まれたデータ信号電位（＋）よりも低下する（暗領域となる）。また、ｔ２では、ＣＳドライバＣＤ３・ＣＤ４からＣＳ幹配線Ｍｅ・Ｍｇを介して送られる変調信号によって、保持容量配線ＣＳｃの電位がＨ（Ｈｉｇｈ）側にシフトし、これに伴って、画素電極１７ｃの電位は突き上がり、次の走査までの実効電位は、書き込まれたデータ信号電位（＋）よりも上昇する（明領域となる）。
　ｔ２から２Ｈ後のｔ３では、ＣＳドライバＣＤ１・ＣＤ２からＣＳ幹配線Ｍｂ・Ｍｄを介して送られる変調信号によって、保持容量配線ＣＳｂの電位がＬ側にシフトし、これに伴って、画素電極１７ｂの電位は突き下がり、次の走査までの実効電位は、書き込まれたデータ信号電位（－）よりも低下する（明領域となる）。
　そして、第１領域のボトムに位置する画素Ｐｘの走査が時刻ｔ４で終了すると、画素電極１７Ｘ・１７ｘにはマイナスのデータ信号電位が書き込まれる。さらに、ｔ４では、ＣＳ幹配線Ｍｍから送られる変調信号によって、保持容量配線ＣＳｍの電位がＬ（Ｌｏｗ）側にシフトするため、画素電極１７ｘの電位は突き下がり、次の走査までの実効電位は、書き込まれたデータ信号電位（－）よりも低下する（明領域となる）。
　なお、同時に選択される４本の走査信号線Ｇａ～Ｇｄについて、走査信号線Ｇａがパネルの上側長辺から数えてｎライン目で走査信号線Ｇｂがｎ＋１ライン目とすると（図４・図６～図１２ではｎ＝０として説明している）、走査信号線Ｇｃは、この上側長辺から数えてｎ＋２１６０ライン目で走査信号線Ｇｂがｎ＋２１６１ライン目となっており、パネル上半分に設けられた走査信号線Ｇａに第Ｎフレームのｎライン目のデータ信号が書き込まれるとすると、パネル下半分に設けられた走査信号線Ｇｃには、１つ前のフレームである第Ｎ－１フレームのｎ＋２１６０ライン目のデータ信号が書き込まれる。こうすることで、パネル上下での表示ずれ感が抑制される。
　バックライトコントローラＢＬＣは、ピクセルマッピング回路ＰＭＣから出力された映像信号ＱＢＬを受けてバックライト制御信号をバックライトドライバＢＤに出力し、バックライトドライバＢＤによってバックライトＢＬが駆動される。なお、バックライトＢＬは、複数に分割され、それぞれが、映像信号ＱＢＬに応じて個別に輝度調整される（アクティブバックライト）。
　電源コントローラは、３つの電源回路それぞれに接続される商用電源の供給電力レベルを監視しており、何らかの理由で１つまたは複数の商用電源に異常（供給電力レベルの低下）が生じた場合には、バックライトＢＬへの電源ライン（例えば、Ｒ・Ｂ・Ｇ用の３系統）と表示制御基板ＤＣ１～ＤＣ４への電源ライン（例えば、１系統）とを１つまたは複数の正常な商用電源に繋ぎかえるとともに、バックライトコントローラＢＬＣに異常発生信号を出力する。この異常発生信号を受けたバックライトコントローラＢＬＣは、バックライトＢＬの輝度の上限を下げるような制御信号をバックライトドライバＢＤに出力する。これにより、予期せぬ商用電源の異常に起因する表示制御基板ＤＣ１～ＤＣ４の破損等を回避することができる。
　なお、液晶表示装置の省電力化等によって３つの電源回路が必要でなくなり、商用電源に接続される電源回路が１つのみ設けられる構成が可能となった場合には、電源コントローラは、この１つの商用電源の供給電力レベルを監視し、何らかの理由でこの商用電源に異常（供給電力レベルの低下）が生じた場合には、バックライトコントローラＢＬＣに異常発生信号を出力する（この異常発生信号を受けたバックライトコントローラＢＬＣは、バックライトＢＬの輝度の上限を下げるような制御信号をバックライトドライバＢＤに出力する）ようにすることも可能である。
　〔実施例２〕
　実施例１では、対向基板に中継配線ＲＢを設けているがこれに限定されない。例えば、図１３と図１３の破線で囲んだ部分の平面図である図１４とに示すように、中継配線Ｒｂ・Ｒａを、アクティブマトリクス基板のゲートレイヤ（走査信号線や保持容量配線の形成層）に設けることもできる。
　図１４の基板間接続部Ｘ１～Ｘ３の断面構成を図１５に示す。図１５に示すように、アクティブマトリクス基板においては、ガラス基板３１上に走査信号線Ｇａおよび中継配線Ｒｂが形成され、走査信号線Ｇａ上にゲート絶縁膜２１が形成され、ゲート絶縁膜２１上に、データ信号線Ｓａ・Ｓｂおよび中継パッドｒｐが形成され、これらの上層に無機層間絶縁膜２５と有機層間絶縁膜２６とが積層され、有機層間絶縁膜２６上に、各画素電極と同工程で形成される透明電極（例えば、ＩＴＯ）が形成されている。
　そして、基板間接続部Ｘ１では、中継配線Ｒｂと中継パッドｒｐとが、ゲート絶縁膜２１を貫通するコンタクトホールを介して接続され、基板間接続部Ｘ２・Ｘ３では、中継配線Ｒｂとデータ信号線Ｓｂとが、ゲート絶縁膜２１を貫通するコンタクトホールを介して接続されている。
　〔実施例３〕
　実施例２では、アクティブマトリクス基板のゲートレイヤに中継配線ＲＢを設けているがこれに限定されない。例えば、図１６と図１６の破線で囲んだ部分の平面図である図１７とに示すように、中継配線ｒｂ・ｒａを、アクティブマトリクス基板の無機層間絶縁膜２５上（データ信号線のレイヤと画素電極が形成されたレイヤとの間）に設けることもできる。
　図１７の基板間接続部Ｘ１～Ｘ３の断面構成を図１８に示す。図１８に示すように、アクティブマトリクス基板においては、ガラス基板３１上に走査信号線Ｇａが形成され、走査信号線Ｇａ上にゲート絶縁膜２１が形成され、ゲート絶縁膜２１上に、データ信号線Ｓａ・Ｓｂおよび中継パッドｒｐが形成され、これらの上層に無機層間絶縁膜２５が形成され、無機層間絶縁膜２５上に中継配線ｒｂが形成され、中継配線ｒｂ上に有機層間絶縁膜２６が形成され、有機層間絶縁膜２６上に、各画素電極と同工程で形成される透明電極（例えば、ＩＴＯ）が形成されている。
　そして、基板間接続部Ｘ１では、中継配線Ｒｂと中継パッドｒｐとが、無機層間絶縁膜２５を貫通するコンタクトホールを介して接続され、基板間接続部Ｘ２・Ｘ３では、中継配線Ｒｂとデータ信号線Ｓｂとが、無機層間絶縁膜２５を貫通するコンタクトホールを介して接続されている。
　以上のように、本液晶パネルは、画素電極およびトランジスタ並びに第１および第２データ信号線を含むアレイ基板（アクティブマトリクス基板）と、対向基板とを備える液晶パネルであって、上記アレイ基板は互いに隣り合う第１および第２辺を含み、上記アレイ基板には、平面視において上記第２辺からの距離よりも第１辺からの距離の方が小さい第１端子と、平面視において第１辺からの距離よりも第２辺からの距離の方が小さい第２端子とが形成され、上記第１データ信号線は第１端子と電気的に接続され、上記第２データ信号線と第２端子とが、第１および第２データ信号線とは異なるレイヤに形成された中継配線を介して電気的に接続されている。
　このように、第２辺側にも端子（第２端子）を形成し、この第２端子と第２データ信号線とを、第１および第２データ信号線とは異なるレイヤの中継配線を介して接続することで、基板サイズを変えずにデータ信号線の端子数を増やすことが可能となる。
　本液晶パネルでは、中継配線が対向基板に設けられている構成とすることもできる。
　本液晶パネルでは、アレイ基板と対向基板との間に、上記中継配線と電気的に接続された導電性スペーサを備える構成とすることもできる。
　本液晶パネルでは、上記中継配線がトランジスタのゲート電極と同一のレイヤに設けられている構成とすることもできる。
　本液晶パネルでは、上記中継配線が、第１および第２データ信号線が形成されたレイヤと画素電極が形成されたレイヤとの間に設けられている構成とすることもできる。
　本液晶パネルでは、上記第１辺は第２辺よりも長い構成とすることもできる。
　本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。
　本発明は、例えば液晶表示装置に好適である。
　ＬＣＤ　液晶表示装置
　ＬＣＰ　液晶パネル
　ＴＣ１～ＴＣ８　タイミングコントローラ
　ＤＣ１～ＤＣ４　表示制御基板
　Ｐａ～Ｐｄ　画素
　Ｇａ～Ｇｄ　走査信号線
　１７ａ・１７Ａ　画素電極
　１７ｂ・１７Ｂ　画素電極
　１２ａ・１２Ａ　トランジスタ
　１２ｂ・１２Ｂ　トランジスタ
　Ｓａ～Ｓｄ　データ信号線
　ＳＡ～ＳＤ　データ信号線
　ｆ　長辺ソース端子
　Ｆ　短辺ソース端子
　ｋ　ゲート端子
　ＲＡ・ＲＢ　Ｒａ・Ｒｂ　ｒａ・ｒｂ　中継配線
　Ｘ１～Ｘ３　基板間接続部
　ＳＰ１～ＳＰ３　導電性スペーサ

Claims (7)

  1. 　画素電極およびトランジスタ並びに第１および第２データ信号線を含むアレイ基板と、対向基板とを備える液晶パネルであって、
    　上記アレイ基板は互いに隣り合う第１および第２辺を含み、
    　上記アレイ基板には、平面視において上記第２辺からの距離よりも第１辺からの距離の方が小さい第１端子と、平面視において第１辺からの距離よりも第２辺からの距離の方が小さい第２端子とが形成され、
    　上記第１データ信号線は第１端子と電気的に接続され、
    　上記第２データ信号線と第２端子とが、第１および第２データ信号線とは異なるレイヤに形成された中継配線を介して電気的に接続されている液晶パネル。
  2. 　上記中継配線が対向基板に設けられている請求項１記載の液晶パネル。
  3. 　アレイ基板と対向基板との間に、上記中継配線と電気的に接続された導電性スペーサを備える請求項１記載の液晶パネル。
  4. 　上記中継配線がトランジスタのゲート電極と同一のレイヤに設けられている請求項１記載の液晶パネル。
  5. 　上記中継配線が、第１および第２データ信号線が形成されたレイヤと画素電極が形成されたレイヤとの間に設けられている請求項１記載の液晶パネル。
  6. 　上記第１辺は第２辺よりも長い請求項１記載の液晶パネル。
  7. 　請求項１～６のいずれか１項に記載の液晶パネルを備える液晶表示装置。
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