WO2012121056A1 - Pixel circuit and display device - Google Patents

Pixel circuit and display device Download PDF

Info

Publication number
WO2012121056A1
WO2012121056A1 PCT/JP2012/054885 JP2012054885W WO2012121056A1 WO 2012121056 A1 WO2012121056 A1 WO 2012121056A1 JP 2012054885 W JP2012054885 W JP 2012054885W WO 2012121056 A1 WO2012121056 A1 WO 2012121056A1
Authority
WO
WIPO (PCT)
Prior art keywords
voltage
transistor
pixel
node
circuit
Prior art date
Application number
PCT/JP2012/054885
Other languages
French (fr)
Japanese (ja)
Inventor
上田 直樹
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2011052528 priority Critical
Priority to JP2011-052528 priority
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Publication of WO2012121056A1 publication Critical patent/WO2012121056A1/en

Links

Images

Classifications

    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611Control of matrices with row and column drivers
    • G09G3/3648Control of matrices with row and column drivers using an active matrix
    • G09G3/3659Control of matrices with row and column drivers using an active matrix the addressing of the pixel involving the control of two or more scan electrodes or two or more data electrodes, e.g. pixel voltage dependant on signal of two data electrodes
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00Aspects of the constitution of display devices
    • G09G2300/08Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809Several active elements per pixel in active matrix panels
    • G09G2300/0842Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0852Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor being a dynamic memory with more than one capacitor
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00Command of the display device
    • G09G2310/06Details of flat display driving waveforms
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00Control of display operating conditions
    • G09G2320/02Improving the quality of display appearance

Abstract

Provided is a pixel circuit, which performs accurate compensation and is capable of displaying stable images, while reducing power consumption. Also provided is a display device. A pixel circuit (2) is provided with: a display element unit (21), which is provided with a unit display element (LC), and an internal node (N1), which holds a pixel data voltage applied thereto; a first switch circuit (22), which is provided with transistors (T1, T2), which are connected in series, and have a connection point as an intermediate node (N2); a second switch circuit (23), which is provided with a transistor (T3), and has one end thereof connected to the intermediate node (N2); and a control circuit (24), which is provided with a transistor (T4), and controls a conduction state of the transistor (T3) on the basis of the pixel data voltage held by the internal node (N1). An output node (N3) is configured by connecting a first terminal of the transistor (T4) and a control terminal of the transistor (T3), and an electrical capacitance that controls a voltage held by the output node (N3) by means of a voltage held by the intermediate node (N2) is provided between the intermediate node (N2) and the output node (N3).

Description

画素回路及び表示装置Pixel circuit and display device
 本発明は、画素回路及び当該画素回路を備えた表示装置に関し、特にアクティブマトリクス型の液晶表示装置に関する。 The present invention relates to a pixel circuit and a display device including the pixel circuit, and more particularly to an active matrix liquid crystal display device.
 図17は、一般的なアクティブマトリクス型の液晶表示装置の概略構成を示すブロック図である。図17に示すように、一般的なアクティブマトリクス型の液晶表示装置は、s本のソース線と、r本のゲート線と、ソース線及びゲート線の各交点に設けられるs×rの画素回路と、ソース線を介して画素回路に電圧を印加するソースドライバと、ゲート線を介して画素回路に電圧を印加するゲートドライバと、を備える(s,rは共に自然数)。なお、図18において、各画素回路は、簡略的にトランジスタと画素電極(黒色の矩形部分)だけを表示している。 FIG. 17 is a block diagram showing a schematic configuration of a general active matrix type liquid crystal display device. As shown in FIG. 17, a general active matrix type liquid crystal display device has s × r pixel circuits provided at intersections of s source lines, r gate lines, and source lines and gate lines. And a source driver that applies a voltage to the pixel circuit via the source line and a gate driver that applies a voltage to the pixel circuit via the gate line (s and r are both natural numbers). In FIG. 18, each pixel circuit simply displays a transistor and a pixel electrode (black rectangular portion).
 図18は、一般的なアクティブマトリクス型の液晶表示装置が備える画素回路の基本構成を示す回路図である。図18に示すように、画素回路は、制御端子がゲート線に接続されるとともに第1端子がソース線に接続される薄膜トランジスタ(TFT)と、TFTの第2端子が画素電極に接続される単位液晶表示素子と、単位液晶表示素子の画素電極に接続される補助容量素子と、を備える。補助容量素子は、画素電極に印加されている画素データ電圧を安定化する。具体的に、補助容量素子は、TFTのリーク電流、液晶分子の有する誘電率異方性により黒色表示/白色表示(カラー画像を表示する場合は所定色の表示)で液晶層の電気容量が変動すること、及び、画素電極と周辺配線間の寄生容量を介して生じる電圧変動等に起因して、画素電極に印加されている画素データ電圧が変動することを、抑制する。また、ゲート線の電圧を順次制御して、ゲート線に接続するTFTを順次(ゲート線単位で)導通状態にすることで、ソース線を介して画素データ電圧を各画素回路の画素電極に印加する。 FIG. 18 is a circuit diagram showing a basic configuration of a pixel circuit included in a general active matrix type liquid crystal display device. As shown in FIG. 18, the pixel circuit includes a thin film transistor (TFT) in which a control terminal is connected to a gate line and a first terminal is connected to a source line, and a unit in which a second terminal of the TFT is connected to a pixel electrode. A liquid crystal display element; and an auxiliary capacitance element connected to the pixel electrode of the unit liquid crystal display element. The auxiliary capacitance element stabilizes the pixel data voltage applied to the pixel electrode. Specifically, in the auxiliary capacitance element, the electric capacity of the liquid crystal layer varies in black display / white display (display of a predetermined color when displaying a color image) due to the leakage current of TFT and the dielectric anisotropy of liquid crystal molecules. And fluctuations in the pixel data voltage applied to the pixel electrode due to voltage fluctuations or the like caused through parasitic capacitance between the pixel electrode and the peripheral wiring are suppressed. Further, by sequentially controlling the voltage of the gate line and sequentially turning on the TFTs connected to the gate line (on a gate line basis), the pixel data voltage is applied to the pixel electrode of each pixel circuit via the source line. To do.
 主として動画を表示する通常表示では、表示内容が静止画の場合でも、画素電極に印加されている画素データ電圧が1フレーム毎に更新されるように、同じ電圧値(または極性が反転した電圧値)の画素データ電圧を画素電極に対して繰り返し印加する。これにより、単位液晶素子に印加される液晶電圧(絶対値)の変動が最小限に抑制され、高品質な静止画の表示が担保される。 In normal display mainly displaying moving images, even when the display content is a still image, the same voltage value (or voltage value with reversed polarity) is applied so that the pixel data voltage applied to the pixel electrode is updated every frame. ) Is repeatedly applied to the pixel electrode. Thereby, the fluctuation | variation of the liquid crystal voltage (absolute value) applied to a unit liquid crystal element is suppressed to the minimum, and the display of a high quality still image is ensured.
 液晶表示装置を駆動するための消費電力は、ソースドライバによるソース線駆動のための消費電力にほぼ支配され、概ね、以下の数1に示す関係式によって表わすことができる。数1において、Pは消費電力,Rはリフレッシュレート(単位時間当たりの1フレーム分のリフレッシュ動作回数)、Cはソースドライバによって駆動される負荷容量,Vはソースドライバの駆動電圧,rはゲート線数,sはソース線数をそれぞれ示す。なお、リフレッシュ動作とは、単位液晶表示素子に印加されている液晶電圧(絶対値)に生じた変動を、画素データ電圧の再印加によって解消することで、本来の画素データ電圧に復帰させる動作である。 The power consumption for driving the liquid crystal display device is almost governed by the power consumption for driving the source line by the source driver, and can be generally expressed by the following relational expression (1). In Equation 1, P is power consumption, R is a refresh rate (number of refresh operations for one frame per unit time), C is a load capacity driven by the source driver, V is a drive voltage of the source driver, and r is a gate line. Number and s indicate the number of source lines, respectively. The refresh operation is an operation for restoring the original pixel data voltage by resolving the fluctuation caused in the liquid crystal voltage (absolute value) applied to the unit liquid crystal display element by reapplying the pixel data voltage. is there.
 (数1)
 P∝R・C・V・r・s
(Equation 1)
P∝R ・ C ・ V 2・ r ・ s
 ところで、主として静止画を表示する常時表示では、必ずしも画素データ電圧を1フレーム毎に再印加する必要はない。そこで、液晶表示装置の消費電力を低減するために、この常時表示時のリフレッシュレートを下げることが行われている。しかし、リフレッシュレートを下げると、TFTのリーク電流により、画素電極に印加されている画素データ電圧が変動する。また、各フレーム期間における平均電位も低下する。このため、当該電圧変動が、各画素の表示輝度(液晶の透過率)の変動となり、フリッカとして観測されるようになる。また、十分なコントラストを得られない等の表示品位の低下を招く虞もある。 By the way, in the constant display mainly displaying a still image, it is not always necessary to reapply the pixel data voltage every frame. Therefore, in order to reduce the power consumption of the liquid crystal display device, the refresh rate during the constant display is lowered. However, when the refresh rate is lowered, the pixel data voltage applied to the pixel electrode varies due to the leakage current of the TFT. In addition, the average potential in each frame period also decreases. For this reason, the voltage fluctuation becomes a fluctuation in the display luminance (liquid crystal transmittance) of each pixel, and is observed as flicker. In addition, there is a risk that display quality may be deteriorated such that sufficient contrast cannot be obtained.
 ここで、静止画の常時表示において、リフレッシュレートの低下により表示品位が低下する問題を解決する方法として、例えば、下記特許文献1及び2に記載の構成が開示されている。特許文献1及び2には、図18に示す画素回路のTFTを2つのTFT(第1TFT及び第2TFT)の直列回路で構成するとともに、その中間ノードの電位が、ユニティーゲインのバッファアンプにより画素電極と同じ電位となるように制御する構成が開示されている。このような構成にすると、画素電極側に配置された第2TFTのソース・ドレイン間に電圧が印加されないようになるため、当該第2TFTのリーク電流を大幅に抑制して、上記表示品位が低下する問題を解決することができる(図19及び図20参照)。 Here, as a method for solving the problem of deterioration in display quality due to a decrease in refresh rate in the constant display of still images, for example, configurations described in Patent Documents 1 and 2 below are disclosed. In Patent Documents 1 and 2, the TFT of the pixel circuit shown in FIG. 18 is composed of a series circuit of two TFTs (first TFT and second TFT), and the potential of the intermediate node is set to a pixel electrode by a unity gain buffer amplifier. The structure which controls so that it may become the same electric potential is disclosed. With such a configuration, no voltage is applied between the source and drain of the second TFT disposed on the pixel electrode side, so that the leakage current of the second TFT is greatly suppressed and the display quality is lowered. The problem can be solved (see FIGS. 19 and 20).
 これは、TFTのリーク電流が、ソース・ドレイン間のバイアス電圧の増加に伴って大幅に増加することを考慮した解決方法である。図19及び図20に示すように、特許文献1及び2に記載の構成において、ソース線と接続する第1TFTでは、ソース・ドレイン間のバイアス電圧が大きくなり、当該第1TFTのリーク電流が増加する可能性があるが、そのリーク電流はバッファアンプによって補償されるため、画素電極に印加されている画素データ電圧には影響を及ぼさない。斯かるバッファアンプを設けた構成により、リフレッシュレートの低下により表示品位が低下する問題が解決されるとともに、リフレッシュレートの低下による低消費電力化を図ることができる。 This is a solution that takes into account that the leakage current of the TFT greatly increases as the bias voltage between the source and drain increases. As shown in FIGS. 19 and 20, in the configurations described in Patent Documents 1 and 2, in the first TFT connected to the source line, the bias voltage between the source and the drain increases, and the leakage current of the first TFT increases. Although there is a possibility, since the leakage current is compensated by the buffer amplifier, the pixel data voltage applied to the pixel electrode is not affected. With the configuration provided with such a buffer amplifier, the problem that the display quality is deteriorated due to the decrease in the refresh rate is solved, and the power consumption can be reduced due to the decrease in the refresh rate.
特開平5-142573号公報JP-A-5-142573 特開平10-62817号公報Japanese Patent Laid-Open No. 10-62817
 通信インフラの進化に伴うデジタルコンテンツ(広告、ニュース、電子書籍等)の普及により、携帯電話、携帯型インターネット端末(MID:Mobile Internet Device)等の携帯情報端末での当該デジタルコンテンツの画像表示において、静止画の常時表示が要求されている。斯かるデジタルコンテンツを表示する携帯情報端末は、消費電力の低い表示装置を用いているが、端末使用時において静止画を表示している時間が大半を占めるため、静止画の常時表示時における更なる低消費電力化が要求されている。しかし、上記の特許文献1及び2のような、画素回路に演算増幅器を有する構成では、低消費電力化が不十分になるとともに表示画像の輝度低下を招来するため、問題となる。 With the spread of digital content (advertising, news, e-books, etc.) accompanying the evolution of communication infrastructure, in the digital content image display on mobile information terminals such as mobile phones and mobile Internet terminals (MID: Mobile : Internet Device) A constant display of a still image is required. A portable information terminal that displays such digital contents uses a display device with low power consumption. However, since most of the time during which a still image is displayed when the terminal is used, the display is constantly updated. There is a demand for lower power consumption. However, the configuration having the operational amplifier in the pixel circuit as in Patent Documents 1 and 2 is problematic because the power consumption is insufficient and the luminance of the display image is lowered.
 一方、このような演算増幅器を設けることなく、TFT等の素子を用いて補償する電圧を適宜制御することで、画素回路を簡略化するとともに低消費電力化を図ることが可能になる。しかし、当該TFTの制御に起因する変動(例えば、TFTをOFFにする際のフィードスルー電圧や)や、当該TFTのリーク電流が、補償する電圧の精度を劣化させることで、画素データ電圧(即ち、表示画像)が不安定になり得るため、問題となる。 On the other hand, by appropriately controlling the voltage to be compensated by using an element such as a TFT without providing such an operational amplifier, the pixel circuit can be simplified and the power consumption can be reduced. However, fluctuations caused by the control of the TFT (for example, a feedthrough voltage when the TFT is turned off) and a leak current of the TFT deteriorate the accuracy of the voltage to be compensated, so that the pixel data voltage (that is, , Display image) can be unstable, which is a problem.
 本発明は、上記の問題点に鑑みてなされたもので、その目的は、低消費電力化を図りつつ、精度良く補償を行い安定した画像を表示可能な画素回路及び表示装置を提供する点にある。 The present invention has been made in view of the above-described problems, and an object of the present invention is to provide a pixel circuit and a display device capable of displaying a stable image by performing compensation with high accuracy while reducing power consumption. is there.
 上記目的を達成するため、本発明は、
 単位表示素子を含む表示素子部と、
 前記表示素子部の一部を構成し、前記表示素子部に印加される画素データ電圧を保持する内部ノードと、
 第1及び第2トランジスタ素子の直列回路を有し、データ信号線と一端が接続し、前記内部ノードと他端が接続し、前記直列回路を経由して前記データ信号線から供給される前記画素データ電圧を前記内部ノードに転送する第1スイッチ回路と、
 第3トランジスタ素子を有し、補償電圧を供給する電圧供給線と一端が接続し、前記直列回路内の前記第1及び第2トランジスタ素子が直列接続する接続点である中間ノードと他端が接続する第2スイッチ回路と、
 第4トランジスタ素子を備え、前記内部ノードが保持する前記画素データ電圧に基づいて前記第3トランジスタ素子の導通状態を制御する制御回路と、を備えてなり、
 前記第1乃至第4トランジスタ素子は、それぞれ第1端子、第2端子、及び、前記第1及び第2端子間の導通を制御する制御端子を備え、
 前記第1トランジスタ素子の制御端子が、前記画素データ電圧を前記内部ノードに転送する動作時に前記第1トランジスタ素子を導通状態とする第1走査信号線と接続し、
 前記第2トランジスタ素子の制御端子が、前記画素データ電圧を前記内部ノードに転送する動作時に前記第2トランジスタ素子を導通状態とする第2走査信号線と接続し、
 前記第3トランジスタ素子の制御端子及び前記第4トランジスタ素子の第1端子が接続して、前記制御回路の出力ノードを構成し、
 前記第4トランジスタ素子の制御端子が前記内部ノードと接続し、前記第4トランジスタ素子の第2端子がブースト電圧を供給する第1制御線と接続し、
 前記出力ノード及び前記中間ノードの間に、前記中間ノードが保持する電圧で前記出力ノードが保持する電圧を制御する電気容量を有することを特徴とする画素回路を提供する。
In order to achieve the above object, the present invention provides:
A display element unit including a unit display element;
An internal node that forms part of the display element unit and holds a pixel data voltage applied to the display element unit;
The pixel having a series circuit of first and second transistor elements, connected to one end of a data signal line, connected to the other end of the internal node, and supplied from the data signal line via the series circuit A first switch circuit for transferring a data voltage to the internal node;
One end of a voltage supply line for supplying a compensation voltage is connected to the third transistor element, and the other end is connected to an intermediate node that is a connection point where the first and second transistor elements in the series circuit are connected in series. A second switch circuit that
A control circuit that includes a fourth transistor element, and controls a conduction state of the third transistor element based on the pixel data voltage held by the internal node.
Each of the first to fourth transistor elements includes a first terminal, a second terminal, and a control terminal for controlling conduction between the first and second terminals,
A control terminal of the first transistor element is connected to a first scanning signal line that turns on the first transistor element during an operation of transferring the pixel data voltage to the internal node;
A control terminal of the second transistor element is connected to a second scanning signal line that turns on the second transistor element during an operation of transferring the pixel data voltage to the internal node;
A control terminal of the third transistor element and a first terminal of the fourth transistor element are connected to form an output node of the control circuit;
A control terminal of the fourth transistor element is connected to the internal node, and a second terminal of the fourth transistor element is connected to a first control line for supplying a boost voltage;
There is provided a pixel circuit between the output node and the intermediate node, having a capacitance for controlling a voltage held by the output node with a voltage held by the intermediate node.
 さらに、上記特徴の画素回路は、前記内部ノードが保持する前記画素データ電圧を、前記補償電圧を用いて補償し得るセルフリフレッシュ動作が行われ、
 当該セルフリフレッシュ動作は、
 前記内部ノードが保持する前記画素データ電圧が所定電圧以上であるとき、前記出力ノードが前記第3トランジスタ素子を導通状態とする電圧を保持することで、前記第2トランジスタ素子及び前記第3トランジスタ素子を介して前記補償電圧を前記内部ノードに印加し、
 前記内部ノードが保持する前記画素データ電圧が前記所定電圧未満であるとき、前記出力ノードが前記第3トランジスタ素子を非導通状態とする電圧を保持することで、前記補償電圧を前記内部ノードに印加しないものであることが好ましい。
Furthermore, the pixel circuit having the above characteristics performs a self-refresh operation capable of compensating the pixel data voltage held by the internal node using the compensation voltage.
The self-refresh operation
When the pixel data voltage held by the internal node is equal to or higher than a predetermined voltage, the output node holds a voltage that makes the third transistor element conductive, whereby the second transistor element and the third transistor element Applying the compensation voltage to the internal node via
When the pixel data voltage held by the internal node is less than the predetermined voltage, the output node holds a voltage that makes the third transistor element non-conductive, thereby applying the compensation voltage to the internal node. It is preferable not to.
 さらに、上記特徴の画素回路は、前記セルフリフレッシュ動作として、
 前記第1制御線に、第1ブースト電圧が印加され、前記第1走査信号線に、前記第1トランジスタ素子を導通状態とする電圧が印加され、前記第2走査信号線に、前記第2トランジスタ素子を非導通状態とする電圧が印加され、前記データ信号線に、基準電圧が印加される第1の動作が行われることで、前記中間ノードが、前記基準電圧を保持するとともに、前記出力ノードが、前記内部ノードが保持する前記画素データ電圧に対応する電圧を保持し、
 前記内部ノードが保持する前記画素データ電圧が前記所定電圧以上であるときは、前記第1の動作により、前記出力ノードが前記第3トランジスタ素子を導通状態とする電圧を保持し、
 前記内部ノードが保持する前記画素データ電圧が前記所定電圧未満であるときは、前記第1の動作により、前記出力ノードが前記第3トランジスタ素子を非導通状態とする電圧を保持することが好ましい。
Furthermore, the pixel circuit having the above-described characteristics can be used as the self-refresh operation.
A first boost voltage is applied to the first control line, a voltage for turning on the first transistor element is applied to the first scanning signal line, and the second transistor is applied to the second scanning signal line. The intermediate node holds the reference voltage and the output node is applied by performing a first operation in which a voltage that makes the element non-conductive is applied and a reference voltage is applied to the data signal line. Holds a voltage corresponding to the pixel data voltage held by the internal node,
When the pixel data voltage held by the internal node is equal to or higher than the predetermined voltage, the first node holds a voltage that makes the third transistor element conductive by the first operation;
When the pixel data voltage held by the internal node is lower than the predetermined voltage, it is preferable that the output node holds a voltage that makes the third transistor element non-conductive by the first operation.
 さらに、上記特徴の画素回路は、前記セルフリフレッシュ動作として、
 前記第1の動作後に、
 前記第1走査信号線に、前記第1トランジスタ素子を非導通状態とする電圧が印加される第2の動作が行われ、
 前記内部ノードが保持する前記画素データ電圧が前記所定電圧以上であるときは、前記第2の動作により、前記出力ノードが、前記補償電圧に前記第3トランジスタ素子の閾値電圧を加算した電圧以上の電圧を保持することで、前記第3トランジスタ素子を導通状態として、前記中間ノードが前記補償電圧を保持し、
 前記内部ノードが保持する前記画素データ電圧が前記所定電圧未満であるときは、前記第2の動作により、前記出力ノードが、前記第3トランジスタ素子が非導通状態になる電圧を保持することで、前記中間ノードが前記基準電圧を保持し、
 前記第2の動作後に、
 前記第2走査信号線に、前記第2トランジスタ素子を導通状態とする電圧が印加される第3の動作が行われることが好ましい。
Furthermore, the pixel circuit having the above-described characteristics can be used as the self-refresh operation.
After the first operation,
A second operation is performed in which a voltage that makes the first transistor element non-conductive is applied to the first scanning signal line;
When the pixel data voltage held by the internal node is equal to or higher than the predetermined voltage, the second node causes the output node to be equal to or higher than a voltage obtained by adding the threshold voltage of the third transistor element to the compensation voltage. By holding the voltage, the third transistor element is made conductive, the intermediate node holds the compensation voltage,
When the pixel data voltage held by the internal node is lower than the predetermined voltage, the second node holds the voltage at which the third transistor element is turned off by the second operation. The intermediate node holds the reference voltage;
After the second operation,
It is preferable that a third operation in which a voltage that makes the second transistor element conductive is applied to the second scanning signal line.
 さらに、上記特徴の画素回路は、前記補償電圧は、前記内部ノードが保持する前記画素データ電圧の最大電圧と等しいことが好ましい。 Furthermore, in the pixel circuit having the above characteristics, it is preferable that the compensation voltage is equal to a maximum voltage of the pixel data voltage held by the internal node.
 さらに、上記特徴の画素回路は、前記基準電圧は、前記内部ノードが保持する前記画素データ電圧の最小電圧以下であることが好ましい。 Furthermore, in the pixel circuit having the above characteristics, it is preferable that the reference voltage is equal to or lower than a minimum voltage of the pixel data voltage held by the internal node.
 さらに、上記特徴の画素回路は、前記第1ブースト電圧は、前記基準電圧に前記第3トランジスタ素子の閾値電圧を加算した電圧以上であることが好ましい。 Further, in the pixel circuit having the above characteristics, it is preferable that the first boost voltage is equal to or higher than a voltage obtained by adding a threshold voltage of the third transistor element to the reference voltage.
 さらに、上記特徴の画素回路は、前記所定電圧は、前記基準電圧に前記第3トランジスタ素子の閾値電圧及び前記第4トランジスタ素子の閾値電圧を加算した電圧であっても良い。 Further, in the pixel circuit having the above characteristics, the predetermined voltage may be a voltage obtained by adding a threshold voltage of the third transistor element and a threshold voltage of the fourth transistor element to the reference voltage.
 さらに、上記特徴の画素回路は、少なくとも1回の前記セルフリフレッシュ動作が行われるセルフリフレッシュ期間中であり、前記セルフリフレッシュ動作の後に、
 前記第1走査信号線に、前記第1トランジスタ素子を非導通状態とする電圧が印加され、前記第2走査信号線に、前記第2トランジスタ素子を非導通状態とする電圧が印加され、前記第1制御線に、前記内部ノードが保持する前記画素データ電圧の最小電圧から前記第3トランジスタ素子の閾値電圧を減算した電圧未満である第2ブースト電圧が印加される保持動作が行われることが好ましい。
Furthermore, the pixel circuit having the above characteristics is in a self-refresh period in which at least one self-refresh operation is performed, and after the self-refresh operation,
A voltage for turning off the first transistor element is applied to the first scanning signal line, and a voltage for turning off the second transistor element is applied to the second scanning signal line, Preferably, a holding operation is performed in which a second boost voltage that is less than a voltage obtained by subtracting the threshold voltage of the third transistor element from the minimum voltage of the pixel data voltage held by the internal node is applied to one control line. .
 さらに、上記特徴の画素回路は、前記セルフリフレッシュ動作後かつ前記保持動作の開始前に、
 前記第1走査信号線に、前記第1トランジスタ素子を導通状態とする電圧が印加され、前記第2走査信号線に、前記第2トランジスタ素子を非導通状態とする電圧が印加され、前記第1制御線に、前記第2ブースト電圧が印加され、前記データ信号線に、前記内部ノードが保持する前記画素データ電圧の最小電圧以上かつ最大電圧以下となる保護電圧が印加される保護動作が行われることが好ましい。
Further, the pixel circuit having the above characteristics is provided after the self-refresh operation and before the holding operation is started.
A voltage that turns on the first transistor element is applied to the first scanning signal line, and a voltage that turns off the second transistor element is applied to the second scanning signal line. A protection operation is performed in which the second boost voltage is applied to the control line, and a protection voltage that is higher than the minimum voltage and lower than the maximum voltage of the pixel data voltage held by the internal node is applied to the data signal line. It is preferable.
 さらに、上記特徴の画素回路は、前記保護電圧が、前記内部ノードが保持する前記画素データ電圧の最小電圧及び最大電圧の中間電圧であっても良い。 Furthermore, in the pixel circuit having the above characteristics, the protection voltage may be an intermediate voltage between the minimum voltage and the maximum voltage of the pixel data voltage held by the internal node.
 さらに、上記特徴の画素回路は、少なくとも1回の前記セルフリフレッシュ動作が行われるセルフリフレッシュ期間の前に、
 前記第1制御線に、前記内部ノードが保持する前記画素データ電圧の最小電圧から前記第3トランジスタ素子の閾値電圧を減算した電圧未満である第3ブースト電圧が印加されることが好ましい。
Furthermore, the pixel circuit having the above characteristics may have a self-refresh operation performed at least once before the self-refresh period.
Preferably, a third boost voltage that is less than a voltage obtained by subtracting a threshold voltage of the third transistor element from a minimum voltage of the pixel data voltage held by the internal node is applied to the first control line.
 さらに、上記特徴の画素回路は、前記第1スイッチ回路が、前記第1及び第2トランジスタ素子の直列回路で構成され、
 前記第1トランジスタ素子の第1端子が前記データ信号線と、前記第1トランジスタ素子の第2端子と前記第2トランジスタ素子の第1端子が前記中間ノードと、前記第2トランジスタ素子の第2端子が前記内部ノードと、それぞれ接続していても良い。
Furthermore, in the pixel circuit having the above characteristics, the first switch circuit includes a series circuit of the first and second transistor elements,
The first terminal of the first transistor element is the data signal line, the second terminal of the first transistor element, the first terminal of the second transistor element is the intermediate node, and the second terminal of the second transistor element. May be connected to the internal node.
 さらに、上記特徴の画素回路は、前記第2スイッチ回路が、前記第3トランジスタ素子で構成され、
 前記第3トランジスタ素子の第1端子が前記電圧供給線と、前記第3トランジスタ素子の第2端子が前記中間ノードと、それぞれ接続していても良い。
Furthermore, in the pixel circuit having the above characteristics, the second switch circuit includes the third transistor element.
The first terminal of the third transistor element may be connected to the voltage supply line, and the second terminal of the third transistor element may be connected to the intermediate node.
 さらに、上記特徴の画素回路は、前記電気容量が、前記第3トランジスタ素子の制御端子及び第2端子間の寄生容量を含んでも良い。 Furthermore, in the pixel circuit having the above characteristics, the capacitance may include a parasitic capacitance between a control terminal and a second terminal of the third transistor element.
 さらに、上記特徴の画素回路は、前記電気容量が、前記出力ノードに一端が接続され、前記内部ノードに他端が接続される第1容量素子の容量を含んでも良い。 Furthermore, in the pixel circuit having the above characteristics, the electric capacity may include a capacitance of a first capacitance element having one end connected to the output node and the other end connected to the internal node.
 さらに、上記目的を達成するため、本発明は、
 上記特徴の画素回路を行方向及び列方向にそれぞれ複数配置して画素回路アレイを構成し、
 前記データ信号線に電圧を印加するデータ信号線駆動回路と、
 前記第1走査信号線及び前記第2走査信号線に電圧を印加する走査信号線駆動回路と、
 前記電圧供給線に電圧を印加する電圧供給線駆動回路と、
 前記第1制御線に電圧を印加する第1制御線駆動回路と、を備えることを特徴とする表示装置を提供する。
Furthermore, in order to achieve the above object, the present invention provides:
A plurality of pixel circuits having the above characteristics are arranged in the row direction and the column direction to form a pixel circuit array,
A data signal line driving circuit for applying a voltage to the data signal line;
A scanning signal line driving circuit for applying a voltage to the first scanning signal line and the second scanning signal line;
A voltage supply line driving circuit for applying a voltage to the voltage supply line;
And a first control line driving circuit for applying a voltage to the first control line.
 さらに、上記の特徴の表示装置は、それぞれの前記画素回路が、一端が前記内部ノードと接続し、他端が前記電圧供給線と接続する第2容量素子を備えても良い。 Furthermore, in the display device having the above characteristics, each of the pixel circuits may include a second capacitor element having one end connected to the internal node and the other end connected to the voltage supply line.
 さらに、上記の特徴の表示装置は、第2制御線に電圧を印加する第2制御線駆動回路をさらに備え、
 それぞれの前記画素回路が、一端が前記内部ノードと接続し、他端が前記第2制御線と接続する第2容量素子を備えても良い。
Further, the display device having the above characteristics further includes a second control line driving circuit for applying a voltage to the second control line,
Each of the pixel circuits may include a second capacitor element having one end connected to the internal node and the other end connected to the second control line.
 さらに、上記の特徴の表示装置は、隣接する行に配置されるそれぞれの前記画素回路の行間に配置され、当該画素回路に備えられる前記第1トランジスタ素子の制御端子に共通して接続される前記第1走査信号線を、少なくとも1つ備えても良い。 Further, the display device having the above characteristics is arranged between the rows of the pixel circuits arranged in adjacent rows, and is commonly connected to a control terminal of the first transistor element provided in the pixel circuit. At least one first scanning signal line may be provided.
 さらに、上記の特徴の表示装置は、隣接する行に配置されるそれぞれの前記画素回路の行間に配置され、当該画素回路に備えられる前記第4トランジスタ素子の第2端子に共通して接続される前記第1制御線を、少なくとも1つ備えても良い。 Further, the display device having the above characteristics is disposed between the rows of the pixel circuits arranged in adjacent rows, and is connected in common to the second terminal of the fourth transistor element provided in the pixel circuit. At least one first control line may be provided.
 さらに、上記の特徴の表示装置は、同一行に配置されるそれぞれの前記画素回路の前記第4トランジスタ素子の第2端子に共通して接続される前記第1制御線が、それぞれの行に対して設けられ、
 偶数行に対して設けられる前記第1制御線のそれぞれが接続される偶数行駆動線と、奇数行に対して設けられる前記第1制御線のそれぞれが接続される奇数行駆動線と、が前記第1制御線駆動回路に別々に接続されても良い。
Further, in the display device having the above characteristics, the first control line connected in common to the second terminal of the fourth transistor element of each of the pixel circuits arranged in the same row is connected to each row. Provided,
The even-numbered drive line to which each of the first control lines provided for the even-numbered rows is connected, and the odd-numbered drive line to which each of the first control lines provided for the odd-numbered rows is connected. The first control line driving circuit may be separately connected.
 さらに、上記の特徴の表示装置は、同一行に配置されるそれぞれの前記画素回路の前記第4トランジスタ素子の第2端子に共通して接続される前記第1制御線が、それぞれの行に対して設けられ、
 それぞれの前記第1制御線が、前記走査信号線駆動回路と一体を成す前記第1制御線駆動回路に、別々に接続されても良い。
Further, in the display device having the above characteristics, the first control line connected in common to the second terminal of the fourth transistor element of each of the pixel circuits arranged in the same row is connected to each row. Provided,
Each of the first control lines may be separately connected to the first control line driving circuit integrated with the scanning signal line driving circuit.
 上記特徴の画素回路及び表示装置によれば、電気容量を介して中間ノードの電圧が出力ノードに制御され、当該出力ノードの電圧により、補償電圧の供給を制御する第2スイッチ回路の第3トランジスタ素子の導通/非導通が制御される。そのため、第2スイッチ回路が導通状態になったとき、補償電圧を精度良く(過不足なく)供給することが可能になる。さらに、上記特徴の画素回路は、ブースト電圧の制御により、補償電圧の供給を制御する第2スイッチ回路の第3トランジスタ素子の導通/非導通が制御される。そのため、第3トランジスタ素子が非導通状態になったとき、第3トランジスタのリーク電流を精度良く抑制することが可能になる。したがって、精度良く補償を行うことで、画素データ電圧(即ち、表示画像)を安定させることが可能になる。 According to the pixel circuit and the display device having the above characteristics, the voltage of the intermediate node is controlled to the output node via the capacitance, and the third transistor of the second switch circuit controls the supply of the compensation voltage by the voltage of the output node. The conduction / non-conduction of the element is controlled. Therefore, when the second switch circuit is turned on, the compensation voltage can be supplied with high accuracy (without excess or shortage). Further, in the pixel circuit having the above characteristics, conduction / non-conduction of the third transistor element of the second switch circuit that controls supply of the compensation voltage is controlled by controlling the boost voltage. Therefore, when the third transistor element is turned off, the leakage current of the third transistor can be accurately suppressed. Therefore, it is possible to stabilize the pixel data voltage (that is, the display image) by performing compensation with high accuracy.
 さらに、上記特徴の画素回路は、内部ノードが保持する画素データ電圧が所定電圧以上であれば、出力ノードに第3トランジスタが導通状態になる電圧が保持されることで、補償電圧が中間ノードに印加される。中間ノードに印加される補償電圧は、電気容量を介して出力ノードの電圧を突き上げる。これにより、第3トランジスタの導通状態が維持されるため、補償電圧を過不足なく中間ノード(ひいては内部ノード)に印加することが可能になる。一方、内部ノードが保持する画素データ電圧が所定電圧未満であれば、出力ノードに第3トランジスタが非導通状態になる電圧が保持されるため、補償電圧は中間ノード(ひいては内部ノード)に印加されない。これにより、第3トランジスタの非導通状態が維持されるため、補償電圧が中間ノード(ひいては内部ノード)に印加されないようにすることが可能になる。 Further, in the pixel circuit having the above characteristics, when the pixel data voltage held in the internal node is equal to or higher than a predetermined voltage, the voltage at which the third transistor is turned on is held in the output node, so that the compensation voltage is set in the intermediate node. Applied. The compensation voltage applied to the intermediate node pushes up the voltage at the output node through the capacitance. Thereby, since the conduction state of the third transistor is maintained, the compensation voltage can be applied to the intermediate node (and thus the internal node) without excess or deficiency. On the other hand, if the pixel data voltage held by the internal node is lower than the predetermined voltage, the voltage at which the third transistor is turned off is held at the output node, so the compensation voltage is not applied to the intermediate node (and thus the internal node). . Thereby, since the non-conducting state of the third transistor is maintained, it is possible to prevent the compensation voltage from being applied to the intermediate node (and thus the internal node).
 なお、本発明の画素回路は、カラー表示を行う表示装置に適用する場合は各画素に含まれる各色(例えば、RGBの3原色)に対応する各サブ画素を構成し、モノクロ表示を行う表示装置に適用する場合は各画素を構成する。 Note that when applied to a display device that performs color display, the pixel circuit of the present invention configures each sub-pixel corresponding to each color (for example, three primary colors of RGB) included in each pixel, and performs a monochrome display. When applied to the above, each pixel is constituted.
本発明の第1実施形態に係る液晶表示装置の概略構成の一例を示すブロック図1 is a block diagram showing an example of a schematic configuration of a liquid crystal display device according to a first embodiment of the present invention. 本発明の第1実施形態に係る液晶表示装置の一部断面概略構造図1 is a partial cross-sectional schematic structure diagram of a liquid crystal display device according to a first embodiment of the present invention. 本発明の第1実施形態に係る液晶表示装置が備える画素回路の基本回路構成を示す回路図1 is a circuit diagram showing a basic circuit configuration of a pixel circuit included in a liquid crystal display device according to a first embodiment of the present invention. 本発明の第1実施形態に係る液晶表示装置が備える画素回路の一回路構成例を示す回路図1 is a circuit diagram showing a circuit configuration example of a pixel circuit included in a liquid crystal display device according to a first embodiment of the present invention. 本発明の第1実施形態に係る液晶表示装置の常時表示モード時における動作を示すタイミング図FIG. 3 is a timing chart showing an operation in the normal display mode of the liquid crystal display device according to the first embodiment of the present invention. 本発明の第1実施形態に係る液晶表示装置のセルフリフレッシュ期間の動作を示すタイミング図FIG. 3 is a timing chart showing an operation during a self-refresh period of the liquid crystal display device according to the first embodiment of the present invention. 本発明の第2実施形態に係る液晶表示装置の概略構成の一例を示すブロック図The block diagram which shows an example of schematic structure of the liquid crystal display device which concerns on 2nd Embodiment of this invention. 本発明の第2実施形態に係る液晶表示装置が備える画素回路の基本回路構成を示す回路図The circuit diagram which shows the basic circuit structure of the pixel circuit with which the liquid crystal display device which concerns on 2nd Embodiment of this invention is provided. 本発明の第2実施形態に係る液晶表示装置が備える画素回路の一回路構成例を示す回路図FIG. 6 is a circuit diagram showing a circuit configuration example of a pixel circuit included in a liquid crystal display device according to a second embodiment of the present invention. 本発明の第2実施形態に係る液晶表示装置の常時表示モード時における動作を示すタイミング図Timing chart showing the operation of the liquid crystal display device according to the second embodiment of the present invention in the normal display mode. 本発明の第2実施形態に係る液晶表示装置のセルフリフレッシュ期間の動作を示すタイミング図FIG. 5 is a timing chart showing the operation during the self-refresh period of the liquid crystal display device according to the second embodiment of the present invention. 本発明の第3実施形態に係る液晶表示装置の概略構成の一例を示すブロック図The block diagram which shows an example of schematic structure of the liquid crystal display device which concerns on 3rd Embodiment of this invention. 本発明の第4実施形態に係る液晶表示装置の概略構成の一例を示すブロック図The block diagram which shows an example of schematic structure of the liquid crystal display device which concerns on 4th Embodiment of this invention. 本発明の第5実施形態に係る液晶表示装置の概略構成の一例を示すブロック図The block diagram which shows an example of schematic structure of the liquid crystal display device which concerns on 5th Embodiment of this invention. 本発明の第6実施形態に係る液晶表示装置の概略構成の一例を示すブロック図The block diagram which shows an example of schematic structure of the liquid crystal display device which concerns on 6th Embodiment of this invention. 本発明の第1実施形態に係る液晶表示装置に変形例〈1〉を適用した場合におけるセルフリフレッシュ期間の動作を示すタイミング図Timing chart showing the operation in the self-refresh period when the modification <1> is applied to the liquid crystal display device according to the first embodiment of the present invention. 一般的なアクティブマトリクス型の液晶表示装置の概略構成を示すブロック図A block diagram showing a schematic configuration of a general active matrix liquid crystal display device 一般的なアクティブマトリクス型の液晶表示装置が備える画素回路の基本構成を示す回路図A circuit diagram showing a basic configuration of a pixel circuit included in a general active matrix liquid crystal display device ユニティーゲインのバッファアンプを備えた従来の画素回路の一例を示す回路図Circuit diagram showing an example of a conventional pixel circuit having a unity gain buffer amplifier ユニティーゲインのバッファアンプを備えた従来の画素回路の他の一例を示す回路図Circuit diagram showing another example of a conventional pixel circuit having a unity gain buffer amplifier
<<第1実施形態>>
 <液晶表示装置>
 本発明の第1実施形態に係る液晶表示装置について、以下図面を参照して説明する。図1は、本発明の第1実施形態に係る液晶表示装置の概略構成の一例を示すブロック図である。図1に示すように、液晶表示装置1aは、アクティブマトリクス基板10、共通電極30、表示制御回路11、共通電極駆動回路12、ソースドライバ13、ゲートドライバ14、及び後述する種々の配線を備える。アクティブマトリクス基板10上には、画素回路2が、行方向(図中縦方向)及び列方向(図中横方向)にそれぞれ複数配置されて、画素回路アレイが形成されている。図1に示すアクティブマトリクス基板10には、行方向にn個かつ列方向にm個の合計n×m個の画素回路が、配置されている。なお、n及びmは自然数であり、図1において、最も上の行を1行目、最も下の行をn行目、図最も左の列を1列目、最も右の列をm列目とする。また、以下において、特定の行及び列の画素回路2について言及する場合、2(行,列)と称する。例えば、図中右下のn行目かつm列目に配置される画素回路2は、2(n,m)と称する。
<< First Embodiment >>
<Liquid crystal display device>
A liquid crystal display device according to a first embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing an example of a schematic configuration of the liquid crystal display device according to the first embodiment of the present invention. As shown in FIG. 1, the liquid crystal display device 1a includes an active matrix substrate 10, a common electrode 30, a display control circuit 11, a common electrode driving circuit 12, a source driver 13, a gate driver 14, and various wirings to be described later. On the active matrix substrate 10, a plurality of pixel circuits 2 are arranged in the row direction (vertical direction in the figure) and in the column direction (horizontal direction in the figure) to form a pixel circuit array. In the active matrix substrate 10 shown in FIG. 1, a total of n × m pixel circuits of n in the row direction and m in the column direction are arranged. Note that n and m are natural numbers. In FIG. 1, the top row is the first row, the bottom row is the nth row, the leftmost column is the first column, and the rightmost column is the mth column. And In the following, when referring to the pixel circuit 2 in a specific row and column, it is referred to as 2 (row, column). For example, the pixel circuit 2 arranged in the n-th row and the m-th column at the lower right in the drawing is referred to as 2 (n, m).
 図1では、図面が煩雑になるのを避けるため、画素回路2をブロック化して表示している。詳細については後述するが、画素回路2は、「画素」の表示状態を制御する画素データ電圧を保持するための主回路2Aと、主回路2Aが保持する画素データ電圧の変動を抑制するためのセルフリフレッシュ回路2Bと、を備える。また、図1では、アクティブマトリクス基板10上に各種の配線が形成されていることを明瞭に表示するため、便宜的にアクティブマトリクス基板10を共通電極30の上側に図示している。 In FIG. 1, the pixel circuit 2 is displayed in a block form in order to avoid complicated drawing. Although details will be described later, the pixel circuit 2 includes a main circuit 2A for holding the pixel data voltage for controlling the display state of the “pixel”, and a pixel data voltage for holding the fluctuation of the pixel data voltage held by the main circuit 2A. And a self-refresh circuit 2B. In FIG. 1, the active matrix substrate 10 is illustrated on the upper side of the common electrode 30 for the sake of convenience in order to clearly display that various wirings are formed on the active matrix substrate 10.
 なお、便宜的に1つの画素回路2に対応する最小表示単位を「画素」と称する。このとき、各画素回路2で保持される「画素データ電圧」は、カラー表示をする場合は各色(例えば、RGBの3原色)の表示/非表示(例えば黒色表示)を制御する電圧となり、モノクロ表示をする場合は黒色表示/白色表示を制御する電圧となる。 For convenience, the minimum display unit corresponding to one pixel circuit 2 is referred to as a “pixel”. At this time, the “pixel data voltage” held in each pixel circuit 2 is a voltage for controlling the display / non-display (for example, black display) of each color (for example, the three primary colors of RGB) when performing color display. In the case of display, the voltage is used to control black display / white display.
 図2は、本発明の第1実施形態に係る液晶表示装置の一部断面概略構造図である。図2は、アクティブマトリクス基板10と共通電極30の関係を示す概略断面構造図であり、画素回路2の構成要素である表示素子部21(図3参照)の構造を示している。アクティブマトリクス基板10は、光透過性の透明基板であり、例えばガラスやプラスチックからなる。図1に図示したように、アクティブマトリクス基板10上には各配線に接続される画素回路2が形成されている。図2では、画素回路2の構成要素を代表して画素電極20を図示している。画素電極20は、光透過性の透明導電材料、例えばITO(インジウムスズ酸化物)からなる。 FIG. 2 is a partial sectional schematic structural diagram of the liquid crystal display device according to the first embodiment of the present invention. FIG. 2 is a schematic cross-sectional structure diagram showing the relationship between the active matrix substrate 10 and the common electrode 30 and shows the structure of the display element unit 21 (see FIG. 3), which is a component of the pixel circuit 2. The active matrix substrate 10 is a light transmissive transparent substrate, and is made of, for example, glass or plastic. As shown in FIG. 1, the pixel circuit 2 connected to each wiring is formed on the active matrix substrate 10. In FIG. 2, the pixel electrode 20 is illustrated as a representative of the components of the pixel circuit 2. The pixel electrode 20 is made of a light transmissive transparent conductive material, for example, ITO (indium tin oxide).
 また、アクティブマトリクス基板10に対向するように、光透過性の対向基板31が配置されており、これら両基板の間隙には液晶層33が保持される。両基板の外表面には偏光板(不図示)が貼り付けられている。 Further, a light-transmitting counter substrate 31 is disposed so as to face the active matrix substrate 10, and a liquid crystal layer 33 is held in a gap between the two substrates. Polarizing plates (not shown) are attached to the outer surfaces of both substrates.
 液晶層33は、両基板の周辺部分においてはシール材32によって封止されている。対向基板31には、ITO等の光透過性の透明導電材料からなる共通電極30が、画素電極20と対向するように形成されている。この共通電極30は、対向基板31上をほぼ一面に広がるように単一膜として形成されている。ここで、1つの画素電極20と共通電極30とその間に挟持された液晶層33によって単位液晶表示素子LC(単位表示素子に対応)が形成される。 The liquid crystal layer 33 is sealed with a sealing material 32 in the peripheral portions of both substrates. A common electrode 30 made of a light-transmissive transparent conductive material such as ITO is formed on the counter substrate 31 so as to face the pixel electrode 20. The common electrode 30 is formed as a single film so as to spread over the counter substrate 31 substantially on one surface. Here, a unit liquid crystal display element LC (corresponding to a unit display element) is formed by one pixel electrode 20, a common electrode 30, and a liquid crystal layer 33 sandwiched therebetween.
 なお、液晶表示装置1aが透過型の液晶表示装置である場合、例えばバックライト装置(不図示)がアクティブマトリクス基板10の背面側に配置され、アクティブマトリクス基板10から対向基板31に向かう方向に光が照射される。また、後述する第2~第6実施形態の液晶表示装置1b~1f(図7~図15参照)の概略断面構造も、図2に示す概略断面構造と同様である。 When the liquid crystal display device 1a is a transmissive liquid crystal display device, for example, a backlight device (not shown) is disposed on the back side of the active matrix substrate 10, and light is emitted from the active matrix substrate 10 toward the counter substrate 31. Is irradiated. In addition, the schematic cross-sectional structures of liquid crystal display devices 1b to 1f (see FIGS. 7 to 15) of second to sixth embodiments to be described later are the same as the schematic cross-sectional structures shown in FIG.
 図1に示すように、アクティブマトリクス基板10上には複数の配線が縦横方向に形成されている。具体的には、横方向(行方向)に延伸するn本のゲート線(図中上から順にGL(1),GL(2),・・・,GL(n))と、横方向(行方向)に延伸するn本の補助ゲート線(図中上から順にAGL(1),AGL(2),・・・,AGL(n))と、縦方向(列方向)に延伸するm本のソース線(図中左から順にSL(1),SL(2),・・・,SL(m))と、が形成されている。なお、以下では便宜的に、各ソース線(SL(1),SL(2),・・・,SL(m))を一般化してソース線SLと称し、各ゲート線(GL(1),GL(2),・・・,GL(n))を一般化してゲート線GLと称し、各補助ゲート線(AGL(1),AGL(2),・・・,AGL(n))を一般化して補助ゲート線AGLと称する。 As shown in FIG. 1, a plurality of wirings are formed on the active matrix substrate 10 in the vertical and horizontal directions. Specifically, n gate lines (GL (1), GL (2),..., GL (n)) extending in the horizontal direction (row direction) and the horizontal direction (row). N auxiliary gate lines (AGL (1), AGL (2),..., AGL (n)) in order from the top in the figure, and m auxiliary gate lines extending in the vertical direction (column direction). Source lines (SL (1), SL (2),..., SL (m)) are formed in order from the left in the figure. Hereinafter, for convenience, each source line (SL (1), SL (2),..., SL (m)) is generalized and referred to as a source line SL, and each gate line (GL (1), GL (2),..., GL (n)) are generally referred to as gate lines GL, and each auxiliary gate line (AGL (1), AGL (2),..., AGL (n)) is generally used. And referred to as an auxiliary gate line AGL.
 本実施形態の液晶表示装置1aでは、画素回路2の行数nと同数のゲート線GL及び補助ゲート線AGLが、アクティブマトリクス基板10上に形成される。そして、ある同じ行に配置されるm個の画素回路2(i,1)~2(i,m)は、同じゲート線GL(i)及び補助ゲート線AGL(i)に接続する(iは1以上n以下の自然数)。また、本実施形態の液晶表示装置1aでは、画素回路2の列数mと同数のソース線SLが、アクティブマトリクス基板10上に形成される。そして、ある同じ列に配置されるn個の画素回路2(1,j)~2(n,j)は、同じソース線SL(j)に接続する(jは1以上m以下の自然数)。 In the liquid crystal display device 1a of the present embodiment, the same number of gate lines GL and auxiliary gate lines AGL as the number of rows n of the pixel circuit 2 are formed on the active matrix substrate 10. Then, m pixel circuits 2 (i, 1) to 2 (i, m) arranged in a certain row are connected to the same gate line GL (i) and auxiliary gate line AGL (i) (i is A natural number between 1 and n). Further, in the liquid crystal display device 1 a of this embodiment, the same number of source lines SL as the number of columns m of the pixel circuit 2 are formed on the active matrix substrate 10. Then, the n pixel circuits 2 (1, j) to 2 (n, j) arranged in a certain column are connected to the same source line SL (j) (j is a natural number of 1 to m).
 さらに、本実施形態の液晶表示装置1aでは、アクティブマトリクス基板10上に、補助容量線CSLと、ブースト電圧供給線BSTとが形成される。補助容量線CSL及びブースト電圧供給線BSTのそれぞれは、各画素回路2と接続するために、n本に分岐するとともに横方向(行方向)に延伸する分岐配線を備える。そして、ゲート線GL及び補助ゲート線AGLと同様に、補助容量線CSLのn本の分岐配線及びブースト電圧供給線BSTのn本の分岐配線のそれぞれに対しても、画素回路2が行毎に接続する。 Furthermore, in the liquid crystal display device 1a of the present embodiment, the auxiliary capacitance line CSL and the boost voltage supply line BST are formed on the active matrix substrate 10. Each of the auxiliary capacitance line CSL and the boost voltage supply line BST includes branch wirings that branch into n lines and extend in the horizontal direction (row direction) in order to connect to each pixel circuit 2. Similarly to the gate line GL and the auxiliary gate line AGL, the pixel circuit 2 is arranged for each of the n branch wirings of the auxiliary capacitance line CSL and the n branch wirings of the boost voltage supply line BST for each row. Connecting.
 ソースドライバ13及びゲートドライバ14は、ゲート線GL、補助ゲート線AGL及びソース線SLに対して、表示すべき画像に対応した電圧を順次印加することで、各画素回路2内に形成された画素電極20に電圧を印加する。このとき、ゲートドライバ14は、各ゲート線GL(1)~GL(n)及び各補助ゲート線AGL(1)~AGL(n)に対して、個別に電圧を印加し得る。また同様に、ソースドライバ13も、各ソース線SL(1)~SL(m)に対して、個別に電圧を印加し得る。一方、共通電極駆動回路12は、n本の分岐配線を含めた補助容量線CSL全体に、電圧を印加する。また同様に、表示制御回路11は、n本の分岐配線を含めたブースト電圧供給線BST全体に、電圧を印加する。 The source driver 13 and the gate driver 14 sequentially apply a voltage corresponding to an image to be displayed to the gate line GL, the auxiliary gate line AGL, and the source line SL, thereby forming pixels formed in each pixel circuit 2. A voltage is applied to the electrode 20. At this time, the gate driver 14 can individually apply voltages to the gate lines GL (1) to GL (n) and the auxiliary gate lines AGL (1) to AGL (n). Similarly, the source driver 13 can individually apply a voltage to each of the source lines SL (1) to SL (m). On the other hand, the common electrode drive circuit 12 applies a voltage to the entire storage capacitor line CSL including n branch wirings. Similarly, the display control circuit 11 applies a voltage to the entire boost voltage supply line BST including n branch wirings.
 また、本実施形態の液晶表示装置1aは、共通電極駆動回路12が共通電極30に対して電圧を印加するための共通電極配線CMLを備える。 In addition, the liquid crystal display device 1a of the present embodiment includes a common electrode wiring CML for the common electrode driving circuit 12 to apply a voltage to the common electrode 30.
 本実施形態の液晶表示装置1aでは、ソース線SLが「データ信号線」に対応し、ゲート線GLが「第1走査信号線」に対応し、補助ゲート線AGLが「第2走査信号線」に対応し、補助容量線CSLが「電圧供給線」に対応し、ブースト電圧供給線BSTが「第1制御線」に対応する。また、ソースドライバ13が「データ信号線駆動回路」に対応し、ゲートドライバ14が「走査信号線駆動回路」に対応し、共通電極駆動回路12の一部が「電圧供給線駆動回路」に対応し、表示制御回路11の一部が「第1制御線駆動回路」に対応する。 In the liquid crystal display device 1a of the present embodiment, the source line SL corresponds to the “data signal line”, the gate line GL corresponds to the “first scanning signal line”, and the auxiliary gate line AGL corresponds to the “second scanning signal line”. The auxiliary capacitance line CSL corresponds to the “voltage supply line”, and the boost voltage supply line BST corresponds to the “first control line”. The source driver 13 corresponds to the “data signal line driving circuit”, the gate driver 14 corresponds to the “scanning signal line driving circuit”, and a part of the common electrode driving circuit 12 corresponds to the “voltage supply line driving circuit”. A part of the display control circuit 11 corresponds to the “first control line driving circuit”.
 なお、液晶表示装置1aは、少なくとも常時表示を行う「常時表示モード」(詳細は後述)で動作し得る。なお、液晶表示装置1aが、常時表示モード以外の他の動作モードで動作可能であっても良い。例えば、「書き込み動作」(ソース線SLを介して画素電極20に新たに電圧を印加する動作)を1フレーム毎に繰り返し行う「通常表示モード」で動作可能であっても良い。また、液晶表示装置1aは、透過型、反射型、半透過型のいずれの液晶表示装置であっても良い。 The liquid crystal display device 1a can operate at least in the “always display mode” (details will be described later) in which the display is always performed. The liquid crystal display device 1a may be operable in an operation mode other than the constant display mode. For example, the “write operation” (operation for newly applying a voltage to the pixel electrode 20 via the source line SL) may be performed in “normal display mode” in which each frame is repeated. Further, the liquid crystal display device 1a may be any of a transmissive type, a reflective type, and a transflective type liquid crystal display device.
 表示制御回路11は、常時表示モードにおける「書き込み動作」及び「セルフリフレッシュ動作」(画素電極20に印加されている画素データ電圧に応じた電圧を、画素電極20に印加し直す動作)や、通常表示モードにおける「書き込み動作」を制御する回路である。書き込み動作時には、表示制御回路11は、外部の信号源から、表示すべき画像を表すデータ信号Dvとタイミング信号Ctを受け取る。そして、表示制御回路11は、当該信号Dv,Ctに基づき、画像を画素回路アレイの表示素子部21に表示させるための信号として、ソースドライバ13に与えるディジタル画像信号DA及びデータ側タイミング制御信号Stcと、ゲートドライバ14に与える走査側タイミング制御信号Gtcと、共通電極駆動回路12に与える電圧制御信号Secと、ブースト電圧供給線BSTに印加するブースト電圧VBSTと、をそれぞれ生成する。なお、表示制御回路11は、その一部または全部の回路が、ソースドライバ13またはゲートドライバ14内に形成されても良い。 The display control circuit 11 performs “write operation” and “self-refresh operation” (operation in which a voltage corresponding to the pixel data voltage applied to the pixel electrode 20 is reapplied to the pixel electrode 20) in the normal display mode, This is a circuit for controlling the “write operation” in the display mode. During the writing operation, the display control circuit 11 receives a data signal Dv and a timing signal Ct representing an image to be displayed from an external signal source. Then, the display control circuit 11 uses the digital image signal DA and the data side timing control signal Stc to be supplied to the source driver 13 as signals for displaying an image on the display element unit 21 of the pixel circuit array based on the signals Dv and Ct. And a scanning side timing control signal Gtc to be supplied to the gate driver 14, a voltage control signal Sec to be supplied to the common electrode driving circuit 12, and a boost voltage V BST to be applied to the boost voltage supply line BST. The display control circuit 11 may be partly or wholly formed in the source driver 13 or the gate driver 14.
 共通電極駆動回路12は、補助容量線CSLに補助容量電圧VCSLを印加するとともに、共通電極配線CMLにコモン電圧VCOMを印加する回路である。また、共通電極駆動回路12は、表示制御回路11からの制御により所定のタイミングでコモン電圧VCOMを高レベルと低レベルの間で切り替えることにより、液晶に印加する電圧の極性を所定のタイミングで反転させて表示画面の焼き付きを抑制する「コモン電圧AC駆動」を行い得る。なお、液晶表示装置1aが、コモン電圧VCOMを一定にするとともに、コモン電圧VCOMに対するソース線電圧VSLの大きさを所定のタイミングで切り替えることにより、液晶に印加する電圧の極性を所定のタイミングで反転させて表示画面の焼き付きを抑制する「コモン電圧DC駆動」を行っても良い。いずれの駆動方法も、画素回路2に印加する各種電圧を適宜選定することで実現可能であるが、以下では説明の具体化のため、本実施形態の液晶表示装置1aが「コモン電圧AC駆動」を行う場合について例示する。 The common electrode drive circuit 12 is a circuit that applies the auxiliary capacitance voltage V CSL to the auxiliary capacitance line CSL and applies the common voltage V COM to the common electrode wiring CML. Further, the common electrode drive circuit 12 switches the common voltage VCOM between a high level and a low level at a predetermined timing under the control of the display control circuit 11, thereby changing the polarity of the voltage applied to the liquid crystal at a predetermined timing. “Common voltage AC drive” can be performed that reverses and suppresses burn-in of the display screen. The liquid crystal display device 1a, along with a constant common voltage V COM, by switching the magnitude of the source line voltage V SL to common-voltage V COM at a predetermined timing, the voltage applied to the liquid crystal polarity a predetermined “Common voltage DC drive” may be performed that reverses the timing and suppresses burn-in of the display screen. Any of the driving methods can be realized by appropriately selecting various voltages to be applied to the pixel circuit 2, but in the following, the liquid crystal display device 1a of the present embodiment will be referred to as “common voltage AC driving” for the sake of concrete description. An example of performing the above will be described.
 ソースドライバ13は、表示制御回路11からの制御により、書き込み動作時及びセルフリフレッシュ動作時に、所定のタイミングで、各ソース線SLに所定の電圧値のソース線電圧VSLを印加する回路である。書き込み動作時において、ソースドライバ13は、ディジタル画像信号DA及びデータ側タイミング制御信号Stcに基づき、ディジタル信号DAの表わす1行分(m個)のそれぞれの画素値に相当するとともに、コモン電圧VCOMの電圧レベルに適合した電圧となるソース線電圧VSLを、1水平期間毎に生成する。このソース線電圧VSLは、例えば二階調のアナログ電圧(離散した2つの電圧値)である。そして、これらのソース線電圧VSLを、それぞれ対応するソース線SLに印加する。また、セルフリフレッシュ動作時において、ソースドライバ13は、表示制御回路11からの制御により、対象となる画素回路2(例えば、全ての画素回路2)に接続する全てのソース線SLに対して、同じタイミングで所定の電圧値のソース線電圧VSLを印加する(詳細は後述)。 The source driver 13 is a circuit that applies a source line voltage V SL having a predetermined voltage value to each source line SL at a predetermined timing during a write operation and a self-refresh operation under the control of the display control circuit 11. During the writing operation, the source driver 13 corresponds to the pixel values of one row (m) represented by the digital signal DA based on the digital image signal DA and the data-side timing control signal Stc, and the common voltage V COM. A source line voltage V SL that is a voltage suitable for the voltage level is generated every horizontal period. The source line voltage VSL is, for example, a two-tone analog voltage (two discrete voltage values). Then, these source line voltages VSL are respectively applied to the corresponding source lines SL. In the self-refresh operation, the source driver 13 is the same for all source lines SL connected to the target pixel circuit 2 (for example, all the pixel circuits 2) under the control of the display control circuit 11. A source line voltage VSL having a predetermined voltage value is applied at timing (details will be described later).
 ゲートドライバ14は、表示制御回路11からの制御により、書き込み動作時及びセルフリフレッシュ動作時に、所定のタイミングで、各ゲート線GLに所定の電圧値のゲート線電圧VGLを印加するとともに各補助ゲート線AGLに所定の電圧値の補助ゲート線電圧VAGLを印加する回路である。書き込み動作時において、ゲートドライバ14は、所定の行に配置される画素回路2に対して上記のソース線電圧VSLを印加するために、走査側タイミング制御信号Gtcに基づき、当該所定の行に配置される画素回路2に接続するゲート線GL及び補助ゲート線AGLに対して、接続される画素回路2を書き込み可能とするための電圧値のゲート線電圧VGL及び補助ゲート線電圧VAGLを印加する。ゲートドライバ14は、上記の画素回路2を書き込み可能とする電圧VGL,VAGLを印加するゲート線GL及び補助ゲート線AGLを、1水平期間毎に異ならせることで、ソース線電圧VSLを画素回路2に順次印加する。また、セルフリフレッシュ動作時において、ゲートドライバ14は、表示制御回路11からの制御により、対象となる画素回路2に接続する全てのゲート線GLに、所定のタイミングで所定の電圧値のゲート線電圧VGLを印加するとともに、対象となる画素回路2に接続する全ての補助ゲート線AGLに対して、所定のタイミングで所定の電圧値の補助ゲート線電圧VAGLを印加する(詳細は後述)。なお、ゲートドライバ14を、画素回路2と同様に、アクティブマトリクス基板10上に形成しても良い。また、ゲートドライバ14ではなく表示制御回路11が、補助ゲート線AGLに対して補助ゲート線電圧VAGLを印加する構成としても良い。 The gate driver 14 applies a gate line voltage V GL having a predetermined voltage value to each gate line GL at a predetermined timing during the write operation and the self-refresh operation under the control of the display control circuit 11 and each auxiliary gate. a circuit for applying an auxiliary gate line voltage V AGL predetermined voltage value on line AGL. During a write operation, the gate driver 14 for applying a source line voltage V SL of the relative pixel circuits 2 arranged in a given row, based on the scanning side timing control signal Gtc in the predetermined row The gate line voltage V GL and the auxiliary gate line voltage V AGL of the voltage value for enabling writing to the connected pixel circuit 2 are set to the gate line GL and the auxiliary gate line AGL connected to the pixel circuit 2 arranged. Apply. The gate driver 14 changes the source line voltage V SL by changing the gate line GL and the auxiliary gate line AGL to which the voltages V GL and V AGL enabling the pixel circuit 2 to be written are changed every horizontal period. Sequentially applied to the pixel circuit 2. Further, during the self-refresh operation, the gate driver 14 controls the gate line voltage of a predetermined voltage value at a predetermined timing to all the gate lines GL connected to the target pixel circuit 2 under the control of the display control circuit 11. applies a V GL, with respect to all the auxiliary gate line AGL to be connected to the pixel circuit 2 of interest to apply the auxiliary gate line voltage V AGL predetermined voltage value at a predetermined timing (details will be described later). Note that the gate driver 14 may be formed on the active matrix substrate 10 as in the pixel circuit 2. Further, the display control circuit 11 instead of the gate driver 14 may apply the auxiliary gate line voltage VAGL to the auxiliary gate line AGL .
 なお、本実施形態の液晶表示装置1aが「コモン電圧AC駆動」を行う場合、通常表示モードにおいて、1水平期間毎及び1フレーム期間毎に、コモン電圧VCOMを高レベルと低レベルの間で切り換えても良い。つまり、1つのフレーム期間において、相前後する2つの水平期間でコモン電圧VCOMを切り替えるとともに、相前後する2つのフレーム期間において、それぞれの対応する水平期間でコモン電圧VCOMを切り替えても良い。一方、常時表示モードにおいて、1フレーム期間中のコモン電圧VCOMを同じ電圧レベルで維持し、所定のフレーム数毎にコモン電圧VCOMを切り替えても良い。 When the liquid crystal display device 1a according to the present embodiment performs “common voltage AC driving”, the common voltage V COM is changed between a high level and a low level every horizontal period and every frame period in the normal display mode. It may be switched. That is, in one frame period, the common voltage V COM may be switched in two adjacent horizontal periods, and the common voltage V COM may be switched in each corresponding horizontal period in two adjacent frame periods. On the other hand, in the constant display mode, the common voltage V COM during one frame period may be maintained at the same voltage level, and the common voltage V COM may be switched every predetermined number of frames.
 <画素回路>
 本発明の第1実施形態に係る液晶表示装置1aが備える画素回路2の回路構成について、図面を参照して説明する。図3は、本発明の第1実施形態に係る液晶表示装置が備える画素回路の基本回路構成を示す回路図であり、図4は、本発明の第1実施形態に係る液晶表示装置が備える画素回路の一回路構成例を示す回路図である。
<Pixel circuit>
A circuit configuration of the pixel circuit 2 included in the liquid crystal display device 1a according to the first embodiment of the present invention will be described with reference to the drawings. FIG. 3 is a circuit diagram showing a basic circuit configuration of the pixel circuit included in the liquid crystal display device according to the first embodiment of the present invention, and FIG. 4 is a pixel included in the liquid crystal display device according to the first embodiment of the present invention. It is a circuit diagram which shows the example of 1 circuit structure of a circuit.
 図3に示すように、画素回路2は、主回路2Aと、セルフリフレッシュ回路2Bと、を備える。主回路2Aは、単位液晶表示素子LCを含む表示素子部21と、第1スイッチ回路22と、補助容量素子Cs(第2容量素子に対応する)と、を備える。一方、セルフリフレッシュ回路2Bは、第2スイッチ回路23と、制御回路24と、ブースト容量素子Cbstと、を備える。また、図2を参照して説明したように、単位液晶表示素子LCには、画素電極20及び共通電極30が含まれる。なお、図3に示す基本回路構成は、図4に示す具体的な回路構成例を包含した上位概念の回路構成を示したものである。 As shown in FIG. 3, the pixel circuit 2 includes a main circuit 2A and a self-refresh circuit 2B. The main circuit 2A includes a display element unit 21 including a unit liquid crystal display element LC, a first switch circuit 22, and an auxiliary capacitive element Cs (corresponding to the second capacitive element). On the other hand, the self-refresh circuit 2B includes a second switch circuit 23, a control circuit 24, and a boost capacitor element Cbst. As described with reference to FIG. 2, the unit liquid crystal display element LC includes the pixel electrode 20 and the common electrode 30. Note that the basic circuit configuration shown in FIG. 3 is a high-level circuit configuration including the specific circuit configuration example shown in FIG.
 第1スイッチ回路22は、直列接続されたトランジスタT1(第1トランジスタ素子に対応)及びトランジスタT2(第2トランジスタ素子に対応)を備える。また、第2スイッチ回路23は、トランジスタT3(第3トランジスタ素子に対応)を備える。また、制御回路24は、トランジスタT4(第4トランジスタ素子に対応)を備える。それぞれのトランジスタT1~T4は、第1端子及び第2端子(ソース電極及びドレイン電極)と、制御端子(ゲート電極)と、を備える。 The first switch circuit 22 includes a transistor T1 (corresponding to the first transistor element) and a transistor T2 (corresponding to the second transistor element) connected in series. The second switch circuit 23 includes a transistor T3 (corresponding to the third transistor element). The control circuit 24 includes a transistor T4 (corresponding to the fourth transistor element). Each of the transistors T1 to T4 includes a first terminal and a second terminal (source electrode and drain electrode), and a control terminal (gate electrode).
 第1スイッチ回路22の一端にはソース線SLが接続され、他端にはトランジスタT4の制御端子が接続されて内部ノードN1が形成されている。内部ノードN1は、書き込み動作時にソース線SLからソース線電圧VSLが印加されることで、画素データ電圧VN1を保持する。補助容量素子Csは、一端が内部ノードN1に、他端が補助容量線CSLにそれぞれ接続される。補助容量素子Csは、内部ノードN1が画素データ電圧VN1を安定的に保持できるようにする目的で、補助的に追加されるものである。また、内部ノードN1に保持される画素データ電圧VN1は、画素電極20に印加される。即ち、この画素データ電圧VN1に応じた画像(正確には、画素データ電圧VN1とコモン電圧VCOMとの差である液晶電圧VLCに応じた画像)が、液晶表示装置1aに表示される。 The source line SL is connected to one end of the first switch circuit 22, and the control terminal of the transistor T4 is connected to the other end to form an internal node N1. The internal node N1 holds the pixel data voltage V N1 by applying the source line voltage V SL from the source line SL during the write operation. The auxiliary capacitance element Cs has one end connected to the internal node N1 and the other end connected to the auxiliary capacitance line CSL. The auxiliary capacitance element Cs is supplementarily added for the purpose of enabling the internal node N1 to stably hold the pixel data voltage VN1 . Further, the pixel data voltage V N1 held in the internal node N1 is applied to the pixel electrode 20. That is, an image corresponding to the pixel data voltage V N1 (more precisely, an image corresponding to the liquid crystal voltage V LC that is the difference between the pixel data voltage V N1 and the common voltage V COM ) is displayed on the liquid crystal display device 1a. The
 第1スイッチ回路22のトランジスタT1は、制御端子がゲート線GLに接続される。即ち、ゲート線電圧VGLによって、トランジスタT1の導通状態が制御される。また、第1スイッチ回路22のトランジスタT2は、制御端子が補助ゲート線AGLに接続される。即ち、補助ゲート線電圧VAGLによって、トランジスタT2の導通状態が制御される。また、トランジスタT1の第2端子とトランジスタT2の第1端子とが接続されて、中間ノードN2が形成されている。したがって、トランジスタT1及びT2の少なくとも一方が非導通状態になると、ソース線SL及び内部ノードN1間が非導通になり、ソース線電圧VSLが内部ノードN1に印加されなくなる。また、少なくともトランジスタT2が非導通状態になると、中間ノードN2及び内部ノードN1間が非導通になり、中間ノードN2が保持する中間ノード電圧VN2が内部ノードN1に印加されなくなる。なお、図4に示す回路構成例では、第1スイッチ回路22が、トランジスタT1とトランジスタT2の直列回路のみで構成され、トランジスタT1の第1端子がソース線SLに接続されるとともに、トランジスタT2の第2端子が内部ノードN1と接続されている。 The transistor T1 of the first switch circuit 22 has a control terminal connected to the gate line GL. That is, the conduction state of the transistor T1 is controlled by the gate line voltage VGL . The control terminal of the transistor T2 of the first switch circuit 22 is connected to the auxiliary gate line AGL. That is, the conduction state of the transistor T2 is controlled by the auxiliary gate line voltage VAGL . The second terminal of the transistor T1 and the first terminal of the transistor T2 are connected to form an intermediate node N2. Therefore, when at least one of the transistors T1 and T2 is turned off, the source line SL and the internal node N1 are turned off, and the source line voltage VSL is not applied to the internal node N1. Further, at least when the transistor T2 becomes non-conductive, the intermediate node N2 and the internal node N1 become non-conductive, and the intermediate node voltage V N2 held by the intermediate node N2 is not applied to the internal node N1. In the circuit configuration example shown in FIG. 4, the first switch circuit 22 is configured only by a series circuit of a transistor T1 and a transistor T2, the first terminal of the transistor T1 is connected to the source line SL, and the transistor T2 The second terminal is connected to the internal node N1.
 第2スイッチ回路23は、一端が補助容量線CSLに接続され、他端が中間ノードN2に接続される。また、第2スイッチ回路23のトランジスタT3の制御端子は、制御回路24のトランジスタT4の第1端子に接続されて、出力ノードN3が形成されている。即ち、出力ノードN3が保持する出力ノード電圧VN3によって、トランジスタT3の導通状態が制御される。なお、図4に示す回路構成例では、第2スイッチ回路23は、トランジスタT3のみで構成され、トランジスタT3の第1端子が補助容量線CSLに接続され、第2端子が中間ノードN2に接続される。 The second switch circuit 23 has one end connected to the auxiliary capacitance line CSL and the other end connected to the intermediate node N2. The control terminal of the transistor T3 of the second switch circuit 23 is connected to the first terminal of the transistor T4 of the control circuit 24, thereby forming an output node N3. That is, the conduction state of the transistor T3 is controlled by the output node voltage V N3 held by the output node N3 . In the circuit configuration example shown in FIG. 4, the second switch circuit 23 includes only the transistor T3, the first terminal of the transistor T3 is connected to the auxiliary capacitance line CSL, and the second terminal is connected to the intermediate node N2. The
 制御回路24のトランジスタT4は、第2端子がブースト電圧供給線BSTに接続される。また、ブースト容量素子Cbstは、一端が出力ノードN3に接続され、他端が中間ノードN2に接続される。そのため、中間ノード電圧VN2及び出力ノード電圧VN3は、ブースト容量素子Cbstを介して相互に影響を与える。即ち、中間ノード電圧VN2により、出力ノードVN3が制御され得る(同様に、出力ノードVN3により、中間ノード電圧VN2が制御され得る)。 The transistor T4 of the control circuit 24 has a second terminal connected to the boost voltage supply line BST. Boost capacitor Cbst has one end connected to output node N3 and the other end connected to intermediate node N2. Therefore, the intermediate node voltage V N2 and the output node voltage V N3 affect each other via the boost capacitor element Cbst. That is, by the intermediate node voltage V N2, the output node V N3 may be controlled (similarly, the output node V N3, the intermediate node voltage V N2 can be controlled).
 なお、何らかの電気容量(例えば、トランジスタT3の制御端子及び第2端子間の寄生容量等)が存在すれば、中間ノード電圧VN2によって出力ノード電圧VN3を制御することができる。そのため、ブースト容量素子Cbstを不要とすることも可能である。ただし、以下では説明の具体化のため、ブースト容量素子Cbstを備える場合について例示する。 Note that if there is some electric capacitance (for example, a parasitic capacitance between the control terminal and the second terminal of the transistor T3), the output node voltage V N3 can be controlled by the intermediate node voltage V N2 . Therefore, the boost capacitor element Cbst can be eliminated. However, in the following, for the sake of concrete explanation, a case where the boost capacitor element Cbst is provided will be exemplified.
 上記4種類のトランジスタT1~T4は、何れもアクティブマトリクス基板10上に形成される、多結晶シリコンTFTあるいは非晶質シリコンTFT等の薄膜トランジスタである。さらに、各トランジスタT1~T4は、単体のトランジスタで構成しても良いが、複数のトランジスタを直列に接続するとともに、制御端子を共通化して構成しても良い。なお、以下では説明の具体化のため、トランジスタT1~T4が全てNチャネル型のTFTであり、トランジスタT1~T4の全ての閾値電圧が1Vである場合について例示する。 The four types of transistors T1 to T4 are all thin film transistors such as polycrystalline silicon TFTs or amorphous silicon TFTs formed on the active matrix substrate 10. Further, each of the transistors T1 to T4 may be configured by a single transistor, but may be configured by connecting a plurality of transistors in series and sharing a control terminal. In the following, for the sake of concrete explanation, a case where all the transistors T1 to T4 are N-channel TFTs and all the threshold voltages of the transistors T1 to T4 are 1V will be exemplified.
 <常時表示モードの動作例>
 本発明の第1実施形態に係る液晶表示装置1aが備える画素回路2の常時表示モードの一例について、図面を参照して説明する。図5は、本発明の第1実施形態に係る液晶表示装置が備える画素回路の常時表示モード時における動作を示すタイミング図である。図6は、本発明の第1実施形態に係る画素回路のセルフリフレッシュ期間における動作を示すタイミング図である。なお、図5及び図6では、図示の都合上、各期間の相対的な時間の長さ(図中横方向の長さ)が、必ずしも正しいものとはなっていない。
<Operation example of the constant display mode>
An example of the constant display mode of the pixel circuit 2 included in the liquid crystal display device 1a according to the first embodiment of the present invention will be described with reference to the drawings. FIG. 5 is a timing chart showing an operation in the normal display mode of the pixel circuit included in the liquid crystal display device according to the first embodiment of the present invention. FIG. 6 is a timing chart showing an operation in the self-refresh period of the pixel circuit according to the first embodiment of the present invention. In FIGS. 5 and 6, for the convenience of illustration, the relative length of time in each period (the length in the horizontal direction in the figure) is not necessarily correct.
 図5に示すように、常時表示モードでは、「書き込み期間」と「セルフリフレッシュ期間」とが繰り返し行われる。例えば、「書き込み期間」では書き込み動作が1回行われ、「セルフリフレッシュ期間」では、セルフリフレッシュ動作が少なくとも1回行われる。具体的に、セルフリフレッシュ期間には、セルフリフレッシュ動作が1回行われる「小期間」(第1~第x小期間)が少なくとも1つ含まれる(xは自然数)。このセルフリフレッシュ動作の繰り返し数を示すxは、セルフリフレッシュ動作による低消費電力化の効果と、セルフリフレッシュ期間に同一のコモン電圧VCOMを用いることによる液晶の劣化とを考慮して、x=59程度にすると好ましい。さらにこの場合、1つの書き込み期間及び1つの小期間のそれぞれを、16.7ms(1秒間に含まれる書き込み期間及び小期間の合計数を60)としても良い。 As shown in FIG. 5, in the constant display mode, the “writing period” and the “self-refresh period” are repeatedly performed. For example, the write operation is performed once in the “write period”, and the self-refresh operation is performed at least once in the “self-refresh period”. Specifically, the self-refresh period includes at least one “small period” (first to xth small period) in which the self-refresh operation is performed once (x is a natural number). X indicating the number of repetitions of the self-refresh operation is x = 59 in consideration of the effect of reducing the power consumption by the self-refresh operation and the deterioration of the liquid crystal caused by using the same common voltage V COM during the self-refresh period. A degree is preferable. Furthermore, in this case, each of one writing period and one small period may be 16.7 ms (the total number of writing periods and small periods included in one second is 60).
 書き込み期間では、トランジスタT1を導通状態にする電圧値(以下、例として10Vとする)のゲート線電圧VGLが、例えばゲート線GL(1),GL(2),・・・,GL(n)の順に印加される。これと同時に、トランジスタT2を導通状態にする電圧値(以下、例として10Vとする)の補助ゲート線電圧VAGLが、例えば補助ゲート線AGL(1),AGL(2),・・・,AGL(n)の順に印加される。なお、書き込み期間には、同じ行に配置される画素回路2に接続するゲート線GL及び補助ゲート線AGLに対して、同時に上記の10Vが印加されるタイミングが存在する。例えば図5では、10Vのゲート線電圧VGL(i)がゲート線GL(i)に印加され、同時に10Vの補助ゲート線電圧VAGL(i)が補助ゲート線AGL(i)に印加された後、10Vのゲート線電圧VGL(i+1)がゲート線GL(i+1)に印加され、同時に10Vの補助ゲート線電圧VAGL(i+1)が補助ゲート線AGL(i+1)に印加される状態を、具体例として示している。 In the writing period, the gate line voltage V GL having a voltage value that makes the transistor T1 conductive (hereinafter, 10 V as an example) is, for example, gate lines GL (1), GL (2),. ) In this order. At the same time, the auxiliary gate line voltage VAGL having a voltage value (hereinafter referred to as 10 V as an example) that makes the transistor T2 conductive is, for example, auxiliary gate lines AGL (1), AGL (2),. Applied in the order of (n). Note that, in the writing period, there is a timing at which the above 10 V is simultaneously applied to the gate line GL and the auxiliary gate line AGL connected to the pixel circuits 2 arranged in the same row. For example, in FIG. 5, the gate line voltage V GL (i) of 10V is applied to the gate line GL (i), and the auxiliary gate line voltage V AGL (i) of 10V is simultaneously applied to the auxiliary gate line AGL (i). Thereafter, a state where the gate line voltage V GL (i + 1) of 10V is applied to the gate line GL (i + 1), and the auxiliary gate line voltage V AGL (i + 1) of 10V is applied to the auxiliary gate line AGL (i + 1) at the same time. It is shown as a specific example.
 上記の動作により、ある行に配置される画素回路2のトランジスタT1,T2は、共に導通状態になる。すると、ソース線SLのそれぞれに印加されるソース線電圧VSL(以下、例として0V及び5Vの二通りの電圧値を取り得るものとする)が、当該画素回路2が有する単位液晶表示素子LCの画素電極20に印加され、内部ノードN1に画素データ電圧VN1が保持される。そして、この動作が全ての画素回路2に対して行毎に順次行われることで、それぞれの画素回路2の内部ノードN1に、画素データ電圧VN1が保持される。 Through the above operation, the transistors T1 and T2 of the pixel circuit 2 arranged in a certain row are both in a conductive state. Then, the source line voltage V SL applied to each of the source lines SL (hereinafter, for example, two voltage values of 0V and 5V can be taken) are unit liquid crystal display elements LC included in the pixel circuit 2. The pixel data voltage V N1 is held at the internal node N1. This operation is sequentially performed for all the pixel circuits 2 for each row, whereby the pixel data voltage V N1 is held in the internal node N1 of each pixel circuit 2.
 また、ゲート線GLに上記の10Vが印加されていない時は、トランジスタT1を非導通状態にする電圧値(以下、例として-5Vとする)のゲート線電圧VGLが、ゲート線GLに印加される。同様に、補助ゲート線AGLに上記の10Vが印加されていない時は、トランジスタT2を非導通状態にする電圧値(以下、例として-5Vとする)の補助ゲート線電圧VAGLが、補助ゲート線AGLに印加される。 When the above-mentioned 10 V is not applied to the gate line GL, the gate line voltage V GL having a voltage value that makes the transistor T1 non-conductive (hereinafter referred to as −5 V as an example) is applied to the gate line GL. Is done. Similarly, when the above-mentioned 10 V is not applied to the auxiliary gate line AGL, the auxiliary gate line voltage V AGL having a voltage value (hereinafter referred to as −5 V as an example) that makes the transistor T2 nonconductive is set to the auxiliary gate line AGL. Applied to line AGL.
 内部ノードN1が保持する画素データ電圧VN1は、ソース線電圧VSLが単位液晶表示素子LCの画素電極20に印加された直後は当該ソース線電圧VSLの電圧値と略等しいが、時間の経過とともに変動し得る。例えば図5では、ソース線SL(j)を介して5Vのソース線電圧VSL(j)が単位液晶表示素子LCの画素電極20に印加された画素回路2(i,j)の内部ノードN1が保持する画素データ電圧VN1(i,j)の変動と、ソース線SL(j)を介して0Vのソース線電圧VSL(j)が単位液晶表示素子LCの画素電極20に印加された画素回路2(i+1,j)の内部ノードN1が保持する画素データ電圧VN1(i+1,j)の変動と、を具体例として示している。 Pixel data voltage V N1 of the internal node N1 is held is approximately equal to the voltage value of the source line voltage V SL immediately after the source line voltage V SL is applied to the pixel electrode 20 of the unit liquid crystal display device LC, time It can vary over time. For example, in FIG. 5, the internal node N1 of the pixel circuit 2 (i, j) in which the source line voltage VSL (j) of 5V is applied to the pixel electrode 20 of the unit liquid crystal display element LC via the source line SL (j). Of the pixel data voltage V N1 (i, j) held by the pixel line and the source line voltage V SL (j) of 0 V is applied to the pixel electrode 20 of the unit liquid crystal display element LC via the source line SL (j) . The fluctuation of the pixel data voltage V N1 (i + 1, j) held by the internal node N1 of the pixel circuit 2 (i + 1, j) is shown as a specific example.
 そこで、本実施形態の液晶表示装置1aでは、2つの書き込み期間の間にセルフリフレッシュ期間を置くことで、書き込み期間の時間間隔を大きくして(リフレッシュレートを下げて)低消費電力化を図るとともに、セルフリフレッシュ動作により画素データ電圧VN1の変動を抑制する。 Therefore, in the liquid crystal display device 1a of the present embodiment, a self-refresh period is placed between two write periods, thereby increasing the time interval of the write period (lowering the refresh rate) and reducing power consumption. The fluctuation of the pixel data voltage V N1 is suppressed by the self-refresh operation.
 また、図5に示すように、ある書き込み期間とその直後のセルフリフレッシュ期間では、コモン電圧VCOM(以下、例として0V及び5Vの二通りの電圧値を取り得るものとする)が同じ大きさとなる。また、セルフリフレッシュ期間の直前直後の2つの書き込み期間では、コモン電圧VCOMが異なる大きさとなる。さらに、補助容量電圧VCSLは、書き込み期間及びセルフリフレッシュ期間を問わず、所定の電圧値(以下、例として5Vとする)で一定である。また、ブースト電圧VBSTは、書き込み期間中は所定の電圧値(以下、例として-5Vとする)で一定である。 Further, as shown in FIG. 5, the common voltage V COM (hereinafter, for example, two voltage values of 0V and 5V can be taken as an example) is the same in a certain writing period and the self-refresh period immediately after that. Become. In addition, the common voltage V COM is different in two writing periods immediately before and after the self-refresh period. Further, the auxiliary capacitance voltage V CSL is constant at a predetermined voltage value (hereinafter, 5 V as an example) regardless of the writing period and the self-refresh period. Further, the boost voltage V BST is constant at a predetermined voltage value (hereinafter referred to as −5 V as an example) during the writing period.
 <セルフリフレッシュ動作>
 次に、セルフリフレッシュ動作の詳細について説明する。なお、上述のようにセルフリフレッシュ期間には、セルフリフレッシュ動作が一回ずつ行われる第1~第x小期間が含まれるが、それぞれの小期間で行われる動作は同じものである。そのため、以下では第1小期間を例に挙げて説明する。また、画素データ電圧VN1が(略)0Vである場合(直前の書き込み動作によって、単位液晶表示素子LCの画素電極20に0Vのソース線電圧VSLが印加された場合)と、画素データ電圧VN1が(略)5Vである場合(直前の書き込み動作によって、単位液晶表示素子LCの画素電極20に5Vのソース線電圧VSLが印加された場合)と、を分けて説明する。
<Self-refresh operation>
Next, details of the self-refresh operation will be described. As described above, the self-refresh period includes the first to xth sub-periods in which the self-refresh operation is performed once, but the operations performed in each sub-period are the same. Therefore, in the following, the first small period will be described as an example. In addition, when the pixel data voltage V N1 is (substantially) 0 V (when the source line voltage V SL of 0 V is applied to the pixel electrode 20 of the unit liquid crystal display element LC by the previous writing operation), the pixel data voltage A case where V N1 is (substantially) 5 V (when a source line voltage V SL of 5 V is applied to the pixel electrode 20 of the unit liquid crystal display element LC by the previous writing operation) will be described separately.
 なお、セルフリフレッシュ期間に含まれる第1~第x小期間のそれぞれは、セルフリフレッシュ動作が行われる第1~第3動作期間と、第1~第3動作期間後であり保持動作(内部ノードN1に電圧が印加されないように保持する動作)が行われる保持動作期間と、に分けられる。また、以下では説明の具体化のために、図4に示す画素回路2を備える液晶表示装置のセルフリフレッシュ動作を例示する。 Each of the first to xth sub-periods included in the self-refresh period is the first to third operation periods in which the self-refresh operation is performed, and after the first to third operation periods, and the holding operation (internal node N1). And a holding operation period during which the voltage is not applied to the holding operation period. In the following, for the sake of concrete description, a self-refresh operation of a liquid crystal display device including the pixel circuit 2 shown in FIG. 4 will be exemplified.
・ VN1が0Vの場合
 [リフレッシュ期間前(書き込み期間)]
 上述のように、書き込み期間中は、ブースト電圧VBSTが-5Vになる。そのため、画素データ電圧VN1が0Vであると、トランジスタT4が導通状態になり、出力ノード電圧VN3が-5Vまで下がる。一方、中間ノード電圧VN2は、画素データ電圧VN1と同様の0Vとなる。
・ When V N1 is 0V [Before refresh period (write period)]
As described above, the boost voltage V BST is −5 V during the writing period. Therefore, when the pixel data voltage V N1 is 0V, the transistor T4 becomes conductive, and the output node voltage V N3 decreases to −5V. On the other hand, the intermediate node voltage V N2 is 0 V, which is the same as the pixel data voltage V N1 .
 上記の出力ノード電圧VN3は、中間ノード電圧VN2や補助容量電圧VCSLにトランジスタT3の閾値電圧を加えた電圧よりも十分に小さい。そのため、セルフリフレッシュ動作を行わない時に、トランジスタT3のリーク電流を好適に抑制することができる。したがって、画素データ電圧VN1が、トランジスタT3のリーク電流に起因して変動することを、抑制することが可能になる。 The output node voltage V N3 is sufficiently smaller than the voltage obtained by adding the threshold voltage of the transistor T3 to the intermediate node voltage V N2 and the auxiliary capacitance voltage V CSL . Therefore, when the self-refresh operation is not performed, the leakage current of the transistor T3 can be suitably suppressed. Therefore, it is possible to suppress the pixel data voltage V N1 from fluctuating due to the leakage current of the transistor T3.
 [第1動作期間]
 第1動作期間では、その開始時において、ゲート線電圧VGLが10V、補助ゲート線電圧VAGLが-5V、ソース線電圧VSLが0V、中間ノード電圧VN2が0V、画素データ電圧VN1が0Vである。そのため、トランジスタT1が導通状態、トランジスタT2が非導通状態になる。
[First operation period]
In the first operation period, the gate line voltage V GL is 10 V, the auxiliary gate line voltage V AGL is −5 V, the source line voltage V SL is 0 V, the intermediate node voltage V N2 is 0 V, and the pixel data voltage V N1 at the start of the first operation period. Is 0V. Therefore, the transistor T1 is turned on and the transistor T2 is turned off.
 また、第1動作期間では、ブースト電圧VBSTが5Vまで増大する。このとき、画素データ電圧VN1は0Vであり、出力ノード電圧VN3は-5Vである。そのため、出力ノード電圧VN3が、画素データ電圧VN1からトランジスタT4の閾値電圧を減算した電圧である-1Vになるまで、トランジスタT4が導通状態になる。さらにこのとき、補助容量電圧VCSLは5V、中間ノード電圧VN2は0Vである。そのため、トランジスタT3は非導通状態になる。 In the first operation period, the boost voltage V BST increases to 5V. At this time, the pixel data voltage V N1 is 0V, and the output node voltage V N3 is −5V. Therefore, the transistor T4 is turned on until the output node voltage V N3 becomes −1V, which is a voltage obtained by subtracting the threshold voltage of the transistor T4 from the pixel data voltage V N1 . Further, at this time, the auxiliary capacitance voltage V CSL is 5V, and the intermediate node voltage V N2 is 0V. Therefore, the transistor T3 is turned off.
 そして、上記のようにトランジスタT1が導通状態、トランジスタT2,T3が非導通状態、ソース線電圧VSLが0Vであるため、中間ノード電圧VN2がソース線電圧VSLと等しい0Vになる。 Since the transistor T1 is conductive state as described above, the transistors T2, T3 are non-conductive state, the source line voltage V SL is 0V, the intermediate node voltage V N2 becomes 0V equal to the source line voltage V SL.
 [第2動作期間]
 第2動作期間では、ゲート線電圧VGLが-5Vまで減少する。このとき、ソース線電圧VSLが0V、中間ノード電圧VN2が0Vであるため、トランジスタT1が非導通状態になり、中間ノード電圧VN2は0Vのまま維持される。なお、この点以外は、第1動作期間の終了時と変わらない。
[Second operation period]
In the second operation period, the gate line voltage V GL is reduced to -5V. At this time, since the source line voltage V SL is 0 V and the intermediate node voltage V N2 is 0 V, the transistor T1 is turned off, and the intermediate node voltage V N2 is maintained at 0 V. Except for this point, there is no difference from the end of the first operation period.
 [第3動作期間]
 第3動作期間では、補助ゲート線電圧VAGLが10Vまで増大する。このとき、中間ノード電圧VN2が0V、画素データ電圧VN1が(略)0Vであるため、トランジスタT2が導通状態になり、画素データ電圧VN1が中間ノード電圧VN2に近づく。
[Third operation period]
In the third operation period, the auxiliary gate line voltage VAGL increases to 10V. At this time, since the intermediate node voltage V N2 is 0 V and the pixel data voltage V N1 is (substantially) 0 V, the transistor T2 becomes conductive, and the pixel data voltage V N1 approaches the intermediate node voltage V N2 .
 以上のように、セルフリフレッシュ動作を行うことで、セルフリフレッシュ期間前の書き込み期間において単位液晶表示素子LCの画素電極20に印加されたソース線電圧VSLに、画素データ電圧VN1を近づけることが可能になる。 As described above, by performing the self-refresh operation, the pixel data voltage V N1 can be brought close to the source line voltage V SL applied to the pixel electrode 20 of the unit liquid crystal display element LC in the writing period before the self-refresh period. It becomes possible.
 [保持動作期間]
 保持動作期間では、ゲート線電圧VGL及び補助ゲート線電圧VAGLが共に-5Vになる。このとき、ソース線電圧VSLが0V、中間ノード電圧VN2が0V、画素データ電圧VN1が0Vであるため、トランジスタT1,T2が共に非導通状態になる。また、ブースト電圧VBSTが-5Vまで減少する。このとき、出力ノード電圧VN3が-1V、画素データ電圧VN1が0Vであるため、トランジスタT4が導通状態になり、出力ノード電圧VN3が-5Vまで減少する。
[Holding operation period]
In the holding operation period, both the gate line voltage V GL and the auxiliary gate line voltage V AGL are −5V. At this time, since the source line voltage V SL is 0 V, the intermediate node voltage V N2 is 0 V, and the pixel data voltage V N1 is 0 V, both the transistors T1 and T2 are turned off. Further, the boost voltage V BST decreases to −5V. At this time, since the output node voltage V N3 is −1V and the pixel data voltage V N1 is 0V, the transistor T4 becomes conductive, and the output node voltage V N3 decreases to −5V.
 上記の出力ノード電圧VN3は、中間ノード電圧VN2や補助容量電圧VCSLにトランジスタT3の閾値電圧を加えた電圧よりも十分に小さい。そのため、セルフリフレッシュ動作を行わない時に、トランジスタT3のリーク電流を好適に抑制することができる。したがって、画素データ電圧VN1が、トランジスタT3のリーク電流に起因して変動することを、抑制することが可能になる。 The output node voltage V N3 is sufficiently smaller than the voltage obtained by adding the threshold voltage of the transistor T3 to the intermediate node voltage V N2 and the auxiliary capacitance voltage V CSL . Therefore, when the self-refresh operation is not performed, the leakage current of the transistor T3 can be suitably suppressed. Therefore, it is possible to suppress the pixel data voltage V N1 from fluctuating due to the leakage current of the transistor T3.
・ VN1が5Vの場合
 [リフレッシュ期間前(書き込み期間)]
 上述のように、書き込み期間中は、ブースト電圧VBSTが-5Vになる。そのため、画素データ電圧VN1が5Vであると、トランジスタT4が導通状態になり、出力ノード電圧VN3が-5Vまで下がる。一方、中間ノード電圧VN2は、画素データ電圧VN1と同様の5Vとなる。
・ When V N1 is 5V [Before refresh period (write period)]
As described above, the boost voltage V BST is −5 V during the writing period. Therefore, when the pixel data voltage V N1 is 5V, the transistor T4 is turned on, and the output node voltage V N3 is decreased to −5V. On the other hand, the intermediate node voltage V N2 is 5 V, which is the same as the pixel data voltage V N1 .
 上記の出力ノード電圧VN3は、中間ノード電圧VN2や補助容量電圧VCSLにトランジスタT3の閾値電圧を加えた電圧よりも十分に小さい。そのため、セルフリフレッシュ動作を行わない時に、トランジスタT3のリーク電流を好適に抑制することができる。したがって、画素データ電圧VN1が、トランジスタT3のリーク電流に起因して変動することを、抑制することが可能になる。 The output node voltage V N3 is sufficiently smaller than the voltage obtained by adding the threshold voltage of the transistor T3 to the intermediate node voltage V N2 and the auxiliary capacitance voltage V CSL . Therefore, when the self-refresh operation is not performed, the leakage current of the transistor T3 can be suitably suppressed. Therefore, it is possible to suppress the pixel data voltage V N1 from fluctuating due to the leakage current of the transistor T3.
 [第1動作期間]
 第1動作期間では、その開始時において、ゲート線電圧VGLが10V、補助ゲート線電圧VAGLが-5V、ソース線電圧VSLが0V、中間ノード電圧VN2が5V、画素データ電圧VN1が5Vになる。そのため、トランジスタT1が導通状態、トランジスタT2が非導通状態になる。
[First operation period]
In the first operation period, the gate line voltage V GL is 10 V, the auxiliary gate line voltage V AGL is −5 V, the source line voltage V SL is 0 V, the intermediate node voltage V N2 is 5 V, and the pixel data voltage V N1 at the start of the first operation period. Becomes 5V. Therefore, the transistor T1 is turned on and the transistor T2 is turned off.
 また、第1動作期間では、ブースト電圧VBSTが5Vまで増大する。このとき、画素データ電圧VN1は5Vであり、出力ノード電圧VN3は-5Vである。そのため、出力ノード電圧VN3が、画素データ電圧VN1からトランジスタT4の閾値電圧を減算した電圧である4Vになるまで、トランジスタT4が導通状態になる。さらにこのとき、補助容量電圧VCSLは5V、中間ノード電圧VN2は0Vである。そのため、トランジスタT3は導通状態になる。 In the first operation period, the boost voltage V BST increases to 5V. At this time, the pixel data voltage V N1 is 5V, and the output node voltage V N3 is −5V. Therefore, the transistor T4 is turned on until the output node voltage V N3 becomes 4V, which is a voltage obtained by subtracting the threshold voltage of the transistor T4 from the pixel data voltage V N1 . Further, at this time, the auxiliary capacitance voltage V CSL is 5V, and the intermediate node voltage V N2 is 0V. Therefore, the transistor T3 becomes conductive.
 そして、上記のようにトランジスタT1,T3が導通状態、T2が非導通状態、ソース線電圧VSLが0Vになると、中間ノード電圧VN2は、トランジスタT1,T3のオン抵抗の比に応じた大きさになる。このとき、トランジスタT1の制御端子に印加される電圧が、トランジスタT3の制御端子に印加される電圧よりも十分大きいため、トランジスタT1のオン抵抗はトランジスタT3のオン抵抗と比較して十分小さくなる。したがって、中間ノード電圧VN2は、ソース線電圧VSLに近づき略0Vになる。 As described above, when the transistors T1 and T3 are in the conductive state, T2 is in the nonconductive state, and the source line voltage VSL is 0 V, the intermediate node voltage VN2 is increased according to the ratio of the on resistances of the transistors T1 and T3. It will be. At this time, since the voltage applied to the control terminal of the transistor T1 is sufficiently larger than the voltage applied to the control terminal of the transistor T3, the on-resistance of the transistor T1 is sufficiently smaller than the on-resistance of the transistor T3. Therefore, the intermediate node voltage V N2 approaches the source line voltage V SL and becomes approximately 0V.
 [第2動作期間]
 第2動作期間では、ゲート線電圧VGLが-5Vまで減少する。このとき、ソース線電圧VSLが0V、中間ノード電圧VN2が0Vであるため、トランジスタT1が非導通状態になる。さらにこのとき、ブースト電圧VBSTが5V、出力ノード電圧VN3が4Vであるため、トランジスタT3は導通状態である。したがって、中間ノード電圧VN2が0Vから増大する。
[Second operation period]
In the second operation period, the gate line voltage V GL is reduced to -5V. At this time, since the source line voltage V SL is 0 V and the intermediate node voltage V N2 is 0 V, the transistor T1 is turned off. Further, at this time, since the boost voltage V BST is 5 V and the output node voltage V N3 is 4 V, the transistor T3 is in a conductive state. Therefore, the intermediate node voltage V N2 increases from 0V.
 中間ノード電圧VN2が増大すると、トランジスタT3の制御端子及び第2端子間の寄生容量やブースト容量素子Cbst等の電気容量を介して、出力ノード電圧VN3が突き上がる。すると、トランジスタT3を介してより大きな電圧がブースト線BSTから中間ノードN2に印加されるようになるため、中間ノード電圧VN2がさらに増大し、出力ノード電圧VN3がさらに突き上がる。即ち、トランジスタT3と電気容量とが、ブートストラップ回路として動作する。 When the intermediate node voltage V N2 increases, the output node voltage V N3 rises through the parasitic capacitance between the control terminal and the second terminal of the transistor T3 and the electric capacitance such as the boost capacitance element Cbst. Then, since a larger voltage is applied from boost line BST to intermediate node N2 via transistor T3, intermediate node voltage V N2 further increases and output node voltage V N3 further increases. That is, the transistor T3 and the electric capacity operate as a bootstrap circuit.
 上記の動作の結果、出力ノード電圧VN3が、ブースト電圧VBSTにトランジスタT3の閾値電圧を加算した電圧である6V以上になると、中間ノード電圧VN2が、ブースト電圧VBSTと等しい5Vになる。 As a result of the above operation, when the output node voltage V N3 becomes 6 V or more, which is a voltage obtained by adding the threshold voltage of the transistor T3 to the boost voltage V BST , the intermediate node voltage V N2 becomes 5 V equal to the boost voltage V BST. .
 [第3動作期間]
 第3動作期間では、補助ゲート線電圧VAGLが10Vまで増大する。このとき、中間ノード電圧VN2が5V、画素データ電圧VN1が(略)5Vであるため、トランジスタT2が導通状態になり、画素データ電圧VN1が中間ノード電圧VN2に近づく。
[Third operation period]
In the third operation period, the auxiliary gate line voltage VAGL increases to 10V. At this time, since the intermediate node voltage V N2 is 5 V and the pixel data voltage V N1 is (substantially) 5 V, the transistor T2 becomes conductive, and the pixel data voltage V N1 approaches the intermediate node voltage V N2 .
 以上のように、セルフリフレッシュ動作を行うことで、セルフリフレッシュ期間前の書き込み期間において単位液晶表示素子LCの画素電極20に印加されたソース線電圧VSLに、画素データ電圧VN1を近づけることが可能になる。 As described above, by performing the self-refresh operation, the pixel data voltage V N1 can be brought close to the source line voltage V SL applied to the pixel electrode 20 of the unit liquid crystal display element LC in the writing period before the self-refresh period. It becomes possible.
 [保持動作期間]
 保持動作期間では、ゲート線電圧VGL及び補助ゲート線電圧VAGLが共に-5Vになる。このとき、ソース線電圧VSLが0V、中間ノード電圧VN2が5V、画素データ電圧VN1が5Vであるため、トランジスタT1,T2が共に非導通状態になる。また、ブースト電圧VBSTが-5Vまで減少する。このとき、出力ノード電圧VN3が6V(または、それ以上)、画素データ電圧VN1が5Vであるため、トランジスタT4が導通状態になり、出力ノード電圧VN3が-5Vまで減少する。
[Holding operation period]
In the holding operation period, both the gate line voltage V GL and the auxiliary gate line voltage V AGL are −5V. At this time, since the source line voltage V SL is 0 V, the intermediate node voltage V N2 is 5 V, and the pixel data voltage V N1 is 5 V, both the transistors T1 and T2 are turned off. Further, the boost voltage V BST decreases to −5V. At this time, since the output node voltage V N3 is 6V (or higher) and the pixel data voltage V N1 is 5V, the transistor T4 becomes conductive, and the output node voltage V N3 decreases to −5V.
 上記の出力ノード電圧VN3は、中間ノード電圧VN2や補助容量電圧VCSLにトランジスタT3の閾値電圧を加えた電圧よりも十分に小さい。そのため、セルフリフレッシュ動作を行わない時に、トランジスタT3のリーク電流を好適に抑制することができる。したがって、画素データ電圧VN1が、トランジスタT3のリーク電流に起因して変動することを、抑制することが可能になる。 The output node voltage V N3 is sufficiently smaller than the voltage obtained by adding the threshold voltage of the transistor T3 to the intermediate node voltage V N2 and the auxiliary capacitance voltage V CSL . Therefore, when the self-refresh operation is not performed, the leakage current of the transistor T3 can be suitably suppressed. Therefore, it is possible to suppress the pixel data voltage V N1 from fluctuating due to the leakage current of the transistor T3.
 なお、説明の具体化のため、具体的な電圧値を用いてセルフリフレッシュ動作や保持動作について説明したが、上記の具体的な電圧値以外でも同様に動作し得る。ただし、良好な動作を行うために、少なくとも以下に示す条件を満たす電圧値を選択すると、好ましい。 For the sake of specific description, the self-refresh operation and the holding operation have been described using specific voltage values. However, operations other than the specific voltage values described above can be similarly performed. However, it is preferable to select a voltage value that satisfies at least the following conditions in order to perform a satisfactory operation.
 セルフリフレッシュ期間中のソース線電圧VSL(基準電圧に対応)は、画素データ電圧VN1の取り得る最小電圧以下であると、画素データ電圧VN1を好適に補償するとともに、上述の二通りの動作が精度良く実行可能になるため、好ましい。また、補助容量電圧VCSL(補償電圧に対応)は、画素データ電圧VN1の取り得る最大電圧と等しいと、画素データ電圧VN1を好適に補償することができるため、好ましい。 When the source line voltage V SL (corresponding to the reference voltage) during the self-refresh period is equal to or lower than the minimum voltage that the pixel data voltage V N1 can take, the pixel data voltage V N1 is preferably compensated for, and the This is preferable because the operation can be executed with high accuracy. The auxiliary capacitance voltage V CSL (corresponding to the compensation voltage), if equal to the maximum voltage which can be taken of the pixel data voltage V N1, it is possible to suitably compensate the pixel data voltage V N1, preferred.
 また、セルフリフレッシュ期間中のソース線電圧VSLは、補助容量電圧VCSLからトランジスタT3,T4の閾値電圧を共に減算した電圧よりも小さいと、第2動作期間でトランジスタT3が導通状態になったとき、中間ノード電圧VN2を補助容量電圧VCSLと略等しくさせることができるため、好ましい。 Further, the source line voltage V SL during the self-refresh period, when the auxiliary capacitance voltage V CSL transistor T3, is smaller than the voltage that together by subtracting the threshold voltage of T4, the transistor T3 becomes conductive state in the second operation period This is preferable because the intermediate node voltage V N2 can be made substantially equal to the auxiliary capacitance voltage V CSL .
 また、第1~第3動作期間のブースト電圧VBST(第1ブースト電圧に対応)は、セルフリフレッシュ期間中のソース線電圧VSLにトランジスタT3の閾値電圧を加算した電圧以上であると、出力ノード電圧VN3がトランジスタT3を導通状態にする電圧を取り得るため、好ましい。 Further, if the boost voltage V BST (corresponding to the first boost voltage) in the first to third operation periods is equal to or higher than the voltage obtained by adding the threshold voltage of the transistor T3 to the source line voltage V SL during the self-refresh period, The node voltage V N3 is preferable because it can take a voltage that makes the transistor T3 conductive.
 また、保持動作期間のブースト電圧VBST(第2ブースト電圧に対応)は、画素データ電圧VN1の取り得る最小電圧からトランジスタT3の閾値電圧を減算した電圧未満であると、出力ノード電圧VN3がトランジスタT3を非導通状態にする電圧を取り得るため、好ましい。また、書き込み期間のブースト電圧VBST(第3ブースト電圧に対応)も同様である。 Further, when the boost voltage V BST (corresponding to the second boost voltage) in the holding operation period is less than the voltage obtained by subtracting the threshold voltage of the transistor T3 from the minimum voltage that the pixel data voltage V N1 can take, the output node voltage V N3 Can take a voltage that makes the transistor T3 non-conductive. The same applies to the boost voltage V BST (corresponding to the third boost voltage) in the writing period.
 ところで、画素データ電圧VN1が、セルフリフレッシュ期間中のソース線電圧VSLにトランジスタT3,T4の閾値電圧を共に加算した所定電圧(所定電圧に対応)以上であると、第1動作期間でトランジスタT3が導通状態になり、中間ノード電圧VN2が増大するとともに電気容量を介して出力ノード電圧VN3が突き上げられるため、ブースト電圧VBSTを過不足無く中間ノードN2に印加することができる。一方、画素データ電圧VN1が、当該所定電圧未満であると、第1動作期間でトランジスタT3が非導通状態になるため、ブースト電圧VBSTは中間ノードN2に印加されず、中間ノード電圧VN2はセルフリフレッシュ期間中のソース線電圧VSLと等しい大きさになる。なお、トランジスタT3,T4の閾値電圧が、画素データ電圧VN1の取り得る電圧の範囲に対して十分大きい場合、セルフリフレッシュ期間中のソース線電圧VSLを画素データ電圧VN1の最小電圧よりも小さくすることで、この二通りの動作が精度良く実行されるようにすることができる。 By the way, when the pixel data voltage V N1 is equal to or higher than a predetermined voltage (corresponding to a predetermined voltage) obtained by adding the threshold voltages of the transistors T3 and T4 to the source line voltage V SL during the self-refresh period, the transistor in the first operation period. Since T3 becomes conductive, the intermediate node voltage V N2 increases, and the output node voltage V N3 is pushed up via the electric capacity. Therefore, the boost voltage V BST can be applied to the intermediate node N2 without excess or deficiency. On the other hand, if the pixel data voltage V N1 is less than the predetermined voltage, the transistor T3 is turned off in the first operation period, so that the boost voltage V BST is not applied to the intermediate node N2, and the intermediate node voltage V N2 becomes large equal to the source line voltage V SL during the self-refresh period is. The threshold voltage of the transistor T3, T4 is the case sufficiently large for a range of voltages that can be taken of the pixel data voltage V N1, than the minimum voltage of the source line voltage V SL of the pixel data voltage V N1 during the self-refresh period By reducing the size, these two operations can be executed with high accuracy.
<<第2実施形態>>
 次に、本発明の第2実施形態に係る液晶表示装置について、以下図面を参照して説明する。なお、本実施形態の液晶表示装置は、上述の第1実施形態の液晶表示装置1aと大部分が共通する。そのため、以下では本実施形態に係る液晶表示装置について、第1実施形態の液晶表示装置1aと共通しない部分について中心に説明し、共通する部分については第1実施形態に係る液晶表示装置1aの説明を適宜参照することとして、その詳細な説明を省略する。また、本実施形態に係る液晶表示装置のうち、第1実施形態に係る液晶表示装置1aと共通する部分については、同じ符号を付して図示及び説明する。
<< Second Embodiment >>
Next, a liquid crystal display device according to a second embodiment of the present invention will be described below with reference to the drawings. The liquid crystal display device of the present embodiment is mostly in common with the liquid crystal display device 1a of the first embodiment described above. Therefore, in the following, the liquid crystal display device according to the present embodiment will be described with a focus on the portions that are not common to the liquid crystal display device 1a of the first embodiment, and the common portions will be described for the liquid crystal display device 1a according to the first embodiment. The detailed description will be omitted as appropriate. In addition, in the liquid crystal display device according to the present embodiment, portions common to the liquid crystal display device 1a according to the first embodiment are denoted by the same reference numerals and illustrated and described.
 図7は、本発明の第2実施形態に係る液晶表示装置の概略構成の一例を示すブロック図である。図7に示すように、本実施形態の液晶表示装置1bは、参照電圧供給線REFを備える点を除き、第1実施形態の液晶表示装置1aと同様である。 FIG. 7 is a block diagram showing an example of a schematic configuration of the liquid crystal display device according to the second embodiment of the present invention. As shown in FIG. 7, the liquid crystal display device 1b of the present embodiment is the same as the liquid crystal display device 1a of the first embodiment, except that a reference voltage supply line REF is provided.
 参照電圧供給線REFは、各画素回路2と接続するために、n本に分岐するとともに横方向(行方向)に延伸する分岐配線を備える。そして、ゲート線GL及び補助ゲート線AGLと同様に、参照電圧供給線REFのn本の分岐配線に対して、画素回路2が行毎に接続する。なお、参照電圧供給線REFには、表示制御回路11bが参照電圧VREFを印加する。 The reference voltage supply line REF includes branch wirings that branch into n lines and extend in the horizontal direction (row direction) in order to be connected to each pixel circuit 2. Similarly to the gate line GL and the auxiliary gate line AGL, the pixel circuit 2 is connected to each of the n branch lines of the reference voltage supply line REF for each row. Note that the display control circuit 11b applies the reference voltage VREF to the reference voltage supply line REF.
 本実施形態の液晶表示装置1bでは、第1実施形態の液晶表示装置1aとは異なり、補助容量線CSLが「第2制御線」に対応し、参照電圧供給線REFが「電圧供給線」に対応する。また、表示制御回路11bの一部が「電圧供給線駆動回路」に対応し、共通電極駆動回路12の一部が「第2制御線駆動回路」に対応する。さらに、参照電圧VREFが「補償電圧」に対応する。 In the liquid crystal display device 1b of the present embodiment, unlike the liquid crystal display device 1a of the first embodiment, the auxiliary capacitance line CSL corresponds to the “second control line” and the reference voltage supply line REF becomes the “voltage supply line”. Correspond. A part of the display control circuit 11b corresponds to a “voltage supply line driving circuit”, and a part of the common electrode driving circuit 12 corresponds to a “second control line driving circuit”. Further, the reference voltage V REF corresponds to the “compensation voltage”.
 図8は、本発明の第2実施形態に係る液晶表示装置が備える画素回路の基本回路構成を示す回路図である。また、図9は、本発明の第2実施形態に係る液晶表示装置が備える画素回路の一回路構成例を示す回路図である。図8及び図9に示すように、本実施形態の液晶表示装置1bでは、補助容量線CSLに、補助容量素子Csの他端のみが接続される。そして、図8に示すように、参照電圧供給線REFに、第2スイッチ回路23の一端が接続される。また、図9に示すように、参照電圧供給線REFに、トランジスタT3の第1端子が接続される。 FIG. 8 is a circuit diagram showing a basic circuit configuration of a pixel circuit included in the liquid crystal display device according to the second embodiment of the present invention. FIG. 9 is a circuit diagram showing a circuit configuration example of the pixel circuit included in the liquid crystal display device according to the second embodiment of the present invention. As shown in FIGS. 8 and 9, in the liquid crystal display device 1b of the present embodiment, only the other end of the auxiliary capacitive element Cs is connected to the auxiliary capacitive line CSL. Then, as shown in FIG. 8, one end of the second switch circuit 23 is connected to the reference voltage supply line REF. As shown in FIG. 9, the first terminal of the transistor T3 is connected to the reference voltage supply line REF.
 即ち、本実施形態の液晶表示装置1bは、第1実施形態の液晶表示装置1aの補助容量線CSL(図1、図3及び図4参照)を、参照電圧供給線REF及び補助容量線CSLの二本で実現したものと言える。 That is, the liquid crystal display device 1b of the present embodiment uses the auxiliary capacitance line CSL (see FIGS. 1, 3 and 4) of the liquid crystal display device 1a of the first embodiment as the reference voltage supply line REF and the auxiliary capacitance line CSL. It can be said that it was realized with two.
 図10は、本発明の第2実施形態に係る液晶表示装置の常時表示モード時における動作を示すタイミング図である。図10に示すように、本実施形態の液晶表示装置1bでは、参照電圧VREFが所定の電圧値(以下、例として5Vとする)で一定になる。一方、補助容量電圧VCSLは、コモン電圧VCOMと等しいものとなる。図11は、本発明の第2実施形態に係る液晶表示装置のセルフリフレッシュ期間の動作を示すタイミング図である。本実施形態の液晶表示装置1bの動作は、第1実施形態の液晶表示装置1aにおける補助容量電圧VCSL(図5及び図6参照)が、参照電圧VREFに置き換わっている以外、第1実施形態の液晶表示装置1aの動作と同様である。なお、第1実施形態の表示装置1aの動作を示す図5及び図6と同様に、本実施形態の表示装置1bの動作を示す図10及び図11も、図示の都合上、各期間の相対的な時間の長さ(図中横方向の長さ)が、必ずしも正しいものとはなっていない。 FIG. 10 is a timing chart showing an operation in the constant display mode of the liquid crystal display device according to the second embodiment of the present invention. As shown in FIG. 10, in the liquid crystal display device 1b of the present embodiment, the reference voltage VREF is constant at a predetermined voltage value (hereinafter, 5V is taken as an example). On the other hand, the auxiliary capacitance voltage V CSL is equal to the common voltage V COM . FIG. 11 is a timing chart showing the operation during the self-refresh period of the liquid crystal display device according to the second embodiment of the present invention. The operation of the liquid crystal display device 1b of the present embodiment is the same as that of the first embodiment except that the auxiliary capacitance voltage V CSL (see FIGS. 5 and 6) in the liquid crystal display device 1a of the first embodiment is replaced with the reference voltage V REF. The operation is the same as that of the liquid crystal display device 1a. 5 and 6 showing the operation of the display device 1a of the first embodiment, FIG. 10 and FIG. 11 showing the operation of the display device 1b of the present embodiment are also relative to each other for convenience of illustration. The length of time (the horizontal length in the figure) is not necessarily correct.
 第1実施形態の液晶表示装置1aのように、アクティブマトリクス基板10上の複数種類の配線をまとめて少なくすると、表示画面をより明るくすることができる。一方、本実施形態の液晶表示装置1bのように、上記複数種類の配線をまとめずそのまま備える構成にすると、画素回路2の各部に供給する電圧を、より好適なものにすることが可能になる。そのため、より安定した画像を表示することが可能になる。 As in the liquid crystal display device 1a of the first embodiment, the display screen can be brightened by reducing the number of wirings on the active matrix substrate 10 collectively. On the other hand, when the plurality of types of wirings are provided as they are, as in the liquid crystal display device 1b of the present embodiment, the voltage supplied to each part of the pixel circuit 2 can be made more suitable. . As a result, a more stable image can be displayed.
<<第3実施形態>>
 次に、本発明の第3実施形態に係る液晶表示装置について、以下図面を参照して説明する。なお、本実施形態の液晶表示装置は、上述の第1実施形態の液晶表示装置1aと大部分が共通する。そのため、以下では本実施形態に係る液晶表示装置について、第1実施形態の液晶表示装置1aと共通しない部分について中心に説明し、共通する部分については第1実施形態に係る液晶表示装置1aの説明を適宜参照することとして、その詳細な説明を省略する。また、本実施形態に係る液晶表示装置のうち、第1実施形態に係る液晶表示装置と共通する部分については、同じ符号を付して図示及び説明する。
<< Third Embodiment >>
Next, a liquid crystal display device according to a third embodiment of the present invention will be described below with reference to the drawings. The liquid crystal display device of the present embodiment is mostly in common with the liquid crystal display device 1a of the first embodiment described above. Therefore, in the following, the liquid crystal display device according to the present embodiment will be described with a focus on the portions that are not common to the liquid crystal display device 1a of the first embodiment, and the common portions will be described for the liquid crystal display device 1a according to the first embodiment. The detailed description will be omitted as appropriate. In addition, in the liquid crystal display device according to the present embodiment, portions that are common to the liquid crystal display device according to the first embodiment are denoted by the same reference numerals and illustrated and described.
 図12は、本発明の第3実施形態に係る液晶表示装置の概略構成の一例を示すブロック図である。図12に示すように、本実施形態の液晶表示装置1cは、隣接する行に配置される画素回路2の行間に配置されるとともに当該2行の画素回路2のそれぞれに接続されるゲート線GLを少なくとも1つ備える点を除き、第1実施形態の液晶表示装置1aと同様である。 FIG. 12 is a block diagram showing an example of a schematic configuration of a liquid crystal display device according to the third embodiment of the present invention. As shown in FIG. 12, the liquid crystal display device 1c of the present embodiment is arranged between the rows of the pixel circuits 2 arranged in adjacent rows and is connected to each of the pixel circuits 2 in the two rows. Is the same as the liquid crystal display device 1a of the first embodiment except that at least one of the above is provided.
 図12では、アクティブマトリクス基板10に偶数行(nが偶数)の画素回路2が備えられ、2k-1行目及び2k行目に配置される画素回路2の間に、ゲート線GL(2k-1_2k)が配置される場合を例示している(kは1以上n/2以下の自然数)。 In FIG. 12, the active matrix substrate 10 is provided with the pixel circuits 2 in even rows (n is an even number), and the gate lines GL (2k−) are arranged between the pixel circuits 2 arranged in the 2k−1 and 2k rows. 1_2k) is illustrated (k is a natural number between 1 and n / 2).
 画素回路2の構成は、第1実施形態の液晶表示装置1aと同様である。即ち、本実施形態の液晶表示装置1cのゲート線GLも、画素回路2のトランジスタT1に接続される(図3及び図4参照)。また、本実施形態の液晶表示装置1cの動作も、第1実施形態の液晶表示装置1aと同様である(図5及び図6参照)。ただし、本実施形態の液晶表示装置1cが備えるゲートドライバ14cは、2k-1行目に配置される画素回路2のトランジスタT1を導通状態にすべきタイミングと、2k行目に配置される画素回路2のトランジスタT1を導通状態にすべきタイミングとの双方で、トランジスタT1を導通状態にする電圧値(例えば、10V)のゲート線電圧VGLを印加する。 The configuration of the pixel circuit 2 is the same as that of the liquid crystal display device 1a of the first embodiment. That is, the gate line GL of the liquid crystal display device 1c of this embodiment is also connected to the transistor T1 of the pixel circuit 2 (see FIGS. 3 and 4). The operation of the liquid crystal display device 1c of the present embodiment is also the same as that of the liquid crystal display device 1a of the first embodiment (see FIGS. 5 and 6). However, the gate driver 14c included in the liquid crystal display device 1c according to the present embodiment has a timing at which the transistor T1 of the pixel circuit 2 arranged in the 2k-1 row is to be turned on and the pixel circuit arranged in the 2k row. The gate line voltage V GL having a voltage value (for example, 10 V) that makes the transistor T1 conductive is applied at both the timing when the second transistor T1 should be conductive.
 以上のように、本実施形態の液晶表示装置1cでは、アクティブマトリクス基板10上の配線であるゲート線GLを、まとめて少なくすることができる。そのため、表示画面をより明るくすることができる。 As described above, in the liquid crystal display device 1c of the present embodiment, the gate lines GL that are wiring on the active matrix substrate 10 can be reduced collectively. Therefore, the display screen can be brightened.
 なお、本実施形態の液晶表示装置1cにおいて、ゲート線GLをまとめて少なくする構成例について説明したが、これに代えて(または加えて)、補助ゲート線AGLをまとめて少なくする構成としても良い。ただし、画素回路2を行毎に制御可能にすべく、ゲート線GL及び補助ゲート線AGLの一方のみをまとめて少なくすると、好ましい。 In the liquid crystal display device 1c of the present embodiment, the configuration example in which the gate lines GL are collectively reduced has been described. However, instead of (or in addition to) this, the auxiliary gate lines AGL may be reduced in number. . However, it is preferable to reduce only one of the gate line GL and the auxiliary gate line AGL so that the pixel circuit 2 can be controlled for each row.
 また、第1実施形態の液晶表示装置1a及び第2実施形態の液晶表示装置1bにおける補助容量線CSL及びブースト電圧供給線BSTのn本の分岐配線(図1及び図7参照)や、第2実施形態の液晶表示装置1bにおける参照電圧供給線REFのn本の分岐配線(図7参照)についても、本実施形態の液晶表示装置1cのゲート線GLと同様に、少なくとも1本をまとめて少なくすることが可能である。 Further, n branch lines (see FIGS. 1 and 7) of the auxiliary capacitance line CSL and the boost voltage supply line BST in the liquid crystal display device 1a of the first embodiment and the liquid crystal display device 1b of the second embodiment, and the second As for the n branch wirings (see FIG. 7) of the reference voltage supply line REF in the liquid crystal display device 1b of the embodiment, at least one line is reduced as in the case of the gate lines GL of the liquid crystal display device 1c of the present embodiment. Is possible.
 また、第1実施形態の液晶表示装置1aや第2実施形態の液晶表示装置1bの、横方向(行方向)に延伸する配線(ゲート線GL、補助ゲート線AGL、補助容量線CSLのn本の分岐配線、ブースト電圧供給線BSTのn本の分岐配線、参照電圧供給線REFのn本の分岐配線)の任意の1種類について、少なくとも1本を上述のようにまとめて少なくしても良い。 In addition, in the liquid crystal display device 1a of the first embodiment and the liquid crystal display device 1b of the second embodiment, wirings extending in the horizontal direction (row direction) (n lines of gate lines GL, auxiliary gate lines AGL, and auxiliary capacitance lines CSL). At least one of the above-described branch wirings, n branch wirings of the boost voltage supply line BST, and n branch wirings of the reference voltage supply line REF) may be reduced as described above. .
<<第4実施形態>>
 次に、本発明の第4実施形態に係る液晶表示装置について、以下図面を参照して説明する。なお、本実施形態の液晶表示装置は、上述の第1実施形態の液晶表示装置1aと大部分が共通する。そのため、以下では本実施形態に係る液晶表示装置について、第1実施形態の液晶表示装置1aと共通しない部分について中心に説明し、共通する部分については第1実施形態に係る液晶表示装置1aの説明を適宜参照することとして、その詳細な説明を省略する。また、本実施形態に係る液晶表示装置のうち、第1実施形態に係る液晶表示装置と共通する部分については、同じ符号を付して図示及び説明する。
<< Fourth Embodiment >>
Next, a liquid crystal display device according to a fourth embodiment of the present invention will be described with reference to the drawings. The liquid crystal display device of the present embodiment is mostly in common with the liquid crystal display device 1a of the first embodiment described above. Therefore, in the following, the liquid crystal display device according to the present embodiment will be described with a focus on the portions that are not common to the liquid crystal display device 1a of the first embodiment, and the common portions will be described for the liquid crystal display device 1a according to the first embodiment. The detailed description will be omitted as appropriate. In addition, in the liquid crystal display device according to the present embodiment, portions that are common to the liquid crystal display device according to the first embodiment are denoted by the same reference numerals and illustrated and described.
 図13は、本発明の第4実施形態に係る液晶表示装置の概略構成の一例を示すブロック図である。図13に示すように、本実施形態の液晶表示装置1dは、隣接する行に配置される画素回路2の行間に配置されるとともに当該2行の画素回路2のそれぞれに接続されるゲート線GLを少なくとも1つ備える点と、ブースト電圧供給線BSTの分岐配線の少なくとも1つが隣接する行に配置される画素回路2の行間に配置されるとともに当該2行の画素回路2のそれぞれに接続される点とを除き、第1実施形態の液晶表示装置1aと同様である。なお、ゲート線GLについては、第3実施形態の液晶表示装置1cと同様である(図12参照)。 FIG. 13 is a block diagram showing an example of a schematic configuration of a liquid crystal display device according to the fourth embodiment of the present invention. As shown in FIG. 13, the liquid crystal display device 1d of the present embodiment is arranged between the rows of the pixel circuits 2 arranged in adjacent rows and is connected to each of the pixel circuits 2 in the two rows. And at least one of the branch lines of the boost voltage supply line BST is arranged between the rows of the pixel circuits 2 arranged in adjacent rows and is connected to each of the pixel circuits 2 in the two rows. Except for this point, it is the same as the liquid crystal display device 1a of the first embodiment. The gate line GL is the same as that of the liquid crystal display device 1c of the third embodiment (see FIG. 12).
 図13では、アクティブマトリクス基板10に4の倍数の行(nが4の倍数)の画素回路2が備えられ、2k-1行目及び2k行目に配置される画素回路2の間に、ゲート線GL(2k-1_2k)が配置され、4t-2行目及び4t-1行目に配置される画素回路2の間に、ブースト電圧供給線BSTの分岐配線が配置される場合を例示している(tは1以上n/4以下の自然数)。 In FIG. 13, the active matrix substrate 10 is provided with pixel circuits 2 in a row that is a multiple of 4 (n is a multiple of 4), and gates are arranged between the pixel circuits 2 arranged in the 2k−1 and 2k rows. An example in which the line GL (2k-1_2k) is arranged and the branch wiring of the boost voltage supply line BST is arranged between the pixel circuits 2 arranged in the 4t-2 row and the 4t-1 row (T is a natural number between 1 and n / 4).
 画素回路2の構成は、第1実施形態の液晶表示装置1aと同様である。即ち、本実施形態の液晶表示装置1dのゲート線GLも、画素回路2のトランジスタT1に接続され、本実施形態の液晶表示装置1dのブースト電圧供給線BSTも、トランジスタT4に接続される(図3及び図4参照)。また、本実施形態の液晶表示装置1dの動作も、第1実施形態の液晶表示装置1aと同様である(図5及び図6参照)。ただし、本実施形態の液晶表示装置1dが備えるゲートドライバ14dは、2k-1行目に配置される画素回路2のトランジスタT1を導通状態にすべきタイミングと、2k行目に配置される画素回路2のトランジスタT1を導通状態にすべきタイミングとの双方で、トランジスタT1を導通状態にする電圧値(例えば、10V)のゲート線電圧VGLを印加する。 The configuration of the pixel circuit 2 is the same as that of the liquid crystal display device 1a of the first embodiment. That is, the gate line GL of the liquid crystal display device 1d of this embodiment is also connected to the transistor T1 of the pixel circuit 2, and the boost voltage supply line BST of the liquid crystal display device 1d of this embodiment is also connected to the transistor T4 (FIG. 3 and FIG. 4). The operation of the liquid crystal display device 1d of the present embodiment is also the same as that of the liquid crystal display device 1a of the first embodiment (see FIGS. 5 and 6). However, the gate driver 14d provided in the liquid crystal display device 1d according to the present embodiment has a timing at which the transistor T1 of the pixel circuit 2 arranged in the 2k-1 row is to be turned on and the pixel circuit arranged in the 2k row. The gate line voltage V GL having a voltage value (for example, 10 V) that makes the transistor T1 conductive is applied at both the timing when the second transistor T1 should be conductive.
 以上のように、本実施形態の液晶表示装置1dでは、アクティブマトリクス基板10上の配線であるゲート線GL及びブースト電圧供給線BSTの分岐配線を、まとめて少なくすることができる。そのため、表示画面をより明るくすることができる。 As described above, in the liquid crystal display device 1d of the present embodiment, the number of branch lines of the gate lines GL and the boost voltage supply lines BST that are lines on the active matrix substrate 10 can be reduced. Therefore, the display screen can be brightened.
 また、ゲート線GLとブースト電圧供給線BSTの分岐配線とが配置される画素回路2の行間を、図13に示す例のように異ならせることで、配線の簡略化や均一化を図ることができる。 Further, by making the space between the rows of the pixel circuit 2 in which the gate line GL and the branch wiring of the boost voltage supply line BST are arranged as shown in the example shown in FIG. 13, the wiring can be simplified and made uniform. it can.
 なお、本実施形態の液晶表示装置1dにおいて、ゲート線GL及びブースト電圧供給線BSTの分岐配線をまとめて少なくする構成例について説明したが、ゲート線GLに代えて(または加えて)、補助ゲート線AGLをまとめて少なくする構成としても良い。ただし、画素回路2を行毎に制御可能にすべく、ゲート線GL及び補助ゲート線AGLの一方のみをまとめて少なくすると、好ましい。 In the liquid crystal display device 1d of the present embodiment, the configuration example in which the branch lines of the gate line GL and the boost voltage supply line BST are collectively reduced has been described. However, instead of (or in addition to) the gate line GL, the auxiliary gate A configuration may be adopted in which the number of lines AGL is reduced. However, it is preferable to reduce only one of the gate line GL and the auxiliary gate line AGL so that the pixel circuit 2 can be controlled for each row.
 また、第1実施形態の液晶表示装置1a及び第2実施形態の液晶表示装置1bにおける補助容量線CSLのn本の分岐配線(図1及び図7参照)や、第2実施形態の液晶表示装置1bにおける参照電圧供給線REFのn本の分岐配線(図7参照)についても、本実施形態の液晶表示装置1dのブースト電圧供給線BSTの3n/4本の分岐配線と同様に、まとめて少なくすることが可能である。 In addition, n branch lines (see FIGS. 1 and 7) of the auxiliary capacitance line CSL in the liquid crystal display device 1a of the first embodiment and the liquid crystal display device 1b of the second embodiment, and the liquid crystal display device of the second embodiment. As for the n branch wirings (see FIG. 7) of the reference voltage supply line REF in 1b as well as the 3n / 4 branch wirings of the boost voltage supply line BST of the liquid crystal display device 1d according to the present embodiment, the number is reduced. Is possible.
 また、第1実施形態の液晶表示装置1aや第2実施形態の液晶表示装置1bの、横方向(行方向)に延伸する配線(ゲート線GL、補助ゲート線AGL、補助容量線CSLのn本の分岐配線、ブースト電圧供給線BSTのn本の分岐配線、参照電圧供給線REFのn本の分岐配線)の任意の複数種類について、少なくとも1本ずつを上述のようにまとめて少なくしても良い。この場合、まとめた配線が配置される画素回路2の行間を異ならせると、配線の簡略化や均一化を図ることができるため、好ましい。 In addition, in the liquid crystal display device 1a of the first embodiment and the liquid crystal display device 1b of the second embodiment, wirings extending in the horizontal direction (row direction) (n lines of gate lines GL, auxiliary gate lines AGL, and auxiliary capacitance lines CSL). At least one of the plurality of branch wirings, n branch wirings of the boost voltage supply line BST, and n branch wirings of the reference voltage supply line REF as described above. good. In this case, it is preferable to change the line spacing of the pixel circuits 2 in which the collected wirings are arranged because the wirings can be simplified and uniformized.
<<第5実施形態>>
 次に、本発明の第5実施形態に係る液晶表示装置について、以下図面を参照して説明する。なお、本実施形態の液晶表示装置は、上述の第1実施形態の液晶表示装置1aと大部分が共通する。そのため、以下では本実施形態に係る液晶表示装置について、第1実施形態の液晶表示装置1aと共通しない部分について中心に説明し、共通する部分については第1実施形態に係る液晶表示装置1aの説明を適宜参照することとして、その詳細な説明を省略する。また、本実施形態に係る液晶表示装置のうち、第1実施形態に係る液晶表示装置と共通する部分については、同じ符号を付して図示及び説明する。
<< Fifth Embodiment >>
Next, a liquid crystal display device according to a fifth embodiment of the present invention is described below with reference to the drawings. The liquid crystal display device of the present embodiment is mostly in common with the liquid crystal display device 1a of the first embodiment described above. Therefore, in the following, the liquid crystal display device according to the present embodiment will be described with a focus on the portions that are not common to the liquid crystal display device 1a of the first embodiment, and the common portions will be described for the liquid crystal display device 1a according to the first embodiment. The detailed description will be omitted as appropriate. In addition, in the liquid crystal display device according to the present embodiment, portions that are common to the liquid crystal display device according to the first embodiment are denoted by the same reference numerals and illustrated and described.
 図14は、本発明の第5実施形態に係る液晶表示装置の概略構成の一例を示すブロック図である。図14に示すように、本実施形態の液晶表示装置1eは、横方向(行方向)に延伸する分岐配線が奇数行に配置される画素回路2に接続されるブースト電圧供給線BST(o)と、横方向(行方向)に延伸する分岐配線が偶数行に配置される画素回路2に接続されるブースト電圧供給線BST(e)とを備えるとともに、ブースト電圧供給線BST(o),BST(e)が別々に表示制御回路11eに接続される点を除き、第1実施形態の液晶表示装置1aと同様である。 FIG. 14 is a block diagram showing an example of a schematic configuration of a liquid crystal display device according to the fifth embodiment of the present invention. As shown in FIG. 14, the liquid crystal display device 1e of the present embodiment has a boost voltage supply line BST (o) connected to the pixel circuit 2 in which branch lines extending in the horizontal direction (row direction) are arranged in odd rows. And a boost voltage supply line BST (o), BST connected to the pixel circuit 2 in which branch lines extending in the horizontal direction (row direction) are arranged in even rows. Except that (e) is separately connected to the display control circuit 11e, it is the same as the liquid crystal display device 1a of the first embodiment.
 図14では、アクティブマトリクス基板10に偶数行(nが偶数)の画素回路2が備えられ、ブースト電圧供給線BST(o)の横方向(行方向)に延伸するn/2本の分岐配線が、2k-1行に配置される画素回路2にそれぞれ接続され、ブースト電圧供給線BST(e)のn/2本の分岐配線が、2k行に配置される画素回路2にそれぞれ接続される場合を例示している。 In FIG. 14, the active matrix substrate 10 is provided with the pixel circuits 2 in even rows (n is an even number), and n / 2 branch wirings extending in the lateral direction (row direction) of the boost voltage supply line BST (o). When connected to the pixel circuits 2 arranged in the 2k-1 rows, and n / 2 branch lines of the boost voltage supply line BST (e) are respectively connected to the pixel circuits 2 arranged in the 2k rows Is illustrated.
 以上のように、本実施形態の液晶表示装置1eでは、表示制御回路11eが、ブースト電圧供給線BST(o),BST(e)に対して独立して電圧を印加することが可能になる。そのため、偶数行に配置される画素回路2と、奇数行に配置される画素回路2とにおいて、例えばセルフリフレッシュ動作等の動作を、独立して行うことが可能になる。 As described above, in the liquid crystal display device 1e of this embodiment, the display control circuit 11e can apply a voltage independently to the boost voltage supply lines BST (o) and BST (e). Therefore, for example, the self-refresh operation can be independently performed in the pixel circuits 2 arranged in the even rows and the pixel circuits 2 arranged in the odd rows.
 なお、本実施形態の液晶表示装置1eについて、2本のブースト電圧供給線BST(o),BST(e)を備えるとともに、それぞれの分岐配線が1行飛ばしで画素回路2に接続するものとして説明したが、u本のブースト電圧供給線を備えるとともに、それぞれの分岐配線が(u-1)行飛ばしで画素回路2に接続するものとしても良い(uは2以上n未満の自然数)。また、少なくとも1本のブースト電圧供給線が有する分岐配線の一部または全部が、隣接する行に配置されたそれぞれの画素回路に接続しても良い。 Note that the liquid crystal display device 1e of the present embodiment is described as including two boost voltage supply lines BST (o) and BST (e) and connecting each branch wiring to the pixel circuit 2 by skipping one row. However, u boost voltage supply lines may be provided, and each branch wiring may be connected to the pixel circuit 2 by skipping (u−1) rows (u is a natural number of 2 or more and less than n). Further, a part or all of the branch wiring included in at least one boost voltage supply line may be connected to each pixel circuit arranged in an adjacent row.
 また、第1実施形態の液晶表示装置1aや第2実施形態の液晶表示装置1bの、横方向(行方向)に延伸するn本の分岐配線を有する配線(補助容量線CSL、ブースト電圧供給線BST、参照電圧供給線REF)の任意の1種類または複数種類について、2以上n未満の配線に分割するとともに、それぞれが独立して電圧が印加され得る構成にしても良い。 In addition, the wiring (auxiliary capacitance line CSL, boost voltage supply line) having n branch wirings extending in the horizontal direction (row direction) of the liquid crystal display device 1a of the first embodiment and the liquid crystal display device 1b of the second embodiment. Any one type or a plurality of types of BST and reference voltage supply line REF) may be divided into two or more and less than n wirings, and a voltage may be applied to each of them independently.
<<第6実施形態>>
 次に、本発明の第6実施形態に係る液晶表示装置について、以下図面を参照して説明する。なお、本実施形態の液晶表示装置は、上述の第1実施形態の液晶表示装置1aと大部分が共通する。そのため、以下では本実施形態に係る液晶表示装置について、第1実施形態の液晶表示装置1aと共通しない部分について中心に説明し、共通する部分については第1実施形態に係る液晶表示装置1aの説明を適宜参照することとして、その詳細な説明を省略する。また、本実施形態に係る液晶表示装置のうち、第1実施形態に係る液晶表示装置と共通する部分については、同じ符号を付して図示及び説明する。
<< Sixth Embodiment >>
Next, a liquid crystal display device according to a sixth embodiment of the present invention is described below with reference to the drawings. The liquid crystal display device of the present embodiment is mostly in common with the liquid crystal display device 1a of the first embodiment described above. Therefore, in the following, the liquid crystal display device according to the present embodiment will be described with a focus on the portions that are not common to the liquid crystal display device 1a of the first embodiment, and the common portions will be described for the liquid crystal display device 1a according to the first embodiment. The detailed description will be omitted as appropriate. In addition, in the liquid crystal display device according to the present embodiment, portions that are common to the liquid crystal display device according to the first embodiment are denoted by the same reference numerals and illustrated and described.
 図15は、本発明の第6実施形態に係る液晶表示装置の概略構成の一例を示すブロック図である。図15に示すように、本実施形態の液晶表示装置1fは、横方向(行方向)に延伸するn本のブースト電圧供給線(図中上から順にBST(1),BST(2),・・・,BST(n))を備えるとともに、それぞれのブースト電圧供給線BSTが別々にゲートドライバ14fに接続される点を除き、第1実施形態の液晶表示装置1aと同様である。なお、本実施形態の液晶表示装置1fでは、ゲートドライバ14fの一部が「第1制御線駆動回路」に対応する。また、以下では便宜的に、各ブースト電圧供給線BST(1),BST(2),・・・,BST(n)を一般化してブースト電圧供給線BSTと称する。 FIG. 15 is a block diagram showing an example of a schematic configuration of the liquid crystal display device according to the sixth embodiment of the present invention. As shown in FIG. 15, the liquid crystal display device 1f of this embodiment includes n boost voltage supply lines extending in the horizontal direction (row direction) (BST (1), BST (2),. .., BST (n)), and is the same as the liquid crystal display device 1a of the first embodiment, except that each boost voltage supply line BST is separately connected to the gate driver 14f. In the liquid crystal display device 1f of the present embodiment, a part of the gate driver 14f corresponds to the “first control line driving circuit”. In the following, for convenience, each boost voltage supply line BST (1), BST (2),..., BST (n) is generalized and referred to as a boost voltage supply line BST.
 以上のように、本実施形態の液晶表示装置1fでは、ゲートドライバ14fが、ブースト電圧供給線BST(1)~BST(n)に対して独立して電圧を印加することが可能になる。そのため、例えばセルフリフレッシュ動作等の動作を、各行に配置される画素回路2毎に行うことが可能になる。 As described above, in the liquid crystal display device 1f of the present embodiment, the gate driver 14f can apply a voltage independently to the boost voltage supply lines BST (1) to BST (n). Therefore, for example, an operation such as a self-refresh operation can be performed for each pixel circuit 2 arranged in each row.
 なお、第1実施形態の液晶表示装置1aや第2実施形態の液晶表示装置1bの、横方向(行方向)に延伸するn本の分岐配線を有する配線(補助容量線CSL、ブースト電圧供給線BST、参照電圧供給線REF)の任意の1種類または複数種類について、n本の配線に分割するとともに、それぞれが独立して電圧が印加され得る構成にしても良い。 Note that the wiring (auxiliary capacitance line CSL, boost voltage supply line) having n branch wirings extending in the horizontal direction (row direction) of the liquid crystal display device 1a of the first embodiment and the liquid crystal display device 1b of the second embodiment. Any one type or a plurality of types (BST, reference voltage supply line REF) may be divided into n wirings, and a voltage may be applied to each of them independently.
<<変形例>>
 上述した第1~第6実施形態の液晶表示装置1a~1fの各種変形例について、以下説明する。
<< Modification >>
Various modifications of the liquid crystal display devices 1a to 1f of the first to sixth embodiments described above will be described below.
 〈1〉 セルフリフレッシュ期間に含まれる小期間中の保持動作期間において、トランジスタT3のリーク電流を抑制するべくブースト電圧VBSTを減少させると、トランジスタT3の制御端子及び第2端子間の寄生容量やブースト容量素子Cbst等の電気容量を介して、中間ノード電圧VN2が突き下がる(図3~図6参照)。このとき、中間ノード電圧VN2と画素データ電圧VN1との差が大きくなり、トランジスタT2のリーク電流が生じて画素データ電圧VN1が不安定になることが懸念される。 <1> When the boost voltage V BST is decreased in order to suppress the leakage current of the transistor T3 in the holding operation period in a small period included in the self-refresh period, the parasitic capacitance between the control terminal and the second terminal of the transistor T3 The intermediate node voltage V N2 falls through the electric capacitance such as the boost capacitance element Cbst (see FIGS. 3 to 6). At this time, there is a concern that the difference between the intermediate node voltage V N2 and the pixel data voltage V N1 becomes large, a leakage current of the transistor T2 occurs, and the pixel data voltage V N1 becomes unstable.
 そこで、変形例〈1〉では、セルフリフレッシュ動作後(第1~第3動作期間後)かつ保持動作前(保持動作期間前)に、「保護動作」を行う(保護動作期間を設ける)。この保護動作について、第1実施形態の液晶表示装置1aに本変形例を適用した場合を例示するとともに、図面を参照して説明する。 Therefore, in the modification <1>, the “protection operation” is performed (providing the protection operation period) after the self-refresh operation (after the first to third operation periods) and before the holding operation (before the holding operation period). This protection operation will be described with reference to the drawings while exemplifying the case where the present modification is applied to the liquid crystal display device 1a of the first embodiment.
 図16は、本発明の第1実施形態に係る液晶表示装置に変形例〈1〉を適用した場合におけるセルフリフレッシュ期間の動作を示すタイミング図である。図16に示すように、保護動作期間では、ゲート線電圧VGLがトランジスタT1を導通状態にする電圧(例えば、10V)、補助ゲート線電圧VAGLがトランジスタT2を非導通状態にする電圧(例えば、-5V)、ソース線電圧VSLが画素データ電圧VN1の取り得る最小電圧以上かつ最大電圧以下(例えば、0V以上かつ5V以下であり、さらに例えば、最小電圧及び最大電圧の中間電圧である2.5V。保護電圧に対応。)、ブースト電圧VBSTが保持動作期間と等しい電圧(例えば、-5V)になる。 FIG. 16 is a timing chart showing the operation in the self-refresh period when the modification <1> is applied to the liquid crystal display device according to the first embodiment of the present invention. As shown in FIG. 16, in the protection operation period, the gate line voltage V GL is a voltage that makes the transistor T1 conductive (for example, 10V), and the auxiliary gate line voltage V AGL is a voltage that makes the transistor T2 non-conductive (for example, -5V), and the source line voltage VSL is not less than the minimum voltage and not more than the maximum voltage that the pixel data voltage VN1 can take (for example, not less than 0V and not more than 5V, for example, an intermediate voltage between the minimum voltage and the maximum voltage) 2.5V (corresponding to the protection voltage)), the boost voltage V BST becomes a voltage equal to the holding operation period (for example, −5V).
 この保護動作では、ブースト電圧VBSTが、保持動作期間と等しい電圧まで減少する(即ち、中間ノード電圧VN2が突き下げられようとする)。しかし、このときトランジスタT1が導通状態であるため、中間ノード電圧VN2が突き下げられず、ソース線電圧VSLと等しくなる。そのため、上述した保持動作の前にこの保護動作を行うことで、保持動作中の中間ノード電圧VN2を、画素データ電圧VN1に近づけることが可能になる。したがって、保持動作中の画素データ電圧VN1を、安定させることが可能になる。 In this protection operation, the boost voltage V BST decreases to a voltage equal to the holding operation period (that is, the intermediate node voltage V N2 tends to be pushed down). However, this time the transistor T1 is conductive, not lowered thrust intermediate node voltage V N2, becomes equal to the source line voltage V SL. Therefore, by performing this protection operation before the above-described holding operation, the intermediate node voltage V N2 during the holding operation can be brought close to the pixel data voltage V N1 . Therefore, the pixel data voltage V N1 during the holding operation can be stabilized.
 なお、保護動作中のソース線電圧VSLを、画素データ電圧VN1の取り得る最小電圧及び最大電圧の中間電圧にすると、画素データ電圧VN1が最小電圧及び最大電圧のいずれであるかによらず、保持動作中の画素データ電圧VN1及び中間ノード電圧VN2の差を好適に抑制することができるため、好ましい。 Note that if the source line voltage V SL during the protection operation is an intermediate voltage between the minimum voltage and the maximum voltage that the pixel data voltage V N1 can take, it depends on whether the pixel data voltage V N1 is the minimum voltage or the maximum voltage. Therefore, the difference between the pixel data voltage V N1 and the intermediate node voltage V N2 during the holding operation can be preferably suppressed, which is preferable.
 また、図16において、第1実施形態に係る液晶表示装置1aに本変形例を適用した場合について具体的に例示して説明したが、本変形例は第1実施形態に係る液晶表示装置1aのみに限られず、第2~第6実施形態に係る液晶表示装置1b~1fに対しても同様に適用可能である。 Further, in FIG. 16, the case where the present modification is applied to the liquid crystal display device 1 a according to the first embodiment has been specifically illustrated and described, but this modification is only for the liquid crystal display device 1 a according to the first embodiment. The present invention is not limited to this, and the present invention can be similarly applied to the liquid crystal display devices 1b to 1f according to the second to sixth embodiments.
 〈2〉 上述の各実施形態の液晶表示装置1a~1f(図1、図7、図12~図15参照)では、補助容量線CSLに供給される電圧が、一括して制御される構成について例示しているが、所定の行毎(例えば、1行毎)に制御可能な構成(例えば、当該行毎に分割された補助容量線CSLに対して個別に電圧を印加するドライバを、別途備えた構成)にするとともに、当該行毎に補助容量Csを介して画素データ電圧VN1を突き上げても良い。 <2> In the liquid crystal display devices 1a to 1f (see FIGS. 1, 7, and 12 to 15) of the above-described embodiments, the voltage supplied to the auxiliary capacitance line CSL is controlled collectively. Although illustrated, a configuration that can be controlled for each predetermined row (for example, for each row) (for example, a driver that individually applies a voltage to the auxiliary capacitance line CSL divided for each row) The pixel data voltage V N1 may be pushed up via the auxiliary capacitor Cs for each row.
 〈3〉 上述の各実施形態の液晶表示装置1a~1fでは、アクティブマトリクス基板10上に構成される全ての画素回路2に対し、セルフリフレッシュ回路2Bを備える構成とした。これに対し、アクティブマトリクス基板10上において、透過液晶表示を行う透過画素回路と反射液晶表示を行う反射画素回路の2種類の画素回路を備える構成の場合には、反射画素回路の画素回路にのみセルフリフレッシュ回路2Bを備え、透過表示部の画素回路にはセルフリフレッシュ回路2Bを備えない構成としても良い。この場合、通常表示モード時には透過画素回路によって画像表示がなされ、常時表示モード時には反射画素回路によって画像表示がなされることとなる。このように構成することで、アクティブマトリクス基板10全体に形成される素子数を削減することができる。 <3> The liquid crystal display devices 1a to 1f of the above-described embodiments are configured to include the self-refresh circuit 2B for all the pixel circuits 2 configured on the active matrix substrate 10. On the other hand, when the active matrix substrate 10 is configured to include two types of pixel circuits, a transmissive pixel circuit that performs transmissive liquid crystal display and a reflective pixel circuit that performs reflective liquid crystal display, only the pixel circuit of the reflective pixel circuit is provided. The self-refresh circuit 2B may be provided, and the pixel circuit in the transmissive display unit may not include the self-refresh circuit 2B. In this case, an image is displayed by the transmissive pixel circuit in the normal display mode, and an image is displayed by the reflective pixel circuit in the constant display mode. With this configuration, the number of elements formed on the entire active matrix substrate 10 can be reduced.
 〈4〉 上述の各実施形態の液晶表示装置1a~1fでは、各画素回路2が、補助容量素子Csを備える構成としたが、補助容量素子Csを備えない構成にしても良い。この場合、補助容量素子Csに電圧を印加する配線は不要であるが、トランジスタT3の第1端子に電圧を印加する配線は必要である。なお、この変形例〈3〉を適用する場合、第1実施形態の液晶表示装置1aが備える画素回路2と、第2実施形態の表示装置1bが備える画素回路2とは、同じ回路構成になる。 <4> In the liquid crystal display devices 1a to 1f of the above-described embodiments, each pixel circuit 2 includes the auxiliary capacitance element Cs. However, the pixel circuit 2 may be configured not to include the auxiliary capacitance element Cs. In this case, a wiring for applying a voltage to the auxiliary capacitance element Cs is not necessary, but a wiring for applying a voltage to the first terminal of the transistor T3 is necessary. When this modification <3> is applied, the pixel circuit 2 included in the liquid crystal display device 1a of the first embodiment and the pixel circuit 2 included in the display device 1b of the second embodiment have the same circuit configuration. .
 〈5〉 上述の各実施形態の液晶表示装置1a~1fでは、各画素回路2の表示素子部21が、単位液晶表示素子LCのみを備える構成としたが、内部ノードN1と単位液晶表示素子LCの画素電極20との間にアナログアンプを備える構成としても良い。この場合、内部ノードN1に与えられた電圧は、当該アナログアンプによって設定された増幅率によって増幅され、増幅後の電圧が単位液晶表示素子LCの画素電極20に印加される。 <5> In the liquid crystal display devices 1a to 1f of the above-described embodiments, the display element unit 21 of each pixel circuit 2 includes only the unit liquid crystal display element LC. However, the internal node N1 and the unit liquid crystal display element LC An analog amplifier may be provided between the pixel electrode 20 and the pixel electrode 20. In this case, the voltage applied to the internal node N1 is amplified by the amplification factor set by the analog amplifier, and the amplified voltage is applied to the pixel electrode 20 of the unit liquid crystal display element LC.
 〈6〉 上述の各実施形態の液晶表示装置1a~1fでは、各画素回路2内のトランジスタT1~T4を、Nチャネル型の多結晶シリコンTFTとして説明したが、Pチャネル型のTFTを使用した構成や、非晶質シリコンTFTを使用した構成とすることも可能である。Pチャネル型のTFTを使用する構成の液晶表示装置においても、上述の動作条件として示された電圧値の正負を反転させる等の処置により、上述の各実施形態の液晶表示装置1a~1fと同様に画素回路2を動作させることが可能であり、同様の効果が得られる。 <6> In the liquid crystal display devices 1a to 1f of the above-described embodiments, the transistors T1 to T4 in each pixel circuit 2 have been described as N-channel type polycrystalline silicon TFTs, but P-channel type TFTs were used. A configuration or a configuration using an amorphous silicon TFT is also possible. Even in a liquid crystal display device having a configuration using a P-channel TFT, it is the same as the liquid crystal display devices 1a to 1f of the above-described embodiments by taking measures such as reversing the sign of the voltage value indicated as the operating condition. It is possible to operate the pixel circuit 2 at the same time, and the same effect can be obtained.
 〈7〉 上述の各実施形態では、液晶表示装置1a~1fを例に挙げて説明したが、本発明はこれに限定されるものではない。画素データ電圧を保持可能であるとともに、当該画素データ電圧に基づき画像を表示する表示装置であれば、液晶表示装置以外でも本発明を適用することができる。 <7> In each of the above-described embodiments, the liquid crystal display devices 1a to 1f have been described as examples. However, the present invention is not limited to this. The present invention can be applied to devices other than the liquid crystal display device as long as the display device can hold the pixel data voltage and display an image based on the pixel data voltage.
 〈8〉 上述の各実施形態の液晶表示装置1a~1fでは、常時表示モードにおいて画素データ電圧VN1及びコモン電圧VCOMの取り得る電圧値が0V及び5Vであり、各種配線に印加される電圧が-5V,0V,5V,10Vであるとしたが、これらの電圧値は、使用する単位液晶表示素子及びトランジスタの特性(閾値電圧等)に応じて、適宜変更可能である。 <8> In the liquid crystal display devices 1a to 1f of the above-described embodiments, the voltage values that the pixel data voltage V N1 and the common voltage V COM can take in the constant display mode are 0 V and 5 V, and the voltages applied to various wirings Are -5V, 0V, 5V, and 10V, but these voltage values can be appropriately changed according to the characteristics (threshold voltage, etc.) of the unit liquid crystal display element and the transistor used.
  1a~1f:  液晶表示装置
  2:  画素回路
  2A: 主回路
  2B: セルフリフレッシュ回路
  10: アクティブマトリクス基板
  11,11b,11e,11f: 表示制御回路
  12: 電極駆動回路
  13: ソースドライバ
  14,14c,14d,14f: ゲートドライバ
  20: 画素電極
  21: 表示素子部
  22: 第1スイッチ回路
  23: 第2スイッチ回路
  24: 制御回路
  30: 電極
  31: 基板
  32: シール材
  33: 液晶層
  GL: 補助ゲート線
  AGL: 補助ゲート線
  SL: ソース線
  BST: ブースト電圧供給線
  REF: 参照電圧供給線
  CML: 共通電極配線
  CSL: 補助容量線
  LC: 単位液晶表示素子
  N1: 内部ノード
  N2: 中間ノード
  N3: 出力ノード
  T1~T4: トランジスタ
  Cs: 補助容量素子
  Cbst: ブースト容量素子
DESCRIPTION OF SYMBOLS 1a-1f: Liquid crystal display device 2: Pixel circuit 2A: Main circuit 2B: Self-refresh circuit 10: Active matrix board | substrate 11, 11b, 11e, 11f: Display control circuit 12: Electrode drive circuit 13: Source driver 14, 14c, 14d , 14f: Gate driver 20: Pixel electrode 21: Display element 22: First switch circuit 23: Second switch circuit 24: Control circuit 30: Electrode 31: Substrate 32: Sealing material 33: Liquid crystal layer GL: Auxiliary gate line AGL : Auxiliary gate line SL: Source line BST: Boost voltage supply line REF: Reference voltage supply line CML: Common electrode wiring CSL: Auxiliary capacitance line LC: Unit liquid crystal display element N1: Internal node N2: Intermediate node N3: Output node T1 ~ T4: Transistor Cs: Complement Capacity element Cbst: boost capacity element

Claims (23)

  1.  単位表示素子を含む表示素子部と、
     前記表示素子部の一部を構成し、前記表示素子部に印加される画素データ電圧を保持する内部ノードと、
     第1及び第2トランジスタ素子の直列回路を有し、データ信号線と一端が接続し、前記内部ノードと他端が接続し、前記直列回路を経由して前記データ信号線から供給される前記画素データ電圧を前記内部ノードに転送する第1スイッチ回路と、
     第3トランジスタ素子を有し、補償電圧を供給する電圧供給線と一端が接続し、前記直列回路内の前記第1及び第2トランジスタ素子が直列接続する接続点である中間ノードと他端が接続する第2スイッチ回路と、
     第4トランジスタ素子を備え、前記内部ノードが保持する前記画素データ電圧に基づいて前記第3トランジスタ素子の導通状態を制御する制御回路と、を備えてなり、
     前記第1乃至第4トランジスタ素子は、それぞれ第1端子、第2端子、及び、前記第1及び第2端子間の導通を制御する制御端子を備え、
     前記第1トランジスタ素子の制御端子が、前記画素データ電圧を前記内部ノードに転送する動作時に前記第1トランジスタ素子を導通状態とする第1走査信号線と接続し、
     前記第2トランジスタ素子の制御端子が、前記画素データ電圧を前記内部ノードに転送する動作時に前記第2トランジスタ素子を導通状態とする第2走査信号線と接続し、
     前記第3トランジスタ素子の制御端子及び前記第4トランジスタ素子の第1端子が接続して、前記制御回路の出力ノードを構成し、
     前記第4トランジスタ素子の制御端子が前記内部ノードと接続し、前記第4トランジスタ素子の第2端子がブースト電圧を供給する第1制御線と接続し、
     前記出力ノード及び前記中間ノードの間に、前記中間ノードが保持する電圧で前記出力ノードが保持する電圧を制御する電気容量を有することを特徴とする画素回路。
    A display element unit including a unit display element;
    An internal node that forms part of the display element unit and holds a pixel data voltage applied to the display element unit;
    The pixel having a series circuit of first and second transistor elements, connected to one end of a data signal line, connected to the other end of the internal node, and supplied from the data signal line via the series circuit A first switch circuit for transferring a data voltage to the internal node;
    One end of a voltage supply line for supplying a compensation voltage is connected to the third transistor element, and the other end is connected to an intermediate node that is a connection point where the first and second transistor elements in the series circuit are connected in series. A second switch circuit that
    A control circuit that includes a fourth transistor element, and controls a conduction state of the third transistor element based on the pixel data voltage held by the internal node.
    Each of the first to fourth transistor elements includes a first terminal, a second terminal, and a control terminal for controlling conduction between the first and second terminals,
    A control terminal of the first transistor element is connected to a first scanning signal line that turns on the first transistor element during an operation of transferring the pixel data voltage to the internal node;
    A control terminal of the second transistor element is connected to a second scanning signal line that turns on the second transistor element during an operation of transferring the pixel data voltage to the internal node;
    A control terminal of the third transistor element and a first terminal of the fourth transistor element are connected to form an output node of the control circuit;
    A control terminal of the fourth transistor element is connected to the internal node, and a second terminal of the fourth transistor element is connected to a first control line for supplying a boost voltage;
    A pixel circuit having a capacitance between the output node and the intermediate node for controlling a voltage held by the output node with a voltage held by the intermediate node.
  2.  前記内部ノードが保持する前記画素データ電圧を、前記補償電圧を用いて補償し得るセルフリフレッシュ動作が行われ、
     当該セルフリフレッシュ動作は、
     前記内部ノードが保持する前記画素データ電圧が所定電圧以上であるとき、前記出力ノードが前記第3トランジスタ素子を導通状態とする電圧を保持することで、前記第2トランジスタ素子及び前記第3トランジスタ素子を介して前記補償電圧を前記内部ノードに印加し、
     前記内部ノードが保持する前記画素データ電圧が前記所定電圧未満であるとき、前記出力ノードが前記第3トランジスタ素子を非導通状態とする電圧を保持することで、前記補償電圧を前記内部ノードに印加しないものであることを特徴とする請求項1に記載の画素回路。
    A self-refresh operation capable of compensating the pixel data voltage held by the internal node using the compensation voltage;
    The self-refresh operation
    When the pixel data voltage held by the internal node is equal to or higher than a predetermined voltage, the output node holds a voltage that makes the third transistor element conductive, whereby the second transistor element and the third transistor element Applying the compensation voltage to the internal node via
    When the pixel data voltage held by the internal node is less than the predetermined voltage, the output node holds a voltage that makes the third transistor element non-conductive, thereby applying the compensation voltage to the internal node. The pixel circuit according to claim 1, wherein the pixel circuit is not.
  3.  前記セルフリフレッシュ動作として、
     前記第1制御線に、第1ブースト電圧が印加され、前記第1走査信号線に、前記第1トランジスタ素子を導通状態とする電圧が印加され、前記第2走査信号線に、前記第2トランジスタ素子を非導通状態とする電圧が印加され、前記データ信号線に、基準電圧が印加される第1の動作が行われることで、前記中間ノードが、前記基準電圧を保持するとともに、前記出力ノードが、前記内部ノードが保持する前記画素データ電圧に対応する電圧を保持し、
     前記内部ノードが保持する前記画素データ電圧が前記所定電圧以上であるときは、前記第1の動作により、前記出力ノードが前記第3トランジスタ素子を導通状態とする電圧を保持し、
     前記内部ノードが保持する前記画素データ電圧が前記所定電圧未満であるときは、前記第1の動作により、前記出力ノードが前記第3トランジスタ素子を非導通状態とする電圧を保持することを特徴とする請求項2に記載の画素回路。
    As the self-refresh operation,
    A first boost voltage is applied to the first control line, a voltage for turning on the first transistor element is applied to the first scanning signal line, and the second transistor is applied to the second scanning signal line. The intermediate node holds the reference voltage and the output node is applied by performing a first operation in which a voltage that makes the element non-conductive is applied and a reference voltage is applied to the data signal line. Holds a voltage corresponding to the pixel data voltage held by the internal node,
    When the pixel data voltage held by the internal node is equal to or higher than the predetermined voltage, the first node holds a voltage that makes the third transistor element conductive by the first operation;
    When the pixel data voltage held by the internal node is lower than the predetermined voltage, the output node holds a voltage that makes the third transistor element non-conductive by the first operation. The pixel circuit according to claim 2.
  4.  前記セルフリフレッシュ動作として、
     前記第1の動作後に、
     前記第1走査信号線に、前記第1トランジスタ素子を非導通状態とする電圧が印加される第2の動作が行われ、
     前記内部ノードが保持する前記画素データ電圧が前記所定電圧以上であるときは、前記第2の動作により、前記出力ノードが、前記補償電圧に前記第3トランジスタ素子の閾値電圧を加算した電圧以上の電圧を保持することで、前記第3トランジスタ素子を導通状態として、前記中間ノードが前記補償電圧を保持し、
     前記内部ノードが保持する前記画素データ電圧が前記所定電圧未満であるときは、前記第2の動作により、前記出力ノードが、前記第3トランジスタ素子が非導通状態になる電圧を保持することで、前記中間ノードが前記基準電圧を保持し、
     前記第2の動作後に、
     前記第2走査信号線に、前記第2トランジスタ素子を導通状態とする電圧が印加される第3の動作が行われることを特徴とする請求項3に記載の画素回路。
    As the self-refresh operation,
    After the first operation,
    A second operation is performed in which a voltage that makes the first transistor element non-conductive is applied to the first scanning signal line;
    When the pixel data voltage held by the internal node is equal to or higher than the predetermined voltage, the second node causes the output node to be equal to or higher than a voltage obtained by adding the threshold voltage of the third transistor element to the compensation voltage. By holding the voltage, the third transistor element is made conductive, the intermediate node holds the compensation voltage,
    When the pixel data voltage held by the internal node is lower than the predetermined voltage, the second node holds the voltage at which the third transistor element is turned off by the second operation. The intermediate node holds the reference voltage;
    After the second operation,
    4. The pixel circuit according to claim 3, wherein a third operation is performed in which a voltage that makes the second transistor element conductive is applied to the second scanning signal line. 5.
  5.  前記補償電圧は、前記内部ノードが保持する前記画素データ電圧の最大電圧と等しいことを特徴とする請求項4に記載の画素回路。 5. The pixel circuit according to claim 4, wherein the compensation voltage is equal to a maximum voltage of the pixel data voltage held by the internal node.
  6.  前記基準電圧は、前記内部ノードが保持する前記画素データ電圧の最小電圧以下であることを特徴とする請求項4または5に記載の画素回路。 6. The pixel circuit according to claim 4, wherein the reference voltage is equal to or lower than a minimum voltage of the pixel data voltage held by the internal node.
  7.  前記第1ブースト電圧は、前記基準電圧に前記第3トランジスタ素子の閾値電圧を加算した電圧以上であることを特徴とする請求項3~6の何れか1項に記載の画素回路。 7. The pixel circuit according to claim 3, wherein the first boost voltage is equal to or higher than a voltage obtained by adding a threshold voltage of the third transistor element to the reference voltage.
  8.  前記所定電圧は、前記基準電圧に前記第3トランジスタ素子の閾値電圧及び前記第4トランジスタ素子の閾値電圧を加算した電圧であることを特徴とする請求項4~7の何れか1項に記載の画素回路。 The predetermined voltage is a voltage obtained by adding a threshold voltage of the third transistor element and a threshold voltage of the fourth transistor element to the reference voltage. Pixel circuit.
  9.  少なくとも1回の前記セルフリフレッシュ動作が行われるセルフリフレッシュ期間中であり、前記セルフリフレッシュ動作の後に、
     前記第1走査信号線に、前記第1トランジスタ素子を非導通状態とする電圧が印加され、前記第2走査信号線に、前記第2トランジスタ素子を非導通状態とする電圧が印加され、前記第1制御線に、前記内部ノードが保持する前記画素データ電圧の最小電圧から前記第3トランジスタ素子の閾値電圧を減算した電圧未満である第2ブースト電圧が印加される保持動作が行われることを特徴とする請求項3~8の何れか1項に記載の画素回路。
    The self-refresh operation is performed at least once, and after the self-refresh operation,
    A voltage for turning off the first transistor element is applied to the first scanning signal line, and a voltage for turning off the second transistor element is applied to the second scanning signal line, A holding operation is performed in which a second boost voltage that is less than a voltage obtained by subtracting a threshold voltage of the third transistor element from a minimum voltage of the pixel data voltage held by the internal node is applied to one control line. The pixel circuit according to any one of claims 3 to 8.
  10.  前記セルフリフレッシュ動作後かつ前記保持動作の開始前に、
     前記第1走査信号線に、前記第1トランジスタ素子を導通状態とする電圧が印加され、前記第2走査信号線に、前記第2トランジスタ素子を非導通状態とする電圧が印加され、前記第1制御線に、前記第2ブースト電圧が印加され、前記データ信号線に、前記内部ノードが保持する前記画素データ電圧の最小電圧以上かつ最大電圧以下となる保護電圧が印加される保護動作が行われることを特徴とする請求項9に記載の画素回路。
    After the self refresh operation and before the start of the holding operation,
    A voltage that turns on the first transistor element is applied to the first scanning signal line, and a voltage that turns off the second transistor element is applied to the second scanning signal line. A protection operation is performed in which the second boost voltage is applied to the control line, and a protection voltage that is higher than the minimum voltage and lower than the maximum voltage of the pixel data voltage held by the internal node is applied to the data signal line. The pixel circuit according to claim 9.
  11.  前記保護電圧が、前記内部ノードが保持する前記画素データ電圧の最小電圧及び最大電圧の中間電圧であることを特徴とする請求項10に記載の画素回路。 The pixel circuit according to claim 10, wherein the protection voltage is an intermediate voltage between a minimum voltage and a maximum voltage of the pixel data voltage held by the internal node.
  12.  少なくとも1回の前記セルフリフレッシュ動作が行われるセルフリフレッシュ期間の前に、
     前記第1制御線に、前記内部ノードが保持する前記画素データ電圧の最小電圧から前記第3トランジスタ素子の閾値電圧を減算した電圧未満である第3ブースト電圧が印加されることを特徴とする請求項2~11の何れか1項に記載の画素回路。
    Before the self-refresh period in which at least one self-refresh operation is performed,
    The third boost voltage that is less than a voltage obtained by subtracting a threshold voltage of the third transistor element from a minimum voltage of the pixel data voltage held by the internal node is applied to the first control line. Item 12. The pixel circuit according to any one of Items 2 to 11.
  13.  前記第1スイッチ回路が、前記第1及び第2トランジスタ素子の直列回路で構成され、
     前記第1トランジスタ素子の第1端子が前記データ信号線と、前記第1トランジスタ素子の第2端子と前記第2トランジスタ素子の第1端子が前記中間ノードと、前記第2トランジスタ素子の第2端子が前記内部ノードと、それぞれ接続していることを特徴とする請求項1~12の何れか1項に記載の画素回路。
    The first switch circuit comprises a series circuit of the first and second transistor elements;
    The first terminal of the first transistor element is the data signal line, the second terminal of the first transistor element, the first terminal of the second transistor element is the intermediate node, and the second terminal of the second transistor element. The pixel circuit according to any one of claims 1 to 12, wherein the pixel circuit is connected to the internal node.
  14.  前記第2スイッチ回路が、前記第3トランジスタ素子で構成され、
     前記第3トランジスタ素子の第1端子が前記電圧供給線と、前記第3トランジスタ素子の第2端子が前記中間ノードと、それぞれ接続していることを特徴とする請求項1~13の何れか1項に記載の画素回路。
    The second switch circuit includes the third transistor element;
    The first terminal of the third transistor element is connected to the voltage supply line, and the second terminal of the third transistor element is connected to the intermediate node, respectively. The pixel circuit according to the item.
  15.  前記電気容量が、前記第3トランジスタ素子の制御端子及び第2端子間の寄生容量を含むことを特徴とする請求項1~14の何れか1項に記載の画素回路。 15. The pixel circuit according to claim 1, wherein the electric capacitance includes a parasitic capacitance between a control terminal and a second terminal of the third transistor element.
  16.  前記電気容量が、前記出力ノードに一端が接続され、前記中間ノードに他端が接続される第1容量素子の容量を含むことを特徴とする請求項1~15の何れか1項に記載の画素回路。 The capacitance according to any one of claims 1 to 15, wherein the capacitance includes a capacitance of a first capacitive element having one end connected to the output node and the other end connected to the intermediate node. Pixel circuit.
  17.  請求項1~16の何れか1項に記載の画素回路を行方向及び列方向にそれぞれ複数配置して画素回路アレイを構成し、
     前記データ信号線に電圧を印加するデータ信号線駆動回路と、
     前記第1走査信号線及び前記第2走査信号線に電圧を印加する走査信号線駆動回路と、
     前記電圧供給線に電圧を印加する電圧供給線駆動回路と、
     前記第1制御線に電圧を印加する第1制御線駆動回路と、を備えることを特徴とする表示装置。
    A pixel circuit array is configured by arranging a plurality of pixel circuits according to any one of claims 1 to 16 respectively in a row direction and a column direction,
    A data signal line driving circuit for applying a voltage to the data signal line;
    A scanning signal line driving circuit for applying a voltage to the first scanning signal line and the second scanning signal line;
    A voltage supply line driving circuit for applying a voltage to the voltage supply line;
    And a first control line driving circuit for applying a voltage to the first control line.
  18.  それぞれの前記画素回路が、一端が前記内部ノードと接続し、他端が前記電圧供給線と接続する第2容量素子を備えることを特徴とする請求項17に記載の表示装置。 The display device according to claim 17, wherein each of the pixel circuits includes a second capacitor element having one end connected to the internal node and the other end connected to the voltage supply line.
  19.  第2制御線に電圧を印加する第2制御線駆動回路をさらに備え、
     それぞれの前記画素回路が、一端が前記内部ノードと接続し、他端が前記第2制御線と接続する第2容量素子を備えることを特徴とする請求項17に記載の表示装置。
    A second control line driving circuit for applying a voltage to the second control line;
    18. The display device according to claim 17, wherein each of the pixel circuits includes a second capacitor element having one end connected to the internal node and the other end connected to the second control line.
  20.  隣接する行に配置されるそれぞれの前記画素回路の行間に配置され、当該画素回路に備えられる前記第1トランジスタ素子の制御端子に共通して接続される前記第1走査信号線を、少なくとも1つ備えることを特徴とする請求項17~19の何れか1項に記載の表示装置。 At least one first scanning signal line that is arranged between rows of the pixel circuits arranged in adjacent rows and is commonly connected to a control terminal of the first transistor element provided in the pixel circuit. The display device according to any one of claims 17 to 19, further comprising:
  21.  隣接する行に配置されるそれぞれの前記画素回路の行間に配置され、当該画素回路に備えられる前記第4トランジスタ素子の第2端子に共通して接続される前記第1制御線を、少なくとも1つ備えることを特徴とする請求項17~20の何れか1項に記載の表示装置。 At least one first control line that is arranged between rows of the pixel circuits arranged in adjacent rows and is commonly connected to a second terminal of the fourth transistor element provided in the pixel circuit. The display device according to any one of claims 17 to 20, further comprising:
  22.  同一行に配置されるそれぞれの前記画素回路の前記第4トランジスタ素子の第2端子に共通して接続される前記第1制御線が、それぞれの行に対して設けられ、
     偶数行に対して設けられる前記第1制御線のそれぞれが接続される偶数行駆動線と、奇数行に対して設けられる前記第1制御線のそれぞれが接続される奇数行駆動線と、が前記第1制御線駆動回路に別々に接続されることを特徴とする請求項17~20の何れか1項に記載の表示装置。
    The first control line connected in common to the second terminal of the fourth transistor element of each of the pixel circuits arranged in the same row is provided for each row;
    The even-numbered drive line to which each of the first control lines provided for the even-numbered rows is connected, and the odd-numbered drive line to which each of the first control lines provided for the odd-numbered rows is connected. The display device according to any one of claims 17 to 20, wherein the display device is separately connected to the first control line driving circuit.
  23.  同一行に配置されるそれぞれの前記画素回路の前記第4トランジスタ素子の第2端子に共通して接続される前記第1制御線が、それぞれの行に対して設けられ、
     それぞれの前記第1制御線が、前記走査信号線駆動回路と一体を成す前記第1制御線駆動回路に、別々に接続されることを特徴とする請求項17~20の何れか1項に記載の表示装置。
    The first control line connected in common to the second terminal of the fourth transistor element of each of the pixel circuits arranged in the same row is provided for each row;
    21. Each of the first control lines is separately connected to the first control line driving circuit integrated with the scanning signal line driving circuit. Display device.
PCT/JP2012/054885 2011-03-10 2012-02-28 Pixel circuit and display device WO2012121056A1 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2011052528 2011-03-10
JP2011-052528 2011-03-10

Publications (1)

Publication Number Publication Date
WO2012121056A1 true WO2012121056A1 (en) 2012-09-13

Family

ID=46798024

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2012/054885 WO2012121056A1 (en) 2011-03-10 2012-02-28 Pixel circuit and display device

Country Status (1)

Country Link
WO (1) WO2012121056A1 (en)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010145663A (en) * 2008-12-17 2010-07-01 Sony Corp Liquid crystal display panel and electronic apparatus
WO2010143612A1 (en) * 2009-06-12 2010-12-16 シャープ株式会社 Pixel circuit and display device
WO2010143613A1 (en) * 2009-06-12 2010-12-16 シャープ株式会社 Pixel circuit and display device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010145663A (en) * 2008-12-17 2010-07-01 Sony Corp Liquid crystal display panel and electronic apparatus
WO2010143612A1 (en) * 2009-06-12 2010-12-16 シャープ株式会社 Pixel circuit and display device
WO2010143613A1 (en) * 2009-06-12 2010-12-16 シャープ株式会社 Pixel circuit and display device

Similar Documents

Publication Publication Date Title
JP5351974B2 (en) Display device
US8310638B2 (en) Pixel circuit and display apparatus
JP5452616B2 (en) Pixel circuit and display device
US8456400B2 (en) Liquid crystal device and electronic apparatus
TWI277944B (en) Liquid crystal display driving methodology with improved power consumption
WO2011114580A1 (en) Pixel circuit and display device
WO2011027600A1 (en) Pixel circuit and display device
JP5351973B2 (en) Pixel circuit and display device
WO2013105393A1 (en) Pixel circuit and display device
JP2012068599A (en) Liquid crystal display device
JP5351975B2 (en) Pixel circuit and display device
JP5346379B2 (en) Pixel circuit and display device
WO2012132630A1 (en) Liquid crystal display device
JP5342657B2 (en) Display device
WO2012029365A1 (en) Pixel circuit and display device
WO2012008216A1 (en) Data signal line drive circuit, display device, and data signal line drive method
KR100470843B1 (en) Active matrix type display device
WO2012056804A1 (en) Display device
JP6322944B2 (en) Electro-optical device, driving integrated circuit, driving method of electro-optical device, and electronic apparatus
WO2012121056A1 (en) Pixel circuit and display device
WO2013008528A1 (en) Pixel circuit and display device
JP4810910B2 (en) Electro-optical device, driving method, and electronic apparatus

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12755738

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase in:

Ref country code: DE

122 Ep: pct app. not ent. europ. phase

Ref document number: 12755738

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase in:

Ref country code: JP