WO2012102559A2 - 그래핀을 이용한 반도체 소자, 탄소 나노 물질을 이용한 반도체 소자, 그래핀을 이용한 반도체 소자 어레이, 및 그 반도체 소자 제조 방법 - Google Patents

그래핀을 이용한 반도체 소자, 탄소 나노 물질을 이용한 반도체 소자, 그래핀을 이용한 반도체 소자 어레이, 및 그 반도체 소자 제조 방법 Download PDF

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    • H10D62/882—Graphene
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
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    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/472—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having lower bandgap active layer formed on top of wider bandgap layer, e.g. inverted HEMT

Definitions

  • Semiconductor device using graphene semiconductor device using carbon nanomaterial, semiconductor device array using graphene, and method of manufacturing the semiconductor device
  • the present invention relates to a semiconductor device, and more particularly, to a nano device based on carbon nanomaterials such as graphene and carbon nano-rubber.
  • the present invention relates to an optoelectronic device and an optoelectronic device array using graphene.
  • the semiconductor device in the present invention is meant to include an optoelectronic device manufactured using a quantum well effect, as well as an electronic device commonly used, such as a memory device made of a semiconductor material.
  • Graphene is a carbon compound, one of graphite having a plate-like structure. It is a layered two-dimensional material. 1 is a diagram illustrating a two-dimensional structure of graphene.
  • Carbon allotropees mainly via covalent bonds, determine many physical properties, including crystal structures, by the linear combination of wave functions of the four outermost electrons. Most of the covalent bonds have a maximum probability of discovering electrons between atoms. Diamond is one of the allocarbons.
  • FIG. 2 is a view schematically illustrating the appearance of ⁇ -orbital and ⁇ -orbital in the structure of graphene.
  • the crystal momentum and energy of electrons have a dissimilar relationship (Ek), which is different from other two-dimensional electron systems.
  • Ek dissimilar relationship
  • graphene is a layer of carbon atoms that is the thinnest in the world, yet structurally and chemically stable, and has excellent electrical properties. At present, it is attracting attention as a next-generation transistor and electrode material to replace the existing technology because it can move electrons 100 times faster than single crystal silicon used in semiconductors and can flow 100 times more current than copper.
  • Graphene has good thermal, electrical, and mechanical properties, so it is expected to be used in as many areas as carbon narcissus.
  • the two-dimensional structure of graphene along with the unique physical properties mentioned above, has very unique advantages over other carbon allotropes in terms of electro-electronic utility. Due to the two-dimensional structure, the electronic circuit can be configured by introducing a top-down general semiconductor process represented by printing or etching.
  • graphene is a two-dimensional structure that looks at the energy band diagram generated by the electrons of ⁇ -orbitals, and the E at the K position in the bri l louin zone. Since the Fermi level is at this point, it is basically a metal-l ike.
  • FIG. 3 is a diagram illustrating an energy band of graphene.
  • the Brillouin area of graphene is shown in the upper left corner. Where energy is zero, graphene's Per 1 level is met, and at K, the conduction band and valence band meet at one point.
  • the area on the right is an enlarged view of the energy band in the low energy area at point K. You can see the shape of the two old ones meeting each other at K point.
  • Carbon nanotubes are formed in which graphite sheets are curled into nano-sized diameters, and are materials with extremely small diameters down to nanometers. Carbon nanotubes are broadly classified into single-walled single-walled carbon nanotubes (SWCNTs) and multi-walled carbon nanotubes (MWCNTs) in which multiple layers of carbon nanotubes are concentric.
  • SWCNTs single-walled single-walled carbon nanotubes
  • MWCNTs multi-walled carbon nanotubes
  • SWCNTs single-walled carbon nanotubes
  • the electrical properties of single-walled carbon nanotubes can be divided into armchair, zigzag, and chiral types depending on the angle at which the graphite sheet is curled.
  • the nanotubes are metallic, the zigzag nanolyve is a semi-gap semiconductor or semimetal, and the chiral nanotubes are semiconducting.
  • FIG. 4 is a diagram illustrating various forms of carbon nano-leave.
  • Diamonds, graphite, and fullerenes belong to the allotrope, and SWCNT is a structure in which a single layer of a roll is rolled. It is 0.5 to 3 nm in diameter. The diameter reaches 1.4 to 3 nm. Multi-walled carbon or notubes have 3 to 15 layers of walls, with diameters ranging from 5 to 100 nm.
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a semiconductor device having better characteristics using graphene, and a method of manufacturing the semiconductor device.
  • an object of the present invention is to provide a semiconductor device having better properties using carbon nanomaterials such as graphene and carbon nanotubes, and a method of manufacturing the semiconductor device.
  • the sieve element includes a substrate, a pattern layer formed in a predetermined form on the substrate, and a graphene layer formed in a predetermined direction on the pattern layer.
  • the graphene layer on a pre-formed pattern layer, the structure of the graphene is physically deformed, and thus the graphene has a semiconductor property, thereby making it possible to manufacture a semiconductor device using graphene.
  • the semiconductor device may further include a passivation layer formed on the graphene layer.
  • the passivation layer not only protects the graphene layer but also functions to keep the graphene insects in a deformed pattern.
  • the semiconductor device may further include an electrode layer formed in a predetermined region of the graphene layer.
  • the graphene device may be powered by the formed electrode.
  • the semiconductor device may further include an insulating layer formed between the substrate and the graphene layer.
  • the semiconductor device may implement a transistor device having an electrode charge formed on a graphene layer as a source / drain electrode and a substrate as a gate electrode.
  • a method of manufacturing the semiconductor device is also disclosed.
  • the semiconductor device using the carbon nanomaterial according to the second aspect of the present invention is a pattern layer having a predetermined form formed on a substrate, an insulating film layer formed on the pattern layer, and an insulating film layer And a pre-set carbon nanomaterial layer formed on the.
  • the carbon nanomaterial can be made semiconducting, so that the semiconductor device having excellent properties using the carbon nanomaterial Can be manufactured.
  • the semiconductor device may further include an insulating layer formed between the pattern layer and the substrate.
  • an insulating layer formed between the pattern layer and the substrate.
  • the carbon nanomaterial used in the carbon nanomaterial layer may be graphene or carbon nanotubes. With this configuration, it is possible to change the metal-l ike property of graphene to have semiconductor properties, and between the carbon nanotube rods in the CNT network. Regardless of the type of contact, semiconductor quality can be easily achieved.
  • Graphene of the carbon nanomaterial layer may be formed in a predetermined direction with respect to the shape of the pattern layer.
  • semiconductors having different characteristics depending on the direction of graphene formation
  • the device can be manufactured.
  • the method may further include an electrode layer formed on a predetermined region on the carbon nanomaterial layer.
  • This configuration can supply power to the carbon nanomaterial layer and implement a structure of a transistor using a substrate as a gate electrode.
  • the semiconductor device using the graphene according to the third aspect of the present invention is formed on a substrate, a pattern region of a predetermined form formed at a predetermined position on the substrate, and a pattern region It includes a graphene layer.
  • the graphene As the structure is physically deformed, the graphene has a semiconductor property, and thus the semiconductor device using the graphene can be manufactured.
  • the pattern region includes repeating patterns having different periods, and the repeating pattern having a large period may be positioned between the repeating patterns having a small period.
  • the repeating form is a line-grid form, the upper and lower portions of the repeating form have the same distance ratio, and the shape of the graphene structure deformed by the repeating form may be a zigzag form. have. This configuration enables the fabrication of better performance quantum well structured optoelectronic devices.
  • a repeating pattern having a large period and a repeating pattern having a small period may be alternately repeatedly positioned between the repeating pattern having a small period.
  • Such a configuration may include multiple quantum using graphene. It allows the fabrication of well structured optoelectronic devices.
  • the semiconductor device according to the present invention may further include a planar region in which the graphene insect is extended and positioned outside the pattern region on the substrate. This configuration allows the fabrication of semiconductor devices that do not require separate metal wiring to connect signals to a single device.
  • the semiconductor element array using graphene according to the present invention includes a plurality of semiconductor elements, and a wiring connecting the plurality of semiconductor elements to each other.
  • the semiconductor device includes a pattern region having a predetermined shape formed at a predetermined position on the substrate, a graphene layer formed on the pattern region, and a flat region in which the graphene layer extends outside the pattern region on the substrate.
  • Graphene layers in flat regions of semiconductor devices It is a graphene layer to be formed.
  • a metal (metal) band the property is the production of a semiconductor device using the graphene (graphene) can be to strip the semiconductive quality graphene on it becomes possible.
  • the field effect transistor manufactured by the present invention is excellent on / off current ratio compared to the graphene (graphene) -based element (on / off rat io) and mobility (mobi lity) and switching speed.
  • the present invention enables a large-area low cost (100W COSt) process, the product development and mass production is very superior to other technologies.
  • Figure 2 schematically shows the appearance of ⁇ -orbital and ⁇ -orbital in the structure of graphene One drawing.
  • FIG. 4 is a view showing various forms of carbon nanotubes.
  • FIG. 5 is a schematic cross-sectional view of a semiconductor device according to the first aspect of the present invention.
  • FIG. 6 is a view illustrating a direction in which a graphene layer is formed with respect to a pattern formed on a substrate.
  • FIG. 7 is a schematic flowchart for carrying out an embodiment of a method of manufacturing a semiconductor device using graphene according to the first aspect of the present invention.
  • FIG. 8 is a view showing a manufacturing process of a semiconductor device manufactured according to the method of FIG.
  • FIG. 9 is a schematic cross-sectional view of an embodiment of a semiconductor device using the carbon nanomaterial according to the second aspect of the present invention.
  • FIG. 10 is a schematic cross-sectional view of another embodiment of a semiconductor device using carbon nanofluorine according to the second aspect of the present invention.
  • FIG. 11 is a schematic flowchart for carrying out an embodiment of the method for manufacturing a semiconductor device using the carbon nanomaterial according to the second aspect of the present invention. ;
  • FIG. 12 illustrates a process of manufacturing the device of FIG. 9 in accordance with the method of FIG.
  • FIG. 13 shows a process of manufacturing the device of FIG. 10 in accordance with the method of FIG.
  • FIG. 14 is a schematic view showing a composition of an embodiment of an optoelectronic device using graphene according to a third aspect of the present invention.
  • FIG. 15 is a quantum well energy band diagram.
  • FIG. 16 illustrates multiple quantum wells formed through graphene overlying adjacent repeating grid structures formed at different intervals.
  • FIG. 17 illustrates a graphene and an energy band structure that are periodically modified.
  • FIG. 18 is a diagram illustrating a case in which the direction of graphene positioned at the edge of the pattern is zigzag.
  • Fig. 19 is a view showing an electronic element (field effect transistor) or an optical element (quantum well element) and electrode wiring formed only of graphene.
  • 20 is a view showing an array of electronic devices (field effect transistors) or optical devices (quantum well devices) formed only of graphene.
  • a semiconductor device using graphene includes a substrate 110, a pattern layer 120, a graphene layer 130, a passivation layer 140, an electrode layer 150, and an insulating film layer 160. It includes.
  • the pattern layer 120 is formed on the substrate 110 in a predetermined form, and the graphene layer 130 is formed on the pattern layer 120 in a predetermined direction.
  • the graphene layer 130 is formed on the pre-formed pattern layer 120 so that the structure of the graphene is physically deformed, so that the graphene has a semiconductor property. Manufacturing becomes possible.
  • the semiconductor device includes all the structures for changing the planar structure of graphene by raising graphene on a periodically formed pattern having a one-dimensional or two-dimensional shape.
  • the preset pattern is not a fully closed structure like carbon nanotubes (CNT) or a semi-cylindrical structure that is completely two-dimensionally open like graphene sheets. Grooves, stripes, as possible forms of periodic patterns, including half-cylinder structures. It may be formed of a rectangle, a triangle, a circle, an el Hptic, a cylinder, or the like.
  • a new pattern layer is formed on the substrate by using an electron beam resist, etc., but also a substrate, another metal, an insulating film, etc. are etched. You can also form a pattern.
  • a periodic pattern is formed at a nanometer scale using equipment such as an electron beam, and then a graphene sheet is formed thereon. When is raised, the graphene structure is physically periodically deformed.
  • two-dimensional graphene (metallic) has a metal characteristic because the bandgap energy is ⁇ 0.
  • the energy band gap in graphene is created by the modified electrical potential.
  • the size and location of the band gaps generated at this time are the intervals of the physically modified periodic arrays.
  • the pitch or height and the interaction with the underlying material can lead to different appearances.
  • the semiconductor device is a graphene in a one-dimensional, two-dimensional periodic array (array) It is a structure that changes the direction of (graphene) by 0 ⁇ 180 degrees, and induces different energy band gap characteristics according to a predetermined direction in which the graphene layer is formed to determine a suitable direction for each device use. You can choose.
  • FIG. 6 is a diagram illustrating a direction in which a graphene layer is formed with respect to a pattern formed on a substrate.
  • the change in the periodic strain structure interval according to the formation direction of the graphene layer on the pattern formed as shown in FIG. 6 changes the band gap of the graphene, thereby changing the characteristics of the manufactured semiconductor device.
  • the semiconductor device may further include a passivation layer 140 formed on the graphene layer 130.
  • the passivation layer 140 not only protects the graphene layer 130, but also serves to keep the graphene layer 130 in a deformed pattern.
  • the electrode layer 150 is formed in a predetermined region of the graphene layer 130. This configuration allows the graphene layer to be powered by the formed electrode.
  • metal electrodes may be formed through a passivation layer 140 formed on a graphene to fabricate a field effect transistor (FET) device.
  • FET field effect transistor
  • the insulating layer 160 is formed between the substrate and the graphene layer 130.
  • the semiconductor device may implement a transistor device having the electrode layer 160 formed on the graphene layer 130 as a source / drain electrode and the substrate 110 as a gate electrode.
  • FIG. 7 is a schematic flowchart for performing an embodiment of a method of manufacturing a semiconductor device using graphene according to the first aspect of the present invention
  • FIG. 8 is a diagram of a semiconductor device manufactured according to the method of FIG. 7. It is a figure which shows a manufacturing process.
  • thermal oxidation thermal oxidat ion
  • a resist for an e-beam such as HSQ or PMMA is coated, and a line pattern is formed on the periodic HSQ or PMMA with an electron beam. 120.
  • PMMA is coated on it to follow graphene along a periodic pattern.
  • the PMMA is patterned with an e-beam and source / Depositing a metal layer such as Au to form a source / drain electrode and recoating PMMA or PR to form an S / D electrode pattern
  • the PMMA (PR) is patterned by e-beam (photolitoh), and the source / drain electrode is formed by using the formed PMMA or PR to complete the production of the three-terminal transistor (transistor) (S150). ).
  • the semiconductor device using the carbon nanomaterial includes the substrate 210, the pattern layer 220, the insulating layer 230, the carbon nanomaterial layer 240, and the electrode layer 250.
  • the pattern layer 220 is formed in a predetermined form formed on the substrate 210, the insulating film layer 230 is formed on the pattern layer 220, the carbon nano material layer 240 is formed of an insulating film layer ( 230).
  • the semiconductor device includes all structures that change the electronic potential of graphene by using a gate signal pattern periodically formed in one or two dimensions. All structures are used as active channels of field effect transistors (FETs) using carbon nanotube networks, single carbon nanorods, and nanowires. It includes a form that periodically applies a gate signal at.
  • FETs field effect transistors
  • ⁇ 2> As described above, only a gate pattern to which a gate signal is applied may be manufactured in a predetermined form, so that the carbon nanomaterial may have semiconducting properties. Can be made.
  • the insulating layer 230 may also be formed between the pattern layer 220 and the substrate 210. Such a configuration enables the manufacture of more various types of semiconductor devices.
  • FIG. 10 is a schematic cross-sectional view of another embodiment of a semiconductor device using a carbon nanomaterial according to the second aspect of the present invention.
  • the insulating layer 230 is also formed between the pattern layer 220 and the substrate 210.
  • the carbon nanomaterial used in the carbon nanomaterial pack 240 may be graphene or carbon nanotubes.
  • the carbon nanomaterial is graphene
  • the metal-like properties of graphene can be changed to have semiconductor properties. In this case, it is possible to easily have semiconductor properties regardless of the contact method between the CNT rods in the CNT network.
  • nanometer scale can be achieved using equipment such as e-beams.
  • a gate insulating film is formed thereon, and a graphene sheet or carbon nanotube is formed thereon.
  • the rounding can cause periodic changes in the electrical potential energy felt by the electrons in graphene or CNTs.
  • periodic patterning is performed such that the change of the electrical potential is changed to -V, -V, -V, - ⁇ , as shown in FIG. 9, or the electrical potential is -V, 0-V as shown in FIG. 10. Can be made to change to 0.
  • the graphene of the carbon nanomaterial layer 140 is formed in a predetermined direction. With such a configuration, it is possible to manufacture a semiconductor device having different characteristics depending on the direction in which the graphene layer is formed.
  • the electrode layer 250 is formed in a predetermined region on the carbon nanomaterial layer 240. This configuration can supply power to the carbon nanomaterial layer 240, and the substrate 210 The structure of the transistor used as the transistor electrode can be realized.
  • FIG. 11 is a schematic flowchart for performing an embodiment of a method of manufacturing a semiconductor device using carbon nanomaterials according to the second aspect of the present invention
  • FIG. 12 is a device of FIG. 9 according to the method of FIG. It is a figure which shows the process of manufacturing it.
  • a resistXER for an e-beam such as PMMA or HSQ is coated on a silicon substrate, and then a periodic line pattern is formed with an e-beam.
  • the HSQ layer is stripped and etched away by a strip process
  • Si0 2 layer is formed on the silicon substrate by thermal oxidation
  • the S / D metal is deposited on it, the photoresist is coated, and the patterning is carried out through a development process.
  • the metal layer is etched to form a source / drain region, thereby completing the production of a three-terminal transistor.
  • the electric potential applied by the periodic gate pattern changes in the order of -V, -V ', -V, -V', and thus the band gap of graphene.
  • the electric potential applied by the periodic gate pattern changes in the order of -V, -V ', -V, -V', and thus the band gap of graphene.
  • CNT carbon nanotubes
  • FIG. 13 is a view illustrating a process of manufacturing the device of FIG. 10 according to the method of FIG. 11.
  • a Si0 2 layer used as a gate insulating film is formed on a silicon substrate by thermal oxidation, and then a gate metal layer is deposited. ), And then coat a resistXER for an e-beam such as PMMA or HSQ, and then form a periodic line pattern with an e-beam, and then form the PMMA or HSQ pattern. After wet or dry etching the gate metal surface between the patterns, the remaining PMMA or HSQ layer is stripped off by stripping. (S210). Next, a SiO 2 layer is formed thereon by thermal oxidation to complete formation of a periodic gate electrode and a gate insulating film (S220).
  • the S / D metal is deposited on it, the photoresist is coated, and the PR pattern is developed through a development process. The patterning is performed, and the metal layer is etched to form a source / drain region, thereby completing the manufacture of the three-terminal transistor (S240).
  • the electrical potential applied by the periodic gate pattern changes in the order of -V, 0, -V, 0, so as to open the band gap of graphene ( open) or improve the semiconducting properties of carbon nanotubes (QIT).
  • the optoelectronic device 300 using graphene includes a substrate 310, a pattern region 320 having a predetermined shape formed at a predetermined position on the substrate 310, and a graphene insect formed on the pattern region 320. 330.
  • the graphene layer 330 is formed on the pre-formed pattern region 320.
  • the structure of the graphene is physically deformed so that the graphene has semiconductor properties.
  • the pattern region 320 may include repeating patterns having different periods, and the repeating pattern having a large period may be located between the repeating patterns having a small period. Such a configuration enables the production of an optoelectronic device having a quantum well structure using graphene.
  • E g .barrier is made by bonding between, and has an energy band structure as shown in FIG.
  • the energy generated in the quantum well has a different energy from the band gap of the two semiconductors, it can be applied to a new electronic device by forming a material having a new band gap.
  • the emission energy of the quantum well has different energy from the band gaps of the two semiconductors, it can be used for fabricating a semiconductor laser or the like that oscillates at a desired wavelength.
  • quantum well-based lasers have a small volume and high carrier concentration, resulting in excellent radiation efficiency, low threshold levels, low current and stable ambient temperature. It has such characteristics as monochromaticity of the oscillation wavelength is good.
  • FIG. 14 shows an energy band diagram of graphene and a single quantum well formed over adjacent grid structures formed at different intervals according to the third aspect of the present invention.
  • single quantum wells or multiple quantum wells may be applied to various optoelectronic devices and electronic devices, and thus may be variously applied to the development of high performance devices.
  • FIG. 16 illustrates multiple quantum wells formed through graphene overlying adjacent repeating grid structures formed at different spacings.
  • FIG. 17 shows an energy band diagram of graphene placed on a nanopattern repeatedly formed of adjacent grid structures formed at different intervals, and multiple quantum wells formed therefrom.
  • the repeating shape on the pattern is a line grid (l ine-grid) shape, and the upper and lower portions of the repeating shape have the same distance ratio, and the graphene is deformed by the repeating shape.
  • the shape of the structure may be in the form of a zigzag. This configuration enables the fabrication of better performance quantum well structured optoelectronic devices.
  • FIG. 17 is a diagram showing a graphene and an energy band structure that are periodically deformed
  • FIG. 18 is a diagram illustrating a case in which the direction of the graphene positioned at the edge of the pattern is zigzag.
  • FIG. 17a shows zigzag on a graphene (edge line) which is periodically deformed
  • the line width when the direction of the graphene placed on the bent edge portion of the graphene in which the periodic deformation occurs in the form of a square wave is z ig Za g.
  • the bandgap As the (line width) changes from 8.6 ungstroms to about 13.0 angstroms, the bandgap also changes from l.OeV to 0.6 eV.
  • the graphene formed on the periodic nano pattern has a band gap depending on the shape, length, and direction in which the graphene is placed under the graphene. gap adjustment and band gap tuning are possible.
  • the semiconductor device according to the present invention may further include a planar region 340 in which the graphene layer 330 extends outside the pattern region 320 on the substrate 310. This configuration enables the fabrication of semiconductor devices without the need for contact resistance, which eliminates the need for metal wiring to connect signals to a single device.
  • metal wires have been used between devices or between a driving chip and a device to apply an electrical signal to the device.
  • the ohmic or short group barrier properties are exhibited according to the work function of the metal in contact with the Fermi level of the semiconductor.
  • the semiconductors and metals There have been constraints to choose differently.
  • the substrate on which the nanopattern is periodically formed under the graphene serves as a device, and the graphene on the flat substrate is By using metal properties, it is possible to fabricate an all-graphene-based device without a problem of contact resistance, which does not require a separate metal layer for connecting a signal to a single device, thereby improving performance of a single device. do.
  • FIG. 19 is a view showing an electronic device (field effect transistor) or an optical device (quantum well device) and electrode wiring formed only of graphene.
  • the semiconductor element array using graphene according to the third aspect of the present invention includes a plurality of semiconductor elements using graphene according to the present invention and wirings connecting them to each other.
  • the wiring at this time is a graphene layer connected to the graphene layer of the planar regions of the semiconductor devices.
  • Such a configuration can eliminate the multi-layer deposition and multiple processes required when a single device is manufactured in an array form such as a flat panel display or a memory chip, thereby reducing costs and providing excellent performance. It allows the implementation of the chip.
  • FIG 20 illustrates an electronic device (field effect transistor) or optical device (quantum well device) array formed only of graphene.
  • the unusual physical properties of graphene, a two-dimensional carbon allotrope Based on the properties, the nano-device is realized by using graphene which is periodically modified physical structure.
  • the present invention proposes a method of fabricating a one-dimensional quantum well structure by forming adjacent graphenes to which different periodic strains are applied, and initiating electronic and optical devices using the same.
  • a quantum well-based device is implemented using band structure scattering of graphene.
  • a graphene sheet is transferred onto an organ on which a periodic pattern is formed at a nanometer scale by using an equipment such as an e-beam, an applied periodic strain is applied. It takes advantage of the semiconducting properties (energy bandgap formation) of graphene modified by.
  • the graphene layers After forming adjacent nanostructures in a single layer with different cycles and then transferring graphene thereon, the graphene layers, which are periodically differently deformed, can be easily formed adjacent to each other. Therefore, the semiconductor layer required for forming a single quantum well structure is not required three times, and there is no defect due to lattice mismatch occurring at the interface of semiconductor materials when different semiconductor materials are deposited. It is possible to easily form a quantum well with good performance.
  • the energy level emitted by the quantum wells has different energy from the bandgap energy of the adjacently modified graphene, it is possible to manufacture a laser that emits a desired wavelength so that it can be applied to various optical device fields. Can be.

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  • Carbon And Carbon Compounds (AREA)

Abstract

그래핀을 이용한 반도체 소자는 기판, 기판상에 미리 설정된 형태로 형성된 패턴층, 및 패턴층상에 미리 설정된 방향으로 형성된 그래핀층을 포함한다. 그래핀층을 미리 형성된 패턴층상에 형성함으로써 그래핀의 구조가 물리적으로 변형이 생기게 되어 그래핀이 반도체적 성질을 띠게 되어 그래핀을 이용한 반도체 소자의 제조가 가능하게 된다. 탄소 나노 물질을 이용한 반도체 소자는 기판 상에 형성된 미리 설정된 형태를 가지는 패턴층, 패턴층상에 형성된 절연막층, 및 절연막층상에 형성된 미리 설정된 탄소 나노 물질층을 포함한다. 게이트 시그널(Gate signal)을 가하는 게이트 패턴(gate pattern)만을 미리 설정된 형태로 제작함으로써, 탄소 나노 물질이 반도체 성질을 띠게 할 수 있으므로 탄소 나노 물질을 이용하여 우수한 특성의 반도체 소자의 제조가 가능하게 된다. 전자 또는 광전자 소자인 반도체 소자는 기판, 기판상의 미리 설정된 위치에 형성된 미리 설정된 형태의 패턴 영역, 및 패턴 영역 상에 형성된 그래핀층을 포함한다. 이와 같이, 그래핀층을 미리 형성된 패턴 영역상에 형성함으로써 그래핀의 구조가 물리적으로 변형이 생기게 되어 그래핀이 반도체적 성질을 띠게 되어 그래핀을 이용한 반도체 소자의 제조가 가능하게 된다. 특히, 패턴 영역은 서로 다른 주기의 반복 형태의 패턴들을 포함하며, 큰 주기를 가지는 반복 형태의 패턴이 작은 주기를 가지는 반복 형태의 패턴 사이에 위치할 수 있다. 이와 같은 구성에 의하면, 그래핀을 이용해 양자 우물 구조를 가지는 광전자 소자를 제조할 수 있게 된다.

Description

【명세서】¬
발명의 명칭 ]
그래핀을 이용한 반도체 소자 , 탄소 나노 물질을 이용한 반도체 소자， 그래 핀을 이용한 반도체 소자 어레이 , 및 그 반도체 소자 제조 방법
【기술분야】
<1> 본 발명은 반도체 소자에 관한 것으로서 , 더욱 상세하게는 그래핀이나 탄소 나노 류브와 같은 탄소 나노 물질 기반의 나노 소자 (Nano Device)에 관한 것이다. <2> 또한 , 그래핀을 이용한 광전자 소자 (photonic device) 및 광전자 소자 어 레 이에 관한 것이다.
<3> 본 발명에서의 반도체 소자란 반도체를 소재로 하여 만든 메모리 소자와 같 이 흔히 사용되는 전자 소자는 물론 , 양자 우물 효과 등을 이용하여 제작되는 광전 자 소자를 포함하는 의미 이다.
【배경 기술】
<4> 지난 1985년에 발견된 플러린 (C60)과 1991년에 발견된 탄소나노류브와 더불 어 2004년 ~2005년에 이루어진 그래핀 (graphene)의 성공적인 분리로 이제 탄소로만 이루어진 물질을 이용하여 0차원 , 1차원 및 2차원 공간에서 전자 및 여러 입자들의 물리 적 성질을 연구할 수 있게 되었다.
<5> 그래핀은 탄소 화합물로써， 판상 구조를 가지는 그래파이트 (graphite)의 한 . 겹 인 2차원 물질이다. 도 1은 그래핀의 2차원 구조를 도시하고 있는 도면이다.
<6> 주로 공유결합을 통해서 이루어진 탄소 동소체들은 4개의 최외각 전자들의 파동함수의 선형결합의 방식에 따라 결정구조를 포함한 많은 물리 적 성질이 결정된 다. 공유결합을 이루는 대부분의 고체들은 전자를 발견할 확률분포가 원자와 원자 사이에서 최 대가 된다. 탄소동소체 중 하나인 다이아몬드가 그 대표적인 예이다.
<7> 하지만 , 그래핀에서는 세 개의 최외각 전자들의 선형결합만이 탄소간의 강한 공유결합에 참여하여 도 1에서 도시된 바와 같은 육각형 그물모양 평면을 만들고 , 여분의 최외각 전자의 파동함수는 평면에 수직 인 형 태로 존재하게 된다. 평면에 평 행하게 강한 공유결합에 참여하는 전자들의 상태를 σ—오비탈이라고 부르며 ,' 평면 에 수직한 전자의 상태를 π -오비탈이라 한다. 도 2는 그래핀의 구조에서 σ -오비 탈과 π -오비탈의 모습을 개략적으로 도시한 도면이다.
<8> 그래핀의 물리적 성질을 결정하는 페르미준위 근처의 전자의 파동함수들은 π -오비탈들의 선형 결합으로 이루어져 있다. 이러한 그래핀에서 전자의 결정운동 량과 에너지는 서로 비 례하는 분산관계 (Ek)를 가지므로 , 다른 이차원 전자계와는 사소한 차이처 럼 보이는 선형적 인 결정 운동량-에너지 분산 관계식과 육각형 모양 의 살창구조가 바로 개념적으로 새로운 이차원 전자계를 그래핀에서 만들어내는 가 장 중요한 구성요소들이다.
<9> 따라서 , 그래핀은 탄소 원자 한 층으로 돼 있어 세상에서 가장 얇은 물질이 면서도 구조적 화학적으로 안정적 이며 , 뛰어난 전기적 성질을 가지고 있다. 현재 반도체에서 사용되는 단결정 실리콘보다 전자를 100배 이상 빠르게 이동시키고 구 리보다도 100배 많은 전류를 흐르게 할 수 있어 기존 기술을 대체할 차세대 트랜지 스터 및 전극 소재로 주목받고 있다.
<ιο> 그래핀은 열적， 전기적， 기 계적 특성 이 좋아 탄소나류브만큼 많은 영역에 서 그 웅용을 기대하고 있다. 특히， 그래핀이 가지고 있는 이차원 구조는 앞에서 언급한 독특한 물리적 성질과 더불어 전기-전자적 웅용 측면에서 여타의 탄소 동소 체들과는 다른 매우 독특한 장점올 가지고 있다. 이차원 구조로 인하여 인쇄， 식 각 등으로 대표되는 탑 -다운 (top-down) 방식의 일반적인 반도체 공정을 도입해서 전자회로를 구성할 수 있다는 장점이다.
<ιι> 그런데， 그래핀 (Graphene)은 2차원 구조로 π -오비탈의 전자들에 의해 생성 되는 에너지 밴드 다이어그램 (energy band diagram)을 보면 브릴루인 영 역 (bri l louin zone) 내꾀 K 위치에서 E=0이 곳에 페르미 준위 (Fermi level )이 있게 되므로 , 기본적으로 금속성 (metal-l ike) 성격을 가지고 있다.
<12> 도 3은 그래핀의 에너지 띠를 도시하고 있는 도면이다. 도 3에서 왼쪽 위 모 서 리에 그래핀의 브릴루인 영 역이 도시되어 있다. 에너지가 0인 곳이 그래핀의 퍼 1 르미 준위 이며 K점에서 전도띠와 원자가띠가 한점에서 만난다. 오른쪽 영 역은 낮은 에너지 영 역의 에너지띠를 K점에서 확대해 본 그림 이다. 두개의 고깔이 K점에서 서 로 만나는 모양을 확인할 수 있다.
<13> 하지만, 그래핀 (Graphene)이 전자 소자로서 활용되기 위해서는 반도체적 성 질을 띠어야 하는데 이를 위해서는 그래핀 (graphene)의 에너지 밴드 다이어그램 (energy band diaram)에서 밴드갭 (band gap)이 존재해야 하는 필요가 있다.
<14> 따라서 그래핀 (graphene)의 에너지 밴드갭 (Energy band gap)을 형성하기 위 한 여 러가지 다양한 방법들 (결함 (defect) 형성 등)이 제시되고 있으나, 현재까지는 기존의 실리콘 (Si ) 기반 트랜지스터 (transistor)에 해당하는 스위칭 속도 (switching speed)나 온 /오프 전류비 (0n/0ff rat io)를 구현하지는 못하고 있다.
<15> 또한， 광전자 소자로의 적용을 위해 그래핀의 밴드갭을 용이하게 조절할 수 있는 기술이 개발되지 못하고 있는 상태이다. <i6> 탄소 나노 튜브는 혹연판 (graphite sheet)이 나노 크기의 직경으로 등글게 말린 형 태로서， 그 직경이 나노미터 수준으로 극히 작은 영역의 물질을 말한다. 탄 소 나노 튜브는 구조에 따라 한 겹으로 된 단일벽 탄소나노튜브 (SWCNT) , 여러겹의 탄소나노튜브가 동심원상을 이루는 다중벽 탄소나노류브 (MWCNT)로 크게 분류한다.
<17> 단일벽 탄소 나노 류브 (SWCNT)의 전기 적 특성은 흑연판 (graphite sheet)이 말린 각도에 따라 암체어 (armchair) , 지그재그 (zigzag)， 키랄 (chiral) 타입으로 나 눌 수 있는데 암체어 (armchair) 나노튜브는 금속성을 , 지그재그 (zigzag) 나노류브 는 갭이 작은 반도체 이거나 준금속 성질을 , 키랄 (chiral ) 나노튜브는 반도체 특성 을 띠 게 된다. 도 4는 탄소나노류브의 여러 형 태를 도시한 도면이다.
<18> 다이아몬드와 흑연 , 플러 렌 등이 동소체에 속하며， SWCNT는 단순히 혹연판 한층을 말아 놓은 구조로 직경 이 0.5~3nm이며 이중벽 탄소나노튜브는 단일벽 탄소 나노튜브 두 층이 동심축을 이룬 형태로 직경이 1.4~3nm 에 이른다. 다중벽 탄소나 노튜브는 벽수가 3~15겹으로 충을 이루며 직경은 5~100nm에 이른다.
<i9> CNT의 경우도 완벽하게 도체성을 띠거나 반도체성을 띠는 CNT만을 분리하기 힘든 상황이며 , 반도체적 성 질을 면 CNT라고 하더라도 어느 정도 도체 성질을 나태 내는 성분들이 흔재된 상태로 대부분 존재하게 된다.
<20> 따라서 CNT를 전계 효과 트랜지스터 (FET)의 반도체층으로 이용할 경우에도 혼재된 도체 성분들 때문에 또는 CNT 로드 (rod)들 간에 형성된 네트워크 (network) 내의 접촉 (contact) 저항 등에 의해서 반도체적 성질을 나타나는데 제 ^이 생겨 반 도체적 성 질이 저하되는 부분이 있어 왔다.
【발명의 상세한 설명】¬
기술적 과제】
<21> 본 발명은 상술한 종래의 문제점을 해결하기 위해 안출된 것으로서 , 그래핀 을 이용하여 보다 우수한 특성을 가지는 반도체 소자, 및 반도체 소자를 제조하는 방법을 제공하는 것을 목적으로 한다.
<22> 또한， 그래핀의 밴드갭을 용이하게 조절하여 광전자 소자로의 적용이 가능하 도록 하는 반도체 소자 및 반도체 소자 어레이를 제공하는 것을 목적으로 한다.
<23> 또한， 그래핀이나 탄소 나노 튜브와 같은 탄소 나노 물질을 이용하여 보다 우수한 특성을 가지는 반도체 소자， 및 반도체 소자를 제조하는 방법을 제공하는 것을 목적으로 한다.
ί기술적 해결방법 3
<24> 상기 목적을 달성하기 위해 본 발명의 제 1태양에 따른 그래핀을 이용한 반도 체 소자는기판, 기판상에 미리 설정된 형 태로 형성된 패턴층 , 및 패턴층상에 미리 설정된 방향으로 형성된 그래핀층을 포함한다.
<25> 이와 같이， 그래핀층을 미리 형성된 패턴층상에 형성함으로써 그래핀의 구조 가 물리 적으로 변형이 생기게 되어 그래핀이 반도체적 성질을 띠게 되어 그래핀을 이용한 반도체 소자의 제조가 가능하게 된다.
<26> 반도체 소자는 그래핀층상에 형성된 패시베이션층을 더 포함할 수 있다. 이 경우 패시베이션층은 그래핀층을 보호할 뿐만 아니라 그래핀충이 변형된 패턴을 계 속 유지하도록 해주는 기능을 수행하게 된다.
<27> 또한， 반도체 소자는 그래핀층의 미리 설정된 영 역에 형성된 전극층을 더 포 함할 수 있다. 그래핀 소자는 형성된 전극에 의해 전력을 공급받을 수 있게 된다. <28> 또한 , 반도체 소자는 기판과 그래핀층 사이에 형성된 절연막층을 더 포함할 수 있다 . 이 경우 반도체 소자는 그래핀층 상에 형성된 전극충을 소스 /드레인 전극 으로 하고 기판을 게이트 전극으로 하는 트랜지스터 소자를 구현할 수 있게 된다. <29> 아울러 , 상기 반도체 소자를 제조하는 방법이 함께 개시된다.
<30> 또한， 상기 목적을 달성하기 위해 본 발명의 제 2태양에 따른 탄소 나노 물질 을 이용한 반도체 소자는 기판 상에 형성된 미리 설정된 형태를 가지는 패턴층 , 패 턴층상에 형성된 절연막층， 및 절연막층상에 형성된 미리 설정된 탄소 나노 물질층 을 포함한다.
<3 i> 게이트 시그널 (Gate signal )을 가하는 게이트 패턴 (gate pattern)만을 미리 설정된 형 태로 제작함으로써， 탄소 나노 물질이 반도체 성 질을 띠게 할 수 있으므 로 탄소 나노 물질을 이용하여 우수한 특성의 반도체 소자의 제조가 가능하게 된다.
<32> 또한 , 반도체 소자는 패턴층과 기판 사이에 형성된 절연막충을 더 포함할 수 있다 . 이와 같은 구성으로 보다 다양한 형태의 반도체 소자의 제조가 가능하게 된 다.
<33> 탄소 나노 물질층에 사용되는 탄소 나노 물질은 그래핀 , 또는 탄소 나노 튜 브일 수 있다. 이 러한 구성에 의해， 그래핀 (graphene)의 금속성 (metal-l ike) 성질 을 변화시켜 반도체 성질을 띠게 할 수 있고， 탄소 나노 튜브 네트워크 (CNT Network) 내의 탄소 나노 튜브 로드 (CNT rod)들 간의 접촉 방식에 상관없이 반도체 적 성 질을 용이하게 갖게 할 수 있다.
<34> 탄소 나노 물질층의 그래핀은 패턴층의 형태에 대해 미리 설정된 방향으로 형성될 수 있다 . 이 경우 그래핀의 형성 방향에 따라 다른 특성을 가지는 반도체 소자를 제조할 수 있게 된다.
<35> 또한， 탄소 나노 물질층상의 미리 설정된 영역에 형성된 전극층을 더 포함할 수 있다. 이러한 구성으로 탄소 나노 물질층에 전력을 공급할 수 있고， 기판을 게 이트 전극으로 사용하는 트랜지스터의 구조를 구현할수 있게 된다.
<36> 아울러， 상기 반도체 소자를 제조하는 방법 발명이 개시된다.
<37> 또한, 상기 목적을 달성하기 위해， 본 발명의 제 3태양에 따른 그래핀을 이용 한 반도체 소자는 기판， 기판상의 미리 설정된 위치에 형성된 미리 설정된 형태의 패턴영역， 및 패턴영역상에 형성된 그래핀층을 포함한다.
<38> 이와 같이, 그래핀층을 미리 형성된 패턴 영역상에 형성함으로써 그래핀의 :
구조가 물리적으로 변형이 생기게 되어 그래핀이 반도체적 성질을 띠게 되어 그래 핀을 이용한 반도체 소자의 제조가가능하게 된다.
<39> 이때, 패턴영역은 서로 다른 주기의 반복 형태의 패턴들을포함하며, 큰 주 기를 가지는 반복 형태의 패턴이 작은 주기를 가지는 반복 형태의 패턴 사이에 위 치할 수 있다. 이와 같은 구성은 그래핀을 이용해 양자우물 구조를 가지는 광전자 소자를 제조할 수 있게 된다.
<40> 반복 형태는 라인 그리드 (line-grid) 형태이고, 반복 형태의 상부와 하부는 동일한 거리 비율을 가지며， 반복 형태에 의해 변형되는 그래핀 구조의 형태는 지 그재그 (zigzag) 형태일 수 있다. 이러한 구성은 보다 우수한 성능의 양자 우물 구 조 광전자 소자의 제조를 가능하게 한다.
<41> 작은 주기를 가지는 반복 형태의 패턴 사이에 큰 주기를 가지는 반복 형태의 패턴과 작은 주기를 가지는 반복 형태의 패턴이 교대로 반복적으로 위치할 수 있 다 이러한 구성은 그래핀을 이용하여 다중 양자 우물 구조의 광전자 소자의 제조 를 가능하게 해준다.
<42> 또한， 본 발명에 따른 반도체 소자는 기판상의 패턴 영역 외부에 그래핀충 이 연장되어 위치하는 평탄 영역을 더 포함할 수 있다. 이러한 구성은 단일 소자에 신호를 연결하는 금속 배선이 별도로 필요없는 반도쩨 소자를 제조할 수 있도록 해 준다.
<43> 또한， 본 발명에 따른 그래핀을 이용한 반도체 소자 어레이는 복수의 반도체 소자， 및 복수의 반도체 소자를 서로 연결하는 배선을포함한다. 이때, 반도체 소 자는， 기판상의 미리 설정된 위치에 형성된 미리 설정된 형태의 패턴영역， 패턴영 역상에 형성된 그래핀층, 및 기판상의 패턴 영역 외부에 그래핀층이 연장되어 위치 하는 평탄 영역을 포함하고， 배선은 반도체 소자들의 평탄 영역의 그래핀층들이 연 결되는 그래핀층이다.
<44> 이 러한 구성에 의하면 , 평판 디스플레이나 메모리 칩과 같이 단일 소자를 어 레이 형 태로 제작하여 사용하는 경우 요구되는 다수의 공정을 생략할 수 있게 되 어 , 저비용으로도 우수한 성능의 디스플레이와 메모리 칩의 구현이 가능하게 된다. 【유리한 효과】
<45> 본 발명에 의하면 , 금속 (metal ) 성질을 띠는 그래핀 (graphene)에 반도체 성 질을 띠 게 할 수 있어 그래핀을 이용한 반도체 소자의 제조가 가능하게 된다.
<46> 또한， 본 발명은 종래 제안된 발명들에 비해 밴드갭 조절이 용이하기 때문 에 , 본 발명을 통해 제작된 전계효과 트랜지스터는 기존 그래핀 (graphene) 기반 소 자 대비 우수한 온 /오프 전류비 (on/off rat io) 및 , 이동도 (mobi l ity) 그리고 스위 칭 속도 (switching speed)를 제공한다.
<47> 또한， 본 발명은 대면적 저비용 ( l 0W COSt ) 공정 이 가능하여 제품 개발 및 양 산이 타 기술 대비 매우 우수하다.
<48> 또한, 탄소 나노 튜브 네트워크 (CNT Network) 내의 탄소 나노 튜브 로드 (CNT rod)들 간의 접촉 방식에 상관없이 반도체적 성질을 용이하게 갖게 할 수 있다. <49> 또한， 게이트 시그널 (Gate signal )을 가하는 게이트 패턴 (gate pattern)만을 나노 스케일 (Nano scale)로 제작함으로써 , 후속 소자 (device) 제조 공정이 단순해 지고 저비용 ( low cost) 제품 개발이 가능하다.
<50> 또한， 그래핀을 이용해 양자 우물 구조를 가지는 광전자 소자를 제조할 수 있게 된다.
<51> 또한， 보다 우수한 성능의 양자 우물 구조의 광전자 소자의 제조가 가능해 진다.
<52> 또한， 그래핀을 이용하여 다중 양자 우물 구조의 광전자 소자의 제조가 가능 해진다.
<53> 또한, 단일 소자에 신호를 연결하는 금속 배선이 별도로 필요없는 반도체 소 자를 제조할 수 있게 된다.
<54> 또한, 평판 디스플레이나 메모리 칩과 같이 단일 소자를 어 레이 형태로 제작 하여 사용하는 경우 요구되는 다수의 공정을 생략할 수 있게 되어， 저비용으로도 우수한 성능을 가지는 디스플레이와 메모리 칩의 구현이 가능하게 된다.
【도면의 간단한 설명】
<55> 도 1은 그래핀의 2차원 구조를 도시하고 있는 도면 .
<56> 도 2는 그래핀의 구조에서 σ -오비탈과 π -오비탈의 모습을 개략적으로 도시 한 도면 .
<57> 도 3은 그래핀의 에너지 띠를 도시하고 있는 도면.
<58> 도 4는 탄소나노튜브의 여러 형태를 도시한도면.
<59> 도 5는 본발명의 제 1태양에 따른 반도체 소자의 개략적인 단면도.
<60> 도 6는 기판상에 형성된 패턴에 대한 그래핀층의 형성 방향을 도시한 도면.
<61> 도 7은 본 발명의 제 1태양에 따른 그래핀을 이용한 반도체 소자 제조 방법의 일 실시예를 수행하기 위한 개략적인 흐름도.
<62> 도 8은 도 7의 방법에 따라 제조되는 반도체 소자의 제조 공정을 도시한 도 면.
<63> 도 9는 본 발명의 제 2태양에 따른 탄소 나노물질을 이용한반도체 소자의 일 실시예의 개략적인 단면도.
<64> 도 10은 본 발명의 제 2태양에 따른 탄소나노불질을 이용한 반도체 소자의 다른 실시예의 개략적인 단면도.
<65> 11은 본 발명의 제 2태양에 따른 탄소 나노 물질을 이용한 반도체 소자 제 조 방법의 일 실시예를 수행하기 위한 개략적인 흐름도. ；
<66> 도 12는 도 11의 방법에 따라 도 9의 소자를 제조하는 공정을 도시한 도면.
<67> 도 13은 도 11의 방법에 따라도 10의 소자를 제조하는 공정을 도시한도면.
<68> 도 14는 본 발명의 제 3태양에 따른 그래핀을 이용한 광전자소자의 일실시예 의 구초를 개략적으로 도시한도면 .
<69> 도 15는 양자우물 에너지 밴드 다이어그램.
<70> 도 16은 서로 다른 간격을 가지고 형성된 인접한 반복된 그리드 (grid) 구조 위에 놓인 그래핀을 통해 형성된 다중 양자우물을도시한도면.
<71> 도 17은 주기적으로 변형된 그래핀과 에너지 밴드 구조를 도시한 도면.
<72> 도 18은 패턴의 에지에 위치한 그래핀의 방향이 지그재그인 경우를 도시한 도면.
<73> 도 19는 그래핀만으로 형성된 전자소자 (전계효과 트랜지스터) 또는 광소자 ( 양자우물 소자)와 전극 배선을 도시한도면.
<74> 도 20은 그래핀만으로 형성된 전자소자 (전계효과 트랜지스터) 또는 광소자 ( 양자 우물 소자) 어레이를 도시한도면.
【발명의 실시를 위한 형태】
<75> 이하, 첨부된 도면을 참조하여 본 발명의 바람직한실시예를 설명한다.
<76> 도 5는 본 발명의 제 1태양에 따른 반도체 소자의 개략적인 단면도아다. <77> 도 5에서, 그래핀을 이용한 반도체 소자는, 기판 (110)， 패턴층 (120)， 그래핀 층 (130), 패시베이션층 (140)， 전극층 (150)， 및 절연막층 (160)을 포함한다.
<78> 패턴층 (120)은 미리 설정된 형태로 기판 (110)상에 형성되고, 그래핀층 (130) 은 미리 설정된 방향으로 패턴층 (120) 상에 형성된다.
<79> 이와 같이, 그래핀층 (130)을 미리 형성된 패턴층 (120)상에 형성함으로써 그 래핀의 구조가 물리적으로 변형이 생기게 되어 그래핀이 반도체적 성질을 띠게 되 어 그래핀올 이용한 반도체 소자의 제조가 가능하게 된다.
<80> 반도체 소자는 1차원 또는 2차원 형태의 주기적으로 형성된 패턴 (pattern) 위에 그래핀 (graphene)을 올려 그래핀 (graphene)의 평면구조를 변화시키는 모든 구 조를 포함한다.
<8i> 따라서， 미리 설정된 패턴은 탄소나노튜브 (CNT)처럼 완전히 폐쇄된 (closed) 된 구조나 그래핀 쉬트 (graphene sheet)처럼 완전 2차원적으로 개방 (open)되는 구 조가 아닌 것으로서， 반원통 (half-cylinder) 구조를 포함한 주기적 패턴 (pattern) 들의 가능한 형태로 그루브 (groove), 스트라이프 (stripe). 직사각형 (Rectangle)， 삼각형 (triangle), 원형 (circular)， 타원형 (el Hptic) , 원통형 (cylinder) 등의 구 조로 형성될 수 있다.
<82> 또한, 주기적 패턴 (pattern)들을 형성하기 위해, 전자빔 레지스트 등을 이용 하여 기판 상에 새로운 패턴층을 형성하는 것은 물론, 기판 (substrate)이나 다른 금속 (metal), 절연막등을 식각 (etching)하여 패턴을 형성할수도 있다.
<83> 본 실시예에서와 같이， 전자범 (e-beam) 등과 같은 장비를 이용하여 나노미터 스케일 (scale)로 주기적인 패턴 (pattern)을 형성한 후， 그 위에 그래핀 쉬트 (graphene sheet)를 올리게 되면， 그래핀 (graphene) 구조가 물리적으로 주기적으로 변형이 생기게 된다.
<84> 반도체에서 주기적인 전자포텐셜 (electronic potential)에 의해 전자의 에 너지 밴드갭이 생기듯이， 기본적으로 밴드갭 (band gap) 에너지가 ~0이라서 메탈 특 성을 띠는 2차원 그래핀 (graphene)의 평면 구조를 주기적으로 바꾸어 줌으로써 변 형된 전기적 포텐셜에 의해 그래핀 (graphene) 내의 에너지 밴드 갭 (energy band gap)이 생성되게 된다.
<85> 이때 생기는 밴드갭의 크기와위치는 물리적으로 변형된 주기적 배열의 간격
(pitch) 또는 단차 (height)그리고 하부에 놓인 물질과의 상호 작용 (interact ion) 등에 의해 여러가지로 다르게 나타나게 된다.
<86> 또한， 반도체 소자는 1차원， 2차원 주기적 어레이 (array)에 그래핀 (graphene)의 방향을 0~180도 바꾸어 가면서 을리는 구조로서 , 그래핀층이 형성되 는 미리 설정된 방향에 따른 서로 다른 에너지 밴드 갭 (energy band gap) 특성을 유도하여 소자 ( device) 웅용 별로 적합한 방향을 선택할 수 있다.
<87> 도 6은 기판상에 형성된 패턴에 대한 그래핀층의 형성 방향을 도시한 도면이 다.
<88> 도 6과 같이 형성된 패턴 위에 놓인 그래핀층의 형성 방향에 따른 주기적 변 형 구조 간격의 변화는 그래핀의 밴드갭을 변화시키게 되어 제조된 반도체 소자의 특성을 변화시키 게 된다.
<89> 반도체 소자는 그래핀층 (130)상에 형성된 패시베이션 (140)충을 더 포함할 수 있다. 이 경우 패시베이션층 (140)은 그래핀층 (130)을 보호할 뿐만 아니라 그래핀층 (130)이 변형된 패턴을 계속 유지하도록 해주는 기능을 수행하게 된다.
<90> 전극층 (150)은 그래핀층 (130)의 미리 설정된 영역에 형성된다. 이러한 구성 에 의해 그래핀층은 형성된 전극에 의해 전력을 공급받을 수 있게 된다. 예를 들어， 전계 효과 트랜지스터 (FET) 소자를 제작하기 위해 그래핀 (graphenen) 위에 형성된 패시베이션층 (passivat ion layer ; 140))를 통해 금속 (Metal) 전극들을 형성 할 수 있다.
<9 i> 절연막층 (160)은 기판과 그래핀층 (130) 사이에 형성된다. 이 경우 반도체 소 자는 그래핀층 (130) 상에 형성된 전극층 (160)을 소스 /드레인 전극으로 하고 기판 (110)을 게이트 전극으로 하는 트랜지스터 소자를 구현할 수 있게 된다.
<92> 도 7은 본 발명의 제 1태양에 따른 그래핀을 이용한 반도체 소자 제조 방법의 일 실시 예를 수행하기 위 한 개략적인 흐름도이고， 도 8은 도 7의 방법에 따라 제조 되는 반도체 소자의 제조 공정을 도시한 도면이다.
<93> 먼저 , 실리콘 (Si l icon) 기판위에 게이트 (gate) 절연막으로 사용되는 Si02 충
( layer)을 열산화법 (thermal oxidat ion)으로 형성한다 (S110) .
<94> 다음으로， HSQ 또는 PMMA와 같은 전자범 (e-beam)용 레지스트 (resistKER)를 코팅 하고， 전자빔 (e-beam)으로 주기적 인 HSQ 또는 PMMA에 라인 패턴 ( l ine pattern)을 형성한다 (120) .
<95> 이어서， PMMA 또는 HSQ 패턴 (pattern) 위에 그래핀 (graphene)을 코팅
(coat ing)하거나 증착 (deposit ion) 한다 (130) .
<96> 그 위에 PMMA를 코팅 (coat ing)하여 주기적 패턴 (pattern)을 따라서 그래핀
(grahene)이 밀착 형성 되도록 한다 (140) .
<97> 마지막으로 , PMMA를 전자범 (e-beam)으로 패터닝 (patterning)을 하고 , 소스 / 드레인 (source/drain) 전극 형성을 위해 금 (Au)과 같은 금속층 (metal layer)을 증 착 (depostion)하고, S/D 전극 패턴 (pattern)을 형성하기 위해 PMMA또는 PR을 다시 코팅 (coating)하고， PMMA (PR)을 e-beam (photolitoh )에 의해 패터닝 (patterning) 을 하며， 형성된 PMMA또는 PR을 이용하여 Source /Drain 전극을 형성함으로써 3단 자 트랜지스터 (transistor) 제작을 완료하게 된다 (S150).
<98>
<99> 도 9는 본 발명의 제 2태양에 따른 탄소 나노 물질을 이용한 반도체 소자의 일 실시예의 개략적인 단면도이다. 도 9에서, 탄소 나노 물질을 이용한 반도체 소 자는 기판 (210)， 패턴층 (220)， 절연막층 (230)， 탄소나노물질층 (240) , 전극층 (250) 을 포함한다.
<ιοο> 패턴층 (220)은 기판 (210)상에 형성된 미리 설정된 형태로 형성되고, 절연막 층 (230)은 패턴층 (220)상에 형성되며， 탄소 나노 물질층 (240)은 절연막층 (230)상에 형성된다.
<ι ι> 이때， 반도체 소자는 1차원 또는 2차원 형태의 주기적으로 형성된 게이트 시 그널 패턴 (gate signal pattern)을 이용하여 그래핀 (graphene)의 전자 포텐셜 (electronic potential)을 변화시키는 모든 구조를 포함하며, 탄소 나노 튜브 네트 워크 (CNT network)나 단일 탄소 나노 류브 로드 (CNT rod), 그리고 나노 와이어 (Nano wire) 등을 이용하여 전계 효과 트랜지스터 (FET)의 활성 채널 (active channel)로 이용하는 모든 구조에서 게이트 시그널 (gate signal)을 주기적으로 가 하는 형태를 포함한다.
<ιο2> 이와 같이, 게이트 시그널 (Gate signal)을 가하는 게이트 패턴 (gate pattern)만을 미리 설정된 형태로 제작함으로써, 탄소 나노 물질이 반도체 성질을 띠게 할 수 있으므로 탄소 나노 물질을 이용하여 우수한 특성의 반도체 소자의 제 조가 가능하게 된다.
<103> 절연막층 (230)은 패턴층 (220)과 기판 (210) 사이에도 형성될 수 있다. 이와 같은 구성으로 보다 다양한 형태의 반도체 소자의 제조가 가능하게 된다.
<104> 도 10은 본 발명의 제 2태양에 따른 탄소 나노 물질을 이용한 반도체 소자의 다른 실시예의 개략적인 단면도이다. 도 10에서는 도 9에서와는 달리 절연막층 (230)이 패턴층 (220)과 기판 (210) 사이에도 형성되어 있는 것을 확인할수 있다.
<105> 탄소 나노 물질충 (240)에 사용되는 탄소 나노 물질은 그래핀, 또는 탄소 나 노 튜브일 수 있다. 탄소 나노 물질이 그래핀인 경우 그래핀 (graphene)의 금속성 (metal-like) 성질을 변화시켜 반도체 성질을 띠게 할 수 있고, 탄소 나노 류브인 경우 탄소 나노 튜브 네트워크 (CNT Network) 내의 탄소 나노 류브 로드 (CNT rod)들 간의 접촉 방식에 상관없이 반도체적 성질을 용이하게 갖게 할수 있다.
<106> 이와 같이， 전자범 (e-beam) 둥과 같은 장비를 이용하여 나노미터 스케일
(scale)의 주기적인 패턴 (pattern)을 가진 게이트 (gate) 배선들을 형성한 후， 그 위에 게이트 (Gate) 절연막을 형성하고 그 위에 그래핀 쉬트 (graphene sheet)나 탄 소 나노 튜브 (Carbon Nano tube) 둥을 을리게 되면, 그래핀 (graphen) 또는 CNT 내 에 전자들이 느끼는 전기적 포텐셜 에너지 (potential energy)가 주기적으로 바뀌게 할 수 있다.
<107> 이를 위해 도 9에서와 같이 전기적 포텐셜의 변화가 -V, -V, -V, -Ψ , 식 으로 변화되도록 주기적 패터닝을 하거나， 도 10에서와 같이 전기적 포텐셜을 -V, 0 - V， 0 와 같이 변화되도록 제작할수 있다.
<108> 따라서， 이들 각각의 경우 서로 다른 에너지 밴드갭을 갖는 반도체 성질을 띠게 할 수 있을 뿐만 아니라， 공간 주기적 게이트 배선의 물리적 구조를 단순히 바꾸어 줌으로써 상대적으로 쉽게 밴드갭 엔지니어링 (band gap engineering)을 할 수 있다.
<109> 그러므로， 기본적으로 밴드갭 (band gap) 에너지가 ~0인 그래핀 (graphene)의 특성을 변형시켜 반도체적 성질을 띠게 할 수 있으며, CNT를 이용한 전계 효과 트 랜지스터 제작시 CNT 네트워크 (network)내의 CNT 로드 (rod)들 간의 접촉 (contact) 에 따른 반도체적 성질을 개선할 수 있으므로 이를 이용한 CNT 전계 효과트랜지스 터의 성능 향상도 기대 할 수 있다.
<ιιο> 또한, 탄소 나노 물질이 그래핀인 경우 탄소 나노물질층 (140)의 그래핀은 미리 설정된 방향으로 형성된다. 이와 같은 구성으로, 그래핀층의 형성 방향에 따 라 다른 특성을 가지는 반도체 소자를 제조할 수 있게 된다.
<ιπ> 도 6에서처럼 게이트 시그널 (gate signal)의 공간 주기적 패턴과 그래핀
(graphene) 또는 CNT의 놓인 위치에 따른 변형된 전기 포텐셜에 의해서 서로 다른 밴드갭 (band gap)을 갖는 트랜지스터 (Transistor)의 제작이 가능하다.
<ιΐ2> 이와 같이， 1차원, 2차원 주기적 어레이 (array)에 그래핀 (graphene) 또는
CNT의 방향을 0 180도 바꾸어 가면서 올리는 구조를 채택함으로써， 방향에 따른 서 로 다른 에너지 밴드갭 (energy band gap) 특성을 유도하여 소자 (device) 웅용별로 적합한 방향을 선택할 수 있게 된다.
<ii3> 전극층 (250)은 탄소 나노 물질층 (240)상의 미리 설정된 영역에 형성된다. 이 러한 구성으로 탄소 나노 물질층 (240)에 전력을 공급할 수 있고, 기판 (210)을 게이 트 전극으로 사용하는 트랜지스터의 구조를 구현할 수 있게 된다.
<Π4> 도 11은 본 발명의 제 2태양에 따른 탄소 나노 물질을 이용한 반도체 소자 제 조 방법의 일 실시예를 수행하기 위한 개략적인 흐름도이고, 도 12는도 11의 방법 에 따라 도 9의 소자를 제조하는 공정을 도시한도면이다.
<π5> 먼저, 실리콘 (Silicon) 기판위에 PMMA나 HSQ와 같은 전자빔 (e-beam) 용 레지 스트 (resistXER)을 코팅 한 후 전자범 (e-beam)으로 주기적인 라인 패턴 (line pat tern)을 형성한다. (S210)
<Π6> 다음으로， 형성된 PMMA또는 HSQ 패턴 (pattern) 사이에 들어나 있는 시실 리콘 (silicon) 기판의 표면을 드라이 에칭 (dry etching)한 후 남아있는 PMMA 또는
HSQ 층 (layer)을 스트립 (strip) 공정을 하여 벗겨내고， 식각 (etching)된 실리콘
(silicon) 기판 위에 Si02층 (layer)을 열산화법 (thermal oxidation)으로 형성한다
.(S220)
<ιΐ7> 이어서, 기판의 주기적 패턴 (pattern)이 형성되어 있는 영역의 게이트 (gate) 절연층 위에 그래핀 (graphene) 또는 탄소 나노류브 (CNT)를 형성한다 (S230).
<Π8> 마지막으로， 그 위에 S/D 금속 (metal)을 증착 (depositon)하고, 포토 레지스 트 (Photo resist; PR)을 코팅 (coating)한 후 현상 (develop) 공정을 통해 PR 패터닝 (patterning)을 하며， 금속층 (Metal layer)을 식각 (etching)하여 소스 /드레인 (Source /Drain) 영역을 형성함으로써， 3단자 트랜지스터 (transistor) 제작을 완료 하게 된다.
<ιΐ9> 이 경우에 주기적 게이트 패턴 (gate pattern)에 의해 인가된 전기적 포텐셜 이 -V, -V', -V, -V', 순으로 변화하게 되어 그래핀 (graphene)의 밴드갭 (band gap) 을 개방 (open)하거나 탄소 나노 튜브 (CNT)의 반도체적 성질을 개선하게 된다.
<i20> 도 13은 도 11의 방법에 따라도 10의 소자를 제조하는 공정을 도시한도면 이다.
<i2i> 먼저， 실리콘 (Silicon) 기판 위에 게이트 (gate) 절연막으로 사용되는 Si02 층 (layer)을 열산화법 (thermal oxidation)으로 형성한 후, 게이트 메탈층 (gate metal layer)을 증착 (deposit ion) 하고， PMMA나 HSQ와 같은 전자범 (e-beam)용 레지 스트 (resistXER)을 코팅한 후， 전자빔 (e-beam)으로 주기적인 라인 패턴 (line pattern)을 형성하며， 형성된 PMMA또는 HSQ패턴 (pattern) 사이에 들어나 있는 게 이트 금속 (gate metal) 표면을 웨트 에칭 (wet etch) 또는 드라이 에칭 (dry etching) 한 후 남아있는 PMMA 또는 HSQ 층 (layer)을 스트립 (strip) 공정을 하여 벗겨낸다 (S210). <i22> 다음으로， 그 위에 Si02층 (layer)을 열산화법 (thermal oxidation)으로 형 성하여， 주기적 게이트 (gate) 전극 및 게이트 (gate) 절연막 형성을 완료한다 (S220) .
<123> 이어서, 기판의 주기적 패턴 (pattern)이 형성되어 있는 영역의 게이트
(gate) 절연층위에 그래핀 (graphene) 또는 탄소 나노튜브 (CNT)를 형성한다 (S230).
<124> 마지막으로， 그 위에 S/D 금속 (metal)을 증착 (d印 osition)하고， 포토 레지 스트 (Photo resist; PR)를 코팅 (coating)한 후 현상 (develop) 공정을 통해 PR패터 닝 (patterning)을 하며, 금속층 (Metal layer)을 식각 (etching)하여 소스 /드레인 (Source /Drain) 영역을 형성함으로써， 3단자 트랜지스터 (transistor) 제작을 완료 하게 된다 (S240).
<125> 이 경우에 주기적 게이트 패턴 (gate pattern)에 의해 인가된 전기적 포텐셜 이 -V, 0， -V, 0, 순으로 변화하게 되어 그래핀 (graphene)의 밴드갭 (band gap)을 개방 (open)하거나 탄소 나노튜브 (QIT)의 반도체적 성질을 개선하게 된다.
<126>
<127> 도 14는 본 발명의 제 3태양에 따론 그래핀을 이용한 광전자소자의 일실시예 의 구조를 개략적으로 도시한 도면이다. 도 14에서, 그래핀을 이용한 광전자 소자 (300)는 기판 (310)， 기판 (310)상의 미리 설정된 위치에 형성된 미리 설정된 형태의 패턴 영역 (320), 및 패턴 영역 (320) 상에 형성된 그래핀충 (330)을 포함한다.
<128> 이와 같이， 그래핀층 (330)을 미리 형성된 패턴 영역 (320)상에 형성함으로^ 그래핀의 구조가 물리적으로 변형이 생기게 되어 그래핀이 반도체적 성질을 띠게
~ 되어 그래핀을 이용한 광전자소자의 제조가가능하게 된다.
<129> 이때， 패턴 영역 (320)은 서로 다른 주기의 반복 형태의 패턴들을 포함하며， 큰 주기를 가지는 반복 형태의 패턴이 작은 주기를 가지는 반복 형태의 패턴 사이 에 위치할 수 있다. 이와 같은 구성은 그래핀을 이용해 양자 우물 구조를 가지는 광전자 소자를 제조할 수 있게 된다.
<130> 도 15는 양자 우물 에너지 밴드 다이어그램이다. 단일 양자 우물 (SQW:
Single Quantum Well)은 벤드갭이 작은 반도체 (Eg.well)를 밴드갭이 큰 반도체
(Eg.barrier)사이에 접합시켜 제작이 되며， 도 16과 같은 에너지 밴드 구조를 갖게 된 다.
<ni> 여기서 LQff가 층분히 작게 되면 크기 양자화 (size quatization)로 인해 양자 우물 내의 전자들은 양자화된 에너지 준위를 가지게 된다. 그리고 이러한 밴드구조 의 흡수 에너지는 Eg, = Eg,wel l + E0,e + Eo,h로 주어지며 Eo.e (Eo.h)는 양자화된 전자 ( 홀) 에너지에 해당된다 .
<132> 한편， 양자 우물에서 생성되는 에너지는 두 반도체의 밴드 갭과 다른 에너지 를 갖게 되므로 새로운 밴드 갭을 가지는 물질을 형성하여 새로운 전자 소자에 적 용이 될 수 있다. 또한， 이러한 양자우물이 방출하는 (emission) 에너지도 두 반도 체의 밴드갭들과는 다른 에너지를 갖게 되므로 , 원하는 파장으로 발진하는 반도체 레이저 등을 제작하는데 웅용될 수 있다.
<133> 이 러한 양자 우물 기반 레이저는 부피가 작고 캐리어 농도가 높아 우수한 방 사 효율 (radiat ive eff iciency)을 보이며， 낮은 문턱 준위를 가져 전류를 작게 할 수 있을 뿐만 아니라 주위의 온도에 대해 안정적이며 발진 파장의 단색성이 좋다는 점 등의 특징을 가지고 있다.
<134> 도 14에는 본 발명의 제 3태양에 따라 서로 다른 간격을 가지고 형성된 인접 한 그리드 (grid) 구조 위에 놓인 그래핀과 이를 통해 형성된 단일 양자우물의 에너 지 밴드 다이어그램이 도시되어 있다.
<135> 이를 에너지밴드 다이어그램 상에서 보게 되면 도 16에서와 같은 양자우물 구조가 형성된다. 또한, 이 러한 나노 격자 구조를 dl-d2-dl-d2-dl 순으로 연속적으 로 인접하게 기판 위에 형성한 후， 그 위에 그래핀을 올리게 되면 다 양자 우물 구현도 가능하게 된다. '. <136> 양자 우물이 두 개 이상 접합이 될 경우 다중 양자 우물 (Mult i Quantum
Wel l )이라고 부르며 이러한 MQW은 SQW이 가지는 특징 (장점 )들을 갖고 있을 뿐만 아니라 더 많은 캐리어가 축척 (accumulat ion)이 되며 활성층 (act ive region)의 부 피가 SQW대비 더 크므로 더 높은 이득과 문턱 전류 밀도를 갖게 되어 높은 광파워 ( l ight power)를 보이게 된다.
<137> 따라서， 단일 양자우물이나 다중 양자우물들은 다양한 광전 소자 및 전자 소 자에 적용되어 성능이 우수한 소자 개발에 다양하게 적용될 수 있다.
<138> 도 16은 서로 다른 간격을 가지고 형성된 인접한 반복된 그리드 (grid) 구조 위에 놓인 그래핀을 통해 형성된 다중 양자 우물을 도시한 도면이다. 도 17에는 서 로 다른 간격을 가지고 형성된 인접한 그리드 (grid) 구조를 반복작으로 형성한 나 노 패턴 (pattern) 위에 놓인 그래핀과， 이를 통해 형성된 다중 양자우물의 에너지 밴드 다이어그램이 도시되어 있다.
<i 39> 이때 , 패턴 상의 반복 형 태는 라인 그리드 ( l ine-grid) 형 태이고 , 반복 형 태 의 상부와 하부는 동일한 거리 비율을 가지며 , 반복 형태에 의해 변형되는 그래핀 구조의 형태는 지그재그 (zigzag) 형태일 수 있다. 이러한 구성은 보다 우수한 성능 의 양자 우물 구조 광전자소자의 제조를 가능하게 한다.
<140> 도 17은 주기적으로 변형된 그래핀과 에너지 밴드 구조를 도시한 도면이고, 도 18은 패턴의 에지에 위치한 그래핀의 방향이 지그재그인 경우를 도시한 도면이 다.
<i4i> 도 17a는 주기적으로 변형된 그래핀 (에지 라인 (edge line)에서 지그재그
(zigzag) 방향을 가지는 그래핀 예시)을 도시하고 있으며， 18b 계산된 에너지 밴드 구조를 도시하고 있다. 도 17b에서 선폭을 증가시킴에 따라 밴드갭이 작아지는 것 을 확인할 수 있다.
<W2> 도 17의 예시에서 구형파 (square wave) 형태로 주기적인 변형이 일어난 그래 핀에서 휘어지는 에지 부분에 놓인 그래핀의 방향이 지그재그 (zigZag)일 경우 선폭
(line width)이 8.6 웅스트롬에서 약 13.0 옹스트롬으로 변화됨에 따라 밴드갭도 l.OeV에서 0.6eV로 변화되는 것을 알수 있다.
<i 3> 이러한 현상에 의해, 주기적인 나노 패턴 (nano pattern) 위에 형성된 그래핀 은 그래핀 아래에 놓인 나노 패턴 (nano pattern)의 모양， 길이, 그리고 그래핀이 놓여진 방향에 따라 밴드갭 (band gap) 조절 및 밴드갭 조정 (band gap tuning)아가 능하게 되는 것이다.
<144> 또한， 도 14에서처럼 서로 다른 주기 (dl, d2; dl<d2)를 가지는 라인 (line grid) 형태의 나노구조를 기판 위에 dl-d2-dl 순으로 인접하게 형성한 후， 그래핀 을 전체적으로 전사시키게 되면， 간격이 적은 (dl) 구조 위에 있는 그래핀은 큰 밴 드갭 (^ ^^을 띠게 되며， 간격이 큰 (d2) 구조 위에 있는 그래핀은 작은 밴드갭
( ,well)을 갖게 되는 것이다.
<145> 본 발명에 따른 반도체 소자는 기판 (310) 상의 패턴 영역 (320) 외부에 그래 핀층 (330)이 연장되어 위치하는 평탄 영역 (340)을 더 포함할 수 있다. 이러한 구성 은 단일 소자에 신호를 연결하는 금속 배선이 별도로 필요없는 반도체 소자를 접촉 저항의 문제 없이 제조할수 있도록 해준다.
<146> 종래의 양자우물 소자를 포함한 전자소자 제작시 해당소자에 전기적 신호를 인가하기 위해서 소자들간에 또는 구동 칩과 소자 간에 금속 배선들을 사용해 왔 다.
<147> 여기서 반도체 물성을 띠고 있는 소자와 금속 배선을 접합하는 과정에서 반 도체의 페르미 준위와 접촉된 금속의 일함수에 따라 오믹 (ohmic) 특성이나 숏트기 배리어 특성을 보이게 되므로, 오믹 (ohmic) 조건이 되는 반도체와 금속을 물질별로 다르게 선택해야 되는 제약이 있어 왔다.
<148> 또한, 오믹 (ohmic) 특성을 보이는 금속-반도체 조합을 찾았다고 하더라도 두 물질간에 접촉시 생기는 접촉 저항은 항상 있게 되므로 대면적 소자 어레이나 고집 적 소자들을 제작시 이러한 접촉저항에 의한 신호 지연 및 왜곡 현상이 발생하게 된다.
<149> 하지만, 본 발명의 그래핀 기반 소자 제작기술을 ½·용하는 경우:, 그래핀 아 래에 주기적으로 나노패턴이 형성된 기판은 소자로서 역할을 하게 되고, 평평한 기 판 위에 놓인 그래핀은 금속 특성을 나타내는 성질을 이용하게 되면， 단일 소자에 신호를 연결하는 금속층이 별도로 필요없는 전체 그래 핀 (all-graphene) 기반 소자 를 접촉 저항의 문제 없이 제작할 수 있어 단일 소자의 성능을 개선할 수 있게 된 다.
<150> 도 19는 그래핀만으로 형성된 전자소자 (전계효과 트랜지스터) 또는 광소자 ( 양자우물 소자)와 전극 배선을 도시한도면이다.
<151> 또한, 본 발명의 제 3태양에 따른 그래핀을 이용한 반도체 소자 어레이는 본 발명에 따른 그래핀을 이용한 반도체 소자 복수개와 이들을 서로 연결하는 배선을 포함한다. 이때의 배선은 반도체 소자들의 평탄 영역의 그래핀층과 연결되는 그래 핀층이다.
<152> 이러한 구성은 평판 디스플레이나 메모리 칩과 같이 단일 소자를 어레이 형 태로 제작하여 사용하는 경우 요구되는 다층 증착 및 다수의 공정을 생략할 수 있 도록 하여, 비용 절감과우수한성능을 가지는 디스플레이와 메모리 칩의 구현이 가능하도록 해준다.
<153> 도 20은 그래핀만으로 형성된 전자소자 (전계효과트랜지스터) 또는 광소자 ( 양자 우물 소자) 어테이를 도시한 도면이다.
<154> 일반적으로, 단일 소자를 어레이 형태로 제작하여 사용하는 평판 디스플레이 및 메모리 칩의 경우， 요구되는 다층 증착 및 여러번의 포토 공정과 에칭 공정 등 에 의해 공정이 복잡해지고 비용이 상승하며， 수율 및 성능에 미치는 공정 및 설계 이슈들이 있어왔다.
<155> 그러나 도 20과 같이 별도의 금속 배선과 절연층들 없이 단일 그래핀층을 형 성하는 공정을 통해 (PSG: 주기적으로 변형된 그래핀， FG: 평평한 기판 위에 놓인 그래핀), 공정 단순화와 비용절감， 그리고 우수한 성능을 갖는 디스플레이와 메모 리 칩을 구현할 수 있게 된다.
<156> 본 발명의 제 3태양에서는 2차원 탄소 동소체인 그래핀의 특이한 물리적 성질들에 기반을 두고 주기적으로 물리적인 구조가 변형된 그래핀을 이용하여 나노 소자를 구현한다.
<157> 특히， 서로 다른 주기적인 스트레인이 인가된 그래핀을 인접하게 형성함으로 써 1차원 양자우물 구조를 제작하고， 이를 이용한 전자 및 광소자를 기1발하는 방안 을 제시한다.
<158> 이를 위해, 그래핀의 밴드 구조흩 이용하여 양자우물 기반의 소자를 구현한 다. 즉， 전자범 (e-beam) 등과 같은 장비를 이용하여 나노미터 크기 (scale)로 주기 적인 패턴 (pattern)이 형성된 기관 위에 그래핀 시트 (graphene sheet)를 전사할 경 우, 인가되는 주기적인 스트레인에 의해 변형된 그래핀 (graphene)이 갖는 반도체적 성질 (에너지 밴드갭 형성)을 이용한다.
<159> 본 발명의 제 3태양에 의하면, 다음과 같은 효과가 있다.
<160> 1) 서로 다른 주기를 가지고 인접한 나노구조를 단일 층으로 형성한 후, 그 위에 그래핀을 전사하는 공정을 통해 주기적으로 다르게 변형이 된 그래핀 (graphene) 층을 쉽게 인접하도록 형성할 수 있으므로, 기존의 단일 양자우물 구조 형성시 필요한 반도체층 세번 연속 증착 공정이 필요 없고 서로 다른 반도체 물질 을 증착시 반도체 물질들의 경계면에서 발생하는 격자 불일치 (lattice mismatch) 등에 의한 결함 (defect)이 없게 되어 보다 성능이 우수한 양자우물을 보다 용이하 게 형성할 수 있다.
<161> 2) 서로 다른 주기를 가진 인접한 나노구조를 연속 반복하여 형성 한후, 그 래핀을 전사함으로써 기존 다중 양자우물 형성시 필요한 반도체 다층 증착 공정 및 계면간 격자 불일치 (lattice mismatch)에 의한 결함 (defect)을 완전히 없애 성능이 우수하고 공정이 단순한 다중 양자 우물 형성도 용이하게 된다.
<162> 3) 이를 통해 제작된 양자우물이 가지는 에너지 레벨은 주기적인 그래핀들이 원래 가지고 있던 밴드갭들과는 다른 에너지 준위 (밴드갭)를 갖는 물질을 보다 더 쉽게 만들 수 있어서 , 다양한 전자소자에 웅용될 수 있다.
<163> 4) 이러한 양자우물이 방출하는 에너지 준위는 인접하여 변형된 그래핀이 갖 는 밴드갭 에너지들과는 다른 에너지를 갖게 되므로， 원하는 파장을 방출하는 레이 저를 제작할 수 있어 다양한 광소자분야에 적용될 수 있다.
<!64> 5) 기존에 실리콘 (Si) 기판이나 갈륨비소 (GaAs) 기판 등을 이용해 전자소자 나 광소자 제작시 필요한 3~4마스크 (Mask) 공정 스템 (step) 및 증착 공정 등을 단 일 공정으로 간단화시켜 저비용 (low cost) 공정이 가능할 뿐 아니라 플렉서블 기판 에도 적용이 가능한 장점이 있다 <165> 6) 주기적 인 나노구조들이 형성된 부분에는 단일 양자우물이나 다중 양자우 물이 형성되도록 하고， 각 양자우물 기반 소자에 신호를 보내거나 소자들끼리 연결 하는 역할을 하는 배선 등은 기판의 평평한 부분을 이용하도록 그래핀을 한번에 전 사 후 패터닝 하는 공정을 적용함으로써， 소자와 배선간 접합저항의 문제 없이 전 체 그래핀 (al l-graphene) 기반 양자우물 전자 /광소자들이 단일 기판 위에 집적된 시스템을 구현할 수 있다.
<166>
<167> 본 발명 이 비록 일부 바람직한 실시 예에 의해 설명되었지만， 본 발명의 범위 는 이에 의해 제한되어서는 아니 되고 , 특허 청구범위에 의해 뒷받침되는 상기 실시 예의 변형 이나 개량에도 미쳐야 할 것이다.
<168>

Claims

【청구의 범위】
【청구항 1】
기판;
상기 기관상에 미리 설정된 형 태로 형성된 패턴층； 및
상기 패턴충상에 미리 설정된 방향으로 형성된 그래핀층을 포함하는 것을 특 징으로 하는 그래핀을 이용한 반도체 소자.
【청구항 2】
제 1항에 잇어서，
상기 그래핀층상에 형성된 패시베이션층을 더 포함하는 것을 특징으로 하는 그래핀을 이용한 반도체 소자.
[청구항 3】
제 1항에 있어서 ,
상기 그래핀층의 미리 설정된 영 역에 형성된 전극층을 더 포함하는 것을 특 징으로 하는 그래핀을 이용한 반도체 소자 .
【청구항 4]
제 1항에 있어서，
상기 기판과 그래핀층 사이에 형성된 절연막층을 포함하는 것을 특징으로 하는 그래핀을 이용한 반도체 소자.
【청구항 5】
기판상에 미리 설정된 형태의 패턴층을 형성하는 단계 ; 및
상기 패턴층상에 미리 설정된 방향으로 그래핀층을 형성하는 단계를 포함하 는 것을 특징으로 하는 그래핀을 이용한 반도체 소자 제조 방법 .
ί청구항 6
제 5항에 잇어서，
상기 그래핀층상에 패시베이션층을 형성하는 단계를 더 포함하는 것을 특징 으로 하는 그래핀을 이용한 반도체 소자 제조 방법 .
【청구항 η
제 5항에 있어서 ,
상기 그래핀층의 미리 설정된 영 역에 전극층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 그래핀을 이용한 반도체 소자 제조 방법 .
【청구항 8】
제 5항에 있어서， 상기 기판과 그래핀층 사이에 절연막층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 그래핀을 이용한 반도체 소자 제조 방법 .
【청구항 9】
기판 상에 형성된 미리 설정된 형 태를 가지는 패턴충 ;
상기 패턴층상에 형성된 절연막층 ; 및
상기 절연막충상에 형성된 미리 설정된 탄소 나노 물질층을 포함하는 것을 특징으로 하는 탄소 나노 물질을 이용한 반도체 소자.
ί청구항 10】
제 9항에 있어서 ,
상기 패턴층과 기판 사이에 형성된 절연막층을 더 포함하는 것을 특징으로 하는 탄소 나노 물질을 이용한 반도체 소자.
【청구항 11】
제 9항에 있어서 ,
상기 탄소 나노 물질층은 상기 패턴층의 형태에 대해 미리 설정된 방향으로 형성되는 것을 특징으로 하는 탄소 나노 물질을 이용한 반도체 소자.
[청구항 12】
제 9항에 있어서，
상기 탄소 나노 물질은 그래핀인 것을 특징으로 하는 탄소 나노 물질을 이용 한 반도체 소자.
【청구항 13】
제 9항에 있어서，
상기 탄소 나노 물질은 탄소 나노 튜브인 것을 특징으로 하는 탄소 나노 물 질을 이용한 반도체 소자.
【청구항 14】
제 9항에 있어서，
상기 탄소 나노 물질층상의 미리 설정된 영 역에 형성된 전극층을 더 포함하 는 것을 특징으로 하는 탄소 나노 물질을 이용한 반도체 소자.¬
청구항 15]
기판 상에 미리 설정된 형태를 가지는 패턴층을 형성하는 단계 ;
상기 패턴층상에 절연막층을 형성하는 단계 ; 및
상기 절연막층상에 미리 설정된 탄소 나노 물질층을 형성하는 단계를 포함하 는 것을 특징으로 하는 탄소 나노 물질을 이용한 반도체 소자 제조 방법 . ί청구항 16】
제 15항에 있어서，
상기 패턴층과 기판 사이에 절연막층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 탄소 나노 물질을 이용한 반도체 소자 제조 방법 .
【청구항 17】
제 15항에 있어서，
상기 탄소 나노 물질충은 상기 패턴층의 형태에 대해 미리 설정된 방향으로 형성되는 것을 특징으로 하는 탄소 나노 물질을 이용한 반도체 소자 제조 방법 . ί청구항 18】
제 15항에 있어서，
상기 탄소 나노 물질은 그래핀인 것을 특징으로 하는 탄소 나노 물질을 이용 한 반도체 소자 제조 방법 .
ί청구항 19】
제 15항에 있어서，
상기 탄소 나노 물질은 탄소 나노 튜브인 것을 특징으로 하는 탄소 나노 물 질을 이용한 반도체 소자 제조 방법 .
【청구항 20]
제 15항에 있어서 ,
상기 탄소 나노 물질층상의 미리 설정된 영 역에 전극층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 탄소 나노 물질을 이용한 반도체 소자 제조 방법 . i청구항 21)
기판 ;
상기 기판상의 미리 설정된 위치에 형성된 미리 설정된 형태의 패턴 영 역 ; 상기 패턴 영 역상에 형성된 그래핀층을 포함하는 것을 특징으로 하는 그래핀 을 이용한 반도체 소자.
【청구항 22】
제 21항에 있어서，
상기 패턴 영 역은 서로 다른 주기의 반복 형 태의 패턴들을 포함하며， 큰 주 기를 가지는 반복 형 태의 패턴이 작은 주기를 가지는 반복 형 태의 패턴 사이에 위 치하는 것을 특징으로 하는 그래핀을 이용한 반도체 소자.
ί청구항 23】 제 22항에 있어서，
상기 반복 형태는 라인 그리드 (line-grid) 형태인 것을 특징으로 하는 그래 핀을 이용한 반도체 소자.
【청구항 24】
제 23항에 있어서,
상기 반복 형태의 상부와 하부는 동일한 거리 비율을 가지는 것을 특징으로 하는 그래핀을 이용한 반도체 소자.
【청구항 25】
제 24항에 있어서，
상기 반복 형태에 의해 변형되는 그래핀 구조의 형태는 지그재그 (zigzag) 형 태인 것을 특징으로 하는 그래핀을 이용한 반도체 소자. .
【청구항 26]
제 22항에 있어서,
상기 작은 주기를 가지는 반복 형태의 패턴 사이에 상기 큰 주기를 가지는 반복 형태의 패턴과 상기 작은 주기를 가지는 반복 형태의 패턴이 교대로 반복적으 로 위치하는 것을 특징으로 하는 그래핀을 이용한 반도체 소자.
f청구항 27】
제 21항에 있어서,
상기 그래핀층이 연장되어 위치하는 상기 기판상의 상기 패턴 영역 외부의 평탄 영역을 더 포함하는 것을 특징으로 하는 그래핀을 이용한 반도체 소자.
【청구항 28】
복수의 반도체 소자， 및 상기 복수의 반도체 소자를 서로 연결하는 배선을 포함하는 반도체 소자 어레이로서，
상기 반도체 소자는,
기판상의 미리 설정된 위치에 형성된 미리 설정된 형태의 패턴영역;
상기 패턴영역상에 형성된 그래핀층; 및
' 상기 기판상의 상기 패턴 영역 외부에 상기 그래핀층이 연장되어 위치하는 평탄 영역을 포함하고,
상기 배선은 상기 반도체 소자들의 평탄 영역의 그래핀층들이 연결되는 그래 핀층인 것을 특징으로 하는 그래핀을 이용한 반도체 소자 어레이.
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