WO2011154642A2 - Processeur de traitement de donnees numeriques a operateur papillon en pipeline pour l'execution d'une fft/ifft et dispositif de telecommunication - Google Patents

Processeur de traitement de donnees numeriques a operateur papillon en pipeline pour l'execution d'une fft/ifft et dispositif de telecommunication Download PDF

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WO2011154642A2
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Dominique Noguet
Malek Naoues
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Commissariat à l'énergie atomique et aux énergies alternatives
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F17/10—Complex mathematical operations
    • G06F17/14—Fourier, Walsh or analogous domain transformations, e.g. Laplace, Hilbert, Karhunen-Loeve, transforms
    • G06F17/141—Discrete Fourier transforms
    • G06F17/142—Fast Fourier transforms, e.g. using a Cooley-Tukey type algorithm
    • H—ELECTRICITY
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    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
    • H03M13/3905—Maximum a posteriori probability [MAP] decoding or approximations thereof based on trellis or lattice decoding, e.g. forward-backward algorithm, log-MAP decoding, max-log-MAP decoding
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    • H03M13/4107—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors implementing add, compare, select [ACS] operations
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    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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    • H04L27/2649—Demodulators
    • H04L27/265—Fourier transform demodulators, e.g. fast Fourier transform [FFT] or discrete Fourier transform [DFT] demodulators
    • H04L27/2651—Modification of fast Fourier transform [FFT] or discrete Fourier transform [DFT] demodulators for performance improvement

Definitions

  • the present invention relates to a digital data processing processor for executing a direct fast Fourier transform calculation. called FFT (English Fast Fourier Transform) or inverse fast Fourier transform called IFFT (English "Inverse Fast Fourier Transform"). It also relates to a transmitter / receiver telecommunication device comprising at least one such processor.
  • FFT English Fast Fourier Transform
  • IFFT inverse fast Fourier transform
  • Such a processor finds utility in a large number of telecommunication applications, especially in multi-carrier modulation / demodulation devices of the transmitted / received signals. Indeed, in this type of device, the modulation / demodulation generally and advantageously involves a numerical calculation of FFT / IFFT, especially in the context of the software radio or reconfigurable radio SDR (English “Software Defined Radio").
  • An SDR-type transmission / reception device is a device in which the digital-to-analog conversion is done as close as possible to the antenna, so that the modulation / demodulation and coding / decoding processes performed by the telecommunication device are done on digital signals. These digital signals actually lend themselves better to a reconfigurable processing, that is to say capable of adapting to different standards or different evolutions.
  • a first solution to manage several standards is to juxtapose within one and the same telecommunication device the different processing chains of the considered standards each comprising their hardware operators.
  • This solution is simple to implement but has the major disadvantage of not being effective in terms of the silicon surface used.
  • its scalability is limited to the standards initially considered and the complexity of its implementation is not optimal. Indeed, the complexity of this solution corresponds to the sum of the complexities of each standard to which is added that of the organs of reconfiguration.
  • Another solution is to design the different processing chains so that they share some of their functional modules and hardware operators.
  • This second solution provides a parameterization of the device so that its reconfiguration for executing a particular processing chain only requires a change of parameter values.
  • a technique of pooling material operators is presented in the article by L. Alaus et al, entitled “Promising technique of parametrization for reconfigurable radio, the Common Operators Technique: fundamentals and examples", published in Journal of Signal Processing Systems, DOI 10.1007 / s1 1265-009-0353-04, March 14, 2009.
  • the pooled operators being reconfigurable by a simple loading of parameters, they make it possible to obtain a reconfigurable device while limiting the number of hardware elements to implement.
  • OFDM modulation is a method of coding orthogonal frequency division digital signals.
  • the principle of OFDM modulation consists of multiplexing a communication by distributing it over sub-channels sent simultaneously on independent frequencies.
  • the heart of an OFDM modulation includes an FFT calculation.
  • the FFT operator operates more generally as a basic operator of frequency domain signal receiving functions in the majority of standards.
  • an FFT operator is used in a frequency implementation of an equalization channel estimation, in a multi-carrier modulation / demodulation, in a despreading algorithm and in the execution of a so-called "channelization" function (ie channel selection) in filter bank.
  • This operator can therefore be used at different levels of a processing chain and in the context of different standards. It allows to consider obtaining a reconfigurable telecommunication device having a limited number of hardware operators for calculating FFT.
  • the invention more precisely relates to a processor with at least one butterfly operator, fulfilling this FFT operator function by an algorithmic approach called Cooley-Tukey in Radix-2 type subdivision.
  • a processor is for example described in the article by J. Takala et al, entitled “Scalable FFT Processors and Pipelined Butterfly Units", published in Journal of VLSI Signal Processing, vol. 43, pages 13-123, Springer, 2006.
  • the throttle operator of the processor has a pipeline architecture for timed reception and processing of input data at the rate of a clock signal, this pipeline architecture comprising a plurality of hardware modules for adding, subtracting and multiplying and timed transmission links of data between these modules.
  • a major advantage of this pipeline architecture is to very substantially limit the number of hardware modules needed in the throttle operator, namely for example two multiplication modules, four addition and / or subtraction modules and two multiplexers instead of generally four multiplication modules and six addition and / or subtraction modules or three multiplication modules and nine addition and / or subtraction modules in equivalent architectures without pipeline. This results in a very significant reduction in the area occupied by the throttle operator and a greatly reduced consumption, for a loss of speed finally limited operation.
  • the hardware modules used even if their number is reduced, nevertheless remain specific to the aforementioned implementation of the FFT operator.
  • the FFT operator is not used in channel coding / decoding which is, in addition to the modulation / demodulation, another essential function of the telecommunication transmission / reception terminals, other hardware modules must be added to perform channel coding.
  • the channel coding serves to combat the disturbances introduced by the transmission channel by replacing the message to be transmitted by a less vulnerable message, for example by coding this message with a convolutional coder.
  • the Viterbi algorithm, a "Turbo decoder" type algorithm or the BCJR algorithm are then techniques generally used for the decoding of signals processed by convolutional code.
  • the subject of the invention is therefore a digital data processing processor comprising at least one butterfly operator for executing a fast Fourier transform calculation, this butterfly operator having a pipeline architecture for the clocked reception and processing of input data at the rate of a clock signal, this pipeline architecture comprising a plurality of elements including hardware modules for addition, subtraction and multiplication and timed transmission links of data between these modules, wherein at at least one element of this pipeline architecture is configurable using at least one programmable parameter, between a first configuration in which the throttle operator performs said fast Fourier transform calculation and a second configuration in which the throttle operator performs a metric calculation of an implementation of a channel decoding algorithm.
  • the original idea exploited by the invention stems from the observation that the implementation (s) butterfly operator FFT calculation looks like a possible implementation of calculation of branch metrics values and computation of values of metrics paths and survivors of a channel decoding algorithm.
  • This butterfly scheme implementation of a channel decoding algorithm makes it possible to pool several add and subtraction hardware modules used in a butterfly operator FFT calculation processor and in particular in a processor advantageously having an architecture. in pipeline.
  • cleverly parameterizing at least one element of this architecture it becomes conceivable to design a single digital data processing processor capable, according to its configuration, of performing a FFT calculation with butterfly operators and a calculation of branch metric values. and / or path and survivor metric values of an implementation of a channel decoding algorithm.
  • the modulation / demodulation and channel decoding functions can thus be fulfilled in a same telecommunication device on the basis of common hardware operators, limiting the number and size of the hardware elements to be integrated in the device.
  • the FFT computation operating on complex data is capable of processing data of either hard (binary) or soft (multi-bit encoded) inputs to execute the channel decoding algorithm.
  • the configurable element is configurable using the programmable parameter between the first configuration in which the throttle operator performs the Fast Fourier Transform calculation, a second configuration in which the throttle operator performs a calculation of values. branch metrics of an implementation of a channel decoding algorithm and a third configuration in which the throttle operator performs calculation of path and survivor metric values of an implementation of a channel decoding algorithm.
  • the configurable element comprises a link comprising a multi-input multiplexer assembly and an output and selection of one of the inputs using at least the programmable parameter.
  • the multiplexer multi-input and output assembly comprises two multiplexers with two inputs and one output, the output of one of the two multiplexers, said upstream multiplexer, being connected to one of the inputs of the another of the multiplexers, said downstream multiplexer, for the supply of a multiplexer assembly with three inputs and an output, and wherein the downstream multiplexer is to select one of its two inputs using the programmable parameter.
  • the butterfly operator comprises a first multiplication stage comprising two real multiplication hardware modules, a second addition and subtraction stage comprising a material addition module and a subtraction material module, the first and second stages. forming a complex multiplication module with pipeline architecture, and a third stage comprising two hardware modules of addition / subtraction receiving the outputs of the hardware modules of the second stage.
  • the two add / subtract hardware modules are configurable using the programmable parameter between the first configuration in which they switch from adder to subtractor and conversely with each clock cycle and the second configuration in which they function as a subtractor only.
  • a digital data processing processor comprises a plurality of butterfly operators configurable between said first configuration and said second configuration, these butterfly operators being structured together for a fast Fourier transform calculation by a Cooley-Tukey algorithmic approach in a Radix-2 lattice and for an implementation of a four-symbol lattice channel decoding algorithm.
  • the invention also relates to a telecommunication device with multi-carrier modulation / demodulation of the transmitted / received signals and decoding signals processed by a convolutional code, comprising at least one digital data processing processor as defined above.
  • a telecommunication device is modulation and demodulation OFDM type.
  • a telecommunication device is of the multi-standard type, comprising at least one modulator / demodulator with modulation and demodulation OFDM compatible with each implemented standard and at least one signal decoder coded by a compatible convolutional code. with each standard implemented.
  • FIG. 1 schematically represents the structure, with eight inverted inputs and eight ordered outputs, of a lattice data processing network for the implementation of an FFT / IFFT calculation by a Cooley-Tukey algorithmic approach in subdivision. of type Radix-2,
  • FIG. 2 diagrammatically represents the structure of a throttle operator used by the data processing network of FIG. 1,
  • FIG. 3 diagrammatically represents the possible implementation in addition / subtraction and multiplication modules of the butterfly operator of FIG. 2,
  • FIG. 4 schematically represents the general structure of a data processing chain for an implementation of a channel decoding algorithm
  • FIG. 5 schematically represents the structure of a butterfly operator that can be used by a part of the data processing chain of FIG. 4,
  • FIGS. 6A and 6B schematically represent a possible implementation in addition / subtraction modules of the butterfly operator of FIG. 5,
  • FIGS. 7 and 8 schematically represent the general structure of a butterfly processor according to two embodiments of the invention.
  • FIG. 9 schematically shows the general structure of a telecommunication device according to one embodiment of the invention.
  • the Fast Fourier Transform FFT is an algorithm for calculating the discrete Fourier transform. This algorithm is used in digital signal processing to transform discrete data of the time or space domain into the frequency domain.
  • N the discrete time value x [0], x [N-1] of a signal x.
  • the N frequency values of the discrete Fourier transform X of this signal x are defined by the following formula:
  • a FFT calculation at a given scale is performed by two FFT calculations at a lower scale, one on even samples, the other on odd samples of the signal at the given scale.
  • a lattice treatment is obtained at several scales (or levels) involving as many successive steps.
  • Each step comprises N / 2 butterfly calculations, for a total number of N / 2 x log 2 (N) butterfly calculations, such as that illustrated in FIG. 2.
  • This butterfly calculation requires the cross computation of two data y k [0] and y k [1], having a complex multiplication of one of the data, y k [1], by a factor W to provide an intermediate value, and then a complex addition and subtraction between y k [0] and this intermediate value to provide two data y k + 1 [0] and y k + 1 [1].
  • the factor W is w ° wide / step St1, w or w 2 ° wide / step St2 and ° w, w 1, w 2 and w 3 in scale / step St3.
  • the butterfly calculation is performed by an operator structured in a first complex multiplication stage and a second complex addition and subtraction stage receiving as input the output data of the first stage.
  • the first stage comprises real multiplication hardware modules, hardware modules of actual addition / subtraction and data transmission links between these modules.
  • the second stage comprises hardware modules of actual addition / subtraction and data transmission links to these modules.
  • the first complex multiplication stage of the throttle operator 10 shown in the left-hand part of FIG. 3, bearing the reference 12, comprises four multiplication modules 14, 16, 18 and 20 for respectively producing the products ad, bc, bd and ac, an addition module 22 receiving the output data of the modules 14 and 16 to produce the sum ad + bc and a subtraction module 24 receiving the output data of the modules 18 and 20 to perform the subtraction ac - bd .
  • the complex addition and subtraction second stage of the butterfly operator 10, bearing the reference 26, comprises:
  • an addition module 28 receiving the output data of the module 22 and the variable f to perform the operation ad + bc + f, thus providing the imaginary part denoted FFt-ImO of y k + i [0],
  • an addition module 30 receiving the output data of the module 24 and the variable e for carrying out the operation ac - bd + e, thus providing the real part denoted FFt-ReO of y k + i [0],
  • a subtraction module 32 receiving the output data of the module 22 and the variable f to carry out the operation - ad - bc + f, thus providing the imaginary part denoted FFt-lm1 of y k + [1], and
  • a subtraction module 34 receiving the output data from the module 24 and the variable e to perform the operation bd-ac + e, thus providing the real part denoted FFt-Re1 of y k + 1 [1].
  • the same calculation performed by a throttle operator may require only two hardware modules of real multiplication and four modules of addition and / or subtraction real, but then uses two more multiplexers, as shown in the right part of Figure 3.
  • This architecture takes advantage of the fact that the actual multiplications ac and bc, on the one hand, and ad and bd, on the other hand can be performed in two successive clock cycles.
  • first stage 12 'of complex multiplication of the butterfly operator 10' shown in the right part of FIG. 3 comprises first of all at a first sequential level:
  • a multiplication module 36 fed by the registers R1 and R2 for successively realizing in two clock cycles the operations bc and bd, and
  • a multiplication module 38 fed by the registers R1 and R3 for successively performing the ac and ad operations in two clock cycles.
  • an addition module 40 receiving the output of the register R4 and that of the multiplication module 38 to perform the acbd operation
  • a subtraction module 42 receiving the output of the register R5 and that of the multiplication module 36 to perform the operation bc + ad.
  • the second stage 26 'of complex addition and subtraction of the butterfly operator 10' comprises:
  • a multiplexer 46 with two inputs and an output, connected to the two registers R10 and R1 1, switching at each clock cycle from one register to the other to select each time the first of the two values of e stored temporarily,
  • an addition / subtraction module 48 which switches to each subtractor or subtractor clock cycle, receiving the outputs of the register R6 and of the multiplexer 44 in order to successively carry out the operations f + (bc + ad) and f - (bc + ad), thus successively supplying the imaginary part denoted FFt-ImO of y k + 1 [0] and the imaginary part denoted FFt-lm1 of y k + 1 [1], and
  • an addition / subtraction module 50 which switches to each subtractor ad clock cycle or the reverse, receiving the outputs of the register R7 and the multiplexer 46 so as to successively carry out the operations e + (ac - bd) and e - (ac - bd), thus successively supplying the real part denoted FFt-ReO of y k + 1 [0] and the real part denoted FFt-Re1 of y k + 1 [1].
  • FIG. 4 The general structure of a data processing chain for an implementation of a channel decoding algorithm, for example the Viterbi algorithm, is shown in FIG. 4.
  • This algorithm aims to find by recurrence the most likely sequence of states that produced a measured sequence [X 0 , ... , XN-I] in the case of a signal encoded by a convolutional encoder, i.e., an encoder having a shift register in which each incoming bit generates an offset in the register and an output result.
  • a convolutional encoder i.e., an encoder having a shift register in which each incoming bit generates an offset in the register and an output result.
  • a lattice structure is obtained, plotting the set of possible states of the shift register as ordinates and the set of possible transitions as the lattice pattern invariably repeating over time at each new entry. of the encoder.
  • At the output of the encoder only certain binary sequences are possible. They correspond to the different paths that exist in the lattice diagram.
  • the progress of the algorithm comprises the following three operations, at each instant and for each state of the lattice:
  • branch metrics made by a block 52, consisting in calculating on receipt of N symbols (for a yield of 1 / N) values representing the likelihood of the received symbols with respect to the 2 N possible symbols.
  • a path metric representing the cumulative probability for that node to be part of the transmitted sequence is updated taking into account the path metric calculated in the previous cycle and the metric values of current branches. This update includes the calculation of two path metrics and the selection of the weakest (surviving path); a storage of the decision bit made by a block 56, with a view to reproducing the decoded signal at the end of the frame by a technique of raising survivors.
  • the block 52 calculates the difference between a received value and the possible outputs of the shift register. It is generally referred to as the Branch Metric Computation (BMC).
  • BMC Branch Metric Computation
  • the block 54 generally called ACS block (of the English "Add, Compare, Select") performs at each node of the trellis additions of two path metrics with branch metrics, a comparison of the two obtained path metrics and a selection of the weakest.
  • BMC block 52 As shown in FIG. 6A, if (x, y) is the pair of possible input values, then the BMC block 52 of the butterfly operator of FIG. 5 comprises at a first sequential level:
  • a subtraction module 62 for performing the operation x-y Bm01, and at a second sequential level:
  • the ACS block 54 of the butterfly operator of FIG. 5 comprises at a first sequential level:
  • an addition module 68 receiving the branch metric BmOO or Bm01 and the variable PO for carrying out the operation PO + BmOO or PO + Bm01, and
  • an addition module 70 receiving the branch metric Bm10 or Bm1 1 and the variable P1 for performing the operation P1 + Bm10 or P1 + Bm1 1, and at a second sequential level:
  • a subtraction module 72 receiving the output data of the modules 68 and 70 for a comparison of P0 + BmOO and P1 + Bm10 making it possible to deduce the value of VitO, or for a comparison of P0 + Bm01 and P1 + Bm1 1 allowing to deduce the value of Vit1.
  • the set E consisting of the second sequential level of the first stage 12 'of complex multiplication and the second stage 26' complex addition and subtraction of the butterfly operator 10 ' has four material modules of addition and / or subtraction just like the set consisting of the first and second sequential levels of the BMC block 52.
  • This set E can therefore be used by means of parameterization, either in FFT calculation configuration or in calculation configuration branch metrics of a channel decoding algorithm, such as for example the Viterbi algorithm, but also a "Turbo decoder" or BCJR type algorithm.
  • the set consisting of the first and second sequential levels of the ACS block 54 has three material modules of addition and / or subtraction.
  • This set can thus take advantage of the hardware modules of the set E.
  • the set E can therefore be used by parameterization also, either in the FFT calculation configuration, or in the calculation configuration of path metrics and survivors of a channel decoding algorithm, such as for example the Viterbi algorithm, but also a "Turbo decoder" or BCJR type algorithm.
  • the pipeline architecture of the throttle operator 10 can be very simply modified to be used by means of parameterization, either in the FFT calculation configuration, or in the calculation configuration of branch metrics of a decoding algorithm.
  • channel either in configuration of calculating path metrics and survivors of a channel decoding algorithm.
  • the data processing processor 80 is shown diagrammatically in FIG. 7.
  • This processor 80 comprises at least one throttle operator 82 that is almost identical to that of the right-hand part of FIG. 3 (operator 10 ').
  • This butterfly operator 82 with pipeline architecture has the same elements R1 to R1 1 and 36 to 50 as the butterfly operator 10 '. These will not be described again.
  • the throttle operator 10 ' differs from the throttle operator 10 'in that it furthermore comprises an additional multiplexer 84 with two inputs and an output interposed between the output of the multiplexer 44 and the input of the addition / subtraction module. 48 to which the multiplexer 44 is connected in the architecture of the butterfly operator 10 '.
  • One of the two inputs of the additional multiplexer 84 thus receives the output of the multiplexer 44 and its other input is connected to the output of the addition module 40.
  • some elements of the data processing processor 80 are configurable using at least one programmable parameter so that the throttle operator 82 can be used either in the FFT calculation configuration, or in configuration of calculating branch metrics of a channel decoding algorithm, either in configuration of calculating path metrics and survivors of a channel decoding algorithm.
  • These configurable elements are represented in gray. This is the multiplexer 84 and the addition / subtraction modules 48 and 50.
  • a set A of parameters is inputted to the registers R1, R2, R3 of the processor 80, the multiplexer 84 is configured to supply the output of the multiplexer 44 at the input of the addition / subtraction module 48 and the two addition / subtraction modules 48 and 50 are configured to switch from adder to subtractor and vice versa at each clock cycle.
  • the set A of parameters contains the same parameters as those provided to the operator 10 ', namely, successively c, d for the register R1, b, f for the register R2 and a, e for the register R3.
  • the outputs observed in this first configuration are S2 (for the successive results FFt-ImO and FFt-lm1) and S3 (for the successive results FFt-ReO and FFt-Re1). Note that in this first configuration, all the resources of the processor 80 are actually used.
  • a set B of parameters is provided at the input of the registers R1, R2, R3 of the processor 80, the multiplexer 84 is configured to supply the output of the multiplexer 44 at the input of the addition / subtraction module 48 and the two addition / subtraction modules 48 and 50 are configured as subtracters.
  • the set B of parameters supplied to the processor 80 contains the neutral element "1" of the multiplication for the register R1, the successive values x, "0" for the register R2 and "0", y for the register R3.
  • This second configuration makes it possible to retract the multiplications of the modules 36 and 38 by means of the value "1" supplied to the register R1 and to obtain the results x + y and xy at the outputs of the modules 40 and 42.
  • a set C of parameters is input from the registers R1, R2, R3 of the processor 80, the multiplexer 84 is configured to provide the output of the addition module 40 to the input of the addition / subtraction module 48 and the addition / subtraction module 48 is configured as a subtracter.
  • the set C of parameters supplied to the processor 80 contains:
  • This third configuration makes it possible to retract the multiplications of the modules 36 and 38 by virtue of the value "1" supplied to the register R1 and to successively obtain the results P0 + Bm00 and P1 + Bm10 (when the set C1 is input) or P0 + Bm01 and P1 + Bm1 1 (when the set C2 is supplied as input) at the output of the addition module 40.
  • the successive results provided by the module 40 are then subtracted from each other by the module 48 configured as a subtracter, thanks to the multiplexer 84 and the offset caused by the register R6.
  • the outputs observed in this second configuration are S1 (for the successive results P0 + Bm00 and P1 + Bm10 when C1 is input, for the successive results P0 + Bm01 and P1 + Bm1 1 when C2 is input) and S2 ( for the result P0 + Bm00 - (P1 + Bm10) when C1 is input, for the result P0 + Bm01 - (P1 + Bm1 1) when C2 is input.
  • the data processing processor 80 can be designed, in a completely equivalent manner, as illustrated in FIG. 8.
  • no additional multiplexer 84 is added.
  • the multiplexer 44 with two inputs and an output of the operator 10 ' is simply replaced by a multiplexer 84' with three inputs and an output configurable to operate strictly as all the two multiplexers 44 and 84 as assembled one (the multiplexer 44) upstream the other.
  • the three inputs of the multiplexer 84 ' are connected to the outputs of the registers R8 and R9 and of the addition module 40.
  • the output of the multiplexer 84' is connected to one of the inputs of the subtraction / addition module 48.
  • the previously described data processing processor 80 is configurable using at least one parameter to perform an FFT calculation in a first configuration, a calculation of branch metrics of an implementation of an algorithm. decoding channel in a second configuring and calculating path and survivor metrics of an implementation of a channel decoding algorithm in a third configuration.
  • the switching from one configuration to the other is very simple to achieve in the previously detailed examples by simple parametrization of the addition / subtraction modules 48, 50 and possible links between the module 48 and the elements 40, 46.
  • the gain is all the more important as the FFT and channel decoding calculations are generally not performed simultaneously.
  • separating branch metric calculations and path and survivor metric calculations from a channel decoding algorithm avoids unnecessarily duplicating hardware resources.
  • the global resources required for FFT calculations, on the one hand, and channel decoding calculations, on the other hand, are different (with reference to current standards, the size of FFTs oscillates between 64 and 2048, which requires between 32 and 1024 butterfly operators per step of the lattice, whereas the degrees of the polynomials generating the convolutional codes vary between 4 and 8, which requires between 8 and 128 butterflies), and the global resources necessary for the calculations of branch metrics on the one hand, and the path and survivor metrics calculations, on the other hand, being also different, the fact of being able to parameterize the three aforementioned configurations makes it possible to really optimize the size and the use of an implementing microprocessor. a plurality of such reconfigurable butterfly operators.
  • the resources to be allocated for the FFT calculations are generally much greater than those required for the processing of a channel decoding algorithm and in particular the Viterbi algorithm, so that a parallelization of the channel decoding calculations to accelerate them is made possible without additional cost in terms of reconfigurable operators.
  • Another advantage of this common structure is to be able to take advantage, in the channel decoding mode, of the fact that the data processed in the FFT mode must be complex and that their real and imaginary parts are generally integer.
  • the processing processor is then able to work with both hard (binary) input data and soft (integer) input data.
  • a data processing processor 80 such as that described above is advantageously integrated in a multi-carrier modulating / demodulating telecommunication device 86 of the transmitted / received signals and decoding signals processed by a convolutional code as illustrated in FIG. 9
  • the processor 80 may comprise a plurality of reconfigurable butterfly operators S2 82 n such as the operator 82 described above.
  • the device 86 illustrated in FIG. 9 is more precisely a telecommunication terminal, but the invention can of course be implemented in other types of telecommunication devices such as a base station of a telecommunication network. a modem, a wireless decoder or a telecommunications equipment type CPE (Customer Premises Equipment English).
  • this dual mode FFT processor and channel decode processor are multiple for either a single standard device or a multi-standard device.
  • many standards implement, for example, an OFDM modulation (FFT calculation) and require a convolutional code channel decoding (for example the Viterbi algorithm), among which:
  • ADSL ADSL
  • VDSL powerline modem
  • Homeplug powerline modem
  • Docsis standard cable modem
  • FFT Fast Fourier transform
  • Radix-2 structure can be easily used as a basic structure for making other types of Radix.
  • Viterbi algorithm has been extended in previous studies to the decoding of Turbos Codes.
  • the proposed common FFT / channel decoding architecture can be used by a majority of telecommunication device functions and is not restricted to only channel decoding and modulation / demodulation blocks.

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Abstract

Ce processeur (80) de traitement de données numériques comporte au moins un opérateur papillon (82) pour l'exécution d'un calcul de transformée de Fourier rapide, cet opérateur papillon présentant une architecture en pipeline pour la réception et le traitement cadencés de données d'entrée (A, B, C) au rythme d'un signal d'horloge. Cette architecture en pipeline comporte une pluralité d'éléments (R1,..., R11, 36, 38, 40, 42, 46, 48, 50, 84') incluant des modules matériels d'addition, soustraction et multiplication et des liens de transmission cadencée de données entre ces modules. Au moins un élément (48, 50, 84') de cette architecture en pipeline est configurable à l'aide d'au moins un paramètre programmable, entre une première configuration dans laquelle l'opérateur papillon réalise ledit calcul de transformée de Fourier rapide et une seconde configuration dans laquelle l'opérateur papillon réalise un calcul de métriques d'une implémentation d'un algorithme de décodage canal.

Description

PROCESSEUR DE TRAITEMENT DE DONNEES NUMERIQUES A OPERATEUR PAPILLON EN PIPELINE POUR L'EXECUTION D'UNE FFT/IFFT ET DISPOSITIF DE TELECOMMUNICATION La présente invention concerne un processeur de traitement de données numériques pour l'exécution d'un calcul de transformée de Fourier rapide directe dite FFT (de l'Anglais « Fast Fourier Transform ») ou de transformée de Fourier rapide inverse dite IFFT (de l'Anglais « Inverse Fast Fourier Transform »). Elle concerne également un dispositif de télécommunication émetteur/récepteur comportant au moins un tel processeur.
Un tel processeur trouve sont utilité dans un grand nombre d'applications de télécommunication, notamment dans les dispositifs à modulation/démodulation multi porteuses des signaux émis/reçus. En effet, dans ce type de dispositifs, la modulation/démodulation fait intervenir généralement et avantageusement un calcul numérique de FFT/IFFT, notamment dans le cadre de la radio logicielle ou radio reconfigurable SDR (de l'Anglais « Software Defined Radio »).
Un dispositif d'émission/réception de type SDR est un dispositif dans lequel la conversion numérique/analogique se fait au plus près de l'antenne, de sorte que les traitements de modulation/démodulation et de codage/décodage exécutés par le dispositif de télécommunication se font sur des signaux numériques. Ces signaux numériques se prêtent effectivement mieux à un traitement reconfigurable, c'est-à- dire capable de s'adapter à différentes normes ou à différentes évolutions.
Aujourd'hui par exemple, de nombreuses normes de communication sans fil existent. Une conséquence immédiate de cette prolifération de normes est le besoin grandissant en dispositifs capables de gérer des normes différentes. La limitation en capacité de calcul et la consommation électrique excessive des processeurs de traitement du signal programmables font de ces dispositifs une solution mal adaptée pour répondre complètement à ce besoin. Par conséquent une solution purement logicielle n'est pas envisageable et l'utilisation d'opérateurs matériels s'impose.
Une première solution pour gérer plusieurs normes consiste à juxtaposer au sein d'un même dispositif de télécommunication les différentes chaînes de traitement des normes considérées comportant chacune leurs opérateurs matériels. Cette solution est simple à implémenter mais présente l'inconvénient majeur de ne pas être efficace en termes de surface de silicium utilisée. En outre, son évolutivité est limitée aux normes considérées initialement et la complexité de sa mise en œuvre n'est pas optimale. En effet, la complexité de cette solution correspond à la somme des complexités de chaque norme à laquelle s'ajoute celle des organes de reconfiguration.
Une autre solution consiste à concevoir les différentes chaînes de traitement de telle sorte qu'elles mettent en commun une partie de leurs modules fonctionnels et opérateurs matériels. Cette seconde solution prévoit une paramétrisation du dispositif de sorte que sa reconfiguration pour qu'il exécute telle ou telle chaîne de traitement ne nécessite qu'un changement de valeurs de paramètres. Notamment, une technique de mise en commun d'opérateurs matériels est présentée dans l'article de L. Alaus et al, intitulé « Promising technique of parametrization for reconfigurable radio, the Common Operators Technique : fundamentals and examples », publié dans Journal of Signal Processing Systems, DOI 10.1007/s1 1265-009-0353-04, le 14 mars 2009. Selon cette solution, les opérateurs mis en commun étant reconfigurables par un simple chargement de paramètres, ils permettent d'obtenir un dispositif reconfigurable tout en limitant le nombre d'éléments matériels à implémenter.
A titre d'exemple, cet article indique qu'un opérateur matériel de calcul de FFT/IFFT peut être avantageusement mis en commun parce qu'il est sollicité par un grand nombre de normes. En effet, la plupart des normes de télécommunication actuelles ou en préparation sont basées sur des modulations de type OFDM (de l'Anglais « Orthogonal Frequency Division Multiplexing »). La modulation OFDM est un procédé de codage de signaux numériques par répartition en fréquences orthogonales. Le principe de la modulation OFDM consiste à multiplexer une communication en la répartissant sur des sous canaux envoyés simultanément sur des fréquences indépendantes. Le cœur même d'une modulation OFDM comporte un calcul de FFT.
L'opérateur FFT intervient plus généralement en tant qu'opérateur de base de fonctions de réception de signaux dans le domaine fréquentiel dans la majorité des normes. Par exemple, un opérateur FFT est utilisé dans une implémentation fréquentielle d'une estimation de canal par égalisation, dans une modulation/démodulation multi porteuses, dans un algorithme de désétalement et dans l'exécution d'une fonction dite de « canalisation » (i.e. sélection de canal) en banc de filtres. Cet opérateur peut donc être utilisé à différents niveaux d'une chaîne de traitement et dans le cadre de différentes normes. Il permet d'envisager l'obtention d'un dispositif de télécommunication reconfigurable présentant un nombre limité d'opérateurs matériels de calcul de FFT.
L'invention concerne plus précisément un processeur à au moins un opérateur papillon, remplissant cette fonction d'opérateur FFT par une approche algorithmique dite de Cooley-Tukey en subdivision de type Radix-2. Un tel processeur est par exemple décrit dans l'article de J. Takala et al, intitulé « Scalable FFT Processors and Pipelined Butterfly Units », publié dans Journal of VLSI Signal Processing, vol. 43, pages 1 13-123, Springer en 2006. Selon un mode de réalisation avantageux présenté dans cet article, l'opérateur papillon du processeur présente une architecture en pipeline pour la réception et le traitement cadencés de données d'entrée au rythme d'un signal d'horloge, cette architecture en pipeline comportant une pluralité de modules matériels d'addition, soustraction et multiplication et de liens de transmission cadencée de données entre ces modules. Un avantage majeur de cette architecture en pipeline est de limiter très sensiblement le nombre de modules matériels nécessaires dans l'opérateur papillon, à savoir par exemple deux modules de multiplication, quatre modules d'addition et/ou soustraction et deux multiplexeurs au lieu de généralement quatre modules de multiplication et six modules d'addition et/ou soustraction ou trois modules de multiplication et neuf modules d'addition et/ou soustraction dans des architectures équivalentes sans pipeline. Il en résulte une réduction très significative de la surface occupée par l'opérateur papillon et une consommation largement réduite, pour une perte en vitesse de fonctionnement finalement limitée.
Les modules matériels utilisés, même si leur nombre est réduit, restent néanmoins propres à l'implémentation précitée de l'opérateur FFT. Notamment, puisque l'opérateur FFT n'est pas utilisé en codage/décodage de canal qui est, outre la modulation/démodulation, une autre fonction essentielle des terminaux d'émission/réception en télécommunication, d'autres modules matériels doivent être ajoutés pour réaliser le codage de canal.
Or la majorité des normes impose un procédé de codage de canal pour assurer une fiabilité des données transmises. En effet, le codage de canal sert à lutter contre les perturbations apportées par le canal de transmission en remplaçant le message à transmettre par un message moins vulnérable, par exemple en codant ce message avec un codeur convolutif. L'algorithme de Viterbi, un algorithme de type « Turbo décodeur » ou l'algorithme BCJR (issu des noms de ses inventeurs Bahl, Cocke, Jelinek et Raviv) sont alors des techniques généralement utilisées pour le décodage de signaux traités par code convolutif.
L'implémentation de l'une de ces techniques dans un dispositif d'émission/réception de type SDR augmente sensiblement sa complexité parce qu'elle nécessite des modules matériels et un processeur spécifiques.
Il peut ainsi être souhaité de prévoir un processeur de traitement de données qui permette de résoudre au moins une partie des problèmes et contraintes précités et/ou d'améliorer la reconfigurabilité d'un dispositif de télécommunication.
L'invention a donc pour objet un processeur de traitement de données numériques comportant au moins un opérateur papillon pour l'exécution d'un calcul de transformée de Fourier rapide, cet opérateur papillon présentant une architecture en pipeline pour la réception et le traitement cadencés de données d'entrée au rythme d'un signal d'horloge, cette architecture en pipeline comportant une pluralité d'éléments incluant des modules matériels d'addition, soustraction et multiplication et des liens de transmission cadencée de données entre ces modules, dans lequel au moins un élément de cette architecture en pipeline est configurable à l'aide d'au moins un paramètre programmable, entre une première configuration dans laquelle l'opérateur papillon réalise ledit calcul de transformée de Fourier rapide et une seconde configuration dans laquelle l'opérateur papillon réalise un calcul de métriques d'une implémentation d'un algorithme de décodage canal.
L'idée originale exploitée par l'invention provient du constat que l'implémentation par opérateur(s) papillons du calcul de FFT ressemble à une implémentation possible du calcul de valeurs de métriques de branches et du calcul de valeurs de métriques de chemins et de survivants d'un algorithme de décodage canal. Cette implémentation à schéma de papillon d'un algorithme de décodage canal fait apparaître une mise en commun possible de plusieurs modules matériels d'addition et soustraction utilisés dans un processeur de calcul de FFT à opérateurs papillons et en particulier dans un processeur présentant avantageusement une architecture en pipeline. Ainsi, en paramétrant astucieusement au moins un élément de cette architecture, il devient envisageable de concevoir un unique processeur de traitement de données numériques capable, selon son paramétrage, de réaliser un calcul de FFT à opérateurs papillons et un calcul de valeurs de métriques de branches et/ou de valeurs de métriques de chemins et de survivants d'une implémentation d'un algorithme de décodage canal. Les fonctions de modulation/démodulation et de décodage canal peuvent ainsi être remplies dans un même dispositif de télécommunication sur la base d'opérateurs matériels communs, limitant d'autant le nombre et la taille des éléments matériels à intégrer dans le dispositif.
En outre, le calcul de FFT s'opérant sur des données complexes, le processeur obtenu, configurable entre un calcul de FFT et un calcul de métriques d'une implémentation d'un algorithme de décodage canal, est capable de traiter des données d'entrée soit dures (binaires) soit souples (codées sur plusieurs bits) pour exécuter l'algorithme de décodage canal.
De façon optionnelle, l'élément configurable est configurable à l'aide du paramètre programmable entre la première configuration dans laquelle l'opérateur papillon réalise le calcul de transformée de Fourier rapide, une deuxième configuration dans laquelle l'opérateur papillon réalise un calcul de valeurs de métriques de branches d'une implémentation d'un algorithme de décodage canal et une troisième configuration dans laquelle l'opérateur papillon réalise un calcul de valeurs de métriques de chemins et de survivants d'une implémentation d'un algorithme de décodage canal.
De façon optionnelle également, l'élément configurable comporte un lien comprenant un ensemble multiplexeur à plusieurs entrées et une sortie et à sélection de l'une des entrées à l'aide au moins du paramètre programmable.
De façon optionnelle également, l'ensemble multiplexeur à plusieurs entrées et une sortie comporte deux multiplexeurs à deux entrées et une sortie, la sortie de l'un des deux multiplexeurs, dit multiplexeur amont, étant reliée à l'une des entrées de l'autre des multiplexeurs, dit multiplexeur aval, pour la fourniture d'un ensemble multiplexeur à trois entrées et une sortie, et dans lequel le multiplexeur aval est à sélection de l'une de ses deux entrées à l'aide du paramètre programmable.
De façon optionnelle également, l'opérateur papillon comporte un premier étage de multiplications comportant deux modules matériels de multiplication réelle, un deuxième étage d'addition et soustraction comportant un module matériel d'addition et un module matériel de soustraction, les premier et deuxième étages formant un module de multiplication complexe à architecture en pipeline, et un troisième étage comportant deux modules matériels d'addition/soustraction recevant les sorties des modules matériels du deuxième étage.
De façon optionnelle également, les deux modules matériels d'addition/soustraction sont configurables à l'aide du paramètre programmable entre la première configuration dans laquelle ils basculent d'additionneur en soustracteur et inversement à chaque cycle d'horloge et la seconde configuration dans laquelle ils fonctionnent en soustracteur uniquement.
De façon optionnelle également, un processeur de traitement de données numériques selon l'invention comporte une pluralité d'opérateurs papillons configurables entre ladite première configuration et ladite seconde configuration, ces opérateurs papillons étant structurés entre eux pour un calcul de transformée de Fourier rapide par une approche algorithmique de Cooley-Tukey en treillis de type Radix-2 et pour une implémentation d'un algorithme de décodage canal en treillis à quatre symboles de référence.
L'invention a également pour objet un dispositif de télécommunication à modulation/démodulation multi porteuses des signaux émis/reçus et à décodage de signaux traités par un code convolutif, comportant au moins un processeur de traitement de données numériques tel que défini précédemment.
De façon optionnelle, un dispositif de télécommunication selon l'invention est à modulation et démodulation de type OFDM.
De façon optionnelle également, un dispositif de télécommunication selon l'invention est de type multi-normes, comportant au moins un modulateur/démodulateur à modulation et démodulation OFDM compatible avec chaque norme implémentée et au moins un décodeur de signal codé par un code convolutif compatible avec chaque norme implémentée.
L'invention sera mieux comprise à l'aide de la description qui va suivre, donnée uniquement à titre d'exemple et faite en se référant aux dessins annexés dans lesquels :
- la figure 1 représente schématiquement la structure, à huit entrées inversées et huit sorties ordonnées, d'un réseau de traitement de données en treillis pour l'implémentation d'un calcul de FFT/IFFT par une approche algorithmique de Cooley-Tukey en subdivision de type Radix-2,
- la figure 2 représente schématiquement la structure d'un opérateur papillon utilisé par le réseau de traitement de données de la figure 1 ,
- la figure 3 représente schématiquement l'implémentation possible en modules d'addition/soustraction et de multiplication de l'opérateur papillon de la figure 2,
- la figure 4 représente schématiquement la structure générale d'une chaîne de traitement de données pour une implémentation d'un algorithme de décodage canal, - la figure 5 représente schématiquement la structure d'un opérateur papillon utilisable par une partie de la chaîne de traitement de données de la figure 4,
- les figures 6A et 6B représentent schématiquement une implémentation possible en modules d'addition/soustraction de l'opérateur papillon de la figure 5,
- les figures 7 et 8 représentent schématiquement la structure générale d'un processeur à opérateur papillon selon deux modes de réalisation de l'invention, et
- la figure 9 représente schématiquement la structure générale d'un dispositif de télécommunication selon un mode de réalisation de l'invention. La transformée de Fourier rapide directe FFT est un algorithme de calcul de la transformée de Fourier discrète. Cet algorithme est utilisé en traitement numérique du signal pour transformer des données discrètes du domaine temporel ou spatial dans le domaine fréquentiel.
Soient par exemple N valeur temporelles discrètes x[0], x[N-1 ] d'un signal x. Les N valeurs fréquentielles de la transformée de Fourier discrète X de ce signal x sont définies par la formule suivante :
ÎV-l _t £_
X[k] =∑x[n].wkn , pour k = 0, N-1 , où w = e N . La transformée de Fourier discrète inverse étant équivalente à la transformée de Fourier discrète directe, à un signe et facteur 1 /N près, la transformée de Fourrier rapide inverse IFFT repose sur le même algorithme que la FFT pour calculer cette transformée de Fourier discrète inverse. Tout processeur de traitement de données numériques configuré pour l'exécution d'un calcul de transformée de Fourier rapide directe FFT est donc également apte au calcul de transformée de Fourier rapide inverse IFFT.
Une implémentation particulièrement simple et très utilisée du calcul de FFT est l'approche algorithmique de Cooley-Tukey en subdivision de type Radix-2. Elle suppose que le nombre N d'échantillons transformés soit une puissance de deux et subdivise de façon récursive le traitement de n échantillons en deux traitements identiques de taille n/2 à une échelle inférieure. En effet, à une première échelle : X[k] =∑x[n].e w =∑ 2«k w +∑ 2«+lk w
«=0 «=0 «=0
X[fc] = ∑ 2«k w 2 + e w ∑ x[2n + l]e Nl2 ,
n=0 n=0
N/ 2-l i 2π rJ, NI 2-1 i 2π rJ,
X[k] = ∑ x[2n].e N/2 + wk ∑ x[2n + l]e N/2
n=0 n=0
De façon récurrente, un calcul de FFT à une échelle donnée est réalisé par deux calculs de FFT à une échelle inférieure, l'un portant sur les échantillons pairs, l'autre sur les échantillons impairs du signal à l'échelle donnée.
A l'aide de simplifications supplémentaires bien connues, on obtient ainsi un traitement en treillis à plusieurs échelles (ou niveaux) impliquant autant d'étapes successives. Un exemple de treillis est illustré sur la figure 1 , à entrées inversées (de l'Anglais « bit-reversed input ») pour N = 8 impliquant trois étapes St1 , St2 et St3.
Chaque étape comporte N/2 calculs en papillon, pour un nombre total de N/2 x log2(N) calculs en papillon, tels que celui illustré sur la figure 2. Ce calcul en papillon nécessite le calcul croisé de deux données yk[0] et yk[1 ], comportant une multiplication complexe de l'une des données, yk[1 ], par un facteur W pour fournir une valeur intermédiaire, puis une addition et une soustraction complexes entre yk[0] et cette valeur intermédiaire pour fournir deux données yk+1[0] et yk+1 [1 ]. Dans l'exemple illustré sur la figure 1 , le facteur W vaut w° à l'échelle/étape St1 , w° ou w2 à l'échelle/étape St2 et w°, w1 , w2 ou w3 à l'échelle/étape St3.
Les deux relations liant yk+i [0] et yk+i[1 ] à yk[0] et yk[1 ] prennent la forme suivante :
Figure imgf000010_0001
En pratique, le calcul en papillon est réalisé par un opérateur structuré en un premier étage de multiplication complexe et un second étage d'addition et soustraction complexes recevant en entrée les données de sorties du premier étage. Pour réaliser sa multiplication complexe, le premier étage comporte des modules matériels de multiplication réelle, des modules matériels d'addition/soustraction réelle et des liens de transmission de données entre ces modules. Pour réaliser son addition et sa soustraction complexes, le second étage comporte des modules matériels d'addition/soustraction réelle et des liens de transmission de données vers ces modules.
Plus précisément, en notant : yk [l] = α + ib,
W = c + id,
yk [0] = e + if,
où a, b, c, d, e et f sont des valeurs réelles, on fait apparaître le besoin en modules matériels de multiplication, addition et soustraction réelles :
yk+l [θ] = [e + (ac - bd)] + i[f + (bc + ad)],
yk+l [l] = [e - (ac - bd)] + i[f - (bc + ad)\
Sous cette forme simple, le calcul réalisé par un opérateur papillon nécessite a priori quatre modules matériels de multiplication réelle, trois modules matériels d'addition réelle et trois modules matériels de soustraction réelle, comme cela est représenté en partie gauche de la figure 3.
Plus précisément, le premier étage de multiplication complexe de l'opérateur papillon 10 représenté en partie gauche de la figure 3, portant la référence 12, comporte quatre modules de multiplication 14, 16, 18 et 20 pour réaliser respectivement les produits ad, bc, bd et ac, un module d'addition 22 recevant les données de sortie des modules 14 et 16 pour réaliser la somme ad + bc et un module de soustraction 24 recevant les données de sortie des modules 18 et 20 pour réaliser la soustraction ac - bd.
Le second étage d'addition et soustraction complexes de l'opérateur papillon 10, portant la référence 26, comporte :
- un module d'addition 28 recevant la donnée de sortie du module 22 et la variable f pour réaliser l'opération ad + bc + f, fournissant ainsi la partie imaginaire notée FFt-ImO de yk+i[0],
- un module d'addition 30 recevant la donnée de sortie du module 24 et la variable e pour réaliser l'opération ac - bd + e, fournissant ainsi la partie réelle notée FFt-ReO de yk+i[0],
- un module de soustraction 32 recevant la donnée de sortie du module 22 et la variable f pour réaliser l'opération - ad - bc + f, fournissant ainsi la partie imaginaire notée FFt-lm1 de yk+ [1 ], et
- un module de soustraction 34 recevant la donnée de sortie du module 24 et la variable e pour réaliser l'opération bd - ac + e, fournissant ainsi la partie réelle notée FFt-Re1 de yk+1[1 ].
Selon une architecture en pipeline qui s'avère plus avantageuse, le même calcul réalisé par un opérateur papillon peut ne nécessiter que deux modules matériels de multiplication réelle et quatre modules d'addition et/ou soustraction réelles, mais utilise alors en plus deux multiplexeurs, comme cela est représenté en partie droite de la figure 3. Cette architecture tire profit du fait que les multiplications réelles ac et bc, d'une part, et ad et bd, d'autre part, peuvent être effectuées en deux cycles d'horloge successifs.
Plus précisément, le premier étage 12' de multiplication complexe de l'opérateur papillon 10' représenté en partie droite de la figure 3 comporte tout d'abord à un premier niveau séquentiel :
- trois registres R1 , R2 et R3, recevant respectivement et successivement les opérandes c et d pour le registre R1 , les opérandes b et f pour le registre R2 (dans lequel l'opérande f n'est pas exploité et systématiquement écrasé par l'opérande b suivant) et les opérandes a et e pour le registre R3 (dans lequel l'opérande e n'est pas exploité et systématiquement écrasé par l'opérande a suivant),
- un module de multiplication 36 alimenté par les registres R1 et R2 pour réaliser successivement en deux cycles d'horloge les opérations bc et bd, et
- un module de multiplication 38 alimenté par les registres R1 et R3 pour réaliser successivement en deux cycles d'horloge les opérations ac et ad.
Il comporte ensuite à un second niveau séquentiel :
- deux registres R4 et R5, recevant respectivement les sorties des modules de multiplication 36 et 38,
- un module d'addition 40 recevant la sortie du registre R4 et celle du module de multiplication 38 pour réaliser l'opération ac - bd, et
- un module de soustraction 42 recevant la sortie du registre R5 et celle du module de multiplication 36 pour réaliser l'opération bc + ad.
Le second étage 26' d'addition et soustraction complexes de l'opérateur papillon 10' comporte :
- deux registres R6 et R7, recevant respectivement les sorties des modules d'addition 40 et de soustraction 42,
- deux registres R8 et R9, recevant chacun successivement les opérandes b et f, dans lesquels l'opérande b n'est pas exploité et systématiquement écrasé par l'opérande f suivant, ces deux registres permettant le stockage temporaire de deux valeurs successives de l'opérande f pendant que les calculs en deux cycles d'horloge du premier étage 10' de multiplication complexe sont exécutés, - un multiplexeur 44 à deux entrées et une sortie, relié aux deux registres R8 et R9, basculant à chaque cycle d'horloge d'un registre à l'autre pour sélectionner à chaque fois la première des deux valeurs de f stockées temporairement,
- deux registres R10 et R1 1 , recevant chacun successivement les opérandes a et e, dans lesquels l'opérande a n'est pas exploité et systématiquement écrasé par l'opérande e suivant, ces deux registres permettant le stockage temporaire de deux valeurs successives de e pendant que les calculs en deux cycles d'horloge du premier étage 10' de multiplication complexe sont exécutés,
- un multiplexeur 46 à deux entrées et une sortie, relié aux deux registres R10 et R1 1 , basculant à chaque cycle d'horloge d'un registre à l'autre pour sélectionner à chaque fois la première des deux valeurs de e stockées temporairement,
- un module d'addition/soustraction 48, basculant à chaque cycle d'horloge d'additionneur en soustracteur ou l'inverse, recevant les sorties du registre R6 et du multiplexeur 44 pour réaliser successivement les opérations f + (bc + ad) et f - (bc + ad), fournissant ainsi successivement la partie imaginaire notée FFt-ImO de yk+1[0] et la partie imaginaire notée FFt-lm1 de yk+1 [1 ], et
- un module d'addition/soustraction 50, basculant à chaque cycle d'horloge d'additionneur en soustracteur ou l'inverse, recevant les sorties du registre R7 et du multiplexeur 46 pour réaliser successivement les opérations e + (ac - bd) et e - (ac - bd), fournissant ainsi successivement la partie réelle notée FFt-ReO de yk+1[0] et la partie réelle notée FFt-Re1 de yk+1 [1 ].
Il apparaît donc clairement que les deux structures d'opérateur papillon 10 et 10' illustrées sur la figure 3 sont équivalentes en termes de calcul effectué pour la réalisation d'un calcul de FFT. Mais la structure 10' en pipeline présente une meilleure optimisation de la surface utilisée et une consommation plus faible que la structure 10.
La structure générale d'une chaîne de traitement de données pour une implémentation d'un algorithme de décodage canal, par exemple l'algorithme de Viterbi, est représentée sur la figure 4.
Cet algorithme a pour but de trouver par récurrence la séquence d'états la plus probable ayant produit une séquence mesurée [X0, .. . , XN-I] dans le cas d'un signal codé par un codeur convolutif, c'est-à-dire un codeur comportant un registre à décalage dans lequel chaque bit entrant génère un décalage dans le registre et un résultat en sortie.
Son principe est de comparer chaque valeur reçue avec toutes les sorties possibles du registre à décalage de manière à déterminer quel a été le décalage de ce registre le plus probable qui a engendré la valeur reçue. La connaissance de ce décalage permet de connaître la valeur qui l'a provoqué et par conséquent la valeur génératrice du message reçu.
Pour chaque valeur de message reçu, on obtient une structure en treillis reportant en ordonnée l'ensemble des états possibles du registre à décalages et en abscisse l'ensemble des transitions possibles, le motif du treillis se répétant invariablement dans le temps à chaque nouvelle entrée du codeur. En sortie du codeur, seules certaines séquences binaires sont possibles. Elles correspondent aux différents chemins qui existent dans le diagramme en treillis.
L'application d'un algorithme de décodage canal, et en particulier de l'algorithme de Viterbi, consiste alors à rechercher, dans le treillis, la séquence binaire la plus proche de la séquence reçue. En pratique, le déroulement de l'algorithme comporte les trois opérations suivantes, à chaque instant et pour chaque état du treillis :
- un calcul de valeurs de métriques de branches réalisé par un bloc 52, consistant à calculer à la réception de N symboles (pour un rendement de 1 /N) des valeurs représentant la vraisemblance des symboles reçus par rapport aux 2N symboles possibles. Ces 2N valeurs sont appelées les métriques de branches et notées BmOO, Bm01 , Bm10 et Bm1 1 pour N = 2 ;
- un calcul de valeurs de métriques de chemins et de survivants réalisé par un bloc 54, consistant à déterminer l'état le plus probable du registre à décalage. Pour chaque nœud du treillis, une métrique de chemin représentant la probabilité cumulée pour ce nœud de faire partie de la séquence émise est mise à jour en tenant compte de la métrique de chemin calculée au cycle précédent et des valeurs de métriques de branches courantes. Cette mise à jour comporte le calcul de deux métriques de chemins et la sélection de la plus faible (chemin survivant) ; - une mémorisation du bit de décision réalisée par un bloc 56, en vue de restituer le signal décodé en fin de trame par une technique de remontée des survivants.
Concrètement, le bloc 52 calcule la différence entre une valeur reçue et les sorties possibles du registre à décalage. Il est généralement qualifié de bloc BMC (de l'Anglais « Branch Metric Computation »).
Le bloc 54, généralement qualifié de bloc ACS (de l'Anglais « Add, Compare, Select ») réalise à chaque nœud du treillis des additions de deux métriques de chemins avec les métriques de branches, une comparaison des deux métriques de chemins obtenues et une sélection de la plus faible.
Pour un calcul sur la base de quatre métriques de branches BmOO, Bm01 , Bm10 et Bm1 1 calculées par le bloc BMC 52, on peut ainsi faire apparaître un opérateur papillon tel que celui représenté sur la figure 5, pour le calcul des deux métriques de chemins suivantes :
Pmk [t + l] = VitO = Min(Pmk [t] + BmOO, Pmk+l [t] + BmlO),
Pmk+N/2 [t + 1] = Vitï = Min(Pmk [t] + BmO 1, Pmk+l [t] + Bmï 1) '
Indépendamment de l'équation précédente, lorsque les quatre métriques de branches BmOO, Bm01 , Bm10 et Bm1 1 résultent d'un couple (x, y) de valeurs d'entrée possibles, elles peuvent par exemple être calculées de la façon suivante :
BmOO = x + y
BmOÏ = x— y
BmlO =—x— y
Bmï 1 =—x + y
En considérant que la détection d'un minimum par comparaison de deux valeurs peut être réalisée à l'aide d'un soustracteur couplé à un multiplexeur, on note que cet opérateur papillon nécessite, pour réaliser les calculs des blocs BMC 52 et ACS 54, à savoir un calcul de valeurs de métriques de branches et de valeurs de métriques de chemins et de survivants d'une implémentation d'un algorithme de décodage canal :
- pour chacun des deux calculs de valeurs de métriques de chemins et de survivants, deux modules matériels d'addition et un module matériel de soustraction (bloc ACS 54),
- quatre modules matériels d'addition ou soustraction pour le calcul des quatre valeurs de métriques de branches BmOO, Bm01 , Bm10 et Bm1 1
(bloc BMC 52. Comme cela est représenté sur la figure 6A, si l'on note (x, y) le couple de valeurs d'entrée possibles, alors le bloc BMC 52 de l'opérateur papillon de la figure 5 comporte à un premier niveau séquentiel :
- un module d'addition 60 pour réaliser l'opération x+y = BmOO, et
- un module de soustraction 62 pour réaliser l'opération x-y = Bm01 , et à un second niveau séquentiel :
- un module de soustraction 64 recevant en entrée la sortie du module 60 à soustraire à la valeur « 0 » pour réaliser l'opération 0-(x+y) = Bm10, et
- un module de soustraction 66 recevant en entrée la sortie du module 62 à soustraire à la valeur « 0 » pour réaliser l'opération O-(x-y) = Bm1 1 .
Comme cela est représenté sur la figure 6B, si l'on note PO et P1 les deux métriques de chemins calculées au cycle précédent, alors le bloc ACS 54 de l'opérateur papillon de la figure 5 comporte à un premier niveau séquentiel :
- un module d'addition 68 recevant la métrique de branche BmOO ou Bm01 et la variable PO pour réaliser l'opération PO + BmOO ou PO + Bm01 , et
- un module d'addition 70 recevant la métrique de branche Bm10 ou Bm1 1 et la variable P1 pour réaliser l'opération P1 + Bm10 ou P1 + Bm1 1 , et à un deuxième niveau séquentiel :
- un module de soustraction 72 recevant les données de sorties des modules 68 et 70 pour une comparaison de P0 + BmOO et P1 + Bm10 permettant d'en déduire la valeur de VitO, ou pour une comparaison de P0 + Bm01 et P1 + Bm1 1 permettant d'en déduire la valeur de Vit1 . Il apparaît alors que la structure en papillon et en pipeline de l'opérateur papillons 10' de FFT, d'une part, et la structure en papillon de l'opérateur de décodage canal de la figure 5, d'autre part, impliquent des configurations matérielles permettant d'envisager une mise en commun d'une partie de leurs modules matériels d'addition/soustraction et des liens entre ces modules au sein d'une même architecture, moyennant un paramétrage d'au moins un élément, module et/ou lien, de cette architecture à l'aide d'au moins un multiplexeur par exemple.
En particulier, l'ensemble E constitué du second niveau séquentiel du premier étage 12' de multiplication complexe et du second étage 26' d'addition et soustraction complexes de l'opérateur papillon 10' présente quatre modules matériels d'addition et/ou soustraction tout comme l'ensemble constitué des premier et second niveaux séquentiels du bloc BMC 52. Cet ensemble E peut donc être utilisé moyennant paramétrage, soit en configuration de calcul de FFT, soit en configuration de calcul de métriques de branches d'un algorithme de décodage canal, tel que par exemple l'algorithme de Viterbi, mais aussi un algorithme de type « Turbo décodeur » ou BCJR.
En particulier également, l'ensemble constitué des premier et second niveaux séquentiels du bloc ACS 54 présente trois modules matériels d'addition et/ou soustraction. Cet ensemble peut donc tirer profit des modules matériels de l'ensemble E. L'ensemble E peut donc être utilisé moyennant paramétrage également, soit en configuration de calcul de FFT, soit en configuration de calcul de métriques de chemins et de survivants d'un algorithme de décodage canal, tel que par exemple l'algorithme de Viterbi, mais aussi un algorithme de type « Turbo décodeur » ou BCJR.
En conclusion, l'architecture en pipeline de l'opérateur papillon 10' peut être très simplement modifiée pour pouvoir être utilisée moyennant paramétrage, soit en configuration de calcul de FFT, soit en configuration de calcul de métriques de branches d'un algorithme de décodage canal, soit en configuration de calcul de métriques de chemins et de survivants d'un algorithme de décodage canal.
On obtient ainsi par exemple le processeur de traitement de données 80 représenté schématiquement sur la figure 7. Ce processeur 80 comporte au moins un opérateur papillon 82 quasiment identique à celui de la partie droite de la figure 3 (opérateur 10'). Cet opérateur papillon 82 à architecture en pipeline comporte les mêmes éléments R1 à R1 1 et 36 à 50 que l'opérateur papillon 10'. Ceux-ci ne seront donc pas de nouveau décrits.
En revanche, il diffère de l'opérateur papillon 10' en ce qu'il comporte en outre un multiplexeur supplémentaire 84 à deux entrées et une sortie s'interposant entre la sortie du multiplexeur 44 et l'entrée du module d'addition/soustraction 48 à laquelle le multiplexeur 44 est relié dans l'architecture de l'opérateur papillon 10'. L'une des deux entrées du multiplexeur supplémentaire 84 reçoit ainsi la sortie du multiplexeur 44 et son autre entrée est reliée à la sortie du module d'addition 40.
En outre, quatre sorties de l'opérateur papillon 82 sont en particulier observées : la sortie S1 du module d'addition 40, la sortie S2 du module d'addition/soustraction 48, la sortie S3 du module d'addition/soustraction 50 et la sortie S4 du module d'addition 42.
Enfin, certains éléments du processeur de traitement de données 80 sont configurables à l'aide d'au moins un paramètre programmable pour que l'opérateur papillon 82 puisse être utilisé soit en configuration de calcul de FFT, soit en configuration de calcul de métriques de branches d'un algorithme de décodage canal, soit en configuration de calcul de métriques de chemins et de survivants d'un algorithme de décodage canal. Ces éléments configurables sont représentés en grisé. Il s'agit du multiplexeur 84 et des modules d'addition/soustraction 48 et 50.
Selon une première configuration FFT, un ensemble A de paramètres est fourni en entrée des registres R1 , R2, R3 du processeur 80, le multiplexeur 84 est configuré pour fournir la sortie du multiplexeur 44 en entrée du module d'addition/soustraction 48 et les deux modules d'addition/soustraction 48 et 50 sont configurés pour basculer d'additionneur en soustracteur et inversement à chaque cycle d'horloge. L'ensemble A de paramètres contient les mêmes paramètres que ceux fournis à l'opérateur 10', à savoir, successivement c, d pour le registre R1 , b, f pour le registre R2 et a, e pour le registre R3. Cette première configuration permet de retrouver exactement l'architecture et la configuration de l'opérateur 10', d'où un fonctionnement du processeur 80 en configuration de calcul de FFT. Les sorties observées dans cette première configuration sont S2 (pour les résultats successifs FFt-ImO et FFt-lm1 ) et S3 (pour les résultats successifs FFt-ReO et FFt-Re1 ). On remarque que dans cette première configuration, toutes les ressources du processeur 80 sont effectivement utilisées.
Selon une deuxième configuration BMC, un ensemble B de paramètres est fourni en entrée des registres R1 , R2, R3 du processeur 80, le multiplexeur 84 est configuré pour fournir la sortie du multiplexeur 44 en entrée du module d'addition/soustraction 48 et les deux modules d'addition/soustraction 48 et 50 sont configurés en soustracteurs. L'ensemble B de paramètres fournis au processeur 80 contient l'élément neutre « 1 » de la multiplication pour le registre R1 , les valeurs successives x, « 0 » pour le registre R2 et « 0 », y pour le registre R3. Cette deuxième configuration permet d'escamoter les multiplications des modules 36 et 38 grâce à la valeur « 1 » fournie au registre R1 et d'obtenir les résultats x+y et x-y en sorties des modules 40 et 42. Par un bon cadencement des multiplexeurs 44 et 46, elle permet également de fournir la valeur « 0 » aux modules de soustraction 48 et 50 de sorte que ces derniers fournissent les résultats -x-y et -x+y. Les sorties observées dans cette deuxième configuration sont S1 (pour le résultat x+y = BmOO), S2 (pour le résultat -x-y = Bm10), S3 (pour le résultat -x+y = Bm1 1 ), et S4 (pour le résultat x-y = Bm01 ).
Selon une troisième configuration ACS, un ensemble C de paramètres est fourni en entrée des registres R1 , R2, R3 du processeur 80, le multiplexeur 84 est configuré pour fournir la sortie du module d'addition 40 en entrée du module d'addition/soustraction 48 et le module d'addition/soustraction 48 est configuré en soustracteur.
L'ensemble C de paramètres fournis au processeur 80 contient :
- l'élément neutre « 1 » de la multiplication pour le registre R1 , les valeurs successives PO, Bm10 pour le registre R2 et P1 , BmOO pour le registre R3 (ensemble C1 ), ou
- l'élément neutre « 1 » de la multiplication pour le registre R1 , les valeurs successives PO, Bm1 1 pour le registre R2 et P1 , Bm01 pour le registre R3 (ensemble C2).
Cette troisième configuration permet d'escamoter les multiplications des modules 36 et 38 grâce à la valeur « 1 » fournie au registre R1 et d'obtenir successivement les résultats P0+Bm00 et P1 +Bm10 (lorsque l'ensemble C1 est fourni en entrée) ou P0+Bm01 et P1 +Bm1 1 (lorsque l'ensemble C2 est fourni en entrée) en sortie du module d'addition 40. Les résultats successifs fournis par le module 40 sont ensuite soustraits entre eux par le module 48 configuré en soustracteur, grâce au multiplexeur 84 et au décalage provoqué par le registre R6. Les sorties observées dans cette deuxième configuration sont S1 (pour les résultats successifs P0+Bm00 et P1 +Bm10 lorsque C1 est fourni en entrée, pour les résultats successifs P0+Bm01 et P1 +Bm1 1 lorsque C2 est fourni en entrée) et S2 (pour le résultat P0+Bm00 - (P1 +Bm10) lorsque C1 est fourni en entrée, pour le résultat P0+Bm01 - (P1 +Bm1 1 ) lorsque C2 est fourni en entrée).
En variante, le processeur de traitement de données 80 peut être conçu, de façon complètement équivalente, comme illustré sur la figure 8. Dans cette variante de réalisation, il n'est pas ajouté de multiplexeur supplémentaire 84. Le multiplexeur 44 à deux entrées et une sortie de l'opérateur 10' est simplement remplacé par un multiplexeur 84' à trois entrées et une sortie configurable pour fonctionner strictement comme l'ensemble des deux multiplexeurs 44 et 84 tels qu'assemblés l'un (le multiplexeur 44) en amont de l'autre. Ainsi, les trois entrées du multiplexeur 84' sont reliées aux sorties des registres R8 et R9 et du module d'addition 40. La sortie du multiplexeur 84' est reliée à l'une des entrées du module de soustraction/addition 48.
Il apparaît clairement que le processeur de traitement de données 80 décrit précédemment est configurable à l'aide d'au moins un paramètre pour effectuer un calcul de FFT dans une première configuration, un calcul de métriques de branches d'une implémentation d'un algorithme de décodage canal dans une deuxième configuration et un calcul de métriques de chemins et de survivants d'une implémentation d'un algorithme de décodage canal dans une troisième configuration. Le basculement d'une configuration à l'autre est très simple à réaliser dans les exemples détaillés précédemment par simple paramétrisation des modules d'addition/soustraction 48, 50 et des liens possibles entre le module 48 et les éléments 40, 46.
Alors que les algorithmes FFT et de décodage canal sont différents tant dans les données qu'ils traitent que dans les fonctions qu'ils réalisent, la mise en commun de modules matériels de soustraction et/ou d'addition et la conception d'une structure commune sont rendues possibles grâce à la mise en évidence originale d'une similarité de fonctionnement d'opérateurs papillons qu'ils mettent en oeuvre.
Par rapport à un processeur de traitement de données à opérateur papillon apte uniquement à effectuer un calcul de FFT et présentant une architecture en pipeline à deux multiplicateurs, il nécessite juste l'ajout ou le remplacement d'un multiplexeur. Ainsi, en comparant un opérateur de calcul FFT à un opérateur de calcul de valeurs de métriques de branches et de valeurs de métriques de chemins et de survivants d'une implémentation d'un algorithme de décodage canal à l'opérateur précédemment décrit, on réduit de façon très significative le besoin en opérateurs d'addition et/ou soustraction.
Le gain est d'autant plus important que les calculs de FFT et de décodage canal ne sont généralement pas réalisés simultanément. En outre, séparer les calculs de métriques de branches et les calculs de métriques de chemins et de survivants d'un algorithme de décodage canal permet d'éviter de dupliquer inutilement les ressources matérielles.
Par ailleurs, les ressources globales nécessaires aux calculs de FFT, d'une part, et aux calculs de décodage canal, d'autre part, étant différentes (en se référant aux normes actuelles, la taille des FFT oscille entre 64 et 2048, ce qui nécessite entre 32 et 1024 opérateurs papillons par étape du treillis, alors que les degrés des polynômes générateurs des codes convolutifs varient entre 4 et 8, ce qui nécessite entre 8 et 128 papillons), et les ressources globales nécessaires aux calculs de métriques de branches, d'une part, et aux calculs de métriques de chemins et de survivants, d'autre part, étant également différentes, le fait de pouvoir paramétrer les trois configurations précitées permet de vraiment optimiser la taille et l'utilisation d'un microprocesseur implémentant une pluralité de tels opérateurs papillons reconfigurables. Au final, c'est une meilleure répartition des ressources selon les besoins des standards ciblés qui est assurée. Plus précisément, les ressources devant être allouées pour les calculs de FFT sont généralement très supérieures à celles nécessaires aux traitements d'un algorithme de décodage canal et en particulier de l'algorithme de Viterbi, de sorte qu'une parallélisation des calculs de décodage canal permettant de les accélérer est rendue possible sans surcoût en termes d'opérateurs reconfigurables.
Un autre avantage de cette structure commune est de pouvoir tirer profit, dans le mode de décodage canal, du fait que les données traitées dans le mode FFT doivent pouvoir être complexes et que leurs parties réelles et imaginaires sont en général entières. En mode de décodage canal, le processeur de traitement est alors capable de fonctionner aussi bien avec des données d'entrée dures (binaires) que des données d'entrée souples (entières).
Enfin, compte tenu de la variabilité de la performance des technologies microélectroniques, il est avantageux de proposer des processeurs de base les plus réguliers possible. En effet, il est alors envisageable d'implanter de tels processeurs en surnombre dans une architecture redondante et de les configurer a posteriori en fonction des performances ou des pannes éventuelles de chacun de ces processeurs.
Par conséquent un processeur de traitement de données 80 tel que celui décrit précédemment est avantageusement intégré dans un dispositif de télécommunication 86 à modulation/démodulation multi porteuses des signaux émis/reçus et à décodage de signaux traités par un code convolutif comme illustré sur la figure 9. On note que le processeur 80 peut comporter une pluralité d'opérateurs papillon reconfigurables S2 82n tels que l'opérateur 82 décrit précédemment.
Le dispositif 86 illustré sur la figure 9 est plus précisément un terminal de télécommunication, mais l'invention peut bien sûr être mise en œuvre dans d'autres types de dispositifs de télécommunication tels qu'une station de base d'un réseau de télécommunication, un modem, un décodeur sans fil ou un équipement de télécommunication de type CPE (de l'Anglais « Customer Premises Equipment »).
Les applications de ce processeur de traitement à deux modes de fonctionnement FFT et décodage canal sont multiples que ce soit pour un dispositif à norme unique ou pour un dispositif multi-normes. En effet, beaucoup de normes mettent par exemple en oeuvre une modulation OFDM (calcul de FFT) et nécessitent un décodage canal de code convolutif (par exemple l'algorithme de Viterbi), parmi lesquels :
- la radiodiffusion numérique terrestre DAB,
- la télédiffusion numérique terrestre (DVB-T, DVB-H),
- la radiodiffusion numérique terrestre T-DMB,
- la radiodiffusion numérique DRM,
- les liaisons filaires : ADSL, VDSL, modem sur courant porteur (Homeplug), modem câble (norme Docsis),
- les réseaux sans-fils basés sur les normes 802.1 1 a, 802.1 1 g (Wi-Fi), 802.16 (WiMAX) et HiperLAN,
- les réseaux mobiles de nouvelle génération (4G).
Cette liste n'est bien sûr pas exhaustive puisque la quasi totalité des normes actuelles ou à l'étude utilise une modulation OFDM et/ou un décodage canal de code convolutif.
En outre, des travaux récents ont montré que la FFT pouvait être appliquée à des opérations plus diversifiées qu'une simple modulation. Notamment, elle peut être utilisée pour des calculs de corrélation, la genèse de filtres de type FIR, l'estimation de canal ou la détection de plusieurs utilisateurs. De plus, il a été montré que la structure en Radix-2 peut être facilement utilisée comme structure de base pour réaliser d'autres types de Radix. De même, l'algorithme de Viterbi a lors d'études passées été étendu au décodage des Turbos Codes.
Ainsi, l'architecture commune FFT/décodage canal proposée peut être utilisée par une majorité des fonctions de dispositifs de télécommunication et ne se restreint pas aux seuls blocs de décodage canal et de modulation/démodulation.
On notera enfin que l'invention ne se limite pas aux modes de réalisation envisagés. Il apparaîtra en effet à l'homme de l'art que diverses modifications peuvent être apportées au mode de réalisation décrit ci-dessus, à la lumière de l'enseignement qui vient de lui être divulgué. Dans les revendications qui suivent, les termes utilisés ne doivent pas être interprétés comme limitant les revendications au mode de réalisation exposé dans la présente description, mais doivent être interprétés pour y inclure tous les équivalents que les revendications visent à couvrir du fait de leur formulation et dont la prévision est à la portée de l'homme de l'art en appliquant ses connaissances générales à la mise en œuvre de l'enseignement qui vient de lui être divulgué.

Claims

REVENDICATIONS
1 . Processeur (80) de traitement de données numériques comportant au moins un opérateur papillon (82 ; 82i , 82n) pour l'exécution d'un calcul de transformée de Fourier rapide, cet opérateur papillon présentant une architecture en pipeline pour la réception et le traitement cadencés de données d'entrée (A, B, C) au rythme d'un signal d'horloge, cette architecture en pipeline comportant une pluralité d'éléments (R1 , R1 1 , 36, 38, 40, 42, 44, 46, 48, 50, 84 ; 84') incluant des modules matériels d'addition, soustraction et multiplication et des liens de transmission cadencée de données entre ces modules, l'opérateur papillon comportant des premier et deuxième étages formant un module de multiplication complexe à architecture en pipeline, et un troisième étage (R8, R9, R10, R1 1 , 44, 46, R6, R7, 84, 48, 50 ; 84') comportant deux modules matériels d'addition/soustraction (48, 50) recevant les sorties des modules matériels du deuxième étage, caractérisé en ce que :
- l'opérateur papillon (82 ; 82i , 82n) comporte un ensemble multiplexeur (44, 84 ; 84') à plusieurs entrées et une sortie, l'une des entrées de l'ensemble multiplexeur recevant la sortie d'un module matériel d'addition (40) du deuxième étage et la sortie de l'ensemble multiplexeur étant reliée à l'une des entrées d'un des modules d'addition/soustraction (48) du troisième étage recevant la sortie de ce module matériel d'addition (40), et
- l'ensemble multiplexeur (44, 84 ; 84') et les deux modules matériels d'addition/soustraction (48, 50) sont configurables à l'aide d'au moins un paramètre programmable, entre une première configuration dans laquelle l'opérateur papillon réalise ledit calcul de transformée de Fourier rapide et une seconde configuration dans laquelle l'opérateur papillon réalise un calcul de métriques d'une implémentation d'un algorithme de décodage canal.
2. Processeur (80) de traitement de données numériques selon la revendication 1 , dans lequel :
- le premier étage (R1 , R2, R3, 36, 38) est un étage de multiplications comportant deux modules matériels de multiplication réelle (36, 38), - le deuxième étage (R4, R5, 40, 42) est un étage d'addition et soustraction comportant un module matériel d'addition (40) et un module matériel de soustraction (42), et
- l'opérateur papillon (82 ; 82 82n) présente quatre sorties (S1 , S4, S2, S3) destinées à être observées, reliées respectivement aux sorties du module matériel d'addition (40) et du module matériel de soustraction (42) du deuxième étage (R4, R5, 40, 42) et aux sorties des deux modules matériels d'addition/soustraction (48, 50) du troisième étage (R8, R9, R10, R1 1 , 44, 46, R6, R7, 84, 48, 50 ; 84').
3. Processeur (80) de traitement de données numériques selon la revendication 1 ou 2, dans lequel l'ensemble multiplexeur (44, 84 ; 84') et les deux modules matériels d'addition/soustraction (48, 50) sont configurables à l'aide du paramètre programmable entre la première configuration dans laquelle l'opérateur papillon réalise le calcul de transformée de Fourier rapide, une deuxième configuration dans laquelle l'opérateur papillon réalise un calcul de valeurs de métriques de branches d'une implémentation d'un algorithme de décodage canal et une troisième configuration dans laquelle l'opérateur papillon réalise un calcul de valeurs de métriques de chemins et de survivants d'une implémentation d'un algorithme de décodage canal.
4. Processeur (80) de traitement de données numériques selon l'une quelconque des revendications 1 à 3, dans lequel l'ensemble multiplexeur (44, 84 ; 84') à plusieurs entrées et une sortie est à sélection de l'une de ses entrées à l'aide au moins du paramètre programmable.
5. Processeur (80) de traitement de données numériques selon la revendication 4, dans lequel l'ensemble multiplexeur (44, 84) à plusieurs entrées et une sortie comporte deux multiplexeurs à deux entrées et une sortie, la sortie de l'un des deux multiplexeurs, dit multiplexeur amont (44), étant reliée à l'une des entrées de l'autre des multiplexeurs, dit multiplexeur aval (84), pour la fourniture d'un ensemble multiplexeur à trois entrées et une sortie, et dans lequel le multiplexeur aval (84) est à sélection de l'une de ses deux entrées à l'aide du paramètre programmable.
6. Processeur (80) de traitement de données numériques selon l'une quelconque des revendications 1 à 5, dans lequel les deux modules matériels d'addition/soustraction (48, 50) sont configurables à l'aide du paramètre programmable entre la première configuration dans laquelle ils basculent d'additionneur en soustracteur et inversement à chaque cycle d'horloge et la seconde configuration dans laquelle ils fonctionnent en soustracteur uniquement.
7. Processeur (80) de traitement de données numériques selon l'une quelconque des revendications 1 à 6, comportant une pluralité d'opérateurs papillons (82! , 82n) configurables entre ladite première configuration et ladite seconde configuration, ces opérateurs papillons étant structurés entre eux pour un calcul de transformée de Fourier rapide par une approche algorithmique de Cooley-Tukey en treillis de type Radix-2 et pour une implémentation d'un algorithme de décodage canal en treillis à quatre symboles de référence.
8. Dispositif de télécommunication (84) à modulation/démodulation multi porteuses de signaux émis/reçus et à décodage de signaux traités par un code convolutif, comportant au moins un processeur (80) de traitement de données numériques selon l'une quelconque des revendications 1 à 7.
9. Dispositif de télécommunication (84) selon la revendication 8, à modulation et démodulation de type OFDM.
10. Dispositif de télécommunication (84) selon la revendication 9, de type multi-normes, comportant au moins un modulateur/démodulateur à modulation et démodulation OFDM compatible avec chaque norme implémentée et au moins un décodeur de signal codé par un code convolutif compatible avec chaque norme implémentée.
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