WO2011024051A1 - Procédé et dispositif de contre-mesure pour protéger des données circulant dans un composant électronique - Google Patents

Procédé et dispositif de contre-mesure pour protéger des données circulant dans un composant électronique Download PDF

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WO2011024051A1
WO2011024051A1 PCT/IB2010/002069 IB2010002069W WO2011024051A1 WO 2011024051 A1 WO2011024051 A1 WO 2011024051A1 IB 2010002069 W IB2010002069 W IB 2010002069W WO 2011024051 A1 WO2011024051 A1 WO 2011024051A1
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WO
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data
bits
transmitted
unit
cycle
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PCT/IB2010/002069
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Inventor
Frédéric Bancel
Original Assignee
Stmicroelectronics (Rousset) Sas
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/002—Countermeasures against attacks on cryptographic mechanisms
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L2209/00—Additional information or applications relating to cryptographic mechanisms or cryptographic arrangements for secret or secure communication H04L9/00
    • H04L2209/08—Randomization, e.g. dummy operations or using noise
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04L2209/00—Additional information or applications relating to cryptographic mechanisms or cryptographic arrangements for secret or secure communication H04L9/00
    • H04L2209/12—Details relating to cryptographic hardware or logic circuitry
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    • Y04—INFORMATION OR COMMUNICATION TECHNOLOGIES HAVING AN IMPACT ON OTHER TECHNOLOGY AREAS
    • Y04S—SYSTEMS INTEGRATING TECHNOLOGIES RELATED TO POWER NETWORK OPERATION, COMMUNICATION OR INFORMATION TECHNOLOGIES FOR IMPROVING THE ELECTRICAL POWER GENERATION, TRANSMISSION, DISTRIBUTION, MANAGEMENT OR USAGE, i.e. SMART GRIDS
    • Y04S40/00—Systems for electrical power generation, transmission, distribution or end-user application management characterised by the use of communication or information technologies, or communication or information technology specific aspects supporting them
    • Y04S40/20—Information technology specific aspects, e.g. CAD, simulation, modelling, system security

Definitions

  • the present invention relates to a countermeasure method for protecting sensitive data flowing in an electronic component, against attacks to discover such data. It also relates to a portable microcircuit device such as a smart card, implementing the method.
  • the sensitive data may notably be encryption or decryption keys, and more generally cryptographic data used or elaborated during cryptographic calculations, such as intermediate data of such calculations, and identifiers which must be kept secret.
  • Microcircuit devices handling sensitive data are sometimes attacked to determine this data.
  • Simple Power Analysis (SPA) or Differential Power Analysis (DPA) attacks consist of measuring incoming and outgoing currents and voltages in the microcircuit during the execution of a program by the microcircuit. the purpose of deducing protected data processed or used by the microcircuit.
  • EMA Electromagnetic Analysis attacks are based on the analysis of the electromagnetic radiation emitted by the microcircuit.
  • Fault injection attacks are also known which consist in introducing disturbances in the microcircuit while executing sensitive algorithms such as cryptographic algorithms, or for the purpose of triggering the execution of a download routine transmitting on a computer. port the data it stores.
  • a disturbance can be achieved by applying to the microcircuit one or more brief lighting or one or more voltage peaks on one of its contacts.
  • the invention relates more particularly to those which aim to protect data as they circulate in a microcircuit.
  • it is known to encrypt each sensitive data item at the output of a memory or a register or before transmitting it on a data bus, and to decipher the data at the input of a register or a file. a memory or at its reception by a destination entity of the data.
  • this solution provides only partial protection to the transmitted data, since between the output of the decryption mechanism and the entry of the register or the memory, the data must circulate in circuits such as logic gates and multiplexers that produce a visible signature by an EMA or SPA type attack.
  • the actual write operation in the memory or the register may also issue a signature.
  • a binary data item is transmitted in several transmission cycles comprising a first cycle comprising the steps of: randomly selecting bits of the data, transmitting the selected bits, and transmitting bits each having a value chosen randomly, to replace unselected bits of the data, a last transmission cycle comprising a bit transmission step of the data that has not been transmitted in a previous cycle.
  • the binary data is transmitted to a data input of a combinational logic circuit of the electronic component, the last cycle comprising the transmission of all bits of the data to the combinational logic circuit.
  • the data is transmitted by a transmission line of the electronic component, the last cycle comprising the transmission of bits each having a value chosen randomly, replacing the bits of the data not transmitted to the last cycle.
  • the first cycle comprises a step of inverting bits randomly selected from among the bits of the data. selected, before their transmission, and the last cycle comprises a step of reversing the bits of the data, having been inverted and transmitted during a previous cycle.
  • the number of transmission cycles of the data is equal to two and the number of bits of the data transmitted to each cycle is randomly chosen in the vicinity of half the bits of the data.
  • One embodiment also relates to a countermeasure device in an electronic component in which binary data is transmitted between binary data storage units.
  • the device is configured to implement the previously defined method.
  • the device comprises a scrambling unit receiving data to be transmitted, configured to randomly select and transmit bits of data to be transmitted, and transmit bits each having a randomly chosen value, instead of bits. not selected from the data.
  • the scrambling unit is connected to a data transmission line.
  • the scrambling unit is connected to a data input of a combinational logic circuit.
  • the device comprises a descrambling unit configured to receive bits transmitted by a data transmission line and reconstitute a piece of data transmitted from bits transmitted in several transmission cycles, and a unit of control of the data transmission units. 'scrambling and descrambling.
  • the scrambling unit comprises a bit inversion unit for inverting bits of the data to be transmitted selected from selected bits to be transmitted, the descrambling unit comprising an inverting unit of bits for inverting bits of transmitted data having been inverted by the scrambling unit during a previous transmission cycle.
  • One embodiment also relates to an electronic component, comprising a countermeasure device as previously defined.
  • the electronic component comprises a data transmission line, the countermeasure device comprising scrambling and descrambling units connected to the data transmission line.
  • the electronic component comprises a combinational logic circuit and a scrambling unit connected to a data input of the combinational logic circuit.
  • One embodiment also relates to a portable microcircuit device, characterized in that it comprises an electronic component as previously defined.
  • Figure 1 schematically shows a countermeasure device for protecting a data link between two data storage units according to one embodiment
  • FIG. 2 diagrammatically represents a transmitting part and a data receiving part of the countermeasure device, according to one embodiment
  • FIG. 3A diagrammatically represents a data transmitting part of the countermeasure device
  • FIG. 3B diagrammatically represents a data receiving part of the countermeasure device, corresponding to the transmitting part of FIG. 3A
  • FIGS. 4A and 4B schematically represent the state of the protection device during two cycles of data transmission
  • FIG. 5 schematically represents a countermeasure device for protecting data flowing in a combinational logic circuit between data storage units, according to one embodiment
  • FIG. 6 represents an example of a logic circuit protected by the countermeasure device of FIG. 5.
  • FIG. 1 represents data transmission units REG1 and receiver REG2, connected by an LNK data transmission link, in an electronic component IC.
  • REG1 and REG2 units can be example of registers or memories.
  • the LNK link is for example a data bus.
  • the electronic component IC comprises a countermeasure device comprising an SL scrambling unit I, a DRSL descrambling unit and a TMU control unit of the SL and DSL units.
  • the unit SL is interposed on the LNK link at the output of the unit REG1, and the unit DSL is interposed on the LNK link at the input of the unit REG2.
  • FIG. 2 shows the scrambling units SL and descrambling DSL, according to one embodiment.
  • the scrambling unit SL comprises for each bit B of a data item D stored in the unit REG1, and to be transmitted by the link LNK, or for each transmission line of the link LNK, a multiplexer MX1 controlled by a bit M of a first random command word M1 issued by the control unit TMU.
  • the multiplexer MX1 comprises an input connected to a storage cell of the B bit in the unit REG1 and another input receiving a bit 12 of a second random control word M2 sent by the control unit TMU.
  • the output of the multiplexer MX1 is connected to a bit transmission line of the LNK link.
  • each bit B stored in the unit REG 1 is randomly transmitted by the link LNK or replaced by a bit 12 of random value which is transmitted in place of the bit B by the link LNK.
  • the unit TMU generates the control words M1, M2 for example from a random or pseudo-random number RND.
  • the descrambling unit DSL comprises, for each bit transmission line of the link LNK or each storage cell of a bit of the unit REG2, a multiplexer MX2 controlled by a bit 13 of a third control word M3 transmitted by the TMU unit.
  • the multiplexer MX2 receives on an input the bit transmitted by the LNK link. Another input and the output of multiplexer MX2 are connected to a bit storage cell of unit REG2. In this way, the multiplexer MX2 can be controlled to either store the bit B transmitted by the LNK link in a cell of the unit REG2, or to supply the input of the cell of the unit REG2 with the bit stored therein.
  • the unit TMU controls the units SL and DSL to transmit a data item D stored in the unit REG1 in several cycles. At each cycle of transmission, the unit TMU controls the multiplexers MX1 of the unit SL by the bits 11 of the random word M1 to transmit a part not already transmitted during a previous cycle of the bits B of the data D stored in the unit REG1 . More specifically, during a first cycle, the multiplexers MX1 of the unit SL are controlled by the bits 11 of a control word M1 sent by the unit TMU to transmit a first portion of bits B of the stored datum D in the REG1 unit.
  • the non-transmitted bits of the data D are replaced by bits 12 of the random word M2 emitted by the TMU, which are transmitted by the LNK link.
  • the MX2 multiplexers of the DSL unit are controlled by the bits 13 of the word M3 sent by the TMU unit so that all the transmitted bits are stored in the unit REG2.
  • the unit REG2 contains a data D 'consisting of the first part of the transmitted bits of the data D and bits 12 of the word M2.
  • TMU transmits at the second and last cycle a command word M1 of the multiplexers MX1 of the unit SL, to transmit the bits of the data D which have not been transmitted to the previous cycle.
  • each bit 11 of the control word M1 is equal to the inverse of the bit of the same rank of the control word M1 used to control the multiplexers MX1 in the previous transmission cycle.
  • the unit TMU sends a command word M3 of the multiplexers MX2 to transmit to the unit REG2 all the bits of the data D that has been transmitted during this last cycle and to loop back to the input of the unit REG2 every bits of the data D having been transmitted during the previous cycle.
  • the control word M3 is equal to the command word M1 transmitted during this last cycle.
  • the transmission of a data item is performed with two random components, namely a random component relating to the choice of bits of the data transmitted during each transmission cycle, and a random component relating to the value of the bits transmitted to each transmission cycle. the place of the non-transmitted bits of the data, at each transmission cycle.
  • a data transmission is distributed over several transmission cycles, but also the signature of each transmission cycle depends on random bit values 12 whose rank in the transmitted data is also random.
  • FIGS. 3A and 3B show a countermeasure device according to another embodiment, comprising scrambling units SL1 and descrambling units DSL1, controlled by a control unit TMU1, to protect an LNK data transmission link in an electronic component IC1.
  • the scrambling unit SL1 differs from the unit SL represented in FIG. 2 in that it comprises for each bit B of data stored by the unit REG1 or to be transmitted by the link LNK. , or each bit transmission line of the LNK link an exclusive OR (XOR) logic gate XG 1 interposed between the output of the unit REG1 and the input of the multiplexer MX1.
  • XOR exclusive OR
  • the gate XG1 thus receives the bit B of the unit REG1 as well as a bit of random value supplied by the unit TMU1, for example chosen equal to the corresponding bit 12 of the control word M2.
  • the output of the gate XG1 is connected to an input of the multiplexer MX1.
  • the gate XG1 thus transmits to the multiplexer MX1 a bit B of the data D, inverted or not according to the value of the bit 12.
  • the descrambling unit DSL1 differs from the DSL unit represented in FIG. 2B in that it comprises for each bit B of data transmitted to the unit REG2 or each bit transmission line of FIG. the LNK link an exclusive OR (XOR) XG2 logic gate interposed between the output and the input of the REG2 unit.
  • An input of the gate XG2 receives from the unit TMU1 a bit 14 of a command word M4. In this way, a data bit D transmitted in reverse form during a first cycle can be inverted again in a next transmission cycle.
  • FIGS. 4A and 4B show an exemplary state of the countermeasure device SL1, DSL1, TMU1 during two data transmission cycles D, in the case where the data is entirely transmitted in two transmission cycles.
  • the data D in the unit REG1 is, for example, equal to "01001010".
  • the multiplexers MX1 of the unit SL1 are controlled by a control word M1 equal to "10101010".
  • the control word M2 supplied to the unit SL1 is equal to '0ai bOdd', where a, b, c and d are random bits of any value MX2 multiplexers of the unit DSL1 are controlled by a command word M3 equal to "11111111" so that all the bits transmitted by the link LNK are transferred in the unit REG2.
  • the command word M4 supplied by the unit TMU1 to the unit DSL1 has any value which is not used since all the bits of the word M3 are at 1.
  • the first bit equal to 0 of the data D is transmitted to the unit REG2 without change
  • the random value "a” is transmitted in place of the second bit of the data D
  • the third bit is transmitted in inverted form equal to 1
  • the random value "b” is transmitted in place of the fourth bit
  • the fifth bit is transmitted without change
  • the random value "c” is transmitted in place of the sixth bit
  • the seventh bit is transmitted in inverse form equal to 0, and the random value "d” is transmitted in place of the sixth bit, the eighth bit.
  • a data D 'equal to "OaI bIcOd" is thus transmitted to the first cycle to replace the data D and stored in the register REG2.
  • the multiplexers MX1 are controlled by a control word Ml equal to the inverse of the command word M1 supplied to the first transmission cycle, ie "01010101". In this way, the bits of the data D not transmitted to the first transmission cycle can be transmitted to the second transmission cycle.
  • the unit SL1 also receives the command word M2 sent by the unit TMU1 during the first transmission cycle. As a result, the bits of the word M2 used to control the XG1 gates are transmitted instead of the bits of the data D which have been transmitted to the first transmission cycle.
  • the multiplexers MX2 of the unit DSL1 are controlled by a control word M3 equal to the control word M1 transmitted during the second cycle of transmission. transmission, so that all bits, and only these, of the data D transmitted by the link LNK to this cycle are transferred to the unit REG2
  • the control word M4 provided by the unit TMU1 to the unit DSL1 is equal to the command word M2 sent in the first cycle and to this transmission cycle, so that all the bits of the data D having been transmitted in inverted form to the first cycle are again inverted before being supplied to the input of
  • the result is that the first bit equal to 0 in the unit REG2 is reintroduced without change in the unit REG2, replacing the first bit transmitted.
  • the second bit equal to 1 of the data D is transmitted without change to the unit REG2
  • the third bit equal to 1 in the unit REG2 is reintroduced in the inverted form in the unit REG2 , replacing the third transmitted bit equal to 1 of the data D "
  • the fourth bit equal to 0 is transmitted without change to the unit REG2
  • the fifth bit equal to 1 in the unit REG2 is reintroduced without change in the unit REG2
  • the sixth bit equal to 0 is transmitted without change to the unit REG2
  • the seventh bit equal to 0 in the unit REG2 is reintroduced in inverted form in the unit REG2
  • the eighth bit equal to 0 is transmitted without change to the unit REG2.
  • the data D is thus in the unit REG2 at the end of the second transmission cycle.
  • the embodiment of FIGS. 3A and 3B adds a double inversion of randomly selected bits among the bits of the transmitted data D, these two inversions being performed over two cycles. of transmission. This arrangement further masks the signature issued by the transmission of data.
  • bits not belonging to the data that are transmitted to the second cycle can be chosen randomly instead of corresponding to the bits of the control word M2 sent by the unit TMU1 in the first transmission cycle.
  • half of the bits of the data D to be transmitted are transmitted to each of the two transmission cycles.
  • the number of bits transmitted at each cycle is not necessarily constant, but may vary from one or a few bits, knowing that the masking of the signature of the transmission of data is not optimum if all bits of a data except one or two bits are transmitted in one cycle.
  • the number of transmission cycles is equal to two, the number of data bits transmitted in each cycle may be close to half of the bits of the data. More generally, if n is the number of transmission cycles, the number of data bits transmitted at each cycle can be close to the number of bits of the data divided by n.
  • the countermeasure method described applies to data not necessarily comprising 8 bits, as in the examples of FIGS. 4A and 4B, but can also be applied to data having a lower or higher number of bits.
  • FIG. 5 represents an electronic component IC2 comprising a combinational logic circuit LGC input associated with data storage units REG3, REG4 and output to a storage unit REG5.
  • the units REG3, REG4 and REG5 may be registers or data storage locations in memories.
  • the electronic component IC2 comprises a countermeasure device comprising a scrambling unit SL2, SL3 per entry unit REG4, input REG5 of the circuit LCG and a scrambling control unit TMU2 controlling each unit scrambling SL2, SL3.
  • the unit TMU2 is configured to control the units SL2, SL3 so as to replace, during a first processing cycle carried out by the circuit LCG, certain randomly selected bits in the input units REG3, REG4, by bits of FIG. values also chosen randomly, and to transmit to the circuit LGC during one or more subsequent cycles the bits of units REG3, REG4 not transmitted to the previous cycle (s), with the bits already transmitted to (x previous cycles. All bits of the data in the input units are thus transmitted simultaneously to the LGC circuit at the last transmission cycle. In this way, the logic gates of the LGC circuit change state partially during each cycle, instead of changing state in a cycle according to the values of the data stored in the input registers.
  • each of the scrambling units SL2, SL3 can be produced in accordance with the unit SL shown in FIG. SL2 unit, SL3 is controlled by a command word M1, MV issued by the TMU2 unit to select the bits to be transmitted of the data stored in the input unit to which it is connected.
  • Each SL2, SL3 unit also receives a control word M2, M2 'containing the bits to be transmitted instead of the non-transmitted bits of the data stored in the unit SL2, SL3.
  • the command words M1, MV of the units SL2, SL3 may be identical or different.
  • the numbers of data bits selected at each cycle in each input unit REG3, REG4 i.e., the number of bits, for example, 1 in the control words M1 and M'1 can be identical or different.
  • the random bits (belonging to the control words M2 and M2 ') transmitted instead of the non-transmitted bits of the units REG3, REG4 may be identical or different.
  • only some of the data inputs of the logic circuit LGC can be equipped with a scrambling unit.
  • FIG. 6 represents an exemplary logic circuit LCG that can be protected by the counter-simulation device described above.
  • the circuit LGC is connected to the input units REG3, REG4, for example of the eight-bit register type, via the scrambling units SL2, SL3.
  • the LGC circuit is connected to the output unit REG5, also of the eight-bit register type.
  • the LGC circuit comprises eight AND AG1-AG8 logic gates and seven OG1-OG7 OR logic gates.
  • Each gate AG1-AG8 receives a bit of the register REG3 and a bit of the same rank of the register REG4.
  • the output of each AND gate AG1 is connected to an input of one of the respective OR gates OR of the same rank i (i being an integer ranging from 1 to 7) and the output of the gate AG8 is connected to another input of OG7 door.
  • the output of each gate OGi provides an output bit of the circuit LGC which is stored in the output unit REG5, the outputs of the gates OG2 to OG7 being respectively connected to another input of the gates OG6 to OG 1.
  • registers REG3, REG4 contain, for example, the binary data "01001010" and "11100101".
  • the command words M1 and MV are for example equal to "11001100” and "01001010".
  • the data applied at the input of the circuit LGC are equal to: "01ab10cd” and "eifgOhij", a, b, c, d, e, f, g, h, j being bits of random values derived from the words control M2 and M2 '.
  • the register REG5 contains the word "H klmnop", k, I, m, n, o and p being bits calculated from the random values introduced by the units SL2 and SL3.
  • the words M1 and MV are all two equal to "11111111" so that all the bits stored in registers REG3 and REG4 are introduced into the circuit LGC.
  • the register REG5 contains the data "11000000”.
  • the end of the first cycle only certain logic gates of the LGC circuit have reached their final state, while the other logic gates reach their final state only after the second cycle.
  • the number of bit transmission cycles of the input data to the logic circuit can be greater than two, and the number of bits of the input data transmitted to the logic circuit at each cycle is not necessarily constant.
  • the present invention is capable of various alternative embodiments and various applications.
  • the invention is not limited to the circuits shown in FIGS. 2, 3A and 3B implemented with the LNK link of FIG. 1 or the logic circuit of FIG. 5 or 6. All other circuits providing functions analogies, namely blocking a portion of the bits of one or more data to be transmitted, and reconstituting the data transmitted to the reception during the last cycle, may be suitable.
  • the multiplexer MUX1 in FIGS. 2 and 3A can be replaced for example by an AND type digital gate, and the multiplexer MUX2 in FIGS. 2 and 3B replaced by an OR type logic gate.
  • Bits at 0 are then sent in place of the bits of a datum D not emitted at each transmission cycle.
  • the OR gates reconstruct the data D by combining the bits transmitted in this cycle with the bits transmitted in the preceding cycles.
  • the multiplexer MUX1 in FIGS. 2 and 3A can also be replaced by an OR logic gate, and the multiplexer MUX2 in FIGS. 2 and 3B replaced by an AND type logic gate.
  • Bits at 1 are then sent in place of the bits of a datum D not transmitted at each transmission cycle.
  • the AND gates reconstitute the data D by combining the bits transmitted in this cycle with the bits transmitted in the preceding cycles.

Abstract

L'invention concerne un procédé de contre-mesure dans un composant électronique (IC) dans lequel des données binaires sont transmises entre des unités de mémorisation de données binaires, une donnée binaire (D) étant transmise en plusieurs cycles de transmission comportant un premier cycle comprenant des étapes consistant à : sélectionner aléatoirement des bits (B) de la donnée, transmettre les bits sélectionnés, et transmettre des bits (12) ayant chacun une valeur choisie aléatoirement, en remplacement de bits non sélectionnés de la donnée, un dernier cycle de transmission comprenant une étape de transmission des bits de la donnée n'ayant pas été transmis lors d'un cycle précédent.

Description

PROCEDE ET DISPOSITIF DE CONTREMESURE POUR PROTEGER DES DONNEES CIRCULANT DANS UN COMPOSANT ELECTRONIQUE
La présente invention concerne un procédé de contremesure pour protéger des données sensibles circulant dans un composant électronique, contre des attaques visant à découvrir ces données. Elle concerne également un dispositif portable à microcircuit tel qu'une carte à puce, mettant en œuvre le procédé.
Les données sensibles peuvent être notamment des clés de chiffrement ou de déchiffrement, et plus généralement des données cryptographiques utilisées ou élaborées lors de calculs cryptographiques, comme des données intermédiaires de tels calculs, et des identifiants qui doivent être conservés secrets.
Les dispositifs à microcircuit manipulant des données sensibles font parfois l'objet d'attaques visant à déterminer ces données. Parmi les attaques connues, les attaques de type SPA (Simple Power Analysis) ou DPA (Differential Power Analysis) consistent à mesurer des courants et des tensions entrants et sortants dans le microcircuit lors de l'exécution d'un programme par le microcircuit, dans le but d'en déduire des données protégées traitées ou utilisées par le microcircuit. Dans ce même but, les attaques de type EMA (Electromagnetic Analysis) se basent sur l'analyse du rayonnement électromagnétique émis par le microcircuit.
On connaît également les attaques par injection de faute qui consistent à introduire des perturbations dans le microcircuit pendant qu'il exécute des algorithmes sensibles tels que des algorithmes cryptographiques, ou dans le but de déclencher l'exécution d'une routine de téléchargement émettant sur un port les données qu'il mémorise. Une telle perturbation peut être réalisée en appliquant au microcircuit un ou plusieurs éclairages brefs ou un ou plusieurs pics de tension sur l'un de ses contacts.
Afin de lutter contre ces attaques variées par nature, de nombreuses solutions très différentes les unes des autres ont été apportées. L'invention concerne plus particulièrement celles qui visent à protéger des données lorsqu'elles circulent dans un microcircuit. A cet effet, il est connu de chiffrer chaque donnée sensible à la sortie d'une mémoire ou d'un registre ou avant de la transmettre sur un bus de donnée, et de déchiffrer la donnée à l'entrée d'un registre ou d'une mémoire ou à sa réception par une entité destinatrice de la donnée. Il s'avère que cette solution n'apporte qu'une protection partielle aux données transmises, étant donné qu'entre la sortie du mécanisme de déchiffrement et l'entrée du registre ou de la mémoire, la donnée doit circuler dans des circuits tels que des portes logiques et des multiplexeurs qui produisent une signature visible par une attaque de type EMA ou SPA. L'opération d'écriture proprement dite dans la mémoire ou le registre peut également émettre une signature.
Il est également connu de précharger un registre devant recevoir une donnée sensible par une donnée générée aléatoirement pour changer l'état de certaines cellules de mémorisation, et ainsi modifier la signature émise lors de l'écriture dans le registre. Cette solution présente l'inconvénient de nécessiter une instruction supplémentaire pour réaliser le préchargement.
Un mode de réalisation concerne un procédé de contremesure dans un composant électronique dans lequel des données binaires sont transmises entre des unités de mémorisation de données binaires. Selon un mode de réalisation, une donnée binaire est transmise en plusieurs cycles de transmission comportant un premier cycle comprenant des étapes consistant à : sélectionner aléatoirement des bits de la donnée, transmettre les bits sélectionnés, et transmettre des bits ayant chacun une valeur choisie aléatoirement, en remplacement de bits non sélectionnés de la donnée, un dernier cycle de transmission comprenant une étape de transmission des bits de la donnée n'ayant pas été transmis lors d'un cycle précédent.
Selon un mode de réalisation, la donnée binaire est transmise à une entrée de donnée d'un circuit de logique combinatoire du composant électronique, le dernier cycle comprenant la transmission de tous les bits de la donnée au circuit de logique combinatoire.
Selon un mode de réalisation, la donnée est transmise par une ligne de transmission du composant électronique, le dernier cycle comprenant la transmission de bits ayant chacun une valeur choisie aléatoirement, en remplacement des bits de la donnée non transmis au dernier cycle.
Selon un mode de réalisation, le premier cycle comprend une étape d'inversion de bits choisis aléatoirement parmi les bits de la donnée sélectionnés, avant leur transmission, et le dernier cycle comprend une étape d'inversion des bits de la donnée, ayant été inversés et transmis lors d'un cycle précédent.
Selon un mode de réalisation, le nombre de cycles de transmission de la donnée est égal à deux et le nombre de bits de la donnée transmis à chaque cycle est choisi aléatoirement au voisinage de la moitié des bits de la donnée.
Un mode de réalisation concerne également un dispositif de contremesure dans un composant électronique dans lequel des données binaires sont transmises entre des unités de mémorisation de données binaires. Selon un mode de réalisation, le dispositif est configuré pour mettre en œuvre le procédé précédemment défini.
Selon un mode de réalisation, le dispositif comprend une unité d'embrouillage recevant une donnée à transmettre, configurée pour sélectionner aléatoirement et transmettre des bits d'une donnée à transmettre, et transmettre des bits ayant chacun une valeur choisie aléatoirement, en remplacement de bits non sélectionnés de la donnée.
Selon un mode de réalisation, l'unité d'embrouillage est connectée à une ligne de transmission de donnée.
Selon un mode de réalisation, l'unité d'embrouillage est connectée à une entrée de donnée d'un circuit de logique combinatoire.
Selon un mode de réalisation, le dispositif comprend une unité de désembrouillage configurée pour recevoir des bits transmis par une ligne de transmission de donnée et reconstituer une donnée transmise à partir de bits transmis en plusieurs cycles de transmission, et une unité de contrôle des unités d'embrouillage et de désembrouillage.
Selon un mode de réalisation, l'unité d'embrouillage comprend une unité d'inversion de bits pour inverser des bits de la donnée à transmettre sélectionnés parmi des bits sélectionnés pour être transmis, l'unité de désembrouillage comprenant une unité d'inversion de bits pour inverser des bits d'une donnée transmise ayant été inversés par l'unité d'embrouillage lors d'un cycle de transmission précédent.
Un mode de réalisation concerne également un composant électronique, comprenant un dispositif de contremesure tel que précédemment défini. Selon un mode de réalisation, le composant électronique comprend une ligne de transmission de donnée, le dispositif de contremesure comprenant des unités d'embrouillage et de désembrouillage connectées à la ligne de transmission de donnée.
Selon un mode de réalisation, le composant électronique comprend un circuit de logique combinatoire et une unité d'embrouillage connectée à une entrée de donnée du circuit de logique combinatoire.
Un mode de réalisation concerne également un dispositif portable à microcircuit, caractérisé en ce qu'il comprend un composant électronique tel que précédemment défini.
Des exemples de réalisation de l'invention seront décrits dans ce qui suit, à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 représente schématiquement un dispositif de contremesure pour protéger une liaison de donnée entre deux unités de stockage de donnée, selon un mode de réalisation,
la figure 2 représente schématiquement une partie émettrice et une partie réceptrice de donnée du dispositif de contremesure, selon un mode de réalisation
la figure 3A représente schématiquement une partie émettrice de donnée du dispositif de contremesure, selon un autre mode de réalisation, la figure 3B représente schématiquement une partie réceptrice de donnée du dispositif de contremesure, correspondant à la partie émettrice de la figure 3A,
les figures 4A et 4B représentent schématiquement l'état du dispositif de protection durant deux cycles de transmission d'une donnée,
la figure 5 représente schématiquement un dispositif de contremesure pour protéger des données circulant dans un circuit de logique combinatoire entre des unités de stockage de donnée, selon un mode de réalisation,
la figure 6 représente un exemple de circuit logique protégé par le dispositif de contremesure de la figure 5.
La figure 1 représente des unités émettrice REG1 et réceptrice REG2 de donnée, reliées par une liaison de transmission de donnée LNK, dans un composant électronique IC. Les unités REG1 et REG2 peuvent être par exemple des registres ou des mémoires. La liaison LNK est par exemple un bus de donnée.
Selon un mode de réalisation, le composant électronique IC comprend un dispositif de contremesure comportant une unité I d'embrouillage SL, une unité de désembrouillage DRSL et une unité de contrôle TMU des unités SL et DSL. L'unité SL est interposée sur la liaison LNK en sortie de l'unité REG1 , et l'unité DSL est interposée sur la liaison LNK en entrée de l'unité REG2.
La figure 2 représente les unités d'embrouillage SL et de désembrouillage DSL, selon un mode de réalisation. L'unité d'embrouillage SL comprend pour chaque bit B d'une donnée D stockée dans l'unité REG1 , et à transmettre par la liaison LNK, ou pour chaque ligne de transmission de la liaison LNK, un multiplexeur MX1 commandé par un bit M d'un premier mot de commande aléatoire M1 émis par l'unité de contrôle TMU. Le multiplexeur MX1 comprend une entrée reliée à une cellule de mémorisation du bit B dans l'unité REG1 et une autre entrée recevant un bit 12 d'un second mot de commande aléatoire M2 émis par l'unité de contrôle TMU. La sortie du multiplexeur MX1 est connectée à une ligne de transmission de bit de la liaison LNK. De cette manière, chaque bit B stocké dans l'unité REG 1 est aléatoirement transmis par la liaison LNK ou remplacé par un bit 12 de valeur aléatoire qui est transmis à la place du bit B par la liaison LNK. L'unité TMU génère les mots de commande M1 , M2 par exemple à partir d'un nombre aléatoire ou pseudo-aléatoire RND.
L'unité de désembrouillage DSL comprend pour chaque ligne de transmission de bit de la liaison LNK ou chaque cellule de mémorisation d'un bit de l'unité REG2 un multiplexeur MX2 commandé par un bit 13 d'un troisième mot de commande M3 émis par l'unité TMU. Le multiplexeur MX2 reçoit sur une entrée le bit transmis par la liaison LNK. Une autre entrée et la sortie du multiplexeur MX2 sont reliées à une cellule de mémorisation de bit de l'unité REG2. De cette manière, le multiplexeur MX2 peut être commandé pour soit mémoriser le bit B transmis par la liaison LNK dans une cellule de l'unité REG2, soit fournir en entrée de la cellule de l'unité REG2 le bit qui y était mémorisé.
L'unité TMU commande les unités SL et DSL pour transmettre une donnée D mémorisée dans l'unité REG1 en plusieurs cycles. A chaque cycle de transmission, l'unité TMU commande les multiplexeurs MX1 de l'unité SL par les bits 11 du mot aléatoire M1 pour transmettre une partie non déjà transmise lors d'un cycle précédent des bits B de la donnée D mémorisée dans l'unité REG1. Plus précisément, lors d'un premier cycle, les multiplexeurs MX1 de l'unité SL sont commandés par les bits 11 d'un mot de commande M1 émis par l'unité TMU pour transmettre une première partie de bits B de la donnée D mémorisée dans l'unité REG1. Les bits non transmis de la donnée D sont remplacés par des bits 12 du mot aléatoire M2 émis par l'unité TMU, qui sont transmis par la liaison LNK. Parallèlement, les multiplexeurs MX2 de l'unité DSL sont commandés par les bits 13 du mot M3 émis par l'unité TMU pour que tous les bits transmis soient stockés dans l'unité REG2. A la fin du premier cycle de transmission, l'unité REG2 contient une donnée D' constituée de la première partie des bits transmis de la donnée D et de bits 12 du mot M2.
Si la transmission d'une donnée est effectuée en deux cycles, l'unité
TMU émet au second et dernier cycle un mot de commande M1 des multiplexeurs MX1 de l'unité SL, pour transmettre les bits de la donnée D qui n'ont pas été transmis au cycle précédent. A cet effet, chaque bit 11 du mot de commande M1 est égal à l'inverse du bit de même rang du mot de commande M1 ayant servi à commander les multiplexeurs MX1 au cycle de transmission précédent. Au second cycle, l'unité TMU émet un mot de commande M3 des multiplexeurs MX2 pour transmettre à l'unité REG2 tous les bits de la donnée D ayant été transmis durant ce dernier cycle et pour reboucler en entrée de l'unité REG2 tous les bits de la donnée D ayant été transmis lors du cycle précédent. A cet effet, le mot de commande M3 est égal au mot de commande M1 émis durant ce dernier cycle.
De cette manière, la transmission d'une donnée est effectuée avec deux composantes aléatoires, à savoir une composante aléatoire portant sur le choix des bits de la donnée transmis à chaque cycle de transmission, et une composante aléatoire portant sur la valeur des bits transmis à la place des bits non transmis de la donnée, à chaque cycle de transmission. Il en résulte que non seulement la signature électromagnétique ou de consommation électrique, d'une transmission de donnée est répartie sur plusieurs cycles de transmission, mais également la signature de chaque cycle de transmission dépend de valeurs de bits aléatoires 12 dont le rang dans la donnée transmise est également aléatoire.
Les figures 3A et 3B représentent un dispositif de contremesure selon un autre mode de réalisation, comprenant des unités d'embrouillage SL1 et de désembrouillage DSL1 , commandées par une unité de contrôle TMU1 , pour protéger une liaison de transmission de donnée LNK dans un composant électronique IC1. Sur la figure 3A, l'unité d'embrouillage SL1 diffère de l'unité SL représentée sur la figure 2 en ce qu'elle comprend pour chaque bit B d'une donnée stockée par l'unité REG1 ou à transmettre par la liaison LNK, ou chaque ligne de transmission de bit de la liaison LNK une porte logique de type OU Exclusif (XOR) XG 1 interposée entre la sortie de l'unité REG1 et l'entrée du multiplexeur MX1. La porte XG1 reçoit ainsi en entrée le bit B de l'unité REG1 , ainsi qu'un bit de valeur aléatoire fourni par l'unité TMU1 par exemple choisi égal au bit 12 correspondant du mot de commande M2. La sortie de la porte XG1 est connectée à une entrée du multiplexeur MX1. La porte XG1 transmet ainsi au multiplexeur MX1 un bit B de la donnée D, inversé ou non selon la valeur du bit 12.
Sur la figure 3B, l'unité de désembrouillage DSL1 diffère de l'unité DSL représentée sur la figure 2B en ce qu'elle comprend pour chaque bit B d'une donnée transmise à l'unité REG2 ou chaque ligne de transmission de bit de la liaison LNK une porte logique de type OU Exclusif (XOR) XG2 interposée entre la sortie et l'entrée de l'unité REG2. Une entrée de la porte XG2 reçoit de l'unité TMU1 un bit 14 d'un mot de commande M4. De cette manière, un bit de donnée D transmis sous forme inversée lors d'un premier cycle peut à nouveau être inversé lors d'un cycle de transmission suivant.
Les figures 4A et 4B représentent un exemple d'état du dispositif de contremesure SL1 , DSL1 , TMU1 lors de deux cycles de transmission d'une donnée D, dans le cas où la donnée est entièrement transmise en deux cycles de transmission.
Sur la figure 4A représentant le dispositif de contremesure lors du premier cycle de transmission, la donnée D dans l'unité REG1 est par exemple égale à "01001010". Les multiplexeurs MX1 de l'unité SL1 sont commandés par un mot de commande M1 égal à "10101010". Le mot de commande M2 fourni à l'unité SL1 est égal à'Oai bOdd", a, b, c et d étant des bits de valeur quelconque aléatoire. Les multiplexeurs MX2 de l'unité DSL1 sont commandés par un mot de commande M3 égal à "11111111" pour que tous les bits transmis par la liaison LNK soient transférés dans l'unité REG2. Le mot de commande M4 fourni par l'unité TMU1 à l'unité DSL1 présente une valeur quelconque qui n'est pas utilisée puisque tous les bits du mot M3 sont à 1. Il en résulte que le premier bit égal à 0 de la donnée D est transmis à l'unité REG2 sans changement, la valeur aléatoire "a" est transmise à la place du second bit de la donnée D, le troisième bit est transmis sous forme inversée égale à 1 , la valeur aléatoire "b" est transmise à la place du quatrième bit, le cinquième bit est transmis sans changement, la valeur aléatoire "c" est transmise à la place du sixième bit, le septième bit est transmis sous forme inversée égale à 0, et la valeur aléatoire "d" est transmise à la place du sixième bit, le huitième bit. Une donnée D' égale à "OaI bIcOd" est ainsi transmise au premier cycle en remplacement de la donnée D et mémorisée dans le registre REG2.
Au second et dernier cycle de transmission illustré par la figure 4B, les multiplexeurs MX1 sont commandés par un mot de commande Ml égal à l'inverse du mot de commande M1 fourni au premier cycle de transmission, soit "01010101". De cette manière, les bits de la donnée D non transmis au premier cycle de transmission peuvent être transmis au second cycle de transmission. L'unité SL1 reçoit également le mot de commande M2 émis par l'unité TMU1 lors du premier cycle de transmission. Il en résulte que les bits du mot M2 ayant servi à commander les portes XG1 sont transmis en remplacement des bits de la donnée D qui ont été transmis au premier cycle de transmission. Il en résulte qu'une donnée D" égale à "01100010" est transmise au second cycle de transmission. Les multiplexeurs MX2 de l'unité DSL1 sont commandés par un mot de commande M3 égal au mot de commande M1 émis durant le second cycle de transmission, pour que tous les bits, et seulement ceux-ci, de la donnée D transmis par la liaison LNK à ce cycle soient transférés dans l'unité REG2. Le mot de commande M4 fourni par l'unité TMU1 à l'unité DSL1 est égal au mot de commande M2 émis au premier cycle et à ce cycle de transmission, pour que tous les bits de la donnée D ayant été transmis sous forme inversée au premier cycle soient à nouveau inversés avant d'être fournis à l'entrée de l'unité REG2. Il en résulte que le premier bit égal à 0 dans l'unité REG2 est réintroduit sans changement dans l'unité REG2, en remplacement du premier bit transmis égal à 0 de la donnée D", le second bit égal à 1 de la donnée D est transmis sans changement à l'unité REG2, le troisième bit égal à 1 dans l'unité REG2 est réintroduit sous forme inversée dans l'unité REG2, en remplacement du troisième bit transmis égal à 1 de la donnée D", le quatrième bit égal à 0 est transmis sans changement à l'unité REG2, le cinquième bit égal à 1 dans l'unité REG2 est réintroduit sans changement dans l'unité REG2, en remplacement du cinquième bit transmis égal à 0 de la donnée D", le sixième bit égal à 0 est transmis sans changement à l'unité REG2, le septième bit égal à 0 dans l'unité REG2 est réintroduit sous forme inversée dans l'unité REG2, en remplacement du septième bit transmis égal à 1 de la donnée D", et le huitième bit égal à 0 est transmis sans changement à l'unité REG2. La donnée D se trouve ainsi dans l'unité REG2 à l'issue du second cycle de transmission.
En plus des composantes aléatoires introduites par le mode de réalisation de la figure 2, le mode de réalisation des figures 3A et 3B ajoute une double inversion de bits choisis aléatoirement parmi les bits de la donnée transmise D, ces deux inversions étant réalisées sur deux cycles de transmission. Cette disposition contribue à masquer davantage la signature émise par la transmission d'une donnée.
II est à noter que les bits n'appartenant pas à la donnée qui sont transmis au second cycle peuvent être choisis aléatoirement au lieu de correspondre aux bits du mot de commande M2 émis par l'unité TMU1 au premier cycle de transmission.
Dans l'exemple des figures 4A et 4B, la moitié des bits de la donnée D à transmettre sont transmis à chacun des deux cycles de transmission. Bien entendu, le nombre de bits transmis à chaque cycle n'est pas nécessairement constant, mais peut varier d'un ou quelques bits, sachant que le masquage de la signature de la transmission d'une donnée n'est pas optimum si tous les bits d'une donnée sauf un ou deux bits sont transmis en un cycle. En pratique, si le nombre de cycles de transmission est égal à deux, le nombre de bits de donnée transmis à chaque cycle peut être voisin de la moitié des bits de la donnée. Plus généralement, si n est le nombre de cycles de transmission, le nombre de bits de donnée transmis à chaque cycle peut être voisin du nombre de bits de la donnée divisé par n. Bien entendu, le procédé de contremesure décrit s'applique à des données ne comportant pas nécessairement 8 bits comme dans les exemples des figures 4A et 4B, mais peut aussi s'appliquer à des données ayant un nombre de bits inférieur ou supérieur.
Certains mécanismes mis en œuvre dans les dispositifs de contremesure précédemment décrits peuvent également être mis en œuvre pour protéger des données circulant dans un circuit de logique combinatoire. Ainsi, la figure 5 représente un composant électronique IC2 comprenant un circuit de logique combinatoire LGC associé en entrée à des unités de mémorisation de donnée REG3, REG4 et en sortie à une unité de mémorisation REG5. Les unités REG3, REG4 et REG5 peuvent être des registres ou des emplacements de mémorisation de donnée dans des mémoires. Selon un mode de réalisation, le composant électronique IC2 comprend un dispositif de contremesure comportant une unité d'embrouillage SL2, SL3 par unité d'entrée REG4, REG5 d'entrée du circuit LCG et une unité de contrôle d'embrouillage TMU2 commandant chaque unité d'embrouillage SL2, SL3. L'unité TMU2 est configurée pour commander les unités SL2, SL3 de manière à remplacer, lors d'un premier cycle de traitement réalisé par le circuit LCG, certains bits choisis aléatoirement dans les unités d'entrée REG3, REG4, par des bits de valeurs également choisies aléatoirement, et pour transmettre au circuit LGC au cours d'un ou plusieurs cycles suivants les bits des unités REG3, REG4 non transmis au(x) précédent(s) cycle(s), avec les bits déjà transmis au(x) cycles précédent(s). Tous les bits des données dans les unités d'entrée sont ainsi transmis simultanément au circuit LGC, au dernier cycle de transmission. De cette manière, les portes logiques du circuit LGC changent d'état partiellement à chaque cycle, au lieu de changer d'état en un cycle en fonction des valeurs des données mémorisées dans les registres d'entrée.
Pour sélectionner les bits des données mémorisées dans les unités d'entrée REG3, REG4 à transmettre au circuit LGC à chaque cycle, chacune des unités d'embrouillage SL2, SL3 peut être réalisée conformément à l'unité SL représentée sur la figure 2. Chaque unité SL2, SL3 est commandée par un mot de commande M1 , MV émis par l'unité TMU2 pour sélectionner les bits à émettre de la donnée mémorisée dans l'unité d'entrée à laquelle elle est connectée. Chaque unité SL2, SL3 reçoit également un mot de commande M2, M2' contenant les bits à émettre en remplacement des bits non émis de la donnée mémorisée dans l'unité SL2, SL3. Les mots de commande M1 , MV des unités SL2, SL3 peuvent être identiques ou différents. Egalement, les nombres de bits de donnée sélectionnés à chaque cycle dans chaque unité d'entrée REG3, REG4 (c'est-à-dire les nombres de bits par exemple à 1 dans les mots de commande M1 et M'1 ) peuvent être identiques ou différents. De même, les bits aléatoires (appartenant aux mots de commande M2 et M2') transmis en remplacement des bits non transmis des unités REG3, REG4 peuvent être identiques ou différents. Par ailleurs, seules certaines des entrées de donnée du circuit logique LGC peuvent être équipées d'une unité d'embrouillage.
La figure 6 représente un exemple de circuit logique LCG pouvant être protégé par le dispositif de contremesure précédemment décrit. Le circuit LGC est relié aux unités d'entrée REG3, REG4 par exemple de type registre à huit bits, par l'intermédiaire des unités d'embrouillage SL2, SL3. Le circuit LGC est connecté à l'unité de sortie REG5, également de type registre à huit bits.
Le circuit LGC comprend huit portes logiques de type ET AG1-AG8 et sept portes logiques de type OU OG1-OG7. Chaque porte AG1-AG8 reçoit un bit du registre REG3 et un bit de même rang du registre REG4. La sortie de chaque porte ET AGi est connectée à une entrée d'une des portes OU OGi respective de même rang i (i étant un nombre entier variant de 1 à 7) et la sortie de la porte AG8 est connectée à une autre entrée de la porte OG7. La sortie de chaque porte OGi fournit un bit de sortie du circuit LGC qui est mémorisé dans l'unité de sortie REG5, les sorties des portes OG2 à OG7 étant connectées respectivement à une autre entrée des portes OG6 à OG 1.
Au début d'un premier cycle de calcul, les registres REG3, REG4 contiennent par exemple les données binaires "01001010" et "11100101 ".
Les mots de commande M1 et MV sont par exemple égaux à "11001100" et "01001010". Il en résulte que les données appliquées en entrée du circuit LGC sont égales à : "01ab10cd" et "eifgOhij", a, b, c, d, e, f, g, h, j étant des bits de valeurs aléatoires issus des mots de commande M2 et M2'. A la fin du premier cycle, le registre REG5 contient le mot "H klmnop", k, I, m, n, o et p étant bits calculés à partir des valeurs aléatoires introduites par les unités SL2 et SL3. Au second et dernier cycle, les mots M1 et MV sont tous les deux égaux à "11111111" de sorte que tous les bits mémorisés dans les registres REG3 et REG4 sont introduits dans le circuit LGC. A la fin du second cycle, le registre REG5 contient la donnée "11000000". A l'issue du premier cycle, seules certaines portes logiques du circuit LGC ont atteint leur état final, tandis que les autres portes logiques n'atteignent leur état final qu'à l'issue du second cycle.
Ici encore, le nombre de cycles de transmission des bits des données d'entrée au circuit logique peut être supérieur à deux, et le nombre de bits des données d'entrée transmis au circuit logique à chaque cycle n'est pas nécessairement constant.
Il apparaîtra clairement à l'homme de l'art que la présente invention est susceptible de diverses variantes de réalisation et diverses applications. En particulier, l'invention n'est pas limitée aux circuits représentés sur les figures 2, 3A et 3B mis en œuvre avec la liaison LNK de la figure 1 ou le circuit logique de la figure 5 ou 6. Tous autres circuits assurant des fonctions analogues, à savoir bloquer une partie des bits d'une ou plusieurs données d'être émises, et reconstituer la donnée émise à la réception lors du dernier cycle, peuvent convenir. Ainsi, le multiplexeur MUX1 sur les figures 2 et 3A peut être remplacé par exemple par une porte logique de type ET, et le multiplexeur MUX2 sur les figures 2 et 3B remplacé par une porte logique de type OU. Des bits à 0 sont alors émis à la place des bits d'une donnée D non émis à chaque cycle de transmission. Au dernier cycle, les portes OU reconstituent la donnée D en combinant les bits émis à ce cycle avec les bits émis aux cycles précédents. Le multiplexeur MUX1 sur les figures 2 et 3A peut être également remplacé par une porte logique de type OU, et le multiplexeur MUX2 sur les figures 2 et 3B remplacé par une porte logique de type ET. Des bits à 1 sont alors émis à la place des bits d'une donnée D non émis à chaque cycle de transmission. Au dernier cycle, les portes ET reconstituent la donnée D en combinant les bits émis à ce cycle avec les bits émis aux cycles précédents.

Claims

REVENDICATIONS
1. Procédé de contremesure dans un composant électronique (IC, IC1 , IC2) dans lequel des données binaires sont transmises entre des unités de mémorisation de données binaires,
caractérisé en ce qu'une donnée binaire (D) est transmise en plusieurs cycles de transmission comportant un premier cycle comprenant des étapes consistant à :
sélectionner aléatoirement des bits (B) de la donnée,
transmettre les bits sélectionnés, et
transmettre des bits (12) ayant chacun une valeur choisie aléatoirement, en remplacement de bits non sélectionnés de la donnée, un dernier cycle de transmission comprenant une étape de transmission des bits de la donnée n'ayant pas été transmis lors d'un cycle précédent.
2. Procédé selon la revendication 1 , dans lequel la donnée binaire (D) est transmise à une entrée de donnée d'un circuit de logique combinatoire
(LGC) du composant électronique (IC2), le dernier cycle comprenant la transmission de tous les bits de la donnée (D) au circuit de logique combinatoire.
3. Procédé selon la revendication 1 , dans lequel la donnée (D) est transmise par une ligne de transmission (LNK) du composant électronique (IC, IC1 ), le dernier cycle comprenant la transmission de bits (12) ayant chacun une valeur choisie aléatoirement, en remplacement des bits de la donnée non transmis au dernier cycle.
4. Procédé selon la revendication 3, dans lequel le premier cycle comprend une étape d'inversion de bits choisis aléatoirement parmi les bits de la donnée (D) sélectionnés, avant leur transmission, et le dernier cycle comprend une étape d'inversion des bits de la donnée, ayant été inversés et transmis lors d'un cycle précédent.
5. Procédé selon l'une des revendications 1 à 4, dans lequel le nombre de cycles de transmission de la donnée (D) est égal à deux et le nombre de bits de la donnée transmis à chaque cycle est choisi aléatoirement au voisinage de la moitié des bits de la donnée.
6. Dispositif de contremesure dans un composant électronique (IC, IC1 , IC2) dans lequel des données binaires sont transmises entre des unités de mémorisation de données binaires,
caractérisé en ce qu'il est configuré pour mettre en œuvre le procédé selon l'une des revendications 1 à 5.
7. Dispositif selon la revendication 6, comprenant une unité d'embrouillage (SL, SL1 , SL2, SL3) recevant une donnée à transmettre, configurée pour sélectionner aléatoirement et transmettre des bits (B) d'une donnée à transmettre (D), et transmettre des bits (12) ayant chacun une valeur choisie aléatoirement, en remplacement de bits non sélectionnés de la donnée.
8. Dispositif selon la revendication 6 ou 7, dans lequel l'unité d'embrouillage (SL, SL1 ) est connectée à une ligne de transmission de donnée (LNK).
9. Dispositif selon la revendication 6 ou 7, dans lequel l'unité d'embrouillage (SL2, SL3) est connectée à une entrée de donnée d'un circuit de logique combinatoire (LGC).
10. Dispositif selon l'une des revendications 6 à 8, comprenant une unité de désembrouillage (DSL, DSL1 ) configurée pour recevoir des bits transmis par une ligne de transmission de donnée (LNK) et reconstituer une donnée transmise (D) à partir de bits transmis en plusieurs cycles de transmission, et une unité de contrôle (TMU, TMU1) des unités d'embrouillage et de désembrouillage.
11. Dispositif selon la revendication 10, dans lequel l'unité d'embrouillage (SL1 ) comprend une unité d'inversion de bits (XG1 ) pour inverser des bits de la donnée à transmettre sélectionnés parmi des bits sélectionnés pour être transmis, l'unité de désembrouillage (DSL1 ) comprenant une unité d'inversion de bits (XG2) pour inverser des bits d'une donnée transmise ayant été inversés par l'unité d'embrouillage lors d'un cycle de transmission précédent.
12. Composant électronique, caractérisé en ce qu'il comprend un dispositif de contremesure selon l'une des revendications 6 à 11.
13. Composant électronique selon la revendication 12, comprenant une ligne de transmission de donnée (LNK), le dispositif de contremesure comprenant des unités d'embrouillage (SL, SL1) et de désembrouillage (DSL1 DSL1 ) connectées à la ligne de transmission de donnée.
14. Composant électronique selon la revendication 12 ou 13, comprenant un circuit de logique combinatoire (LGC) et une unité d'embrouillage connectée à une entrée de donnée du circuit de logique combinatoire.
15. Dispositif portable à microcircuit, caractérisé en ce qu'il comprend un composant électronique (IC, IC1 , IC2) selon l'une des revendications 12 à 14.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8924740B2 (en) * 2011-12-08 2014-12-30 Apple Inc. Encryption key transmission with power analysis attack resistance
IL243789A0 (en) * 2016-01-26 2016-07-31 Winbond Electronics Corp Split calculation of the next state to prevent analysis by energy consumption
US10339837B1 (en) * 2018-06-01 2019-07-02 Polyverse Corporation Distribution of scrambled binary output using a randomized compiler

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000019385A1 (fr) * 1998-09-30 2000-04-06 Koninklijke Philips Electronics N.V. Dispositif pour support de donnees pourvu d'un bus de donnees dont la consommation electrique n'est pas liee aux donnees transmises via le bus de donnees
EP1109103A1 (fr) * 1999-12-15 2001-06-20 STMicroelectronics S.A. Procédé de transfert sécurisé de données

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5204901A (en) * 1991-08-01 1993-04-20 General Electric Company Public key cryptographic mechanism
JPH1049048A (ja) 1996-07-31 1998-02-20 Matsushita Electric Works Ltd 暗号化データ作成方法及び装置
US6275587B1 (en) 1998-06-30 2001-08-14 Adobe Systems Incorporated Secure data encoder and decoder
FR2784831B1 (fr) * 1998-10-16 2000-12-15 Gemplus Card Int Procede de contre-mesure dans un composant electronique mettant en oeuvre un algorithme de cryptographie a cle secrete
DE19857154C1 (de) * 1998-12-11 2000-03-16 Daimler Chrysler Ag Verfahren zur Datenübertragung
FR2790890B1 (fr) * 1999-03-08 2001-04-27 Gemplus Card Int Procede de contre-mesure dans un composant electronique mettant en oeuvre un algorithme de cryptographie a cle secrete
US6934388B1 (en) * 1999-11-12 2005-08-23 Itt Manufacturing Enterprises, Inc. Method and apparatus for generating random permutations
FR2802669B1 (fr) * 1999-12-15 2002-02-08 St Microelectronics Sa Procede non deterministe de transfert securise de donnees
US20070050696A1 (en) * 2003-03-31 2007-03-01 Piersol Kurt W Physical key for accessing a securely stored digital document
US7616133B2 (en) * 2008-01-16 2009-11-10 Micron Technology, Inc. Data bus inversion apparatus, systems, and methods

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000019385A1 (fr) * 1998-09-30 2000-04-06 Koninklijke Philips Electronics N.V. Dispositif pour support de donnees pourvu d'un bus de donnees dont la consommation electrique n'est pas liee aux donnees transmises via le bus de donnees
EP1109103A1 (fr) * 1999-12-15 2001-06-20 STMicroelectronics S.A. Procédé de transfert sécurisé de données

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