FR2866966A1 - Circuit de decryptage et de cryptage - Google Patents

Abstract

Circuit (100) de décryptage pour produire un signal (do) décrypté de données et un signal (doq) complémentaire décrypté de données à partir d'une clé. En outre, des moyens (1140) pour effectuer une spécification de liaison de manière à produire le signal (lo) logique et le signal (loq) logique complémentaire à partir du signal (do) décrypté de données et du signal (doq) complémentaire décrypté de données suivant la spécification de liaison sont prévus. Il est prévu, en outre, des moyens 1020 de cryptage pour produire un signal (dc) logique crypté à partir de la clé et à partir du signal (lo) logique.

Description

CIRCUIT DE DÉCRYPTAGE ET DE CRYPTAGE

La présente invention se rapporte à un circuit de décryptage, à un circuit de cryptage, à une cellule logique, ainsi qu'à un procédé pour effectuer une opération logique à rail double dans un environnement logique à rail unique et, en particulier, à une mise en oeuvre en termes de technologie de circuit du circuit de décryptage et du circuit de cryptage, ainsi que de la cellule logique dans un circuit intégré.

Les circuits intégrés (Cl) sont mis en oeuvre au moyen de cellules Io normalisées. Une cellule normalisée, désignée aussi comme étant une cellule logique ci-dessous, effectue une fonction logique précise dans ce contexte. Dans des CI de sécurité, des algorithmes cryptographiques sont mis en oeuvre dans des cellules normalisées.

Typiquement, des réseaux de commutation et des mécanismes de commutation d'un Cl sont mis en oeuvre en termes microélectroniques, de façon à ce que chaque bit d'un état mémorisé dans un registre soit représenté physiquement par exactement un noeud électrique à une sortie de registre. Un mode de réalisation de ce genre est désigné comme étant une technologie de circuit à rail unique . Dans la technologie de circuit à rail unique, ce qui s'applique à tous les noeuds d'un réseau de commutation en combinaison entre des registres aussi bien que pour leurs entrées est que, généralement, exactement un noeud électrique correspond à une valeur logique d'un bit d'état intermédiaire et/ou à son complément.

Les réseaux de commutation et les mécanismes de commutation pour des applications relevant de la sécurité doivent, en particulier, être protégés vis-à-vis d'attaques. L'analyse différentielle de puissance (DPA) est l'un des procédés les plus importants d'attaques des Cl dans des applications de sécurité. C'est pourquoi on emploie aussi la DPA pour évaluer une sensibilité des Cl vis-à-vis d'attaques précises d'informations confidentielles, telles que des mots de passe ou des clés cryptographiques. Par la DPA, on évalue des profils de courant mesurés par des méthodes statistiques ou par des intégrales de charge du Cl que l'on calcule sur un ou plusieurs cycles d'horloge pour un programme donné et/ou pour un algorithme donné. En mettant en oeuvre une multitude de programmes, on tire alors des conclusions d'une corrélation de variations systématique de données et de l'intégrale de charge respective sur l'information à protéger.

Une possibilité pour empêcher, au moins substantiellement, des attaques consiste à échanger ou à transmettre des données entre des sous-systèmes du Cl seulement sous une forme cryptée autant que possible. Le système de cryptage, qui convient le mieux à cet effet parce qu'il donne une sécurité prouvée, est ce que l'on appelle le cryptage une seule fois. Un texte en clair m = (mi, m2, ...), codé sous la forme d'une séquence de bits, est crypté suivant une opération OU exclusif ou une liaison OU exclusif en un texte c crypté par une clé k = (k1, k2, ...), par exemple k = 11100110001011_, obtenue à partir d'une séquence vraiment aléatoire. Le texte c crypté provient io de l'opération ou de la liaison c = e (m, k) = (k1 XOU m1, k2 XOU m2, ...). Cela signifie qu'un bit c, du texte crypté c = e (m, k) provient de l'opération XOU ki XOU mi des bits correspondants de clé k et du texte en clair m. k; XOU ci = mi est vrai en raison de k XOU k= 0 et de 0 XOU k = k. Une description du texte c crypté pour restaurer le texte en clair m est effectuée suivant la même opération XOU, bit par bit. Pour un cryptosystème une seule fois, il est important que chaque séquence de clé soit utilisée seulement une fois pour crypter et décrypter puisque sinon on peut déterminer des informations sur des textes en clair par des méthodes statistiques.

À la différence de la logique habituelle à rail unique, dans laquelle chaque bit dans un trajet de données ou dans un trajet de signal est représenté physiquement par précisément un seul noeud k électrique d'un réseau de commutation ou d'un mécanisme de commutation, par une mise en oeuvre dans une logique dite à rail double, chaque bit est représenté par deux noeuds k et kq, ce bit ayant une valeur logique valable si k correspond à la valeur logique b vraie de ce bit, et si kq correspond à la valeur inverse bn = non (b).

Une invariance souhaitée des intégrales de charge est obtenue par le fait que ce que l'on appelle un état de précharge est inséré entre deux états, respectivement, avec des valeurs logiques valables (b, bn) = (1,0) ou (0,1), état de précharge pour lequel à la fois k et kq sont chargés de manière à avoir le même potentiel électrique, c'est-à-dire prennent des valeurs (1,1) ou (0,0) non valables logiquement. Ainsi, pour l'état (1,1) de précharge, une séquence d'état peut être la suivante: (1,1)-(0,1)-(1,1)-*(1,0)-*(1,1) x(1,0)-(1,1)-(0,1)-- ...

Pour l'une quelconque de ces séquences d'état, ce qui suit est vrai: pour toute transition (1,1) - (b, bn), précisément un noeud voit sa charge inverser de 1 à 0, et pour tous les (b, bn) - (1,1), précisément un noeud voit sa charge inverser de 0 à 1. Cela est vrai indépendamment d'une valeur b valable logiquement du bit d'état en question. Cela s'applique par analogie à des séquences d'état ayant un état de précharge de (0,0).

Cependant, la conséquence en est que les intégrales de charge correspondant à ces séquences d'état sont indépendantes de la séquence (b, bn) des valeurs valables logiquement si la seule chose dont on io prend soin est que des noeuds k et kq aient les mêmes capacités électriques. Le profil de courant d'un trajet de données ainsi mis en oeuvre ne dépend donc pas de variations en fonction du temps des données à traiter. Il résiste donc à la DPA.

Des circuits sensibles à la DPA sont mis en oeuvre habituellement soit en technologie de circuit à rail double, soit en technologie de circuit à rail simple en combinaison avec un cryptage une seule fois. Les deux formes ont des inconvénients du point de vue de leur mise en oeuvre. La mise en oeuvre de circuits sensibles à la DPA sous la forme d'une technologie macro pleinement sur mesure en circuit à double rail est très coûteuse en architecture de circuit, en mise en oeuvre de circuit, en configuration, en vérification fonctionnelle, en intégration de système, ainsi qu'en test de système. En revanche, une mise en oeuvre cryptée dans une technologie en circuit à rail unique est très coûteuse en circuit et ainsi prend beaucoup de place.

La présente invention vise un circuit de décryptage, un circuit de cryptage, une cellule logique, un procédé pour effectuer une opération logique à double rail dans un environnement logique à rail unique, ainsi qu'un programme d'ordinateur qui permet de réaliser d'une manière avantageuse et d'assurer la mise en oeuvre de fonctions logiques.

L'invention a donc pour objet un circuit de décryptage caractérisé en ce qu'il comprend: des moyens de réception d'un signal crypté de données sur une ligne d'entrée de données; des moyens de production d'un signal décrypté de données à partir 35 du signal crypté de données et d'une clé, et de production d'un signal complémentaire décrypté de données; et des moyens pour faire sortir le signal décrypté de données sur une première ligne de données et le signal complémentaire décrypté de données sur une deuxième ligne de données.

De préférence: il comprend, en outre, des moyens d'insertion d'un signal d'horloge d'initialisation pour insérer un état respectif d'initialisation sur la première ligne de données et sur la deuxième ligne de données entre des états respectifs de signal de données du signal décrypté de données et du signal complémentaire décrypté de données; - les moyens de réception comprennent une interface logique à rail unique pour recevoir le signal crypté de données et une interface logique à rail double reliée à la première ligne de données et à la deuxième ligne de données; la clé est un courant sériel de bits aléatoire et les moyens de production 15 d'un signal décrypté de données sont des moyens de décryptage de façon sérielle du signal crypté de données; - les moyens de production d'un signal décrypté de données sont un circuit OU exclusif; les moyens de production d'un signal décrypté de données comprennent 20 une ligne de clé pour recevoir la clé ; - il comprend, en outre, des moyens pour commander, de façon configurée, en réponse à un signal de commande (remise à l'état initial, horloge) ; pour envoyer en sortie un signal de réception de commande pour commander un reçu du signal crypté de données aux moyens de réception; pour envoyer en sortie un signal de commande de précharge pour insérer un état d'initialisation entre des états respectifs de signal de données dans le signal décrypté de données et dans le signal complémentaire décrypté de données aux moyens de production d'un signal décrypté de données; et pour envoyer en sortie un signal de commande de décryptage pour commander un décryptage du signal crypté de données aux moyens de production d'un signal décrypté de données; et pour envoyer en sortie un signal de commande de sortie pour commander une sortie d'un signal de sortie et d'un signal complémentaire de sortie aux moyens pour faire sortir le signal décrypté de données.

La présente invention a aussi pour objet un circuit de cryptage, caractérisé en ce qu'il comprend: des moyens de réception d'un signal logique sur une première ligne logique et d'un signal complémentaire logique sur une deuxième ligne 5 logique; des moyens de production d'un signal logique crypté à partir du signal logique et/ou à partir du signal complémentaire logique et à partir d'une clé ; et des moyens pour faire sortir le signal crypté logique sur une ligne io de sortie de données.

De préférence, il est, en outre, configuré pour éliminer un état respectif d'initialisation sur la première ligne logique et sur la deuxième ligne logique entre des états respectifs de signal logique du signal logique et du signal complémentaire logique.

L'invention a enfin pour objet une cellule logique comprenant un circuit de décryptage suivant l'invention et un circuit de cryptage suivant l'invention, ainsi que des moyens pour effectuer une spécification de liaison qui sont connectés au circuit de décryptage par l'intermédiaire de la première ligne de données et de la deuxième ligne de données et qui sont connectés au circuit de cryptage par l'intermédiaire de la première ligne de signal logique et de la deuxième ligne de signal logique; les moyens pour effectuer une spécification de liaison étant configurés pour produire le signal logique et le signal logique complémentaire en fonction de la spécification de liaison à partir du signal décrypté de données et du signal complémentaire décrypté de données.

De préférence: la cellule logique est configurée pour recevoir un signal de commande; les moyens pour effectuer une spécification de liaison sont une mémoire fixe et la spécification de liaison est une cartographie de substitution; - la mémoire fixe comprend une boîte $ d'un algorithme cryptographique; - c'est une cellule standard semi sur mesure d'un circuit intégré ; la cellule logique est mise en oeuvre dans une technologie de transistor.

L'invention vise enfin un procédé pour effectuer une opération logique à rail double dans un environnement logique à rail unique, caractérisé en ce qu'il comprend les stades suivants: a) on reçoit un signal crypté de données; 2866966 6 b) on produit et on fait sortir un signal décrypté de données et un signal complémentaire décrypté de données à partir du signal crypté de données et d'une clé ; c) on produit un signal logique et un signal complémentaire logique 5 en fonction d'une spécification de liaison à partir du signal décrypté de données et du signal complémentaire décrypté de données; d) on produit un signal crypté logique à partir du signal logique et de la clé ; e) on fait sortir le signal crypté logique.

io L'invention vise un programme d'ordinateur ayant un code programme pour effectuer le procédé suivant l'invention lorsque le programme d'ordinateur passe sur un ordinateur.

La présente invention repose sur le fait d'avoir trouvé que des circuits logiques et en particulier des algorithmes cryptographiques peuvent être mis en oeuvre avantageusement dans des circuits intégrés si des sousfonctions sont effectuées en technologie de circuit crypté à rail unique et d'autres sous-fonctions sont effectuées en technologie de circuit à rail double. Une architecture combinée de circuits de ce genre résiste à des attaques par la DPA.

En outre, une mise en oeuvre semi sur mesure de fonctions logiques est possible avec des outils EDA du commerce. Le flux de développement comprend une mise en oeuvre VHDL, une synthèse logique, un place & route, un STA, une insertion à voie de balayage et I'ATPG. La solution suivant l'invention permet de développer des cellules normalisées pour des mises en oeuvre résistantes à la DPA et à moitié sur mesure de fonctions de circuits pertinentes du point de vue de la sécurité dans des circuits intégrés. Des algorithmes cryptographiques, tels que les normes DES et AES ou des solutions propriétaires, peuvent être réalisés facilement dans des cellules normalisées puisqu'elles exigent, en général, seulement quelques cellules de porte pour typiquement des OU exclusifs, des multiplexeurs ou des boîtes S. Un autre avantage de la solution suivant l'invention est un mélange potentiel des cellules normalisées décrites, pertinentes du point de vue de la sécurité, à des cellules normalisées classiques, à la fois dans les sens logique et physique, puisque cela rendra plus difficile pour un agresseur de localiser des parties sensibles du point de vue cryptographique d'un algorithme et/ou pour les localiser pour une mise en oeuvre dans la configuration.

En outre, la solution suivant l'invention permet un complément propriétaire typiquement désigné comme étant un objet de configuration de bandes de cellules normalisées existantes. À la différence de macros inhérent entièrement sur mesure, les cellules normalisées suivant l'invention exigent peu de dépenses de temps et de ressources pour une configuration d'architecture de circuit et une mise en oeuvre, la configuration, la vérification fonctionnelle, une intégration de système, ainsi que les tests. Cela s'applique io particulièrement à des solutions de propriétaires de petite complexité par rapport aux normes DES et AES connues.

Le procédé suivant l'invention permet un traitement dans une logique à rail double de valeurs qui ont été créées dans une logique à rail simple et de les ressortir ensuite sous la forme de valeurs logiques à rail simple.

Des modes de réalisation préférés de la présente invention seront expliqués ci-dessous d'une manière plus détaillée en se reportant aux Figures dans lesquelles: la Figure 1 est une représentation schématique d'un circuit de 20 décryptage suivant la présente invention; la Figure 2 est un schéma fonctionnel d'un circuit de décryptage suivant un mode de réalisation préféré de la présente invention; la Figure 2a est un diagramme de signaux du circuit de décryptage représenté à la Figure 2; la Figure 3 est un diagramme de circuit de moyens de réception d'un signal crypté de données suivant un mode de réalisation préféré de la présente invention; la Figure 4 est un diagramme de circuit de moyens de production d'un signal décrypté de données suivant un mode de réalisation préféré de la 30 présente invention; la Figure 5 représente est un diagramme de circuit de moyens de mémorisation et de sortie d'un signal décrypté de données suivant un mode de réalisation préféré de la présente invention; la Figure 6 est est un diagramme de circuit de moyens de 35 commande suivant un mode de réalisation préféré de la présente invention; la Figure 7 est un diagramme de signaux des moyens de commande suivant la Figure 6; la Figure 8 est un schéma fonctionnel d'un circuit de cryptage suivant la présente invention; la Figure 9 est un diagramme de circuit détaillé d'un mode de réalisation d'un circuit de cryptage suivant un mode de réalisation préféré de la présente invention; la Figure 10 est un diagramme d'un circuit de cryptage suivant une variante de la présente invention; la Figure 11 est un schéma fonctionnel d'une cellule logique suivant la présente invention; la Figure 12 est un schéma fonctionnel d'une cellule logique suivant un mode de réalisation préféré de la présente invention; et la Figure 13 est un schéma fonctionnel d'une cellule logique suivant 15 un autre mode de réalisation préféré de la présente invention.

La Figure 1 est une représentation schématique d'un circuit 100 de décryptage suivant la présente invention. Le circuit 100 de décryptage comprend des moyens 102 de réception d'un signal crypté de données, des moyens 104 de production d'un signal décrypté de données et des moyens 106 pour mémoriser et pour faire sortir le signal décrypté de données et un signal complémentaire décrypté de données.

Suivant la présente invention, on emploie de préférence le circuit 100 de décryptage en tant que circuit d'entrée d'une cellule logique qui sera représentée ultérieurement à la Figure 11. Mais le circuit 100 de décryptage peut être aussi employé séparément pour transformer un signal di crypté de données en un signal do décrypté de données et en un signal dqo complémentaire décrypté de données.

Les moyens 102 de réception d'un signal crypté de données ont une ligne D d'entrée de données pour recevoir le signal di crypté de données.

Les moyens 102 de réception d'un signal crypté de données sont connectés par l'intermédiaire d'une première ligne Q de signal aux moyens 104 de production d'un signal décrypté de données. Un premier signal ds, qui correspond au signal di crypté de données, est transmis par l'intermédiaire de la première ligne Q de signal. De préférence, le premier signal ds est un signal di de données crypté synchronisé. Les moyens 104 de production d'un signal décrypté de données sont configurés pour décrypter le premier signal ds et pour fournir un deuxième signal de et un deuxième signal dqe complémentaire du deuxième signal de. Les moyens 104 de production d'un signal décrypté de données sont connectés par l'intermédiaire de la deuxième ligne Z de signal et de la deuxième ligne ZQ de signal complémentaire aux moyens 106 de sortie du signal décrypté de données et d'un signal complémentaire décrypté de données. Le deuxième signal de est transmis par l'intermédiaire de la deuxième ligne Z de signal et le deuxième signal dqe complémentaire est transmis par l'intermédiaire de la deuxième ligne ZQ de signal complémentaire. Le deuxième signal de correspond au signal do io décrypté de données et le deuxième signal dqe complémentaire correspond au signal dqo complémentaire décrypté de données qui sortent des moyens 106 pour faire sortir le signal décrypté de données, de préférence sous une forme synchronisée sur une première ligne B de données et sur une deuxième ligne BQ de données.

is Les informations transmises par l'intermédiaire du signal di crypté de données sont cryptées par une clé. Pour décrypter le signal di crypté de données, les moyens 104 de production d'un signal décrypté de données comprennent la clé. La clé peut être fournie de l'extérieur aux moyens 104 de production d'un signal décrypté de données ou elle peut être mémorisée, comme dans le cas de ce mode de réalisation, dans les moyens 104 de production d'un signal décrypté de données et/ou elle peut être produite par un générateur de nombres pseudoaléatoires. Pour permettre un décryptage continu du signal di crypté de données, le signal di crypté de données est crypté par une méthode de cryptage sériel, ce que l'on appelle une méthode une seule fois. Cela permet un traitement sériel de données reçues sur le signal di crypté de données.

Le circuit de décryptage représenté à la Figure 1 est employé de préférence dans des circuits sensibles à la DPA. Les circuits sensibles à la DPA sont mis en oeuvre typiquement en technologie cryptée à rail unique ou en technologie à rail double. Le signal di crypté de données est mis en oeuvre dans la technologie cryptée à rail unique et le signal décrypté de données, tout comme le signal dqo complémentaire décrypté de données, en la technologie à rail double. Le circuit 100 de décryptage offre ainsi une interface entre un environnement de technologie à rail unique cryptée et un environnement en technologie à rail double. Si le circuit 100 de décryptage est employé comme circuit d'entrée d'une cellule logique, le circuit de décryptage i0 permet de mettre en oeuvre une cellule logique configurée en technologie à rail double dans un environnement de circuit configuré dans une technologie à rail unique cryptée.

Pour offrir de la protection vis-à-vis des attaques par la DPA, des signaux à rail double ont typiquement une horloge d'initialisation entre toute opération potentielle de commutation pendant laquelle les signaux à rail double sont placés dans un état d'initialisation identique ou état de précharge. Comme une horloge d'initialisation de ce genre n'existe pas dans une technologie à rail unique, il faut l'insérer dans le circuit 100 de décryptage io suivant l'invention.

Suivant un mode de réalisation préféré, le circuit 100, représenté à la Figure 1, comprend des moyens 108 d'insertion d'une horloge d'initialisation. Les moyens 108 d'insertion d'une horloge d'initialisation sont configurés pour produire un signal i d'initialisation. En réponse au signal i d'initialisation, les moyens 104 de production d'un signal décrypté de données insèrent une horloge d'initialisation sur les deuxièmes lignes Z, ZQ de signal. Le résultat de l'horloge d'initialisation est que, pendant l'horloge d'initialisation, une valeur d'état de précharge est transmise sur les lignes Z et ZQ et cette valeur est identique sur les deux lignes.

Par souci de clarté, le circuit 100 de décryptage représenté à la Figure 1 est représenté sous la forme d'un circuit à 1 bit. Normalement, le circuit 100 de décryptage est sous la forme d'un circuit à plusieurs bits. Dans un mode de réalisation à plusieurs bits, les lignes D, Q de signal représentées ainsi que les paires de lignes Z, ZQ et B, BQ de signal sont remplacées par des bus de lignes de signal. Dans un cas de ce genre, la clé utilisée dans les moyens de production d'un signal décrypté de données a une largeur de bit qui correspond à une largeur de bus d'un signal crypté de données.

Pour commander le circuit 100 de décryptage, le circuit 100 de décryptage a soit des moyens de commande (non représentés à la Figure 1), soit il a des entrées (non représentées à la Figure 1) de réception de signaux de commande produits extérieurement.

La Figure 2 représente un schéma fonctionnel d'un mode de réalisation préféré d'un circuit 200 de décryptage. Suivant la représentation illustrée à la Figure 1, le circuit 200 de décryptage comprend les moyens 202 de réception d'un signal crypté de donnée, les moyens étant représentés sous la forme d'un verrou à rail unique à la Figure 2, les moyens 204 de production 2866966 Il d'un signal décrypté de données, les moyens étant représentés sous la forme d'un circuit XOU à rail double à la Figure 2; les moyens 206 pour faire sortir le signal décrypté de données et un signal complémentaire décrypté de données, les moyens étant représentés sous la forme d'un verrou à rail double à la Figure 2, ainsi que des moyens 209 de commande. Les signaux et les lignes de signal, qui ont déjà été expliqués en se reportant à la Figure 1, ont les mêmes numéros de référence ci-dessous et ne seront pas décrits à nouveau pour éviter une répétition. Le circuit 200 de décryptage est configuré, à son tour, pour recevoir le signal di crypté de données pour le décrypter et io pour le sortir sous la forme d'un signal do décrypté de données et d'un signal dqo complémentaire décrypté de données.

En plus de la première ligne Q de signal, les moyens 202 de réception d'un signal crypté de données sont connectés par l'intermédiaire de la première ligne QN de signal complémentaire aux moyens 204 de is production d'un signal décrypté de données. Un premier signal dsn, qui est complémentaire du premier signal ds, est transmis par l'intermédiaire de la première ligne QN de signal complémentaire. Le premier signal dsn complémentaire est produit à partir du signal di crypté de données dans les moyens 202 de réception d'un signal crypté de données. Les moyens 202 de réception d'un signal crypté de données sont, en outre, connectés par l'intermédiaire d'une première ligne E de commande, par l'intermédiaire de laquelle un premier signal ENN de commande est transmis des moyens 209 de commande aux moyens 202 de réception d'un signal crypté de données.

Le circuit 200 de décryptage, représenté à la Figure 2, est configuré pour recevoir une information de clé produite de l'extérieur. À cette fin, les moyens 204 de production d'un signal décrypté de données comprennent une ligne A de clé, ainsi qu'une ligne AQ de clé complémentaire. Les moyens 204 de production d'un signal décrypté de données reçoivent un signal k de clé par l'intermédiaire d'une ligne A de clé et ils reçoivent un signal kn de clé complémentaire par l'intermédiaire de la ligne AQ de clé complémentaire. Le signal kn de clé complémentaire est produit à partir du signal k de clé au moyen d'un inverseur 210. À cet fin, l'inverseur 210 est connecté à la ligne A de clé. Le signal k de clé, qui est reçu par l'intermédiaire de la ligne A de clé, est utilisé pour décrypter le signal di crypté de données.

Les moyens 204 de production d'un signal décrypté de données comprennent, en outre, une deuxième ligne PQ de commande, ainsi qu'une troisième ligne LD de commande. Les moyens 204 de production d'un signal décrypté de données sont connectés aux moyens 209 de commande par l'intermédiaire de la deuxième ligne PQ de commande, ainsi que de la troisième ligne LD de commande. Par l'intermédiaire de la deuxième ligne PQ de commande, un deuxième signal PrcQ de commande, et par l'intermédiaire de la troisième ligne LD de commande, un troisième signal Load de commande sont transmis des moyens 209 de commande aux moyens 204 de production d'un signal décrypté de données.

Les moyens 206 pour faire sortir le signal décrypté de données et io un signal complémentaire décrypté de données comprennent, en plus du mode de réalisation représenté à la Figure 1, une quatrième ligne LK de commande par l'intermédiaire de laquelle les moyens 206 pour faire sortir le signal décrypté de données sont connectés aux moyens 209. Par l'intermédiaire de la quatrième ligne LK de commande, un quatrième signal de is commande Load , produit par des moyens 209 de commande, est transmis des moyens 209 de commande aux moyens 206 pour faire sortir le signal décrypté de données.

Les moyens 209 de commande produisent les signaux ENN, PrcQ, Load, Lock de commande à partir d'un signal reset de remise à l'état initial, ainsi que d'un signal dock d'horloge. Le signal de remise à l'état initial et le signal d'horloge sont envoyés au circuit 200 de décryptage de l'extérieur. À cette fin, les moyens 209 de commande comprennent une ligneRST de remise à l'état initial pour recevoir le signal de remise à l'état initial, ainsi qu'une ligne CLK d'horloge pour recevoir le signal d'horloge.

Le circuit 200 de décryptage, représenté à la Figure 2, représente une réalisation à un seul bit d'un circuit de décryptage suivant l'invention. Le fonctionnement du circuit 200 de décryptage, représenté à la Figure 2, sera expliqué au moyen d'un comportement en fonction du temps des signaux d'entrée et de sortie décrits, ainsi que des signaux de circuit interne décrits en se reportant à la Figure 2a.

Par le signal de remise à l'état initial, une condition de départ nette du circuit 200 de décryptage est établie. Après une initialisation de ce genre, le signal de remise à l'état initial n'a pas d'importance pour le fonctionnement réel du circuit 200 de décryptage. C'est pourquoi l'effet du signal de remise à l'état initial ne sera pas expliqué d'une manière plus détaillée ci-dessous. Dans le chronogramme représenté à la Figure 2a, l'initialisation est déjà achevée et le signal de remise à l'état initial est constamment égal à 0. Les états 0 et 1, représentés à la Figure 2a, correspondent aux états logiques du circuit. En un premier instant t1, le signal d'horloge a un bord montant et à un deuxième instant t2, il a un bord descendant. Les instants t1, t2 sont portés sur un axe horizontal des temps time .

Dans les moyens 209 de commande, un bord descendant du quatrième signal Lock de commande est dérivé initialement dans un premier état 202' de suivi du bord montant du signal d'horloge au premier instant t1. Ensuite, une réaction dans les moyens 206 de sortie du signal décrypté de données est mise hors circuit. Les moyens 206 pour faire sortir le signal décrypté de données seront décrits d'une manière plus détaillée à la Figure 5. Dans un deuxième état 204' de suivi, un bord descendant du deuxième signal PrcQ de commande, ainsi qu'un bord montant du premier signal ENN de commande sont produits dans les moyens 209 de commande. En réponse au bord descendant du deuxième signal PrcQ de commande, les moyens 204 de production d'un signal décrypté de données placent la deuxième ligne Z de signal ainsi que la deuxième ligne ZQ de signal complémentaire dans un état (1,1) de précharge. Cet état de précharge correspond à la précharge en technologie à rail double. En réponse au bord montant du premier signal ENN de commande, les moyens 202 de réception d'un signal crypté de données sont configurés pour interrompre une connexion conductrice de la ligne D d'entrée de données avec la première ligne Q de signal et la première QN de signal complémentaire. En conséquence, le signal di crypté de données sur la ligne D d'entrée de données peut changer sans influer sur les valeurs contenues dans la première ligne Q de signal et la première ligne QN de signal complémentaire du premier signal ds, ainsi que du premier signal dsn complémentaire. Une description détaillée des moyens 202 de réception d'un signal crypté de données sera donnée ci-dessous en se reportant à la Figure 3, une description détaillée des moyens 204 de production d'un signal décrypté de données sera donnée en se reportant à la Figure 4, et une description plus détaillée des moyens 209 de commande sera donnée en se reportant à la Figure 6.

À partir du bord descendant suivant du signal d'horloge au deuxième instant t2, un bord montant du deuxième signal PrcQ de commande est dérivé dans les moyens 209 de commande. Cela est représenté à la Figure 2a au moyen d'un troisième état 212' de suivi. Le bord montant du deuxième signal PrcQ de commande entraîne, dans les moyens 204 de production d'un signal décrypté de données, l'interruption de l'opération de précharge des deuxièmes lignes Z, ZQ de signal. Dans un troisième état 214' de suivi, un bord montant du troisième signal Load de commande est fourni par les moyens 209 de commande. En réponse au bord montant du troisième signal Load de commande, une logique de décryptage (représentée à la Figure 4) est activée dans les moyens 204 de production d'un signal décrypté de données, de sorte que les deuxièmes lignes Z, ZN de signal prennent des valeurs logiques valables correspondant aux valeurs décryptées du premier lo signal ds, ainsi que du premier signal dsn complémentaire. Les premiers signaux ds, dsn sont décryptés en utilisant la clé fournie par l'intermédiaire du signal k de clé. Dans un quatrième état 214' de suivi, des moyens 209 de commande donnent un bord montant au quatrième signal Lock de commande. En réponse au bord montant du quatrième signal Lock de commande, une réaction est commutée dans les moyens 206 pour faire sortir le signal décrypté de données. La réaction fait que les signaux do, dqo décrypté de données, qui sont sortis sur la première ligne B de données ainsi que sur la deuxième ligne BQ de données, sont maintenus. Dans un cinquième état 216' de suivi, les moyens 209 de commande donnent un bord descendant au troisième signal Load de commande. Un troisième signal Load inactif de commande, qui est dans l'état d'un 0 logique et qui est désigné par l'état de 0 à la Figure 2a, fait que les signaux k, kn, ds, dsn sur les moyens 204 de production d'un signal décrypté de données peuvent se modifier sans influencer les valeurs qui sortent sur les deuxièmes lignes Z, ZQ de signal.

Dans un septième état 220' de suivi, les moyens 209 de commande donnent au premier signal ENN de commande une valeur fixée à 0. En réponse à cette valeur fixée à 0 du premier signal ENN de commande, les moyens 202 de réception d'un signal crypté de données sont commutés pour être transparents, c'est-à-dire que la ligne D d'entrée de données est à nouveau reliée de manière conductrice aux premières lignes Q, QN de signal.

Ce qui est déterminant pour un fonctionnement correct du circuit 200 de décryptage est que le signal k de clé ne change pas jusqu'après un bord descendant du troisième signal Load de commande. La Figure 2 décrit le bord descendant du troisième signal Load de commande au troisième instant t3 et le changement du signal k de clé au quatrième instant t4. Si un bit de clé transmis sur la ligne A de clé change avant le troisième instant t3, une donnée mémorisée sur les premières lignes ds, dsn de signal et cryptée comme requis par le bit de clé transmis par le signal k de clé serait décryptée avec un mauvais bit de clé. Il faut donc prendre garde, extérieurement au circuit de décryptage suivant l'invention, à ce que le signal k de clé, dans ce mode de réalisation une clé une seule fois (clé OTP), soit produit de façon à ce qu'un temps de maintien, qui dépend d'une mise en oeuvre du circuit de décryptage suivant l'invention et doit être déterminé par une caractérisation, soit maintenu pour ce qui concerne un bord descendant du signal d'horloge. Cela peut être obtenu très facilement par une synchronisation centrale du io signal k de clé au moyen de registres appropriés (non représentés) et/ou d'une synthèse d'horloge ramifiée.

La Figure 3 représente un schéma de circuit des moyens 202, représentés à la Figure 2, de réception d'un signal crypté de données en logique de transistor. Les moyens 202 de réception d'un signal crypté de données comprennent, comme cela est décrit à la Figure 2, une ligne D d'entrée de données pour recevoir un signal di crypté de données, ainsi qu'une première ligne E de commande pour recevoir un premier signal ENN de commande. En outre, les moyens 202 de réception d'un signal crypté de données comprennent une première ligne Q de signal pour faire sortir un premier signal ds, ainsi qu'une première ligne QN de signal complémentaire pour faire sortir un premier signal dsn complémentaire.

Comme représenté à la Figure 3, un circuit inverseur, qui consiste en des transistors P2, N2, produit un signal dn0 inversé et crypté de données à partir du signal di crypté de données. Dans ce mode de réalisation et dans ceux qui suivent, les transistors désignés par P sont conducteurs à une valeur d'un 0 logique appliqué à une borne de commande (grille en technologie MOS, grille en technologie bipolaire). Dans ce mode de réalisation et dans ceux qui suivront, les transistors désignés par N sont conducteurs à une valeur d'un 1 logique appliquée à la borne de commande.

Le signal dn0 inversé et crypté de données est lu par un circuit 212 d'entrée à rail unique. Le circuit 212 d'entrée à rail unique comprend les transistors NO, N1, N3, N4, N7, N8, P0, P1, P3, P4, P7, P8 et produit un signal dnl de données qui a été lu. Le signal dnl de données qui a été lu est lu par un circuit 214 de sortie à rail double. Le circuit 214 de sortie à rail double comprend les transistors N5, N6, P5, P6 et produit les premiers signaux ds, dsn.

On décrira maintenant le circuit 212 d'entrée à rail unique. Un circuit inverseur consistant en des transistors P0, NO produit un premier signal en inversé de commande à partir du premier signal ENN de commande. Le premier signal en inversé de commande est transformé en le premier signal enq complémentaire de commande dans un autre circuit inverseur consistant en des transistors P1, N1. Un circuit de lecture consistant en des transistors P3, N3 est commandé par le premier signal en inversé de commande, ainsi que par le premier signal enq complémentaire de commande. Le signal dn0 inversé et crypté de données est relié à un lo signal dnl de données lu si le premier signal ENN de commande est inactif, c'est-à- dire comme cela est représenté à la Figure 2a, a la valeur d'un 0 logique. Si le premier signal ENN de commande est actif, c'est-à-dire s'il a la valeur d'un 1 logique, le signal dn0 inversé et crypté de données n'est pas relié au signal dnl de données lu, mais le signal dnl de données qui est lu est maintenu. À cette fin, le circuit 202 de décryptage comprend un autre moyen inverseur consistant en des transistors P4, N4, circuit qui produit à partir du signal dnl de données qui est lu un signal dnn inversé de données qui est lu, ainsi qu'un deuxième circuit inverseur consistant en des transistors P8, N8 qui, commandé par les transistors P7, N7 dans lesquels le premier signal en inversé de commande ainsi que le premier signal enq complémentaire de commande sont appliqués, envoie en réaction le signal dnl de données qui est lu à partir du signal dnn inversé de données qui est lu. Les transistors P7, N7 permettent ainsi une réaction du signal dnn inversé de données qui est lu sur le signal dnl de données qui est lu si le premier signal ENN de commande est actif et si le signal dn0 inversé et crypté de données n'est ainsi pas connecté au signal dnl de données qui est lu.

On décrira maintenant le circuit 214 de sortie à rail double. Un circuit inverseur consistant en des transistors P5, N5 produit le premier signal ds sur la première ligne de signal à partir du signal dnl de données qui est lu. Un autre circuit inverseur consistant en des transistors P6, N6 produit le premier signal dsn complémentaire à partir du signal ds.

Comme on peut le voir à la Figure 3, les circuits inverseurs mentionnés sont montés entre un potentiel VDD de tension de fonctionnement, ainsi qu'un potentiel VSS de terre. En variante aux connexions VDD de tension de fonctionnement représentées ainsi qu'aux connexions VSS de terre, d'autres circuits (non représentés) peuvent être représentés à la Figure 3 ainsi que dans les dessins suivants, ces autres circuits fournissant un potentiel approprié.

La Figure 4 représente un mode de réalisation préféré des moyens 204 de production d'un signal décrypté de données dans une logique de transistor. Comme cela est représenté à la Figure 2, les moyens 204 de production d'un signal décrypté de données comprennent une première ligne Q de signal pour recevoir un premier signal ds, ainsi qu'une première ligne QN de signal complémentaire pour recevoir un premier signal dsn complémentaire, ainsi qu'une ligne A de clé pour recevoir un signal k de clé et io un ligne AQ de clé complémentaire pour recevoir un signal kn de clé complémentaire. En outre, les moyens 204 de production d'un signal décrypté de données comprennent une deuxième ligne PQ de commande de signal pour recevoir un deuxième signal PrcQ, ainsi qu'une troisième ligne LD de commande pour recevoir un troisième signal Load de commande. En outre, les moyens 204 de production d'un signal décrypté de données comprennent une deuxième ligne Z de signal pour faire sortir un deuxième signal de, ainsi qu'une deuxième ligne ZQ de signal complémentaire pour faire sortir un deuxième signal dqe complémentaire.

Les moyens 204 de production d'un signal décrypté de données comprennent des moyens pour insérer une horloge d'initialisation, consistant en des transistors PO4, P14. Le deuxième signal PrcQ de commande est relié à la borne de commande, désignée ci-dessous comme étant une grille, des transistors PO4, P14, respectivement. Les sources des transistors PO4, P14 sont reliées au potentiel VDD de tension de fonctionnement. Comme cela est représenté à la Figure 4, la borne de drain du transistor PO4 est reliée à la deuxième ligne Z de signal par l'intermédiaire d'une ligne i complémentaire d'initialisation et la borne de drain du transistor P14 est reliée à la deuxième ligne ZQ de signal complémentaire par l'intermédiaire de la ligne iq d'initialisation. Au moyen de transistors PO4, P14, les deuxièmes lignes Z, ZQ de signal sont préchargées à une valeur (1,1) de précharge conformément à la technologie à rail double. Comme cela est représenté à la Figure 2a, l'opération de précharge est commandée par le deuxième signal PrcQ de commande. Un deuxième signal PrcQ actif de commande fait que la deuxième ligne Z, ZQ de signal est préchargée. Un deuxième signal PrcQ inactif de commande désactive les transistors PO4, P14. Comme représenté à la Figure 2a, le troisième signal Load de commande est mis à une valeur active à la suite d'un bord montant du deuxième signal PrcQ de commande. Le troisième signal Load de commande est relié à la grille d'un transistor N04 par l'intermédiaire d'une troisième ligne LD de signal de commande.

Un troisième signal Load actif de commande fait que le transistor N04, dont la source est reliée au potentiel VSS de terre, devient passant. Le troisième signal Load de commande active ainsi, par l'intermédiaire du transistor N04, un circuit OU exclusif consistant en des transistors N14, N24, N34, N44, N54, N64. Le circuit OU exclusif est connecté, sur son côté d'entrée, aux premiers signaux ds, dsn et aux io signaux k, kn de clé et, sur son côté de sortie, aux deuxièmes signaux de, dqe. Les deuxièmes signaux de, dqe de données sont une opération OU exclusif des premiers signaux ds, dsn correspondant au signal crypté de données et des signaux k, kn de clé. Ainsi, le décryptage du signal di crypté de données (représenté à la Figure 3) s'effectue par l'intermédiaire d'une opération OU exclusif, bit par bit, par le signal k de clé.

L'architecture du circuit OU exclusif consistant en les transistors N14, N24, N34, N44, N54, N64 sera maintenant décrite ci-dessous. Le premier signal ds est appliqué à la grille du transistor N54, ainsi qu'à la grille du transistor N64. Au drain du transistor N54 est appliqué le deuxième signal de et au drain du transistor N64 est appliqué le deuxième signal dqe complémentaire. Le premier signal dsn complémentaire est appliqué à la grille du transistor N34 et à la grille du transistor N44. Au drain du transistor N34 est appliqué le deuxième signal dqe complémentaire et au drain du transistor N44 est appliqué le deuxième signal de. Le signal k de clé est appliqué à la grille du transistor N24 et le signal kn de clé complémentaire est appliqué à la grille du transistor N14. Les bornes de source des transistors N14, N24 sont reliées au drain du transistor N04. Le drain du transistor N14 est relié aux bornes de source des transistors N34, N54 et le drain du transistor N24 est relié aux bornes de source des transistors N44, N64.

La Figure 5 représente un schéma de circuit d'un mode de réalisation préféré des moyens 206 représentés à la Figure 2 pour mémoriser et faire sortir le signal décrypté de données en logique de transistor. Comme représenté à la Figure 2, les moyens 206 pour faire sortir le signal décrypté de données comprennent une deuxième ligne Z de signal pour recevoir un deuxième signal de, ainsi qu'une deuxième ligne ZQ de signal complémentaire pour recevoir un deuxième signal dqe complémentaire, et une quatrième ligne LK de commande pour recevoir un quatrième signal Lock de commande, ainsi qu'une première ligne B de données pour faire sortir un signal do décrypté de données, ainsi qu'une deuxième ligne BQ de données pour faire sortir un signal dqo complémentaire décrypté de données.

Comme représenté à la Figure 5, les moyens 206 pour sortir le signal décrypté de données comprennent quatre transistors P05, P15, N15, N25, formant un verrou à rail double, ainsi qu'un transistor N05 pour activer le verrou. La quatrième ligne LK de signal de commande est reliée à la grille du lo transistor N05. Comme le montre la Figure 2a, un quatrième signal Lock actif de commande fait que les deuxièmes signaux de, dqe sont commutés en réaction sur les signaux do, dqo décryptés de données. À cet effet, le deuxième signal de est appliqué à la grille du transistor P05, au drain du transistor P15, au drain du transistor N25, ainsi qu'à la grille du transistor N15.

1s Le deuxième signal deq complémentaire est appliqué au drain des transistors P05, N15, ainsi qu'à la grille des transistors P15, N25. Les sources des transistors P05, P15 sont reliées au potentiel VDD de tension de fonctionnement et les sources des transistors N15, N25 sont reliées au drain du transistor N05 dont la source est au potentiel VSS de terre. Par souci de clarté, la deuxième ligne Z de signal et la première ligne B de données, ainsi que la deuxième ligne ZQ de signal complémentaire et la deuxième ligne BQ de données sont représentées sous la forme de lignes distinctes, respectivement. Comme les lignes Z, B ainsi que les lignes ZQ, BQ sont reliées comme représenté à la Figure 5, les deuxièmes lignes Z, ZQ de signal pour les moyens 206 de sortie du signal crypté de données peuvent agir à la fois en tant que lignes d'entrée et en tant que lignes de sortie.

La Figure 6 représente un schéma de circuit d'un mode de réalisation préféré des moyens 209 de commande représentés à la Figure 2. Comme cela est représenté à la Figure 2, les moyens 209 de commande comprennent une ligne CLK d'horloge pour recevoir un signal d'horloge, ainsi q'une ligne RST de remise à l'état initial pour recevoir un signal de remise à l'état initial. Les moyens 209 de commande sont configurés pour produire des signaux de commande. À cet effet, les moyens 209 de commande comprennent une première ligne E de commande de sortie d'un premier signal ENN de commande, une deuxième ligne PQ de commande de sortie d'un deuxième signal PrcQ de commande, une troisième ligne LD de commande de sortie d'un troisième signal Load de commande, ainsi q'une quatrième ligne LK de commande de sortie d'un quatrième signal Lock de commande. Comme on peut le voir à la Figure 6, les moyens 209 de commande comprennent une pluralité de portes NONET et de portes NONOU, ainsi que des circuits OU.

La ligne RST de remise à l'état initial est reliée, du côté de l'entrée, à un circuit ANDNOR2 OU à une porte NOR1 NONOU, à un circuit ANDNOR5 OU, ainsi qu'à une porte NOR4 NONOU. La ligne CLK d'horloge est reliée, du côté de l'entrée, à une porte AND1 ET, ainsi qu'à la porte NOR1 io NONOU (AND1 est une partie logique de ANDNOR2). Le signal de sortie du circuit ANDNOR2 OU est relié à la deuxième ligne PQ de commande. La deuxième ligne PQ de commande est reliée, en outre, du côté de l'entrée, à une porte NAND6 NONET. La quatrième ligne LK de commande est reliée à la sortie de la porte NOR1 NONOU, est reliée par l'intermédiaire d'un inverseur du côté de l'entrée à la porte AND1 ET, et du côté de l'entrée à la porte NOR2 NONOU. Le signal de sortie de la porte NOR2 NONOU est relié du côté de l'entrée à la porte NOR1 NONOU, ainsi qu'à la porte NAND6 NONET, ainsi qu'à une porte NOR3 NONOU. Le quatrième signal Lock de commande est relié, en outre, du côté de l'entrée sous une forme inversée à une porte NAND3 NONET. Le signal de sortie de la porte NAND3 NONET est relié, du côté de l'entrée, à la porte AND4 ET (AND4 est une partie logique de ANDNOR5). Le signal de sortie inversé du circuit ANDNOR5 OU est le troisième signal Load de commande. Le troisième signal Load de commande est appliqué, du côté de l'entrée, à la porte NOR3 NONOU, à la porte NAND3 NONET, ainsi qu'à la porte NOR2 NONOU. Le signal de sortie de la porte NAND6 NONET est appliqué, du côté de l'entrée, au circuit ANDNOR5 OU. Le signal de sortie de la porte NOR3 NONOU est appliqué, du côté de l'entrée, à la porte NOR4 NONOU. Le signal de sortie de la porte NOR4 NONOU est appliqué, du côté de l'entrée, à la porte NAND6 NONET, et représente en même temps le premier signal E de commande.

La Figure 7 représente le comportement en fonction du temps des signaux ENN, PrcQ, Lock, Load de commande représentés à la Figure 6.

Comme cela a déjà été représenté à la Figure 2a, un bord montant du signal d'horloge à un premier instant t1 est suivi d'un bord descendant du quatrième signal Lock de commande et ensuite d'un bord descendant du deuxième signal PrcQ de commande, ainsi que d'un bord montant du premier signal ENN de commande. Un bord descendant du premier signal d'horloge au deuxième instant t2 est suivi d'un bord montant du deuxième signal PrcQ de commande, d'un bord descendant du troisième signal Load de commande, d'un bord montant du quatrième signal Lock de commande, ainsi qu'ensuite d'un bord descendant du troisième signal Load de commande et d'un bord descendant du premier signal ENN de commande. Les processus décrits cidessus se répètent d'eux-mêmes avec un bord montant subséquent du signal d'horloge à l'instant t5.

La Figure 8 est une représentation schématique d'un circuit 820 de io cryptage suivant la présente invention. On peut employer le circuit 820 de cryptage sous la forme d'un circuit autonome pour transformer un signal Io logique et un signal loq logique complémentaire en un signal logique crypté au moyen d'une clé, mais on l'utilise de préférence en tant que circuit de sortie d'une cellule logique. On décrira une cellule logique de ce genre ci-dessous en se reportant à la Figure 11.

Le circuit 820 de cryptage, représenté à la Figure 8, comprend des moyens 822 de réception d'un signal logique et d'un signal logique complémentaire, des moyens 824 de production d'un signal logique crypté et des moyens 826 de sortie du signal logique crypté. Les moyens 822 de réception d'un signal logique comprennent une première ligne L logique de réception d'un signal Io logique, ainsi qu'une deuxième ligne LQ logique de réception d'un signal loq logique complémentaire du signal Io logique. Les moyens 822 de réception d'un signal logique sont reliés aux moyens 824 de production d'un signal logique crypté et sont configurés pour fournir des moyens 824 de production d'un signal logique crypté par un signal m logique décrypté, qui correspond au signal Io logique, ainsi que par un signal mq logique complémentaire décrypté qui correspond au signal loq logique complémentaire. Les moyens 824 de production d'un signal logique crypté sont reliés à des moyens 826 de sortie du signal logique crypté et sont configurés pour fournir des moyens 826 de sortie du signal logique crypté par un signal crypté. Les moyens 826 pour faire sortir le signal logique crypté comprennent une ligne Dl de sortie de données pour faire sortir un signal de logique crypté, qui correspond au signal n crypté. Les moyens 824 de production d'un signal logique crypté sont configurés pour produire le signal n crypté à partir du signal m logique décrypté et d'une clé. La clé peut, à son tour, être mémorisée dans les moyens 824 de production d'un signal logique crypté, être engendrée dans ceux-ci ou peut être fournie de l'extérieur aux moyens 824 de production d'un signal logique crypté.

Avec les moyens 822 de réception d'un signal logique, le circuit 820 de cryptage comprend une interface en technologie à rail double.

Les signaux Io, loq logiques sont mis en oeuvre de préférence en technologie à rail double avec des états de précharge. En outre, le circuit 820 de cryptage comprend avec des moyens 826 pour faire sortir le signal logique crypté une interface à rail unique. Le circuit 820 de cryptage permet ainsi une transition entre un composant de circuit mis en oeuvre en technologie à rail double et un io composant de circuit mis en oeuvre en technologie à rail unique, le composant de circuit mis en oeuvre en technologie à rail unique étant mis en oeuvre de préférence avec un cryptage supplémentaire.

La Figure 9 représente un schéma de circuit d'un mode de réalisation préféré d'un circuit 920 de cryptage en logique de transistor. En is plus de la première ligne L logique, déjà expliquée à la Figure 8, de réception d'un signal Io logique, d'une deuxième ligne LQ de réception d'un signal loq logique complémentaire, et d'une ligne Dl de sortie de données de réception d'un signal de logique crypté, le circuit 920 de cryptage représenté à la Figure 9 comprend une ligne A' de clé de réception d'un signal k' de clé et une ligne AQ' de clé complémentaire de réception d'un signal kn' de clé complémentaire. Suivant un mode de réalisation préféré, le signal k' de clé est identique au signal k de clé décrit à la Figure 2.

Comme cela est représenté à la Figure 9, le circuit 920 de cryptage comprend huit transistors P11, P12, P13, P14, N11, N12, N13, N14. La première ligne L logique est reliée aux bornes de grille des transistors P13, N14 et la ligne LQ logique complémentaire est reliée aux bornes de grille des transistors N13, P14. La ligne A' de clé est reliée aux bornes de grille des transistors P12, N12 et la ligne AQ' de clé complémentaire est reliée aux bornes de grille des transistors P11, N11. Les bornes de source des transistors P11, P12 sont reliées à un potentiel VDD de tension de fonctionnement et les bornes de source des transistors N11, N12 sont reliées à un potentiel VSS de terre. Les bornes de drain des transistors P11, P12 sont reliées aux bornes de source des transistors P13, P14 et les bornes de drain des transistors N11, N12 sont reliées aux bornes de source des transistors N13, N14. Les bornes de drain des transistors P13, P14, N13, N14 sont reliées à la ligne D1 de sortie de données.

Le signal de logique crypté provient ainsi d'une opération OU exclusif des signaux Io, loq logiques et des signaux k', kn' de clé. De préférence, l'opération de cryptage est mise en oeuvre en technologie à rail double et, à cet effet, le signal Io logique et le signal loq logique complémentaire, ainsi que le signal k' de clé et le signal kn' de clé complémentaire sont utilisés. Mais, en variante, il est aussi possible d'utiliser seulement l'un des signaux respectifs.

La Figure 10 représente un autre mode de réalisation préféré d'un circuit 1020 de cryptage en logique de transistor. En plus des lignes L; LQ io logiques déjà décrites à la Figure 9, ainsi que des lignes A', AQ' de clé et des signaux associés, le circuit 1020 de cryptage comprend une ligne D2 de sortie de données pour la sortie d'un signal dc2 logique crypté, ainsiqu'une ligne DN2 de sortie de données complémentaire pour la sortie d'un signal dcn2 logique crypté complémentaire. En plus du signal dc2 logique crypté, le circuit 1020 de cryptage prévoit en plus, en accord avec le mode de réalisation décrit à la Figure 10, un signal dcn2 logique crypté complémentaire qui, toutefois, peut aussi être dispensé sans que soit porté atteinte à la fonction décrite à la Figure 8. Le circuit 1020 de cryptage décrit à la Figure 10 comprend donc, en plus du circuit 920 cryptage déjà décrit à la Figure 9, un circuit 212 à rail unique de lecture déjà décrit à la Figure 3, ainsi qu'un circuit 214 de sortie à rail double également déjà décrit à la Figure 3. Comme cela a déjà été décrit à la Figure 3, le circuit 212 de lecture à rail unique comprend une première ligne de commande pour recevoir un premier signal ENN de commande. Le circuit 1020 de cryptage comprend, en outre, une première ligne E2 de commande pour fournir un premier signal ENN2 de commande. Comme cela a déjà été décrit à la Figure 3, le premier signal ENN de commande commande un passage du signal dn0 par les transistors P3, N3. Dans ce mode de réalisation, le signal dn0 représente une liaison du circuit 920 de cryptage avec le circuit de lecture à rail unique et transmet, comme cela a été décrit à la Figure 9, une valeur provenant d'une opération OU exclusif des signaux Io, loq logiques et des signaux k', kn' de clé. Comme les signaux lo, loq logiques sont mis en oeuvre de préférence en technologie à rail double avec des états de précharge, le signal dn0 a aussi des états de précharge qui sont, de préférence, éliminés par filtrage dans le circuit 1020 de cryptage. À cette fin, le premier signal ENN de commande est, de préférence, commandé par l'intermédiaire de la première ligne ENN2 de commande, de façon à ce que le signal dn0 ne soit pas appliqué par l'intermédiaire des transistors P3, N3 pendant un état de précharge. Le signal dnl lu est transformé en un premier signal ds et un premier signal dsn complémentaire dans le circuit de sortie à rail double. Dans le mode de réalisation décrit à la Figure 10, le premier signal ds sort sous la forme d'un signal dc2 logique crypté par l'intermédiaire de la première ligne D2 de sortie de données et le premier signal dsn complémentaire sort sous la forme d'un signal dsn2 logique complémentaire par l'intermédiaire de la deuxième ligne DN2 de sortie de données.

io La Figure 11 est une représentation schématique d'une cellule logique suivant la présente invention. La cellule logique comprend un circuit 100 de décryptage, tel qu'il a été décrit en se reportant à la Figure 1, des moyens 1140 pour effectuer une spécification de liaison, ainsi qu'un circuit 820 de cryptage, tel qu'il a été décrit en se reportant à la Figure 8.

Le circuit 100 de décryptage comprend une ligne D d'entrée de données pour recevoir un signal di crypté de données et est relié par l'intermédiaire d'une première ligne B de données et d'une deuxième ligne BQ de données à des moyens 1140 pour effectuer une spécification de liaison. Les moyens 1140 pour effectuer une spécification de liaison sont reliés au circuit 820 de cryptage par l'intermédiaire d'une première ligne L logique et d'une deuxième ligne LQ logique. Le circuit 820 de cryptage comprend une ligne Dl de sortie de données pour la sortie d'un signal de logique crypté.

Comme cela a été décrit en se reportant à la Figure 1, la circuit 100 de cryptage est configuré pour fournir un signal do décrypté de données sur la première ligne B de données, ainsi qu'un signal doq décrypté de données complémentaire sur la deuxième ligne BQ de données. Les moyens 1140 pour effectuer une spécification de liaison sont configurés pour recevoir le signal do, doq de données et pour fournir des signaux Io logiques sur la première ligne, ainsi qu'un signal loq logique complémentaire sur la deuxième ligne LQ logique.

Les moyens 1140 pour effectuer une spécification de liaison sont configurés pour fournir des signaux Io, loq logiques à partir des signaux do, doq décryptés de données en fonction de la spécification de liaison.

Suivant un mode de réalisation préféré, la cellule logique représentée à la Figure 11 permet une réalisation mise en oeuvre en technologie à rail double d'une spécification de liaison dans un environnement à rail unique. Le circuit 100 de décryptage permet, dans ce cas, une connexion du côté de l'entrée de la cellule logique à une ligne Dl d'entrée de données mise en oeuvre en technologie à rail unique. Du côté de la sortie, le circuit 820 de cryptage permet une connexion de la cellule logique à une ligne s de sortie de données configurée en technologie à rail unique. Le signal di crypté de données, ainsi que le signal de logique crypté sont transmis de préférence sous une forme cryptée. Les moyens 1140 pour effectuer une spécification de liaison sont mis en oeuvre de préférence en technologie à rail double.

io La Figure 12 représente un mode de réalisation préféré d'une cellule logique suivant l'invention suivant une représentation schématique. La cellule logique comprend un circuit 200 de décryptage, tel que cela a été décrit à la Figure 2, des moyens 1240 pour effectuer une spécification de liaison, ainsi qu'un circuit 1020 de cryptage, comme cela a été décrit à la is Figure 10. Comme cela a déjà été décrit en se reportant aux Figures 2 et 10, le circuit 200 de décryptage et le circuit 1020 de cryptage comprennent une ligne A de clé pour recevoir un signal k de clé, ainsi que des entrées de signal de commande. Dans ce mode de réalisation, la clé fournie au circuit 200 de décryptage est transmise par l'intermédiaire de la même ligne que la clé fournie au circuit 1020 de cryptage. Le circuit 200 de décryptage est donc relié à la ligne A de clé sur laquelle le signal k de clé est fourni comme l'est le circuit 1020 de cryptage. À des fins de clarté, une ligne de clé complémentaire n'est pas représentée dans cette représentation schématique. De même, par souci de clarté, la ligne d'horloge représentée à la Figure 2, ainsi que la ligne de remise à l'état initial sont représentées sous la forme d'une seule ligne dans le schéma donné à la Figure 12, la ligne fournissant au circuit 200 de décryptage à la fois un signal d'horloge et un signal de remise à l'état initial sous la forme d'un signal ctl_i de commande d'entrée à une première entrée ck de signal de commande. De même, le circuit 1020 de cryptage reçoit le signal ctl_i de commande d'entrée par l'intermédiaire d'une deuxième entrée C2 de signal de commande. Dans ce mode de réalisation, un premier signal ctl de commande est produit dans le circuit 200 de décryptage, sort par une ligne Cl supplémentaire de commande et est reçu par les moyens 1240 pour effectuer une spécification de liaison, ainsi que par le circuit 1020 de cryptage. En plus, du premier signal de commande décrit, des signaux supplémentaires de commande, représentés schématiquement sous la forme du signal ctl de commande, peuvent être fournis par le circuit 200 de décryptage.

Suivant un autre mode de réalisation, le circuit 1020 de cryptage reçoit seulement le signal ctl de commande produit par le circuit 200 de décryptage ou seulement le signal ctl_i de commande d'entrée. En variante, le circuit 1020 de cryptage ne reçoit pas de signal de commande de l'extérieur. Dans ce cas, tout signal de commande nécessaire est produit dans le circuit 1020 de cryptage.

Dans une réalisation potentielle à bits multiples de la cellule logique représentée à la Figure 12, les signaux et les lignes de signaux représentés sont mis en uvre sous la forme de bus de signal et/ou de bus de ligne de signal ayant les largeurs de bit wk, wdi, wci, wa, wc, wz, wdo.

La Figure 13 représente un schéma d'un mode de réalisation préféré de la cellule logique suivant l'invention. Suivant ce mode de réalisation représenté à la Figure 12, la cellule logique représentée à la Figure 13 comprend un circuit 200 de décryptage, un circuit 1020 de cryptage et des moyens 1242 pour effectuer une spécification de liaison. Dans ce mode de réalisation, les moyens 1242 pour effectuer une spécification de liaison sont ce que l'on appelle une boîte $ d'un algorithme DES (data encryption standard), la boîte étant mise en oeuvre sous la forme d'une ROM 64 x 4 bits en technologie de circuit à rail double à la Figure 13. Dans ce mode de réalisation, le signal k de clé, ainsi que le signal di crypté de données ont chacun une largeur de six bits. Le signal di crypté de données correspond à une liaison OU exclusif d'un signal de données (non représenté) avec un signal k de clé. Ce que l'on a représenté comme signal de commande dans cette représentation schématique est seulement le signal d'horloge qui est reçu du côté de l'entrée par le circuit 200 de décryptage, ainsi que par le circuit 1020 de cryptage. Les signaux do, doq décryptés de données qui sont fournis par le circuit 200 de décryptage ont aussi des largeurs de six bits et sont reçus par les moyens 1242 pour effectuer une spécification de liaison sur des lignes adr, adrq d'adresse. De même, les moyens 1242 pour effectuer une spécification de liaison reçoivent un premier signal ctl de commande fourni par le circuit 200 de décryptage à une entrée prc supplémentaire de signal de commande. Les signaux do, dqo de données décryptés, suivant l'algorithme DES, sont fournis dans ce mode de réalisation au circuit 1020 de cryptage sous la forme de signaux Io, loq logiques d'une largeur de quatre bits sur la première ligne L logique et la deuxième LQ logique aux moyens 1242 pour effectuer une spécification de liaison. Le signal de logique crypté fourni par le circuit 1020 de cryptage correspond à une liaison OU exclusif des signaux Io, loq logiques et du signal k de clé. Comme les signaux Io, loq logiques ont une largeur de quatre bits, seuls quatre bits du signal k logique sont envoyés au circuit 1020 de cryptage.

Suivant un autre mode de réalisation, le circuit 1020 de cryptage ne reçoit pas à son tour de signal de commande.

Les circuits à transistor et/ou les circuits logiques décrits dans les io modes de réalisation ci-dessus sont donnés à titre d'exemple et peuvent être mis en oeuvre d'une façon différente tout en conservant leurs fonctions. Ceci s'applique en particulier aux cas où les circuits suivant l'invention sont réalisés en des composants qui présentent des structures normalisées, tels que des portes OU exclusif, qui sont déjà prêtes.

Suivant les circonstances, les circuits suivant l'invention ainsi que la cellule logique suivant l'invention peuvent être mis en oeuvre en matériel ou en logiciel. On peut effectuer la mise en oeuvre sur un support de mémorisation numérique, en particulier un disque ou un CD, avec des signaux de commande pouvant être lus par voie électronique qui peuvent coopérer avec un système informatique programmable, tel que le procédé correspondant soit effectué. D'une manière générale, l'invention consiste aussi en un produit de programme informatique ayant un code de programme mémorisé sur un support pouvant être lu par une machine pour effectuer le procédé suivant l'invention lorsque le produit de programme d'ordinateur passe sur un ordinateur. En d'autres termes, on peut ainsi réaliser l'invention sous la forme d'un programme d'ordinateur ayant un code de programme pour effectuer le procédé lorsque le programme informatique passe sur un ordinateur.

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Claims (17)

REVENDICATIONS

1. Circuit (100, 200) de décryptage, caractérisé en ce qu'il comprend: des moyens (102, 202) de réception d'un signal (di) crypté de 5 données sur une ligne (D) d'entrée de données; des moyens (104, 204) de production d'un signal (de) décrypté de données à partir du signal crypté de données et d'une clé (k), et de production d'un signal (dqe) complémentaire décrypté de données; et des moyens pour faire sortir le signal décrypté de données sur une lo première ligne (B) de données et le signal complémentaire décrypté de données sur une deuxième ligne (BQ) de données.

2. Circuit de décryptage suivant la revendication 1, caractérisé en ce qu'il comprend, en outre, des moyens (108) d'insertion d'un signal d'horloge d'initialisation pour insérer un état respectif d'initialisation sur la première ligne (B) de données et sur la deuxième ligne (BQ) de données entre des états respectifs de signal de données du signal décrypté de données et du signal complémentaire décrypté de données.

3. Circuit de décryptage suivant la revendication 1 ou 2, caractérisé en ce que les moyens (102, 202) de réception comprennent une interface logique à rail unique pour recevoir le signal (di) crypté de données et une interface logique à rail double reliée à la première ligne (B) de données et à la deuxième ligne (BQ) de données.

4. Circuit de décryptage suivant l'une quelconque des revendications 1 à 3, caractérisé en ce que la clé (k) est un courant sériel de bits aléatoires et les moyens (104, 204) de production d'un signal décrypté de données sont des moyens de décryptage de façon sérielle du signal (di) crypté de données.

5. Circuit de décryptage suivant l'une quelconque des revendications 1 à 4, caractérisé en ce que les moyens (204) de production 30 d'un signal décrypté de données sont un circuit OU exclusif.

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6. Circuit de décryptage suivant l'une quelconque des revendications 1 à 5, caractérisé en ce que les moyens (204) de production d'un signal décrypté de données comprennent une ligne (A) de clé pour recevoir la clé.

s

7. Circuit de décryptage suivant l'une quelconque des revendications 1 à 6, caractérisé en ce qu'il comprend, en outre, des moyens (209) pour commander, de façon configurée, en réponse à un signal de commande (remise à l'état initial, horloge) ; pour envoyer en sortie un signal (ENN) de réception de commande lo pour commander un reçu du signal (di) crypté de données aux moyens (202) de réception; pour envoyer en sortie un signal (PrcQ) de commande de précharge pour insérer un état d'initialisation entre des états respectifs de signal de données dans le signal (de) décrypté de données et dans le signal (dqe) complémentaire décrypté de données aux moyens (204) de production d'un signal décrypté de données; et pour envoyer en sortie un signal (Load) de commande de décryptage pour commander un décryptage du signal crypté de données aux moyens (204) de production d'un signal décrypté de données; et pour envoyer en sortie un signal (Lock) de commande de sortie pour commander une sortie d'un signal (do) de sortie et d'un signal (dqo) complémentaire de sortie aux moyens (206) pour faire sortir le signal décrypté de données.

8. Circuit (820) de cryptage, caractérisé en ce qu'il comprend: des moyens (822) de réception d'un signal (Io) logique sur une première ligne (L) logique et d'un signal (Ioq) complémentaire logique sur une deuxième ligne (LQ) logique; des moyens (824) de production d'un signal logique crypté à partir du signal logique et/ou à partir du signal complémentaire logique et à partir 30 d'une clé ; et des moyens (826) pour faire sortir le signal (dc) crypté logique sur une ligne (Dl) de sortie de données.

9. Circuit de cryptage suivant la revendication 8, caractérisé en ce qu'il est, en outre, configuré pour éliminer un état respectif d'initialisation sur la 35 première ligne (L) logique et sur la deuxième ligne (LQ) logique entre des états respectifs de signal logique du signal (Io) logique et du signal (loq) complémentaire logique.

10. Cellule logique, caractérisée en ce qu'elle comprend: un circuit de décryptage, tel que revendiqué à la revendication1; un circuit de cryptage, tel que revendiqué à la revendication 8; des moyens (1140, 1240, 1242) pour effectuer une spécification de liaison qui sont connectés au circuit (100, 200) de décryptage par l'intermédiaire de la première ligne (B) de données et de la deuxième ligne (BQ) de données et qui sont connectés au circuit (820, 1020) de io cryptage par l'intermédiaire de la première ligne (L) de signal logique et de la deuxième ligne (LQ) de signal logique; les moyens (1140, 1240, 1242) pour effectuer une spécification de liaison étant configurés pour produire le signal (Io) logique et le signal (loq) logique complémentaire en fonction de la spécification de liaison à partir du signal (do) décrypté de données et du signal (doq) complémentaire décrypté de données.

11. Cellule logique suivant la revendication 10, caractérisée en ce que la cellule logique est configurée pour recevoir un signal (ct1_i) de commande.

12. Cellule logique suivant la revendication 10 ou 11, caractérisée en ce que les moyens pour effectuer une spécification de liaison sont une mémoire fixe et la spécification de liaison est une cartographie de substitution.

13. Cellule logique suivant la revendication 12, caractérisée en ce que la mémoire fixe comprend une boîte $ d'un algorithme cryptographique.

14. Cellule logique suivant l'une quelconque des revendications 10 à 13, caractérisée en ce que c'est une cellule standard semi sur mesure d'un circuit intégré.

15. Cellule logique suivant l'une quelconque des revendications 10 à 14, caractérisée en ce que la cellule logique est mise en oeuvre dans une 30 technologie de transistor.

16. Procédé pour effectuer une opération logique à rail double dans un environnement logique à rail unique, caractérisé en ce qu'il comprend les stades suivants: a) on reçoit un signal (di) crypté de données; b) on produit et on fait sortir un signal (do) décrypté de données et un signal (doq) complémentaire décrypté de données à partir du signal (di) crypté de données et d'une clé ; c) on produit un signal (Io) logique et un signal (loq) complémentaire logique en fonction d'une spécification de liaison à partir du signal décrypté de données et du signal complémentaire décrypté de données; d) on produit un signal (dc) crypté logique à partir du signal logique et de la clé ; lo e) on fait sortir le signal crypté logique.

17. Programme d'ordinateur ayant un code programme pour effectuer le procédé suivant la revendication 16 lorsque le programme d'ordinateur passe sur un ordinateur.