WO2010134329A1 - プロセッサ - Google Patents

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WO2010134329A1
WO2010134329A1 PCT/JP2010/003354 JP2010003354W WO2010134329A1 WO 2010134329 A1 WO2010134329 A1 WO 2010134329A1 JP 2010003354 W JP2010003354 W JP 2010003354W WO 2010134329 A1 WO2010134329 A1 WO 2010134329A1
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WO
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instruction
instructions
stream
processor
unit
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PCT/JP2010/003354
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Inventor
森下広之
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パナソニック株式会社
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Priority to JP2011514332A priority patent/JP5330507B2/ja
Priority to EP10777567.8A priority patent/EP2434392B1/en
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
    • G06F9/3851—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution from multiple instruction streams, e.g. multistreaming
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3885—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units
    • G06F9/3889—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units controlled by multiple instructions, e.g. MIMD, decoupled access or execute

Definitions

  • the present invention relates to a technology that achieves both performance guarantee for one instruction stream and high responsiveness to another instruction stream in a processor that executes a plurality of instruction streams in parallel.
  • Non-Patent Document 1 In recent years, in order to improve the processing efficiency of media processing that compresses and decompresses digitized video data, audio data, etc., in Non-Patent Document 1, by executing a plurality of programs simultaneously, the computation efficiency is improved. An improved multithreaded processor is disclosed.
  • Patent Document 1 As a technique using a multi-thread processor.
  • Japanese Patent Application Laid-Open No. 2004-151561 discloses a technique for setting a processing priority for each of a plurality of instruction streams (threads) and preferentially processing an instruction stream having a high priority. With this technique, it is possible to dynamically realize the processing performance required for each instruction stream and improve the overall processing efficiency.
  • the instruction stream to be processed requires processing to be completed by a predetermined time, such as image processing, that is, performance assurance is required, or processing in response to an instruction from the user.
  • a predetermined time such as image processing, that is, performance assurance is required, or processing in response to an instruction from the user.
  • There are things to do things that do not need to be completed by a predetermined time).
  • the instruction stream that requires performance guarantee is preferentially executed, and the instruction stream that does not require performance guarantee is not executed.
  • the instruction stream that requires performance guarantee ends even if there is an instruction from the user. Until then, the processing related to the instruction is not performed. For this reason, the user feels that the response to the instruction given by the user is slow and feels uncomfortable.
  • the priority of the instruction stream to which the instruction belongs may be set higher than other instruction streams (instruction streams requiring performance guarantee). However, if it does so, it cannot be guaranteed that the processing will be completed at a predetermined time for an instruction stream for which performance guarantee is required.
  • an object of the present invention is to provide a processor, an information processing system, and a method that can achieve both performance guarantee for one instruction stream and high responsiveness to another instruction stream.
  • the present invention provides a processor having L (L is an integer of 2 or more) arithmetic units, each of M (M is an integer of 2 or more) instruction streams.
  • M ⁇ Z instruction storage areas for storing Z instructions (Z satisfies an integer of 2 or more and M ⁇ Z is L or more) that are input separately and constitute each instruction stream Including an instruction buffer, order information holding means for holding order information, which is information obtained by ordering the M ⁇ Z instruction storage areas in the instruction buffer, and the M ⁇ Z instructions in the instruction buffer
  • Extraction means for extracting instructions stored in the storage area, and an order according to the order information from all instructions stored in the M ⁇ Z instruction storage areas in an executable state And let the extraction means extract the L instructions and extract the extracted life And a control means for inputting to another arithmetic unit for each instruction.
  • the processor is in an executable state based on the order information in which the M ⁇ Z instruction storage areas are ordered, and all the instructions stored in the M ⁇ Z instruction storage areas Since L instructions are extracted from among them, one instruction stream instruction and another instruction stream instruction can be extracted simultaneously. Therefore, for example, if one instruction stream is an instruction stream for which performance guarantee is required, and the other instruction stream is an instruction stream for which performance guarantee is not required, the instructions of other instruction streams are Since there is no need to wait until the instruction stream is completed, it is possible to achieve both performance guarantee for one instruction stream and high responsiveness to another instruction stream.
  • FIG. 2 is a diagram illustrating a configuration of a processor 10.
  • FIG. FIG. 3 is a diagram illustrating the configuration of each of instruction buffers 103 to 105 and an issued instruction determination unit 106. It is a figure which shows the change of the content held in the instruction buffer before and after issuing an instruction.
  • 4 is a diagram illustrating an example of a data structure of a priority information table 300.
  • FIG. 4 is a flowchart illustrating an operation of a process for determining an instruction to be issued in the first embodiment. It is a figure which shows the operation
  • FIG. 3 is a diagram illustrating a configuration of each instruction buffer 603 to 605 and an issued instruction determination unit 606.
  • (A) shows an example of the data structure of the priority information table 800 before update
  • (b) shows an example of the data structure of the priority information table 800a after update.
  • 12 is a flowchart illustrating an operation of a process for determining an instruction to be issued in the second embodiment.
  • 12 is a flowchart illustrating an operation of updating a priority information table 800 in the second embodiment. It is a figure which shows the operation
  • FIG. 3 is a diagram showing the configuration of each of instruction buffers 1103 to 1105 and an issued instruction determination unit 1106.
  • (A) shows an example of the data structure of the priority information table 1300 before update
  • (b) shows an example of the data structure of the priority information table 1300a after update.
  • 14 is a flowchart illustrating an operation of a process for determining an instruction to be issued in the third embodiment.
  • 12 is a flowchart showing an operation of a first update process for updating the priority information table 1300.
  • 12 is a flowchart showing an operation of a second update process for updating the priority information table 1300.
  • FIG. 16 is a diagram illustrating an operation image of assignment (issue) of each instruction when parallel processing using a first instruction stream and a second instruction stream is performed in the third embodiment.
  • 1 is a diagram illustrating an example of a configuration of a video processing system 1600.
  • FIG. 1 is a block diagram showing a configuration of the processor 10 according to the first embodiment of the present invention.
  • the processor 10 is a processor that executes N (N is an integer of 2 or more) instruction streams (N threads) simultaneously and independently, and includes an instruction memory 101, an instruction group determination unit 102, and N instructions.
  • Buffer (first instruction buffer 103, second instruction buffer 104,..., Nth instruction buffer 105), issued instruction determining unit 106, priority determining unit 107, and N register files (first register file) 108, the second register file 109,..., The Nth register file 110), an arithmetic unit group 111, and a write back bus 112.
  • each instruction buffer and register file are in one-to-one correspondence and constitute N logical processors.
  • processor 10 can execute four instructions simultaneously.
  • Instruction memory 101 is a memory that holds instructions executed in the processor 10, and holds N independently executed instruction streams (threads).
  • Instruction group determination unit 102 reads instructions belonging to each instruction stream from the instruction memory 101, decodes them, and writes them in the instruction buffer to which the instructions are assigned.
  • the first instruction buffer 103 to the Nth instruction buffer 105 receives and holds instructions belonging to the i-th instruction stream (hereinafter referred to as i-th instruction stream).
  • the first instruction buffer 103 includes a first instruction holding unit 201 and a first instruction flow scheduler 202 as shown in FIG.
  • the first instruction holding unit 201 has first to fourth storage areas 201a to 201d which are areas for holding four instructions. Each instruction is sequentially stored in the first to fourth storage areas 201a, 201b, 201c, and 201d based on the execution order. For example, as shown in FIG. 3, when the instruction a1 held in the first storage area 201a is executed (issued), it was held in the second to fourth storage areas 201b, 201c, and 201d. The instructions a2 to a4 are shifted one by one, and the new instruction a5 is stored in the free fourth storage area 201d.
  • the first instruction flow scheduler 202 has a flag associated with each of the four first to fourth storage areas 201a to 201d included in the first instruction holding unit 201.
  • the flag indicates whether or not an instruction stored in the associated storage area can be issued.
  • an external for example, the instruction group determination unit 102 detects an instruction that can be issued in a machine cycle based on the flow dependency of each instruction, and sets a value indicating that the instruction can be issued to the issueable instruction. Set to flag.
  • the second instruction buffer 104 also includes a second instruction holding unit 203 and a second instruction flow scheduler 204, and the Nth instruction buffer 105 also includes an Nth instruction holding unit 205 and an Nth instruction flow scheduler. 206. Since these components are the same as those in the first instruction buffer 103, description thereof is omitted here.
  • Priority determination unit 107 holds a priority information table 300 that is used when the issued instruction determination unit 106 determines an instruction to be issued.
  • the priority information table 300 includes a priority 301, an instruction stream 302, and an instruction number 303.
  • the total of 4 ⁇ N table elements included in each of the N instruction buffers are included. Have.
  • the priority 301 is a value indicating the reading order for a total of 4 ⁇ N storage areas of each of the N instruction buffers.
  • the instruction stream 302 is a value for identifying the instruction stream.
  • the value i (i is an integer of 1 to N) indicates the i-th instruction stream.
  • the instruction number 303 is a value for identifying a storage area in the i-th instruction holding unit in which the i-th instruction stream instruction indicated by the instruction stream 302 is held.
  • the value n (n is an integer of 1 to 4) indicates the nth storage area.
  • the instruction having the first priority is indicated in the table element 304, and here is the instruction stored in the first storage area 201a of the first instruction stream.
  • the instruction having the second priority is indicated in the table element 305, and here is an instruction stored in the first storage area 203a of the second instruction stream.
  • the instruction having the third priority is indicated in the table element 306, and here is an instruction stored in the second storage area 201b of the second instruction stream.
  • the instruction having the fourth priority is indicated in the table element 307, and here is an instruction stored in the third storage area 201c of the second instruction stream.
  • the instruction having the fifth priority is shown in the table element 308, and here is an instruction stored in the second storage area 201b of the first instruction stream.
  • the setting method is, for example, when the first instruction stream is an instruction stream for which a certain performance guarantee is required, and the processing should be completed within a predetermined time (for example, within time t),
  • a priority is assigned so that a minimum number of instructions for completion of processing at time t can be issued at each instruction issuance timing (machine cycle).
  • machine cycle the first instruction stream issues one instruction for each machine cycle, and the processing is completed within a predetermined time.
  • the highest priority among the top four priorities is set to 1 so that instructions in the first instruction stream can always be preferentially issued.
  • one instruction of the first instruction stream is always issued every machine cycle.
  • Issuing instruction determination unit 106 determines an instruction to be issued from the first instruction buffer 103 to the Nth instruction buffer 105 every machine cycle.
  • the issued instruction determination unit 106 is in an executable state based on the first instruction stream scheduler 202 to the Nth instruction stream scheduler 206 and the priority information table 300, and all the instructions stored in each storage area are stored. Of these, four instructions are selected according to the order shown in the priority information table 300, and each of the selected instructions is output to an individual computing unit.
  • FIG. 2 the hardware configuration of the issued instruction determination unit 106 is shown.
  • the issued instruction determination unit 106 includes a first instruction determination unit 211 to a fourth instruction determination unit 214, an instruction selection unit 215, and a first instruction extraction unit 221 to a fourth instruction extraction unit 224.
  • Instruction selection unit 215 Based on the first instruction stream scheduler 202 to the Nth instruction stream scheduler 206 and the priority information table 300, the instruction selection unit 215 is in an executable state and out of all the instructions stored in each storage area. In accordance with the order shown in the priority information table 300, four instructions to be selected are specified. Specifically, signals indicating the number of instructions that can be issued in each instruction buffer from each of the first instruction buffer 103 to the Nth instruction buffer 105, that is, signals 241 to 243 indicating the number of instructions in an executable state are received. In accordance with the order shown in the priority information table 300, four instructions to be selected are specified.
  • the instruction selection unit 215 outputs issued instruction selection signals 251 to 254 indicating instructions to be acquired by the instruction determination unit to the fourth instruction determination unit 214 from the first instruction determination unit 211.
  • the issued instruction selection signal includes information indicating an instruction to be extracted, for example, an instruction buffer holding the instruction to be extracted and information indicating its storage area.
  • the first instruction extraction unit 221 to the fourth instruction extraction unit 224 The nth instruction extraction unit (n is an integer of 1 to 4) is for extracting instructions held in the nth storage area of each of the Nth instruction buffer 105 from the first instruction buffer 103.
  • instruction extraction from the first instruction buffer 103 will be described as a specific example.
  • the first instruction extraction unit 221 is connected to the connection line 231
  • the second instruction extraction unit 222 is connected to the connection line 232
  • the third instruction extraction unit 223 is connected to the connection line 233
  • the fourth instruction extraction unit 224 is connected to the connection line 234.
  • the connection line 231 is the first storage area 201a
  • the connection line 232 is the second storage area 201b
  • the connection line 233 is the third storage area 201c
  • the connection line 234 is the fourth storage area 201d.
  • the first instruction extraction unit 221 reads out the instruction held in the first storage area via the connection line 231 and outputs the instruction to the instruction determination unit instructed to extract.
  • each of the second instruction extraction unit 222 to the fourth instruction extraction unit 224 reads an instruction held in the corresponding storage area via a connection line connected to the storage area where the instruction is held. , And output to the instruction determination unit instructed to extract.
  • the first instruction determination unit 211 to the fourth instruction determination unit 214 Each of the first instruction determination unit 211 to the fourth instruction determination unit 214 is associated with the arithmetic units included in the arithmetic unit group 111 on a one-to-one basis.
  • the n-th instruction determining unit (n is an integer of 1 to 4) specifies which instruction buffer the instruction is acquired from, based on the issued instruction selection signal received from the instruction selecting unit 215, and
  • the m-th instruction extraction unit (m is an integer of 1 to 4) controls to extract the instruction to be extracted.
  • the nth instruction determination unit acquires the instruction extracted by the mth instruction extraction unit
  • the nth instruction determination unit outputs the acquired instruction to the associated computing unit.
  • the first register file 108 to the Nth register file 110 The i-th register file (i is an integer of 1 to N) is a register group that holds data to be read and written by executing the instruction stream held in the i-th instruction buffer.
  • the computing unit group 111 includes a plurality of computing units including adders and multipliers.
  • the computing unit group 111 includes four computing units (calculators 111a to 111d).
  • the computing unit 111a is a first instruction determining unit 211
  • the computing unit 111b is a second instruction determining unit 212
  • the computing unit 111c is a third instruction determining unit 213
  • the computing unit 111d is a fourth instruction determining unit 214. Assume that they are associated with each other.
  • the instruction processed by the arithmetic unit includes information for identifying the instruction flow to which the instruction belongs, and outputs the operation result to the corresponding register file based on the information.
  • the write back bus 112 is a bus for writing back the output from the arithmetic unit group 111 to the first register file 108 to the Nth register file 110.
  • the variable i is a counter that counts the number of instructions issued in the machine cycle.
  • the variable j indicates a pointer for reading information from the priority information table 300 of FIG.
  • the variable k indicates the maximum number of instructions that can be issued in a machine cycle, and is 4 in this embodiment.
  • the instruction selection unit 215 determines whether or not the value of the variable i is equal to or less than the variable k, that is, whether or not the number of instructions to be issued is equal to or less than the maximum value (step S10).
  • the instruction selecting unit 215 When determining that the value of the variable i is equal to or less than the variable k (“Yes” in step S10), the instruction selecting unit 215 reads the jth entry of the priority information table 300 and determines whether or not the reading is successful. Is determined (step S15).
  • step S15 If it is determined that the reading of the j-th entry has succeeded (“Yes” in step S15), the instruction selection unit 215 determines whether or not the instruction in the instruction stream indicated by the acquired j-th entry can be issued. (Step S20).
  • step S20 If it is determined that it cannot be issued (“No” in step S20), a value 1 is added to the variable j (step S25), and the process returns to step S15.
  • the instruction selection unit 215 When it is determined that it can be issued (“Yes” in step S20), the instruction selection unit 215 outputs an issue instruction selection signal to the i-th instruction determination unit.
  • the i-th instruction determination unit that has received the issued instruction selection signal causes the instruction extraction unit corresponding to the storage area in which the instruction to be issued is held to extract the instruction, and corresponds to the instruction extracted by the instruction extraction unit. The result is output to the calculator (step S30).
  • step S35 the process returns to step S10.
  • step S10 when it is determined that the value of the variable i is not less than or equal to the variable k (“No” in step S10), and when reading of the jth entry has failed, that is, it is determined that there is no entry at the position indicated by the pointer (step The process ends ("No" in S15).
  • FIG. 6 is an operation image of assignment (issuance) of each instruction when parallel processing using the first instruction stream and the second instruction stream is performed in the first embodiment.
  • the vertical axis indicates time
  • the horizontal axis indicates the degree of parallelism of instructions.
  • Block 501 shows the state of instruction execution of the first instruction stream and shows that one instruction is always issued with the highest priority.
  • Block 502 shows the state of instruction execution in the second instruction stream and indicates that three instructions are being executed using a parallelism not used in the first instruction stream.
  • the first instruction stream is an instruction stream for which a certain performance guarantee is required, and the performance can be satisfied by always issuing one instruction within a predetermined time (for example, within time t).
  • the responsiveness of other instruction streams can be kept high while satisfying the performance guarantee condition.
  • FIG. 7 is a block diagram showing a configuration of the processor 10a according to the second embodiment.
  • the processor 10a is a processor that executes N (N is an integer of 2 or more) instruction streams (N threads) simultaneously and independently, and includes an instruction memory 601, an instruction group determination unit 602, and N instructions.
  • a buffer (first instruction buffer 603, second instruction buffer 604,..., Nth instruction buffer 605), an issue instruction determination unit 606, a priority determination unit 607, and N register files (first register file 608, 2nd register file 609,..., Nth register file 610), an arithmetic unit group 611, a write-back bus 612, and a priority update unit 613.
  • each instruction buffer and register file are in one-to-one correspondence and constitute N logical processors.
  • processor 10a can execute four instructions at the same time as the processor 10 shown in the first embodiment.
  • Instruction memory 601 Similar to the instruction memory 101 shown in the first embodiment, the instruction memory 601 is a memory that holds instructions executed in the processor 10a, and holds N instruction streams (threads) that are executed independently. ing.
  • Instruction group determination unit 602 Since the instruction group determination unit 602 is the same as the instruction group determination unit 102 shown in the first embodiment, the description thereof is omitted here.
  • the first instruction buffer 603 to the Nth instruction buffer 605 receives and holds instructions belonging to the i-th instruction stream (hereinafter referred to as i-th instruction stream).
  • the first instruction buffer 603 includes a first instruction holding unit 701 and a first instruction flow scheduler 702 as shown in FIG. Note that each of the first instruction holding unit 701 and the first instruction flow scheduler 702 is the same as each of the first instruction holding unit 201 and the first instruction flow scheduler 202 shown in the first embodiment. Description of is omitted.
  • the second instruction buffer 604 also includes a second instruction holding unit 703 and a second instruction flow scheduler 704, and the Nth instruction buffer 605 also includes an Nth instruction holding unit 705 and an Nth instruction flow scheduler. 706. Since these components are also the same as those in the first embodiment, description thereof is omitted here.
  • Priority determination unit 607 holds a priority information table 800 that is used when the issued instruction determination unit 606 determines an instruction to be issued.
  • the priority information table 800 includes a priority 801, an instruction stream 802, and an instruction number 803. Have. Since each of the priority 801, the instruction stream 802, and the instruction number 803 is the same as the priority 301, the instruction stream 302, and the instruction number 303, description thereof is omitted here.
  • the priority information table 800 it is assumed that the priority (issue priority order) of each command is set by the setting method shown in the first embodiment as an initial state.
  • Priority update unit 613 updates the priority information table 800 held by the priority determination unit 607 under certain conditions.
  • the priority update unit 613 updates the priority information table 800 that stores the priority information held by the priority determination unit 607 in accordance with an instruction from the software.
  • each entry (priority information) in the priority information table 800 held in the priority determination unit 607 is mapped to a memory address or a control register, so that the priority update unit 613 receives an instruction from the software.
  • the priority information table 800 is updated based on the received instruction.
  • the priority update unit 613 receives a write address and write data of a memory access instruction or a control register access instruction of a multithread processor, and if the write address indicates one of the entries of the priority information table 800, Write data to the entry.
  • the write data is updated priority information to be written to the entry.
  • the software instruction is executed by a program written in advance so as to be executed after a predetermined instruction is issued (executed on the program), for example.
  • the update result when the priority information table 800 is updated is shown in FIG. 9B as the priority information table 800a.
  • the priority update unit 613 is updated by setting the priority of the priority information 808, which is the priority 5 in the priority information table 800 before the update, to 2 according to the instruction of the software.
  • the priority information 808 before the update is updated to the priority information 810 having the priority 2 after the update, and each of the priority information 805 to 807 before the update has one priority rank. It corresponds to the updated priority information 811 to 813, respectively.
  • Issued instruction determination unit 606 The issued instruction determination unit 606 determines an instruction to be issued from the first instruction buffer 103 to the Nth instruction buffer 105 every machine cycle.
  • the issued instruction determination unit 606 is in an executable state based on the first instruction stream scheduler 202 to the Nth instruction stream scheduler 206 and the priority information table 800 and stores all instructions stored in each storage area. Of these, four instructions are selected according to the order shown in the priority information table 800, and each of the selected instructions is output to an individual computing unit.
  • the issued instruction determination unit 606 includes a first instruction determination unit 711 to a fourth instruction determination unit 714, an instruction selection unit 715, and a first instruction extraction unit 721 to a fourth instruction extraction unit 724.
  • the instruction selection unit 715 is the same as the instruction selection unit 215 shown in the first embodiment. Specifically, a signal indicating the number of instructions that can be issued in each instruction buffer from each of the first instruction buffer 603 to the Nth instruction buffer 605, that is, signals 741 to 743 indicating the number of instructions in an executable state is received. In accordance with the order shown in the priority information table 800, four instructions to be selected are specified.
  • the instruction selection unit 715 outputs issued instruction selection signals 751 to 754 indicating instructions to be acquired by the instruction determination unit to each of the first instruction determination unit 711 and the fourth instruction determination unit 714.
  • the issued instruction selection signal includes information indicating an instruction to be extracted, for example, an instruction buffer holding the instruction to be extracted and information indicating its storage area.
  • the first instruction determination unit 711 to the fourth instruction determination unit 714 Each of the first instruction determination unit 211 to the fourth instruction determination unit 214 has a one-to-one correspondence with the arithmetic units included in the arithmetic unit group 611, and the function thereof is the first instruction shown in the first embodiment. Since it is the same as each of the determination part 211 to the 4th instruction determination part 214, description here is abbreviate
  • the computing unit group 611 includes a plurality of computing units including adders and multipliers.
  • the computing unit group 611 includes four computing units (calculators 611a to 611d).
  • the computing unit 611a is a first instruction determining unit 711
  • the computing unit 611b is a second instruction determining unit 712
  • the computing unit 611c is a third instruction determining unit 713
  • the computing unit 611d is a fourth instruction determining unit 714, Assume that they are associated with each other.
  • the instruction processed by the arithmetic unit includes information for identifying the instruction flow to which the instruction belongs, and outputs the operation result to the corresponding register file based on the information.
  • the write back bus 612 is a bus for writing back the output from the computing unit group 611 to the first register file 608 to the Nth register file 610.
  • the variable i is a counter that counts the number of instructions issued in the machine cycle.
  • a variable j indicates a pointer for reading information from the priority information table 800.
  • the variable k indicates the maximum number of instructions that can be issued in a machine cycle, and is 4 in this embodiment.
  • the instruction selection unit 715 determines whether or not the value of the variable i is equal to or less than the variable k, that is, whether or not the number of instructions to be issued is equal to or less than the maximum value (step S105).
  • the instruction selecting unit 715 When determining that the value of the variable i is equal to or less than the variable k (“Yes” in step S105), the instruction selecting unit 715 reads the jth entry in the priority information table 800 and determines whether or not the reading is successful. Is determined (step S110).
  • step S110 If it is determined that the reading of the j-th entry has succeeded (“Yes” in step S110), the instruction selection unit 715 determines whether or not the instruction in the instruction stream indicated by the acquired j-th entry can be issued. (Step S115).
  • step S115 If it is determined that it cannot be issued (“No” in step S115), a value 1 is added to the variable j (step S120), and the process returns to step S110.
  • the instruction selection unit 715 If it is determined that it can be issued (“Yes” in step S115), the instruction selection unit 715 outputs an issue instruction selection signal to the i-th instruction determination unit.
  • the i-th instruction determination unit that has received the issued instruction selection signal causes the instruction extraction unit corresponding to the storage area in which the instruction to be issued is held to extract the instruction, and corresponds to the instruction extracted by the instruction extraction unit. The result is output to the calculator (step S125).
  • step S130 the value 1 is added to the variable i and the value 1 is added to the variable j (step S130), and the process returns to step S105.
  • step S105 when it is determined that the value of the variable i is not less than or equal to the variable k (“No” in step S105), and when reading of the jth entry has failed, that is, it is determined that there is no entry at the position indicated by the pointer (step The process ends ("No" in S110).
  • the priority update unit 613 determines whether or not an instruction for updating (a memory access instruction or a control register access instruction indicating one of the entries in the priority information table 800) has been received from the software (step S200).
  • the priority update unit 613 updates the priority information table 800 based on the received instruction (step S205).
  • step S200 After updating the priority information table 800 and when determining that an instruction relating to the update has not been received (“No” in step S200), the process returns to step S200 and enters a state of waiting for an instruction relating to the update. .
  • the instruction related to the update is issued after a predetermined command is issued (executed on the program).
  • FIG. 12 is an operation image of assignment (issuance) of each instruction when parallel processing using the first instruction stream and the second instruction stream is performed in the second embodiment. .
  • the vertical axis indicates time
  • the horizontal axis indicates the degree of parallelism of instructions.
  • Block 1001 shows the state of instruction execution of the first instruction stream. Until t / 2, one instruction is always issued with the highest priority according to the priority order of the priority information table 800 shown in FIG. 9A. ing.
  • the block 1002 shows a state of instruction execution of the second instruction stream, and indicates that the instruction is executed using a parallelism that is not used in the first instruction stream until t / 2.
  • the first instruction stream is an instruction stream for which a certain performance guarantee is required
  • the performance can be satisfied by giving the parallelism of one instruction
  • the responsiveness of other command streams can be kept high while satisfying the guarantee conditions.
  • FIG. 13 is a block diagram illustrating a configuration of the processor 10b according to the third embodiment.
  • the processor 10b is a processor that executes N (N is an integer of 2 or more) instruction streams (N threads) simultaneously and independently, and includes an instruction memory 1101, an instruction group determination unit 1102, and N instructions.
  • Buffer first instruction buffer 1103, second instruction buffer 1104,..., Nth instruction buffer 1105), issued instruction determination unit 1106, priority determination unit 1107, and N register files (first register file 1108, 2nd register file 1109,..., Nth register file 1110), computing unit group 1111, write back bus 1112, priority update unit 1113, and performance monitoring unit 1114.
  • each instruction buffer and register file are in one-to-one correspondence and constitute N logical processors.
  • processor 10b can execute four instructions at the same time as the processors 10 and 10a shown in the first and second embodiments.
  • Instruction memory 1101 Similar to the instruction memory 101 shown in the first embodiment, the instruction memory 1101 is a memory that holds instructions executed in the processor 10b, and holds N independently executed instruction streams (threads). ing.
  • Instruction group determination unit 1102 is the same as the instruction group determination unit 102 described in the first embodiment, and thus description thereof is omitted here.
  • the first instruction buffer 1103 to the Nth instruction buffer 1105 receives and holds instructions belonging to the i-th instruction stream (hereinafter referred to as i-th instruction stream).
  • the first instruction buffer 1103 includes a first instruction holding unit 1201 and a first instruction flow scheduler 1202, as shown in FIG. Note that each of the first instruction holding unit 1201 and the first instruction flow scheduler 1202 is the same as each of the first instruction holding unit 201 and the first instruction flow scheduler 202 shown in the first embodiment. Description of is omitted.
  • the second instruction buffer 1104 also includes a second instruction holding unit 1203 and a second instruction flow scheduler 1204.
  • the Nth instruction buffer 1205 also includes the Nth instruction holding unit 1205 and the Nth instruction flow scheduler. 1206. Since these components are also the same as those in the first embodiment, description thereof is omitted here.
  • the priority determination unit 1107 holds a priority information table 1300 that is used when the issued instruction determination unit 1106 determines an instruction to be issued.
  • the priority information table 1300 includes, for example, a priority 1301, an instruction stream 1302, and an instruction number 1303 as shown in FIG. 15A, and a total of 4 ⁇ N pieces of N instruction buffers respectively. Has a table element. Since each of the priority 1301, the instruction stream 1302, and the instruction number 1303 is the same as the priority 301, the instruction stream 302, and the instruction number 303, description thereof is omitted here.
  • the priority (issue priority order) of each instruction is set by the setting method described in the first embodiment as an initial state.
  • Performance monitoring unit 1114 The performance monitoring unit 1114 can down-count the N execution instruction number counter corresponding to the instruction stream that can count down the number of execution instructions of each of the N instruction streams and the machine cycle of the processor 10b. One cycle counter is provided.
  • the N execution instruction counters are down-counted by the number of executed instructions when the corresponding instruction stream instruction is executed on the processor 10b. Note that at the start of operation, an initial value is set for each of the N execution instruction counters.
  • the performance monitoring unit 1114 When any counter value of the N execution instruction counters becomes zero, the performance monitoring unit 1114 notifies the priority update unit 1113 that the counter value has become zero. At this time, information (hereinafter referred to as first notification information) notified to the priority update unit 1113 includes an identifier (instruction stream ID) indicating an instruction stream whose counter value is 0.
  • One cycle counter is counted down every time one machine cycle of the processor 10b elapses.
  • the performance monitoring unit 1114 initializes the cycle counter with the value of one initial value register storing the initial value. Further, the performance monitoring unit 1114 initializes the N number of executed instruction counters storing the initial value with the value of the initial value register.
  • the values of the initial value registers are used.
  • the values of these initial value registers are system configurations such as how many kinds of software need to be executed on the processor. Determined by the system designer and written by the system control software.
  • the performance monitoring unit 1114 When the counter value of the cycle counter reaches 0, the performance monitoring unit 1114 notifies the priority update unit 1113.
  • notification that the counter value of the cycle counter has become 0 is referred to as second notification information.
  • the performance monitoring unit 1114 when the performance monitoring unit 1114 notifies the priority update unit 1113 of the second notification information, the performance monitoring unit 1114 initializes the execution instruction number counter to an initial value.
  • Priority update unit 1113 updates the priority information table 800 held in the priority determination unit 607 under certain conditions.
  • the priority update unit 1113 When the priority update unit 1113 receives the first notification information, the priority update unit 1113 updates the priority of the entry in the priority information table. For example, when the counter value of any of the N execution instruction counters reaches 0, the priority update unit 1113 indicates that the counter value has reached 0 from the performance monitoring unit 1114 and includes a first instruction stream ID including the instruction stream ID. The notification information is received, and the priority information table 1300 is updated so that the priority of the instruction stream corresponding to the received instruction stream ID becomes the lowest.
  • the priority update unit 1113 updates the priority of the entry in the priority information table to the content of the initial state. For example, when the count value of the cycle counter reaches 0, the priority update unit 1113 receives the second notification information from the performance monitoring unit 1114, and the priority of entries in the table in which the priority information of all instruction streams is stored To the initial state.
  • the update result when the priority information table 1300 is updated is shown as a priority information table 1300a in FIG.
  • the priority update unit 1113 receives the first notification information from the performance monitoring unit 1114.
  • the instruction stream in which the value of the execution instruction counter is 0 is included. Is the first instruction stream.
  • the priority information table 1300 is updated by the priority update unit 1113 so that the priority of the first instruction stream becomes the lowest, that is, here, each instruction of the second instruction stream is preferentially issued. Is done.
  • the priority order of the priority information 1305 to 1307 of the second instruction stream shown in the priority information table 1300 is increased by one after the update, and the priority order as shown in the priority information table 1300a after the update, as shown in FIG. Is changed from priority information 1309 to 1311 with 1 to 3. Further, the priority order of each priority information 1304 of the first instruction stream becomes priority information 1312 that has been changed from 1 to 4 by the update.
  • Issue command determination unit 1106 The issued instruction determination unit 1106 determines an instruction to be issued from the first instruction buffer 1103 to the Nth instruction buffer 1105 for each machine cycle.
  • the issuance instruction determination unit 1106 is in an executable state based on the first instruction stream scheduler 1202 to the Nth instruction stream scheduler 1206 and the priority information table 1300 and stores all instructions stored in each storage area. Among these, four instructions are selected according to the order shown in the priority information table 1300, and each of the selected instructions is output to an individual computing unit.
  • FIG. 14 the hardware configuration of the issued instruction determination unit 1106 is shown.
  • the issued instruction determination unit 1106 includes a first instruction determination unit 1211 to a fourth instruction determination unit 1214, an instruction selection unit 1215, and a first instruction extraction unit 1221 to a fourth instruction extraction unit 1224.
  • the instruction selection unit 1215 is the same as the instruction selection unit 215 shown in the first embodiment. Specifically, a signal indicating the number of instructions that can be issued in each instruction buffer from each of the first instruction buffer 1103 to the Nth instruction buffer 1105, that is, signals 1241 to 1243 indicating the number of instructions in an executable state are received. In accordance with the order shown in the priority information table 1300, four instructions to be selected are specified.
  • the instruction selection unit 1215 outputs issued instruction selection signals 1251 to 1254 indicating instructions to be acquired by the instruction determination unit to the fourth instruction determination unit 1214 from the first instruction determination unit 1211.
  • the issued instruction selection signal includes information indicating an instruction to be extracted, for example, an instruction buffer holding the instruction to be extracted and information indicating its storage area.
  • the first instruction determination unit 1211 to the fourth instruction determination unit 1214 Each of the first instruction determination unit 1211 to the fourth instruction determination unit 1214 has a one-to-one correspondence with the arithmetic unit included in the arithmetic unit group 1111, and the function thereof is the first instruction shown in the first embodiment. Since it is the same as each of the determination part 211 to the 4th instruction determination part 214, description here is abbreviate
  • the computing unit group 1111 includes a plurality of computing units including adders and multipliers.
  • the arithmetic unit group 1111 includes four arithmetic units (calculators 1111a to 1111d).
  • the computing unit 1111a is a first instruction determining unit 1211
  • the computing unit 1111b is a second instruction determining unit 1212
  • the computing unit 1111c is a third instruction determining unit 1213
  • the computing unit 1111d is a fourth instruction determining unit 1214. Assume that they are associated with each other.
  • the instruction processed by the arithmetic unit includes information for identifying the instruction flow to which the instruction belongs, and outputs the operation result to the corresponding register file based on the information.
  • the write back bus 1112 is a bus for writing back the output from the arithmetic unit group 1111 to the first register file 1108 to the Nth register file 1110.
  • the variable i is a counter that counts the number of instructions issued in the machine cycle.
  • a variable j indicates a pointer for reading information from the priority information table 1300.
  • the variable k indicates the maximum number of instructions that can be issued in a machine cycle, and is 4 in this embodiment.
  • the instruction selection unit 1215 determines whether or not the value of the variable i is equal to or less than the variable k, that is, whether or not the number of instructions to be issued is equal to or less than the maximum value (step S305).
  • the instruction selecting unit 1215 When determining that the value of the variable i is equal to or less than the variable k (“Yes” in step S305), the instruction selecting unit 1215 reads the jth entry in the priority information table 1300 and determines whether or not the reading is successful. Is determined (step S310).
  • the instruction selection unit 1215 determines whether or not the instruction in the instruction stream indicated by the acquired j-th entry can be issued. (Step S315).
  • step S315 If it is determined that it cannot be issued (“No” in step S315), a value 1 is added to the variable j (step S320), and the process returns to step S310.
  • the instruction selection unit 1215 When it is determined that it can be issued (“Yes” in step S315), the instruction selection unit 1215 outputs an issue instruction selection signal to the i-th instruction determination unit.
  • the i-th instruction determination unit that has received the issued instruction selection signal causes the instruction extraction unit corresponding to the storage area in which the instruction to be issued is held to extract the instruction, and corresponds to the instruction extracted by the instruction extraction unit. The result is output to the computing unit (step S325).
  • step S330 the value 1 is added to the variable i and the value 1 is added to the variable j (step S330), and the process returns to step S305.
  • step S305 when it is determined that the value of the variable i is not less than or equal to the variable k (“No” in step S305), and when the reading of the jth entry has failed, that is, it is determined that there is no entry at the position indicated by the pointer (step The process ends (“No” in S310).
  • the performance monitoring unit 1114 initializes all N execution instruction counters at the start of processing (step S400).
  • the performance monitoring unit 1114 When the performance monitoring unit 1114 detects the execution of the instruction (step S405), the performance monitoring unit 1114 subtracts 1 from the value of the execution instruction counter corresponding to the instruction stream including the executed instruction (step S410).
  • step S415) It is determined whether or not the value of the subtracted execution instruction counter is 0 (step S415).
  • the performance monitoring unit 1114 If it is determined that it is 0 (“Yes” in step S415), the performance monitoring unit 1114 generates first notification information and notifies the priority update unit 1113 (step S420). At this time, the generated first notification information includes an instruction stream ID for identifying an instruction stream whose execution instruction counter value is 0.
  • the priority update unit 1113 Upon receiving the first notification information from the performance monitoring unit 1114, the priority update unit 1113 receives the priority information so that the priority of the instruction stream identified by the instruction stream ID included in the received first notification information is the lowest.
  • the table 1300 is updated (step S425).
  • step S4105 After updating the priority information table 1300 and when determining that the value of the subtracted execution instruction counter is not 0 (“No” in step S415), the process returns to step S405.
  • the performance monitoring unit 1114 initializes the cycle counter at the start of processing (step S500).
  • the performance monitoring unit 1114 determines whether or not the processing time has elapsed for one cycle (step S505).
  • step S505 If it is determined that one cycle has elapsed (“Yes” in step S505), the performance monitoring unit 1114 subtracts 1 from the value of the cycle counter (step S510).
  • step S525 It is determined whether or not the value of the subtracted execution instruction counter is 0 (step S515).
  • step S515 If it is determined that it is 0 (“Yes” in step S515), the performance monitoring unit 1114 generates second notification information and notifies the priority update unit 1113 (step S520).
  • the performance monitoring unit 1114 initializes the cycle counter (step S525) and initializes all the N executed instruction counters (step S530).
  • the priority update unit 1113 Upon receiving the second notification information from the performance monitoring unit 1114, the priority update unit 1113 updates the content of the priority information table to the content of the initial state (Step S535).
  • FIG. 19 is an operation image of assignment (issue) of each instruction when parallel processing using the first instruction stream and the second instruction stream is performed in the third embodiment. .
  • the vertical axis indicates time
  • the horizontal axis indicates the degree of parallelism of instructions.
  • the first instruction stream is issued at least one instruction at a time, so that the processing is completed within time t.
  • a block 1501 shows the state of instruction execution of the first instruction stream. Two instructions are always issued until t / 4, and then one instruction is issued until 3t / 4. It is shown that.
  • Block 1502 shows the state of instruction execution of the second instruction stream, and shows that two instructions are being executed until t / 4.
  • up to three instructions in the second instruction stream are preferentially allowed to be executed according to the priority order up to the top four. However, if preparation for issuance is not completed, execution is permitted to the next priority. For this reason, as shown in FIG. 19, when only two instructions in the second instruction stream are permitted to be executed, two instructions in the first instruction stream are executed.
  • the value of the execution instruction counter corresponding to the first instruction stream becomes zero. Because two instructions are issued from time 0 to t / 4, the execution instruction counter corresponding to the first instruction stream is subtracted from a total of two values, one by one. This is because the processing is completed by t / 4 minutes earlier than when the instruction is issued, that is, the value of the execution instruction counter becomes zero.
  • the priority information table 1300 is updated to, for example, the priority information table 1300a shown in FIG. 15B, and in the subsequent processing, instructions in the second instruction stream are always 4 It will be issued one by one.
  • the value of the cycle counter becomes 0, the values of the various counters are initialized, and the contents of the priority information table are updated to the contents of the initial state, that is, the priority information table 1300.
  • an instruction stream that has completed a certain process within a certain cycle can be set so as not to consume execution resources on the processor thereafter, and other instruction streams can obtain more opportunities for execution.
  • the video processing system 1600 is, for example, a video processing device that decodes a video signal and outputs it to a display device (television or the like).
  • the video processing system 1600 includes the processor 10 described in the first embodiment, and is based on processing for decoding a video signal received from the outside and an instruction from a user input device (remote controller) 1605. Process.
  • FIGS. 1 and 2 Since the configuration of the processor 10 is shown in FIGS. 1 and 2, a detailed configuration is omitted here. In the following description, it demonstrates using the component demonstrated in 1st Embodiment as needed.
  • Processor 10 is H.264.
  • bit stream analysis variable length encoded signal decoding processing, inverse quantization, inverse frequency conversion, motion compensation, deblock filter processing I do. These have to guarantee certain performance so as not to disturb the video. However, there is no need to allocate more performance.
  • processing corresponding to input from a user such as a remote controller is required to be responsive to perform processing as quickly as possible.
  • the first instruction stream shown in the first embodiment is a process for decoding a video signal (video decoding process), and the second instruction stream is a process instructed by the user input device 1605 (user input process).
  • the priority information table is composed of the priority, the instruction stream, and the instruction number, but is not limited thereto.
  • the command number in the priority information table may be omitted.
  • the corresponding instruction number can be specified by using the cumulative value of the number of occurrences of the value identifying the instruction stream appearing in the instruction stream item.
  • the number of instructions that can be issued to the computing unit group in a single machine cycle is four instructions, but the present invention is not limited to this.
  • the number of instructions that can be issued in a single machine cycle may be two or more, and is not limited to four.
  • the priority information table is updated by a software instruction, but the present invention is not limited to this.
  • the priority update unit 1113 updates the priority information table 1300 that stores the priority information held by the priority determination unit 1107 in accordance with an instruction from the hardware.
  • the priority update unit 1113 holds update priority information corresponding to entries in the priority information table 1300 held by the priority determination unit 1107.
  • the priority update unit 1113 receives an update signal from the hardware, and updates the corresponding entry in the priority information table 1300 based on the update priority information.
  • the hardware instruction is set in advance so that, for example, an instruction is issued when it is detected that a predetermined instruction has been issued (executed on a program).
  • the video processing system 1600 decodes the video signal.
  • the present invention is not limited to this.
  • the video processing system 1600 may encode a video signal.
  • the first instruction buffer holds an instruction related to the process of encoding the video signal
  • the second instruction buffer holds an instruction related to the user input process
  • the instruction held in each instruction buffer is stored. This can be realized by executing according to the priority shown in the priority information table.
  • the video processing system 1600 may be a device that performs video and audio media processing.
  • the processor 10 shown in the first embodiment is applied to the video processing system 1600.
  • the present invention is not limited to this.
  • Any one of the processor 10a shown in the second embodiment and the processor 10b shown in the third embodiment may be applied to the video processing system 1600.
  • the processors 10a and 10b shown in the second and third embodiments may be FPGA (Field Programmable Gate Array), and the priority information table may be updated by the function of the FPGA.
  • FPGA Field Programmable Gate Array
  • the number of storage areas in the instruction holding unit of each instruction buffer is the same as the number of arithmetic units, but is not limited thereto.
  • the number of storage areas in the instruction holding unit of each instruction buffer may be smaller than the number of arithmetic units. Alternatively, the number of storage areas may be larger than the number of computing units.
  • the issued instruction determination unit 106 acquires instructions for the number of arithmetic units according to the priority order from the number of all storage areas (M ⁇ Z).
  • the processing may be completed within a predetermined time by assuring the opportunity to issue one instruction per machine cycle for the first instruction stream.
  • the process may be completed within a predetermined time by guaranteeing the opportunity to issue one instruction for each machine cycle for the first instruction stream.
  • the process may be completed within a predetermined time by guaranteeing an opportunity to issue one instruction for each machine cycle for the first instruction stream.
  • the N execution instruction counters included in the performance monitoring unit 1114 are down-counted by the number of executed instructions. Even if no instruction is issued, the cycle in which the highest priority is assigned to the instruction in the corresponding instruction stream is down-counted. Note that at the start of the operation, it is assumed that an initial value is set for each of the N execution instruction counters, as in the third embodiment.
  • a program describing the procedure of the method described in each of the above embodiments and modifications is stored in a memory, and a CPU (Central Processing Unit) or the like reads the program from the memory, and the read program is
  • the above method may be realized by executing.
  • a program describing the procedure of the method described in each of the above embodiments and modifications may be stored in a recording medium and distributed.
  • each of M (M is an integer of 2 or more) instruction streams is input separately.
  • An instruction buffer including M ⁇ Z instruction storage areas for storing Z instructions (where Z is an integer of 2 or more and M ⁇ Z is L or more) constituting each instruction stream
  • order information holding means for holding order information, which is information obtained by ordering the M ⁇ Z instruction storage areas in the instruction buffer, and stored in the M ⁇ Z instruction storage areas of the instruction buffer
  • Extraction means for extracting the executed instructions and L instructions in an order according to the order information out of all the instructions in the executable state and stored in the M ⁇ Z instruction storage areas Is extracted by the extraction means, and another operation is performed for each extracted instruction.
  • a controlling means for inputting a.
  • the processor is in an executable state based on the order information obtained by ordering the M ⁇ Z instruction storage areas, and from among all the instructions stored in the M ⁇ Z instruction storage areas. Since L instructions are extracted, it is possible to simultaneously extract one instruction stream instruction and another instruction stream instruction. Therefore, for example, if one instruction stream is an instruction stream for which performance guarantee is required, and the other instruction stream is an instruction stream for which performance guarantee is not required, the instructions of other instruction streams are Since there is no need to wait until the instruction stream is completed, it is possible to achieve both performance guarantee for one instruction stream and high responsiveness to another instruction stream.
  • the instruction buffer has, for each of the M ⁇ Z instruction storage areas, a flag indicating whether or not an instruction stored in the instruction storage area can be executed,
  • the control means may specify all instructions in an executable state from the contents of each of the M ⁇ Z flags.
  • the processor manages, for each of the M ⁇ Z instruction storage areas, whether or not the instruction stored in the storage area is in an executable state. All instructions can be easily identified.
  • one of the M instruction streams is a performance guarantee instruction stream that should guarantee the completion of the processing within a predetermined time
  • the order information includes the process of the performance guarantee instruction stream. May be information in which an order of L or less is given to the minimum number of instructions for guaranteeing that the process is completed within the predetermined time.
  • the processor orders L or less for the minimum number of instructions for guaranteeing the completion of processing within the predetermined time. Therefore, the minimum number of instructions are always executed, and the processing failure that the processing is not completed within a predetermined time does not occur.
  • the performance guarantee instruction stream is for performing image decoding processing
  • the processor may be provided in an image processing system for performing image decoding processing.
  • the processor can achieve both image decoding processing that requires performance guarantee and high responsiveness to other instruction streams.
  • the performance guarantee instruction flow is for performing image encoding processing
  • the processor may be provided in an image processing system for performing image encoding processing.
  • the processor can achieve both image encoding processing that requires performance guarantee and high responsiveness to other instruction streams.
  • the processor further monitors the number of instructions output to one arithmetic unit in the instruction stream, and the number of instructions output in one instruction stream is When a predetermined value is exceeded, order information updating means for updating the order information may be provided so as to lower the order of the Z instruction storage areas storing the Z instructions constituting the instruction stream.
  • the processor when the number of instructions issued for one instruction stream reaches a predetermined number, changes the order of the Z instruction storage areas in which Z instructions constituting the one instruction stream are stored. Therefore, the issue of instructions is preferentially assigned to other instruction streams. Therefore, for example, when an instruction in one instruction stream is completed, it is not necessary to preferentially assign an instruction issue to the one instruction stream. The processing efficiency for other instruction streams can be increased.
  • the processor further monitors an instruction output to one arithmetic unit in the instruction stream, and a specific instruction is output in one instruction stream.
  • order information updating means for updating the order information so as to lower the order of the Z instruction storage areas storing the Z instructions constituting the instruction stream.
  • the processor when a specific instruction is issued for one instruction stream, the processor immediately follows the order of Z instruction storage areas in which Z instructions constituting the one instruction stream are stored. Therefore, issuance of instructions is preferentially assigned to other instruction streams. Thus, for example, when a specific instruction is executed for one instruction stream and it is not necessary to execute the instruction preferentially after that, the instruction issuance is preferentially assigned to the one instruction stream. By assigning instruction issuance to an instruction stream, the processing efficiency for other instruction streams can be increased.
  • the processor according to the present invention can be applied to an apparatus that requires performance guarantee for one instruction stream and high responsiveness to another instruction stream.

Abstract

　一の命令流に対する性能保証と、他の命令流に対する高い応答性とを両立することのできるプロセッサを提供することを目的とする。　Ｌ個（Ｌは２以上の整数）の演算器を有するプロセッサは、Ｍ個（Ｍは２以上の整数）の命令流各々が区別して入力され、各命令流を構成するＺ個（Ｚは２以上の整数であり、Ｍ×ＺはＬ以上であることを満たす）の命令を格納するためのＭ×Ｚ個の命令記憶領域を含む命令バッファと、前記命令バッファ内の前記Ｍ×Ｚ個の命令記憶領域に順序を付けた情報である順序情報を保持する順序情報保持手段と、前記命令バッファの前記Ｍ×Ｚ個の命令記憶領域に格納された命令を抽出するための抽出手段と、実行可能状態となっており前記Ｍ×Ｚ個の命令記憶領域に格納されている命令全てのうちから、前記順序情報に従った順序で、Ｌ個の命令を前記抽出手段に抽出させて、抽出された命令毎に別の演算器に入力する制御手段とを備える。

Description

プロセッサ
　本発明は、複数の命令流を並列に実行するプロセッサにおいて、一の命令流に対する性能保証と、他の命令流に対する高い応答性とを両立する技術に関する。
　近年、デジタル化された映像データや、音声データなどの圧縮、伸張等を行うメディア処理の処理効率を向上するために、非特許文献１において、複数のプログラムを同時に実行することにより、演算効率を向上させたマルチスレッドプロセッサが開示されている。
　また、マルチスレッドプロセッサを用いた技術として、特許文献１がある。特許文献１では、複数の命令流（スレッド）それぞれについて、処理の優先順位を設定し、優先順位の高い命令流を優先的に処理する技術が開示されている。この技術により、命令流単位に必要とされる処理性能を動的に実現し、かつ全体の処理効率を向上させることができる。
特開平１０－１２４３１６号公報
"A Multithreaded Processor Architecture with Simultaneous Instruction Issuing", In Proc. of ISS'91:International Symposium on Supercomputing, Fukuoka, Japan, pp.87-96, November 1991
　ところで、処理すべき命令流には、画像処理などのように所定の時間までに処理が終了していることが要求される、つまり性能保証が要求されるものや、ユーザーからの指示に対する処理を行うもの（所定の時間までに処理が終了する必要のないもの）がある。
　これらの命令流に対して、特許文献１に開示された技術を用いて、並列に処理を行おうとすると、性能保証が要求される命令流について、所定の時間までに処理の終了を保証するためには、他の命令流（性能保証が要求されない命令流）と比べて高い優先順位を設定する必要がある。
　そうすると、性能保証が要求される命令流が優先的に実行され、性能保証が要求されない命令流は実行されないので、例えば、ユーザーからの指示があっても性能保証が要求される命令流が終了するまでは、その指示に係る処理が行われない。そのため、ユーザーは、自身がした指示に対する応答が遅いと感じ、不快な思いをする。
　また、逆に、ユーザーの指示に対する応答を早くしようとするためには、当該命令が属する命令流の優先順位を他の命令流（性能保証が要求される命令流）よりも高くすることが考えられるが、そうすると、性能保証が要求される命令流について所定の時間に処理が終了することが保証できない。
　そこで、本発明は、上記の問題に鑑みて、一の命令流に対する性能保証と、他の命令流に対する高い応答性とを両立することのできるプロセッサ、情報処理システム及び方法を提供することを目的とする。
　上記にて示す目的を達成するために、本発明は、Ｌ個（Ｌは２以上の整数）の演算器を有するプロセッサであって、Ｍ個（Ｍは２以上の整数）の命令流各々が区別して入力され、各命令流を構成するＺ個（Ｚは２以上の整数であり、Ｍ×ＺはＬ以上であることを満たす）の命令を格納するためのＭ×Ｚ個の命令記憶領域を含む命令バッファと、前記命令バッファ内の前記Ｍ×Ｚ個の命令記憶領域に順序を付けた情報である順序情報を保持する順序情報保持手段と、前記命令バッファの前記Ｍ×Ｚ個の命令記憶領域に格納された命令を抽出するための抽出手段と、実行可能状態となっており前記Ｍ×Ｚ個の命令記憶領域に格納されている命令全てのうちから、前記順序情報に従った順序で、Ｌ個の命令を前記抽出手段に抽出させて、抽出された命令毎に別の演算器に入力する制御手段とを備えることを特徴とする。
　上記にて示す構成によると、プロセッサは、M×Ｚ個の命令記憶領域に順序を付けた順序情報に基づいて、実行可能状態でありM×Ｚ個の命令記憶領域に格納されている命令全てのうちからＬ個の命令を抽出するので、一の命令流の命令と、他の命令流の命令とを同時に抽出することができる。そのため、プロセッサは、例えば、一の命令流が性能保証が要求される命令流であり、他の命令流が性能保証が要求されない命令流であるとすると、他の命令流の命令は、一の命令流が終了するまで待つ必要はないので、一の命令流に対する性能保証と、他の命令流に対する高い応答性とを両立することができる。
プロセッサ１０の構成を示す図である。 各命令バッファ１０３～１０５、及び発行命令決定部１０６の構成を示す図である。 命令発行前と発行後における命令バッファの保持内容の変化を示す図である。 優先度情報テーブル３００のデータ構造の一例を示す図である。 第１の実施の形態において、発行すべき命令を決定する処理の動作を示す流れ図である。 第１の実施の形態において、第１命令流及び第２命令流を用いた並列処理を行った場合での各命令の割り当て（発行）の動作イメージを示す図である。 プロセッサ１０ａの構成を示す図である。 各命令バッファ６０３～６０５、及び発行命令決定部６０６の構成を示す図である。 （ａ）は更新前の優先度情報テーブル８００のデータ構造の一例を示し、（ｂ）は更新後の優先度情報テーブル８００ａのデータ構造の一例を示す図である。 第２の実施の形態において、発行すべき命令を決定する処理の動作を示す流れ図である。 第２の実施の形態において、優先度情報テーブル８００を更新する処理の動作を示す流れ図である。 第２の実施の形態において、第１命令流及び第２命令流を用いた並列処理を行った場合での各命令の割り当て（発行）の動作イメージを示す図である。 プロセッサ１０ｂの構成を示す図である。 各命令バッファ１１０３～１１０５、及び発行命令決定部１１０６の構成を示す図である。 （ａ）は更新前の優先度情報テーブル１３００のデータ構造の一例を示し、（ｂ）は更新後の優先度情報テーブル１３００ａのデータ構造の一例を示す図である。 第３の実施の形態において、発行すべき命令を決定する処理の動作を示す流れ図である。 優先度情報テーブル１３００を更新する第１更新処理の動作を示す流れ図である。 優先度情報テーブル１３００を更新する第２更新処理の動作を示す流れ図である。 第３の実施の形態において、第１命令流及び第２命令流を用いた並列処理を行った場合での各命令の割り当て（発行）の動作イメージを示す図である。 映像処理システム１６００の構成の一例を示す図である。
　１．第１の実施の形態
　以下本発明の実施の形態について、図面を参照しながら説明する。
　１．１　構成
　図１は、本発明の実施の形態１におけるプロセッサ１０の構成を示すブロック図である。
　プロセッサ１０は、Ｎ（Ｎは２以上の整数）個の命令流（Ｎ個のスレッド）を同時に独立して実行するプロセッサであり、命令メモリ１０１と、命令群決定部１０２と、Ｎ個の命令バッファ（第１命令バッファ１０３、第２命令バッファ１０４、・・・、第Ｎ命令バッファ１０５）と、発行命令決定部１０６と、優先度決定部１０７と、Ｎ個のレジスタファイル（第１レジスタファイル１０８、第２レジスタファイル１０９、・・・、第Ｎレジスタファイル１１０）と、演算器群１１１と、ライトバックバス１１２を備えている。
　ここで、各命令バッファとレジスタファイルは１対１に対応付けられ、Ｎ個の論理プロセッサを構成する。
　また、本実施の形態では、プロセッサ１０は、同時に４つの命令の実行が可能であるとする。
　（１）命令メモリ１０１
　命令メモリ１０１は、プロセッサ１０において実行される命令を保持するメモリであり、Ｎ本の独立に実行される命令流（スレッド）を保持している。
　（２）命令群決定部１０２
　命令群決定部１０２は、命令メモリ１０１から、各命令流に属する命令を読み出し、デコードを行い、当該命令が割り当てられている命令バッファに書き込む。
　（３）第１命令バッファ１０３から第Ｎ命令バッファ１０５
　第ｉ命令バッファ（ｉは１以上Ｎ以下の整数）は、ｉ番目の命令流（以下、第ｉ命令流という。）に属する命令を受け取り、保持するものである。
　具体的には、第１命令バッファ１０３は、図２に示すように、第１命令保持部２０１と第１命令流スケジューラ２０２とを有している。
　第１命令保持部２０１は、４つの命令を保持するための領域である第１～第４の記憶領域２０１ａ～２０１ｄを有している。各命令は、実行順序に基づいて、第１～第４の記憶領域２０１ａ、２０１ｂ、２０１ｃ、２０１ｄへと順次格納される。例えば、図３に示すように、第１の記憶領域２０１ａで保持されている命令ａ１が実行（発行）されると、第２～第４の記憶領域２０１ｂ、２０１ｃ、２０１ｄそれぞれで保持されていた命令ａ２からａ４は、１つずつシフトし、空いた第４の記憶領域２０１ｄに新たな命令ａ５が格納される。
　第１命令流スケジューラ２０２は、第１命令保持部２０１が有する４つの第１～第４の記憶領域２０１ａ～２０１ｄ毎に対応付けられたフラグを有している。ここで、フラグは、対応付けられた記憶領域で記憶されている命令が発行可能な状態であるか否かを示すものである。例えば、外部（例えば、命令群決定部１０２）が、各命令のフロー依存に基づいてマシンサイクルに発行可能な命令を検出し、発行可能な命令に対して、発行可能であることを示す値をフラグに設定する。
　また、第２命令バッファ１０４についても、第２命令保持部２０３と第２命令流スケジューラ２０４とを有しており、第Ｎ命令バッファ１０５についても、第Ｎ命令保持部２０５と第Ｎ命令流スケジューラ２０６とを有している。これらの構成要素は、第１命令バッファ１０３における構成要素と同様のものであるので、ここでの説明は省略する。
　（４）優先度決定部１０７
　優先度決定部１０７は、発行命令決定部１０６において発行する命令を決定する際に用いる優先度情報テーブル３００を保持している。
　優先度情報テーブル３００は、例えば、図４に示すように、優先度３０１、命令流３０２及び命令番号３０３とから構成され、Ｎ個の命令バッファそれぞれが有する合計４×Ｎ個分のテーブル要素を有している。
　優先度３０１は、Ｎ個の命令バッファそれぞれが有する合計４×Ｎ個の記憶領域について、読み出す順序を示す値である。
　命令流３０２は、命令流を識別する値である。ここでは、値ｉ（ｉは１以上Ｎ以下の整数）は、第ｉ命令流を示すものとする。
　命令番号３０３は、命令流３０２で示される第ｉ命令流の命令が保持されている第ｉ命令保持部における記憶領域を識別する値である。ここでは、値ｎ（ｎは１以上４以下の整数）は、第ｎの記憶領域を示すものとする。
　例えば、第１優先度となる命令は、テーブル要素３０４に示され、ここでは、第１命令流の第１の記憶領域２０１ａに格納された命令となる。
　また、第２優先度となる命令は、テーブル要素３０５に示され、ここでは、第２命令流の第１の記憶領域２０３ａに格納された命令となる。
　第３優先度となる命令は、テーブル要素３０６に示され、ここでは、第２命令流の第２の記憶領域２０１ｂに格納された命令となる。
　第４優先度となる命令は、テーブル要素３０７に示され、ここでは、第２命令流の第３の記憶領域２０１ｃに格納された命令となる。
　第５優先度となる命令は、テーブル要素３０８に示され、ここでは、第１命令流の第２の記憶領域２０１ｂに格納された命令となる。
　ここで、優先度情報テーブル３００における各命令の優先度は、予め定められているものとする。また、その設定方法は、例えば、第１命令流が、一定の性能保証が求められる命令流であって、かつ、所定時間内（例えば、時間ｔ内）で処理を完了すべきものである場合、第１命令流については、命令の発行のタイミング（マシンサイクル）毎に、時間ｔで処理が完了するための最小数の命令が発行できるように、優先度を割り付ける。ここで、第１命令流はマシンサイクル毎に１命令を発行することで、所定の時間内に処理が完了する場合を考える。本実施の形態では４つの命令を同時に実行するので、図４に示すように、第１命令流の命令が優先的に常に発行できるように、上位４つの優先度のうち最も高い優先度を１つ割り付けることで、マシンサイクル毎に必ず第１命令流の１命令が発行されることとなる。
　（５）発行命令決定部１０６
　発行命令決定部１０６は、第１命令バッファ１０３から第Ｎ命令バッファ１０５からマシンサイクル毎に発行する命令を決定するものである。
　発行命令決定部１０６は、第１命令流スケジューラ２０２から第Ｎ命令流スケジューラ２０６と、優先度情報テーブル３００とに基づいて、実行可能状態となっており各記憶領域に格納されている命令全てのうち、優先度情報テーブル３００で示される順序に従って、４個の命令を選択し、選択した命令それぞれを個別の演算器へ出力する。
　ここで、図２において、発行命令決定部１０６のハードウェア構成を示す。
　発行命令決定部１０６は、第１命令決定部２１１から第４命令決定部２１４と、命令選択部２１５と、第１命令抽出部２２１から第４命令抽出部２２４とを有している。
　（５－１）命令選択部２１５
　命令選択部２１５は、第１命令流スケジューラ２０２から第Ｎ命令流スケジューラ２０６と、優先度情報テーブル３００とに基づいて、実行可能状態となっており各記憶領域に格納されている命令全てのうち、優先度情報テーブル３００で示される順序に従って、選択すべき４個の命令を特定する。具体的には、第１命令バッファ１０３から第Ｎ命令バッファ１０５それぞれから各命令バッファ内の発行可能な命令数を示す信号、つまり実行可能状態となっている命令数を示す信号２４１～２４３を受け取り、優先度情報テーブル３００で示される順序に従って、選択すべき４個の命令を特定する。
　そして、命令選択部２１５は、第１命令決定部２１１から第４命令決定部２１４それぞれに対して、当該命令決定部で取得すべき命令を示す発行命令選択信号２５１～２５４を出力する。発行命令選択信号には、抽出すべき命令を示す情報、例えば、抽出すべき命令が保持されている命令バッファ及びその記憶領域を示す情報が含まれている。
　（５－２）第１命令抽出部２２１から第４命令抽出部２２４
　第ｎ命令抽出部（ｎは１以上４以下の整数）は、第１命令バッファ１０３から第Ｎ命令バッファ１０５それぞれの第ｎの記憶領域で保持されている命令を抽出するためのものである。
　以下、具体例として、第１命令バッファ１０３からの命令抽出について説明する。
　第１命令抽出部２２１は接続線２３１と、第２命令抽出部２２２は接続線２３２と、第３命令抽出部２２３は接続線２３３と、第４命令抽出部２２４は接続線２３４と、それぞれ接続されている。ここで、接続線２３１は第１の記憶領域２０１ａと、接続線２３２は第２の記憶領域２０１ｂと、接続線２３３は第３の記憶領域２０１ｃと、接続線２３４は第４の記憶領域２０１ｄと、それぞれ接続されているものとする。
　第１命令抽出部２２１は、第１の記憶領域で保持されている命令を、接続線２３１を介して読み出し、抽出の指示のあった命令決定部へ出力する。
　第２命令抽出部２２２から第４命令抽出部２２４それぞれについても同様に、対応する記憶領域で保持されている命令を、当該命令が保持されている記憶領域と接続された接続線を介して読み出し、抽出の指示のあった命令決定部へ出力する。
　（５－３）第１命令決定部２１１から第４命令決定部２１４
　第１命令決定部２１１から第４命令決定部２１４それぞれは、演算器群１１１が有する演算器と１対１に対応付けられている。
　以下、第１命令決定部２１１から第４命令決定部２１４それぞれの機能について説明する。
　第ｎ命令決定部（ｎは１以上４以下の整数）は、命令選択部２１５から受け取った発行命令選択信号に基づいて、どの命令バッファのどの記憶領域から命令を取得するかを特定し、該当する第ｍ命令抽出部（ｍは１以上４以下の整数）に対して、抽出すべき命令を抽出するよう制御する。
　そして、第ｎ命令決定部は、第ｍ命令抽出部が抽出した命令を取得すると、取得した命令を対応付けられた演算器へ出力する。
　（６）第１レジスタファイル１０８から第Ｎレジスタファイル１１０
　第ｉレジスタファイル（ｉは１以上Ｎ以下の整数）は、第ｉ命令バッファに保持された命令流を実行することによって、読み出し及び書き込みの対象とされるデータを保持するレジスタ群である。
　（７）演算器群１１１
　演算器群１１１は、加算器や乗算器などからなる複数の演算器を含むものである。なお、ここでは、演算器群１１１は、４つの演算器（演算器１１１ａ～１１１ｄ）を有しているものとする。また、演算器１１１ａは第１命令決定部２１１と、演算器１１１ｂは第２命令決定部２１２と、演算器１１１ｃは第３命令決定部２１３と、演算器１１１ｄは第４命令決定部２１４と、それぞれ対応付けられているものとする。
　演算器が処理する命令には、当該命令が属する命令流を識別する情報が含まれており、当該情報に基づいて対応するレジスタファイルへ演算結果を出力する。
　（８）ライトバックバス１１２
　ライトバックバス１１２は、演算器群１１１からの出力を第１レジスタファイル１０８～第Ｎレジスタファイル１１０に書き戻すためのバスである。
　１．２　動作
　ここでは、発行すべき命令を決定する動作について図５に示す流れ図を用いて説明する。
　命令選択部２１５は、一のマシンサイクルにおいて発行する命令を決定する際に、変数の初期化（ｉ＝１；ｊ＝１；ｋ＝４）を行う（ステップＳ５）。ここで、変数ｉは、マシンサイクルにおいて発行する命令数をカウントするカウンタである。変数ｊは、図４の優先度情報テーブル３００から情報を読み出すためのポインタを示す。変数ｋは、マシンサイクルにおいて発行可能な命令の最大数を示し、本実施例においては４である。
　命令選択部２１５は、変数ｉの値が変数ｋ以下であるか否か、つまり発行する命令数が最大値以下であるか否かを判断する（ステップＳ１０）。
　変数ｉの値が変数ｋ以下であると判断する場合（ステップＳ１０における「Ｙｅｓ」）、命令選択部２１５は、優先度情報テーブル３００のｊ番目のエントリを読み出し、その読み出しに成功したか否かを判断する（ステップＳ１５）。
　ｊ番目のエントリの読み出しに成功したと判断した場合（ステップＳ１５における「Ｙｅｓ」）、命令選択部２１５は、取得したｊ番目のエントリが示す命令流の命令が発行可能であるか否を判断する（ステップＳ２０）。
　発行可能でないと判断する場合には（ステップＳ２０における「Ｎｏ」）、変数ｊに値１が加算され（ステップＳ２５）、処理はステップＳ１５へ戻る。
　発行可能であると判断する場合には（ステップＳ２０における「Ｙｅｓ」）、命令選択部２１５は、第ｉ命令決定部に対して発行命令選択信号を出力する。発行命令選択信号を受信した第ｉ命令決定部は、発行すべき命令が保持されている記憶領域に応じた命令抽出部に当該命令を抽出させて、命令抽出部で抽出された命令を対応する演算器へ出力する（ステップＳ３０）。
　その後、変数ｉに値１が、変数ｊに値１が、それぞれ加算され（ステップＳ３５）、処理はステップＳ１０へ戻る。
　また、変数ｉの値が変数ｋ以下でないと判断する場合（ステップＳ１０における「Ｎｏ」）、及び　ｊ番目のエントリの読み出しに失敗した、つまりポインタが示す位置にエントリが無いと判断した場合（ステップＳ１５における「Ｎｏ」）、処理は終了する。
　１．３　動作イメージ
　図６は、第１の実施の形態において、第１命令流及び第２命令流を用いた並列処理を行った場合での各命令の割り当て（発行）の動作イメージである。
　ここで、図６に示す動作イメージでは、縦軸に時間、横軸に命令の並列度を示している。
　ブロック５０１は、第１命令流の命令実行の様子を示し、常に最優先で１命令の発行が行われていることを示している。
　ブロック５０２は、第２命令流の命令実行の様子を示し、第１命令流で使用されない並列度を用いて３命令が実行されていることを示す。
　例えば、第１命令流が一定の性能保証が求められる命令流であって、かつ、所定時間内（例えば、時間ｔ内）において常に１命令が発行されることで、その性能を満たすことができる場合、本実施例により、性能保証の条件を満たしつつ、他の命令流の応答性を高く保つことができる。
　２．第２の実施の形態
　ここでは、第２の実施の形態に係るプロセッサ１０ａについて、第１の実施の形態に係るプロセッサ１０と異なる点を中心に説明する。
　図７は、第２の実施の形態におけるプロセッサ１０ａの構成を示すブロック図である。
　プロセッサ１０ａは、Ｎ（Ｎは２以上の整数）個の命令流（Ｎ個のスレッド）を同時に独立して実行するプロセッサであり、命令メモリ６０１と、命令群決定部６０２と、Ｎ個の命令バッファ（第１命令バッファ６０３、第２命令バッファ６０４、…、第Ｎ命令バッファ６０５）と、発行命令決定部６０６と、優先度決定部６０７と、Ｎ個のレジスタファイル（第１レジスタファイル６０８、第２レジスタファイル６０９、…、第Ｎレジスタファイル６１０）と、演算器群６１１と、ライトバックバス６１２と、優先度更新部６１３とを備えている。
　ここで、各命令バッファとレジスタファイルは１対１に対応付けられ、Ｎ個の論理プロセッサを構成する。
　また、本実施の形態では、プロセッサ１０ａは、第１の実施の形態で示すプロセッサ１０と同様に、同時に４つの命令の実行が可能であるとする。
　（１）命令メモリ６０１
　命令メモリ６０１は、第１の実施の形態で示す命令メモリ１０１と同様に、プロセッサ１０ａにおいて実行される命令を保持するメモリであり、Ｎ本の独立に実行される命令流（スレッド）を保持している。
　（２）命令群決定部６０２
　命令群決定部６０２は、第１の実施の形態で示す命令群決定部１０２と同様であるので、ここでの説明は省略する。
　（３）第１命令バッファ６０３から第Ｎ命令バッファ６０５
　第ｉ命令バッファ（ｉは１以上Ｎ以下の整数）は、ｉ番目の命令流（以下、第ｉ命令流という。）に属する命令を受け取り、保持するものである。
　具体的には、第１命令バッファ６０３は、図８に示すように、第１命令保持部７０１と第１命令流スケジューラ７０２とを有している。なお、第１命令保持部７０１及び第１命令流スケジューラ７０２のそれぞれは、第１の実施の形態で示す第１命令保持部２０１と第１命令流スケジューラ２０２のそれぞれと同様であるので、ここでの説明は省略する。
　また、第２命令バッファ６０４についても、第２命令保持部７０３と第２命令流スケジューラ７０４とを有しており、第Ｎ命令バッファ６０５についても、第Ｎ命令保持部７０５と第Ｎ命令流スケジューラ７０６とを有している。これら構成要素についても、第１の実施の形態と同様であるので、ここでの説明は省略する。
　（４）優先度決定部６０７
　優先度決定部６０７は、発行命令決定部６０６において発行する命令を決定する際に用いる優先度情報テーブル８００を保持している。
　優先度情報テーブル８００は、例えば、図９に示すように、優先度８０１、命令流８０２及び命令番号８０３とから構成され、Ｎ個の命令バッファそれぞれが有する合計４×Ｎ個分のテーブル要素を有している。優先度８０１、命令流８０２及び命令番号８０３のそれぞれは、優先度３０１、命令流３０２及び命令番号３０３と同様であるので、ここでの説明は省略する。
　ここで、優先度情報テーブル８００は、初期状態として、第１の実施の形態で示した設定方法により各命令の優先度（発行する優先順序）が設定されているものとする。
　（５）優先度更新部６１３
　優先度更新部６１３は、優先度決定部６０７で保持している優先度情報テーブル８００を一定の条件下で更新するものである。
　具体的には、優先度更新部６１３は、ソフトウェアからの指示によって、優先度決定部６０７で保持している優先度情報を記憶している優先度情報テーブル８００を更新する。
　通常、優先度決定部６０７で保持している優先度情報テーブル８００の各エントリ（優先度情報）は、メモリアドレスまたは制御レジスタにマップされているので、優先度更新部６１３は、ソフトウェアからの指示としてマルチスレッドプロセッサからのメモリアクセス命令、または、制御レジスタアクセス命令を受け取ると、受け取った命令に基づいて優先度情報テーブル８００を更新する。例えば、優先度更新部６１３は、マルチスレッドプロセッサのメモリアクセス命令または制御レジスタアクセス命令の書き込みアドレスと書き込みデータを受け取り、書き込みアドレスが優先度情報テーブル８００のエントリのいずれかを示すものであれば、当該エントリに書き込みデータを書き込む。ここで、書き込みデータは、当該エントリに書き込むべき更新後の優先度情報である。また、ソフトウェアの指示は、例えば、所定の命令が発行された（プログラム上実行された）後に、実行されるよう予め書き込まれたプログラムにより実行される。
　なお、ソフトウェアの指示により、1度に複数のエントリを更新してもよい。
　ここで、優先度情報テーブル８００を更新した場合の更新結果を、優先度情報テーブル８００ａとして図９（ｂ）に示す。この例は、優先度更新部６１３は、ソフトウェアの指示により、更新前の優先度情報テーブル８００における優先度５である優先度情報８０８の優先度を２として、更新したものである。その結果、更新前の優先度情報８０８は、更新後には、優先度２である優先度情報８１０へと更新され、更新前の優先度情報８０５から８０７それぞれは、優先度の順位が１つずつ下がったものとなり、更新後の優先度情報８１１から８１３それぞれに対応する。
　なお、以下において、優先度情報テーブル１３００を用いて各構成要素について説明する。
　（６）発行命令決定部６０６
　発行命令決定部６０６は、第１命令バッファ１０３から第Ｎ命令バッファ１０５からマシンサイクル毎に発行する命令を決定するものである。
　発行命令決定部６０６は、第１命令流スケジューラ２０２から第Ｎ命令流スケジューラ２０６と、優先度情報テーブル８００とに基づいて、実行可能状態となっており各記憶領域に格納されている命令全てのうち、優先度情報テーブル８００で示される順序に従って、４個の命令を選択し、選択した命令それぞれを個別の演算器へ出力する。
　ここで、図８において、発行命令決定部６０６のハードウェア構成を示す。
　発行命令決定部６０６は、第１命令決定部７１１から第４命令決定部７１４と、命令選択部７１５と、第１命令抽出部７２１から第４命令抽出部７２４とを有している。
　（６－１）命令選択部７１５
　命令選択部７１５は、第１の実施の形態で示す命令選択部２１５と同様のものである。具体的には、第１命令バッファ６０３から第Ｎ命令バッファ６０５それぞれから各命令バッファ内の発行可能な命令数を示す信号、つまり実行可能状態となっている命令数を示す信号７４１～７４３を受け取り、優先度情報テーブル８００で示される順序に従って、選択すべき４個の命令を特定する。
　そして、命令選択部７１５は、第１命令決定部７１１から第４命令決定部７１４それぞれに対して、当該命令決定部で取得すべき命令を示す発行命令選択信号７５１～７５４を出力する。発行命令選択信号には、抽出すべき命令を示す情報、例えば、抽出すべき命令が保持されている命令バッファ及びその記憶領域を示す情報が含まれている。
　（６－２）第１命令抽出部７２１から第４命令抽出部７２４
　第１命令抽出部７２１から第４命令抽出部７２４のそれぞれは、第１の実施の形態で示す第１命令抽出部２２１から第４命令抽出部２２４のそれぞれと同様であるので、ここでの説明は省略する。
　（６－３）第１命令決定部７１１から第４命令決定部７１４
　第１命令決定部２１１から第４命令決定部２１４それぞれは、演算器群６１１が有する演算器と１対１に対応付けられており、その機能は、第１の実施の形態で示す第１命令決定部２１１から第４命令決定部２１４それぞれと同様であるので、ここでの説明は省略する。
　（７）第１レジスタファイル６０８から第Ｎレジスタファイル６１０
　第１レジスタファイル６０８から第Ｎレジスタファイル６１０のそれぞれは、第１の実施の形態で示す第１レジスタファイル１０８から第Ｎレジスタファイル１１０と同様であるので、ここでの説明は省略する。
　（８）演算器群６１１
　演算器群６１１は、加算器や乗算器などからなる複数の演算器を含むものである。なお、ここでは、演算器群６１１は、４つの演算器（演算器６１１ａ～６１１ｄ）を有しているものとする。また、演算器６１１ａは第１命令決定部７１１と、演算器６１１ｂは第２命令決定部７１２と、演算器６１１ｃは第３命令決定部７１３と、演算器６１１ｄは第４命令決定部７１４と、それぞれ対応付けられているものとする。
　演算器が処理する命令には、当該命令が属する命令流を識別する情報が含まれており、当該情報に基づいて対応するレジスタファイルへ演算結果を出力する。
　（９）ライトバックバス６１２
　ライトバックバス６１２は、演算器群６１１からの出力を第１レジスタファイル６０８～第Ｎレジスタファイル６１０に書き戻すためのバスである。
　２．２　動作
　（１）発行命令の決定の動作
　ここでは、発行すべき命令を決定する動作について図１０に示す流れ図を用いて説明する。ここでは、説明の便宜上、利用する優先度情報テーブルは、優先度情報テーブル８００とする。なお、更新された優先度情報テーブル８００ａを用いた場合でも、処理動作は同じである。
　命令選択部７１５は、一のマシンサイクルにおいて発行する命令を決定する際に、変数の初期化（ｉ＝１；ｊ＝１；ｋ＝４）を行う（ステップＳ１００）。ここで、変数ｉは、マシンサイクルにおいて発行する命令数をカウントするカウンタである。変数ｊは、優先度情報テーブル８００から情報を読み出すためのポインタを示す。変数ｋは、マシンサイクルにおいて発行可能な命令の最大数を示し、本実施例においては４である。
　命令選択部７１５は、変数ｉの値が変数ｋ以下であるか否か、つまり発行する命令数が最大値以下であるか否かを判断する（ステップＳ１０５）。
　変数ｉの値が変数ｋ以下であると判断する場合（ステップＳ１０５における「Ｙｅｓ」）、命令選択部７１５は、優先度情報テーブル８００のｊ番目のエントリを読み出し、その読み出しに成功したか否かを判断する（ステップＳ１１０）。
　ｊ番目のエントリの読み出しに成功したと判断した場合（ステップＳ１１０における「Ｙｅｓ」）、命令選択部７１５は、取得したｊ番目のエントリが示す命令流の命令が発行可能であるか否を判断する（ステップＳ１１５）。
　発行可能でないと判断する場合には（ステップＳ１１５における「Ｎｏ」）、変数ｊに値１が加算され（ステップＳ１２０）、処理はステップＳ１１０へ戻る。
　発行可能であると判断する場合には（ステップＳ１１５における「Ｙｅｓ」）、命令選択部７１５は、第ｉ命令決定部に対して発行命令選択信号を出力する。発行命令選択信号を受信した第ｉ命令決定部は、発行すべき命令が保持されている記憶領域に応じた命令抽出部に当該命令を抽出させて、命令抽出部で抽出された命令を対応する演算器へ出力する（ステップＳ１２５）。
　その後、変数ｉに値１が、変数ｊに値１が、それぞれ加算され（ステップＳ１３０）、処理はステップＳ１０５へ戻る。
　また、変数ｉの値が変数ｋ以下でないと判断する場合（ステップＳ１０５における「Ｎｏ」）、及び　ｊ番目のエントリの読み出しに失敗した、つまりポインタが示す位置にエントリが無いと判断した場合（ステップＳ１１０における「Ｎｏ」）、処理は終了する。
　（２）優先度情報テーブルの更新の動作
　ここでは、優先度情報テーブルの更新について、図１１に示す流れ図を用いて説明する。
　優先度更新部６１３は、ソフトウェアから更新に係る指示（優先度情報テーブル８００のエントリのいずれかを示すメモリアクセス命令または制御レジスタアクセス命令）を受け取ったか否かを判断する（ステップＳ２００）。
　受け取ったと判断する場合には（ステップＳ２００における「Ｙｅｓ」）。優先度更新部６１３は、受け取った指示に基づいて、優先度情報テーブル８００を更新する（ステップＳ２０５）。
　優先度情報テーブル８００の更新後、及び更新に係る指示を受け取っていないと判断する場合（ステップＳ２００における「Ｎｏ」）、処理は、ステップＳ２００へと戻り、更新に係る指示の受け付け待ち状態となる。
　なお、更新に係る指示は、上述したように、所定の命令が発行された（プログラム上実行された）後に発行される。
　２．３　動作イメージ
　図１２は、第２の実施の形態における第１の命令流及び第２の命令流を用いた並列処理を行った場合での各命令の割り当て（発行）の動作イメージである。
　ここで、図１２に示す動作イメージでは、縦軸に時間、横軸に命令の並列度を示している。
　ブロック１００１は、第１命令流の命令実行の様子を示し、ｔ／２までは、図９（ａ）で示す優先度情報テーブル８００の優先順位に従って、常に最優先で１命令の発行が行われている。
　また、ブロック１００２は、第２命令流の命令実行の様子を示し、ｔ／２までは、第１命令流で使用されない並列度を用いて命令が実行されていることを示す。
　ｔ／２の時点で、ソフトウェアの指示により、図９（ａ）で示す優先度情報テーブル８００が図９（ｂ）で示す優先度情報テーブル８００ａに更新されると、第１命令流の命令では、図９（ｂ）で示す優先度情報テーブル８００ａの優先順位に従って、常に最優先で２つの命令の発行が行われ、第２命令流では２つの命令の発行が行われることとなる。
　これにより、例えば、第１命令流が一定の性能保証が求められる命令流であって、かつ、1命令の並列度を与えることで、その性能を満たすことができる場合、本実施例により、性能保証の条件を満たしつつ、他の命令流の応答性を高く保つことができる。
　３．第３の実施の形態
　ここでは、第３の実施の形態に係るプロセッサ１０ｂについて、第１及び第２の実施の形態に係るプロセッサ１０及び１０ａと異なる点を中心に説明する。
　図１３は、第３の実施の形態におけるプロセッサ１０ｂの構成を示すブロック図である。
　プロセッサ１０ｂは、Ｎ（Ｎは２以上の整数）個の命令流（Ｎ個のスレッド）を同時に独立して実行するプロセッサであり、命令メモリ１１０１と、命令群決定部１１０２と、Ｎ個の命令バッファ（第１命令バッファ１１０３、第２命令バッファ１１０４、…、第Ｎ命令バッファ１１０５）と、発行命令決定部１１０６と、優先度決定部１１０７と、Ｎ個のレジスタファイル（第１レジスタファイル１１０８、第２レジスタファイル１１０９、…、第Ｎレジスタファイル１１１０）と、演算器群１１１１と、ライトバックバス１１１２と、優先度更新部１１１３と、性能監視部１１１４とを備えている。
　ここで、各命令バッファとレジスタファイルは１対１に対応付けられ、Ｎ個の論理プロセッサを構成する。
　また、本実施の形態では、プロセッサ１０ｂは、第１及び第２の実施の形態で示すプロセッサ１０、１０ａと同様に、同時に４つの命令の実行が可能であるとする。
　（１）命令メモリ１１０１
　命令メモリ１１０１は、第１の実施の形態で示す命令メモリ１０１と同様に、プロセッサ１０ｂにおいて実行される命令を保持するメモリであり、Ｎ本の独立に実行される命令流（スレッド）を保持している。
　（２）命令群決定部１１０２
　命令群決定部１１０２は、第１の実施の形態で示す命令群決定部１０２と同様であるので、ここでの説明は省略する。
　（３）第１命令バッファ１１０３から第Ｎ命令バッファ１１０５
　第ｉ命令バッファ（ｉは１以上Ｎ以下の整数）は、ｉ番目の命令流（以下、第ｉ命令流という。）に属する命令を受け取り、保持するものである。
　具体的には、第１命令バッファ１１０３は、図１４に示すように、第１命令保持部１２０１と第１命令流スケジューラ１２０２とを有している。なお、第１命令保持部１２０１及び第１命令流スケジューラ１２０２のそれぞれは、第１の実施の形態で示す第１命令保持部２０１と第１命令流スケジューラ２０２のそれぞれと同様であるので、ここでの説明は省略する。
　また、第２命令バッファ１１０４についても、第２命令保持部１２０３と第２命令流スケジューラ１２０４とを有しており、第Ｎ命令バッファ１２０５についても、第Ｎ命令保持部１２０５と第Ｎ命令流スケジューラ１２０６とを有している。これら構成要素についても、第１の実施の形態と同様であるので、ここでの説明は省略する。
　（４）優先度決定部１１０７
　優先度決定部１１０７は、発行命令決定部１１０６において発行する命令を決定する際に用いる優先度情報テーブル１３００を保持している。
　優先度情報テーブル１３００は、例えば、図１５（ａ）に示すように、優先度１３０１、命令流１３０２及び命令番号１３０３とから構成され、Ｎ個の命令バッファそれぞれが有する合計４×Ｎ個分のテーブル要素を有している。優先度１３０１、命令流１３０２及び命令番号１３０３のそれぞれは、優先度３０１、命令流３０２及び命令番号３０３と同様であるので、ここでの説明は省略する。
　ここで、優先度情報テーブル１３００は、初期状態として、第１の実施の形態で示した設定方法により各命令の優先度（発行する優先順序）が設定されているものとする。
（５）性能監視部１１１４
　性能監視部１１１４は、Ｎ個の命令流のそれぞれの実行命令数をダウンカウントすることができる命令流に対応したＮ個の実行命令数カウンタと、プロセッサ１０ｂのマシンサイクルをダウンカウントすることができる1個のサイクルカウンタを備える。
　Ｎ個の実行命令数カウンタは、対応する命令流の命令がプロセッサ１０ｂ上で実行されると、命令が実行された数だけダウンカウントされる。なお、動作開始時には、Ｎ個の実行命令数カウンタそれぞれには、初期値が設定されるものとする。
　Ｎ個の実行命令数カウンタのいずれかのカウンタ値が０になると、性能監視部１１１４は優先度更新部１１１３にカウンタ値が０になったことを通知する。このとき、優先度更新部１１１３に通知される情報（以下、第１通知情報という）には、カウンタ値が０となった命令流を示す識別子（命令流ＩＤ）を含むものとする。
　１個のサイクルカウンタは、プロセッサ１０ｂのマシンサイクルが１経過するごとにダウンカウントされる。カウント値が０になると、性能監視部１１１４は、サイクルカウンタを、初期値を記憶している１個の初期値レジスタの値によって初期化する。また、性能監視部１１１４は、初期値を記憶しているＮ個の実行命令数カウンタを、初期値レジスタの値によって初期化する。
　なお、各種カウンタの値を初期化するにあたって、初期値レジスタの値を用いるが、これらの初期値レジスタの値は、プロセッサ上でどの様なソフトウェアをいくつ実行させるか必要があるか等のシステム構成によって定まり、システム設計者によって定められ、システム制御ソフトウェアによって書き込まれる。
　サイクルカウンタのカウンタ値が０になると、性能監視部１１１４は優先度更新部１１１３に通知する。以下、サイクルカウンタのカウンタ値が０になった旨の通知を第２通知情報という。また、性能監視部１１１４は、第２通知情報を優先度更新部１１１３へ通知すると、実行命令数カウンタを初期値に初期化する。
　（６）優先度更新部１１１３
　優先度更新部１１１３は、優先度決定部６０７で保持している優先度情報テーブル８００を一定の条件下で更新するものである。
　優先度更新部１１１３は、第１通知情報を受け付けると、優先度情報テーブルのエントリの優先度を更新する。例えば、優先度更新部１１１３は、Ｎ個の実行命令数カウンタのいずれかのカウンタ値が０になると、性能監視部１１１４からカウンタ値が０になった旨、及びその命令流ＩＤを含む第１通知情報を受け取り、受け取った命令流ＩＤに対応する命令流の優先度を最低となるように優先度情報テーブル１３００を更新する。
　また、優先度更新部１１１３は、第２通知情報を受け付けると、優先度情報テーブルのエントリの優先度を初期状態の内容へと更新する。例えば、優先度更新部１１１３は、サイクルカウンタのカウンタ値が０になると、性能監視部１１１４から第２通知情報を受け取り、全ての命令流の優先度情報が記憶されているテーブルのエントリの優先度を初期状態に戻す。
　ここで、優先度情報テーブル１３００を更新した場合の更新結果を、優先度情報テーブル１３００ａとして図１５（ｂ）に示す。ここでは、第１命令流と第２命令流の２つの命令流のみは実行されるものとする。この例は、優先度更新部１１１３が、性能監視部１１１４から、第１通知情報を受け取った場合のものであり、第１通知情報には、実行命令数カウンタの値が０となった命令流は第１命令流であるとする。
　優先度情報テーブル１３００は、優先度更新部１１１３により、第１命令流の優先度を最低となるよう、つまり、ここでは、第２命令流の各命令が優先的に発行されるように、更新される。
　この更新により、優先度情報テーブル１３００で示す第２命令流の各優先度情報１３０５から１３０７の優先順位が、更新後では１つずつ上がり更新後の優先度情報テーブル１３００ａで示すように、優先順位が１から３である各優先度情報１３０９から１３１１へと変更される。また、第１命令流の各優先度情報１３０４の優先順位は当該更新により１から４へと変更された優先度情報１３１２となる。
　なお、以下において、優先度情報テーブル１３００を用いて各構成要素について説明する。
　（７）発行命令決定部１１０６
　発行命令決定部１１０６は、第１命令バッファ１１０３から第Ｎ命令バッファ１１０５からマシンサイクル毎に発行する命令を決定するものである。
　発行命令決定部１１０６は、第１命令流スケジューラ１２０２から第Ｎ命令流スケジューラ１２０６と、優先度情報テーブル１３００とに基づいて、実行可能状態となっており各記憶領域に格納されている命令全てのうち、優先度情報テーブル１３００で示される順序に従って、４個の命令を選択し、選択した命令それぞれを個別の演算器へ出力する。
　ここで、図１４において、発行命令決定部１１０６のハードウェア構成を示す。
　発行命令決定部１１０６は、第１命令決定部１２１１から第４命令決定部１２１４と、命令選択部１２１５と、第１命令抽出部１２２１から第４命令抽出部１２２４とを有している。
　（７－１）命令選択部１２１５
　命令選択部１２１５は、第１の実施の形態で示す命令選択部２１５と同様のものである。具体的には、第１命令バッファ１１０３から第Ｎ命令バッファ１１０５それぞれから各命令バッファ内の発行可能な命令数を示す信号、つまり実行可能状態となっている命令数を示す信号１２４１～１２４３を受け取り、優先度情報テーブル１３００で示される順序に従って、選択すべき４個の命令を特定する。
　そして、命令選択部１２１５は、第１命令決定部１２１１から第４命令決定部１２１４それぞれに対して、当該命令決定部で取得すべき命令を示す発行命令選択信号１２５１～１２５４を出力する。発行命令選択信号には、抽出すべき命令を示す情報、例えば、抽出すべき命令が保持されている命令バッファ及びその記憶領域を示す情報が含まれている。
　（７－２）第１命令抽出部１２２１から第４命令抽出部１２２４
　第１命令抽出部１２２１から第４命令抽出部１２２４のそれぞれは、第１の実施の形態で示す第１命令抽出部２２１から第４命令抽出部２２４のそれぞれと同様であるので、ここでの説明は省略する。
　（７－３）第１命令決定部１２１１から第４命令決定部１２１４
　第１命令決定部１２１１から第４命令決定部１２１４それぞれは、演算器群１１１１が有する演算器と１対１に対応付けられており、その機能は、第１の実施の形態で示す第１命令決定部２１１から第４命令決定部２１４それぞれと同様であるので、ここでの説明は省略する。
　（８）第１レジスタファイル１１０８から第Ｎレジスタファイル１１１０
　第１レジスタファイル１１０８から第Ｎレジスタファイル１１１０のそれぞれは、第１の実施の形態で示す第１レジスタファイル１０８から第Ｎレジスタファイル１１０と同様であるので、ここでの説明は省略する。
　（９）演算器群１１１１
　演算器群１１１１は、加算器や乗算器などからなる複数の演算器を含むものである。なお、ここでは、演算器群１１１１は、４つの演算器（演算器１１１１ａ～１１１１ｄ）を有しているものとする。また、演算器１１１１ａは第１命令決定部１２１１と、演算器１１１１ｂは第２命令決定部１２１２と、演算器１１１１ｃは第３命令決定部１２１３と、演算器１１１１ｄは第４命令決定部１２１４と、それぞれ対応付けられているものとする。
　演算器が処理する命令には、当該命令が属する命令流を識別する情報が含まれており、当該情報に基づいて対応するレジスタファイルへ演算結果を出力する。
　（１０）ライトバックバス１１１２
　ライトバックバス１１１２は、演算器群１１１１からの出力を第１レジスタファイル１１０８～第Ｎレジスタファイル１１１０に書き戻すためのバスである。
　３．２　動作
　（１）発行命令の決定の動作
　ここでは、発行すべき命令を決定する動作について図１６に示す流れ図を用いて説明する。ここでは、説明の便宜上、利用する優先度情報テーブルは、優先度情報テーブル１３００とする。なお、更新された優先度情報テーブル１３００ａを用いた場合でも、処理動作は同じである。
　命令選択部１２１５は、一のマシンサイクルにおいて発行する命令を決定する際に、変数の初期化（ｉ＝１；ｊ＝１；ｋ＝４）を行う（ステップＳ３００）。ここで、変数ｉは、マシンサイクルにおいて発行する命令数をカウントするカウンタである。変数ｊは、優先度情報テーブル１３００から情報を読み出すためのポインタを示す。変数ｋは、マシンサイクルにおいて発行可能な命令の最大数を示し、本実施例においては４である。
　命令選択部１２１５は、変数ｉの値が変数ｋ以下であるか否か、つまり発行する命令数が最大値以下であるか否かを判断する（ステップＳ３０５）。
　変数ｉの値が変数ｋ以下であると判断する場合（ステップＳ３０５における「Ｙｅｓ」）、命令選択部１２１５は、優先度情報テーブル１３００のｊ番目のエントリを読み出し、その読み出しに成功したか否かを判断する（ステップＳ３１０）。
　ｊ番目のエントリの読み出しに成功したと判断した場合（ステップＳ３１０における「Ｙｅｓ」）、命令選択部１２１５は、取得したｊ番目のエントリが示す命令流の命令が発行可能であるか否を判断する（ステップＳ３１５）。
　発行可能でないと判断する場合には（ステップＳ３１５における「Ｎｏ」）、変数ｊに値１が加算され（ステップＳ３２０）、処理はステップＳ３１０へ戻る。
　発行可能であると判断する場合には（ステップＳ３１５における「Ｙｅｓ」）、命令選択部１２１５は、第ｉ命令決定部に対して発行命令選択信号を出力する。発行命令選択信号を受信した第ｉ命令決定部は、発行すべき命令が保持されている記憶領域に応じた命令抽出部に当該命令を抽出させて、命令抽出部で抽出された命令を対応する演算器へ出力する（ステップＳ３２５）。
　その後、変数ｉに値１が、変数ｊに値１が、それぞれ加算され（ステップＳ３３０）、処理はステップＳ３０５へ戻る。
　また、変数ｉの値が変数ｋ以下でないと判断する場合（ステップＳ３０５における「Ｎｏ」）、及び　ｊ番目のエントリの読み出しに失敗した、つまりポインタが示す位置にエントリが無いと判断した場合（ステップＳ３１０における「Ｎｏ」）、処理は終了する。
　（２）優先度情報テーブルの更新の動作
　ここでは、実行命令数カウンタを用いた更新処理（以下、第１更新処理）と、サイクルカウンタを用いた更新処理（第２更新処理）とについて説明する。
　（２－１）第１更新処理
　まず、第１更新処理について、図１７に示す流れ図を用いて説明する。
　性能監視部１１１４は、処理開始時において、Ｎ個の実行命令数カウンタ全てを初期化する（ステップＳ４００）。
　性能監視部１１１４は、命令の実行を検出すると（ステップＳ４０５）、実行された命令を含む命令流に対応する実行命令数カウンタの値を１減算する（ステップＳ４１０）。
　減算された実行命令数カウンタの値が０であるか否かを判断する（ステップＳ４１５）。
　０であると判断する場合（ステップＳ４１５における「Ｙｅｓ」）、性能監視部１１１４は、第１通知情報を生成し、優先度更新部１１１３へ通知する（ステップＳ４２０）。このとき、生成された第１通知情報には、実行命令数カウンタの値が０である命令流を識別する命令流ＩＤが含まれる。
　優先度更新部１１１３は、性能監視部１１１４から第１通知情報を受け取ると、受け取った第１通知情報に含まれる命令流ＩＤで識別される命令流の優先度が最低となるように優先度情報テーブル１３００を更新する（ステップＳ４２５）。
　優先度情報テーブル１３００の更新後、及び減算された実行命令数カウンタの値が０でないと判断する場合（ステップＳ４１５における「Ｎｏ」）、処理は、ステップＳ４０５へ戻る。
　（２－２）第２更新処理
　次に、第２更新処理について、図１８に示す流れ図を用いて説明する。
　性能監視部１１１４は、処理開始時において、サイクルカウンタを初期化する（ステップＳ５００）。
　性能監視部１１１４は、処理時間が１サイクル分経過したか否かを判断する（ステップＳ５０５）。
　１サイクル経過したと判断する場合（ステップＳ５０５における「Ｙｅｓ」）、性能監視部１１１４は、サイクルカウンタの値を１減算する（ステップＳ５１０）。
　減算された実行命令数カウンタの値が０であるか否かを判断する（ステップＳ５１５）。
　０であると判断する場合（ステップＳ５１５における「Ｙｅｓ」）、性能監視部１１１４は、第２通知情報を生成し、優先度更新部１１１３へ通知する（ステップＳ５２０）。
　性能監視部１１１４は、サイクルカウンタを初期化（ステップＳ５２５）、及びＮ個実行命令数カウンタ全てを初期化する（ステップＳ５３０）。
　優先度更新部１１１３は、性能監視部１１１４から第２通知情報を受け取ると、優先度情報テーブルの内容を初期状態の内容となるよう更新する（ステップＳ５３５）。
　優先度情報テーブルの更新後、１サイクル経過していないと判断する場合（ステップＳ５０５における「Ｎｏ」）及び減算されたサイクルカウンタの値が０でないと判断する場合（ステップＳ５１５における「Ｎｏ」）、処理は、ステップＳ５０５へ戻る。
　３．３　動作イメージ
　図１９は、第３の実施の形態における第１の命令流及び第２の命令流を用いた並列処理を行った場合での各命令の割り当て（発行）の動作イメージである。
　ここで、図１９に示す動作イメージでは、縦軸に時間、横軸に命令の並列度を示している。
　また、第１の命令流は、最低１命令ずつ発行されることで、時間ｔ内で処理が完了するものとする。
　図１９において、ブロック１５０１は第１命令流の命令実行の様子を示し、ｔ／４まで常に２つの命令の発行が行われ、その後３ｔ／４までは、１つの命令の発行が行われていることを示している。
　ブロック１５０２は、第２命令流の命令実行の様子を示し、ｔ／４までは２つの命令が実行されていることを示す。図１５（ａ）に示す優先度情報テーブル１３００では、上位４番目までの優先順位によると、第２命令流の命令の実行が３つまでが優先的に実行が許可されるようになっているが、発行の準備が完了していない場合には、次の優先順位に実行の許可がなされる。そのため、図１９に示すように、第２の命令流の命令が２つしか実行許可されない場合には、第１命令流の命令が２つ実行されることとなる。
　その後、第２の命令流においては、時間ｔ／４から３ｔ／４までの間は、３つの命令流が実行される。
　時間３ｔ／４の時点で、第１命令流に対応する実行命令カウンタの値は０となる。なぜなら、時間０からｔ／４までの間は２つの命令が発行されているので、第１命令流に対応する実行命令カウンタは、合計２の値が減算されていることとなり、１つずつの命令を発行した場合よりも、ｔ／４分だけ早く処理が終了する、つまり実行命令カウンタの値が０となるからである。
　そうすると、時間３ｔ／４の時点で、優先度情報テーブル１３００は、例えば図１５（ｂ）に示す優先度情報テーブル１３００ａへと更新され、以降の処理においては、第２命令流の命令が常に４つずつ発行されることとなる。
　そして、時間ｔに達すると、サイクルカウンタの値が０となり、各種カウンタの値は初期化され、且つ優先度情報テーブルの内容は初期状態の内容、つまり優先度情報テーブル１３００へと更新される。
　以上により、一定のサイクル内に一定の処理を完了した命令流は、それ以降プロセッサ上の実行リソースを消費しない状態とし、他命令流がより多く実行機会を得るようにすることが可能となる。
　４．第４の実施の形態
　ここでは、第１の実施の形態で示したプロセッサ１０を適用した映像処理システム１６００について説明する。
　映像処理システム１６００は、例えば、映像信号をデコード処理して、表示装置（テレビ等）へ出力する映像処理装置である。
　ここでは、映像処理システム１６００は、第１の実施の形態で示したプロセッサ１０を有しており、外部から受信した映像信号をデコードする処理、及びユーザー入力装置（リモコン）１６０５からの指示に基づく処理とを行う。
　なお、プロセッサ１０の構成は、図１、２にて示しているので、ここでは詳細な構成は省略する。以下の説明においては、必要に応じて第１の実施の形態で説明した構成要素を用いて説明する。
　プロセッサ１０は、Ｈ．２６４等の規格を用いて圧縮された映像信号をデコードするためには、ビットストリームの解析、可変長符号化された信号のデコード処理、逆量子化、逆周波数変換、動き補償、デブロックフィルタ処理を行う。これらは、映像に乱れを生じさせないよう、一定の性能を必ず保証する必要がある。ただし、それ以上の性能を割り当てる必要は無い。
　また、リモコン等のユーザーからの入力に対応する処理は、可能な限り迅速に処理を行う即応性が求められる。
　そこで、第１の実施の形態で示す第１命令流を映像信号をデコードする処理（映像デコード処理）と、第２命令流をユーザー入力装置１６０５から指示された処理（ユーザー入力処理）とすることで、単一のマルチスレッドプロセッサ上で、性能保証と高い応答性を両立したリアルタイム映像処理システムを構築することができる。
　なぜなら、優先度情報テーブル３００の優先度に従って、常に映像デコード処理に係る１つの命令が発行され、使用されない並列度、つまり映像デコード処理では使用されていない残り３つの演算器には、ユーザー入力処理に係る命令を割り当てることができるので、映像デコード処理に対する性能保証の条件を満たしつつ、ユーザー入力処理に係る命令を即座に実行できるからである。
　５．変形例
　以上、各実施の形態に基づいて説明したが、本発明は上記の各実施の形態に限られない。例えば、以下のような変形例が考えられる。
　（１）上記各実施の形態において、優先度情報テーブルは、優先度、命令流及び命令番号とから構成されるとしたが、これに限定されない。
　優先度情報テーブルの命令番号は無くてもよい。この場合、命令流の項目に出現する命令流を識別する値の出現数の累積値を用いることで、対応する命令番号を特定することができる。
　（２）上記各実施の形態において、単一マシンサイクルに演算器群に発行することができる命令は４命令としたが、これに限定されない。単一マシンサイクルに発行可能な命令数は２以上であればよく、４に限らない。
　（３）上記第２の実施の形態において、優先度情報テーブルの更新はソフトウェアの指示によるものとしたが、これに限定されない。
　ハードウェアの指示によるものであってもよい。
　この場合、優先度更新部１１１３は、ハードウェアからの指示によって、優先度決定部１１０７で保持している優先度情報を記憶している優先度情報テーブル１３００を更新する。
　具体的には、優先度更新部１１１３は、優先度決定部１１０７で保持している優先度情報テーブル１３００のエントリに対応した更新優先度情報を保持している。例えば、優先度更新部１１１３は、ハードウェアからの更新信号を受け取り、更新優先度情報に基づいて、対応する優先度情報テーブル１３００のエントリを更新する。また、ハードウェアの指示は、例えば、所定の命令が発行された（プログラム上実行された）ことを検出すると、指示がされるよう予め設定されている。
　なお、ハードウェアの指示により、1度に複数のエントリを更新してもよい。
　（４）上記第４の実施の形態において、映像処理システム１６００は、映像信号をデコードするものとしたが、これに限定されない。
　映像処理システム１６００は、映像信号をエンコードするものであってもよい。
　この場合、例えば、第１命令バッファは、映像信号をエンコードする処理に係る命令を保持し、第２命令バッファは、ユーザー入力処理に係る命令を保持し、各命令バッファで保持されている命令を優先度情報テーブルで示す優先度に従って実行することで実現できる。
　また、映像信号をデコードやエンコードする装置としては、ＤＶＤレコーダ、デジタルテレビ等がある。つまり、映像処理システム１６００は、映像や音声のメディア処理を行う装置であってもよい。
　（５）上記第４の実施の形態において、映像処理システム１６００に第１の実施の形態で示すプロセッサ１０を適用したが、これに限定されない。
　映像処理システム１６００には、第２の実施の形態で示すプロセッサ１０ａ及び第３の実施の形態で示すプロセッサ１０ｂの何れかを適用してもよい。
　（６）上記第２、及び第３の実施の形態で示すプロセッサ１０ａ及び１０ｂは、ＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）でとし、ＦＰＧＡの機能により優先度情報テーブルを更新するとしてもよい。
　（７）上記各実施の形態において、各命令バッファの命令保持部における記憶領域の個数は演算器の個数と同一としたが、これに限定されない。
　各命令バッファの命令保持部における記憶領域の個数は、演算器の個数よりの少なくてもよい。または、記憶領域の個数は、演算器の個数より多くてもよい。
　または、命令流の個数、つまりは命令バッファの個数（例えば、Ｍ個）について、各命令バッファの記憶領域がＺ個存在する場合に、全記憶領域の個数（Ｍ×Ｚ）は、演算器の個数以上であってもよい。この場合、例えば、発行命令決定部１０６は、全記憶領域の個数（Ｍ×Ｚ）から、優先度の順位に従って演算器の個数分の命令を取得することとなる。
　（８）上記第１の実施の形態において、第１命令流についてマシンサイクル毎に１命令を発行することで、所定の時間内に処理が完了する場合について説明したが、これに限定されない。
　第１命令流についてマシンサイクル毎に１命令を発行する機会が保証されることで、所定の時間内に処理が完了するようにしてもよい。
　また、第２の実施の形態においても同様に、第１命令流についてマシンサイクル毎に１命令を発行する機会が保証されることで、所定の時間内に処理が完了するようにしてもよい。
　さらに、第３の実施の形態においても同様に、第１命令流についてマシンサイクル毎に１命令を発行する機会が保証されることで、所定の時間内に処理が完了するようにしてもよい。この場合、性能監視部１１１４が有するＮ個の実行命令数カウンタは、対応する命令流の命令がプロセッサ１０ｂ上で実行されると、命令が実行された数だけダウンカウントされる。また、命令の発行が行われなかった場合においても、対応する命令流の命令に対して最優先の優先度が割り当てられたサイクルはダウンカウントされる。なお、動作開始時には、第３の実施の形態と同様に、Ｎ個の実行命令数カウンタそれぞれには、初期値が設定されるものとする。
　（９）上記各実施の形態、及び各変形例で説明した手法の手順を記述したプログラムをメモリに記憶しておき、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）などがメモリからプログラムを読み出して、読み出したプログラムを実行することによって、上記の手法が実現されるようにしてもよい。
　（１０）上記各実施の形態、及び各変形例で説明した手法の手順を記述したプログラムを記録媒体に格納して、頒布するようにしてもよい。
　（１１）これらの実施の形態および変形例の組合せであってもよい。
　６．補足
　（１）本発明の一実施態様である、Ｌ個（Ｌは２以上の整数）の演算器を有するプロセッサは、Ｍ個（Ｍは２以上の整数）の命令流各々が区別して入力され、各命令流を構成するＺ個（Ｚは２以上の整数であり、Ｍ×ＺはＬ以上であることを満たす）の命令を格納するためのＭ×Ｚ個の命令記憶領域を含む命令バッファと、前記命令バッファ内の前記Ｍ×Ｚ個の命令記憶領域に順序を付けた情報である順序情報を保持する順序情報保持手段と、前記命令バッファの前記Ｍ×Ｚ個の命令記憶領域に格納された命令を抽出するための抽出手段と、実行可能状態となっており前記Ｍ×Ｚ個の命令記憶領域に格納されている命令全てのうちから、前記順序情報に従った順序で、Ｌ個の命令を前記抽出手段に抽出させて、抽出された命令毎に別の演算器に入力する制御手段とを備えることを特徴とする。
　この構成によると、プロセッサは、M×Ｚ個の命令記憶領域に順序を付けた順序情報に基づいて、実行可能状態でありM×Ｚ個の命令記憶領域に格納されている命令全てのうちからＬ個の命令を抽出するので、一の命令流の命令と、他の命令流の命令とを同時に抽出することができる。そのため、プロセッサは、例えば、一の命令流が性能保証が要求される命令流であり、他の命令流が性能保証が要求されない命令流であるとすると、他の命令流の命令は、一の命令流が終了するまで待つ必要はないので、一の命令流に対する性能保証と、他の命令流に対する高い応答性とを両立することができる。
　（２）ここで、前記命令バッファは、前記Ｍ×Ｚ個の命令記憶領域それぞれについて、当該命令記憶領域に記憶されている命令が実行可能であるか否かを示すフラグを有しており、前記制御手段は、Ｍ×Ｚ個のフラグそれぞれの内容から、実行可能状態である命令全てを特定するとしてもよい。
　この構成によると、プロセッサは、Ｍ×Ｚ個の命令記憶領域それぞれについて、当該記憶領域に記憶されている命令が実行可能状態であるかをフラグを用いて管理しているので、実行可能状態の命令全てを容易に特定することができる。
　（３）ここで、前記Ｍ個の命令流のうち一の命令流は、所定時間内で処理の完了を保証すべき性能保証命令流であり、前記順序情報は、前記性能保証命令流の処理が前記所定時間内で終了することを保証するための最小個数の命令について、Ｌ以下の順序を付与した情報であるとしてもよい。
　この構成によると、プロセッサは、所定時間内で処理の完了を保証すべき性能保証命令流については、所定時間内で処理の完了を保証するための最小個数の命令に対してはＬ以下の順序が付されるので、常に最小個数の命令は実行されることとなり、所定時間内で処理が完了しないという処理破綻を生じることがない。
　（４）ここで、前記性能保証命令流は、画像のデコード処理を行うためのものであり、前記プロセッサは、画像のデコード処理を行う画像処理システムに備えられるとしてもよい。
　この構成によると、プロセッサは、性能保証が必要とされる画像のデコード処理と、他の命令流に対する高い応答性とを両立することができる。
　（５）ここで、前記性能保証命令流は、画像のエンコード処理を行うためのものであり、前記プロセッサは、画像のエンコード処理を行う画像処理システムに備えられるとしてもよい。
　この構成によると、プロセッサは、性能保証が必要とされる画像のエンコード処理と、他の命令流に対する高い応答性とを両立することができる。
　（６）ここで、前記プロセッサは、さらに、前記Ｍ個の命令流毎に、当該命令流において一の演算器へ出力された命令数を監視し、一の命令流において出力された命令数が所定値を超えると、当該命令流を構成するＺ個の命令が格納されたＺ個の命令記憶領域の順序を下げるように、前記順序情報を更新する順序情報更新手段を備えるとしてもよい。
　この構成によると、プロセッサは、一の命令流について発行された命令数が所定数に達すると、当該一の命令流を構成するＺ個の命令が格納されたＺ個の命令記憶領域の順序を下げるので、他の命令流に優先的に命令の発行が割り当てられる。従って、例えば、一の命令流の命令が終了した場合には、当該一の命令流に優先的に命令の発行が割り当てることは不要となるので、他の命令流に命令の発行を割り当てることで他の命令流に対する処理効率を上げることができる。
　（７）ここで、前記プロセッサは、さらに、前記Ｍ個の命令流毎に、当該命令流において一の演算器へ出力された命令を監視し、一の命令流において特定の命令が出力されると、当該命令流を構成するＺ個の命令が格納されたＺ個の命令記憶領域の順序を下げるように、前記順序情報を更新する順序情報更新手段を備えるとしてもよい。
　この構成によると、プロセッサは、一の命令流について特定の命令が発行されると、その直後に、当該一の命令流を構成するＺ個の命令が格納されたＺ個の命令記憶領域の順序を下げるので、他の命令流に優先的に命令の発行が割り当てられる。従って、例えば、一の命令流について特定の命令が実行され、その後優先的に命令を実行する必要がない場合には、当該一の命令流に優先的に命令の発行が割り当てるよりも、他の命令流に命令の発行を割り当てることで他の命令流に対する処理効率を上げることができる。
　本発明に係るプロセッサは、一の命令流に対する性能保証と、他の命令流に対する高い応答性とを必要とする装置に適用することができる。
　　　１０　　プロセッサ
　　１０１　　命令メモリ
　　１０２　　命令群決定部
　　１０３～１０５　　第１命令バッファ～第Ｎ命令バッファ
　　１０６　　発行命令決定部
　　１０７　　優先度決定部
　　１０８～１１０　　第１レジスタファイル～第Ｎレジスタファイル
　　１１１　　演算器群
　　１１２　　ライトバックバス
　　２０１　　第１命令保持部
　　２０１ａ～２０１ｄ　第１～第４の記憶領域
　　２０２　　第１命令流スケジューラ
　　２０３　　第２命令保持部
　　２０４　　第２命令流スケジューラ
　　２０５　　第Ｎ命令保持部
　　２０６　　第Ｎ命令流スケジューラ
　　２１１～２１４　　第１命令決定部～第４命令決定部
　　２１５　　命令選択部
　　２２１～２２４　　第１命令抽出部～第４命令抽出部
　　７５１～７５４　発行命令選択信号

Claims (8)

  1. 　Ｌ個（Ｌは２以上の整数）の演算器を有するプロセッサであって、
    　Ｍ個（Ｍは２以上の整数）の命令流各々が区別して入力され、各命令流を構成するＺ個（Ｚは２以上の整数であり、Ｍ×ＺはＬ以上であることを満たす）の命令を格納するためのＭ×Ｚ個の命令記憶領域を含む命令バッファと、
    　前記命令バッファ内の前記Ｍ×Ｚ個の命令記憶領域に順序を付けた情報である順序情報を保持する順序情報保持手段と、
    　前記命令バッファの前記Ｍ×Ｚ個の命令記憶領域に格納された命令を抽出するための抽出手段と、
    　実行可能状態となっており前記Ｍ×Ｚ個の命令記憶領域に格納されている命令全てのうちから、前記順序情報に従った順序で、Ｌ個の命令を前記抽出手段に抽出させて、抽出された命令毎に別の演算器に入力する制御手段とを備える
    　ことを特徴とするプロセッサ。
  2. 　前記命令バッファは、
    　前記Ｍ×Ｚ個の命令記憶領域それぞれについて、当該命令記憶領域に記憶されている命令が実行可能であるか否かを示すフラグを有しており、
    　前記制御手段は、
    　Ｍ×Ｚ個のフラグそれぞれの内容から、実行可能状態である命令全てを特定する
    　ことを特徴とする請求項１に記載のプロセッサ。
  3. 　前記Ｍ個の命令流のうち一の命令流は、所定時間内で処理の完了を保証すべき性能保証命令流であり、
    　前記順序情報は、
    　前記性能保証命令流の処理が前記所定時間内で終了することを保証するための最小個数の命令について、Ｌ以下の順序を付与した情報である
    　ことを特徴とする請求項１に記載のプロセッサ。
  4. 　前記性能保証命令流は、画像のデコード処理を行うためのものであり、
    　前記プロセッサは、
    　画像のデコード処理を行う画像処理システムに備えられる
    　ことを特徴とする請求項３に記載のプロセッサ。
  5. 　前記性能保証命令流は、画像のエンコード処理を行うためのものであり、
    　前記プロセッサは、
    　画像のエンコード処理を行う画像処理システムに備えられる
    　ことを特徴とする請求項３に記載のプロセッサ。
  6. 　前記プロセッサは、さらに、
    　前記Ｍ個の命令流毎に、当該命令流において一の演算器へ出力された命令数を監視し、一の命令流において出力された命令数が所定値を超えると、当該命令流を構成するＺ個の命令が格納されたＺ個の命令記憶領域の順序を下げるように、前記順序情報を更新する順序情報更新手段を備える
    　ことを特徴とする請求項１に記載のプロセッサ。
  7. 　前記プロセッサは、さらに、
    　前記Ｍ個の命令流毎に、当該命令流において一の演算器へ出力された命令を監視し、一の命令流において特定の命令が出力されると、当該命令流を構成するＺ個の命令が格納されたＺ個の命令記憶領域の順序を下げるように、前記順序情報を更新する順序情報更新手段を備える
    　ことを特徴とする請求項１に記載のプロセッサ。
  8. 　Ｌ個（Ｌは２以上の整数）の演算器を有するプロセッサで用いられる方法であって、
    　前記プロセッサは、
    　Ｍ個（Ｍは２以上の整数）の命令流各々が区別して入力され、各命令流を構成するＺ個（Ｚは２以上の整数であり、Ｍ×ＺはＬ以上であることを満たす）の命令を格納するためのＭ×Ｚ個の命令記憶領域を含む命令バッファと、
    　前記命令バッファ内の前記Ｍ×Ｚ個の命令記憶領域に順序を付けた情報である順序情報を保持する順序情報保持手段とを備え、
    　前記方法は、
    　前記命令バッファの前記Ｍ×Ｚ個の命令記憶領域に格納された命令を抽出するための抽出ステップと、
    　実行可能状態となっており前記Ｍ×Ｚ個の命令記憶領域に格納されている命令全てのうちから、前記順序情報に従った順序で、Ｌ個の命令を前記抽出ステップに抽出させて、抽出された命令毎に別の演算器に入力する制御ステップとを含む
    　ことを特徴とする方法。
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