WO2010128582A1 - プロセッサ - Google Patents

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WO2010128582A1
WO2010128582A1 PCT/JP2010/002939 JP2010002939W WO2010128582A1 WO 2010128582 A1 WO2010128582 A1 WO 2010128582A1 JP 2010002939 W JP2010002939 W JP 2010002939W WO 2010128582 A1 WO2010128582 A1 WO 2010128582A1
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instruction
resource
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instructions
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山名智尋
Original Assignee
パナソニック株式会社
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
    • G06F9/3838—Dependency mechanisms, e.g. register scoreboarding
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3802—Instruction prefetching
    • G06F9/3814—Implementation provisions of instruction buffers, e.g. prefetch buffer; banks
    • G—PHYSICS
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    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units

Definitions

  • the present invention relates to a processor capable of executing a plurality of instructions in parallel, and more particularly to a processor having a superscalar architecture.
  • the processor executes the instruction sequence stored in the memory. In order to improve execution performance, it is better to simultaneously execute a plurality of instructions that can be executed in parallel when executing an instruction sequence.
  • a superscalar architecture exists as a processor architecture that can execute multiple instructions in parallel. In a superscalar, if the definition of a resource (register, etc.) has not been completed by an instruction that is already being executed, the instruction that refers to that resource is stopped and the instruction without the next dependency is executed first. Control by hardware is performed.
  • the superscalar requires a complicated mechanism for holding and restoring the state of the processor at the time when the exception occurs.
  • VLIW Very Long Instruction Word
  • an instruction that can be executed in parallel by a compiler is extracted in advance during compilation, and a parallel execution code composed of a plurality of instructions that can be executed in parallel is generated.
  • the processor has a relatively simple configuration.
  • the code size is increased by inserting the NOP instruction and incompatibility with the existing instruction set.
  • Patent Document 1 An example of a command issue control method is disclosed in Patent Document 1.
  • issuance of instructions is controlled in units of instruction groups composed of one or more instructions in advance.
  • Patent Document 1 a table for storing information on resources (register files, etc.) defined and referenced by individual instructions in a predetermined issue group and waiting time information on the resources is prepared. . By utilizing the waiting time information, the dependency relationship with the instruction in the already issued instruction group is detected, and if there is a dependency, the issue of the instruction in the corresponding instruction group is stopped and the dependency relationship is detected. A method is proposed in which instructions in an instruction group with no error are issued first.
  • Patent Document 2 relates to an apparatus that counts the number of instructions that can be executed simultaneously in a thread, calculates the number of cycles spent in thread processing, considers priority, and efficiently issues instructions in a plurality of threads. Is disclosed.
  • Paragraph 0040 to Paragraph 0045 of Patent Document 2 describe a general instruction grouping technique implemented by existing hardware.
  • the present invention has been made in order to solve the above-described problems, and a processor capable of realizing, with simple hardware, efficient issue group determination (instruction grouping) from the viewpoint of execution performance when issuing instructions.
  • the purpose is to provide.
  • a processor is a processor capable of simultaneously issuing a plurality of instructions to a plurality of arithmetic units, wherein a cycle of the last instruction issuance to the plurality of arithmetic units is provided.
  • An instruction buffer for storing a plurality of instructions to be issued to the plurality of computing units in a next cycle; a first dependency existing between any two instructions stored in the instruction buffer; and the instruction buffer A second dependency existing between each stored instruction and each issued instruction is obtained, and the first dependency and the second dependency among the plurality of instructions stored in the instruction buffer are obtained.
  • a group determining unit that determines a group of instructions having no relationship as a group of instructions that can be issued to the plurality of computing units in the next cycle; The instructions included in the group, in the next cycle, and a dispatch unit for issuing to said plurality of arithmetic units.
  • the essential cause of the penalty cycle between instruction groups due to the grouping implemented by the instruction grouping mechanism of existing hardware is that the existing hardware only considers the dependency relationship between instructions stored in the instruction buffer. This is because it is impossible to detect a dependency relationship with an already issued instruction group.
  • the instruction group to be issued in the next cycle is determined by referring not only to the dependency relationship between the instructions stored in the instruction buffer but also to the dependency relationship with the already issued instruction. .
  • the penalties that occur between issued instruction groups can be alleviated, and when issuing instructions, efficient issue group determination (instruction grouping) is realized with simple hardware from the viewpoint of execution performance. it can.
  • the present invention can be realized not only as a processor having such a characteristic processing unit, but also as an instruction issuance control method using steps executed by the characteristic processing unit included in the processor as a step. be able to. It can also be realized as a program that causes a computer to execute the characteristic steps included in the instruction issue control method. Such a program can be distributed via a non-volatile recording medium such as a CD-ROM (Compact Disc-Read Only Memory) or a communication network such as the Internet.
  • a non-volatile recording medium such as a CD-ROM (Compact Disc-Read Only Memory) or a communication network such as the Internet.
  • the present invention not only the dependency relationship between the instructions existing in the instruction buffer to be issued, but also the dependency relationship between the instruction existing in the instruction buffer and the instruction in the already issued instruction group is detected and the instruction grouping is performed. To do. This alleviates the penalty between issued instruction groups and contributes to improved performance.
  • FIG. 1 is a diagram for comparing execution performance by ideal instruction grouping and instruction grouping with existing hardware.
  • FIG. 2 is a diagram showing a configuration of existing hardware (conventional processor).
  • FIG. 3 is a diagram showing details of instruction grouping implemented by existing hardware.
  • FIG. 4 is a diagram showing a configuration of the processor according to the embodiment of the present invention.
  • FIG. 5 is a diagram illustrating an example of a resource state storage table.
  • FIG. 6 is a diagram showing details of grouping performed by the processor according to the embodiment of the present invention.
  • FIG. 7 is a diagram showing execution performance by instruction grouping in the processor according to the embodiment of the present invention.
  • FIG. 8 is a flowchart of processing for detecting a resource in a non-ready state.
  • FIG. 9 is a flowchart of data write processing to the resource state storage table.
  • FIG. 10 is a flowchart of a command issue control method.
  • Fig. 1 is a diagram comparing the execution performance of two types of instruction grouping.
  • the comparison diagram of FIG. 1 includes columns of an instruction code 101, an ideal result 102, and a conventional result 103.
  • the instruction code 101 indicates an instruction code constituting a loop process.
  • the instruction code 101 includes a branch destination label, a mnemonic expression of the instruction code, and a resource to which the instruction refers or defines.
  • a processor in which each instruction indicated by the instruction code 101 is executed can execute a maximum of three instructions in parallel, and a load / store arithmetic unit, a product-sum arithmetic unit, an arithmetic arithmetic unit, and branch execution. Assume that the unit is composed of one element each.
  • the essence of the present invention is not limited by the configuration such as the maximum number of processors that can be executed in parallel, the type and number of arithmetic units, and the like.
  • the ld instruction and ldp instruction in the instruction code 101 are a load instruction and a load pair instruction that are executed by the load / store arithmetic unit, respectively.
  • the mac instruction is a product-sum operation instruction executed by the product-sum operation unit.
  • the add instruction is an addition instruction executed by an arithmetic operator.
  • the br instruction is a branch instruction executed by the branch execution unit. The details of the operation of the above instruction can be easily guessed by those skilled in the art. Therefore, detailed description thereof will not be repeated here.
  • the ld instruction and the ldp instruction have the number of cycles to completion of execution, that is, the latency is 2 cycles, and the latency of the other instructions is 1 cycle.
  • these execution cycles are provisional definitions, and the essence of the present invention is not limited by the definition of the number of cycles.
  • the ideal result 102 in the comparison table of FIG. 1 shows an ideal instruction grouping result.
  • the instruction code up to that row is defined as an issue group (a group of instructions issued in the same cycle), and the instruction immediately after that is newly issued. Defined as the first instruction code of the group.
  • the Penalty column indicates a penalty cycle, and the issue group up to that line indicates the number of penalty cycles when any instruction execution after the next issue group is stalled.
  • the ideal result 102 represents a result of instruction grouping in which a penalty cycle does not occur between instruction groups, that is, efficient in terms of execution performance.
  • the conventional result 103 in the comparison table of FIG. 1 shows the result of instruction grouping by the existing instruction grouping process.
  • the result of instruction grouping in the conventional result 103 is shown below. [ld r1, (r4 +)] [mac acc, r2, r5] [add r0, -1] (first instruction group) [ld r5, (r4 +)] [mac acc, r3, r1] (second instruction group) [ldp r2, r3, (r6 +)] [br r0,0 L0001] (third instruction group)
  • FIG. 2 is a diagram showing a configuration of existing hardware (conventional processor).
  • general instruction issuance control is performed on the premise of in-order parallel execution.
  • FIG. 2 shows a processor capable of executing three instructions in parallel, but the essence of the present invention is not limited by the number of parallel executions.
  • the processor includes instruction buffers 201 to 203, resource decoding units 211 to 213, dependency relationship detection units 231 and 232, and dispatch units 241 to 243.
  • Each of the instruction buffers 201 to 203 is a storage device that stores an instruction fetched from an instruction cache (not shown).
  • the resource decoding units 211 to 213 extract information on resources defined or referred to by instructions stored in the instruction buffers 201 to 203, information on computing units on which the instructions are executed, and the like.
  • Each of the dependency relationship detection units 231 and 232 detects the dependency relationship of the arithmetic unit in which the instruction is executed and the dependency relationship of the resource defined or referred to by the instruction. That is, each of the dependency relationship detection units 231 and 232 detects a dependency relationship between instructions that use a common arithmetic unit and a dependency relationship between instructions that define or refer to a common resource.
  • the dispatch units 241 to 243 issue each instruction included in the instruction group to the arithmetic unit as appropriate.
  • Fig. 3 shows the details of the grouping implemented by the existing hardware shown in Fig. 2.
  • All three instructions which are the instructions of the maximum number of parallel executions, are dispatched by the dispatch units 241, 242, and 243, and the instructions 311, 312, and 313 are issued to each arithmetic unit.
  • instructions 321, 322, and 323 are stored in the instruction buffers 201, 202, and 203, respectively.
  • both the instruction 321 and the instruction 323 are instructions executed by the load / store arithmetic unit and cannot be executed at the same time, so that resource constraints occur between the instructions 321 and 323. Therefore, only instruction 331 and instruction 332 are dispatched.
  • instructions 341 and 342 are stored in the instruction buffers 201 and 202, respectively. Since neither the resource constraint nor the data dependency constraint exists between the instructions 341 and 342, the instructions 351 and 352 are dispatched.
  • the register r1 defined by the instruction 311 (ld instruction) in the first instruction group is referred to by the instruction 332 (mac instruction) in the second instruction group, and therefore, between the first instruction group and the second instruction group.
  • Data dependency that is, true dependency occurs.
  • the latency of the ld instruction is 2 cycles. For this reason, a penalty of one cycle occurs before the execution of the instruction of the second instruction group starts. Therefore, in the comparison diagram of FIG. 1, “1” is shown in the Penalty item of the column of the add instruction of the conventional result 103.
  • FIG. 4 is a diagram showing a configuration of the processor according to the embodiment of the present invention.
  • the processor according to the present embodiment is a processor that can execute a maximum of three instructions in parallel.
  • the essence of the present invention is not limited to the maximum number that can be executed in parallel.
  • the processor includes instruction buffers 401 to 403, resource decode units 411 to 413, dispatch units 441 to 443, cycle decode units 451 to 453, non-ready detection units 461 to 463, dependency relationship detection units 431 and 432, Resource state storage table 470.
  • the instruction buffers 401 to 403, the resource decode units 411 to 413, and the dispatch units 441 to 443 are respectively the instruction buffers 201 to 203, the resource decode units 211 to 213, and the dispatch units 241 to 243 in the existing hardware shown in FIG. It is a component having the same function. Therefore, detailed description thereof will not be repeated here.
  • the cycle decode units 451, 452, and 453 decode the latency of the instructions stored in the instruction buffers 401, 402, and 403, respectively.
  • the non-ready detection units 461, 462, and 463 are the latency of the instructions stored in the instruction buffers 401, 402, and 403 output from the cycle decoding units 451, 452, and 453, respectively, and the resource decoding units 411, 412, and 413, respectively.
  • the resource information defined by the instruction stored in the output instruction buffer 401, 402, 403 is input and the latency is 2 or more, the resource defined by each instruction is determined to be non-ready in the cycle after the instruction group is issued. To do. That is, it is determined that the resource cannot be referenced or defined in the cycle (next cycle) after the instruction group is issued.
  • the instruction code [ld r1, (r4 +)] is stored in the instruction buffer 401.
  • This instruction is an instruction for defining the value of the memory at the address specified by referring to the register r4 in the register r1, and the latency is 2. Therefore, the register r1 defined by this instruction is determined to be non-ready in the cycle after the ld instruction is issued.
  • the resource determined to be non-ready (register r1) is registered in the resource state storage table 470.
  • FIG. 5 is a diagram illustrating an example of the resource state storage table 470.
  • the resource state storage table 470 is a storage device that stores a resource state for each resource, and stores a resource number 471, a ready flag 472, and a non-ready continuous cycle number 473 for each resource.
  • the ready flag 472 is a flag indicating whether or not resources can be referred from the next issue cycle.
  • the ready flag 472 is 1, it is possible to immediately refer to the resource from the next issue cycle, that is, the resource is not non-ready (that is, ready).
  • the ready flag 472 is 0, it is impossible to immediately refer to the resource from the next issue cycle, that is, the resource is not ready.
  • the non-ready continuous cycle number 473 indicates the number of cycles in which the non-ready state continues.
  • the register r1 is determined to be non-ready in the cycle after the ld instruction, so that the resource state storage table 470 has the non-ready output from the non-ready detection unit 461.
  • the ready flag 472 of the table entry corresponding to the register r1 is 1, the ready flag 472 is changed to 0, and 2 is registered in the non-ready continuing cycle number 473.
  • the resource state storage table 470 compares the number of non-ready continuous cycles to be newly registered with the number of existing cycles registered in the number of non-ready continuous cycles 473. . If the number of non-ready continuous cycles to be newly registered is larger, the resource state storage table 470 registers the new number of non-ready continuous cycles as the number of non-ready continuous cycles 473. In the resource state storage table 470, when the number of non-ready continuous cycles to be newly registered is smaller, the new cycle number is not registered in the non-ready continuous cycle number 473, and the existing cycle number is not registered. The non-ready continuous cycle number 473 continues to be registered.
  • the dependency relationship detection units 431 and 432 not only depend on the dependency relationship between the instructions stored in the instruction buffers 401, 402, and 403 (first dependency relationship in the claims), but also the instruction buffers 401 and 402 as in the existing hardware. , 403 and a dependency relationship (second dependency relationship in the claims) between each resource entry in the resource state storage table 470 is detected. That is, the dependency relationship detection units 431 and 432 refer to the ready flag 472 of each resource entry registered in the resource state storage table 470 and detect an instruction having a dependency relationship with an entry in a non-ready state.
  • the dependency relationship detection units 431 and 432 detect a dependency between the instructions stored in the instruction buffers 401, 402, and 403, or each instruction stored in the instruction buffers 401, 402, and 403 and the resource state storage table 470 When a dependency is detected between the entries corresponding to each resource, the instruction immediately before the instruction that detected the dependency is used as the issue group delimiter. Instructions up to the issue group delimiter are stored in the dispatch units 441, 442, and 443, and instructions up to the issue group delimiter stored in the dispatch units 441, 442, and 443 are issued to the computing unit as appropriate.
  • the non-ready detection units 461 to 463 set the ready flag 472 of the corresponding entry to 1 and the non-ready continuing cycle number 473 to 0. To do.
  • FIG. 6 shows details of the grouping performed by the processor shown in FIG.
  • the dispatch units 441, 442, and 443 issue all three instructions (instructions 511, 512, and 513), which are the maximum number of parallel executions, to each arithmetic unit.
  • instructions 521, 522, and 523 are stored in the instruction buffers 401, 402, and 403, respectively.
  • a resource constraint is generated between the instructions 521 and 523.
  • a true dependency relationship is generated between the instruction 511 and the instruction 522 by the register r1, and the latency of the ld instruction is 2. For this reason, the register r1 cannot be referred to immediately after the execution of the instructions 511, 512, and 513 of the first instruction group.
  • instructions 541, 542, and 543 are stored in the instruction buffers 401, 402, and 403, respectively. Since neither the resource constraint nor the data dependency constraint exists between the instructions 541, 542, and 543, the instructions 551, 552, and 553 are dispatched.
  • Figure 7 shows the execution performance of the proposed method.
  • the comparison diagram of FIG. 7 is obtained by adding the column of the result 604 of the present invention to the comparison diagram of FIG.
  • the column of the present invention result 604 shows the grouping result of instructions according to the present embodiment.
  • a one-cycle penalty occurs in the instruction grouping by the existing hardware shown in the column of the conventional result 103.
  • the penalty cycle does not occur in the result 604 of the present invention. Therefore, the problem of degrading execution performance has been solved.
  • FIG. 8 is a flowchart of a non-ready resource detection process using the non-ready detection unit 461. Note that the non-ready detection units 462 and 463 also perform the same processing as the non-ready detection unit 461, and thus detailed description thereof will not be repeated.
  • the resource decoding unit 411 detects a resource defined by an instruction in the instruction buffer 401 (S701).
  • the cycle decoding unit 451 detects the latency of the instruction in the instruction buffer 401 (S702).
  • the non-ready detection unit 461 determines whether or not the instruction in the instruction buffer 401 defines the resource used in the instruction based on the information obtained in S701 and S702 (S703).
  • the non-ready detection unit 461 determines that the resource is not in a non-ready state, that is, can be referred immediately from the next issue cycle (S705). ).
  • the non-ready detection unit 461 determines whether or not the latency of the instruction in the instruction buffer 401 is 2 or more (S704). If the latency is not 2 or more, that is, if the latency is 1 (NO in S704), the non-ready detection unit 461 indicates that the resource is not non-ready, that is, can be referred immediately from the next issue cycle. Determination is made (S705).
  • FIG. 9 is a flowchart of data write processing to the resource state storage table 470.
  • the resource state storage table 470 determines the total number of non-ready information detected by the non-ready detection algorithm described in FIG. 8 (S801). If there is no non-ready information (NO in S801), the resource state storage table 470 sets a predetermined number (in a typical example) of the number of non-ready continuing cycles 473 of all the non-ready entries in the table. Only "1") is subtracted (S808).
  • the resource state storage table 470 determines whether there is an overlap in the resource numbers of the non-ready information (S802). If there is an overlap in the resource numbers of the non-ready information (YES in 802), the resource state storage table 470 selects the non-ready information with the highest latency among the non-ready information of the same resource number (S803).
  • the resource state storage table 470 refers to the entry of the corresponding resource (non-ready resource) in the table (S804). This entry reference and subsequent entry content update are implemented in hardware in a maximum of three in parallel when the non-ready information output from the non-ready detection units 461 to 463 does not overlap.
  • the resource state storage table 470 determines whether the corresponding resource entry designated by the resource number of the non-ready information is in a ready state (S805).
  • the resource state storage table 470 immediately sets the ready flag 472 of the resource entry to 0 and registers the latency of the non-ready information in the non-ready continuing cycle number 473. (S807).
  • the resource state storage table 470 determines whether the number of non-ready continuous cycles of the corresponding resource entry is smaller than the latency of the non-ready information. (S806).
  • the resource state storage table 470 immediately stores the non-ready continuous cycle number 473 of the resource entry.
  • the latency of the non-ready information is registered.
  • the existing non-ready continuous cycle number is held in the corresponding entry of the resource state storage table 470 as it is.
  • the ready state of each resource in the resource state storage table 470 is appropriately updated by the above processing.
  • FIG. 10 shows a flowchart of a command issue control method.
  • the dependency relationship detection unit 431 detects the dependency relationship between the instruction stored in the instruction buffer 401 and the instruction stored in the instruction buffer 402. This dependency is defined as (dependency A-1) (S901).
  • the dependency relationship detection unit 432 stores the dependency relationship between the instruction stored in the instruction buffer 401 and the instruction stored in the instruction buffer 403, and the instruction stored in the instruction buffer 402 and the instruction buffer 403. Detect dependencies with the current instruction. This dependency is defined as (dependency A-2) (S901).
  • dependency relationship detection unit 431 detects the dependency relationship between the instruction stored in the instruction buffer 402 and each resource in the resource state storage table 470 together with the above (dependency A-1). This dependency is defined as (dependency B-1) (S902).
  • the dependency relationship detection unit 432 detects the dependency relationship between the instruction stored in the instruction buffer 403 and the entry of each resource in the resource state storage table 470 in both cases (dependency A-2). This dependency is defined as (dependency B-2) (S902).
  • the dependency relationship detection unit 431 detects the dependency and sends a control signal to the dispatch units 442 to 443 to suppress the dispatch of instructions stored in the instruction buffers 402 and 403. That is, only instructions stored in the instruction buffer 401 are dispatched (S905, S906).
  • the dependency relationship detection unit 432 detects the dependency and sends a control signal to the dispatch unit 443 to suppress the dispatch of the instruction stored in the instruction buffer 403. That is, only the instructions stored in the instruction buffers 401 and 402 are dispatched (S905, S906).
  • the above method is processing when there are three instruction buffers. However, even when there are four or more instruction buffers, when a plurality of dependency relationships are detected between instructions, the issue group for the closest dependency from the first instruction is detected. The method for controlling the issue group is the same so that there is no dependency between the instructions in the instruction group.
  • FIG. 4 shows an example in which the leading instruction buffer is fixed, but the instruction buffer is ring-coupled, the pointer indicating the leading instruction associated therewith is updated, and the dependency detecting unit and dispatching unit are changed by changing the leading pointer. It is also possible to implement more efficient processing such as changing the control of the above, but since this content is not the essence of this patent, description thereof will be omitted.
  • the present invention is a technology related to the basis of a parallel execution architecture, and can provide a processor with high execution performance despite simple hardware. According to the present invention, a simple architecture that can be executed in parallel can be realized while maintaining binary compatibility.

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Abstract

　プロセッサは、複数の演算器に発行する予定の複数の命令を格納する命令バッファ(４０１)～(４０３)と、命令バッファに格納された任意の２つの命令間に存在する依存関係である第１依存関係と、命令バッファに格納された各命令と発行済みの各命令との間に存在する依存関係である第２依存関係とを検出し、命令バッファに格納されている複数の命令のうち、第１依存関係及び第２依存関係のいずれをも有しない命令のグループを、複数の演算器に発行することが可能な命令のグループとして決定する依存関係検出部(４３１、４３２)と、決定されたグループに含まれる命令を、複数の演算器に発行するディスパッチ部(４４１)～(４４３)とを備える。

Description

プロセッサ
　本発明は、複数命令を並列実行可能なプロセッサに関し、特に、スーパースカラ型のアーキテクチャを有するプロセッサに関する。
　プロセッサは、メモリに格納された命令シーケンスを実行する。実行性能を向上させるには、命令シーケンスを実行する際に、並列実行可能な複数の命令を同時実行させる方がよい。
　複数命令を並列実行可能なプロセッサアーキテクチャに、スーパースカラというアーキテクチャが存在する。スーパースカラでは、あるリソース（レジスタ等）の定義が、既に実行中の命令により完了していない場合、そのリソースを参照する命令の発行を止めて、次の依存関係の無い命令を先に実行するハードウェアによる制御が行なわれる。
　しかしながら、上記スーパースカラでは、例外が発生した時点におけるプロセッサの状態を、保持及び復元するための複雑な機構が必要である。
　一方、複数の命令を並列実行可能なプロセッサアーキテクチャにＶＬＩＷ（Very Long Instruction Word）というアーキテクチャが存在する。ＶＬＩＷでは、コンパイラが並列実行可能な命令を予めコンパイル時に抽出し、並列実行可能な複数命令で構成された並列実行コードを生成する。
　ＶＬＩＷでは、プロセッサは比較的シンプルな構成となる。しかしながら、ＮＯＰ命令を挿入することによるコードサイズの増加、及び既存命令セットとの非互換という問題を有している。
　上述のように、複数命令を並列実行する方式には、スーパースカラ、ＶＬＩＷが存在し、各々に長所及び短所が存在する。
　命令発行制御の方法の一例が特許文献１に開示されている。特許文献１では、予め１つ以上の命令で構成される命令グループ単位で、命令の発行を制御している。
　また、特許文献１によれば、予め定められた発行グループ内の個々の命令が定義及び参照するリソース（レジスタファイル等）の情報とそのリソースの待ち時間情報とを格納するテーブルが用意されている。その待ち時間情報を活用する事によって、既に発行されている命令グループ内の命令との依存関係を検出し、依存が存在する場合には、該当する命令グループ内の命令の発行を止め、依存関係の無い命令グループ内の命令を先に発行するという手法を提案している。
　上記発行制御の方法によって、命令発行前に依存関係にある１つ以上の命令を有する命令グループを抽出し、命令スケジューリングを実施する事が可能となる。
　命令発行制御の方法の他の一例が特許文献２に開示されている。特許文献２は、スレッド内で同時実行可能な命令の数をカウントし、スレッド処理に費やすサイクル数を計算し、優先度を考慮し、複数のスレッド内の命令を効率的に発行する装置に関する発明を開示している。
　特許文献２の段落００４０～段落００４５では、既存ハードウェアで実施される一般的な命令グルーピングの手法について、説明されている。
　上記説明における、命令発行前の時点で実施される既存の命令グルーピング機構においては、発行しようとしている命令グループ内の命令に限って依存関係が抽出され、適宜発行グループの制御が実施される。
特許第３９８４７８６号公報 特開２００８－１２３０４５号公報（段落００４０～００４５）
　しかしながら、特許文献１に記載の発行制御方法では、命令キュー内に依存関係のある命令を保持し、その依存関係を逐次検出しながら、複数の命令グループに対して発行制御を実施する必要がある。また、命令発行時に命令グループ単位で動的に命令スケジューリングが実行されるため、命令発行後に例外が発生した場合のプロセッサの状態を復元するためのハードウェアの投資が必要になる。したがって、特許文献１に記載の発行制御方法では、上記２点の理由によりハードウェアが複雑化するという問題がある。
　また、特許文献２に記載の手法では、上記グルーピングの制約により、命令グループ内の命令間の依存関係、及び命令グループを跨った命令間の依存関係を考慮したグルーピングによる発行制御が実施できない。このため、命令実行時に、本来適切にグルーピングが実施されていれば発生しなかった、ペナルティサイクルが生じる場合がある。したがって、既存の命令発行前の時点における命令グルーピング機構では、最適な性能が達成できていないケースが発生する場合が考えられるという問題がある。
　本発明は、上述の課題を解決するためになされたものであり、命令発行の際に、実行性能の観点で効率的な発行グループの決定（命令グルーピング）を、簡素なハードウェアで実現できるプロセッサを提供することを目的とする。
　上記目的を達成するために、本発明のある局面に係るプロセッサは、複数の命令を複数の演算器に同時発行可能なプロセッサであって、前記複数の演算器への最後の命令発行のサイクルの次サイクルにて前記複数の演算器に発行する予定の複数の命令を格納する命令バッファと、前記命令バッファに格納された任意の２つの命令間に存在する第１依存関係と、前記命令バッファに格納された各命令と発行済みの各命令との間に存在する第２依存関係とを求め、前記命令バッファに格納されている前記複数の命令のうち、前記第１依存関係及び前記第２依存関係を有しない命令のグループを、前記次サイクルにて前記複数の演算器に発行することが可能な命令のグループとして決定するグループ決定部と、前記グループ決定部で決定された前記グループに含まれる前記命令を、前記次サイクルにおいて、前記複数の演算器に発行するディスパッチ部とを備える。
　既存ハードウェアの命令グルーピング機構で実施されるグルーピングにより、命令グループ間でペナルティサイクルが発生する本質的な原因は、既存ハードウェアでは命令バッファに格納された命令間の依存関係しか考慮しておらず、既に発行された命令グループとの依存関係を検出する事ができないからである。
　この構成によると、命令バッファに格納された命令間の依存関係だけでなく、すでに発行済みの命令との依存関係をも参照して、次サイクルにて発行される命令のグループを決定している。このため、発行済みの命令グループ間で発生するペナルティを緩和することができ、命令発行の際に、実行性能の観点で効率的な発行グループの決定（命令グルーピング）を、簡素なハードウェアで実現できる。
　なお、本発明は、このような特徴的な処理部を備えるプロセッサとして実現することができるだけでなく、プロセッサに含まれる特徴的な処理部が実行する処理をステップとする命令発行制御方法として実現することができる。また、命令発行制御方法に含まれる特徴的なステップをコンピュータに実行させるプログラムとして実現することもできる。そして、そのようなプログラムは、ＣＤ－ＲＯＭ（Ｃｏｍｐａｃｔ　Ｄｉｓｃ－Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）等の不揮発性の記録媒体やインターネット等の通信ネットワークを介して流通させることができるのは言うまでもない。
　本発明によると、発行しようとする命令バッファ内に存在する命令間の依存関係だけでなく、命令バッファ内に存在する命令と既に発行された命令グループ内の命令との依存関係も検出し命令グルーピングを行なう。このため、発行された命令グループ間のペナルティを緩和し、性能向上に寄与する。
　上記性能向上に関する理由をより詳細に考察すると、定性的には下記２点の様に説明できる。
　（１）本来先行して発行可能である命令が、既に発行された命令と依存関係を持つ後続の命令と同時発行されるために、既に発行された命令が完了するまで、依存関係を持つ後続命令と共に、発行を待たされるというケースを解消できるから。
　（２）既に発行された命令と依存関係を持つ後続命令を命令発行の先頭命令としてグルーピングを実施した方が並列度が向上する場合において、その後続命令が先頭命令とされない事によるグルーピング効率の悪化が削減できるから。
図１は、理想的な命令グルーピング及び既存ハードウェアでの命令グルーピングによる実行性能を比較する図である。 図２は、既存ハードウェア（従来のプロセッサ）の構成を示す図である。 図３は、既存ハードウェアにより実施される命令グルーピングの詳細を示す図である。 図４は、本発明の実施の形態に係るプロセッサの構成を示す図である。 図５は、リソース状態記憶テーブルの一例を示す図である。 図６は、本発明の実施の形態に係るプロセッサにより実施されるグルーピングの詳細を示す図である。 図７は、本発明の実施の形態に係るプロセッサでの命令グルーピングによる実行性能を示す図である。 図８は、非レディ状態のリソースの検出処理のフローチャートである。 図９は、リソース状態記憶テーブルへのデータの書込み処理のフローチャートである。 図１０は、命令発行の制御方法のフローチャートである。
　まず、一般的なスーパースカラ型のアーキテクチャを有するプロセッサについて説明した後に、本実施の形態に係るプロセッサについて説明する。
　図１は、２種類の命令グルーピングによる実行性能を比較した図である。
　図１の比較図は、命令コード１０１と、理想的結果１０２と、従来結果１０３との各欄より構成される。
　命令コード１０１には、ループ処理を構成する命令コードが示されており、命令コード１０１は、分岐先のラベルと、命令コードのニーモニック表現と、命令が参照又は定義するリソースとからなる。
　ここで、命令コード１０１に示される各命令が実行されるプロセッサ（図示せず）は、最大３命令を並列実行可能であり、ロード・ストア演算器、積和演算器、算術演算器及び分岐実行ユニットが各１要素で構成されているものとする。しかし、本発明の本質は、プロセッサの最大並列実行可能数、演算器の種類及び個数等の構成によりなんら制限されるものではない。
　命令コード１０１内のｌｄ命令及びｌｄｐ命令は、それぞれ、ロード・ストア演算器で実行される、ロード命令及びロードペア命令である。ｍａｃ命令は積和演算器で実行される、積和演算命令である。ａｄｄ命令は算術演算器で実行される、加算命令である。ｂｒ命令は分岐実行ユニットで実行される、分岐命令である。上記命令の動作の詳細については、当業者ならば容易に推察できよう。このため、その詳細な説明はここでは繰り返さない。
　ここで、ｌｄ命令、ｌｄｐ命令は、実行完了までのサイクル数、即ちレイテンシは２サイクルであり、その他の命令のレイテンシは１サイクルである事を想定する。しかし、これらの実行サイクルは仮の定義であり、本発明の本質は、これらのサイクル数の定義によりなんら制限されるものではない。
　図１の比較表の理想的結果１０２は、理想的な命令のグルーピング結果を示す。理想的結果１０２のＧｒｐの列に“／／”が存在する場合、その行までの命令コードが発行グループ（同一サイクルで発行される命令のグループ）として定義され、その直後の命令が新たな発行グループの先頭命令コードとして定義される。また、Ｐｅｎａｌｔｙの列はペナルティサイクルを示し、その行までの発行グループが、次発行グループ以降の何れかの命令実行をストールさせる場合のペナルティサイクル数を示すものとする。
　理想的結果１０２での命令グルーピングの結果を下記に示す。
[ld r1,(r4+)] [mac acc,r2,r5] [add r0,-1] （第１命令グループ）
[ld r5,(r4+)] （第２命令グループ）
[mac acc,r3,r1] [ldp r2,r3,(r6+)] [br r0,0 L0001] （第３命令グループ）
　理想的結果１０２は、命令グループ間にペナルティサイクルが発生しない、即ち実行性能の観点で効率が良い、命令グルーピングの結果を表す。
　なぜなら、理想的結果１０２では、第１命令グループ（ｌｄ，ｍａｃ，ａｄｄ）と第２命令グループ（ｌｄ）との間、及び第２命令グループ（ｌｄ）と第３命令グループ（ｍａｃ，ｌｄｐ，ｂｒ）との間で、ペナルティサイクルが発生していないからである。つまり、命令グループ間に依存関係にある場合には、全て命令実行開始までに、リソースの参照が可能となっている。
　図１の比較表の従来結果１０３は、既存の命令グルーピング処理による命令グルーピングの結果を示す。従来結果１０３での命令グルーピングの結果を下記に示す。
[ld r1,(r4+)] [mac acc,r2,r5] [add r0,-1] （第１命令グループ）
[ld r5,(r4+)] [mac acc,r3,r1] （第２命令グループ）
[ldp r2,r3,(r6+)] [br r0,0 L0001] （第３命令グループ）
　従来結果１０３では、命令グループ間での依存関係を考慮していないため、第１命令グループ（ｌｄ，ｍａｃ，ａｄｄ）と第２命令グループ（ｌｄ，ｍａｃ）との間に真の依存関係によるペナルティサイクルが発生する。なぜなら、ｌｄ命令が定義するレジスタｒ１を次のサイクルで、ｍａｃ命令が参照するためである。ｌｄ命令の実行完了までには２サイクルを要するため、ｍａｃ命令の実行開始までに１サイクルのペナルティサイクルが発生するからである。
　結局、理想的結果１０２では、下記に示す様にループ１回の実行に４サイクル要する。
　　　３（３命令グループの発行サイクル）＋１（ｌｄｐのループ運搬依存サイクル）＝４
　一方、従来結果１０３では、下記に示す様にループ１回の実行に５サイクル要する。
　　　３（３命令グループの発行サイクル）＋１（レジスタｒ１の依存に関するペナルティサイクル）＋１（ｌｄｐのループ運搬依存サイクル）＝５
　高々１サイクルの差であるが、繰り返し実行されるループ内のペナルティサイクルであるため、メディア処理等では２５％の性能劣化として問題が顕在化してしまう。
　次に、従来結果１０３では上記のようなグルーピングを実施してしまう理由について詳細に説明を行う。図２は、既存ハードウェア（従来のプロセッサ）の構成を示す図である。図２では、インオーダーな並列実行を前提とした、一般的な命令発行制御が行なわれる。なお、図２では、３つの命令を並列実行可能なプロセッサについて示しているが、本発明の本質は並列実行数により、なんら制限されるものではない。
　プロセッサは、命令バッファ２０１～２０３と、リソースデコード部２１１～２１３と、依存関係検出部２３１及び２３２と、ディスパッチ部２４１～２４３とを含む。
　命令バッファ２０１～２０３の各々は、命令キャッシュ（図示せず）からフェッチした命令を格納する記憶装置である。
　リソースデコード部２１１～２１３は、それぞれ、命令バッファ２０１～２０３に格納された命令が定義又は参照するリソースの情報、及び当該命令が実行される演算器の情報等を抽出する。
　依存関係検出部２３１及び２３２の各々は、命令が実行される演算器の依存関係、及び命令が定義又は参照するリソースの依存関係を検出する。つまり、依存関係検出部２３１及び２３２の各々は、共通の演算器を使用する命令間の依存関係、共通のリソースを定義又は参照する命令間の依存関係を検出する。
　ディスパッチ部２４１～２４３は、命令グループに含まれる各命令を適宜演算器に発行する。
　図３に、図２に示した既存ハードウェアにより実施されるグルーピングの詳細を示す。まず命令バッファ２０１、２０２、２０３にそれぞれ格納された命令３０１、３０２、３０３の間には資源制約、及びデータ依存制約のいずれもが存在しない。このため、最大並列実行数の命令である全３命令が、ディスパッチ部２４１、２４２、２４３によりディスパッチされ、命令３１１、３１２、３１３が各演算器へ発行される。
　次に命令バッファ２０１、２０２、２０３には、命令３２１、３２２、３２３がそれぞれ格納される。ここで命令３２１と命令３２３はどちらもロード・ストア演算器で実行される命令であり、同時に実行することができないため、命令３２１、３２３間には資源制約が発生する。したがって、命令３３１と命令３３２のみがディスパッチされる。
　最後に命令バッファ２０１、２０２には、命令３４１、３４２がそれぞれ格納される。命令３４１、３４２間には資源制約、データ依存制約のいずれも存在しないため、命令３５１、３５２がディスパッチされる。
　この時、第１命令グループの命令３１１（ｌｄ命令）が定義するレジスタｒ１を、第２命令グループの命令３３２（ｍａｃ命令）が参照するため、第１命令グループと第２命令グループとの間には、データ依存関係、即ち真の依存関係が発生する。ｌｄ命令のレイテンシは２サイクルである。このため、第２命令グループの命令の実行開始までに１サイクルのペナルティが発生してしまう。したがって、図１の比較図では、従来結果１０３のａｄｄ命令の列のＰｅｎａｌｔｙの項目に“１”が示されている。
　前述の通り、理想的な命令グルーピングではペナルティサイクルが発生していなかったので、既存ハードウェアの命令グルーピングでは、５／４＝１．２５、即ち２５％の性能劣化が顕在化する事になる。
　図４は、本発明の実施の形態に係るプロセッサの構成を示す図である。本実施の形態に係るプロセッサは、最大３命令を並列実行可能なプロセッサである。しかし、本発明の本質は最大並列実行可能数になんら制限されるものではない。
　プロセッサは、命令バッファ４０１～４０３と、リソースデコード部４１１～４１３と、ディスパッチ部４４１～４４３と、サイクルデコード部４５１～４５３と、非レディ検出部４６１～４６３と、依存関係検出部４３１及び４３２と、リソース状態記憶テーブル４７０とを含む。
　命令バッファ４０１～４０３、リソースデコード部４１１～４１３及びディスパッチ部４４１～４４３は、図２で示した既存ハードウェアにおける命令バッファ２０１～２０３、リソースデコード部２１１～２１３及びディスパッチ部２４１～２４３と、それぞれ同じ機能を有する構成要素である。このため、その詳細な説明はここでは繰り返さない。
　以下では、新規に追加された構成要素について説明する。
　サイクルデコード部４５１、４５２、４５３は、それぞれ、命令バッファ４０１、４０２、４０３に格納されている命令のレイテンシをデコードする。
　非レディ検出部４６１、４６２、４６３は、サイクルデコード部４５１、４５２、４５３からそれぞれ出力される命令バッファ４０１、４０２、４０３に格納された命令のレイテンシ、及びリソースデコード部４１１、４１２、４１３からそれぞれ出力される命令バッファ４０１、４０２、４０３に格納された命令が定義するリソース情報を入力として、レイテンシが２以上の場合、各命令が定義するリソースを命令グループ発行後のサイクルにて非レディと判定する。つまり、命令グループ発行後のサイクル（次サイクル）において、そのリソースを参照又は定義することができないと判定する。
　具体的には以下の様になる。
　例えば、命令バッファ４０１に命令コード［ｌｄ　ｒ１，（ｒ４＋）］が格納されているものとする。この命令はレジスタｒ４を参照することにより指定されるアドレスのメモリの値をレジスタｒ１に定義する命令であり、レイテンシは２である。したがって、この命令で定義されるレジスタｒ１は、ｌｄ命令発行後のサイクルにおいては、非レディと判定される。
　上記非レディと判定されたリソース（レジスタｒ１）は、リソース状態記憶テーブル４７０に登録される。
　ここで、リソース状態記憶テーブル４７０について説明する。図５は、リソース状態記憶テーブル４７０の一例を示す図である。リソース状態記憶テーブル４７０は、リソースごとにリソースの状態を記憶する記憶装置であり、リソースごとに、リソース番号４７１と、レディフラグ４７２と、非レディ継続サイクル数４７３とを記憶している。
　レディフラグ４７２は、次発行サイクルからリソースを参照可能か否かを示すフラグである。レディフラグ４７２が１の場合には、次発行サイクルからリソースを直ちに参照することが可能である、即ちリソースは非レディではないこと（レディであること）を示す。レディフラグ４７２が０の場合には、次発行サイクルからリソースを直ちに参照することが不可能である、即ちリソースは非レディであることを示す。
　非レディ継続サイクル数４７３は、非レディの状態が継続するサイクル数を示す。
　上述のｌｄ命令のレジスタｒ１に話を戻すと、レジスタｒ１は、ｌｄ命令後のサイクルにおいて非レディと判定されることより、リソース状態記憶テーブル４７０は、非レディ検出部４６１から出力された非レディ情報を受けて、レジスタｒ１に対応するテーブルエントリのレディフラグ４７２が１である場合には、レディフラグ４７２を０に変更し、非レディ継続サイクル数４７３に２を登録する。
　既にレディフラグ４７２が０の場合には、リソース状態記憶テーブル４７０は、新規に登録しようとする非レディ継続サイクル数と、非レディ継続サイクル数４７３に登録されている既存のサイクル数とを比較する。リソース状態記憶テーブル４７０は、新規に登録しようとする非レディ継続サイクル数のほうが大きい場合には、新規の非レディ継続サイクル数を、非レディ継続サイクル数４７３に登録する。リソース状態記憶テーブル４７０は、新規に登録しようとする非レディ継続サイクル数のほうが小さい場合には、新規のサイクル数を非レディ継続サイクル数４７３に登録することは行なわずに、既存のサイクル数が非レディ継続サイクル数４７３に継続して登録されたままとなる。以上、非レディ検出部４６１から出力される非レディ情報に関する、リソース状態記憶テーブル４７０の処理について説明したが、非レディ検出部４６２及び４６３から出力される非レディ情報に関しても同様の処理が並列に実施されるものとする。
　依存関係検出部４３１、４３２は、既存ハードウェアと同様に、命令バッファ４０１、４０２、４０３に格納された命令間の依存関係（請求項における第１依存関係）だけでなく、命令バッファ４０１、４０２、４０３に格納された各命令とリソース状態記憶テーブル４７０の各リソースのエントリとの間の依存関係（請求項における第２依存関係）を検出する。即ち、依存関係検出部４３１、４３２は、リソース状態記憶テーブル４７０に登録された、各リソースのエントリのレディフラグ４７２を参照し、非レディ状態であるエントリと依存関係にある命令の検出を行う。
　依存関係検出部４３１、４３２は、命令バッファ４０１、４０２、４０３に格納された命令間に依存を検出するか、又は命令バッファ４０１、４０２、４０３に格納された各命令とリソース状態記憶テーブル４７０の各リソースに対応したエントリとの間に依存を検出した場合、依存を検出した命令の直前の命令を発行グループの区切りとする。発行グループの区切りまでの命令がディスパッチ部４４１、４４２、４４３に格納され、ディスパッチ部４４１、４４２、４４３に格納された発行グループの区切りまでの命令が適宜演算器ユニットに発行される。
　リソース状態記憶テーブル４７０のエントリの依存関係によって、発行グループが決定された場合、非レディ検出部４６１～４６３は、該当するエントリのレディフラグ４７２を１に、非レディ継続サイクル数４７３を０に設定する。
　図６に、図４に示したプロセッサにより実施されるグルーピングの詳細を示す。まず、命令バッファ４０１、４０２、４０３にそれぞれ格納された命令５０１、５０２、５０３間には資源制約、データ依存制約いずれも存在しない。このため、ディスパッチ部４４１、４４２、４４３により最大並列実行数である全３命令（命令５１１、５１２、５１３）が各演算器へ発行される。
　次に命令バッファ４０１、４０２、４０３には、命令５２１、５２２、５２３がそれぞれ格納される。ここで命令５２１と命令５２３はどちらもロード・ストア演算器で実行されるため、命令５２１、５２３間には資源制約が発生する。さらに、命令５１１と命令５２２との間にはレジスタｒ１による真の依存関係が発生し、かつｌｄ命令のレイテンシは２である。このため、第１命令グループの命令５１１、５１２、５１３の実行直後にはレジスタｒ１を参照する事ができない。
　したがって、命令５１１と命令５２２との間には依存関係があると判定され、命令５２２の直前の命令５２１のみが第２命令グループとなる。したがって、命令５３１のみがディスパッチされる。
　最後に命令バッファ４０１、４０２、４０３には、命令５４１、５４２、５４３がそれぞれ格納される。命令５４１、５４２、５４３間には資源制約、データ依存制約いずれも存在しないため、命令５５１、５５２、５５３がディスパッチされる。
　この様に命令グループを定義すると、第１命令グループの５１１が定義するレジスタｒ１を、第３命令グループの５４１が参照するまでに、第１命令グループの５１１の実行が完了している。このため、命令５１１と命令５５１との間にはペナルティサイクルが発生しない。
　図７に本提案手法による実行性能を示す。図７の比較図は、図１の比較図に本発明結果６０４の欄を加えたものである。
　本発明結果６０４の欄は、本実施の形態による命令のグルーピング結果を示す。従来結果１０３の欄に示す既存ハードウェアによる命令グルーピングでは１サイクルのペナルティが発生している。しかし、本発明結果６０４では理想的結果１０２と同様にペナルティサイクルが発生しない。したがって、実行性能を劣化させる課題が解決されている。
　上記でも概要を説明したが、以下では図４の非レディ検出部４６１、４６２、４６３が実行する処理について詳細に説明する。図８は、非レディ検出部４６１を用いた非レディ状態のリソースの検出処理のフローチャートである。なお、非レディ検出部４６２、４６３も、非レディ検出部４６１と同様の処理を実行するため、その詳細な説明は繰り返さない。
　まず、リソースデコード部４１１にて、命令バッファ４０１内の命令が定義するリソースを検出する（Ｓ７０１）。次にサイクルデコード部４５１が、命令バッファ４０１内の命令のレイテンシを検出する（Ｓ７０２）。
　非レディ検出部４６１は、Ｓ７０１、Ｓ７０２で得た情報に基づき、命令バッファ４０１内の命令がその命令内で使用しているリソースを定義するか否かを判断する（Ｓ７０３）。
　命令がリソースを定義しないと判断した場合には（Ｓ７０３でＮＯ）、非レディ検出部４６１は、そのリソースは非レディ状態ではない、つまり、次発行サイクルから直ちに参照可能であると判定する（Ｓ７０５）。
　命令がリソースを定義すると判断した場合には（Ｓ７０３でＹＥＳ）、非レディ検出部４６１は、命令バッファ４０１内の命令のレイテンシが２以上か否かを判断する（Ｓ７０４）。レイテンシが２以上ではない場合、つまり、レイテンシが１の場合には（Ｓ７０４でＮＯ）、非レディ検出部４６１は、そのリソースは非レディではない、つまり、次発行サイクルから直ちに参照可能であると判定する（Ｓ７０５）。
　逆に、Ｓ７０３、Ｓ７０４の判定結果がどちらも真、即ち命令が特定のリソースを定義し、かつレイテンシが２以上であると判定した場合には（Ｓ７０３でＹＥＳ、かつＳ７０４でＹＥＳ）、非レディ検出部４６１は、そのリソースは非レディあると判定する（Ｓ７０６）。リソースが非レディであるとは、即ち次発行サイクルからは直ちに参照することができない事を示す。
　図９は、リソース状態記憶テーブル４７０へのデータの書込み処理のフローチャートである。
　まず、リソース状態記憶テーブル４７０には、非レディ検出部４６１～４６３から出力された非レディ情報（リソース番号、非レディ継続サイクル数（＝命令のレイテンシ））が入力される。リソース状態記憶テーブル４７０は、図８で説明した非レディ検出のアルゴリズムにより検出された、この非レディ情報の合計数を判定する（Ｓ８０１）。非レディ情報が１つも存在しない場合（Ｓ８０１でＮＯ）、リソース状態記憶テーブル４７０は、テーブル内の全ての非レディ状態にあるエントリの非レディ継続サイクル数４７３を所定の数（典型的な例では“１”）だけ減算する（Ｓ８０８）。
　非レディ情報が１つ以上存在する場合（Ｓ８０１でＹＥＳ）、リソース状態記憶テーブル４７０は、非レディ情報のリソース番号に重なりがあるか判定する（Ｓ８０２）。非レディ情報のリソース番号に重なりがある場合（８０２でＹＥＳ）、リソース状態記憶テーブル４７０は、同一のリソース番号の非レディ情報の内、最もレイテンシの大きい非レディ情報を選択する（Ｓ８０３）。
　リソース状態記憶テーブル４７０は、テーブル内の該当リソース（非レディリソース）のエントリを参照する（Ｓ８０４）。このエントリ参照及び以降のエントリ内容更新は、非レディ検出部４６１～４６３から出力された非レディ情報に重なりがない場合、最大３並列でハードウェア的に実施されるものとする。
　リソース状態記憶テーブル４７０は、非レディ情報のリソース番号で指定される該当リソースエントリがレディ状態であるかを判定する（Ｓ８０５）。
　該当リソースエントリがレディ状態であれば（Ｓ８０５でＹＥＳ）、リソース状態記憶テーブル４７０は、直ちに該当リソースエントリのレディフラグ４７２を０にし、非レディ継続サイクル数４７３に、非レディ情報のレイテンシを登録する（Ｓ８０７）。
　該当リソースエントリが既に非レディ状態である場合（Ｓ８０５でＮＯ）、リソース状態記憶テーブル４７０は、該当リソースエントリの非レディ継続サイクル数が、非レディ情報のレイテンシよりも小さい値であるかを判定する（Ｓ８０６）。
　該当リソースエントリの非レディ継続サイクル数４７３が、非レディ情報のレイテンシよりも小さい値である場合には（Ｓ８０６でＹＥＳ）、リソース状態記憶テーブル４７０は、直ちに該当リソースエントリの非レディ継続サイクル数４７３に、非レディ情報のレイテンシを登録する（Ｓ８０７）。
　該当リソースエントリの非レディ継続サイクル数４７３が、非レディ情報のレイテンシ以上の場合には（Ｓ８０６でＮＯ）、既存の非レディ継続サイクル数がそのままリソース状態記憶テーブル４７０の該当エントリに保持される。
　Ｓ８０７の処理の実施の有無に係わらず、最終的にはＳ８０８の処理が実施される。
　上述の処理により、リソース状態記憶テーブル４７０の各リソースのレディ状態が適切に更新される。
　図１０に、命令発行の制御方法のフローチャートを示す。
　まず、依存関係検出部４３１は、命令バッファ４０１に格納されている命令と命令バッファ４０２に格納されている命令との依存関係を検出する。この依存関係を（依存Ａ－１）と定義する（Ｓ９０１）。
　同時に、依存関係検出部４３２は、命令バッファ４０１に格納されている命令と命令バッファ４０３に格納されている命令との依存関係、及び命令バッファ４０２に格納されている命令と命令バッファ４０３に格納されている命令との依存関係を検出する。この依存関係を（依存Ａ－２）と定義する（Ｓ９０１）。
　さらに、依存関係検出部４３１は、上記（依存Ａ－１）と共に、命令バッファ４０２に格納されている命令とリソース状態記憶テーブル４７０の各リソースとの依存関係を検出する。この依存関係を（依存Ｂ－１）と定義する（Ｓ９０２）。
　さらに同時に、依存関係検出部４３２は、上記（依存Ａ－２）共に、命令バッファ４０３に格納されている命令とリソース状態記憶テーブル４７０の各リソースのエントリとの依存関係を検出する。この依存関係を（依存Ｂ－２）と定義する（Ｓ９０２）。
　（依存Ａ－１）、（依存Ａ－２）、（依存Ｂ－１）及び（依存Ｂ－２）の何れもが存在しない場合には（Ｓ９０３でＹＥＳ）、ディスパッチ部４４１、４４２、４４３は、命令バッファ４０１、４０２、４０３に格納されている全ての命令をディスパッチする（Ｓ９０４）。
　（依存Ａ－１）、（依存Ａ－２）、（依存Ｂ－１）及び（依存Ｂ－２）の何れかが存在する場合には（Ｓ９０３でＮＯ）、以下に示す命令ディスパッチの制御が行なわれる。
　つまり、（依存Ａ－２）及び（依存Ｂ－２）がどちらも存在せず、（依存Ａ－１）もしくは（依存Ｂ－１）が存在する場合、命令バッファ４０１に記憶されている命令もしくはリソース状態記憶テーブル４７０の対応エントリと、命令バッファ４０２に記憶されている命令との間に依存関係が存在する事を意味する。この場合、依存関係検出部４３１が上記依存を検出し、ディスパッチ部４４２～４４３に制御信号を送り、命令バッファ４０２、４０３に格納されている命令のディスパッチを抑制する。即ち、命令バッファ４０１に格納された命令のみがディスパッチされる（Ｓ９０５、Ｓ９０６）。
　また、（依存Ａ－１）及び（依存Ｂ－１）がどちらも存在せず、（依存Ａ－２）もしくは（依存Ｂ－２）が存在する場合、命令バッファ４０１もしくは命令バッファ４０２に記憶されている命令又はリソース状態記憶テーブル４７０の対応エントリと、命令バッファ４０３に記憶されている命令との間に、依存関係が存在する事を意味する。この場合、依存関係検出部４３２は上記依存を検出し、ディスパッチ部４４３に制御信号を送り、命令バッファ４０３に格納されている命令のディスパッチを抑制する。即ち、命令バッファ４０１、４０２に格納された命令のみがディスパッチされる（Ｓ９０５、Ｓ９０６）。
　さらに、（依存Ａ－１）あるいは（依存Ｂ－１）が存在し、かつ（依存Ａ－２）あるいは（依存Ｂ－２）が存在する場合（数学的に表すと「（（依存Ａ－１）｜｜（依存Ｂ－１））＆＆（（依存Ａ－２）｜｜（依存Ｂ－２））」）、命令バッファ４０２のディスパッチの抑制が優先される。即ち、（依存Ａ－１）あるいは（依存Ｂ－１）が存在する場合、（依存Ａ－２）あるいは（依存Ｂ－２）の存在に係わらず、命令バッファ４０２、４０３のディスパッチが抑制され、命令バッファ４０１に格納されている命令のみがディスパッチされる（Ｓ９０５、Ｓ９０６）。ここで、「＆＆」は論理積を示し、「｜｜」は論理和を示す。
　上述の処理により、命令バッファ４０１、４０２、４０３に格納されている命令間の依存関係だけでなく、既に発行された命令グループ内の命令との間の依存関係も検出し、命令グループの発行を制御することができる。このため、発行された命令グループ間のペナルティを緩和し、性能向上に寄与する事が可能となる。
　また上記方法は、命令バッファが３つの場合における処理であるが、命令バッファが４以上の場合においても、命令間に複数の依存関係が検出された場合、先頭命令から、最も近い依存に関して発行グループを制御する、即ち、命令グループ内の命令間に依存関係が存在しない様に、発行グループを制御する方法は同一となる。
　また、図４においては先頭の命令バッファが固定されている例であるが、命令バッファをリング結合し、それに伴う先頭命令を示すポインタを更新し、先頭ポインタ変更による、依存関係検出部、ディスパッチ部の制御変更を行う様な、より効率的な処理を実施する事も可能であるが、この内容については、本特許の本質ではない為、説明を省略する。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
　本発明は並列実行アーキテクチャの根幹に係わる技術であり、簡素なハードウェアにも係わらず、実行性能の高いプロセッサを提供可能とする技術である。本発明により、並列実行可能な簡素なアーキテクチャを、バイナリ互換性を維持しつつ実現可能である。
　したがって、組み込み分野、汎用ＰＣ（Personal Computer）分野、スーパーコンピューティング分野等の何れにおいても有用な技術となろう。
　２０１～２０３、４０１～４０３　命令バッファ
　２１１～２１３、４１１～４１３　リソースデコード部
　２３１、２３２、４３１、４３２　依存関係検出部
　２４１～２４３、４４１～４４３　ディスパッチ部
　４５１～４５３　サイクルデコード部
　４６１～４６３　非レディ検出部
　４７０　リソース状態記憶テーブル

Claims (14)

  1. 　複数の命令を複数の演算器に同時発行可能なプロセッサであって、
    　複数の演算器に発行する予定の複数の命令を格納する命令バッファと、
    　前記命令バッファに格納された任意の２つの命令間に存在する依存関係である第１依存関係と、前記命令バッファに格納された各命令と発行済みの各命令との間に存在する依存関係である第２依存関係とを検出し、前記命令バッファに格納されている前記複数の命令のうち、前記第１依存関係及び前記第２依存関係のいずれをも有しない命令のグループを、前記複数の演算器に発行することが可能な命令のグループとして決定するグループ決定部と、
    　前記グループ決定部で決定された前記グループに含まれる前記命令を、前記複数の演算器に発行するディスパッチ部と
    　を備えるプロセッサ。
  2. 　前記グループ決定部は、
    　前記命令バッファに格納された各命令によって、定義又は参照されるリソースの情報と実行される演算器の情報とを特定するリソースデコード部と、
    　前記リソースデコード部が特定した前記リソースの情報及び前記演算器の情報に基づいて、前記第１依存関係及び前記第２依存関係を検出する依存関係検出部とを含む
    　請求項１記載のプロセッサ。
  3. 　前記依存関係検出部は、前記命令バッファに格納された任意の２つの命令が、同一のリソースを定義もしくは参照する場合、又は、同一の演算器で実行される場合に、前記任意の２つの命令間に前記第１依存関係が存在すると判断する
    　請求項２記載のプロセッサ。
  4. 　前記依存関係検出部は、前記命令バッファに格納された各命令と発行済みの各命令とを比較し、２つの命令が、同一のリソースを定義もしくは参照する場合、又は、同一の演算器で実行される場合に、前記２つの命令間に前記第２依存関係が存在すると判断する
    　請求項２又は３記載のプロセッサ。
  5. 　前記グループ決定部は、さらに、
    　前記命令バッファに格納された命令ごとに、当該命令の前記演算器上での実行が完了するまでのサイクル数を抽出するサイクルデコード部と、
    　前記サイクルデコード部での抽出結果に基づいて、前記命令バッファに格納された命令ごとに、当該命令によって定義されるリソースの定義が完了するまでに所定のサイクル数以上を要するリソースを検出し、検出した前記リソースを、次サイクルにおいて参照することができない非レディ状態であると判定する非レディ検出部とを含み、
    　前記依存関係検出部は、前記命令バッファに格納された命令ごとに、当該命令が、発行済みの命令によって定義されるリソースが非レディ状態であると判定された前記リソースを参照する場合に、当該命令と前記発行済みの命令との間に前記第２依存関係が存在すると判断する
    　請求項４記載のプロセッサ。
  6. 　前記グループ決定部は、さらに、前記レディ検出部における判定結果に基づいて、リソースごとに、当該リソースが非レディ状態であるか否かを記憶しているリソース状態記憶テーブルを含み、
    　前記依存関係検出部は、前記リソース状態記憶テーブルを参照することにより、前記第２依存関係が存在するか否かを判断する
    　請求項５記載のプロセッサ。
  7. 　前記リソース状態記憶テーブルは、リソースごとに、当該リソースが次サイクルにおいて参照することができるレディ状態であるか否かを示すレディフラグと、当該リソースの前記非レディ状態が継続するサイクル数を示す非レディ継続サイクル数とを記憶している
    　請求項６記載のプロセッサ。
  8. 　前記リソース状態記憶テーブルは、前記ディスパッチ部により前記グループに含まれる前記命令が、前記複数の演算器に発行されるごとに、前記リソース状態記憶テーブルに記憶されている前記非レディ継続サイクル数を所定数減算する
    　請求項７記載のプロセッサ。
  9. 　前記リソース状態記憶テーブルは、前記命令バッファに格納された複数の命令が同一リソースを定義する場合、前記サイクルデコード部での抽出結果に基づいて、各命令の前記サイクル数のうち、最大のサイクル数を、前記リソース状態記憶テーブルに、前記同一リソースに対応する前記非レディ継続サイクル数として格納する
    　請求項７又は８記載のプロセッサ。
  10. 　前記リソース状態記憶テーブルに記憶されている前記レディフラグが既に前記非レディ状態を示しており、かつ前記非レディ継続サイクル数として既にサイクル数が設定されているリソースについて、前記命令バッファに格納されている命令が当該リソースを定義する場合には、前記命令バッファに格納されている前記命令の前記演算器上での実行が完了するまでのサイクル数が前記非レディ継続サイクル数よりも大きい場合にのみ、前記非レディ継続サイクル数に、前記命令バッファに格納されている前記命令の前記演算器上での実行が完了するまでのサイクル数を上書きする
    　請求項８記載のプロセッサ。
  11. 　前記依存関係検出部は、前記リソース状態記憶テーブルの前記レディフラグを参照することにより前記第２依存関係を検出する
    　請求項７～１０のいずれか１項に記載のプロセッサ。
  12. 　前記グループ決定部は、前記依存関係検出部により前記第１依存関係及び前記第２依存関係のいずれかが検出された場合、前記命令バッファに記憶されている命令のうち、検出された依存関係を有する命令よりも実行順で直前までの命令を、次サイクルに前記複数の演算器に発行することが可能な命令のグループとして決定する
    　請求項１１記載のプロセッサ。
  13. 　前記グループ決定部は、前記第２依存関係に基づいて、新たな前記グループを決定した場合、前記第２依存関係を求める際に参照した前記レディフラグに前記レディ状態であることを示す値を設定し、当該レディフラグに対応するエントリの前記非レディ継続サイクル数を０に設定する
    　請求項１２記載のプロセッサ。
  14. 　前記グループ決定部により、前記グループが決定された後、当該グループに含まれる命令の実行順で直後の命令を、次サイクルで発行される命令のグループの先頭命令とする
    　請求項１２又は１３に記載のプロセッサ。
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