WO2010060256A1 - 太阳能采集阵列控制器之间的数字信号传输方法 - Google Patents

太阳能采集阵列控制器之间的数字信号传输方法 Download PDF

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WO2010060256A1
WO2010060256A1 PCT/CN2009/000961 CN2009000961W WO2010060256A1 WO 2010060256 A1 WO2010060256 A1 WO 2010060256A1 CN 2009000961 W CN2009000961 W CN 2009000961W WO 2010060256 A1 WO2010060256 A1 WO 2010060256A1
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controller
bus
sub
level
resistor
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PCT/CN2009/000961
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肖刚
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上海神曦太阳能科技有限公司
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    • G05B19/02—Programme-control systems electric
    • G05B19/418—Total factory control, i.e. centrally controlling a plurality of machines, e.g. direct or distributed numerical control [DNC], flexible manufacturing systems [FMS], integrated manufacturing systems [IMS] or computer integrated manufacturing [CIM]
    • G05B19/4185—Total factory control, i.e. centrally controlling a plurality of machines, e.g. direct or distributed numerical control [DNC], flexible manufacturing systems [FMS], integrated manufacturing systems [IMS] or computer integrated manufacturing [CIM] characterised by the network communication
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    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
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    • G05B2219/42—Servomotor, servo controller kind till VSS
    • G05B2219/42237—Pwm pulse width modulation, pulse to position modulation ppm

Definitions

  • the invention relates to the field of digital signal transmission, and in particular to a digital signal transmission method between solar energy collection array controllers.
  • Tracked solar harvesting typically requires the use of multiple independent concentrating collectors to form an array, with each individual collector controlling the tracking of the sun by an electronic controller. All controllers are connected to a main controller that forms the sub-controller array of the main controller. The main controller is responsible for supplying power to the sub-controller and issuing commands to it, and detecting the operating state of the sub-controller. Therefore, a digital signal transmission channel is required between the main controller and the sub controller.
  • a digital signal transmission method between solar energy collection array controllers includes a main controller and one or more sub-controllers, characterized in that a main controller is And one or more sub-controllers are connected in parallel on a double-strand bus; the main controller and each sub-controller can drive the bus upward; when the bus is used for the DC power supply of the sub-controller, the main controller drives the bus level to The value of C is maintained; when the bus is used by the host controller to issue commands to the sub-controller, the host controller drives the bus to emit a widened pulse signal of level b to c; when the bus is used for sub-controllers to the main control When the answer signal is sent, the main controller stops driving the bus, and the sub-controller that sends the reply signal drives the bus to emit a widened pulse signal of level a to b, where a ⁇ b ⁇ c.
  • the invention has the advantages of superimposing the reverse multi-level widening pulse on the power line, so that the power and the signal are simultaneously transmitted by using a double-strand bus, the cost is low, the work is reliable, and the automatic signal address of a sub-controller can be supported. Setting method.
  • Figure 1 is a schematic diagram of the present invention.
  • FIG. 2 is an electrical schematic diagram of an example of the main controller bus output input of the present invention.
  • 3 is an exemplary electrical schematic diagram of the sub-controller bus output input of the present invention.
  • FIG. 4 is an example of a bus level waveform of the present invention.
  • 1 is the bus
  • 2 is the main controller
  • 3 is the sub-controller
  • 4 is the main controller micro-control chip
  • 5 is the sub-controller micro-control chip
  • 6 is the main controller micro-control chip to the bus c
  • the flat first signal output drive interface 7 is the main signal micro-control chip to the bus b level second signal output drive interface
  • 8 is the main controller micro-control chip digital signal sampling interface
  • 9 is the sub-controller micro Control chip digital signal output Port 10 is the first sampling interface of the digital signal of the sub-controller micro-control chip
  • 1 1 is the digital signal second sampling interface of the sub-controller micro-control chip
  • 12 is the large-capacity filter capacitor in the power circuit of the sub-controller
  • 13 is the anti-discharge diode of the sub-controller's power supply circuit that prevents the capacitor from being reversely discharged to the bus.
  • 14 is the instruction address byte output by the main controller.
  • the value of the byte in the example is 5; 15 is the command output from the main controller.
  • Content byte the value of the byte in the instance is 36;
  • 16 is the answer byte output by the sub-controller, the value of the byte in the example is 1; 17 and 18 are three-terminal voltage regulator components.
  • a digital signal transmission method between solar energy collection array controllers comprising a main controller and ⁇ one or more sub-controllers, characterized in that one main controller and one or more sub-controllers are connected in parallel On the dual-strand bus; each controller can drive the bus up; three levels are defined on the bus, a, b, c, satisfying the condition a ⁇ b ⁇ c ; when the bus is used for the DC power of the sub-controller When the power is supplied, the main controller drives the bus level to the c value and maintains it; when the bus is used by the main controller to issue an instruction to the sub controller, the main controller drives the bus to emit a widened pulse signal with a level from b to c.
  • one of the two-strand bus is a low-level bus one, and the other is a high-level bus+.
  • a is taken as 0V (which can vary from 0V to 0.4V)
  • b is taken as 5V (which can be changed between 2.4V and 5. 5V), which is compatible with TTL logic circuits. Standard, so the micro-control chip in the controller can directly read or drive the widened pulse with a range of levels from a to b.
  • c is taken as 13V (can vary between 1 1V and 14V) and is suitable for powering stepper motors with a rated voltage of 12V in the sub-controller.
  • the main controller includes a main controller micro control chip 4, the main controller micro control chip includes a first signal output drive interface 6 to the bus c level, and a second signal output drive interface 7 to the bus b level, the digital signal
  • the sampling interface 8 the digital signal sampling interface 8 is connected to one end of the fourth resistor R4, the other end of the fourth resistor R4 is connected to one end of the fifth resistor R5, and the other end of the fifth resistor R5 is connected to the ground of the main controller
  • the second signal output drive interface 7 is connected to the high level bus + of the bus 1 through the diode D1, and the first signal output drive interface 6 is connected to the base of the transistor T1 through the third resistor R3,
  • the emitter of the pole tube T1 is connected to the low-level bus of the bus 1, and the collector of the transistor T1 is connected to the 13V voltage of the main controller through the second resistor R2 and the first resistor R1, and the second resistor R2 and the first resistor R1
  • the connection point is connected to the gate of the
  • the transistor T1 When the first signal output of the microcontroller 4 drives the interface 6 to a high level, the transistor T1 conducts and drives the FET T2 to conduct, causing the bus level to rise to the c value.
  • the FET T2 When the first signal output drive interface 6 is low, the FET T2 is turned off. At this time, if the second signal output drive interface 7 is high, the high level directly drives the bus to the b level through the diode D1. Diode D1 is used to prevent reverse current from damaging the second signal output drive interface.
  • the change in level between a and b on the bus is sent to the digital signal sampling interface 8 via the fourth resistor R4.
  • a capacitor C1 is connected in parallel with the grounding interface to filter out the interference.
  • the sub-controller includes a sub-controller micro-control chip 5, which includes a digital signal output interface 9, a digital signal first sampling interface 10, a digital signal second sampling interface 1, and a digital signal output interface 9
  • the diode D2 is connected to the high level bus + of the bus 1
  • the digital signal first sampling interface 10 is connected to one end of the sixth resistor R12
  • the other end of the sixth resistor R12 is connected to the high level bus + of the bus 1 through the capacitor
  • the other end of the six resistor R12 is also connected to the 5V voltage of the main controller through the eighth resistor R13
  • the second sampling interface 1 of the digital signal is connected to one end of the seventh resistor R14, and the other end of the seventh resistor R14 is high with the bus 1.
  • the high-level bus of bus 1 is connected to the positive terminal of the power supply circuit inside the sub-controller through a diode 13.
  • the high-capacity capacitor 12 is provided between the positive pole of the power supply circuit and the low-level bus, and the low-level bus one and sub-control
  • the ground level of the device is connected; the positive pole of the power circuit simultaneously outputs 5V voltage through a three-terminal voltage regulator component 18 to the micro control chip 5 of the sub controller.
  • the c-level value of the bus establishes a bias voltage on capacitor C3 through the eighth resistor R13.
  • This bias causes the lower level of C3 to drop to zero when the bus level drops to b.
  • the lower end of C3 is connected to the digital signal through the sixth resistor R12.
  • a sampling interface 10 is detected, so the sampling interface is sensitive to changes in bus level between b and c.
  • the change in bus level between a and b is detected by the seventh resistor R14 loosening to the digital signal second sample interface 11.
  • the digital signal output interface 9 can drive the bus level to the b value via diode D2.
  • Diode D2 is used to prevent reverse current from damaging the digital signal output interface.
  • a large-capacity capacitor 12 is connected in parallel with the power supply circuit inside the sub-controller to maintain power supply to the control unit and the motor of the sub-controller when the power supply voltage is temporarily lost, and a diode 13 is connected in series to prevent the capacitor from discharging the bus, as shown in FIG. Show.
  • Each sub-controller has two digital signal sampling interfaces on the bus, wherein the first sampling interface 10 detects the change of the bus voltage in the interval b to c, and the second sampling interface 11 detects the change of the bus voltage in the interval a to b.
  • the main controller is provided with a digital signal sampling interface 8, which detects changes in the bus voltage in the range from a to b.
  • the first sampling interface of the sub-controller receives and demodulates the command signal from the main controller; the sampling interface of the main controller receives the reply signal from the sub-controller and demodulates it.
  • the second sampling interface of the sub-controller is used to detect a conflict condition in which the plurality of sub-controllers simultaneously send an answer signal. In the event of a collision, one of the sub-controllers in the conflict state can detect a collision through the second sampling interface.
  • Each level change of the widened pulse corresponds to one bit of the command or answer byte, and the interval between two adjacent level changes is the pulse width, which depends on the value of the corresponding bit.
  • the corresponding pulse width is set to 30 microseconds (which can vary between 20 and 40 microseconds).
  • the corresponding pulse width is set to 90 microseconds (available at 60 to 120 microseconds). Change between).
  • the master controller reduces the bus level to b for at least 200 microseconds before issuing each byte to ensure that the sub-controller has enough time to check out and prepare for byte reception.
  • the host controller waits for the sub-controller's response to first reduce the bus level to a value and maintain it for at least 200 microseconds. After the sub-controller detects the bus state, it can drive the bus to send an answer signal.
  • Figure 4 shows an actual waveform example.
  • the host controller first issues an instruction address byte (14 intervals in the figure).
  • the main controller will first The bus level drops to the b value and is maintained for 300 microseconds as a preparation phase for byte transmission.
  • the main controller issues a preliminary pulse with a c duration of 30 microseconds.
  • the byte content is after the preliminary pulse, where the interval between each two adjacent level changes represents one bit, the short interval (30 microseconds) represents 0, and the long interval (90 microseconds) represents 1.
  • the entire byte area is sequentially Q (b level short interval), 0 (c level short interval), 0 (b level short interval), 0 (c level short interval), 0 (b level) Short interval), 1 (c level long interval), 0 (b level short interval), 1 (c level long interval). Therefore, the transmitted byte is binary 00000101, or a decimal of 5. Finally, the bus resumes the power supply state (c level) after a b-level interval. This last interval is always a short interval in this example, but can also be used as a parity bit.
  • the 15 interval in Figure 4 is the instruction content byte that is sent by the main controller, and the 16 interval is the answer byte sent by the corresponding sub-controller. According to the same coding principle, the 15 interval corresponds to binary byte 00100100, or decimal 36. The 16 interval corresponds to binary byte 00000001, or decimal one.
  • the second sampling interface of the control chip maintains monitoring of the bus level when the output level of the sub-controller is a. If the monitoring finds that the bus level has risen to the b value at this time, it means that another second sub-controller on the bus is answering the main controller at the same address, and the answer is different from the first sub-controller. Different, so there is a conflict between the two. In such a case, the first sub-controller immediately stops outputting the reply signal and changes its own address to avoid further collision. Without knowing the second sub-controller above, it will continue to output the answer signal normally and continue to occupy the original address.
  • the signal received by the main controller is also exactly the same as the output of the second sub-controller, and does not contain conflicting content, because the signals output by the two conflicting sub-controllers are consistent before the conflict is discovered, and the conflict is found.
  • the first sub-controller has stopped outputting, so there is no case where two sub-controllers simultaneously output different signals.
  • all it receives is the response of the sub-controller with no changed address.
  • the host controller can treat the sub-controller that changed the address as a new sub-controller that appears at a new address.
  • All sub-controllers can be set to the same initial position when the controller is produced Address.
  • the primary controller sends an alternate address different from the above initial address to each of the sub-controllers when the system starts operating.
  • the sub-controller adjusts its own address to the alternate address.
  • the main controller periodically issues a query command to the alternate address. Once the primary controller finds that the alternate address is occupied by a sub-controller, it selects a vacant address as the new alternate address and notifies all sub-controllers. In this way, when the system works for a period of time, as the conflict is continuously discovered and the address is continuously adjusted, all the sub-controllers will automatically obtain a different address.

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Description

说 明 书 太阳能采集阵列控制器之间的数字信号传输方法 技术领域
本发明涉及数字信号传输领域， 具体涉及一种太阳能采集阵列 控制器之间的数字信号传输方法。
背景技术
跟踪式太阳能采集一般需要使用多个独立的聚光采集器组成阵 列， 每个独立的采集器由一个电子控制器控制对太阳的跟踪。 所有 的控制器都联接到一个主控制器， 构成主控制器的子控制器阵。 主 控制器负责子控制器的供电并对其发出指令， 同时检测子控制器的 工作状态。 因此， 在主控制器和子控制器之间需要有数字信号传输 通道。
为了保证各控制器之间的信号传输， 现有常用的办法是在主控 制器和各子控制器之间除了电源线之外再联接一根或多根信号线。 这个办法的缺陷是， 太阳能采集器之间要布设大量的连线， 不仅增 加成本， 也增加了系统的故障率。 改进的办法是不设专门的信号 线， 而是利用控制器之间的电源线传输信号。 为此已知的作法是在 电源线上叠加高频载波， 通过对高频载波的调制传输数字信号。 但 是这样作在每个控制器内都要增加调制解调电路， 同样提高成本和 增加故障率， 而且由于太阳能采集阵列占地较广， 控制器之间往往 相距较远， 高频载波不可避免地会引入干扰从而降低信号传输的可 靠性。
太阳能采集系统的控制器之间信号传输的另一个问题是子控制 器的地址设定。 在所有控制器共享一条信号线路的情况下， 为了获 得主控制器对各个子控制器的分别控制， 并且为了避免多个子控制 器同时对主控制器的指令发出回答而造成冲突， 每个子控制器必须 设有一个唯一的信号地址。 现有的解决方案是通过硬件或程序设定 的办法在每个子控制器的生产或安装时为其设定地址。 但这些方案 都有一系列共同的缺陷： 增加成本， 降低可靠性， 增加安装和维护 的复杂性。 ― 发明内容
本发明的目的在于提供一种太阳能采集阵列控制器之间的数字 信号传输方法， 利用子控制器的电源线路传输数字信号。
为了实现上述目的， 本发明的技术方案如下： 太阳能采集阵列 控制器之间的数字信号传输方法， 太阳能采集阵列控制器包括主控 制器和一个或多个子控制器， 其特征在于将一个主控制器和一个或 多个子控制器并联于一条双股总线上； 主控制器和每个子控制器都 可以向上驱动总线； 当总线用于子控制器的直流电源供电时主控制 器将总线电平驱动至 C值并予以维持； 当总线用于主控制器向子控 制器发出指令时主控制器驱动总线使之发出电平由 b到 c的调宽脉 冲信号； 当总线用于子控制器向主控制器发出回答信号时主控制器 停止驱动总线， 由发出回答信号的子控制器驱动总线使之发出电平 由 a到 b的调宽脉冲信号， 其中 a〈b<c。
本发明的优点在于利用在电源线路上叠加反向多电平调宽脉 冲， 做到用一条双股总线同时传送电源和信号， 成本低廉， 工作可 靠， 并可以支持一种子控制器的自动信号地址设定办法。
附图说明
图 1是本发明的原理图。
图 2是本发明的主控制器总线输出输入的一个实例电原理图。 图 3是本发明的子控制器总线输出输入的一个实例电原理图 图 4是本发明的总线电平波形实例。
具体实施方式
下面结合附图和实施例对本发明作详细说明。
附图中： 1 为总线， 2 为主控制器， 3 为子控制器， 4 为主控制 器微控制芯片， 5为子控制器微控制芯片， 6为主控制器微控制芯片 至总线 c电平的第一信号输出驱动接口， 7 为主控制器微控制芯片 至总线 b电平的第二信号输出驱动接口， 8 为主控制器微控制芯片 的数字信号采样接口， 9 为子控制器微控制芯片的数字信号输出接 口， 10为子控制器微控制芯片的数字信号第一采样接口， 1 1为子控 制器微控制芯片的数字信号第二采样接口， 12 为子控制器的电源电 路中的大容量滤波电容器， 13 为子控制器的电源电路中防止电容器 向总线反向放电的防放电二极管， 14 为主控制器输出的指令地址字 节， 实例中字节的值为 5 ; 15 为主控制器输出的指令内容字节， 实 例中字节的值为 36 ; 16 为子控制器输出的回答字节， 实例中字节 的值为 1 ; 17和 18为三端稳压元件。
太阳能采集阵列控制器之间的数字信号传输方法， 太阳能采集阵 列控制器包括主控制器和 {一个或 }多个子控制器， 其特征在于将一 个主控制器和一个或多个子控制器并联于一条双股总线上； 每个控 制器都可以向上驱动总线； 总线上定义三个电平值， 分别为 a, b, c， 满足条件 a〈b〈c ; 当总线用于子控制器的直流电源供电时主控制器将 总线电平驱动至 c值并予以维持； 当总线用于主控制器向子控制器 发出指令时主控制器驱动总线使之发出电平由 b到 c的调宽脉冲信 号； 当总线用于子控制器向主控制器发出回答信号时主控制器停止 驱动总线， 由发出回答信号的子控制器驱动总线使之发出电平由 a 到 b的调宽脉冲信号。 其中该双股总线中一股为低电平总线一， 另 一股为高电平总线 +。
根据本发明的一个具体实施方式， a取为 0V (可在 0V 到 0. 4V 之间变动） ， b取为 5V (可在 2. 4V 到 5. 5V 之间变动） ， 符合 TTL 逻辑电路的标准， 因此控制器中的微控制芯片可直接读出或驱 动电平范围为由 a到 b的调宽脉冲。 c取为 13V (可在 1 1V 到 14V 之间变动） ， 适合为子控制器中额定电压为 12V 的步进电机供电。
主控制器包括主控制器微控制芯片 4， 该主控制器微控制芯片包 括至总线 c电平的第一信号输出驱动接口 6， 至总线 b电平的第二 信号输出驱动接口 7， 数字信号采样接口 8， 该数字信号釆样接口 8 与第四电阻 R4 的一端连接， 第四电阻 R4 的另一端与第五电阻 R5 的 一端连接， 第五电阻 R5 的另一端与主控制器的地电平连接， 第二信 号输出驱动接口 7通过二极管 D1与总线 1的高电平总线 +连接， 第 一信号输出驱动接口 6通过第三电阻 R3与三极管 T1的基极连接， 三 极管 Tl的发射极与总线 1的低电平总线一连接， 三极管 T1的集电极 通过第二电阻 R2和第一电阻 R1 与主控制器的 13V电压连接， 第二电 阻 R2 和第一电阻 R1 的连接点与场效应管 T2 的栅极连接， 场效应管 T2 的漏极与第五电阻 R5 的一端连接， 场效应管 T2 的源极与主控制 器的 13V电压连接。
当微控制器 4的第一信号输出驱动接口 6为高电平时， 三极管 T1 导通并驱动场效应管 T2导通， 使总线电平升到 c值。
当第一信号输出驱动接口 6 为低电平时， 场效应管 T2 关闭。 此 时若第二信号输出驱动接口 7 为高电平， 该高电平直接通过二极管 D1将总线驱动至 b电平。 二极管 D1用以防止反向电流损坏第二信号 输出驱动接口。
总线上电平在 a和 b之间的变化通过第四电阻 R4 送往 数字信号 采样接口 8检出。 釆样接口与地线间并联一电容器 C1滤除干扰。
子控制器包括子控制器微控制芯片 5， 该子控制器微控制芯片 5 包括数字信号输出接口 9， 数字信号第一采样接口 10， 数字信号第 二采样接口 1 1， 数字信号输出接口 9通过二极管 D2与总线 1的高电 平总线 +连接， 数字信号第一采样接口 10与第六电阻 R12的一端连 接， 第六电阻 R12 的另一端通过电容与总线 1 的高电平总线 +连 接， 第六电阻 R12 的另一端还通过第八电阻 R13 与主控制器的 5V电 压连接， 数字信号第二采样接口 1 1与第七电阻 R14的一端连接， 第 七电阻 R14的另一端与总线 1的高电平总线 +连接。
总线 1 的高电平总线 +通过一个二极管 13与子控制器内部的电 源电路正极连接， 该电源电路正极与低电平总线一之间设有大容量 电容器 12， 低电平总线一与子控制器的地电平连接； 该电源电路正 极同时通过一个三端稳压元件 18 输出 5V电压给子控制器的微控制 芯片 5供电。
在总线无信号传输时， 总线的 c电平值通过第八电阻 R13在电容 器 C3上建立一个偏压。 该偏压使 C3 的下端电平在总线电平降至 b 值时即降为 0 。 C3 的下端电平通过第六电阻 R12 接入 数字信号第 一采样接口 10检出， 因此该采样接口对总线电平在 b和 c之间的变 化敏感。
总线电平在 a和 b之间的变化由第七电阻 R14松往数字信号第二 釆样接口 11检出。
当主控制器停止驱动总线时， 数字信号输出接口 9可通过二极管 D2将总线电平驱动至 b值。 二极管 D2用以防止反向电流损坏数字 信号输出接口。
子控制器内部的电源电路上并联一个大容量电容器 12， 用以当 电源电压短暂失落时维持对子控制器的控制元件和电机供电， 同时 串联一个二极管 13阻止电容器对总线放电， 如图 3所示。 每个子控 制器在总线上设两个数字信号采样接口， 其中第一采样接口 10检测 总线电压在 b到 c区间的变化， 第二采样接口 11检测总线电压在 a 到 b区间的变化。 主控制器设一个数字信号采样接口 8， 检测总线 电压在 a到 b区间的变化。
子控制器的第一采样接口接收来自主控制器的指令信号并予以解 调； 主控制器的采样接口接收来自子控制器的回答信号并予以解 调。 子控制器的第二采样接口用以检测多个子控制器同时发出回答 信号的冲突情况。 在发生冲突时， 处于冲突状态的子控制器中有一 个可通过第二采样接口检测到冲突。
调宽脉冲的每次电平改变对应于指令或回答字节的一个比特， 相邻两次电平改变的间隔时间为脉冲宽度， 它取决于对应比特的 值。 当该比特为 0时对应的脉冲宽度设为 30微秒 （可在 20到 40微 秒间变动） ， 当该比特为 1时对应的脉冲宽度设为 90 微秒 （可在 60到 120微秒间变动） 。 主控制器在发出每个字节之前先将总线电 平降至 b值并维持至少 200 微秒， 以保证子控制器有足够的时间检 出并作好字节的接收准备。 主控制器在等待子控制器的回答时先将 总线电平降至 a值并维持至少 200 微秒， 子控制器在检出该总线状 态后即可驱动总线发出回答信号。
图 4 显示了一个实际的波形例子。 在这个例子中， 主控制器首 先发出一个指令地址字节 （图中的 14区间） 。 这里主控制器首先将 总线电平降到 b值并维持 300微秒， 作为字节发送的准备阶段。 准 备阶段结束后， 主控制器发出一个电平为 c持续时间为 30微秒的预 备脉冲。 预备脉冲之后即为字节内容， 这里每两次相邻的电平变化 之间的间隔时间代表一个比特， 短间隔 （30 微秒） 代表 0， 长间隔 ( 90 微秒） 代表 1。 因此整个字节区域依次数过为 Q ( b电平短间 隔） ， 0 ( c电平短间隔） ， 0 ( b电平短间隔） ， 0 ( c电平 短间隔） ， 0 ( b电平短间隔） ， 1 ( c电平长间隔） ， 0 ( b 电平短间隔） ， 1 ( c电平长间隔） 。 故传输的字节为二进制 00000101， 或十进制的 5。 最后总线在经过一个 b电平间隔后恢复 供电状态 （ c电平） 。 这最后一个间隔在本例中总为短间隔， 但也 可以用作奇偶校验位。
图 4的 15区间为主控制器随即发出的指令内容字节， 16区间为 对应的子控制器发出的回答字节。 根据同样的编码原则， 15区间对 应于二进制字节 00100100， 或十进制的 36。 16区间对应于二进制 字节 00000001， 或十进制的 1。
在一个子控制器在输出回答信号的过程中， 当该子控制器的输出 电平为 a值时控制芯片的第二采样接口保持对总线电平的监测。 若 监测发现此时总线电平升至 b值， 则说明总线上另有第二个子控制 器正以同样的地址在对主控制器作出回答， 并且回答的内容与第一 个子控制器有所不同， 因此两者有所冲突。 在这样的情况下， 上述 第一个子控制器立即停止输出回答信号， 并改变自身地址以避免进 一步的冲突。 对此上述第二个子控制器并不知情， 它将继续正常输 出回答信号并继续占有原有地址。 而主控制器收到的信号也与第二 个子控制器的输出完全吻合， 并不含有冲突内容， 因为在冲突被发 现之前两个冲突的子控制器输出的信号是一致的， 而冲突被发现之 后上述第一个子控制器已停止输出， 所以不会出现两个子控制器同 时输出不同的信号的情况。 对主控制器而言， 它所收到的只是未改 变地址的子控制器的回答。 主控制器可以将改变地址的子控制器看 成是在一个新的地址出现的一个新的子控制器。
在控制器生产时所有的子控制器都可以设定一个相同的初始地 址。 主控制器在系统幵始工作时向各子控制器发送一个与上述初始 地址不同的备用地址。 当某个子控制器发现自己与另一子控制器地 址冲突时， 该子控制器将自身地址调整为备用地址。 在运转过程 中， 主控制器定期对备用地址发出查询指令。 一旦主控制器发现备 用地址被某个子控制器占据， 即另选一空置的地址作为新的备用地 址并通知所有的子控制器。 如此， 当系统工作了一段时间以后， 随 着冲突的不断被发现和地址的不断调整， 所有的子控制器都会自动 获得一个互不相同的地址。
在系统开始工作的一段时间内， 可能出现多个子控制器共享一个 地址的情况。 这对系统的工作只带来十分有限的影响， 因为太阳能 采集阵列的工作特性是， 在绝大多数情形下主控制器对子控制器的 动作指令是全体一致的， 即所有子控制器要么同时跟踪， 要么同时 休息。 主控制器需要对子控制器实施识别的主要情形是当主控制器 向子控制器调集数据时， 而这时多个子控制器共享一个地址的情况 只会导致子控制器的地址分离而不会导致数据混乱。

Claims

权 利 要 求 书
1、 太阳能釆集阵列控制器之间的数字信号传输方法， 太阳能采 集阵列控制器包括主控制器和一个或多个子控制器， 其特征在于将 一个主控制器和一个或多个子控制器并联于一条双股总线上； 每个 控制器都可以向上驱动总线； 当总线用于子控制器的直流电源供电 时主控制器将总线电平驱动至 c值并予以维持； 当总线用于主控制 器向子控制器发出指令时主控制器驱动总线使之发出电平由 b到 c 的调宽脉冲信号； 当总线用于子控制器向主控制器发出回答信号时 主控制器停止驱动总线， 由发出回答信号的子控制器驱动总线使之 发出电平由 a到 b的调宽脉冲信号， 其中 a〈b<c。
2、 如权利要求 1所述的太阳能采集阵列控制器之间的数字信号 传输方法， 其特征在于 a在 0V 到 0. 4V 之间， b在 2. 4V 到 5. 5V 之间， c在 1 1V 至 lj 14V 之间。
3、 如权利要求 1所述的太阳能采集阵列控制器之间的数字信号 传输方法， 其特征在于调宽脉冲信号的脉冲宽度对应于比特 0为 20 至 40微秒， 对应于比特 1为 60至 120微秒。
4、 如权利要求 1所述的太阳能采集阵列控制器之间的数字信号 传输方法， 其特征在于在控制器生产时所有的子控制器都可以设定 一个相同的初始地址， 主控制器在系统开始工作时向各子控制器发 送一个与上述初始地址不同的备用地址， 当某个子控制器发现自己 与另一子控制器地址冲突时， 该子控制器将自身地址调整为备用地 址， 在运转过程中， 主控制器定期对备用地址发出查询指令， 一旦 主控制器发现备用地址被某个子控制器占据， 即另选一空置的地址 作为新的备用地址并通知所有的子控制器； 一个子控制器在输出回 答信号的过程中， 当该子控制器的输出电平为 a值时保持对总线电 平的监测， 若监测发现此时总线电平升至 b值， 则说明总线上另有 第二个子控制器正以同样的地址在对主控制器作出回答， 并且回答 的内容与第一个子控制器有所不同， 因此两者有所冲突， 在这样的 情况下， 上述第一个子控制器立即停止输出回答信号， 并改变自身 地址以避免进一步的冲突， 上述第二个子控制器将继续正常输出回 答信号并继续占有原有地址。
5、 一种太阳能采集阵列控制器， 太阳能釆集阵列控制器包括主 控制器和一个或多个子控制器， 其特征在于将一个主控制器和一个 或多个子控制器并联于一条双股总线上， 该双股总线中一股为低电 平总线， 另一股为高电平总线。
6、 如权利要求 5所述的太阳能采集阵列控制器， 其特征在于主 控制器包括主控制器微控制芯片， 该主控制器微控制芯片包括第一 信号输出驱动接口， 第二信号输出驱动接口， 数字信号采样接口， 该数字信号采样接口与第四电阻的一端连接， 第四电阻的另一端与 第五电阻的一端连接， 第五电阻的另一端与主控制器的地电平连 接， 第二信号输出驱动接口通过二极管与总线的高电平总线连接， 第一信号输出驱动接口通过第三电阻与三极管的基极连接， 三极管 的发射极与总线的低电平总线一连接， 三极管的集电极通过第二电 阻和第一电阻与主控制器的 13V电压连接， 第二电阻和第一电阻的 连接点与场效应管的栅极连接， 场效应管的漏极与第五电阻的一端 连接， 场效应管的源极与主控制器的 13V电压连接。
7、 如权利要求 5所述的所述的太阳能采集阵列控制器， 其特征 在于子控制器包括子控制器微控制芯片， 该子控制器微控制芯片包 括数字信号输出接口， 数字信号第一釆样接口， 数字信号第二采样 接口， 数字信号输出接口通过二极管与总线的高电平总线连接， 数 字信号第一采样接口与第六电阻的一端连接， 第六电阻的另一端通 过电容与总线的高电平总线连接， 第六电阻的另一端还通过第八电 阻与主控制器的 5V电压连接， 数字信号第二采样接口与第七电阻的 一端连接， 第七电阻的另一端与总线的高电平总线连接。
8、 如权利要求 5所述的所述的太阳能采集阵列控制器， 其特征 在于总线的高电平总线通过一个二极管与子控制器内部的电源电路 正极连接， 该电源电路正极与低电平总线之间设有大容量电容器， 低电平总线与子控制器的地电平连接； 该电源电路正极同时通过一 个三端稳压元件输出 5V电压给子控制器的微控制芯片供电。
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