WO2010026145A1 - Mikroprozessor mit pipelineblasen-erfassungseinrichtung - Google Patents

Mikroprozessor mit pipelineblasen-erfassungseinrichtung Download PDF

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WO2010026145A1
WO2010026145A1 PCT/EP2009/061299 EP2009061299W WO2010026145A1 WO 2010026145 A1 WO2010026145 A1 WO 2010026145A1 EP 2009061299 W EP2009061299 W EP 2009061299W WO 2010026145 A1 WO2010026145 A1 WO 2010026145A1
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WO
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pipeline
clock cycle
microarchitecture
determination unit
execution clock
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PCT/EP2009/061299
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Andreas Kirschbaum
Lukusa Didier Kabulepa
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Continental Teves Ag & Co. Ohg
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    • G06F9/3869—Implementation aspects, e.g. pipeline latches; pipeline synchronisation and clocking
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    • G06F11/30—Monitoring
    • G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
    • G06F11/3466—Performance evaluation by tracing or monitoring
    • G06F11/348—Circuit details, i.e. tracer hardware

Definitions

  • the invention relates to a microprocessor according to the preamble of claim 1, a method for driving a microprocessor according to the preamble of claim 8 and the use of the microprocessor in motor vehicles.
  • Pipeline microarchitectures are a known way to increase the performance of the processing kernel in microprocessors.
  • the execution of machine instructions is broken down into successive subtasks, whose implementation is overlapping. This overlap allows an increase in the throughput when processing program commands or machine commands.
  • the number of instructions executed per clock cycle or clock unit can still be increased with extensions of the pipeline functionality.
  • One possible extension, for example, is the superscalar technique. With this technique, multiple machine instructions from a command sequence are simultaneously passed through dynamic allocation to parallel functional units.
  • the microprocessor itself handles the dynamic allocation during the execution of the instructions. Thus, the dynamic allocation does not already occur during compilation.
  • VLIW Very Long Instruction Word
  • the instructions are not dynamically assigned to the individual functional units at runtime by the processor, but the compiler groups parallel executable instructions.
  • pipeline conflicts also called pipeline hazards.
  • the occurrence of a pipeline conflict can temporarily halt pipeline execution, also referred to as a pipeline stall.
  • a pipeline stall does not block the entire pipeline. While an instruction is being halted, typically only the execution of subsequent instructions is delayed while the previous instructions continue to execute. The resulting gaps in pipeline processing are referred to as pipeline bubbles or pipeline bubbles.
  • pipeline conflicts can occur as an example in a pipeline microarchitecture:
  • control flow conflicts whereby, for example, the destination address results in a jump command from data of other commands and thus the execution of the jump command can be delayed by the evaluation time of this data of other commands.
  • branch prediction which speculatively calculate the jump address beforehand. Processing continues uninterrupted if the prediction proves correct. In the case of an incorrect jump prediction, however, executed commands must be discarded in the meantime (pipeline flush). This is especially true for long pipeline microarchitectures take a long time. Refilling the pipeline automatically results in pipeline bubbles in some pipeline stages.
  • Document EP 0 352 103 A2 proposes a processor and a method for operating a pipeline processing unit - A -
  • pipeline bubbles are detected by means of a pipeline bubble detection device in a first pipeline section, after which the pipeline bubbles are eliminated by an overwriting operation.
  • the object of the invention has been found to propose a microprocessor and a method for driving a microprocessor, which allows an improved avoidance of pipeline bubbles.
  • the invention is based in particular on the idea of supplementing a pipeline bubble detection device with a minimum execution clock cycle determination unit and / or a regular execution clock cycle determination unit in order to allow a relatively precise analysis of the occurrence of pipeline bubbles.
  • the microprocessor of the present invention is preferably adapted to allow software developers to more deeply analyze the quality of a program code for the occurrence of pipeline conflicts.
  • the microprocessor and the method according to the invention have the particular advantage that feedback regarding the pipeline behavior or the occurrence of pipeline bubbles can be provided for a part of a program code arbitrarily selected by the software developer.
  • a software developer can relatively quickly and easily analyze how much of a program part is involved in generating pipeline conflicts.
  • the program code can thereby be improved with regard to avoiding pipeline bubbles. This can advantageously be achieved by optimizing the compiler settings in conjunction with the optimization of the program code itself in the course of the verification of the program or program code by the software developer.
  • the pipeline microarchitecture preferably comprises at least parts of the controller of the microprocessor.
  • the term "edit” preferably includes the term “work off”.
  • a processing time in particular a non-discrete processing time, understood.
  • the pipeline bubble detection means preferably additionally comprises a real execution clock cycle determination unit for determining the substantially actual number of execution clock cycles in which one or more program instructions pass through and / or are processed by the pipeline microarchitecture.
  • the real-Abziehstaktzyklen- determination unit includes in particular a counter element.
  • the instruction set of the microprocessor has a pipeline bubble test start command and a pipeline bubble test stop command with which the pipeline bubble detection means can be driven to start and stop a pipeline bubble test, whereby the pipeline bubble detection means is activated and deactivated accordingly.
  • the minimum execution clock cycle determination unit preferably includes a machine code execution clock cycle allocation unit that determines the minimum number of execution clock cycles of the last loaded instruction from the machine code.
  • pipeline bubble detection device and the pipeline microarchitecture are designed in such a way that after loading the pipeline bubble test start instruction into the pipeline microarchitecture and / or when processing the pipeline bubble test start instruction in the pipeline Pipeline microarchitecture the minimum
  • Each of the execution clock cycle determination unit and the real execution clock cycle determination unit is started and is determined by the minimum and real number of execution clock cycles of one or more instructions, after which the minimum execution clock cycle determination unit and the real execution clock cycle determination unit are stopped Pipeline Bubble Test Stop Command Loaded into, Written to, or Restored from the Pipeline Microarchitecture.
  • the real execution clock cycle determination unit preferably comprises a monitor unit which, for each instruction processed by the pipeline microarchitecture, forms a difference between the actual number of execution clock cycles and the optimum number of execution clock cycles determined by the minimum execution clock cycle determination unit, if the pipeline bubbles Detection device is active, wherein the monitor unit in particular has a maximum value memory unit which stores the value of a maximum difference.
  • the pipeline bubble detection device has a result storage unit which has the input side with the minimum
  • Processing cycle and in which the sum of the optimum number of execution clock cycles and / or the sum of the actual number of execution cycles and / or a difference of these sums is stored, these sums being related to the processing cycle.
  • the program to be processed by the microprocessor has at least one pipeline bubble test start command and at least one pipeline bubble test stop command, which actuate the minimum execution clock cycle determination unit and a real execution clock cycle determination unit of the pipeline bubble detection device, and such a pipeline bubble test is started and terminated, thereby activating and deactivating the pipeline bubble detector by, in particular, after loading the pipeline bubble test start instruction into the pipeline microarchitecture, the minimum execution clock cycle determination unit and the real execution cycle cycles; Determination unit are each started and from these essentially the corresponding minimum and real number of clock cycles of one or more commands is determined, after which the minimum execution clock cycle determination unit and the real Abziehstaktzy When the pipeline bubble test stop command is loaded or executed or restored in the pipelined microarchitecture, it stops.
  • the program code has a pipeline bubble test start command and a pipeline bubble test stop command at various locations, whereby the portion of the program code included by these two instructions can be analyzed for the occurrence of pipeline bubbles and the corresponding one Program code part, most preferably in conjunction with the compiler settings, can be optimized.
  • microprocessor the entire microprocessor according to the invention or individual modules or parts of this microprocessor are implemented as a code, in particular as a bit code, which is used as a control of a general-purpose logic chip, such as an FPGA (field-programmable gate array).
  • a general-purpose logic chip such as an FPGA (field-programmable gate array).
  • the invention also relates to the use of the microprocessor in motor vehicles, in particular in motor vehicle control systems and / or safety systems, particularly preferably in motor vehicle brake systems.
  • the invention is preferably provided for optimizing program code by a software developer, in particular in a verification process of the program code.
  • FIG. 2 shows an exemplary instruction execution of a pipeline bubble test in a pipeline microarchitecture
  • FIG. 3 illustrates exemplary program code including a pipeline bubble test start command and a pipeline bubble test stop command, thereby enabling the software developer to analyze the quality of the program code for the occurrence of pipeline conflicts in a relatively flexible manner.
  • the pipelined microarchitecture 1 exemplified in FIG. 1 includes various pipeline stages. Depending on the design of the pipeline microarchitecture, the number of stages can vary widely. For example, FIG. 1 illustrates the following pipeline stages:
  • IF (instruction fetch) stage 10 In this pipeline stage, the machine code or OP code 14 and the associated data such as an operand or a destination address are fed via the input bus 15.
  • Stage 11 After an instruction has been fetched, the instruction is decoded in this stage 11.
  • Step 12 After a command has been decoded and identified, it is executed.
  • Stage 13 In this stage, the result is written back by means of the pipeline output bus 16, for example, into a register and, if necessary, kept ready for further processing steps.
  • Pipeline microarchitecture 1 is connected to pipeline bubble detector 2. The instructions fetched via input bus 4 are also provided to pipeline bubble detector 2. Once the pipeline bubble test start command BTON is preferably detected at stage 10, IF or at stage 11, ID, pipeline microarchitecture 1 triggers pipeline bubble detector 2 via signal path 17 to start a pipeline bubble test, followed by pipeline bubble detector 2 monitors pipeline execution.
  • the main purpose of the monitoring is to determine differences between the theoretically best or lowest number of clock cycle times and the number of clock cycle times actually incurred by command sequences.
  • pipeline bubble detector 2 After pipeline bubble detector 2 is started, it determines the minimum or optimal number of clock cycles of each instruction fetched in stage 10, IF by means of minimal execution clock cycle determination unit 3. For this purpose, it has a machine code execution clock cycle allocation unit 6, with which minimal Execution clock cycle determination unit 3 derives from the bit values or from the OP code of the instructions provided by input bus 15 the minimum number or theoretically best number of clock cycles of the instruction loaded in stage 10, IF. Via signal path 17, pipeline microarchitecture 1 notifies minimum execution clock cycle determination unit 3 when stage 10, IF has fetched a new instruction.
  • Counter element 5 of the real execution clock cycle determination unit 4 is connected to pipelined microarchitecture 1 via signal paths 17, 18 and 19, and thus can essentially handle the actually detected number of clock cycles of one or more program instructions.
  • monitor unit 7 of the real execution clock cycle determination unit 4.
  • monitor unit 7 respectively provides the monitoring result of the last processed program command.
  • monitor unit 7 includes, for example, a maximum value memory unit 20 which stores the value of a maximum difference relative to a processed instruction, ie the largest difference between the theoretically lowest number of clock cycles and the actual number of clock cycles incurred.
  • Result storage unit 9 (accumulator) is connected on the input side to the minimum execution clock cycle determination unit 3 and to real execution clock cycle determination unit 4 and stores, for example, the sum of the optimum number of execution clock cycles, the sum of the actual number of execution clock cycles, and a difference thereof Sums in each register, these three sums referring to the execution of all program instructions that are executed during a single pipeline bubble test by pipeline microarchitecture.
  • Result storage unit 9 is reset when minimum execution clock cycle determination unit 3 is triggered to start the pipeline bubble test.
  • Pipeline bubble detector 2 is active only during a pipeline bubble test, and otherwise provides no results, that is, in an inactive state. If a pipeline bubble test stop command BTOFF is the last stage 13, WB of the pipeline Microarchitecture 1 reaches, it sends a stop signal to the pipeline bubble detector 2. Thereafter, the respective pipeline bubble test is completed and the results obtained in the pipeline bubble detector 2 remain unchanged until the next pipeline bubble test start command BTON is loaded.
  • FIG. 2 illustrates an example flow of a pipeline bubble test started with event 41 and terminated with event 43.
  • the event 41 occurs after or when the pipeline bubble test start command BTON is fetched to the stage 10, IF.
  • event 43 occurs.
  • a schematic section 44 of a program comprising the pipeline bubble test commands BTON and BTOFF, the corresponding execution sequence of the instructions of this program section in a pipeline execution scheme 45 with respect to the microprocessor clock 46, clk.
  • FIG. 3 exemplifies how a software developer arbitrarily selects the pipeline bubble test commands BTON and BTOFF, 51 and 52 in the program code 50 can insert.

Abstract

Mikroprozessor, umfassend eine Pipeline-Mikroarchitektur (1) und eine Pipelineblasen-Erfassungseinrichtung (2), wobei die Pipelineblasen-Erfassungseinrichtung (2) eine Minimal-Abarbeitungstaktzyklen-Ermittlungseinheit (3) zur Ermittlung einer minimalen und/oder optimalen Anzahl an Abarbeitungstaktzyklen eines oder mehrerer Programmbefehle aufweist, die die Pipeline-Mikroarchitektur (1) durchlaufen und/oder von dieser bearbeitet werden.

Description

Mikroprozessor mit Pipelineblasen-Erfassungseinrichtung
Die Erfindung betrifft einen Mikroprozessor gemäß Oberbegriff von Anspruch 1, ein Verfahren zur Ansteuerung eines Mikroprozessors gemäß Oberbegriff von Anspruch 8 sowie die Verwendung des Mikroprozessors in Kraftfahrzeugen.
Pipeline-Mikroarchitekturen bzw. Pipelines stellen eine bekannte Möglichkeit dar, die Leistung des Verarbeitungskernes in Mikroprozessoren zu erhöhen. Dabei wird die Abarbeitung von Maschinenbefehlen in aufeinander folgende Teilaufgaben zerlegt, deren Durchführung überlappend erfolgt. Diese Überlappung ermöglicht eine Steigerung des Durchsatzes bei der Abarbeitung von Programmbefehlen bzw. Maschinenbefehlen. Die Anzahl der pro Taktzyklus bzw. Takteinheit ausgeführten Befehle kann mit Erweiterungen der Pipeline-Funktionalität noch erhöht werden. Eine mögliche Erweiterung bietet beispielsweise die Superskalartechnik an. Mit dieser Technik werden mehrere Maschinenbefehle aus einer Befehlssequenz gleichzeitig durch dynamische Zuteilung an parallel arbeitende Funktionseinheiten übergeben. Der Mikroprozessor wickelt selbst die dynamische Zuteilung während der Abarbeitung der Befehle ab. Somit geschieht die dynamische Zuteilung nicht bereits während des Kompilierens .
Die VLIW (Very Long Instruction Word) -Technik stellt eine alternative Erweiterungsmöglichkeit der Pipeline- Funktionalität dar. Im Gegensatz zur Superskalartechnik werden bei der VLIW-Technik die Befehle nicht dynamisch zur Laufzeit prozessorseitig den einzelnen Funktionseinheiten zugewiesen, sondern der Compiler gruppiert parallel ausführbare Befehle.
Auch unter Verwendung einer der oben angeführten Erweiterung kann die Leistung einer Pipeline-Mikroarchitektur durch Pipeline-Konflikte, auch Pipeline-Hazards genannt, beeinträch- tigt werden. Das Auftreten eines Pipeline-Konfliktes kann zum temporären Anhalten der Pipeline-Abarbeitung führen, was auch als Pipeline-Stall bezeichnet wird. Bei einem Pipeline- Stall wird nicht die gesamte Pipeline blockiert. Während eine Instruktion angehalten wird, wird typischerweise nur die Ausführung der nachfolgenden Befehle verzögert, während die vorausgehenden Befehle weiter ausgeführt werden. Die entstehenden Lücken in der Pipeline-Abarbeitung werden als Pipelineblasen bzw. Pipeline-Bubbles bezeichnet.
Folgende Pipeline-Konflikte können beispielhaft in einer Pipeline-Mikroarchitektur auftreten :
- Ressourcenkonflikte (Structural Hazards) : Dieser Fall tritt beispielsweise auf, wenn zwei verschiedene Pipeline- Stufen gleichzeitig auf die gleiche Ressource, wie zum Beispiel den gleichen single-port Speicher, zugreifen wollen.
- Datenabhängigkeiten (Data Hazards) : Ein Folgebefehl wartet beispielsweise darauf, dass ein vorheriger Befehl Daten in einem Register aktualisiert.
- Konflikte im Kontrollfluss (Control Hazards) : Kontroll- fluss-Konflikte, wobei sich beispielsweise die Zieladresse eine Sprungbefehls aus Daten anderer Befehle ergibt und sich somit die Abarbeitung des Sprungbefehls um die Auswertungszeit dieser Daten anderer Befehle verzögern kann. Um ein diesbezügliches Anhalten der Pipeline-Abarbeitung zu verhindern verwendet bzw. implementiert man beispielsweise Sprungvorhersagen (Branch-Prediction) , welche spekulativ die Sprungadresse vorher berechnen. Die Abarbeitung läuft ohne Unterbrechung weiter, wenn sich die Vorhersage als richtig erwiesen hat. Im Falle einer falschen Sprungvorhersage müssen allerdings in der Zwischenzeit ausgeführte Befehle verworfen werden (Pipeline-Flush) . Dies nimmt insbesondere für lange Pipeline-Mikroarchitekturen viel Zeit in Anspruch. Bei einem erneuten Auffüllen der Pipeline resultieren daraus automatisch Pipeline-Bubbles in einigen Pipeline-Stufen.
Zur Reduzierung von Pipelineblasen sind bereits verschiedene Techniken bekannt, die im Compiler oder in der Hardware- Implementierung der Pipeline bzw. in der Pipeline- Mikroarchitektur wirken. Für den Compiler wird in der Regel ein Satz von Konfigurationsparametern gesucht, die für eine vorgegebene Anwendung die Häufigkeit von Pipeline-Konflikten minimal hält. Auf der Hardwareseite werden in der Regel zusätzliche Vorkehrungen in die Pipeline-Mikroarchitektur implementiert, um das Auftreten von Pipelineblasen möglichst zu verhindern oder eine schnellere Lösung von Pipeline- Konflikten im Prozessor zu fördern.
In der Druckschrift WO 2004/111838 Al wird ein Verfahren beschrieben, das die durch Datenabhängigkeiten hervorgerufenen Pipeline-Konflikte teilweise vermeidet. Hierbei sorgen ange- passte Pipeline-Stufen dafür, dass sich zwei auf das gleiche Register zugreifende Befehle nicht blockieren.
Druckschrift US 2003/0200421 Al offenbart ein Verfahren, bei welchem der Prozessor die abzuarbeitenden Befehle nach mehreren Durchläufen so umordnet, dass die Abarbeitung möglichst ohne Pipeline-Konflikte durchgeführt wird. Bei diesen Verfahren sowie in anderen ähnlichen Veröffentlichungen liegt der Schwerpunkt auf eine Optimierung der Pipeline- Architektur, um Pipeline-Konflikte zu vermeiden.
Druckschrift EP 0 352 103 A2 schlägt einen Prozessor und ein Verfahren zum Betreiben einer Pipeline-Verarbeitungseinheit - A -
vor, bei welchem Pipeline-Blasen mittels einer Pipelineblasen-Erfassungseinrichtung in einem ersten Pipeline-Abschnitt detektiert werden, wonach die Pipelineblasen durch einen Ü- berschreibvorgang eliminiert werden.
Die Erfindung hat sich die Aufgabe gestellt einen Mikroprozessor und ein Verfahren zur Ansteuerung eines Mikroprozessors vorzuschlagen, welcher eine verbesserte Vermeidung von Pipelineblasen ermöglicht.
Die Aufgabe wird erfindungsgemäß gelöst durch den Mikroprozessor gemäß Anspruch 1 sowie das Verfahren gemäß Anspruch
Der Erfindung liegt insbesondere der Gedanke zu Grunde, eine Pipelineblasen-Erfassungseinrichtung um eine Minimal- Abarbeitungstaktzyklen-Ermittlungseinheit und/oder eine Re- al-Abarbeitungstaktzyklen-Ermittlungseinheit zu ergänzen, um eine relativ präzise Analyse des Auftretens von Pipelineblasen zu ermöglichen.
Der erfindungsgemäße Mikroprozessor ist vorzugsweise geeignet, um Software-Entwicklern eine vertiefte Analyse der Güte eines Programmcodes hinsichtlich des Auftretens von Pipeline-Konflikten zu ermöglichen.
Mit bekannten Verfahren zur Reduzierung von Pipelineblasen können viele Software-Entwickler ihre Beiträge zur Vermeidung von Pipeline-Konflikten nur begrenzt aktiv auswerten. Ein typischer Software-Entwickler erhält einen für sein Projekt vorkonfigurierten Compiler für eine feststehende Pipe- line-Mikroarchitektur in einem Mikroprozessor. Wenn sein Programmcode mit anderen Programmcodes zusammengefügt wird, kann er bislang nur ungenau abschätzen, in welchem Maße sein Programmcode Pipeline-Konflikte verursacht.
Der erfindungsgemäße Mikroprozessor und das erfindungsgemäße Verfahren haben insbesondere den Vorteil, dass Rückmeldungen hinsichtlich des Pipeline-Verhaltens bzw. des Auftretens von Pipelineblasen für einen vom Software-Entwickler beliebig ausgewählten Teil eines Programmcodes bereitgestellt werden können. Bei einem vorgegebenen Compiler für einen vorhandenen Mikroprozessor mit optimierter Pipeline-Mikroarchitektur kann dabei ein Software-Entwickler relativ schnell und einfach analysieren, in wie fern ein Programmteil an der Erzeugung von Pipeline-Konflikten beteiligt ist. Der Programmcode kann dadurch hinsichtlich einer Vermeidung von Pipelineblasen verbessert werden. Dies kann zweckmäßigerweise dadurch erreicht werden, dass im Zuge der Verifikation des Programms bzw. Programmcodes durch den Software-Entwickler die Compiler-Einstellungen im Zusammenwirken mit der Optimierung des Programmcodes selbst optimiert werden.
Die Pipeline-Mikroarchitektur umfasst vorzugsweise zumindest Teile des Steuerwerks des Mikroprozessors.
Der Begriff „bearbeiten" umfasst bevorzugt den Begriff „abarbeiten" .
Unter dem Begriff „optimieren" wird zweckmäßigerweise ein Optimieren hinsichtlich des Vermeidens von Pipelineblasen verstanden .
Unter der Anzahl an Taktzyklen wird vorzugsweise ebenfalls oder alternativ eine Abarbeitungszeit, insbesondere eine nicht diskrete Abarbeitungszeit, verstanden.
Die Pipelineblasen-Erfassungseinrichtung weist vorzugsweise zusätzlich eine Real-Abarbeitungstaktzyklen- Ermittlungseinheit zur Ermittlung der im Wesentlichen tatsächlichen Anzahl an Abarbeitungstaktzyklen, in welcher einer oder mehrere Programmbefehle die Pipeline- Mikroarchitektur durchlaufen und/oder von dieser abgearbeitet werden, auf. Die Real-Abarbeitungstaktzyklen- Ermittlungseinheit umfasst dabei insbesondere ein Zählerelement .
Es ist bevorzugt, dass der Befehlssatz des Mikroprozessors einen Pipelineblasen-Test-Startbefehl und einen Pipelineblasen-Test-Stoppbefehl aufweist, mit welchen die Pipelineblasen-Erfassungseinrichtung so angesteuert werden kann, dass ein Pipelineblasen-Test gestartet und beendet wird, wodurch die Pipelineblasen-Erfassungseinrichtung entsprechend aktiviert und deaktiviert wird.
Die Minimal-Abarbeitungstaktzyklen-Ermittlungseinheit weist vorzugsweise eine Maschinencode-Abarbeitungstaktzyklen- Zuordnungseinheit auf, welche die minimale Anzahl an Abarbeitungstaktzyklen des zuletzt geladenen Befehls aus dem Maschinencode ermittelt.
Es ist zweckmäßig, dass die Pipelineblasen- Erfassungseinrichtung und die Pipeline-Mikroarchitektur so ausgebildet sind, dass nach dem Laden des Pipelineblasen- Test-Startbefehls in die Pipeline-Mikroarchitektur und/oder bei Abarbeitung des Pipelineblasen-Test-Startbefehls in der Pipeline-Mikroarchitektur die Minimal-
Abarbeitungstaktzyklen-Ermittlungseinheit und die Real- Abarbeitungstaktzyklen-Ermittlungseinheit jeweils gestartet werden und durch diese die Minimal- und Realanzahl an Abarbeitungstaktzyklen von einem oder mehreren Befehlen ermittelt wird, wonach die Minimal-Abarbeitungstaktzyklen- Ermittlungseinheit und die Real-Abarbeitungstaktzyklen- Ermittlungseinheit gestoppt werden, wenn der Pipelineblasen- Test-Stoppbefehl in die Pipeline-Mikroarchitektur geladen oder in dieser ausgeführt oder von dieser zurückgeschrieben wird.
Die Real-Abarbeitungstaktzyklen-Ermittlungseinheit weist vorzugsweise eine Monitoreinheit auf, welche für jeden durch die Pipeline-Mikroarchitektur bearbeiteten Befehl ein Differenz aus der tatsächlichen Anzahl an Abarbeitungstaktzyklen und der durch die Minimal-Abarbeitungstaktzyklen- Ermittlungseinheit ermittelten optimalen Anzahl an Abarbeitungstaktzyklen bildet, falls die Pipelineblasen- Erfassungseinrichtung aktiv ist, wobei die Monitoreinheit insbesondere eine Maximalwert-Speichereinheit aufweist, welche den Wert einer maximalen Differenz speichert.
Es ist bevorzugt, dass die Pipelineblasen- Erfassungseinrichtung eine Ergebnisspeichereinheit aufweist, welche eingangsseitig mit der Minimal-
Abarbeitungstaktzyklen-Ermittlungseinheit und der Real- Abarbeitungstaktzyklen-Ermittlungseinheit verbunden ist und in welcher die Summe der optimalen Anzahl an Abarbeitungstaktzyklen und/oder die Summe der tatsächlichen Anzahl an Abarbeitungstaktzyklen und/oder eine Differenz dieser Summen gespeichert wird, wobei sich diese Summen auf die Abarbei- tung eines oder mehrerer Programmbefehle beziehen, insbesondere auf sämtliche Programmbefehle, die während eines einzelnen Pipelineblasen-Tests die Pipeline-Mikroarchitektur durchlaufen und/oder von dieser abgearbeitet und/oder bearbeitet werden.
Das Verfahren wird zweckmäßigerweise ergänzt, indem das von dem Mikroprozessor abzuarbeitende Programm zumindest einen Pipelineblasen-Test-Startbefehl und wenigstens einen Pipelineblasen-Test-Stoppbefehl aufweist, welche die Minimal- Abarbeitungstaktzyklen-Ermittlungseinheit und eine Real- Abarbeitungstaktzyklen-Ermittlungseinheit der Pipelineblasen-Erfassungseinrichtung ansteuern und so ein Pipelineblasen-Test gestartet und beendet wird, wodurch die Pipelineblasen-Erfassungseinrichtung aktiviert und deaktiviert wird, indem, insbesondere nach dem Laden des Pipelineblasen-Test- Startbefehls in die Pipeline-Mikroarchitektur, die Minimal- Abarbeitungstaktzyklen-Ermittlungseinheit und die Real- Abarbeitungstaktzyklen-Ermittlungseinheit jeweils gestartet werden und von diesen im Wesentlichen die entsprechende Minimal- und Realanzahl an Taktzyklen von einem oder mehreren Befehlen ermittelt wird, wonach die Minimal- Abarbeitungstaktzyklen-Ermittlungseinheit und die Real- Abarbeitungstaktzyklen-Ermittlungseinheit gestoppt werden, wenn der Pipelineblasen-Test-Stoppbefehl in der Pipeline- Mikroarchitektur geladen oder ausgeführt oder zurückgeschrieben wird. Besonders bevorzugt weist der Programmcode an verschiedenen Stellen jeweils einen Pipelineblasen-Test- Startbefehl und einen Pipelineblasen-Test-Stoppbefehl auf, wodurch der Teil des Programmcodes, der von diesen beiden Befehlen eingeschlossen ist, hinsichtlich des Auftretens von Pipelineblasen analysiert werden kann und der entsprechende Programmcodeteil, ganz besonders bevorzugt im Zusammenwirken mit den Compilereinstellungen, optimiert werden kann.
Es ist zweckmäßig, dass der gesamte erfindungsgemäße Mikroprozessor oder einzelne Module oder Teile dieses Mikroprozessors als Code, insbesondere als ein Bitcode, verwirklicht sind, welcher als Ansteuerung eines logischen Mehrzweckchips, wie besonders bevorzugt einem FPGA (field- programmable gate array) , verwendet wird. Vor allem bei relativ geringen Stückzahlen können so Kosten gegenüber der Verwendung von ASICs gespart werden.
Die Erfindung bezieht sich außerdem auf die Verwendung des Mikroprozessors in Kraftfahrzeugen, insbesondere in Kraftfahrzeugregelungssystemen und/oder -Sicherheitssystemen, dabei besonders bevorzugt in Kraftfahrzeugbremssystemen.
Die Erfindung ist vorzugsweise zur Optimierung von Programmcode durch einen Software-Entwickler vorgesehen, insbesondere in einem Verifikationsprozess des Programmcodes.
Weitere bevorzugte Ausführungsformen ergeben sich aus den Unteransprüchen und den nachfolgenden Beschreibungen von Ausführungsbeispielen an Hand von Figuren.
Es zeigen in schematischer Darstellung
Fig. 1 ein Ausführungsbeispiel einer Pipeline-
Mikroarchitektur und einer dieser zugeordneten Pipelineblasen-Erfassungseinrichtung, Fig. 2 eine beispielhafte Befehlsabarbeitung eines Pipelineblasen-Tests in einer Pipeline- Mikroarchitektur, und
Fig. 3 einen beispielhaften Programmcode, umfassend einen Pipelineblasen-Test-Startbefehl und einen Pipelineblasen-Test-Stoppbefehl, wodurch dem Software- Entwickler eine Analyse der Güte des Programmcodes hinsichtlich des Auftretens von Pipeline- Konflikten in relativ flexibler Weise ermöglicht wird.
Die in Fig. 1 beispielhaft veranschaulichte Pipeline- Mikroarchitektur 1 umfasst verschiedene Pipeline-Stufen. Je nach Auslegung der Pipeline-Mikroarchitektur kann die Anzahl der Stufen stark variieren. In Fig. 1 werden beispielsweise folgende Pipeline-Stufen veranschaulicht:
- IF (Instruction Fetch) Stufe 10: In diese Pipeline-Stufe werden der Maschinencode bzw. OP Code 14 und die dazu gehörenden Daten wie beispielsweise ein Operand oder eine Zieladresse über den Eingangsbus 15 eingespeist.
- ID (Instruction Decode) Stufe 11: Nachdem ein Befehl geladen bzw. geholt wurde, erfolgt die Dekodierung des Befehls in dieser Stufe 11.
- EX (Execution) Stufe 12: Nachdem ein Befehl dekodiert und identifiziert wurde, wird er ausgeführt.
- WB (Write Back) Stufe 13: In dieser Stufe wird das Ergebnis mittels des Pipeline-Ausgangsbusses 16 beispielsweise in ein Register zurückgeschrieben und gegebenenfalls für weitere Abarbeitungsschritte bereit gehalten. Pipeline-Mikroarchitektur 1 ist mit Pipelineblasen- Erfassungseinrichtung 2 verbunden. Die über Eingangsbus 4 geholten Befehle werden auch Pipelineblasen- Erfassungseinrichtung 2 zur Verfügung gestellt. Sobald der Pipelineblasen-Test-Startbefehl BTON vorzugsweise in der Stufe 10, IF oder in der Stufe 11, ID erkannt wird, triggert Pipeline-Mikroarchitektur 1 die Pipelineblasen- Erfassungseinrichtung 2 über den Signalpfad 17 zum Start eines Pipelineblasen-Tests, wonach Pipelineblasen- Erfassungseinrichtung 2 die Pipeline-Abarbeitung überwacht. Hierbei besteht die Überwachung hauptsächlich darin, Unterschiede zwischen der theoretisch besten bzw. geringsten Anzahl an Taktzyklenzeiten und der Anzahl tatsächlich angefallener Taktzyklenzeiten von Befehlsfolgen zu ermitteln. Nachdem Pipelineblasen-Erfassungseinrichtung 2 gestartet wird, bestimmt sie die minimale bzw. optimale Anzahl an Taktzyklen jedes in Stufe 10, IF geholten Befehls mittels Minimal- Abarbeitungstaktzyklen-Ermittlungseinheit 3. Hierfür weist diese eine Maschinencode-Abarbeitungstaktzyklen- Zuordnungseinheit 6 auf, mit welcher Minimal- Abarbeitungstaktzyklen-Ermittlungseinheit 3 aus den Bitwerten bzw. aus dem OP Code der durch Eingangsbus 15 bereitgestellten Befehle die minimale Anzahl bzw. theoretisch beste Anzahl an Taktzyklen des in Stufe 10, IF geladenen Befehls ableitet bzw. bestimmt. Über Signalpfad 17 teilt Pipeline- Mikroarchitektur 1 der Minimal-Abarbeitungstaktzyklen- Ermittlungseinheit 3 mit, wann die Stufe 10, IF einen neuen Befehl geholt hat. Zählerelement 5 der Real-Abarbeitungs- taktzyklen-Ermittlungseinheit 4 ist mit Pipeline- Mikroarchitektur 1 über Signalpfade 17, 18 und 19 verbunden und kann somit im Wesentlichen die tatsächlich erfasste Anzahl an Taktzyklen eines Befehl oder mehrerer Programmbefeh- Ie bzw. Befehle ermitteln. Eine Differenz aus der tatsächlichen Anzahl an Abarbeitungstaktzyklen und der durch die Mi- nimal-Abarbeitungstaktzyklen-Ermittlungseinheit 3 ermittelten optimalen Anzahl an Abarbeitungstaktzyklen des aktuellen Programmbefehls wird durch Monitoreinheit 7 der Real- Abarbeitungstaktzyklen-Ermittlungseinheit 4 gebildet. Somit stellt Monitoreinheit 7 jeweils das Überwachungsergebnis des zuletzt abgearbeiteten Programmbefehls bereit. Zusätzlich umfasst Monitoreinheit 7 beispielgemäß eine Maximalwert- Speichereinheit 20, welche den Wert einer maximalen Differenz bezogen auf einen abgearbeiteten Befehl speichert, also die größte Differenz zwischen der theoretisch geringsten Anzahl an Taktzyklen und der tatsächlich angefallenen Anzahl an Taktzyklen. Ergebnisspeichereinheit 9 (Accumulator) ist eingangsseitig mit der Minimal-Abarbeitungs-taktzyklen- Ermittlungseinheit 3 und mit Real-Abarbeitungs-taktzyklen- Ermittlungseinheit 4 verbunden und speichert beispielgemäß die Summe der optimalen Anzahl an Abarbeitungstaktzyklen, die Summe der tatsächlichen Anzahl an Abarbeitungstaktzyklen und eine Differenz dieser Summen in jeweils einem Register, wobei sich diese drei Summen auf die Abarbeitung sämtlicher Programmbefehle beziehen, die während eines einzelnen Pipelineblasen-Tests durch Pipeline-Mikroarchitektur abgearbeitet werden.
Ergebnisspeichereinheit 9 wird zurückgesetzt, wenn Minimal- Abarbeitungstaktzyklen-Ermittlungseinheit 3 zum Start des Pipelineblasen-Tests getriggert wird. Pipelineblasen- Erfassungseinrichtung 2 ist nur während eines Pipelineblasen-Tests aktiv und liefert ansonsten, also in einem inaktiven Zustand, keine Ergebnisse. Wenn ein Pipelineblasen-Test- Stoppbefehl BTOFF die letzte Stufe 13, WB der Pipeline- Mikroarchitektur 1 erreicht, sendet diese an Pipelineblasen- Erfassungseinrichtung 2 ein Stopp-Signal. Daraufhin ist der jeweilige Pipelineblasen-Test beendet und die in der Pipelineblasen-Erfassungseinrichtung 2 erhaltenen Ergebnisse bleiben unverändert, bis der nächste Pipelineblasen-Test- Startbefehl BTON geladen bzw. bearbeitet wird.
Fig. 2 veranschaulicht einen beispielhaften Ablauf eines Pipelineblasen-Tests, der mit dem Ereignis 41 gestartet und mit dem Ereignis 43 beendet wird. Das Ereignis 41 tritt auf, nachdem bzw. wenn der Pipelineblasen-Test-Startbefehl BTON in die Stufe 10, IF geholt wird. Wenn der Pipelineblasen- Test-Stoppbefehl BTOFF Befehl die letzte Pipeline-Stufe WB erreicht hat bzw. zurückgeschrieben wird, tritt das Ereignis 43 auf. Zur Veranschaulichung dient dabei ein schematischer Ausschnitt 44 aus einem Programm, welche die Pipelineblasen- Test-Befehle BTON und BTOFF umfasst, die entsprechende Abarbeitungsfolge der Befehle dieses Programm-Ausschnitts in einem Pipeline-Abarbeitungsschema 45 in Bezug zum Mikroprozessortakt 46, clk.
Mit dem oben beschriebenen Verfahren verfügt ein Software- Entwickler über eine relativ hohe Flexibilität bei der Auswahl des zu untersuchenden Teils eines Programmcodes 50. Fig. 3 veranschaulicht beispielhaft, wie ein Software- Entwickler beliebig die Pipelineblasen-Test-Befehle BTON und BTOFF, 51 und 52 in den Programmcode 50 einfügen kann.

Claims

Patentansprüche
1. Mikroprozessor, umfassend eine Pipeline-Mikroarchitektur
(1) und eine Pipelineblasen-Erfassungseinrichtung (2), dadurch gekennzeichnet, dass die Pipelineblasen-Erfassungseinrichtung (2) eine Mini- mal-Abarbeitungstaktzyklen-Ermittlungseinheit (3) zur Ermittlung einer minimalen und/oder optimalen Anzahl an Abarbeitungstaktzyklen eines oder mehrerer Programmbefehle aufweist, die die Pipeline-Mikroarchitektur (1) durchlaufen und/oder von dieser bearbeitet werden.
2. Mikroprozessor nach Anspruch 1, dadurch gekennzeichnet, dass die Pipelineblasen-Erfassungseinrichtung (2) zusätzlich eine Real-Abarbeitungstaktzyklen- Ermittlungseinheit (4), insbesondere umfassend ein Zählerelement (5), aufweist, zur Ermittlung der im Wesentlichen tatsächlichen Anzahl an Abarbeitungstaktzyklen, in welcher einer oder mehrere Programmbefehle die Pipeline-Mikroarchitektur (1) durchlaufen und/oder von dieser abgearbeitet werden.
3. Mikroprozessor nach Anspruch 2, dadurch gekennzeichnet, dass der Befehlssatz des Mikroprozessors einen Pipelineblasen-Test-Startbefehl (BTON) und einen Pipelineblasen- Test-Stoppbefehl (BTOFF) aufweist, mit welchen die Pipelineblasen-Erfassungseinrichtung (2) so angesteuert werden kann, dass ein Pipelineblasen-Test gestartet und beendet wird, wodurch die Pipelineblasen- Erfassungseinrichtung (2) entsprechend aktiviert und deaktiviert wird.
4. Mikroprozessor nach mindestens einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Minimal- Abarbeitungstaktzyklen-Ermittlungseinheit (3) eine Maschinencode-Abarbeitungstaktzyklen-Zuordnungseinheit ( 6) aufweist, welche die minimale Anzahl an Abarbeitungstaktzyklen des zuletzt geladenen Befehls aus dem Maschinencode (OP Code) ermittelt.
5. Mikroprozessor nach Anspruch 3 oder 4, dadurch gekennzeichnet, dass die Pipelineblasen-Erfassungseinrichtung (2) und die Pipeline-Mikroarchitektur (1) so ausgebildet sind, dass nach dem Laden des Pipelineblasen-Test- Startbefehls (BTON) in die Pipeline-Mikroarchitektur und/oder bei Abarbeitung des Pipelineblasen-Test- Startbefehls (BTON) in der Pipeline-Mikroarchitektur die Minimal-Abarbeitungstaktzyklen-Ermittlungseinheit (3) und die Real-Abarbeitungstaktzyklen-Ermittlungseinheit
(4) jeweils gestartet werden und durch diese die Minimal- und Realanzahl an Abarbeitungstaktzyklen von einem oder mehreren Befehlen ermittelt wird, wonach die Mini- mal-Abarbeitungstaktzyklen-Ermittlungseinheit (3) und die Real-Abarbeitungstaktzyklen-Ermittlungseinheit (4) gestoppt werden, wenn der Pipelineblasen-Test- Stoppbefehl (BTOFF) in die Pipeline-Mikroarchitektur (1) geladen oder in dieser ausgeführt oder von dieser zurückgeschrieben wird.
6. Mikroprozessor nach mindestens einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, dass die Real-
Abarbeitungstaktzyklen-Ermittlungseinheit (4) eine Monitoreinheit (7) aufweist, welche für jeden durch die Pipeline-Mikroarchitektur (1) bearbeiteten Befehl eine Differenz aus der tatsächlichen Anzahl an Abarbeitungstaktzyklen und der durch die Minimal-
Abarbeitungstaktzyklen-Ermittlungseinheit (3) ermittelten optimalen Anzahl an Abarbeitungstaktzyklen bildet, falls die Pipelineblasen-Erfassungseinrichtung (2) aktiv ist, wobei die Monitoreinheit (7) insbesondere eine Maximalwert-Speichereinheit (20) aufweist, welche den Wert einer maximalen Differenz speichert.
7. Mikroprozessor nach mindestens einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, dass die Pipelineblasen- Erfassungseinrichtung (2) eine Ergebnisspeichereinheit
(9) aufweist, welche eingangsseitig mit der Minimal- Abarbeitungstaktzyklen-Ermittlungseinheit (3) und der Real-Abarbeitungstaktzyklen-Ermittlungseinheit (4) verbunden ist und in welcher die Summe der optimalen Anzahl an Abarbeitungstaktzyklen und/oder die Summe der tatsächlichen Anzahl an Abarbeitungstaktzyklen und/oder eine Differenz dieser Summen gespeichert wird, wobei sich diese Summen auf die Abarbeitung eines oder mehrerer Programmbefehle beziehen, insbesondere auf sämtliche Programmbefehle, die während eines einzelnen Pipelineblasen-Tests die Pipeline-Mikroarchitektur (1) durchlaufen und/oder von dieser abgearbeitet und/oder bearbeitet werden .
8. Verfahren zur Ansteuerung eines Mikroprozessors, insbesondere eines Mikroprozessors nach mindestens einem der Ansprüche 1 bis 7, umfassend eine Pipeline- Mikroarchitektur (1) und eine Pipelineblasen- Erfassungseinrichtung (2), welche eine Information über das Auftreten von Pipelineblasen in der Pipeline- Mikroarchitektur (1) bereitstellt, dadurch gekennzeichnet, dass ein von dem Mikroprozessor abzuarbeitendes Programm eine Minimal-Abarbeitungstaktzyklen-Ermittlungseinheit (3) der Pipelineblasen-Erfassungseinrichtung (2) ansteuert, welche eine minimale und/oder optimale Anzahl an Abarbeitungstaktzyklen eines oder mehrerer Programmbefehle ermittelt, die die Pipeline-Mikroarchitektur (1) durchlaufen und/oder von dieser bearbeitet werden.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass das von dem Mikroprozessor abzuarbeitende Programm zumindest einen Pipelineblasen-Test-Startbefehl (BTON) und wenigstens einen Pipelineblasen-Test-Stoppbefehl (BTOFF) aufweist, welche die Minimal-Abarbeitungstaktzyklen- Ermittlungseinheit (3) und eine Real-
Abarbeitungstaktzyklen-Ermittlungseinheit (4) der Pipelineblasen-Erfassungseinrichtung (2) ansteuern und so ein Pipelineblasen-Test gestartet und beendet wird, wodurch die Pipelineblasen-Erfassungseinrichtung (2) aktiviert und deaktiviert wird, indem, insbesondere nach dem Laden des Pipelineblasen-Test-Startbefehls (BTON) in die Pipeline-Mikroarchitektur (1), die Minimal- Abarbeitungstaktzyklen-Ermittlungseinheit (3) und die Real-Abarbeitungstaktzyklen-Ermittlungseinheit (4) jeweils gestartet werden und von diesen im Wesentlichen die entsprechende Minimal- und Realanzahl an Taktzyklen von einem oder mehreren Befehlen ermittelt wird, wonach die Minimal-Abarbeitungstaktzyklen-Ermittlungseinheit (3) und die Real-Abarbeitungstaktzyklen-
Ermittlungseinheit (4) gestoppt werden, wenn der Pipelineblasen-Test-Stoppbefehl in der Pipeline- Mikroarchitektur (1) geladen oder ausgeführt oder zurückgeschrieben wird.
10. Verwendung des Mikroprozessors nach mindestens einem der Ansprüche 1 bis 7 in Kraftfahrzeugen.
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