WO2009116646A1 - マルチバイト処理向け文字列照合用有限オートマトン生成システム - Google Patents

マルチバイト処理向け文字列照合用有限オートマトン生成システム Download PDF

Info

Publication number
WO2009116646A1
WO2009116646A1 PCT/JP2009/055515 JP2009055515W WO2009116646A1 WO 2009116646 A1 WO2009116646 A1 WO 2009116646A1 JP 2009055515 W JP2009055515 W JP 2009055515W WO 2009116646 A1 WO2009116646 A1 WO 2009116646A1
Authority
WO
WIPO (PCT)
Prior art keywords
nfa
multibyte
character string
processing
finite automaton
Prior art date
Application number
PCT/JP2009/055515
Other languages
English (en)
French (fr)
Inventor
則夫 山垣
Original Assignee
日本電気株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本電気株式会社 filed Critical 日本電気株式会社
Priority to US12/933,504 priority Critical patent/US20110022617A1/en
Priority to JP2010503940A priority patent/JPWO2009116646A1/ja
Publication of WO2009116646A1 publication Critical patent/WO2009116646A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/02—Comparing digital values
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F16/00—Information retrieval; Database structures therefor; File system structures therefor
    • G06F16/90—Details of database functions independent of the retrieved data types
    • G06F16/903—Querying
    • G06F16/90335—Query processing
    • G06F16/90344—Query processing by using string matching techniques
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F2207/02—Indexing scheme relating to groups G06F7/02 - G06F7/026
    • G06F2207/025—String search, i.e. pattern matching, e.g. find identical word or best match in a string

Definitions

  • the present invention relates to a finite automaton generation system for character string matching for multibyte processing, an automaton circuit generation system, a generation method thereof, a circuit generation method, a generation program, a circuit generation program, a pattern matching apparatus using the same, and a character for multibyte processing
  • the present invention relates to a finite automaton circuit for column matching.
  • the FA includes a non-deterministic finite automaton (NFA) having a plurality of state transition destinations for an input character in a certain state, and a deterministic finite automaton (DFA: Deterministic) having only one state transition destination. (Finete Autoton).
  • NFA non-deterministic finite automaton
  • DFA Deterministic finite automaton
  • the NFA can construct a syntax tree from a search target condition such as a given regular expression and generate the syntax tree based on the syntax tree.
  • the DFA can be generated from the NFA generated by the above procedure, but the number of states may increase to a maximum of about 2n with respect to the number of states NFA (Non-patent Document 2).
  • state transition information is stored in a memory as a state transition table, and pattern matching is performed while transitioning states one by one with reference to the above table.
  • every time a state transition occurs it is necessary to access the memory to acquire transition information, and this memory access becomes a bottleneck for speeding up.
  • the method of storing the NFA state transition table on the memory as described above it is only possible to select one transition destination from a plurality of state transition destinations and perform processing, so matching is performed at the selected state transition destination. If the process fails, a process called “backtrack” is required to return to the point of branching and test another candidate, and this backtrack itself also hinders speeding up.
  • the number of states may increase explosively, so a large capacity memory is required.
  • the above becomes a bottleneck in speedup and configuration.
  • an NFA is directly circuitized and incorporated into a reconfigurable device such as an FPGA (Field Programmable Gate Array).
  • a method for performing high-speed pattern matching has been proposed.
  • an NFA includes a special transition called an ⁇ -transition that allows a transition to the next state without reading an input, but a pattern matching circuit (hereinafter referred to as a direct NFA) incorporating the direct NFA as described above.
  • a direct NFA incorporating the direct NFA as described above.
  • NFA circuit it is necessary to use an NFA that does not include an ⁇ transition.
  • Such an operation for removing the ⁇ transition from the NFA is called ⁇ -closure (Non-Patent Document 1, Non-Patent Document 2).
  • a method of directly circuitizing the NFA As a method of directly circuitizing the NFA as described above, a method of generating an NFA circuit directly incorporating NFA from a regular expression via a syntax tree (Syntax Tree), or a regular expression once converted to NFA.
  • a syntax tree Synchrontax Tree
  • FIG. 24 a syntax tree
  • '*' included in the regular expression is a metacharacter representing zero or more matches
  • ' is a metacharacter representing OR
  • the white arrow in FIG. 24 indicates the initial state with a double circle. The state indicates an end state.
  • states 0 to 4 of the original NFA (FIG.
  • the NFA circuit has a configuration in which a register that represents each state and a comparator that determines that a transition condition has been input are connected in accordance with the state transition of the NFA. 1 byte), it has a search throughput performance proportional to the operating frequency.
  • NFA for one character (1 byte) processing for the “abcde” pattern shown in FIG. 26 (hereinafter, such an NFA for one byte processing is referred to as “1-byte NFA”). )
  • NFA processing 4 characters (4 bytes)
  • Multibyte NFA NFA with a processing byte count of k bytes
  • FIG. 27 four NFAs as shown in FIG. 27 are generated and converted into hardware circuits. 26 and 27, the white arrow indicates the initial state, the state indicated by a double circle indicates the end state, and the symbol ' ⁇ ' indicates an arbitrary character. As shown in FIG.
  • the number of characters in the transition condition is expanded to a plurality, and an NFA is generated in consideration of the offset position where the target pattern is started.
  • the number of processed bytes is increased. For this reason, although it can be determined at which position of the input character string the pattern is matched depending on which end state has been reached, NFA for the number of processing bytes is required for one pattern. May increase. Furthermore, only the case where exact match (Exact Match) is used is illustrated, and reduction of the number of states and correspondence to regular expressions are problems.
  • Non-Patent Document 5 and Patent Document 1 sharing of states having the same transition condition is performed in order to reduce the increase in the number of states. Remains as.
  • Non-Patent Document 6 expands the 1-byte NFA for the regular expression pattern of “a (bc) * (d
  • one NFA as shown in FIG. 28 is generated, and this is converted into a hardware circuit. 26 and 27, the white arrow in the figure indicates the initial state, the state indicated by the double circle indicates the end state, and the symbol ' ⁇ ' indicates an arbitrary character.
  • this method it is possible to increase the number of processing bytes per clock cycle without increasing the number of states by extending the NFA transition condition itself generated from one regular expression pattern to a plurality of bytes. For this reason, although high-speed pattern matching using a regular expression can be expected, this NFA circuit alone has a drawback in that it cannot determine at which position of the input character string the pattern matches.
  • Patent Document 2 proposes a method for improving the detection speed and reducing the time for creating a state transition table by applying a state transition in units of multiple characters by applying a finite automaton method to the string search method of the information search system.
  • Patent Documents 3 to 6 have been proposed as applying the finite automaton method to character matching.
  • Patent Document 3 is a system that generates a finite state automaton or a finite state transducer representing a context free grammar from a context free grammar.
  • a finite state automaton checks each character in an input character string to determine whether or not its 2-byte representation is within the valid range, and can be efficiently performed in a small memory space.
  • the purpose is to be able to.
  • Patent Document 5 proposes a method in which an automaton generation unit searches a character string by generating a finite state automaton using a derived type as a transition condition from a set of regular expressions and search sound frequency ranges.
  • Patent Document 6 discloses that a document processing system that performs a character string search using a DFA (Deterministic Finite State Automaton) based on a search condition expressed in a regular expression in the embodiment is disclosed.
  • DFA Deterministic Finite State Automaton
  • the technique for constructing an NFA circuit from Multibyte NFA in which the number of characters of the transition condition is expanded to a plurality has the following problems.
  • the first problem is that an NFA circuit constructed from a multibyte NFA that extends the 1-byte NFA transition condition itself generated from one regular expression pattern to multiple bytes, and if the input character string matches The NFA circuit alone cannot determine at which position it matches, and in order to know this, a circuit for that purpose is required separately.
  • the second problem is that in an NFA circuit constructed from multiple multibyte NFAs that take into account the position of the offset at which the target pattern starts, it matches the pattern at which position of the input character string depending on which end state it has reached.
  • exact Match exact match
  • An object of the present invention is to extend a NFA transition condition itself to a plurality of bytes and to generate a character string matching finite automaton circuit generation system for multibyte processing that can independently determine at which position in an input character string it is matched. It is an object to provide a method, a generation program, and a pattern matching apparatus using the method.
  • Another object of the present invention is to provide a finite automaton circuit generation system for character string matching for multibyte processing corresponding to a regular expression pattern, a generation method thereof, a generation program, and a pattern matching apparatus using the same.
  • Still another object of the present invention is to generate an NFA circuit according to the purpose by making it possible to select whether or not to generate a finite automaton circuit that can independently determine at which position in the input character string it matches.
  • the first and second finite automaton circuit generation systems for character string matching for multibyte processing of the present invention process 1-byte NFA without ⁇ transition converted from a regular expression with a specified number of bytes.
  • the multibyte NFA conversion unit (instruction number 22 in FIG. 1 and instruction number 25 in FIG. 17) that converts to a multibyte NFA that can independently determine the position that matches the pattern, and the converted multibyte NFA in accordance with the operation mode. Describe the Multibyte NFA as a hardware circuit while referring to the NFA storage unit (instruction number 32 in FIGS. 1 and 17) that stores what is represented by the data structure and the state and state transition structure of the converted Multibyte NFA.
  • the number of processing bytes of the Multibyte NFA to be converted can be specified by a power of 2.
  • the pattern matching apparatus using the fourth multibyte processing character string matching finite automaton circuit of the present invention is generated in addition to the first and second multibyte processing character string matching finite automaton circuit generation systems.
  • the configuration data conversion unit (instruction number 26 in FIG. 23) that generates configuration data that is configuration information of a reconfigurable hardware device such as an FPGA from the HDL, and the configuration can be configured by the configuration data.
  • a pattern matching unit (instruction number 122 in FIG. 23) configured on the hardware device.
  • the first effect is that, even with an NFA in which the NFA transition condition itself processed with 1 byte is expanded to a plurality of bytes, it is possible to independently determine at which position of the input character string the pattern matches.
  • the second effect is that it can be selected according to the purpose to generate an NFA that can independently determine at which position of the input character string the pattern matches, and at which position of the input character string matches the pattern.
  • an NFA that cannot be determined independently
  • the third effect is that the NFA processed with a plurality of bytes generated according to the present invention can also support regular expressions.
  • the fourth effect is that it is possible to configure a high-speed pattern matching device that can determine the position in the input character string that corresponds to the regular expression and can independently determine the position corresponding to the regular expression.
  • FIG. 5 of the first embodiment of the present invention (at the end of step B3) It is a transition diagram.
  • FIG. 24 is a diagram showing an example in the middle of 2-byte NFA conversion (before starting step B16) in which the matching position can be determined using the 1-byte NFA of FIG. 24 according to the flowchart of FIG. 5 of the first embodiment of the present invention. It is a transition diagram.
  • FIG. 24 is a diagram showing an example in the middle of 2-byte NFA conversion (before starting step B16) in which the matching position can be determined using the 1-byte NFA of FIG. 24 according to the flowchart of FIG. 5 of the first embodiment of the present invention. It is a transition diagram.
  • FIG. 25 is a state transition diagram of an example in which 2-byte NFA conversion is performed using the 1-byte NFA of FIG. 24 so that the matching position can be determined according to the flowchart of FIG. 5 according to the first embodiment of the present invention.
  • FIG. 5 is a flowchart of the first embodiment of the present invention showing an example (at the end of step B3) of performing 4-byte NFA conversion in which the matching position can be determined using the 2-byte NFA of FIG. It is a transition diagram.
  • FIG. 10 is a state transition diagram of an example in which 4-byte NFA conversion in which a matching position can be determined using 2-byte NFA of FIG. 9 is performed according to the flowchart of FIG. 5 of the first embodiment of the present invention. According to the flowchart of FIG.
  • a state transition diagram in the middle of performing 2-byte NFA conversion (at the end of step B4) where the matching position cannot be determined using the 1-byte NFA of FIG. is there.
  • a 2-byte NFA conversion in which the matching position cannot be determined using the 1-byte NFA of FIG. State 0, state 1 is selected, and step B15 is confirmed).
  • FIG. 5 of the first embodiment of the present invention in the state transition diagram during the 2-byte NFA conversion (before the start of step B16) in which the matching position cannot be determined using the 1-byte NFA of FIG. is there.
  • FIG. 25 is a state transition diagram of an example in which 2-byte NFA conversion in which a matching position cannot be determined using the 1-byte NFA of FIG. 24 is performed according to the flowchart of FIG. 5 of the first embodiment of the present invention.
  • the state transition diagram during the 4-byte NFA conversion in which the matching position cannot be determined using the 2-byte NFA of FIG. is there.
  • FIG. 9 is a state transition diagram of 1-byte NFA that is not generated by the 1-byte NFA converting unit 24 according to the second embodiment of this invention. It is a state transition diagram of 1-byte NFA generated by the 1-byte NFA converting unit 24 of the second embodiment of the present invention. It is a flowchart which shows step A10 in the 2nd Embodiment of this invention. It is a block diagram which shows the structure of the 3rd Embodiment of this invention. It is a block diagram which shows the structure of the 4th Embodiment of this invention. It is a state transition diagram of NFA of 1 character (1 byte) processing for a regular expression pattern of “a (bc) * (d
  • FIG. 1 is a block diagram showing the configuration of the first embodiment of the present invention.
  • the first embodiment of the present invention includes an input device 1 such as a keyboard, a data processing device 2 that operates under program control, a storage device 3 that stores information, a display device, and a printing device. And the like.
  • the storage device 3 includes a regular expression storage unit 31, an NFA storage unit 32, and an HDL storage unit 33.
  • the regular expression storage unit 31 stores one or more regular expressions input from the input device to the 1-byte NFA conversion unit 21.
  • the NFA storage unit 32 stores the multibyte NFA converted from the 1-byte NFA in the multibyte NFA conversion unit 22 in the form of a data structure such as a list structure or a matrix format.
  • the HDL storage unit 33 stores, in the HDL conversion unit 23, HDL such as Verilog HDL or VHDL (Very High Speed Integrated Circuit HDL) describing the NFA circuit of Multibyte NFA stored in the NFA storage unit 32.
  • HDL such as Verilog HDL or VHDL (Very High Speed Integrated Circuit HDL) describing the NFA circuit of Multibyte NFA stored in the NFA storage unit 32.
  • the data processing device 2 includes a 1-byte NFA conversion unit 21, a multibyte NFA conversion unit 22, and an HDL conversion unit 23.
  • the 1-byte NFA converting unit 21 reads one regular expression or a list of a plurality of regular expressions input from the input device 1 and stores them in the regular expression storage unit 31.
  • the 1-byte NFA conversion unit 21 converts the regular expression read from the regular expression storage unit 31 into a 1-byte NFA having no ⁇ transition using a conventional method as described in Non-Patent Document 1, for example. Then, the data structure representing the generated NFA is output to the Multibyte NFA conversion unit 22 and conversion of the next regular expression is started.
  • a signal indicating that all regular expressions have been converted together with the data structure representing the generated NFA is sent to the Multibyte NFA conversion unit. 22 to output.
  • the multibyte NFA conversion unit 22 reads the number of processing bytes and the operation mode (mode) input from the input device 1.
  • the number of processing bytes is the number of processing bytes of the multibyte NFA to be generated, and the operation mode specifies the type of the multibyte NFA to be generated.
  • a data structure representing 1-byte NFA having no ⁇ transition is received from the 1-byte NFA converting unit 21 and converted into a multibyte NFA having a desired number of processing bytes one by one according to the operation mode.
  • the Multibyte NFA conversion unit 22 stores the data structure indicating the converted Multibyte NFA in the NFA storage unit 32, and if there is an NFA received from the 1-byte NFA conversion unit 21, the conversion is performed.
  • the converted NFA is stored in the NFA storage unit 32, and then from the NFA storage unit 32
  • the data structure indicating the NFA is read and output to the HDL conversion unit 23.
  • the data structure of the last NFA is output, it is output together with a signal indicating that it is the last NFA.
  • the HDL conversion unit 23 analyzes information such as the state of NFA, transitions between states, transition conditions, etc. from the data structure of the Multibyte NFA received from the Multibyte NFA conversion unit 22, registers each state as a character ( Column) is converted to a comparator, and the registers are connected in accordance with transitions between states, and converted into HDL such as Verilog HDL or VHDL describing the circuit.
  • the HDL conversion unit 23 stores the converted HDL in the HDL storage unit 33, and when the conversion to HDL is completed, reads the HDL from the HDL storage unit 33 and outputs it to the output device 4.
  • the regular expression input as one or a plurality of lists from the input device 1 is sent to the 1-byte NFA converting unit 21 as an operation mode (mode) for specifying the number of processing bytes of the generated Multibyte NFA and the type of the generated Multibyte NFA. ) Is supplied to the Multibyte NFA converting unit 22.
  • mode operation mode
  • the 1-byte NFA conversion unit 21 stores the received regular expression in the regular expression storage unit 31, reads out the regular expression one by one from the regular expression, and uses a known method described in Non-Patent Document 1 or the like. Is converted to 1-byte NFA without ⁇ transition (step A1). When the conversion is completed, the 1-byte NFA conversion unit 21 transmits the converted NFA to the Multibyte NFA conversion unit 22, reads the next regular expression from the regular expression storage unit 31, and converts it to a 1-byte NFA without ⁇ transition. To start. When the conversion of the last regular expression stored in the regular expression storage unit 31 is completed, a signal indicating that all regular expressions have been converted is output to the Multibyte NFA conversion unit 22 together with the converted NFA.
  • the NFA sent from the 1-byte NFA converting unit 21 to the Multibyte NFA converting unit 22 is a data structure having state transition information of NFA.
  • state transition information necessary when attention is paid to a state having an NFA is a state number of a transition destination and a label serving as a transition condition.
  • the data structure output here may be a data structure that can acquire the next transition state and the transition condition (label) at that time when focusing on a certain state.
  • a data structure representing such an NFA for example, there is a data structure using a structure managed by a one-dimensional array and a link list as shown in FIG.
  • the multibyte NFA conversion unit 22 sets the current processing byte count B of the NFA received from the 1-byte NFA conversion unit 21 to 1 and the processing multibyte NFA processing byte count B T received from the input device 1.
  • a number is set (step A2).
  • the number of processing bytes of the target Multibyte NFA that is, as the number of bytes input from the input device 1, only a power of 2 can be specified, and when the number of bytes is other than that,
  • the Multibyte NFA conversion unit 22 performs error processing and ends the processing (step A3).
  • the Multibyte NFA converting unit 22 sets an operation mode (mode) for designating the type of the Multibyte NFA generated from the input device 1 (Step A4).
  • mode the operation mode
  • Multibyte NFA conversion section 22 the above setting is completed, unless Multibyte NFA 1 processing Bytes B T is the byte of interest (step A5), Multibyte NFA conversion section 22, received from the converting means 21 epsilon A 1-byte NFA having no transition is converted into a multibyte NFA having a processing byte count B T (step A6).
  • FIG. 5 is a flowchart for explaining the detailed operation of step A6. Further, as an example, a description will be given by taking a conversion example of 1-byte NFA without an ⁇ transition generated from the regular expression “a (bc) * (d
  • a transition with an arbitrary character is generated from the initial state to the initial state (step B1).
  • a symbol indicating an arbitrary character is ‘X’, and the generated transition is referred to as “self-edge-initial”.
  • step B2 the operation mode (mode) is checked (step B2).
  • mode the operation mode in which it is possible to independently determine at which position of the input character string the pattern matches.
  • the Multibyte NFA conversion unit 22 When the operation mode “mode” is “match”, the Multibyte NFA conversion unit 22 generates one end state for each end state, and uses an arbitrary character (label “X”) from the original end state to the generated end state. (Step B3). The transition generated here is called edge-final.
  • FIG. 6 shows an example of an NFA that has finished up to step B3 with respect to the NFA in FIG.
  • the Multibyte NFA conversion unit 22 selects one state that has not been selected so far from the current NFA, and this state that has not been selected so far has a transition to state n and state n. Is selected, and one state that has not been selected so far and has transitions from state i and state n is selected as state j (steps B5, B6, and B7). At this time, the label from the state i to the state n is 'L in ', and the label from the state n to the state j is 'L nj '.
  • the Multibyte NFA converting unit 22 checks whether 'L nj ' is a label of self-edge-initial (step B8). If it is a label of self-edge-initial, it is not yet selected j Is checked (step B13). If the multibyte NFA conversion unit 22 is not a self-edge-initial label, it checks the operation mode (mode) again (step B2). When the operation mode mode is “match”, the Multibyte NFA conversion unit 22 generates a transition from the state i to the state j (step B10), and labels “L in ” from the state i to the state n and from the state n to the state j.
  • a label “L ij ” obtained by concatenating “L nj ” with the label of “” is generated (step B11), and this label “L ij ” is set as a transition condition from the state i to the state j (step B12).
  • this label “L ij ” is set as a transition condition from the state i to the state j (step B12).
  • L nj labels L in and L nj are “a” and “b”, respectively.
  • a transition with label “ab” is generated from state 2 to state 2.
  • the Multibyte NFA conversion unit 22 checks whether there is a candidate for the state j that has not yet been selected (step B13), and if there is still a candidate, repeats from step B7. It is checked whether there is a candidate of state i that has not yet been selected (step B14). Similarly, the Multibyte NFA conversion unit 22 repeats from step B6 if there is still a candidate of state i, and checks if there is a candidate of state n that has not yet been selected if there is no candidate (step B15). If there is, repeat from step B5. For example, in the NFA of FIG. 6, when the state n is selected as the state n and the step B15 is confirmed, the NFA as shown in FIG. 7 is generated. However, the state transitions indicated by dotted lines are the original NFA transition (FIG. 24), the self-edge-initial transition added at step B1, and the edge-final transition added at step B3. The transition newly generated by this processing is represented.
  • the Multibyte NFA converting unit 22 performs the state transition of the original NFA (transition condition is a transition of the processing byte number B) and the self- added in step B1.
  • transition condition is a transition of the processing byte number B
  • the transition between edge-initial and edge-final is deleted (step B16, step B17), and the current processing byte count B of the NFA is doubled (step B18).
  • the NFA immediately before entering Step B16 is as shown in FIG. 8
  • the NFA immediately after performing Step B17 is as shown in FIG. 9.
  • the NFA immediately after performing Step B17 has a pattern at any position of the input character string obtained by doubling the number of processing bytes of the original NFA. An NFA that can determine whether they match is generated.
  • Multibyte NFA conversion unit 22 compares the B T indicating the number of processing bytes which the converted specified processing bytes B of NFA, B is smaller than B T, that is, the number of processing bytes of interest If not, the process is repeated again from step B1 (step B19). If the target number of processed bytes is satisfied, the process ends.
  • FIG. 10 shows an example of NFA immediately after step B3 and
  • FIG. 11 shows an example of conversion of 4-byte NFA as an example of NFA when step B1 is further performed on FIG.
  • step B9 is performed after step B4 and step B8 instead of step B3.
  • step B9 is performed after step B4 and step B8 instead of step B3.
  • step B9 is performed after step B4 and step B8 instead of step B3.
  • step B9 is performed after step B4 and step B8 instead of step B3.
  • the Multibyte NFA conversion unit 22 When non-match is selected as the operation mode mode, the Multibyte NFA conversion unit 22 generates a transition of the label 'X' from the end state to the end state after performing Step B1 and Step B2, and this is the self Called -edge-final (step B4).
  • the operation mode mode is match
  • FIG. 12 shows an example of the NFA that has completed the above steps.
  • the Multibyte NFA conversion unit 22 performs Step B5 to Step B8, and if the label 'L nj ' is a self-edge-initial label, it is determined whether there is a candidate for the state j that has not yet been selected.
  • Check step B13.
  • the Multibyte NFA converting unit 22 checks whether the label 'L in ' is a self-edge-final label after checking the operation mode (step B2) (step S2). B9) If the label is a self-edge-final label, the process proceeds to step B13. If the label is not a self-edge-final label, the process proceeds to step B10 and the process is continued.
  • step B9 it is checked whether “L in ” in step B9 is a label of self-edge-final, for example, when L in and L nj are “X” and “a”, respectively, the label “Xa” Thus, it is for preventing arbitrary characters from entering the middle of the pattern.
  • the NFA of FIG. 12 when the state n is selected as the state n and the step B15 is confirmed, the NFA is as shown in FIG.
  • the state transitions indicated by dotted lines are the transitions of the original NFA (FIG. 24) and the self-edge-initial and self-edge-final transitions added in Step B1 and Step B4.
  • the transition newly generated by this processing is represented.
  • the NFA immediately before entering Step B16 is as shown in FIG. 14, and the NFA immediately after performing Step B17 is as shown in FIG. 15, and the input character string obtained by doubling the number of processing bytes of the original NFA. An NFA in which it is impossible to determine at which position the pattern matches is generated.
  • step B19 is performed, and the processing is terminated when the target number of processing bytes is satisfied.
  • step B1 is further performed with respect to FIG. 15, an NFA as shown in FIG. 16 is obtained immediately after step B4, and finally a 4-byte NFA as shown in FIG. 28 is generated.
  • the multibyte NFA conversion unit 22 stores the generated multibyte NFA in the NFA storage unit 32 when step A6 as described above is completed, and starts conversion if there is an NFA received from the 1-byte NFA conversion unit 21. If not, wait until the next NFA is received.
  • the converted NFA is stored in the NFA storage unit 32, and then from the NFA storage unit 32
  • the data structure indicating the NFA is read and output to the HDL conversion unit 23.
  • the Multibyte NFA converting unit 22 outputs it together with a signal indicating that it is the last NFA (step A6).
  • the HDL conversion unit 23 analyzes information such as the state of each NFA, transitions between states, and transition conditions from the data structure of the Multibyte NFA received from the Multibyte NFA conversion unit 22, and registers each state as a character and the transition condition as a character ( Column) is converted to a comparator, and each register is connected according to transition between states, converted to HDL such as Verilog HDL or VHDL describing the circuit, and the converted HDL is stored in the HDL storage unit 33 ( Step A7).
  • the HDL conversion unit 23 reads out the HDL generated from the HDL storage unit 33 and outputs it to the output device 4 if requested (Step A8).
  • the HDL describing the NFA circuit by inputting the regular expression itself, the HDL describing the NFA circuit by converting the Multibyte NFA that performs transition with the number of processing bytes specified from 1-byte NFA. Can be generated.
  • the Multibyte NFA generated by this embodiment supports not only exact match (Exact Match) but also regular expression itself, and at any position of the input character string by specifying the operation mode. It is possible to generate an NFA circuit using Multibyte NFA that can be independently determined whether the pattern matches.
  • the NFA circuit constructed from Multibyte NFA in which the transition condition itself of 1-byte NFA generated from one regular expression pattern is expanded to multiple bytes.
  • an end state is newly generated according to the number of processing bytes, and these Depending on which state of the end state is reached, it is possible to independently determine at which position of the input character string it matches. For example, when a 4-byte NFA is generated that can determine at which position in the input character string the pattern matches the regular expression “a (bc) * (d
  • the NFA circuit can independently determine at which position of the input character string the pattern matches the end state according to which end state is reached among the end states 4, 5, 6, and 7.
  • the 1-byte NFA without the ⁇ transition converted by the 1-byte NFA converting unit 21 is sent to the Multibyte NFA converting unit 22 every time the conversion is completed. 32, and sends only the signal for which the conversion of 1-byte NFA without ⁇ transition is completed to the Multibyte NFA converting unit 22, and the Multibyte NFA converting unit 22 has no ⁇ transition stored in the NFA storage unit 32.
  • -Conversion to Multibyte NFA may be performed while reading out byte NFA.
  • the Multibyte NFA conversion unit 22 stores the converted Multibyte NFA in the NFA storage unit 32, and after the conversion for all regular expressions is completed, reads out all the Multibyte NFA from the NFA storage unit 32 and sends it to the HDL conversion unit 23.
  • the Multibyte NFA conversion unit 22 may notify the HDL conversion unit 23 that the conversion has been completed, and the HDL conversion unit 23 may perform the HDL conversion process while reading the Multibyte NFA from the NFA storage unit 32.
  • the Multibyte NFA conversion unit 22 may send the HDL conversion unit 23 to the HDL conversion unit 23 instead of storing it in the NFA storage unit 32 every time one conversion ends, and the HDL conversion unit 23 may start the HDL conversion process.
  • the input device 1 can create a new regular expression without waiting for the processing of the 1-byte NFA conversion unit 21 to end.
  • 1-byte NFA conversion unit 21 waits for the multibyte NFA conversion unit 22 to finish processing, and if new regular expression data exists in regular expression storage unit 31, 1-byte NFA conversion process can be started.
  • the Multibyte NFA conversion unit 22 adds a new ⁇ transition to the NFA storage unit 32. If there is a 1-byte NFA without any, the next Multibyte NFA conversion process can be started.
  • the HDL conversion unit 23 can directly read the Multibyte NFA from the NFA storage unit 32, the HDL conversion process can be started if a new Multibyte NFA exists in the NFA storage unit 32.
  • the storage device 3 it is possible to perform HDL generation processing describing an efficient NFA circuit.
  • the HDL conversion unit 23 and the HDL storage unit 33 are removed from the above embodiment, and the data structure of the generated Multibyte NFA is directly output from the Multibyte NFA conversion unit 22 to the output device 4, not as an NFA circuit.
  • a finite automaton for character string matching for multibyte processing can be generated.
  • the input character string is not limited to the NFA but also to the DFA. It is possible to generate a DFA for multi-byte processing that can determine at which position the pattern matches.
  • FIG. 17 is a block diagram showing a configuration of the second exemplary embodiment of the present invention.
  • the data processing device 5 includes a 1-byte NFA conversion unit 24, a Multibyte NFA conversion unit 25, and an HDL conversion unit 23.
  • the 1-byte NFA conversion unit 21 and the multibyte NFA conversion unit 22 of the data processing apparatus 2 of the first embodiment shown in FIG. 1 are replaced with the 1-byte NFA conversion unit 24 and the multibyte NFA conversion. Part 25 is replaced. Others are the same as those in the first embodiment.
  • the 1-byte NFA conversion unit 24 generates a 1-byte NFA without an ⁇ transition from the regular expression in the same manner as the 1-byte NFA conversion unit 21 in the first embodiment, but adds restrictions to this NFA. ing. Others are the same as the 1-byte NFA conversion unit 21 in the first embodiment.
  • the Multibyte NFA conversion unit 25 performs Multibyte NFA conversion in a procedure specialized for 1-byte NFA having the constraint conditions generated by the 1-byte NFA conversion unit 24, and the others are the Multibyte NFA conversion of the first embodiment. This is the same as the conversion unit 22.
  • the regular expression input as one or a plurality of lists from the input device 1 is sent to the 1-byte NFA conversion unit 24 as an operation mode (mode) for specifying the number of processing bytes of the generated Multibyte NFA and the type of the generated Multibyte NFA. ) Is supplied to the Multibyte NFA conversion unit 25.
  • mode operation mode
  • the 1-byte NFA conversion unit 24 stores the received regular expression in the regular expression storage unit 31, reads out the regular expression one by one from the regular expression, and uses the well-known technique described in Non-Patent Document 1 or the like, The expression is converted to 1-byte NFA without any ⁇ transition to which a certain constraint condition is added (step A9).
  • the target multibyte NFA is converted for either NFA.
  • the 1-byte NFA conversion unit 24 generates an NFA in which no transition from the end state to another state including itself exists as shown in FIG.
  • the target multibyte NFA cannot be converted unless it is a 1-byte NFA to which such a constraint condition is added.
  • this restriction there is an advantage that the conversion processing in the Multibyte NFA conversion unit 25 can be partially simplified.
  • Step A5 the Multibyte NFA converting unit 25 performs Step A2 to Step 4, and if the target Multibyte NFA processing byte number B T is not 1 byte (Step A5), the Multibyte NFA converting unit 22 converting the 1-byte NFA without ⁇ transition received from the byte NFA conversion unit 24 to the Multibyte NFA treatment bytes B T (step A10).
  • Steps A2 to A5 are the same as those in the first embodiment, and thus detailed description thereof is omitted.
  • FIG. 21 is a flowchart for explaining more detailed operations in step A10. .
  • the Multibyte NFA converting unit 22 omits detailed description of each step from Step B1 to Step B8 and from Step B10 to Step B19 because it is the same as the operation of the first embodiment, but as the operation of Step A10 (FIG. 21), after selecting state n, state i, and state j (steps B5, B6, B7), it is checked whether label 'L nj ' is a self-edge-initial label (step B8). If the label is not a self-edge-initial label, step B10 for immediately generating a transition from state i to state j is performed in accordance with the operation in step A6 of the first embodiment (FIG. 5). Is different.
  • Step A10 is completed (Step A7, Step A8) is the same as the operation after Step A6 is completed in the operation of the first embodiment. Detailed description is omitted.
  • the conversion of Multibyte NFA that performs transition with the number of processing bytes specified from 1-byte NFA is performed.
  • an HDL describing the NFA circuit can be generated.
  • the Multibyte NFA generated by this embodiment supports not only exact match (Exact Match) but also regular expression itself, and at any position of the input character string by specifying the operation mode. It is possible to generate an NFA circuit using Multibyte NFA that can independently determine whether the pattern matches.
  • step B8 is step B2
  • step B9 is further performed depending on the operation mode
  • step B10 is performed.
  • the Multibyte NFA converting unit 22 can immediately perform Step B10 if the label 'L nj ' is not a self-edge-initial label in Step B8. it can.
  • the Multibyte NFA circuit that can independently determine at which position of the input character string the pattern matches, and the position that matches the pattern are not alone. Both Multibyte NFA circuits that cannot be discriminated can be generated, and an effective NFA circuit can be generated according to the purpose of use.
  • the 1-byte NFA without the ⁇ transition converted by the 1-byte NFA converter 24 is sent to the Multibyte NFA converter 25 every time conversion is completed.
  • this is directly stored in the NFA storage unit 32, and only the signal for which the 1-byte NFA conversion without ⁇ transition is completed is sent to the Multibyte NFA conversion unit 25.
  • the Multibyte NFA conversion unit 25 May be converted to Multibyte NFA while reading 1-byte NFA having no ⁇ transition stored in.
  • the Multibyte NFA conversion unit 25 stores the converted Multibyte NFA in the NFA storage unit 32, and after the conversion for all the regular expressions is completed, reads out all the Multibyte NFA from the NFA storage unit 32 and sends it to the HDL conversion unit 23.
  • the Multibyte NFA conversion unit 25 may notify the HDL conversion unit 23 that the conversion has been completed, and the HDL conversion unit 23 may perform the HDL conversion process while reading the Multibyte NFA from the NFA storage unit 32.
  • the Multibyte NFA conversion unit 25 may send the data to the HDL conversion unit 23 instead of storing it in the NFA storage unit 32 every time one conversion is completed, and the HDL conversion unit 23 may start the HDL conversion process.
  • the input device 1 can create a new regular expression without waiting for the processing of the 1-byte NFA conversion unit 24 to end.
  • the 1-byte NFA conversion unit 24 does not wait for the processing of the multibyte NFA conversion unit 25 to end, and if new regular expression data exists in the regular expression storage unit 31, the next 1-byte NFA conversion process can be started.
  • the Multibyte NFA converting unit 25 stores the new ⁇ transition in the NFA storage unit 32. If there is a 1-byte NFA without any, the next Multibyte NFA conversion process can be started.
  • the HDL conversion unit 23 can directly read the Multibyte NFA from the NFA storage unit 32, the HDL conversion process can be started if a new Multibyte NFA exists in the NFA storage unit 32.
  • the storage device 3 it is possible to perform HDL generation processing describing an efficient NFA circuit.
  • the HDL conversion unit 23 and the HDL storage unit 33 are removed from the above embodiment, and the data structure of the generated Multibyte NFA is directly output from the Multibyte NFA conversion unit 22 to the output device 4, not as an NFA circuit.
  • a finite automaton for character string matching for multibyte processing can be generated.
  • the input character string is not limited to the NFA but also to the DFA. It is possible to generate a DFA for multi-byte processing that can determine at which position the pattern matches.
  • FIG. 22 is a block diagram showing the configuration of the third exemplary embodiment of the present invention.
  • the third embodiment of the present invention includes an input device 1, a data processing device 6, a storage device 3, and an output device 4, as in the first and second embodiments.
  • the processing of the 1-byte NFA conversion unit 24, the multibyte NFA conversion unit 25, and the HDL conversion unit 23 of the processing device 5 is realized by a regular expression-HDL conversion program 7 executed by the data processing device.
  • the regular expression-HDL conversion program 7 is read by the data processing device 6 and controls the operation of the data processing device 6 to generate a regular expression storage unit 31, an NFA storage unit 32, and an HDL storage unit 33 in the storage device 3. .
  • the data processing device 6 executes the same processing as the processing by the data processing devices 2 and 5 in the first and second embodiments under the control of the regular expression-HDL conversion program.
  • a multibyte NFA that performs a transition with a specified number of processing bytes is realized by inputting a regular expression itself.
  • An HDL describing the NFA circuit can be generated.
  • the Multibyte NFA generated by this embodiment supports not only exact match (Exact Match) but also regular expression itself, and at any position of the input character string by specifying the operation mode. It is possible to generate an NFA circuit using a Multibyte NFA that can independently determine whether the pattern matches.
  • the operation mode by specifying the operation mode, it generates both the Multibyte NFA circuit that can independently determine at which position of the input character string the pattern matches, and the Multibyte NFA circuit that cannot determine the position that matches the pattern alone. It is possible to generate an efficient NFA circuit by selecting according to the purpose.
  • the regular expression-HDL conversion program 7 is read by the data processing device 6 to control the operation of the data processing device 6, and only the regular expression storage unit 31 and the NFA storage unit 32 are generated in the storage device 3.
  • the regular expression-HDL conversion program 7 is read by the data processing device 6 to control the operation of the data processing device 6, and only the regular expression storage unit 31 and the NFA storage unit 32 are generated in the storage device 3.
  • the same processing can be performed not only for NFA but also for DFA.
  • FIG. 23 is a block diagram showing a configuration of the fourth exemplary embodiment of the present invention.
  • an input device 1 such as a keyboard, a data processing device 8 that operates under program control, a storage device 9 that stores information, and a reconfiguration such as an FPGA
  • a configuration device 10 such as a cable for configuring the configuration of the hardware device, a data input device 11 for inputting data to be searched for pattern matching to the pattern matching device, and an FPGA or the like.
  • a pattern matching device 12 having a configurable hardware device and a result output device 13 such as a display device or a printing device for outputting the result of pattern matching are provided.
  • the CPU 102 controls the data processing device 8 and the storage device 9, and the CPU 102 is operated by a program in each unit in the data processing device 8.
  • the pattern matching device 12 includes a reconfigurable hardware device such as an FPGA.
  • the storage device 9 is obtained by adding a configuration data storage unit 34 to the storage device 3 of the first embodiment shown in FIG. Others are the same as those in the first embodiment.
  • the configuration data storage unit 34 stores configuration data, which is configuration information of the target device, generated from the HDL describing the Multibyte NFA circuit read from the HDL storage unit 33 in the configuration data conversion unit 26.
  • the data processing device 8 is obtained by adding a configuration data conversion unit 26 to the data processing device 2 of the first embodiment shown in FIG. Others are the same as those in the first embodiment.
  • the configuration data conversion unit 26 is designated when receiving a signal that means that the conversion to HDL has been completed by the HDL conversion unit 23 or a signal that means the start of generation of configuration data from the input device 1.
  • the HDL describing the Multibyte NFA circuit stored in the stored HDL storage unit 33 is read, converted from HDL to Configuration data that is the configuration information of the target device, and stored in the configuration data storage unit 34 when the conversion ends. To do.
  • the conversion from HDL to Configuration data is, for example, an FPGA, using a development tool provided by the vendor, and detailed description thereof is omitted.
  • the pattern matching device 12 includes a data input unit 121, a pattern matching unit 122, and a result output unit 123, which are configured on separate reconfigurable hardware devices.
  • the data input unit 121 shapes the pattern matching target data (referred to as data to be searched) such as packet data or text data input from the data input device 11, and the number of processing bytes generated by the data processing device 8 Are parallelized and input to the pattern matching unit 122.
  • data to be searched the pattern matching target data
  • the number of processing bytes generated by the data processing device 8 are parallelized and input to the pattern matching unit 122.
  • the pattern matching unit 122 is a circuit configured by configuration data generated by the data processing device 8 input via the configuration device 10, and is a multibyte NFA circuit itself generated by the data processing device 8.
  • NFA circuit configured in the pattern matching unit 122, when a condition transition occurs due to data to be searched input from the data input unit 121 and the pattern matches, an output signal from the register that constitutes the end state Is output to the result output unit 123.
  • the result output unit 123 receives a signal indicating that it matches the pattern input from the pattern matching unit 122. If the NFA circuit configured in the pattern matching unit 122 is an NFA circuit that can determine at which position of the input character string it matches the pattern, it is input depending on from which state the signal is received. If the NFA circuit cannot determine which pattern is matched at which position of the searched data and where the NFA circuit configured in the pattern matching unit 122 is located in the pattern in the input character string Then, information such as which input character string and which pattern the input search target data matches is processed and output to the result output device 13. Note that there is a method of notifying which pattern is matched by a previously defined pattern number or the like.
  • the multibyte NFA that performs transition with the number of processing bytes specified from 1-byte NFA is converted, and the HDL that describes the NFA circuit is converted.
  • the NFA circuit is configured on a hardware device, and a pattern matching apparatus using the NFA circuit can be realized.
  • the Multibyte NFA generated by this embodiment supports not only exact match (Exact Match) but also regular expression itself, and at any position of the input character string by specifying the operation mode. It is possible to realize a pattern matching apparatus using an NFA circuit using a Multibyte NFA that can independently determine whether the pattern matches.
  • the position of the input character string that matches the pattern cannot be determined independently.
  • a multibyte NFA circuit that cannot be discriminated can be used, and an efficient pattern matching device using an NFA circuit can be realized according to the purpose.
  • the data processing device 8 and the storage device 9 in the above embodiment are configured by adding the configuration data conversion unit 26 and the configuration data storage unit 34 to the data processing device 2 and the storage device 3 in the first embodiment.
  • the configuration data conversion unit 26 and the configuration data storage unit 34 may be added to the data processing device 5 and the storage device 3 in the second embodiment.
  • configuration data may be generated from HDL generated from the regular expression-HDL conversion program 7 in the third embodiment.
  • the data input unit 121, the pattern matching unit 122, and the result output unit 123 are configured on separate reconfigurable hardware devices. May be configured on the same reconfigurable hardware device.
  • the data input unit 121 and the result output unit 123 are configured on the same reconfigurable hardware device, and the pattern matching unit 122 is configured on another reconfigurable hardware.
  • the generated HDL may be used to configure a hardware device that cannot be reconfigured, such as an ASIC (Application Specific Integrated Circuit).
  • the configuration data conversion unit 26 is configured by the HDL conversion unit 23. This can be dealt with by reading not only the HDL that describes the NFA circuit generated in, but also the HDL that describes these circuits and generating the configuration data.
  • the same processing can be performed not only for NFA but also for DFA.
  • the present invention can be applied to applications such as an HDL generation system and a generation program that describe an NFA circuit for performing pattern matching processing using regular expressions.
  • an NFA circuit with HDL generated using the present invention, it can be applied to applications such as a pattern matching device for performing high-speed pattern matching processing using regular expressions.
  • a packet processing circuit to the pattern matching device, it can also be applied to a network intrusion detection system (NIDS: Network Intrusion Detection System) and a network intrusion prevention system (NIPS: Network Intrusion Protection System), and is installed in personal computers and workstations.
  • NIDS Network Intrusion detection System
  • NIPS Network Intrusion Prevention System
  • the present invention can also be applied to a hardware accelerator NFA circuit generation system, a generation program, a regular expression search hardware accelerator device, and the like, which are alternatives to the software-based pattern matching processing.
  • the present invention relates to a finite automaton generation system for character string matching for multibyte processing, an automaton circuit generation system, a generation method thereof, a circuit generation method, a generation program, a circuit generation program, a pattern matching apparatus using the same, and a character for multibyte processing
  • an automaton circuit generation system a generation method thereof, a circuit generation method, a generation program, a circuit generation program, a pattern matching apparatus using the same, and a character for multibyte processing
  • the present invention can be applied to any circuit, and there is no limitation on the possibility of use.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Databases & Information Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Data Mining & Analysis (AREA)
  • Computational Linguistics (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Information Retrieval, Db Structures And Fs Structures Therefor (AREA)

Abstract

　正規表現に対応し、入力した文字列のどの位置で一致したかを単独で判別できる複数バイト処理向けＮＦＡ回路の生成を可能にする。 　１－ｂｙｔｅ　ＮＦＡ変換部２１は、入力装置１から入力された１つ以上の正規表現を正規表現記憶部３１に記憶させ、それを順次読み出しε遷移のない１　ｂｙｔｅ処理のＮＦＡに変換する。Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２は、前記生成した１　ｂｙｔｅ処理のＮＦＡを、入力装置１から入力された処理バイト数と動作モードに従って、複数バイトで処理する入力された文字列のどの位置でパターンに一致したかが判断できるＮＦＡに変換し、ＮＦＡ記憶部３２へ記憶させる。ＨＤＬ変換部２３は、Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２から入力された上記ＮＦＡの状態遷移情報から、上記ＮＦＡ回路のハードウェア記述言語（ＨＤＬ）を生成する。

Description

マルチバイト処理向け文字列照合用有限オートマトン生成システム
　本発明は、マルチバイト処理向け文字列照合用有限オートマトン生成システム、オートマトン回路生成システム、その生成方法、回路生成方法、生成プログラム、回路生成プログラム及びそれを用いたパターンマッチング装置、マルチバイト処理向け文字列照合用有限オートマトン回路に関する。
　本発明に関する現時点での技術水準をより十分に説明する目的で、本願で引用され或いは特定される特許、特許出願、特許公報、科学論文等の全てを、ここに、参照することでそれらの全ての説明を組入れる。
　従来、正規表現を用いた文字列照合（パターンマッチ）は、有限オートマトン（ＦＡ：　Ｆｉｎｉｔｅ　Ａｕｔｏｍａｔｏｎ）と呼ばれる状態遷移マシンを用いて行われる。このＦＡは、ある状態における入力文字に対して状態遷移先が複数存在する非決定性有限オートマトン（ＮＦＡ：　Ｎｏｎ－ｄｅｔｅｒｍｉｎｉｓｔｉｃ　Ｆｉｎｉｔｅ　Ａｕｔｏｍａｔｏｎ）と、状態遷移先が１つしか存在しない決定性有限オートマトン（ＤＦＡ：　Ｄｅｔｅｒｍｉｎｉｓｔｉｃ　Ｆｉｎｉｔｅ　Ａｕｔｏｍａｔｏｎ）に大きく分類できる。通常、ＮＦＡは、非特許文献１に記載されているように、与えられた正規表現等の検索対象条件から構文木を構築し、これに基づいて生成することができる。一方、ＤＦＡは上記の手順で生成したＮＦＡから生成することができるが、ＮＦＡの状態数ｎに対し、状態数が最大２ｎ個程度にまで増加してしまう恐れがある（非特許文献２）。
　一般的に、これらのＦＡを用いたパターンマッチをハードウェアで実現する手法として、状態遷移情報を状態遷移テーブルとしてメモリに格納し、上記テーブルを参照して１つずつ状態を遷移させながらパターンマッチングを行う手法がある。しかし、状態遷移が生じる度にメモリにアクセスして遷移情報を取得する必要があるため、このメモリアクセスが高速化のボトルネックとなる。さらに、上記のようなメモリ上にＮＦＡの状態遷移テーブルを格納した手法では、複数の状態遷移先から１つの遷移先を選択して処理を行うことしかできないため、選択した状態遷移の先でマッチングに失敗した場合、分岐した時点まで戻り、別の候補をテストしていく“バックトラック”という処理が必要になり、このバックトラック自体も高速化の妨げになる。また、ＤＦＡでは、状態数が爆発的に増加する恐れがあるため、大容量のメモリが必要になる。特に、多くの正規表現パターンに対して、高速なパターンマッチングを行う場合には、上記は高速化、構成上のボトルネックとなる。
　そこで、近年、例えば非特許文献３から非特許文献６及び特許文献１、２に示されるように、ＮＦＡを直接回路化し、ＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）のような再構成可能なデバイス上に組み込むことで、高速なパターンマッチングを行う手法が提案されている。通常、ＮＦＡには、入力を読み込まずに次の状態への遷移が可能なε遷移（ε－ｔｒａｎｓｉｔｉｏｎ）という特殊な遷移が含まれるが、上記のような直接ＮＦＡを組み込んだパターンマッチング回路（以下、ＮＦＡ回路と呼ぶ）では、ε遷移を含まないＮＦＡを用いる必要がある。このようなＮＦＡからε遷移を除去する操作をε閉包（ε－ｃｌｏｓｕｒｅ）と言う（非特許文献１、非特許文献２）。
　上記のようなＮＦＡを直接回路化する手法としては、正規表現から構文木（Ｓｙｎｔａｘ　Ｔｒｅｅ）を経由して直接ＮＦＡを組み込んだＮＦＡ回路を生成する手法や、正規表現を一度ＮＦＡに変換してからＮＦＡ回路を構成する手法等様々提案されており、例えば、図２４に示すような正規表現“ａ（ｂｃ）＊（ｄ｜ｅ）”に対するＮＦＡを考えた場合、ＮＦＡ回路は図２５のような回路として構成される。ここで、上記正規表現に含まれる‘＊’は０回以上マッチを、‘｜’はＯＲを表すメタキャラクタであり、図２４中の白色の矢印は初期状態を、二重丸で示された状態は終了状態を示している。図２５に示すように、元のＮＦＡ（図２４）の状態０から状態４は、それぞれＮＦＡ回路におけるレジスタ２００から２０４で実現され、各レジスタの値が‘１’であれば当該状態がアクティブであると判断される。データとして入力される１文字（１　ｂｙｔｅ）は、比較器３００から３０４で各遷移条件となっている文字（図中では比較器中に記載した文字）と比較され、一致すれば‘１’が出力される。このため、アクティブであると判断された状態において入力された文字が遷移条件と一致すれば、ＡＮＤゲート４００～４０３の出力も‘１’となり、次状態のレジスタがアクティブとなり、状態遷移が実行される。最終的に、最終状態であるレジスタ２０４がアクティブになった時点で、入力文字列が正規表現“ａ（ｂｃ）＊（ｄ｜ｅ）”のパターンに一致したと判断される。上記のように、ＮＦＡ回路は、各状態を表すレジスタ、遷移条件の入力があったことを判定する比較器をＮＦＡの状態遷移に応じて接続された構成であり、１クロックサイクルあたり１文字（１　ｂｙｔｅ）を処理するため、動作周波数に比例した検索スループット性能をもつ。
　さらに、上記を拡張させ、１クロックサイクルあたりに処理できる文字数（バイト数）を増加させることで、検索スループットの向上を行う手法もいくつか提案されている。
　非特許文献４に示された手法では、図２６に示す“ａｂｃｄｅ”のパターンに対する１文字（１　ｂｙｔｅ）処理のＮＦＡ（このような１　ｂｙｔｅ処理のＮＦＡを以下では“１－ｂｙｔｅ　ＮＦＡ”と呼ぶ）に対して、４文字（４　ｂｙｔｅｓ）処理を行う場合（このような複数バイトで処理するＮＦＡを以下では“Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ”と呼び、処理バイト数がｋバイトのＮＦＡを“ｋ－ｂｙｔｅ　ＮＦＡ”と呼ぶ）には、図２７に示すような４つのＮＦＡが生成され、これをハードウェア回路化する。なお、図２６、図２７中の白色の矢印は初期状態を、二重丸で示された状態は終了状態を、記号‘Χ’は任意の文字を示している。図２６、図２７が示すように、この手法では、遷移条件の文字数を複数に拡張し、対象となるパターンが開始されるオフセットの位置を考慮したＮＦＡを生成することで、１クロックサイクルあたりの処理バイト数を増加させている。このため、どの終了状態に到達したかにより、入力した文字列のどの位置でパターンに一致したかが判別できるものの、１つのパターンに対して処理バイト数分のＮＦＡが必要であるため、状態数が増加する恐れがある。さらに、厳密一致（Ｅｘａｃｔ　Ｍａｔｃｈ）を用いた場合しか例示されておらず、状態数の削減と正規表現への対応が課題である。
　また、非特許文献５および特許文献１に示された手法では、この状態数の増加を軽減するために同じ遷移条件をもつ状態の共有化を行っているが、依然として正規表現への対応が課題として残っている。
　これらの手法に対し、非特許文献６では、図２４に示すような“ａ（ｂｃ）＊（ｄ｜ｅ）”の正規表現パターンに対する１－ｂｙｔｅ　ＮＦＡを拡張し、４文字（４　ｂｙｔｅｓ）処理を行う場合には、図２８に示すような１つのＮＦＡを生成し、これをハードウェア回路化する。なお、図２６、図２７同様、図中の白色の矢印は初期状態を、二重丸で示された状態は終了状態を、記号‘Χ’は任意の文字を示している。この手法では、１つの正規表現パターンから生成したＮＦＡの遷移条件そのものを複数バイトに拡張させることで、状態数を増加させることなく１クロックサイクルあたりの処理バイト数を増加させることが可能である。このため、正規表現を用いた高速なパターンマッチの実現が期待できるものの、このＮＦＡ回路単独では入力した文字列のどの位置でパターンに一致したかが判別できないという欠点がある。
　特許文献２では、情報検索システムのストリングサーチ方法に有限オートマトン法を適用することで、複数文字単位の状態遷移による検出速度の向上と状態遷移テーブルの作成時間を短縮する方法が提案されている。
　この他にも有限オートマトン手法を文字照合に適用するものとして特許文献３乃至６が提案されている。
　特許文献３は、文脈自由文法から、文脈自由文法を表す有限状態オートマトンまたは有限状態トランスデューサーを生成するシステムである。
　特許文献４は、有限状態オートマトンは入力文字列内の各文字をチェックしてその２バイト表現が有効範囲内にあるか否かを判定するものであり、小さなメモリ空間で効率的に行うことができるようにすることを目的とする。
　特許文献５は、オートマトン生成部が正規表現および検索音数範囲の集合から、派生型を遷移条件とする有限状態オートマトンを生成することで文字列を検索する手法を提案するものである。
　特許文献６は、その実施例で正規表現された検索条件に基づき、ＤＦＡ（決定性有限状態オートマトン）を用いて文字列検索を行う文書処理システムをコンピュータにて実現する旨が開示されている。
近藤　嘉雪　著、"定本Ｃプログラマのためのアルゴリズムとデータ構造"、ソフトバンククリエイティブ、１９９８年、第２９７－３３０頁 野崎　昭弘、高橋　正子、町田　元、山崎　秀記　訳、ジョン・イー・ホップクロフト（Ｊｏｈｎ　Ｅ．　Ｈｏｐｃｒｏｆｔ）、ラジーブ・モトワニ（Ｒａｊｅｅｖ　Ｍｏｔｏｗａｎｉ）、ジェフリー・ディー・ウルマン（Ｊｅｆｆｒｅｙ　Ｄ．　Ｕｌｌｍａｎ）著、"Ｉｎｆｏｒｍａｔｉｏｎ　＆　ｃｏｍｐｕｔｉｎｇ－３　オートマトン　言語理論　計算論Ｉ　［第２版］"、サイエンス社、２００３年、第１６８－１７１頁 リーティンダー・シドフ（Ｒｅｅｔｉｎｄｅｒ　Ｓｉｄｈｕ）、ビクトル・ケー・プラサナ（Ｖｉｋｔｏｒ　Ｋ．　Ｐｒａｓａｎｎａ）、プロシーディング・オブ・ザ・ナインス・アニュアル・アイ・イー・イー・イー・シンポジウム・オン・フィールドプログラマブル・カスタム・コンピューティング・マシーンズ（Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ｔｈｅ　９ｔｈ　Ａｎｎｕａｌ　ＩＥＥＥ　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ　Ｃｕｓｔｏｍ　Ｃｏｍｐｕｔｉｎｇ　Ｍａｃｈｉｎｅｓ）、２００１年、第２２７－２３８頁 クリストファー・アール・クラーク（Ｃｈｒｉｓｔｏｐｈｅｒ　Ｒ．　Ｃｌａｒｋ）、デービッド・イー・シメール（Ｄａｖｉｄ　Ｅ．　Ｓｃｈｉｍｍｅｌ）、　プロシーディング・オブ・ザ・トゥエルフス・アニュアル・アイ・イー・イー・イー・シンポジウム・オン・フィールドプログラマブル・カスタム・コンピューティング・マシーンズ（Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ｔｈｅ　１２ｔｈ　Ａｎｎｕａｌ　ＩＥＥＥ　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ　Ｃｕｓｔｏｍ　Ｃｏｍｐｕｔｉｎｇ　Ｍａｃｈｉｎｅｓ）、２００４年、第２４９－２５７頁 片下敏宏、前田敦司、小野正人、戸田賢二、山口喜教、情報処理学会論文誌：コンピューティングシステム、Ｖｏｌ．４６、Ｎｏ．ＳＩＧ１２（ＡＣＳ１１）、２００５年、第１２０－１２８頁 山垣則夫、神谷聡史、電子情報通信学会技術研究報告（リコンフィギャラブルシステム）、Ｖｏｌ．１０７、Ｎｏ．２２５、２００７年、第６５－７０頁 特開２００７－１４２７６７号公報 特許第２７４５７１０号公報 特開２００４－００４５２１号公報 特開平０６－０２８１９６号公報 特開平０８－３３９３７８号公報 特許第３８５２７５７号公報
　上記のような、遷移条件の文字数を複数に拡張したＭｕｌｔｉｂｙｔｅ　ＮＦＡからＮＦＡ回路を構築する手法には、以下のような課題がある。
　第１の課題は、１つの正規表現パターンから生成した１－ｂｙｔｅ　ＮＦＡの遷移条件そのものを複数バイトに拡張させたＭｕｌｔｉｂｙｔｅ　ＮＦＡから構築したＮＦＡ回路では、パターンにマッチした場合に、入力した文字列のどの位置で一致したかをＮＦＡ回路単独では判別できない上、これを知るためには、別途その目的のための回路が必要になるという点である。
　その理由は、状態数を増加させることなく複数バイト処理に拡張しているため、終了状態へ入力される遷移条件が多重され、マッチング位置が入力文字列のどの位置にあるかというオフセットが判別できないためであり、マッチング位置を知るためには、多重された遷移条件を特定するための追加回路が必要となるためである。
　第２の課題は、対象となるパターンが開始されるオフセットの位置を考慮した複数のＭｕｌｔｉｂｙｔｅ　ＮＦＡから構築したＮＦＡ回路では、どの終了状態に到達したかにより入力した文字列のどの位置でパターンに一致したかが判別できるものの、厳密一致（Ｅｘａｃｔ　Ｍａｔｃｈ）を用いた場合しか例示されておらず、特殊な意味をもつメタキャラクタを含む正規表現パターンには対応していない点である。
　その理由は、オフセットの位置をずらしたＮＦＡを構築するためにパターンを一意に決める必要があり、０回以上繰り返しを意味するメタキャラクタ‘＊’等のようなメタキャラクタが入った場合に、そのパターンを一意に決定できないためである。
　本発明の目的は、ＮＦＡの遷移条件そのものを複数バイトに拡張させ、入力した文字列のどの位置で一致したかを単独で判別できるマルチバイト処理向け文字列照合用有限オートマトン回路生成システム、その生成方法、生成プログラム、及びそれを用いたパターンマッチング装置を提供することにある。
　本発明の他の目的は、正規表現パターンに対応したマルチバイト処理向け文字列照合用有限オートマトン回路生成システム、その生成方法、生成プログラム、及びそれを用いたパターンマッチング装置を提供することにある。
　本発明のさらに他の目的は、入力した文字列のどの位置で一致したかを単独で判別できる有限オートマトン回路を生成するかを選択可能にすることにより、目的に応じたＮＦＡ回路を生成することができるマルチバイト処理向け文字列照合用有限オートマトン回路生成システム、その生成方法、生成プログラム、及びそれを用いたパターンマッチング装置を提供することにある。
　本発明の第１、第２のマルチバイト処理向け文字列照合用有限オートマトン回路生成システムは、正規表現から変換したε遷移のない１－ｂｙｔｅ　ＮＦＡを、指定されたバイト数で処理し、指定された動作モードに応じて、パターンに一致した位置が単独で判別できるＭｕｌｔｉｂｙｔｅ　ＮＦＡへ変換するＭｕｌｔｉｂｙｔｅ　ＮＦＡ変換部（図１の指示番号２２、図１７の指示番号２５）と、変換したＭｕｌｔｉｂｙｔｅ　ＮＦＡを所定のデータ構造により表したものを記憶するＮＦＡ記憶部（図１、図１７の指示番号３２）と、変換したＭｕｌｔｉｂｙｔｅ　ＮＦＡの状態、状態遷移構造を参照しながら、上記Ｍｕｌｔｉｂｙｔｅ　ＮＦＡをハードウェア回路として記述するＨＤＬ（Ｈａｒｄｗａｒｅ　Ｄｅｓｃｒｉｐｔｉｏｎ　Ｌａｎｇｕａｇｅ）変換部（図１、図１７の指示番号２３）とを有する。また、変換するＭｕｌｔｉｂｙｔｅ　ＮＦＡの処理バイト数は、２の累乗の値で指定することができる。このような構成を採用し、正規表現そのものから単独でパターンに一致した位置が判別できるＭｕｌｔｉｂｙｔｅ　ＮＦＡへ変換するか、単独では判別できないＭｕｌｔｉｂｙｔｅ　ＮＦＡへ変換するかを選択可能とすることにより、本発明の第１、第２、及び第３の目的を達成することができる。
　また、本発明の第４のマルチバイト処理向け文字列照合用有限オートマトン回路を用いたパターンマッチング装置は、第１、第２のマルチバイト処理向け文字列照合用有限オートマトン回路生成システムに加え、生成したＨＤＬからＦＰＧＡのような再構成可能なハードウェアデバイスの構成情報であるＣｏｎｆｉｇｕｒａｔｉｏｎ　ｄａｔａを生成するＣｏｎｆｉｇｕｒａｔｉｏｎ　ｄａｔａ変換部（図２３の指示番号２６）と、そのＣｏｎｆｉｇｕｒａｔｉｏｎ　ｄａｔａにより構成を設定できる再構成可能なハードウェアデバイス上に構成されたパターンマッチング部（図２３の指示番号１２２）とを有する。このような構成を採用し、正規表現そのものからパターンに一致した位置が単独で判別できるＭｕｌｔｉｂｙｔｅ　ＮＦＡ回路か、単独では判別できないＭｕｌｔｉｂｙｔｅ　ＮＦＡ回路を用いてパターンマッチングを行うことにより、本発明の第１、第２、及び第３の目的を達成することができる。
　第１の効果は、１　ｂｙｔｅで処理するＮＦＡの遷移条件そのものを複数バイトに拡張させたＮＦＡでも、入力した文字列のどの位置でパターンに一致したかを単独で判別できることにある。
　その理由は、１　ｂｙｔｅで処理するＮＦＡから指定された処理バイト数のＮＦＡへ変換する際に、終了状態を処理バイト数に応じて増加させることで、どの終了状態に到達したかにより、入力された文字列のどの位置でパターンに一致したかが判別できるためである。
　第２の効果は、上記入力した文字列のどの位置でパターンに一致したかを単独で判別できるＮＦＡを生成するかを目的に応じて選択でき、入力した文字列のどの位置でパターンに一致したかを単独で判別できないＮＦＡを用いた場合には、一致した位置を単独で判別できるＮＦＡ回路に比べて、回路規模が削減できるＮＦＡ回路が生成できることにある。
　その理由は、実際に変換する際には、入力された文字列どの位置でパターンに一致したかを単独で判別できるＮＦＡか、単独ではそれを判別できないＮＦＡかを、動作モードとして指定することができ、一致した位置を判別できないＮＦＡを選択した場合には、一致した位置を単独で判別できるＮＦＡとは異なり、処理バイト数に応じて終了状態が増加しないため、その状態数分の回路規模を削減することができるためである。
　第３の効果は、本発明により生成する複数バイトで処理するＮＦＡは、正規表現にも対応できることにある。
　その理由は、正規表現そのものを入力し、それを用いて複数バイトで処理するＮＦＡへ変換するためである。
　第４の効果は、正規表現に対応し、入力した文字列のどの位置でパターンに一致したかが単独で判別できる高速なパターンマッチング装置を構成できることにある
　その理由は、第１、第２、第３の効果をもつＮＦＡのハードウェア回路を記述したＨＤＬから構成したパターンマッチング回路を用いるためであり、さらに本ＮＦＡ回路は複数バイトで処理することができるためである。
本発明の第１の実施の形態の構成を示すブロック図である。 本発明の第１の実施の形態の動作を示す流れ図である。 本発明の第１の実施の形態のＮＦＡを表すデータ構造の従来例である。 本発明の第１の実施の形態のＮＦＡを表すデータ構造の状態遷移図である。 本発明の第１の実施の形態の図２におけるステップＡ６を示す流れ図である。 本発明の第１の実施の形態の図５の流れ図に従って、図２４の１－ｂｙｔｅ　ＮＦＡを用いてマッチング位置が判別可能な２－ｂｙｔｅ　ＮＦＡ変換を行う途中の例（ステップＢ３終了時）の状態遷移図である。 本発明の第１の実施の形態の図５の流れ図に従って、図２４の１－ｂｙｔｅ　ＮＦＡを用いてマッチング位置が判別可能な２－ｂｙｔｅ　ＮＦＡ変換を行う途中の例（図６のＮＦＡに対し、状態ｎとして、状態０、状態１を選択し、ステップＢ１５を確認する時点）の状態遷移図である。 本発明の第１の実施の形態の図５の流れ図に従って、図２４の１－ｂｙｔｅ　ＮＦＡを用いてマッチング位置が判別可能な２－ｂｙｔｅ　ＮＦＡ変換を行う途中の例（ステップＢ１６開始前）の状態遷移図である。 本発明の第１の実施の形態の図５の流れ図に従って、図２４の１－ｂｙｔｅ　ＮＦＡを用いてマッチング位置が判別可能な２－ｂｙｔｅ　ＮＦＡ変換を行った例の状態遷移図である。 本発明の第１の実施の形態の図５の流れ図に従って、図９の２－ｂｙｔｅ　ＮＦＡを用いてマッチング位置が判別可能な４－ｂｙｔｅ　ＮＦＡ変換を行う途中の例（ステップＢ３終了時）の状態遷移図である。 本発明の第１の実施の形態の図５の流れ図に従って、図９の２－ｂｙｔｅ　ＮＦＡを用いてマッチング位置が判別可能な４－ｂｙｔｅ　ＮＦＡ変換を行った例の状態遷移図である。 本発明の第１の実施の形態の図５の流れ図に従って、図２４の１－ｂｙｔｅ　ＮＦＡを用いてマッチング位置が判別できない２－ｂｙｔｅ　ＮＦＡ変換を行う途中（ステップＢ４終了時）の状態遷移図である。 本発明の第１の実施の形態の図５の流れ図に従って、図２４の１－ｂｙｔｅ　ＮＦＡを用いてマッチング位置が判別できない２－ｂｙｔｅ　ＮＦＡ変換を行う途中（図１２のＮＦＡに対し、状態ｎとして、状態０、状態１を選択し、ステップＢ１５を確認する時点）の状態遷移図である。 本発明の第１の実施の形態の図５の流れ図に従って、図２４の１－ｂｙｔｅ　ＮＦＡを用いてマッチング位置が判別できない２－ｂｙｔｅ　ＮＦＡ変換を行う途中（ステップＢ１６開始前）の状態遷移図である。 本発明の第１の実施の形態の図５の流れ図に従って、図２４の１－ｂｙｔｅ　ＮＦＡを用いてマッチング位置が判別できない２－ｂｙｔｅ　ＮＦＡ変換を行った例の状態遷移図である。 本発明の第１の実施の形態の図５の流れ図に従って、図１５の２－ｂｙｔｅ　ＮＦＡを用いてマッチング位置が判別できない４－ｂｙｔｅ　ＮＦＡ変換を行う途中（ステップＢ４終了時）の状態遷移図である。 本発明の第２の実施の形態の構成を示すブロック図である。 本発明の第２の実施の形態の動作を示す流れ図である。 本発明の第２の実施の形態の１－ｂｙｔｅ　ＮＦＡ変換部２４では生成しない１－ｂｙｔｅ　ＮＦＡの状態遷移図である。 本発明の第２の実施の形態の１－ｂｙｔｅ　ＮＦＡ変換部２４で生成する１－ｂｙｔｅ　ＮＦＡの状態遷移図である。 本発明の第２の実施の形態におけるステップＡ１０を示す流れ図である。 本発明の第３の実施の形態の構成を示すブロック図である。 本発明の第４の実施の形態の構成を示すブロック図である。 従来例を用いた場合の“ａ（ｂｃ）＊（ｄ｜ｅ）”の正規表現パターンに対する１文字（１ｂｙｔｅ）処理のＮＦＡの状態遷移図である。 従来例を用いた場合の“ａ（ｂｃ）＊（ｄ｜ｅ）”の正規表現パターンに対する１文字（１ｂｙｔｅ）処理のＮＦＡの回路図である。 従来例を用いた場合の“ａｂｃｄｅ”のパターンに対する１文字（１　ｂｙｔｅ）処理のＮＦＡの状態遷移図である。 従来例を用いた場合の“ａｂｃｄｅ”のパターンに対する４文字（４　ｂｙｔｅｓ）処理のＮＦＡの状態遷移図である。 従来例を用いた場合の“ａ（ｂｃ）＊（ｄ｜ｅ）”の正規表現パターンに対する４文字（４　ｂｙｔｅｓ）処理のＮＦＡの状態遷移図である。
（本発明の第１の実施の形態）
　次に、本発明の実施の形態について図面を参照して詳細に説明する。
　図１は、本発明の第１の実施の形態の構成を示すブロック図である。図１を参照すると、本発明の第１の実施の形態は、キーボード等の入力装置１と、プログラム制御により動作するデータ処理装置２と、情報を記憶する記憶装置３と、ディスプレイ装置や印刷装置等の出力装置４とを含む。
　記憶装置３は、正規表現記憶部３１と、ＮＦＡ記憶部３２と、ＨＤＬ記憶部３３とを備えている。
　正規表現記憶部３１は、入力装置から１－ｂｙｔｅ　ＮＦＡ変換部２１に入力された１つ以上の正規表現を記憶する。
　ＮＦＡ記憶部３２は、Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２において、１－ｂｙｔｅ　ＮＦＡから変換したＭｕｌｔｉｂｙｔｅ　ＮＦＡを、リスト構造や行列形式等のデータ構造の形で記憶する。
　ＨＤＬ記憶部３３は、ＨＤＬ変換部２３において、ＮＦＡ記憶部３２に記憶されたＭｕｌｔｉｂｙｔｅ　ＮＦＡのＮＦＡ回路を記述したＶｅｒｉｌｏｇ　ＨＤＬやＶＨＤＬ（Ｖｅｒｙ　Ｈｉｇｈｓｐｅｅｄ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ　ＨＤＬ）等のＨＤＬを記憶する。
　データ処理装置２は、１－ｂｙｔｅ　ＮＦＡ変換部２１と、Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２と、ＨＤＬ変換部２３とを備えている。
　１－ｂｙｔｅ　ＮＦＡ変換部２１は、入力装置１から入力された１つの正規表現、又は複数の正規表現のリストを読み込み、正規表現記憶部３１へ記憶させる。また、１－ｂｙｔｅ　ＮＦＡ変換部２１は、正規表現記憶部３１から読み出した正規表現を、例えば非特許文献１に記載されたような従来の手法を用いてε遷移のない１－ｂｙｔｅ　ＮＦＡに変換し、生成したＮＦＡを表すデータ構造をＭｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２へ出力し、次の正規表現の変換を開始する。また、正規表現記憶部３１に記憶された最後の正規表現を変換が終了した際には、生成したＮＦＡを表すデータ構造と共に、全ての正規表現が変換したことを意味する信号をＭｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２へ出力する。
　Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２は、入力装置１から入力された処理バイト数と動作モード（ｍｏｄｅ）を読み込む。この処理バイト数は、生成するＭｕｌｔｉｂｙｔｅ　ＮＦＡの処理バイト数であり、動作モードは、生成するＭｕｌｔｉｂｙｔｅ　ＮＦＡの種別を指定する。また、１－ｂｙｔｅ　ＮＦＡ変換部２１からε遷移のない１－ｂｙｔｅ　ＮＦＡを表すデータ構造を受け取り、動作モードに応じてそれらを１つずつ目的の処理バイト数のＭｕｌｔｉｂｙｔｅ　ＮＦＡへ変換していく。１つのＮＦＡに対する変換処理が終了すると、Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２は、変換したＭｕｌｔｉｂｙｔｅ　ＮＦＡを示すデータ構造をＮＦＡ記憶部３２へ記憶させ、１－ｂｙｔｅ　ＮＦＡ変換部２１から受け取ったＮＦＡがあればその変換を開始し、受け取っていなければ次のＮＦＡを受け取るまで待つ。１－ｂｙｔｅ　ＮＦＡ変換部２１から全ての正規表現が変換したことを意味する信号と共に受け取ったＮＦＡの変換が終了すると、その変換したＮＦＡをＮＦＡ記憶部３２へ記憶させた後、ＮＦＡ記憶部３２からＮＦＡを示すデータ構造を読み込み、ＨＤＬ変換部２３へ出力する。最後のＮＦＡのデータ構造を出力する際には、最後のＮＦＡであることを意味する信号と共に出力する。
　ＨＤＬ変換部２３は、Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２から受け取ったＭｕｌｔｉｂｙｔｅ　ＮＦＡのデータ構造から、そのＮＦＡの状態、状態間の遷移、遷移条件等の情報を分析し、各状態をレジスタ、遷移条件を文字（列）比較器に変換し、状態間の遷移に応じて各レジスタ間を接続し、その回路を記述するＶｅｒｉｌｏｇ　ＨＤＬやＶＨＤＬ等のＨＤＬに変換する。また、ＨＤＬ変換部２３は、変換したＨＤＬをＨＤＬ記憶部３３へ記憶させ、ＨＤＬへの変換が終了すると、ＨＤＬ記憶部３３からＨＤＬを読み出し、出力装置４へ出力する。
（本発明の第１の実施の形態の動作）
　次に、図１、及び図２の流れ図を参照して、本発明の第１の実施の形態の動作について詳細に説明する。
　入力装置１から１つ、又は複数のリストとして入力された正規表現は、１－ｂｙｔｅ　ＮＦＡ変換部２１に、生成するＭｕｌｔｉｂｙｔｅ　ＮＦＡの処理バイト数と生成するＭｕｌｔｉｂｙｔｅ　ＮＦＡの種別を指定する動作モード（ｍｏｄｅ）はＭｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２に供給される。
　１－ｂｙｔｅ　ＮＦＡ変換部２１は、受け取った正規表現を正規表現記憶部３１へ記憶させ、そこから１つずつ正規表現を読み出し、非特許文献１等に記載された公知の手法を用いて正規表現をε遷移のない１－ｂｙｔｅ　ＮＦＡに変換する（ステップＡ１）。１－ｂｙｔｅ　ＮＦＡ変換部２１は変換が終了すると、変換したＮＦＡをＭｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２へ送信し、次の正規表現を正規表現記憶部３１から読み出し、ε遷移のない１－ｂｙｔｅ　ＮＦＡへの変換を開始する。正規表現記憶部３１に記憶された最後の正規表現を変換が終了した際には、変換したＮＦＡと共に、全ての正規表現が変換したことを意味する信号をＭｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２へ出力する。
　ここで、１－ｂｙｔｅ　ＮＦＡ変換部２１がＭｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２へ送り出すＮＦＡは、ＮＦＡの状態遷移情報をもつデータ構造である。通常、非特許文献１等にも記載されているように、ＮＦＡのある状態に着目した場合に必要な状態遷移情報は、遷移先の状態番号と遷移条件となるラベルである。このため、ここで出力されるデータ構造は、ある状態に着目すると、次に遷移する状態とその際の遷移条件（ラベル）が取得できるデータ構造であればよい。このようなＮＦＡを表すデータ構造としては、例えば、図３に示すような１次元配列とリンクリストによって管理された構造体を用いたデータ構造がある。Ｎ個の状態をもつＮＦＡを考えた場合、１次元配列ＮＦＡ［ｉ］（ｉ＝０、・・・、Ｎ－１）で各状態を特定し、その配列要素から始まる遷移情報のリンクリスト（Ｌｉｎｋｅｄ　Ｌｉｓｔ）では、状態ｉからの遷移先状態と、遷移条件である文字（列）（ラベル）、さらに次の遷移情報へのポインタが格納される。
　後述するが、本発明の第１の実施の形態の動作としては、ある状態に着目した場合に、その状態からの遷移先状態、その遷移条件だけでなく、着目した状態へ遷移がある遷移元状態とその遷移条件を得る必要があるため、図３のようなデータ構造では遷移元状態とその遷移条件を得るために、全ての遷移情報を調べる必要がある。このため、例えば図４に示すように、２次元配列ＮＦＡ［ｉ］［ｊ］（ｉ、ｊ＝０、・・・、Ｎ－１）で状態ｉから状態ｊへの遷移を特定し、その配列要素から始まる遷移情報のリンクリストでは、状態ｉから状態ｊへの遷移条件であるラベル、次の遷移情報へのポインタが格納されるようなデータ構造を用いてもよい。
　また、行列形式で表現し、行番号ｉを遷移元の状態番号、列番号ｊを遷移先の状態番号とし、各要素において状態ｉから状態ｊへの遷移条件の文字を表すことで表現することもできる。なお、この場合、ある状態からある状態への複数の条件があれば、‘＋’（例えば、文字‘ａ’と‘ｂ’が遷移条件である場合は“ａ＋ｂ”で表す）で表し、遷移がなければ０で表す等、特定の定義が必要である。
　Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２は、１－ｂｙｔｅ　ＮＦＡ変換部２１から受け取った現在のＮＦＡの処理バイト数Ｂを１に、目的とするＭｕｌｔｉｂｙｔｅ　ＮＦＡの処理バイト数ＢＴを入力装置１から入力された処理バイト数に設定する（ステップＡ２）。ここで、目的となるＭｕｌｔｉｂｙｔｅ　ＮＦＡの処理バイト数、つまり、入力装置１から入力されるバイト数としては、２の累乗の値のみが指定可能とし、それ以外のバイト数であった場合には、Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２は、エラー処理を行い、処理を終了する（ステップＡ３）。
　続いて、Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２は、入力装置１から入力された生成するＭｕｌｔｉｂｙｔｅ　ＮＦＡの種別を指定する動作モード（ｍｏｄｅ）を設定する（ステップＡ４）。動作モード（ｍｏｄｅ）としては、入力される文字列のどの位置でパターンに一致したかが単独で判別可能なＭｕｌｔｉｂｙｔｅ　ＮＦＡの生成（ｍｏｄｅ＝ｍａｔｃｈ）と、パターンに一致した位置が単独では判別不可能なＭｕｌｔｉｂｙｔｅ　ＮＦＡの生成（ｍｏｄｅ＝ｎｏｎ－ｍａｔｃｈ）の２種類ある。
　Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２は、上記の設定が終了すると、目的とするＭｕｌｔｉｂｙｔｅ　ＮＦＡの処理バイト数ＢＴが１　ｂｙｔｅでなければ（ステップＡ５）、Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２は、変換手段２１から受け取ったε遷移のない１－ｂｙｔｅ　ＮＦＡを処理バイト数ＢＴのＭｕｌｔｉｂｙｔｅ　ＮＦＡへ変換する（ステップＡ６）。
　図５は、ステップＡ６のより詳細な動作を説明するための流れ図である。また、例として、図２４に示す正規表現“ａ（ｂｃ）＊（ｄ｜ｅ）”から生成したε遷移のない１－ｂｙｔｅ　ＮＦＡの変換例を挙げて説明する。
　まず、初期状態から初期状態へ任意の文字での遷移を生成する（ステップＢ１）。ここでは、任意の文字を示す記号を‘Ｘ’とし、ここで生成した遷移をｓｅｌｆ－ｅｄｇｅ－ｉｎｉｔｉａｌと呼ぶ。
　次に、動作モード（ｍｏｄｅ）をチェックする（ステップＢ２）。以下では、まず動作モードとして、入力される文字列のどの位置でパターンに一致したかが単独で判別可能なＭｕｌｔｉｂｙｔｅ　ＮＦＡの生成（ｍｏｄｅ＝ｍａｔｃｈ）の場合について説明する。
　動作モードｍｏｄｅがｍａｔｃｈの場合、Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２は、各終了状態に対して、１つの終了状態を生成し、元の終了状態から生成した終了状態へ任意の文字（ラベル‘Ｘ’）での遷移を生成する（ステップＢ３）。ここで生成した遷移をｅｄｇｅ－ｆｉｎａｌと呼ぶ。図２４のＮＦＡに対して、ステップＢ３までを終えたＮＦＡの例を図６に示す。
　次に、Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２は、現在のＮＦＡからこれまでに選択していない１つの状態を選択し、これを状態ｎ、状態ｎへの遷移をもつこれまでに選択していない１つの状態を選択し、これを状態ｉ、状態ｎからの遷移をもつこれまでに選択していない１つの状態を選択し、これを状態ｊとする（ステップＢ５、Ｂ６、Ｂ７）。このとき、状態ｉから状態ｎへのラベルを‘Ｌｉｎ’、状態ｎから状態ｊへのラベルを‘Ｌｎｊ’とする。
　続いて、Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２は、‘Ｌｎｊ’がｓｅｌｆ－ｅｄｇｅ－ｉｎｉｔｉａｌのラベルかをチェックし（ステップＢ８）、ｓｅｌｆ－ｅｄｇｅ－ｉｎｉｔｉａｌのラベルである場合は、まだ選択されていない状態ｊの候補があるかをチェックする（ステップＢ１３）。Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２は、ｓｅｌｆ－ｅｄｇｅ－ｉｎｉｔｉａｌのラベルでない場合は、再度動作モード（ｍｏｄｅ）をチェックする（ステップＢ２）。Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２は、動作モードｍｏｄｅがｍａｔｃｈの場合、状態ｉから状態ｊへの遷移を生成し（ステップＢ１０）、状態ｉから状態ｎへのラベル‘Ｌｉｎ’と状態ｎから状態ｊへのラベルを‘Ｌｎｊ’を連結させたラベル“Ｌｉｊ”を生成し（ステップＢ１１）、このラベル“Ｌｉｊ”を状態ｉから状態ｊへの遷移条件とする（ステップＢ１２）。例えば、図６のＮＦＡにおいて、状態ｎ、ｉ、ｊとしてそれぞれ状態１、状態０、状態２を選択した場合、ラベルＬｉｎ、Ｌｎｊはそれぞれ‘ａ’、‘ｂ’となるため、状態０から状態２へラベル“ａｂ”の遷移が生成される。ここで、ステップＢ８の‘Ｌｎｊ’がｓｅｌｆ－ｅｄｇｅ－ｉｎｉｔｉａｌのラベルかをチェックするのは、例えば、Ｌｉｎ、Ｌｎｊはそれぞれ‘ａ’、‘Ｘ’の場合に、ラベル“ａＸ”のように、パターンの途中に任意の文字が入ることを防止するためである。
　上記の処理が終えると、Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２は、まだ選択されていない状態ｊの候補があるかをチェックし（ステップＢ１３）、まだ候補が存在すればステップＢ７からを繰り返し、候補が無ければまだ選択されていない状態ｉの候補があるかをチェックする（ステップＢ１４）。以下、同様にＭｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２は、まだ状態ｉの候補が存在すればステップＢ６からを繰り返し、候補が無ければまだ選択されていない状態ｎの候補があるかをチェックし（ステップＢ１５）、あればステップＢ５からを繰り返す。例えば、図６のＮＦＡにおいて、状態ｎとして、状態０、状態１を選択し、ステップＢ１５を確認する時点では、図７のようなＮＦＡが生成されている。但し、点線で示した状態遷移は元のＮＦＡ（図２４）の遷移と、ステップＢ１で追加したｓｅｌｆ－ｅｄｇｅ－ｉｎｉｔｉａｌ、ステップＢ３で追加したｅｄｇｅ－ｆｉｎａｌの遷移であり、実線で記した遷移が本処理によって新たに生成された遷移を表す。
　上記の処理を繰り返し、状態ｎの候補が無くなる（ステップＢ１５）と、Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２は、元のＮＦＡの状態遷移（遷移条件が処理バイト数Ｂの遷移）とステップＢ１で追加したｓｅｌｆ－ｅｄｇｅ－ｉｎｉｔｉａｌとｅｄｇｅ－ｆｉｎａｌの遷移を削除し（ステップＢ１６、ステップＢ１７）、現在のＮＦＡの処理バイト数Ｂを２倍にする（ステップＢ１８）。例えば、ステップＢ１６に入る直前のＮＦＡは図８、ステップＢ１７を行った直後のＮＦＡは図９のようになり、元のＮＦＡの処理バイト数を２倍にした入力文字列のどの位置でパターンに一致したかが判別できるＮＦＡが生成される。
　最後に、Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２は、この変換したＮＦＡの処理バイト数Ｂと指定された処理バイト数を示すＢＴを比較し、ＢがＢＴよりも小さい、つまり目的とする処理バイト数に満たしていない場合には、再びステップＢ１から処理を繰り返し（ステップＢ１９）、目的の処理バイト数を満たした場合には処理を終了する。例えば、図９に対してさらにステップＢ１からを行った場合のＮＦＡの例として、図１０にステップＢ３直後のＮＦＡの例、図１１に４－ｂｙｔｅ　ＮＦＡの変換例を示す。
　引き続き、動作モードとして、入力される文字列のどの位置でパターンに一致したかが単独では判別不可能なＭｕｌｔｉｂｙｔｅ　ＮＦＡの生成（ｍｏｄｅ＝ｎｏｎ－ｍａｔｃｈ）の場合について説明する。
　動作モードｍｏｄｅがｎｏｎ－ｍａｔｃｈの場合も、動作モードｍｏｄｅがｍａｔｃｈの場合と基本的には同じ処理ステップを行うが、ステップＢ３の代わりにステップＢ４、ステップＢ８の後にステップＢ９を行う点が異なる。その他の処理ステップは動作モードｍｏｄｅがｍａｔｃｈの場合と同じなので以下では説明を省略する。
　動作モードｍｏｄｅとして、ｎｏｎ－ｍａｔｃｈが選択された場合、Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２は、ステップＢ１、ステップＢ２を行った後に、終了状態から終了状態へラベル‘Ｘ’の遷移を生成し、これをｓｅｌｆ－ｅｄｇｅ－ｆｉｎａｌと呼ぶ（ステップＢ４）。動作モードｍｏｄｅがｍａｔｃｈの場合と同様、図２４に示す正規表現“ａ（ｂｃ）＊（ｄ｜ｅ）”から生成したε遷移のない１－ｂｙｔｅ　ＮＦＡの変換例を挙げて説明すると、ステップＢ４までを終えたＮＦＡの例は図１２のようになる。
　続いて、Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２は、ステップＢ５からステップＢ８までを行い、ラベル‘Ｌｎｊ’がｓｅｌｆ－ｅｄｇｅ－ｉｎｉｔｉａｌのラベルである場合は、まだ選択されていない状態ｊの候補があるかをチェックする（ステップＢ１３）。ｓｅｌｆ－ｅｄｇｅ－ｉｎｉｔｉａｌのラベルでない場合は、Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２は、動作モードをチェック（ステップＢ２）した後に、ラベル‘Ｌｉｎ’がｓｅｌｆ－ｅｄｇｅ－ｆｉｎａｌのラベルであるかをチェックし（ステップＢ９）、ｓｅｌｆ－ｅｄｇｅ－ｆｉｎａｌのラベルである場合は、ステップＢ１３へ、ｓｅｌｆ－ｅｄｇｅ－ｆｉｎａｌのラベルでない場合は、ステップＢ１０へと進み、処理を続ける。ここで、ステップＢ９の‘Ｌｉｎ’がｓｅｌｆ－ｅｄｇｅ－ｆｉｎａｌのラベルかをチェックするのは、例えば、Ｌｉｎ、Ｌｎｊはそれぞれ‘Ｘ’、‘ａ’の場合に、ラベル“Ｘａ”のように、パターンの途中に任意の文字が入ることを防止するためである。
　例えば、図１２のＮＦＡにおいて、状態ｎとして、状態０、状態１を選択し、ステップＢ１５を確認する時点では、図１３のようなＮＦＡになる。但し、点線で示した状態遷移は元のＮＦＡ（図２４）の遷移と、ステップＢ１、ステップＢ４で追加したｓｅｌｆ－ｅｄｇｅ－ｉｎｉｔｉａｌ、ｓｅｌｆ－ｅｄｇｅ－ｆｉｎａｌの遷移であり、実線で記した遷移が本処理によって新たに生成された遷移を表す。さらに処理を進めた結果、ステップＢ１６に入る直前のＮＦＡは図１４、ステップＢ１７を行った直後のＮＦＡは図１５のようになり、元のＮＦＡの処理バイト数を２倍にした入力文字列のどの位置でパターンに一致したかが判別不可能なＮＦＡが生成される。
　最後に、ステップＢ１９を行い、目的の処理バイト数を満たした場合には処理を終了する。例えば、図１５に対してさらにステップＢ１からを行った場合、ステップＢ４の直後には図１６のようなＮＦＡになり、最終的に図２８のような４－ｂｙｔｅ　ＮＦＡが生成される。
　Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２は、上記のようなステップＡ６が終了すると、生成したＭｕｌｔｉｂｙｔｅ　ＮＦＡをＮＦＡ記憶部３２へ記憶させ、１－ｂｙｔｅ　ＮＦＡ変換部２１から受け取ったＮＦＡがあればその変換を開始し、受け取っていなければ次のＮＦＡを受け取るまで待つ。１－ｂｙｔｅ　ＮＦＡ変換部２１から全ての正規表現が変換したことを意味する信号と共に受け取ったＮＦＡの変換が終了すると、その変換したＮＦＡをＮＦＡ記憶部３２へ記憶させた後、ＮＦＡ記憶部３２からＮＦＡを示すデータ構造を読み込み、ＨＤＬ変換部２３へ出力する。Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２は、最後のＮＦＡのデータ構造を出力する際には、最後のＮＦＡであることを意味する信号と共に出力する（ステップＡ６）。
　ＨＤＬ変換部２３は、Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２から受け取ったＭｕｌｔｉｂｙｔｅ　ＮＦＡのデータ構造から、各ＮＦＡの状態、状態間の遷移、遷移条件等の情報を分析し、各状態をレジスタ、遷移条件を文字（列）比較器に変換し、状態間の遷移に応じて各レジスタ間を接続し、その回路を記述するＶｅｒｉｌｏｇ　ＨＤＬやＶＨＤＬ等のＨＤＬに変換し、変換したＨＤＬをＨＤＬ記憶部３３へ記憶させる（ステップＡ７）。
　ＨＤＬへの変換が終了すると、ＨＤＬ変換部２３は、要求があればＨＤＬ記憶部３３から生成したＨＤＬを読み出し、出力装置４へ出力する（ステップＡ８）。
　次に、本発明の第１の実施の形態の作用効果について説明する。
　本発明の第１の実施の形態においては、正規表現そのものを入力することで、１－ｂｙｔｅ　ＮＦＡから指定された処理バイト数で遷移を行うＭｕｌｔｉｂｙｔｅ　ＮＦＡの変換を行い、そのＮＦＡ回路を記述するＨＤＬを生成することができる。また、本実施の形態によって生成されるＭｕｌｔｉｂｙｔｅ　ＮＦＡは、厳密一致（Ｅｘａｃｔ　Ｍａｔｃｈ）だけでなく、正規表現そのものにも対応している上、動作モードの指定により、入力された文字列のどの位置でパターンに一致したかが単独で判別可能であるＭｕｌｔｉｂｙｔｅ　ＮＦＡを用いたＮＦＡ回路を生成することができる。
　また、前述した通り、従来の複数バイト処理を行うＮＦＡ回路のうち、１つの正規表現パターンから生成した１－ｂｙｔｅ　ＮＦＡの遷移条件そのものを複数バイトに拡張させたＭｕｌｔｉｂｙｔｅ　ＮＦＡから構築したＮＦＡ回路では、パターンに一致した場合に、入力した文字列のどの位置で一致したかが単独では判別できないという課題があったが、本発明では、処理バイト数に応じて終了状態を新たに生成し、これらの終了状態のどの状態へ到達したかにより、入力した文字列のどの位置で一致したかを単独で判別できることが可能となる。例えば、正規表現“ａ（ｂｃ）＊（ｄ｜ｅ）”に対して、入力された文字列のどの位置でパターンに一致したかが判別可能である４－ｂｙｔｅ　ＮＦＡを生成した場合、図１１のようなＮＦＡが生成される。このＮＦＡを用いた場合には、状態４に到達してマッチした場合、その際に入力した４文字（４　ｂｙｔｅ）のうちの最後の文字で一致したことが分かり、状態５では、文字列の先頭から３文字目に一致したことが分かる。つまり、終了状態４、５、６、７のどの終了状態に到達したかにより、入力された文字列のどの位置でパターンに一致したかをＮＦＡ回路が単独で判別することが可能である。
　また、入力された文字列のどの位置でパターンに一致したかまでは知る必要がなく、ある正規表現パターンに対してマッチしたかしなかったかが分かればよい場合には、動作モードの指定により、従来のパターンに一致した位置が単独では判別できないＭｕｌｔｉｂｙｔｅ　ＮＦＡ回路を生成することも可能であり、この場合には処理バイト数に応じて終了状態が増加しないため、状態数は元の１－ｂｙｔｅ　ＮＦＡの状態数と変化せず、同じ処理バイト数のパターンに一致した位置が単独で判別できるＮＦＡと比較して、回路規模が削減できる。
　なお、上記実施の形態では、１－ｂｙｔｅ　ＮＦＡ変換部２１によって変換されたε遷移のない１－ｂｙｔｅ　ＮＦＡは、変換が終わる度にＭｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２へ送られるが、これを直接ＮＦＡ記憶部３２に記憶させ、ε遷移のない１－ｂｙｔｅ　ＮＦＡの変換が終了した信号のみをＭｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２へ送出し、Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２は、ＮＦＡ記憶部３２に記憶されたε遷移のない１－ｂｙｔｅ　ＮＦＡを読み出しながらＭｕｌｔｉｂｙｔｅ　ＮＦＡへの変換を行ってもよい。
　また、Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２は、変換したＭｕｌｔｉｂｙｔｅ　ＮＦＡをＮＦＡ記憶部３２へ記憶させ、全ての正規表現に対する変換が終了した後、ＮＦＡ記憶部３２から全てのＭｕｌｔｉｂｙｔｅ　ＮＦＡを読み出し、ＨＤＬ変換部２３へ送出するが、Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２は変換が終了したことをＨＤＬ変換部２３に伝え、ＨＤＬ変換部２３がＮＦＡ記憶部３２からＭｕｌｔｉｂｙｔｅ　ＮＦＡを読み出しながら、ＨＤＬ変換処理を行っても良い。さらに、Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２は、１つの変換が終わる度にＮＦＡ記憶部３２へ記憶させる代わりに、ＨＤＬ変換部２３へ送出し、ＨＤＬ変換部２３はＨＤＬ変換処理を開始してもよい。
　このように、正規表現記憶部３１、ＮＦＡ記憶部３２、ＨＤＬ記憶部３３を備えることにより、入力装置１は、１－ｂｙｔｅ　ＮＦＡ変換部２１の処理が終了するのを待つことなく新しい正規表現を入力することが可能であり、１－ｂｙｔｅ　ＮＦＡ変換部２１は、Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２の処理が終了することを待つことなく、正規表現記憶部３１に新しい正規表現データが存在すれば、次の１－ｂｙｔｅ　ＮＦＡ変換処理を開始することが可能である。同様に、１－ｂｙｔｅ　ＮＦＡ変換部２１が変換したε遷移のない１－ｂｙｔｅ　ＮＦＡをＮＦＡ記憶部３２へ直接記憶させた場合には、Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２は、ＮＦＡ記憶部３２に新しいε遷移のない１－ｂｙｔｅ　ＮＦＡが存在すれば、次のＭｕｌｔｉｂｙｔｅ　ＮＦＡ変換処理を開始することができる。また、ＨＤＬ変換部２３が直接ＮＦＡ記憶部３２からＭｕｌｔｉｂｙｔｅ　ＮＦＡを読み出すことができる場合、ＮＦＡ記憶部３２に新しいＭｕｌｔｉｂｙｔｅ　ＮＦＡが存在すれば、ＨＤＬ変換処理を開始することができる。このように、記憶装置３を用いることで、効率的なＮＦＡ回路を記述するＨＤＬ生成処理を行うことが可能である。
　さらに、上記実施の形態から、ＨＤＬ変換部２３とＨＤＬ記憶部３３を取り除き、Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２から直接出力装置４へ、生成したＭｕｌｔｉｂｙｔｅ　ＮＦＡのデータ構造を出力することで、ＮＦＡ回路としてではなく、マルチバイト処理向け文字列照合用有限オートマトンを生成することができる。
　なお、本発明では、本実施の形態と同様の構成を適用し、１－ｂｙｔｅ　ＮＦＡ変換部２１で１　ｂｙｔｅで処理するＤＦＡを生成すれば、ＮＦＡに限らずＤＦＡに対しても、入力文字列のどの位置でパターンに一致したかが判別できる複数バイト処理のＤＦＡを生成することができる。
（本発明の第２の実施の形態）
　次に、本発明の第２の実施の形態について図面を参照して詳細に説明する。
　図１７は、本発明の第２の実施の形態の構成を示すブロック図である。図１７を参照すると、本発明の第２の実施の形態において、データ処理装置５は、１－ｂｙｔｅ　ＮＦＡ変換部２４と、Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２５と、ＨＤＬ変換部２３とを備えている。本実施の形態は、図１に示した前記第１の実施の形態のデータ処理装置２の１－ｂｙｔｅ　ＮＦＡ変換部２１、Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２を、１－ｂｙｔｅ　ＮＦＡ変換部２４、Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２５に置き換えたものである。その他は、前記第１の実施の形態と同じである。
　１－ｂｙｔｅ　ＮＦＡ変換部２４は、前記第１の実施の形態における１－ｂｙｔｅ　ＮＦＡ変換部２１と同様に、正規表現からε遷移のない１－ｂｙｔｅ　ＮＦＡを生成するが、このＮＦＡに制約を加えている。その他は、前記第１の実施の形態における１－ｂｙｔｅ　ＮＦＡ変換部２１と同じである。
　Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２５は、１－ｂｙｔｅ　ＮＦＡ変換部２４において生成した制約条件をもつ１－ｂｙｔｅ　ＮＦＡに特化した手順でＭｕｌｔｉｂｙｔｅ　ＮＦＡ変換を行い、その他は、前記第１の実施の形態のＭｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２と同じである。
（本発明の第２の実施の形態の動作）
　次に、図１７、及び図１８を参照して本発明の第２の実施の形態の動作について詳細に説明する。
　入力装置１から１つ、又は複数のリストとして入力された正規表現は、１－ｂｙｔｅ　ＮＦＡ変換部２４に、生成するＭｕｌｔｉｂｙｔｅ　ＮＦＡの処理バイト数と生成するＭｕｌｔｉｂｙｔｅ　ＮＦＡの種別を指定する動作モード（ｍｏｄｅ）はＭｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２５に供給される。
　１－ｂｙｔｅ　ＮＦＡ変換部２４は、受け取った正規表現を正規表現記憶部３１へ記憶させ、そこから１つずつ正規表現を読み出し、非特許文献１等に記載された公知の手法を用いながら、正規表現からある制約条件を加えたε遷移のない１－ｂｙｔｅ　ＮＦＡに変換する（ステップＡ９）。
　ここで、１－ｂｙｔｅ　ＮＦＡ変換部２４が生成するε遷移のない１－ｂｙｔｅ　ＮＦＡの制約条件について説明する。例えば、正規表現“ａｂｃｄ＊”を考えた場合、この正規表現に対するε遷移のない１－ｂｙｔｅ　ＮＦＡの例として図１９、図２０の両方が考えられる。これらのＮＦＡの違いは、終了状態から、自身も含めた他の状態への遷移が存在する（ここでは、状態４から状態４へのラベル‘ｄ’の遷移を指す）ＮＦＡ（図１９）か、終了状態から自身も含めた他の状態への遷移が存在しないＮＦＡ（図２０）かである。前記第１の実施の形態における１－ｂｙｔｅ　ＮＦＡ変換部２１では、このどちらのＮＦＡを生成してもよく、前記第１の実施の形態ではどちらのＮＦＡに対しても目的とするＭｕｌｔｉｂｙｔｅ　ＮＦＡを変換することが可能であったが、１－ｂｙｔｅ　ＮＦＡ変換部２４では、上記のＮＦＡのうち、図２０に示すような、終了状態からは自身も含め他の状態への遷移が存在しないＮＦＡを生成するという制約条件を加えることで、本第２の形態では、このような制約条件を加えた１－ｂｙｔｅ　ＮＦＡでなければ目的とするＭｕｌｔｉｂｙｔｅ　ＮＦＡを変換することができない。なお、後述するように、本制約を加えることにより、Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２５における変換処理が一部簡略化できるという利点がある。
　１－ｂｙｔｅ　ＮＦＡ変換部２４の他の動作は、変換したＮＦＡのデータ構造等も含め、全て前記第１の実施の形態の動作と同じであるので、詳細な説明を省略する。
　次に、Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２５は、ステップＡ２からステップ４までを行い、目的とするＭｕｌｔｉｂｙｔｅ　ＮＦＡの処理バイト数ＢＴが１　ｂｙｔｅでなければ（ステップＡ５）、Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２は、１－ｂｙｔｅ　ＮＦＡ変換部２４から受け取ったε遷移のない１－ｂｙｔｅ　ＮＦＡを処理バイト数ＢＴのＭｕｌｔｉｂｙｔｅ　ＮＦＡへ変換する（ステップＡ１０）。なお、ステップＡ２からステップＡ５までは、前記第１の実施の形態の動作と同じであるため、詳細な説明を省略する　図２１は、ステップＡ１０のより詳細な動作を説明するための流れ図である。Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２は、ステップＢ１からステップＢ８、ステップＢ１０からステップＢ１９の各ステップは、前記第１の実施の形態の動作と同じであるため詳細な説明を省略するが、ステップＡ１０の動作としては（図２１）、状態ｎ、状態ｉ、状態ｊの選択を行った後（ステップＢ５、Ｂ６、Ｂ７）、ラベル‘Ｌｎｊ’がｓｅｌｆ－ｅｄｇｅ－ｉｎｉｔｉａｌのラベルかをチェックし（ステップＢ８）、ｓｅｌｆ－ｅｄｇｅ－ｉｎｉｔｉａｌのラベルでなかった場合には、直ちに状態ｉから状態ｊへの遷移を生成するステップＢ１０を行う点が前記第１の実施の形態のステップＡ６における動作（図５）と異なっている。
　Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２５において、ステップＡ１０が終了した後の動作（ステップＡ７、ステップＡ８）については、前記第１の実施の形態の動作においてステップＡ６が終了してからの動作と同じであるため、詳細な説明は省略する。
　次に、本発明の第２の実施の形態の作用効果について説明する。
　本発明の第２の実施の形態では、前記第１の実施の形態と同様、正規表現そのものを入力することで、１－ｂｙｔｅ　ＮＦＡから指定された処理バイト数で遷移を行うＭｕｌｔｉｂｙｔｅ　ＮＦＡの変換を行い、そのＮＦＡ回路を記述するＨＤＬを生成することができる。また、本実施の形態によって生成されるＭｕｌｔｉｂｙｔｅ　ＮＦＡは、厳密一致（Ｅｘａｃｔ　Ｍａｔｃｈ）だけでなく、正規表現そのものにも対応している上、動作モードの指定により、入力された文字列のどの位置でパターンに一致するかを単独で判別できるＭｕｌｔｉｂｙｔｅ　ＮＦＡを用いたＮＦＡ回路を生成することができる。
　特に、正規表現からε遷移のない１－ｂｙｔｅ　ＮＦＡへの変換時に前記制約条件を加えることで、その後のＭｕｌｔｉｂｙｔｅ　ＮＦＡへの変換を一部簡略化できるという工夫がある。具体的には、前記第１の実施の形態では、図５に示すようにステップＢ８でステップＢ２、動作モードによってはさらにステップＢ９を行った後に、ステップＢ１０を行うという流れであったが、本第２の実施の形態では、図２１に示すように、Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２は、ステップＢ８でラベル‘Ｌｎｊ’がｓｅｌｆ－ｅｄｇｅ－ｉｎｉｔｉａｌのラベルでなければ、すぐにステップＢ１０を行うことができる。
　また、第１の実施の形態と同様、動作モードの指定により、入力された文字列のどの位置でパターンに一致したかが単独で判別可能なＭｕｌｔｉｂｙｔｅ　ＮＦＡ回路と、パターンに一致した位置が単独では判別できないＭｕｌｔｉｂｙｔｅ　ＮＦＡ回路の両方を生成することが可能であり、使用目的に応じて効果的なＮＦＡ回路を生成することができる。
　なお、上記実施の形態では、第１の実施の形態と同様、１－ｂｙｔｅ　ＮＦＡ変換部２４によって変換されたε遷移のない１－ｂｙｔｅ　ＮＦＡは、変換が終わる度にＭｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２５へ送られるが、これを直接ＮＦＡ記憶部３２に記憶させ、ε遷移のない１－ｂｙｔｅ　ＮＦＡの変換が終了した信号のみをＭｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２５へ送出し、Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２５は、ＮＦＡ記憶部３２に記憶されたε遷移のない１－ｂｙｔｅ　ＮＦＡを読み出しながらＭｕｌｔｉｂｙｔｅ　ＮＦＡへの変換を行ってもよい。
　また、Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２５は、変換したＭｕｌｔｉｂｙｔｅ　ＮＦＡをＮＦＡ記憶部３２へ記憶させ、全ての正規表現に対する変換が終了した後、ＮＦＡ記憶部３２から全てのＭｕｌｔｉｂｙｔｅ　ＮＦＡを読み出し、ＨＤＬ変換部２３へ送出するが、Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２５は変換が終了したことをＨＤＬ変換部２３に伝え、ＨＤＬ変換部２３がＮＦＡ記憶部３２からＭｕｌｔｉｂｙｔｅ　ＮＦＡを読み出しながら、ＨＤＬ変換処理を行っても良い。さらに、Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２５は、１つの変換が終わる度にＮＦＡ記憶部３２へ記憶させる代わりに、ＨＤＬ変換部２３へ送出し、ＨＤＬ変換部２３はＨＤＬ変換処理を開始してもよい。
　このように、正規表現記憶部３１、ＮＦＡ記憶部３２、ＨＤＬ記憶部３３を備えることにより、入力装置１は、１－ｂｙｔｅ　ＮＦＡ変換部２４の処理が終了するのを待つことなく新しい正規表現を入力することが可能であり、１－ｂｙｔｅ　ＮＦＡ変換部２４は、Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２５の処理が終了することを待つことなく、正規表現記憶部３１に新しい正規表現データが存在すれば、次の１－ｂｙｔｅ　ＮＦＡ変換処理を開始することが可能である。同様に、１－ｂｙｔｅ　ＮＦＡ変換部２４が変換したε遷移のない１－ｂｙｔｅ　ＮＦＡをＮＦＡ記憶部３２へ直接記憶させた場合には、Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２５は、ＮＦＡ記憶部３２に新しいε遷移のない１－ｂｙｔｅ　ＮＦＡが存在すれば、次のＭｕｌｔｉｂｙｔｅ　ＮＦＡ変換処理を開始することができる。また、ＨＤＬ変換部２３が直接ＮＦＡ記憶部３２からＭｕｌｔｉｂｙｔｅ　ＮＦＡを読み出すことができる場合、ＮＦＡ記憶部３２に新しいＭｕｌｔｉｂｙｔｅ　ＮＦＡが存在すれば、ＨＤＬ変換処理を開始することができる。このように、記憶装置３を用いることで、効率的なＮＦＡ回路を記述するＨＤＬ生成処理を行うことが可能である。
　さらに、上記実施の形態から、ＨＤＬ変換部２３とＨＤＬ記憶部３３を取り除き、Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２から直接出力装置４へ、生成したＭｕｌｔｉｂｙｔｅ　ＮＦＡのデータ構造を出力することで、ＮＦＡ回路としてではなく、マルチバイト処理向け文字列照合用有限オートマトンを生成することができる。
　なお、本発明では、本実施の形態と同様の構成を適用し、１－ｂｙｔｅ　ＮＦＡ変換部２４で１　ｂｙｔｅで処理するＤＦＡを生成すれば、ＮＦＡに限らずＤＦＡに対しても、入力文字列のどの位置でパターンに一致したかが判別できる複数バイト処理のＤＦＡを生成することができる。
（本発明の第３の実施の形態）
　次に、本発明の第３の実施の形態について図面を参照して詳細に説明する。
　図２２は、本発明の第３の実施の形態の構成を示すブロック図である。図２２を参照すると、本発明の第３の実施の形態は、前記第１、第２の実施の形態と同様に、入力装置１、データ処理装置６、記憶装置３、出力装置４を備える。本実施の形態においては、前記第１の実施の形態のデータ処理装置２の１－ｂｙｔｅ　ＮＦＡ変換部２１、Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２２、ＨＤＬ変換部２３、あるいは、前記第２の実施の形態のデータ処理装置５の１－ｂｙｔｅ　ＮＦＡ変換部２４、Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部２５、ＨＤＬ変換部２３の処理を、データ処理装置で実行される正規表現－ＨＤＬ変換プログラム７で実現したものである。
　正規表現－ＨＤＬ変換プログラム７は、データ処理装置６に読み込まれ、データ処理装置６の動作を制御し、記憶装置３に、正規表現記憶部３１とＮＦＡ記憶部３２とＨＤＬ記憶部３３を生成する。
　データ処理装置６は、正規表現－ＨＤＬ変換プログラムの制御により、第１、及び第２の実施の形態におけるデータ処理装置２、及び５による処理と同一の処理を実行する。
　次に、本発明の第３の実施の形態の作用効果について説明する。
　本発明の第３の実施の形態では、第１、第２の実施の形態の作用効果と同様、正規表現そのものを入力することで、指定された処理バイト数で遷移を行うＭｕｌｔｉｂｙｔｅ　ＮＦＡを実現するＮＦＡ回路を記述するＨＤＬを生成することができる。また、本実施の形態によって生成されるＭｕｌｔｉｂｙｔｅ　ＮＦＡは、厳密一致（Ｅｘａｃｔ　Ｍａｔｃｈ）だけでなく、正規表現そのものにも対応している上、動作モードの指定により、入力された文字列のどの位置でパターンに一致したかが単独で判別可能なＭｕｌｔｉｂｙｔｅ　ＮＦＡを用いたＮＦＡ回路を生成することができる。
　また、動作モードの指定により、入力された文字列のどの位置でパターンに一致したかを単独で判別できるＭｕｌｔｉｂｙｔｅ　ＮＦＡ回路と、パターンに一致した位置を単独では判別できないＭｕｌｔｉｂｙｔｅ　ＮＦＡ回路の両方を生成することが可能であり、目的に応じて選択することで、効率的なＮＦＡ回路を生成することができる。
　さらに、正規表現－ＨＤＬ変換プログラム７は、データ処理装置６に読み込まれ、データ処理装置６の動作を制御し、記憶装置３に、正規表現記憶部３１とＮＦＡ記憶部３２のみを生成し、データ処理装置６から出力装置４へＭｕｌｔｉｂｙｔｅ　ＮＦＡのデータ構造を出力することで、ＮＦＡ回路としてではなく、マルチバイト処理向け文字列照合用有限オートマトンを生成することができる。
　なお、本発明の第３の実施の形態でも、第１、第２の実施の形態と同様に、ＮＦＡに限らずＤＦＡに対しても同様の処理を行うことが可能である。
（本発明の第４の実施の形態）
　次に、本発明の第４の実施の形態について図面を参照して詳細に説明する。
　図２３は、本発明の第４の実施の形態の構成を示すブロック図である。図２３を参照すると、本発明の第４の実施の形態は、キーボード等の入力装置１と、プログラム制御により動作するデータ処理装置８と、情報を記憶する記憶装置９と、ＦＰＧＡ等の再構成可能なハードウェアデバイスに、その構成をコンフィグレーションするためのケーブル等のコンフィグレーション装置１０と、パターンマッチングの被検索対象データをパターンマッチング装置に入力するためのデータ入力装置１１と、ＦＰＧＡ等の再構成可能なハードウェアデバイスを有するパターンマッチング装置１２と、パターンマッチングの結果を出力するためのディスプレイ装置や印刷装置等の結果出力装置１３とを備えている。さらに、データ処理装置８と記憶装置９を制御するのがＣＰＵ１０２であり、データ処理装置８内の各部内のプログラムによってＣＰＵ１０２が動作する。パターンマッチング装置１２は、ＦＰＧＡ等の再構成可能なハードウェアデバイスから構成される。
　記憶装置９は、図１に示した前記第１の実施の形態の記憶装置３に、Ｃｏｎｆｉｇｕｒａｔｉｏｎ　ｄａｔａ記憶部３４を加えたものである。その他は、前記第１の実施の形態と同じである。
　Ｃｏｎｆｉｇｕｒａｔｉｏｎ　ｄａｔａ記憶部３４は、Ｃｏｎｆｉｇｕｒａｔｉｏｎ　ｄａｔａ変換部２６において、ＨＤＬ記憶部３３から読み出したＭｕｌｔｉｂｙｔｅ　ＮＦＡ回路を記述するＨＤＬから生成した、対象となるデバイスの構成情報であるＣｏｎｆｉｇｕｒａｔｉｏｎ　ｄａｔａを記憶する。
　データ処理装置８は、図１に示した前記第１の実施の形態のデータ処理装置２に、Ｃｏｎｆｉｇｕｒａｔｉｏｎ　ｄａｔａ変換部２６を加えたものである。その他は、前記第１の実施の形態と同じである。
　Ｃｏｎｆｉｇｕｒａｔｉｏｎ　ｄａｔａ変換部２６は、ＨＤＬ変換部２３にてＨＤＬへの変換が終了したことを意味する信号、もしくは、入力装置１からＣｏｎｆｉｇｕｒａｔｉｏｎ　ｄａｔａの生成開始を意味する信号を受けた場合に、それぞれから指定されたＨＤＬ記憶部３３に記憶されているＭｕｌｔｉｂｙｔｅ　ＮＦＡ回路を記述するＨＤＬを読み込み、ＨＤＬから対象となるデバイスの構成情報であるＣｏｎｆｉｇｕｒａｔｉｏｎ　ｄａｔａへ変換し、変換が終了すると、Ｃｏｎｆｉｇｕｒａｔｉｏｎ　ｄａｔａ記憶部３４に記憶する。なお、ＨＤＬからＣｏｎｆｉｇｕｒａｔｉｏｎ　ｄａｔａの変換については、例えばＦＰＧＡであれば、そのベンダーが提供している開発ツール等を用いるものとし、詳細な説明は省略する。
　パターンマッチング装置１２は、データ入力部１２１と、パターンマッチング部１２２と、結果出力部１２３とを備えており、これらは別々の再構成可能なハードウェアデバイス上に構成されるものとする。
　データ入力部１２１は、データ入力装置１１から入力されたパケットデータや、テキストデータ等のパターンマッチング対象データ（これを被検索データと呼ぶ）を整形し、データ処理装置８にて生成した処理バイト数で並列化し、パターンマッチング部１２２へ入力する。
　パターンマッチング部１２２は、コンフィグレーション装置１０を経由して入力された、データ処理装置８で生成したＣｏｎｆｉｇｕｒａｔｉｏｎ　ｄａｔａにより構成される回路であり、データ処理装置８にて生成したＭｕｌｔｉｂｙｔｅ　ＮＦＡ回路そのものである。パターンマッチング部１２２に構成されたＮＦＡ回路は、データ入力部１２１から入力された被検索データにより条件遷移が起こり、パターンに一致した場合にはその信号が終了状態を構成しているレジスタから出力信号が結果出力部１２３へと出力される。
　結果出力部１２３は、パターンマッチング部１２２から入力されたパターンに一致したことを示す信号を受け取る。パターンマッチング部１２２に構成されているＮＦＡ回路が、入力された文字列のどの位置でパターンに一致したかが判別可能なＮＦＡ回路であれば、どの状態から上記の信号を受け取ったかにより、入力された被検索データのどの位置でどのパターンが一致したのか、パターンマッチング部１２２に構成されているＮＦＡ回路が、入力された文字列のどの位置でパターンに位置したのかが判別できないＮＦＡ回路であれば、入力された被検索データがどの入力文字列でどのパターンに一致したのか等の情報を処理して、結果出力装置１３へ出力する。なお、どのパターンに一致したかは、予め定義しておいたパターン番号等により通知するといった方法がある。
　次に、本発明の第４の実施の形態の作用効果について説明する。
　本発明の第４の実施の形態では、正規表現そのものを入力することで、１－ｂｙｔｅ　ＮＦＡから指定された処理バイト数で遷移を行うＭｕｌｔｉｂｙｔｅ　ＮＦＡの変換を行い、そのＮＦＡ回路を記述するＨＤＬを生成した後に、そのＮＦＡ回路をハードウェアデバイス上に構成し、それを用いたパターンマッチング装置を実現することができる。また、本実施の形態によって生成されるＭｕｌｔｉｂｙｔｅ　ＮＦＡは、厳密一致（Ｅｘａｃｔ　Ｍａｔｃｈ）だけでなく、正規表現そのものにも対応している上、動作モードの指定により、入力された文字列のどの位置でパターンに一致したかが単独で判別可能であるＭｕｌｔｉｂｙｔｅ　ＮＦＡを用いたＮＦＡ回路を用いたパターンマッチング装置を実現することができる。
　また、本実施の形態では、第１、第２、第３の実施の形態の作用効果と同様、動作モードの指定によっては、入力された文字列のどの位置でパターンに一致したかを単独では判別できないＭｕｌｔｉｂｙｔｅ　ＮＦＡ回路により構成することもでき、目的に応じて効率的なＮＦＡ回路を用いたパターンマッチング装置を実現できる。
　なお、上記実施の形態におけるデータ処理装置８、記憶装置９は、第１の実施の形態におけるデータ処理装置２、記憶装置３にＣｏｎｆｉｇｕｒａｔｉｏｎ　ｄａｔａ変換部２６、Ｃｏｎｆｉｇｕｒａｔｉｏｎ　ｄａｔａ記憶部３４を加えたもので構成されるが、第２の実施の形態におけるデータ処理装置５、記憶装置３にＣｏｎｆｉｇｕｒａｔｉｏｎ　ｄａｔａ変換部２６、Ｃｏｎｆｉｇｕｒａｔｉｏｎ　ｄａｔａ記憶部３４を加えて構成しても良い。
　また、第３の実施の形態における正規表現－ＨＤＬ変換プログラム７で実現したものから生成されたＨＤＬからＣｏｎｆｉｇｕｒａｔｉｏｎ　ｄａｔａを生成しても良い。
　さらに、本実施の形態では、パターンマッチング装置１２において、データ入力部１２１と、パターンマッチング部１２２と、結果出力部１２３は別々の再構成可能ハードウェアデバイス上に構成されているが、これら３つを同じ再構成可能ハードウェアデバイス上に構成してもよいし、例えばデータ入力部１２１と結果出力部１２３は同じ再構成可能ハードウェアデバイス上に、パターンマッチング部１２２は別の再構成可能ハードウェアデバイス上に構成する等、様々な組み合わせがある上、生成したＨＤＬを用いて、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）化してしまう等、再構成できないハードウェアデバイスに構成しても良い。ここで、データ入力部１２１、結果出力部１２３の両方、または、いずれかを、パターンマッチング部１２２と同じ再構成可能ハードウェアデバイス上に構成する場合、Ｃｏｎｆｉｇｕｒａｔｉｏｎ　ｄａｔａ変換部２６は、ＨＤＬ変換部２３にて生成されたＮＦＡ回路を記述するＨＤＬのみでなく、それらの回路を記述するＨＤＬも読み込んでＣｏｎｆｉｇｕｒａｔｉｏｎ　ｄａｔａを生成することにより対応できる。
　なお、本第４の実施の形態でも、第１、第２、第３の実施の形態と同様に、ＮＦＡに限らずＤＦＡに対しても同様の処理を行うことが可能である。
　本発明の活用例として、正規表現を用いたパターンマッチング処理を行うためのＮＦＡ回路を記述したＨＤＬ生成システム、生成プログラムといった用途に適用できる。また、本発明を用いて生成したＨＤＬによりＮＦＡ回路を構成することで、正規表現を用いた高速なパターンマッチング処理を行うためのパターンマッチング装置といった用途に適用できる。さらに、パターンマッチング装置にパケット処理回路を加えることにより、ネットワーク侵入検知システム（ＮＩＤＳ：　Ｎｅｔｗｏｒｋ　Ｉｎｔｒｕｓｉｏｎ　Ｄｅｔｅｃｔｉｏｎ　Ｓｙｓｔｅｍ）やネットワーク侵入防止システム（ＮＩＰＳ：　Ｎｅｔｗｏｒｋ　Ｉｎｔｒｕｓｉｏｎ　Ｐｒｏｔｅｃｔｉｏｎ　Ｓｙｓｔｅｍ）にも適用でき、パソコンやワークステーションに搭載されているソフトウェアベースでのパターンマッチング処理の代替となるハードウェアアクセラレータ用ＮＦＡ回路生成システム、生成プログラム、及び、正規表現検索ハードウェアアクセラレータ装置等にも適用できる。
　本発明は、マルチバイト処理向け文字列照合用有限オートマトン生成システム、オートマトン回路生成システム、その生成方法、回路生成方法、生成プログラム、回路生成プログラム及びそれを用いたパターンマッチング装置、マルチバイト処理向け文字列照合用有限オートマトン回路に関するものであれば、あらゆるものに適用することが可能であり、その利用の可能性において何ら限定するものではない。
　幾つかの好適な実施の形態及び実施例に関連付けして本発明を説明したが、これら実施の形態及び実施例は単に実例を挙げて発明を説明するためのものであって、限定することを意味するものではないことが理解できる。本明細書を読んだ後であれば、当業者にとって等価な構成要素や技術による数多くの変更および置換が容易であることが明白であるが、このような変更および置換は、添付の請求項の真の範囲及び精神に該当するものであることは明白である。
符号の説明
１　入力装置
２　データ処理装置
３　記憶装置
４　出力装置
５　データ処理装置
６　データ処理装置
７　正規表現－ＨＤＬ変換プログラム
８　データ処理装置
９　記憶装置
１０　コンフィグレーション装置
１１　データ入力装置
１２　パターンマッチング装置
１３　結果出力装置
２１　１－ｂｙｔｅ　ＮＦＡ変換部
２２　Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部
２３　ＨＤＬ変換部
２４　１－ｂｙｔｅ　ＮＦＡ変換部
２５　Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換部
２６　Ｃｏｎｆｉｇｕｒａｔｉｏｎ　ｄａｔａ変換部
３１　正規表現記憶部
３２　ＮＦＡ記憶部
３３　ＨＤＬ記憶部
３４　Ｃｏｎｆｉｇｕｒａｔｉｏｎ　ｄａｔａ記憶部
１０１，１０２　ＣＰＵ
１２１　データ入力部
１２２　パターンマッチング部
１２３　結果出力部
２００～２０４　レジスタ
３００～３０４　各文字を比較する比較器
４００～４０３　ＡＮＤゲート
５００～５０２　ＯＲゲート

Claims (40)

  1. 　正規表現を用いたパターンから、複数の文字数から成る遷移条件をもち、到達した終了状態によって入力された文字列のどの位置で前記パターンに一致したかを単独で判別できるＮＦＡを生成する手段を有するマルチバイト処理向け文字列照合用有限オートマトン生成装置。
  2. 　到達した終了状態によって入力された文字列のどの位置でパターンに一致したかを単独で判別できる有限オートマトンか、どの位置でパターンに一致したかを単独では判別できないが、状態数は前記有限オートマトンよりも少なく、回路規模が削減できる有限オートマトンかを選択して生成することができることを特徴とする請求項１に記載のマルチバイト処理向け文字列照合用有限オートマトン生成装置。
  3. 　入力された正規表現を記憶する正規表現記憶手段と、
    　前記正規表現記憶手段に記憶された正規表現からε遷移のない１　ｂｙｔｅで遷移するＮＦＡ（Ｎｏｎ－ｄｅｔｅｒｍｉｎｉｓｔｉｃ　Ｆｉｎｉｔｅ　Ａｕｔｏｍａｔｏｎ）へ変換する１－ｂｙｔｅ　ＮＦＡ変換手段と、
    　前記ε遷移のない１　ｂｙｔｅで遷移するＮＦＡを、指定された処理バイト数で遷移を行うＮＦＡへ変換するＭｕｌｔｉｂｙｔｅ　ＮＦＡ変換手段と、
    　Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換手段で変換したＮＦＡを記憶するＮＦＡ記憶手段と、
    を備えることを特徴とするマルチバイト処理向け文字列照合用有限オートマトン生成装置。
  4. 　前記Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換手段は請求項１又は請求項２に記載のＮＦＡを生成する手段を備えることを特徴とする請求項３に記載のマルチバイト処理向け文字列照合用有限オートマトン生成装置。
  5. 　前記Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換手段は、指定された動作モードにより、入力された文字列のどの位置でパターンが一致したかを単独で判別できるＮＦＡを生成するか、入力された文字列のどの位置でパターンが一致したかは単独では判別できないＮＦＡを生成するかを利用目的に応じて選択できる、
    ことを特徴とする請求項３又は請求項４に記載のマルチバイト処理向け文字列照合用有限オートマトン生成装置。
  6. 　前記１－ｂｙｔｅ　ＮＦＡ変換手段において、正規表現から変換するε遷移のない１　ｂｙｔｅで遷移するＮＦＡに対し、終了状態からは自身も含めた他の状態へ遷移しないという制約を加えることにより、前記Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換手段での変換処理が簡略化できる、
    ことを特徴とする請求項３乃至請求項５いずれか一つに記載のマルチバイト処理向け文字列照合用有限オートマトン生成装置。
  7. 　正規表現を用いたパターンから、複数の文字数から成る遷移条件をもち、到達した終了状態によって入力された文字列のどの位置でパターンに一致したかを単独で判別できるＮＦＡを生成するＮＦＡ生成手段を有することを特徴とするマルチバイト処理向け文字列照合用有限オートマトン回路生成装置。
  8. 　到達した終了状態によって入力された文字列のどの位置でパターンに一致したかを単独で判別できる有限オートマトンか、どの位置でパターンに一致したかを単独では判別できないが、状態数は前記有限オートマトンよりも少なく、回路規模が削減できる有限オートマトンかを選択して生成することができることを特徴とする請求項７に記載のマルチバイト処理向け文字列照合用有限オートマトン回路生成装置。
  9. 　入力された正規表現を記憶する正規表現記憶手段と、
    　前記正規表現記憶手段に記憶された正規表現からε遷移のない１　ｂｙｔｅで遷移するＮＦＡ（Ｎｏｎ－ｄｅｔｅｒｍｉｎｉｓｔｉｃ　Ｆｉｎｉｔｅ　Ａｕｔｏｍａｔｏｎ）へ変換する１－ｂｙｔｅ　ＮＦＡ変換手段と、
    　前記ε遷移のない１　ｂｙｔｅで遷移するＮＦＡを、指定された処理バイト数で遷移を行うＮＦＡへ変換するＭｕｌｔｉｂｙｔｅ　ＮＦＡ変換手段と、
    　Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換手段で変換したＮＦＡを記憶するＮＦＡ記憶手段と、
    　Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換手段で変換したＮＦＡから、そのハードウェア回路を記述するハードウェア記述言語を生成するＨＤＬ変換手段と、
    　ＨＤＬ変換手段で変換したハードウェア記述言語を記憶するＨＤＬ記憶手段と、
    を備えることを特徴とするマルチバイト処理向け文字列照合用有限オートマトン回路生成装置。
  10. 　前記Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換手段は、前記ＮＦＡ生成手段を有することを特徴とする請求項９記載のマルチバイト処理向け文字列照合用有限オートマトン回路生成装置。
  11. 　前記Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換手段は、指定された動作モードにより、入力された文字列のどの位置でパターンが一致したかを単独で判別できるＮＦＡを生成するか、入力された文字列のどの位置でパターンが一致したかは単独では判別できないＮＦＡを生成するかを利用目的に応じて選択できる、
    ことを特徴とする請求項９又は請求項１０に記載のマルチバイト処理向け文字列照合用有限オートマトン回路生成装置。
  12. 　前記１－ｂｙｔｅ　ＮＦＡ変換手段において、正規表現から変換するε遷移のない１　ｂｙｔｅで遷移するＮＦＡに対し、終了状態からは自身も含めた他の状態へ遷移しないという制約を加えることにより、前記Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換手段での変換処理が簡略化できる、
    ことを特徴とする請求項９乃至請求項１１いずれか一つに記載のマルチバイト処理向け文字列照合用有限オートマトン回路生成装置。
  13. 　正規表現を用いたパターンから、複数の文字数から成る遷移条件をもち、到達した終了状態によって入力された文字列のどの位置で前記パターンに一致したかを単独で判別できるＮＦＡを生成するＮＦＡ生成処理を有することを特徴とするマルチバイト処理向け文字列照合用有限オートマトン生成方法。
  14. 　到達した終了状態によって入力された文字列のどの位置でパターンに一致したかを単独で判別できる有限オートマトンか、どの位置でパターンに一致したかを単独では判別できないが、状態数は前記有限オートマトンよりも少なく、回路規模が削減できる有限オートマトンかを選択して生成することができることを特徴とする請求項１３に記載のマルチバイト処理向け文字列照合用有限オートマトン生成方法。
  15. 　入力された正規表現を記憶し、
    　前記記憶された正規表現からε遷移のない１　ｂｙｔｅで遷移するＮＦＡへ変換し、
    　前記ε遷移のない１　ｂｙｔｅで遷移するＮＦＡを、指定された処理バイト数で遷移を行うＮＦＡへ変換し、
    　前記変換したＮＦＡを記憶する、
    ことを特徴とするマルチバイト処理向け文字列照合用有限オートマトン生成方法。
  16. 　さらに、前記ε遷移のない１　ｂｙｔｅで遷移するＮＦＡから指定された処理バイト数で遷移を行うＮＦＡへの変換は、前記ＮＦＡ生成処理であることを特徴とする請求項１５に記載のマルチバイト処理向け文字列照合用有限オートマトン生成方法。
  17. 　前記ε遷移のない１　ｂｙｔｅで遷移するＮＦＡから指定された処理バイト数で遷移を行うＮＦＡへの変換は、指定された動作モードにより、入力された文字列のどの位置でパターンが一致したかを単独で判別できるＮＦＡを生成するか、入力された文字列のどの位置でパターンが一致したかは単独では判別できないＮＦＡを生成するかを利用目的に応じて選択できる、
    ことを特徴とする請求項１５又は請求項１６に記載のマルチバイト処理向け文字列照合用有限オートマトン生成方法。
  18. 　前記正規表現から変換するε遷移のない１　ｂｙｔｅで遷移するＮＦＡは、終了状態からは自身も含めた他の状態へ遷移しないという制約を加えることにより、１－ｂｙｔｅ　ＮＦＡから指定された処理バイト数で遷移を行うＭｕｌｔｉｂｙｔｅ　ＮＦＡへの変換が容易になる、
    ことを特徴とする請求項１５乃至請求項１７いずれか一つに記載のマルチバイト処理向け文字列照合用有限オートマトン生成方法。
  19. 　正規表現を用いたパターンから、複数の文字数から成る遷移条件をもち、到達した終了状態によって入力された文字列のどの位置で前記パターンに一致したかを単独で判別できるＮＦＡを生成する第二ＮＦＡ生成処理を有することを特徴とするマルチバイト処理向け文字列照合用有限オートマトン回路生成方法。
  20. 　到達した終了状態によって入力された文字列のどの位置でパターンに一致したかを単独で判別できる有限オートマトンか、どの位置でパターンに一致したかを単独では判別できないが、状態数は前記有限オートマトンよりも少なく、回路規模が削減できる有限オートマトンかを選択して生成することができることを特徴とする請求項１９に記載のマルチバイト処理向け文字列照合用有限オートマトン回路生成方法。
  21. 　入力された正規表現を記憶し、
    　前記記憶された正規表現からε遷移のない１　ｂｙｔｅで遷移するＮＦＡへ変換し、
    　前記ε遷移のない１　ｂｙｔｅで遷移するＮＦＡを、指定された処理バイト数で遷移を行うＮＦＡへ変換し、
    　前記変換したＮＦＡを記憶し、
    　前記記憶されたＮＦＡから、そのハードウェア回路を記述するハードウェア記述言語を生成し、
    そのハードウェア記述言語を記憶することを特徴とするマルチバイト処理向け文字列照合用有限オートマトン回路生成方法。
  22. 　さらに、前記ε遷移のない１　ｂｙｔｅで遷移するＮＦＡから指定された処理バイト数で遷移を行うＮＦＡへの変換は、前記第二ＮＦＡ生成処理であることを特徴とする請求項２１に記載のマルチバイト処理向け文字列照合用有限オートマトン回路生成方法。
  23. 　前記ε遷移のない１　ｂｙｔｅで遷移するＮＦＡから指定された処理バイト数で遷移を行うＮＦＡへの変換は、指定された動作モードにより、入力された文字列のどの位置でパターンが一致したかを単独で判別できるＮＦＡを生成する処理か、入力された文字列のどの位置でパターンが一致したかを単独では判別できないＮＦＡを生成する処理かを利用目的に応じて選択できる、
    ことを特徴とする請求項２１又は請求項２２に記載のマルチバイト処理向け文字列照合用有限オートマトン回路生成方法。
  24. 　前記正規表現から変換するε遷移のない１　ｂｙｔｅで遷移するＮＦＡは、終了状態からは自身も含めた他の状態へ遷移しないという制約を加えることにより、ε遷移のない１　ｂｙｔｅで遷移するＮＦＡから指定された処理バイト数で遷移を行うＮＦＡへの変換が容易になる、
    ことを特徴とする請求項２１乃至請求項２３いずれか一つに記載のマルチバイト処理向け文字列照合用有限オートマトン回路生成方法。
  25. 　正規表現を用いたパターンから、複数の文字数から成る遷移条件をもち、到達した終了状態によって入力された文字列のどの位置で前記パターンに一致したかを単独で判別できるＮＦＡを生成する第三ＮＦＡ生成処理をコンピュータに実行させることを特徴とするマルチバイト処理向け文字列照合用有限オートマトン生成プログラム。
  26. 　到達した終了状態によって入力された文字列のどの位置でパターンに一致したかを単独で判別できる有限オートマトンか、どの位置でパターンに一致したかを単独では判別できないが、状態数は前記有限オートマトンよりも少なく、回路規模が削減できる有限オートマトンかを選択して生成する処理をコンピュータに実行させることを特徴とする請求項２５に記載のマルチバイト処理向け文字列照合用有限オートマトン生成プログラム。
  27. 　入力された正規表現を記憶する正規表現記憶処理と、
    　前記記憶された正規表現からε遷移のない１　ｂｙｔｅで遷移するＮＦＡへ変換する１－ｂｙｔｅ　ＮＦＡ変換処理と、
    　前記ε遷移のない１　ｂｙｔｅで遷移するＮＦＡを、指定された処理バイト数で遷移を行うＮＦＡへ変換するＭｕｌｔｉｂｙｔｅ　ＮＦＡ変換処理と、
    　前記変換したＮＦＡを記憶するＮＦＡ記憶処理と、
    をコンピュータに実行させることを特徴とするマルチバイト処理向け文字列照合用有限オートマトン生成プログラム。
  28. 　前記Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換処理は、前記第三ＮＦＡ生成処理をコンピュータに実行させることを特徴とする請求項２７に記載のマルチバイト処理向け文字列照合用有限オートマトン生成プログラム。
  29. 　前記Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換処理は、指定された動作モードにより、入力された文字列のどの位置でパターンが一致したかを単独で判別できるＮＦＡを生成するか、入力された文字列のどの位置でパターンが一致したかを単独では判別できないＮＦＡを生成するかを利用目的に応じて選択できる、
    ことを特徴とする請求項２７又は請求項２８に記載のマルチバイト処理向け文字列照合用有限オートマトン生成プログラム。
  30. 　前記１－ｂｙｔｅ　ＮＦＡ変換処理において、正規表現から変換するε遷移のない１　ｂｙｔｅで遷移するＮＦＡに対し、終了状態からは自身も含めた他の状態へ遷移しないという制約を加えることにより、前記Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換処理が簡略化できる、
    ことを特徴とする請求項２７乃至請求項２９いずれか一つに記載のマルチバイト処理向け文字列照合用有限オートマトン生成プログラム。　
  31. 　正規表現を用いたパターンから、複数の文字数から成る遷移条件をもち、到達した終了状態によって入力された文字列のどの位置で前記パターンに一致したかを単独で判別できるＮＦＡを生成する第四ＮＦＡ生成処理をコンピュータに実行させることを特徴とするマルチバイト処理向け文字列照合用有限オートマトン回路生成プログラム。
  32. 　到達した終了状態によって入力された文字列のどの位置でパターンに一致したかを単独で判別できる有限オートマトンか、どの位置でパターンに一致したかを単独では判別できないが、状態数は前記有限オートマトンよりも少なく、回路規模が削減できる有限オートマトンかを選択して生成する処理をコンピュータに実行させることを特徴とする請求項３１に記載のマルチバイト処理向け文字列照合用有限オートマトン回路生成プログラム。
  33. 　入力された正規表現を記憶する正規表現記憶処理と、
    　前記正規表現記憶手段に記憶された正規表現からε遷移のない１　ｂｙｔｅで遷移するＮＦＡへ変換する１－ｂｙｔｅ　ＮＦＡ変換処理と、
    　前記ε遷移のない１　ｂｙｔｅで遷移するＮＦＡを、指定された処理バイト数で遷移を行うＮＦＡへ変換するＭｕｌｔｉｂｙｔｅ　ＮＦＡ変換処理と、
    　Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換処理で変換したＮＦＡを記憶するＮＦＡ記憶処理と、
    　Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換処理で変換したＮＦＡから、そのハードウェア回路を記述するハードウェア記述言語を生成するＨＤＬ変換処理と、
    　ＨＤＬ変換処理で変換したハードウェア記述言語を記憶するＨＤＬ記憶処理と、
    をコンピュータに実行させることを特徴とするマルチバイト処理向け文字列照合用有限オートマトン回路生成プログラム。
  34. 　前記Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換処理は、前記第四ＮＦＡ生成処理をコンピュータに実行させることを特徴とする請求項３３に記載のマルチバイト処理向け文字列照合用有限オートマトン回路生成プログラム。
  35. 　前記Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換処理は、指定された動作モードにより、入力された文字列のどの位置でパターンが一致したかを単独で判別できるＮＦＡを生成するか、入力された文字列のどの位置でパターンが一致したかを単独では判別できないＮＦＡを生成するかを利用目的に応じて選択できる、
    ことを特徴とする請求項３３又は請求項３４に記載のマルチバイト処理向け文字列照合用有限オートマトン回路生成プログラム。
  36. 　前記１－ｂｙｔｅ　ＮＦＡ変換処理において、正規表現から変換するε遷移のない１　ｂｙｔｅで遷移するＮＦＡに対し、終了状態からは自身も含めた他の状態へ遷移しないという制約を加えることにより、前記Ｍｕｌｔｉｂｙｔｅ　ＮＦＡ変換処理が簡略化できる、
    ことを特徴とする請求項３３乃至請求項３５いずれか一つに記載のマルチバイト処理向け文字列照合用有限オートマトン回路生成プログラム。
  37. 　請求項７から請求項１２に記載の有限オートマトン回路生成装置、または、請求項１９から請求項２４に記載の有限オートマトン回路生成方法、または、請求項３１から請求項３６に記載の有限オートマトン回路生成プログラムを用いて生成したハードウェア記述言語を用いて、再構成可能ハードウェアデバイス上に前記有限オートマトン回路を用いることを特徴とするパターンマッチング装置。
  38. 　請求項７から請求項１２に記載の有限オートマトン回路生成装置に加え、
    　前記有限オートマトン回路生成装置で生成したハードウェア記述言語から、再構成ハードウェアデバイスの構成情報であるＣｏｎｆｉｇｕｒａｔｉｏｎ　ｄａｔａを生成するＣｏｎｆｉｇｕｒａｔｉｏｎ　ｄａｔａ変換手段と、
    を備え、前記生成したＣｏｎｆｉｇｕｒａｔｉｏｎ　ｄａｔａを用いて再構成可能ハードウェアデバイス上に前記有限オートマトン回路を用いることを特徴とするパターンマッチング装置。
  39. 　請求項７から請求項１２に記載の有限オートマトン回路生成装置、または、請求項１９から請求項２４に記載の有限オートマトン回路生成方法、または、請求項３１から請求項３６に記載の有限オートマトン回路生成プログラムを用いて生成したハードウェア記述言語を用いて構成した、再構成可能ハードウェアデバイス上のマルチバイト処理向け文字列照合用有限オートマトン回路。
  40. 　請求項７から請求項１２に記載の有限オートマトン回路生成装置に加え、
    　前記有限オートマトン回路生成装置で生成したハードウェア記述言語から、再構成ハードウェアデバイスの構成情報であるＣｏｎｆｉｇｕｒａｔｉｏｎ　ｄａｔａを生成するＣｏｎｆｉｇｕｒａｔｉｏｎ　ｄａｔａ変換手段と、
    を備え、前記生成したＣｏｎｆｉｇｕｒａｔｉｏｎ　ｄａｔａを用いて再構成可能ハードウェアデバイス上のマルチバイト処理向け文字列照合用有限オートマトン回路。
PCT/JP2009/055515 2008-03-19 2009-03-19 マルチバイト処理向け文字列照合用有限オートマトン生成システム WO2009116646A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US12/933,504 US20110022617A1 (en) 2008-03-19 2009-03-19 Finite automaton generation system for string matching for multi-byte processing
JP2010503940A JPWO2009116646A1 (ja) 2008-03-19 2009-03-19 マルチバイト処理向け文字列照合用有限オートマトン生成システム

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008-071951 2008-03-19
JP2008071951 2008-03-19

Publications (1)

Publication Number Publication Date
WO2009116646A1 true WO2009116646A1 (ja) 2009-09-24

Family

ID=41091044

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/055515 WO2009116646A1 (ja) 2008-03-19 2009-03-19 マルチバイト処理向け文字列照合用有限オートマトン生成システム

Country Status (3)

Country Link
US (1) US20110022617A1 (ja)
JP (1) JPWO2009116646A1 (ja)
WO (1) WO2009116646A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011070502A (ja) * 2009-09-28 2011-04-07 Mitsubishi Electric Corp シーケンス制御回路及び制御回路
US20140101155A1 (en) * 2012-10-10 2014-04-10 H. Jonathan Chao Generating a tunable finite automaton for regular expression matching
US20140101187A1 (en) * 2012-10-10 2014-04-10 H. Jonathan Chao Using a tunable finite automaton for regular expression matching
US11566687B2 (en) 2017-09-16 2023-01-31 Genesis Advanced Technology Inc. Differential planetary gearbox

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120254211A1 (en) * 2011-04-02 2012-10-04 Huawei Technologies Co., Ltd. Method and apparatus for mode matching
US8688608B2 (en) * 2011-06-28 2014-04-01 International Business Machines Corporation Verifying correctness of regular expression transformations that use a post-processor
US9268881B2 (en) 2012-10-19 2016-02-23 Intel Corporation Child state pre-fetch in NFAs
US9117170B2 (en) 2012-11-19 2015-08-25 Intel Corporation Complex NFA state matching method that matches input symbols against character classes (CCLs), and compares sequence CCLs in parallel
US9665664B2 (en) * 2012-11-26 2017-05-30 Intel Corporation DFA-NFA hybrid
US9304768B2 (en) 2012-12-18 2016-04-05 Intel Corporation Cache prefetch for deterministic finite automaton instructions
US9251440B2 (en) * 2012-12-18 2016-02-02 Intel Corporation Multiple step non-deterministic finite automaton matching
US9268570B2 (en) 2013-01-23 2016-02-23 Intel Corporation DFA compression and execution
WO2015084360A1 (en) * 2013-12-05 2015-06-11 Hewlett-Packard Development Company, L.P. Regular expression matching
US9729353B2 (en) * 2014-01-09 2017-08-08 Netronome Systems, Inc. Command-driven NFA hardware engine that encodes multiple automatons
CN107193776A (zh) * 2017-05-24 2017-09-22 南京大学 一种用于正则表达式匹配的新型转换算法
US10481881B2 (en) * 2017-06-22 2019-11-19 Archeo Futurus, Inc. Mapping a computer code to wires and gates
US9996328B1 (en) * 2017-06-22 2018-06-12 Archeo Futurus, Inc. Compiling and optimizing a computer code by minimizing a number of states in a finite machine corresponding to the computer code
CN113703737A (zh) * 2021-08-31 2021-11-26 深信服科技股份有限公司 一种寄存器传输级代码生成方法、装置、设备及介质

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5140644A (en) * 1990-07-23 1992-08-18 Hitachi, Ltd. Character string retrieving system and method
US5995963A (en) * 1996-06-27 1999-11-30 Fujitsu Limited Apparatus and method of multi-string matching based on sparse state transition list
US6581191B1 (en) * 1999-11-30 2003-06-17 Synplicity, Inc. Hardware debugging in a hardware description language
GB2367917A (en) * 2000-10-12 2002-04-17 Qas Systems Ltd Retrieving data representing a postal address from a database of postal addresses using a trie structure
US7225188B1 (en) * 2002-02-13 2007-05-29 Cisco Technology, Inc. System and method for performing regular expression matching with high parallelism
US7359895B2 (en) * 2004-11-18 2008-04-15 Industrial Technology Research Institute Spiral string matching method
FR2891075B1 (fr) * 2005-09-21 2008-04-04 St Microelectronics Sa Circuit de memoire pour automate de reconnaissance de caracteres de type aho-corasick et procede de memorisation de donnees dans un tel circuit

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
MASATO ONO: "Network IDS Muke no Koritsuteki na Pattern Matching Kairo no Kenkyu", UNIVERSITY OF TSUKUBA DAIGAKUIN HAKASE KATEI SYSTEM JOHO KOGAKU KENKYUKA SHUSHI RONBUN, 2006, pages 1 - 47, Retrieved from the Internet <URL:http://www.cs.tsukuba.ac.jp/list_H17.html> *
NORIO YAMAGAKI ET AL.: "NFA Umekomi Gata Pattern Matching Kairo ni Okeru Multibyte Shorika ni Kansuru Kento", IEICE TECHNICAL REPORT, THE INSTITUTE OF ELECTRONICS, INFORMATION AND COMMUNICATION ENGINEERS, vol. 107, no. 225, 13 September 2007 (2007-09-13), pages 65 - 70 *

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011070502A (ja) * 2009-09-28 2011-04-07 Mitsubishi Electric Corp シーケンス制御回路及び制御回路
US20140101155A1 (en) * 2012-10-10 2014-04-10 H. Jonathan Chao Generating a tunable finite automaton for regular expression matching
US20140101187A1 (en) * 2012-10-10 2014-04-10 H. Jonathan Chao Using a tunable finite automaton for regular expression matching
US8938454B2 (en) * 2012-10-10 2015-01-20 Polytechnic Institute Of New York University Using a tunable finite automaton for regular expression matching
US8943063B2 (en) * 2012-10-10 2015-01-27 Polytechnic Institute Of New York University Generating a tunable finite automaton for regular expression matching
US11566687B2 (en) 2017-09-16 2023-01-31 Genesis Advanced Technology Inc. Differential planetary gearbox

Also Published As

Publication number Publication date
US20110022617A1 (en) 2011-01-27
JPWO2009116646A1 (ja) 2011-07-21

Similar Documents

Publication Publication Date Title
WO2009116646A1 (ja) マルチバイト処理向け文字列照合用有限オートマトン生成システム
JP5381710B2 (ja) ε遷移を含まない非決定性有限オートマトン生成システムと方法およびプログラム
Abboud et al. If the current clique algorithms are optimal, so is Valiant's parser
EP2668574B1 (en) Utilizing special purpose elements to implement a fsm
JP5857072B2 (ja) オートマトンの入次数および／または出次数を制御するための量化子の展開
JP5763783B2 (ja) 正規表現をコンパイルするための方法および装置
US20110153641A1 (en) System and method for regular expression matching with multi-strings and intervals
JP5321589B2 (ja) 有限オートマトン生成装置、パターンマッチング装置、有限オートマトン回路生成方法およびプログラム
JP2014506693A5 (ja)
US20210365253A1 (en) Heterogeneity-agnostic and topology-agnostic data plane programming
US11816493B2 (en) Methods and systems for representing processing resources
KR20140005258A (ko) 요소 이용을 위한 상태 그룹화
Geffert et al. More concise representation of regular languages by automata and regular expressions
US6944588B2 (en) Method and apparatus for factoring unambiguous finite state transducers
US20030004705A1 (en) Method and apparatus for factoring ambiguous finite state transducers
US6920583B1 (en) System and method for compiling temporal expressions
US7107205B2 (en) Method and apparatus for aligning ambiguity in finite state transducers
US20030033135A1 (en) Method and apparatus for extracting infinite ambiguity when factoring finite state transducers
US6965858B2 (en) Method and apparatus for reducing the intermediate alphabet occurring between cascaded finite state transducers
US6760636B2 (en) Method and apparatus for extracting short runs of ambiguity from finite state transducers
US6959273B2 (en) Method and apparatus for factoring finite state transducers with unknown symbols
US20180011833A1 (en) Syntax analyzing device, learning device, machine translation device and storage medium
KR20200094977A (ko) 오토마타 기반 증분적 중위 확률 계산 장치 및 방법
US20110023008A1 (en) Method for optimizing an architectural model of a microprocessor
KR102271489B1 (ko) 정규표현식 패턴의 탐지를 위한 아호코라식 오토마타 구축 장치 및 방법

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09722478

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2010503940

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 12933504

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 09722478

Country of ref document: EP

Kind code of ref document: A1