WO2009096161A1 - プロセッサ性能解析装置、方法及びシミュレータ - Google Patents

プロセッサ性能解析装置、方法及びシミュレータ Download PDF

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WO2009096161A1
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processor
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memory
access
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Inventor
Osamu Kawamura
Atsushi Ubukata
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Panasonic Corporation
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
    • G06F11/3466—Performance evaluation by tracing or monitoring
    • G06F11/3471—Address tracing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
    • G06F2201/885—Monitoring specific for caches

Definitions

  • the present invention relates to an apparatus for analyzing the performance of a processor in a system LSI (Large Scale Integration), and in particular, analyzes the performance of a multi-thread processor having a plurality of logical processors in the processor and capable of executing a plurality of programs simultaneously. It is related with the apparatus which performs.
  • LSI Large Scale Integration
  • a system LSI in which a processor and a functional core other than the processor are integrated is widely used in today's digital televisions and digital recorders.
  • Functional cores include, for example, general-purpose IF (Interface) circuits such as PCI (Peripheral Component Interconnect) bus and IDE (Integrated Drive Electronics) bus, codec circuits that encode and decode content data such as video and music, and paid content Encryption processing circuit for protecting copyright information.
  • general-purpose IF Interface
  • PCI Peripheral Component Interconnect
  • IDE Integrated Drive Electronics
  • FIG. 8 is a block diagram of a conventional processor performance evaluation apparatus described in Patent Document 1.
  • FIG. 8 is a block diagram of a conventional processor performance evaluation apparatus described in Patent Document 1.
  • 8 includes an instruction unit 401, an arithmetic unit 402, a primary cache unit 403, and a secondary cache unit 404.
  • the secondary cache unit 404 includes a secondary cache 405 and an external access unit 406, and outputs each piece of hardware information in the computer.
  • the secondary cache 405 outputs information such as the number of accesses, the number of hits, and the request type.
  • the external access unit 406 outputs information such as the number of write and read queues clogged in the access buffer in the access between the secondary cache 405 and the memory 40.
  • a core ID for identifying the instruction unit 401 and the arithmetic unit 402 is provided, and the secondary cache 405 and Information indicating where the external access unit 406 is used is added and output.
  • the output information makes it possible to grasp the operation of the entire computer and facilitate performance bottleneck analysis.
  • the conventional configuration described above has a problem that it is not possible to obtain information on performance degradation factors other than the processor, while it can grasp performance degradation factors such as cache misses and TLB misses occurring in the processor. ing.
  • the performance degradation factor other than the processor is, for example, an event such as a memory access from the processor being waited for a long time because the DMA (Direct Memory Access) transfer of the functional core occupies the memory IF resource.
  • DMA Direct Memory Access
  • the present invention has been made in view of the above problems, and provides a processor performance analysis apparatus capable of analyzing system performance deterioration factors including not only the processor but also the operating state of functional cores other than the processor.
  • the purpose is to provide.
  • a processor performance analysis apparatus includes a plurality of logical processors, performs parallel processing by the plurality of logical processors, and issues a first access request to a memory; A function core that executes processing different from the processing executed by the processor and that issues a second access request to the memory; accepts the first access request and the second access request; A processor performance analysis device for analyzing the performance of the processor in a system LSI including a memory interface for controlling access, wherein the processor monitors the processor and outputs first information indicating an operation state of the processor.
  • the memory interface is monitored by monitoring information output means and the memory interface.
  • the second information output means for outputting second information indicating the state of the memory access caused by the first and second access requests received by the memory, and the performance of the processor using the first information and the second information.
  • the processor performance analysis apparatus further includes third information output means for outputting third information indicating a factor by which the processor issues the first access request by monitoring the processor. May further analyze the performance of the processor using the third information.
  • the processor issues the first access request to the memory for each of the logical processors
  • the third information output means assigns attribute information specifying the logical processor that has issued the first access request to the first processor. You may output as 3 information.
  • the processor issues the first access request when a prefetch or a cache miss occurs, and the third information output means causes the processor to issue the first access request because of the prefetch and the cache. Information indicating which of the mistakes may be output as the third information.
  • the cache miss is an instruction cache miss, a data cache miss, and a TLB miss.
  • the second information output means may output information indicating whether the access request received by the memory interface is the first access request or the second access request as the second information.
  • the second information output means completes the data transfer after receiving the first access request or the information related to the waiting order of the second access request, or the first access request or the second access request.
  • the information about the time until may be output as the second information.
  • the first information output means may include information indicating whether the logical processor is operating or in a waiting state, a cache hit or miss of the processor, or a prefetch operation hit or miss. You may output as 1st information.
  • the system LSI may include a plurality of the processors, and the processor performance analysis device may include the first information output unit corresponding to each of the plurality of processors.
  • the processor performance analysis apparatus may further include trigger output means for receiving the analysis result of the processor by the analysis means and outputting a trigger signal when the analysis result satisfies a predetermined condition. .
  • the processor performance analysis apparatus further relates to a third access request issued from the processor to the functional core via a bus connecting the processor and the functional core by monitoring the processor.
  • Bus access attribute information output means for outputting fourth information may be provided, and the analysis means may further analyze the performance of the processor using the fourth information.
  • the present invention includes a plurality of logical processors, performs parallel processing by the plurality of logical processors, and performs processing different from processing executed by the processor that issues a first access request to the memory.
  • a system LSI comprising: a functional core that executes and issues a second access request to the memory; and a memory interface that receives the first access request and the second access request and controls access to the memory
  • a processor performance analysis simulator for analyzing the performance of the processor by simulating the operation of the processor, the first information output means for outputting the first information indicating the operation state of the processor, and the access accepted by the memory interface Output second information indicating the state of memory access caused by the request
  • Second information output means can also be implemented as a processor performance analysis simulator comprising analyzing means for analyzing the performance of the processor by using the second information and the first information.
  • the present invention can be realized not only as an apparatus, but also as a method using steps of processing means constituting the apparatus, as a program for causing a computer to execute the steps, or as a computer read recording the program It can also be realized as a possible recording medium such as a CD-ROM, or as information, data or a signal indicating the program.
  • These programs, information, data, and signals may be distributed via a communication network such as the Internet.
  • processor performance analysis apparatus of the present invention it is possible to evaluate the processor performance including the influence of the memory access operation of the functional core other than the processor included in the system LSI.
  • performance bottleneck analysis becomes easy, and it becomes easy to improve performance by correcting software and hardware.
  • FIG. 1 is a block diagram of a system LSI including the processor performance analysis apparatus according to the first embodiment.
  • FIG. 2 is a flowchart showing the operation of the processor performance analysis apparatus according to the first embodiment.
  • FIG. 3 is a block diagram of a system LSI including the processor performance analysis apparatus according to the second embodiment.
  • FIG. 4 is a flowchart illustrating the operation of the processor performance analysis apparatus according to the second embodiment.
  • FIG. 5 is a block diagram of a system LSI including the processor performance analysis apparatus according to the third embodiment.
  • FIG. 6 is a flowchart illustrating the operation of the processor performance analysis apparatus according to the third embodiment.
  • FIG. 7 is a block diagram of a system LSI including a plurality of multithread processors.
  • FIG. 8 is a block diagram of a conventional processor performance evaluation apparatus.
  • FIG. 1 is a block diagram of a system LSI including a processor performance analysis apparatus according to this embodiment.
  • the system LSI 10 includes a multithread processor 11, a functional core 12, and a memory interface 13.
  • the multi-thread processor 11 has a plurality of logical processors (LPs), and can execute a plurality of programs in parallel by the logical processors. In addition, a memory access request to the memory 20 is issued in order to write an instruction or data to the memory 20 or read from the memory 20 as necessary when executing the program.
  • the multithread processor 11 includes a primary cache, a secondary cache, a TLB, and the like (not shown). For example, when a prefetch or a cache miss occurs, the multithread processor 11 issues a memory access request to the memory 20. The memory access request is issued for each logical processor.
  • the functional core 12 is a plurality of functional cores that execute processing different from that of the multi-thread processor 11 and issue a memory access request to the memory 20.
  • the functional core 12 includes, for example, a DMA controller, an interface circuit to an external device, an AV (Audio Visual) codec circuit that compresses or expands music and video content data, and an encryption / decryption that performs data encryption and decryption Circuit.
  • the interface circuit to the external device is, for example, a PCI interface, a USB (Universal Serial Bus) interface, or the like.
  • a DMA controller that is one of the functional cores 12 controls access between each functional core 12 and the memory 20. Note that the functional core 12 is not necessarily plural.
  • the memory interface 13 receives a memory access request to the memory 20 issued by the multi-thread processor 11 and the functional core 12. Then, the access to the memory 20 is controlled by arbitrating the received memory access request.
  • the processor performance analysis apparatus analyzes the operation state of the multithread processor 11 included in the system LSI 10 and the state of memory access from the multithread processor 11 and the functional core 12.
  • FIG. 1 also shows the configuration of the processor performance analysis apparatus of this embodiment.
  • the processor performance analysis apparatus 100 in FIG. 1 includes an operation information output unit 101, an access attribute information output unit 102, an access information output unit 103, and an analysis information output unit 104.
  • the operation information output unit 101 and the access attribute information output unit 102 are provided in the multi-thread processor 11.
  • the access information output unit 103 is provided in the memory interface 13.
  • the operation information output unit 101 monitors the multi-thread processor 11 to dynamically output operation information indicating the operation state inside the multi-thread processor 11.
  • the operation information includes, for example, whether each of the logical processors is operating or is in a data access waiting state, whether the number of operating logical processors exceeds the number of arithmetic units, and whether a waiting state has occurred. Is prefetch access, prefetch operation is hit or miss, instruction cache and data cache are hit or miss, TLB is hit or miss, secondary cache is It is information such as whether it is a hit or a miss.
  • the access attribute information output unit 102 monitors the multi-thread processor 11 and outputs memory access attribute information related to a memory access request to the memory 20 issued by the multi-thread processor 11.
  • the memory access attribute information is, for example, ID information indicating which logical processor is issuing a memory access request. Also, whether a memory access request is issued due to an instruction or data prefetch, an instruction or data cache miss, a TLB miss, a secondary cache miss, or an access to a non-cacheable area This is information such as access factor information indicating whether it is something.
  • the access information output unit 103 monitors the memory interface 13 to output memory access information related to a memory access state generated by a memory access request accepted by the memory interface 13.
  • the memory access information is, for example, information indicating whether the accepted memory access request is issued from the multi-thread processor 11 or the functional core 12.
  • the access information output unit 103 issues the accepted memory access request to the multi-thread processor 11, the memory access attribute information output from the access attribute information output unit 102, the memory The operation state in the interface 13 is correlated and output as memory access information.
  • the memory access information includes information indicating whether the received memory access request is issued by a logical processor having any ID information, prefetch, cache miss, or TLB miss. Is output as As another example of the memory access information, the time from when the access request is received to when the data transfer starts and / or ends, the number of access requests being received when a plurality of access requests overlap, For example, the order of processing queues.
  • the analysis information output unit 104 associates the operation information, the memory access attribute information, and the memory access information, and outputs analysis information related to the system performance.
  • the analysis information includes, for example, a period in which all the logical processors of the multi-thread processor 11 are not operating and are in a waiting state, cache hit rate for each logical processor, information on the number of memory accesses and memory access wait time, and multi-thread. This is information related to an increase in the memory access completion waiting time due to the memory access of the functional core 12 in memory access from the processor 11.
  • FIG. 2 is a flowchart showing the operation of the processor performance analysis apparatus 100 of the present embodiment.
  • the operation information output unit 101 outputs operation information indicating the processing status of each logical processor by monitoring a plurality of logical processors included in the multi-thread processor 11 (S101). Specifically, for each logical processor, information indicating whether it is operating or in a data access waiting state, whether the cache is hit or missed, and the like are output as operation information.
  • the access attribute information output unit 102 outputs a memory access attribute information related to a memory access request to the memory 20 issued by the multi-thread processor 11 by monitoring a plurality of logical processors (S102). Specifically, information such as ID information that identifies a logical processor that has issued a memory access request and access factor information that indicates a factor that issues a memory access request is output as memory access attribute information.
  • the access information output unit 103 monitors the memory interface 13 so that the memory access request being accepted by the memory interface 13 is issued by the multithread processor 11 or issued by the functional core 12. Is determined (S103).
  • the access information output unit 103 receives the memory access attribute information output from the access attribute information output unit 102 and the memory interface 13
  • the memory access information is output in association with the operation state (S104). Specifically, information specifying the logical processor that issued the accepted memory access request and information indicating whether the memory access request is due to prefetch or cache miss are output as memory access information. .
  • the access information output unit 103 indicates that the accepted memory access request is issued by the functional core 12.
  • Information indicating the presence or the like is output as memory access information (S105).
  • the analysis information output unit 104 uses the operation information (output in S101), the memory access attribute information (output in S102), and the memory access information (output in S104 or S105) to determine the operation status of the system LSI 10
  • the analysis information is output by analyzing (S106).
  • operation information output (S101) or the memory access attribute information output (S102) may be performed first or may be parallelized.
  • the processor performance analysis apparatus can obtain the operation status of the entire system by associating the operation information of the processor with the memory access information from the processor and the functional core. With the above configuration, it is possible to perform an appropriate system bottleneck analysis and system performance improvement study.
  • the processor performance analysis apparatus outputs a trigger signal for operating an external apparatus or the like based on the analysis result of the processor performance.
  • FIG. 3 is a block diagram of a system LSI provided with the processor performance analysis apparatus of the present embodiment.
  • the processor performance analysis apparatus 200 shown in FIG. 3 is different from the processor performance analysis apparatus 100 of FIG. 1 in that a trigger output unit 201 is newly added and an analysis information output unit instead of the analysis information output unit 104 The difference is that 204 is added.
  • description of the same components as those in FIG. 1 will be omitted, and different points will be mainly described.
  • the trigger output unit 201 When the trigger output unit 201 receives a signal indicating that the system state satisfies a specific condition from the analysis information output unit 104, the trigger output unit 201 outputs the signal to the outside of the system LSI 10 as a trigger signal. For example, a trigger signal is output to a debugger for the multithread processor 11 connected to the outside of the system LSI 10. Further, as an example of the system state detected by the analysis information output unit 104, all logical processors of the multi-thread processor 11 are in a data waiting state, all program executions are stopped, and a specific logical processor A state where a system bottleneck has occurred, such as a state where the memory access waiting time exceeds a predetermined value, can be mentioned.
  • the analysis information output unit 204 generates analysis information by associating operation information, memory access attribute information, and memory access information, and outputs the generated analysis information not only to the system LSI 10 but also to the trigger output unit 201.
  • a specific example of the analysis information is the same as in the first embodiment.
  • FIG. 4 is a flowchart showing the operation of the processor performance analysis apparatus 200 of this embodiment.
  • the processing shown in the figure is different from the processing shown in FIG. 2 in that processing for outputting a trigger signal (S207 and S208) is further added.
  • FIG. 4 processes denoted by the same reference numerals as those in FIG. 2 are the same processes as those in the first embodiment, and description thereof will be omitted below.
  • the analysis information output unit 104 uses operation information (output in S101), memory access attribute information (output in S102), and memory access information (output in S104 or S105).
  • the analysis information is output by analyzing the operation status of the system LSI 10 (S106).
  • the trigger output unit 201 determines whether or not the state of the system indicated by the analysis information output from the analysis information output unit 104 satisfies the specific condition (S207). When the system state satisfies the specific condition (Yes in S207), the trigger output unit 201 outputs a trigger signal indicating that the system state satisfies the specific condition to the outside of the system LSI 10 (S208).
  • the trigger signal is not output and only the analysis information is output to the outside.
  • the processor performance analysis apparatus outputs a trigger signal for operating an external apparatus or the like based on the analysis result of the processor performance. This makes it easy to check the software operation when a system bottleneck occurs, and the convenience in system bottleneck analysis is further improved.
  • the processor performance analysis apparatus can perform analysis based on information on an access request issued from a processor to a functional core when the processor and the functional core are connected by an IO bus. .
  • FIG. 5 is a block diagram of a system LSI provided with the processor performance analysis apparatus of the present embodiment.
  • the processor performance analysis device 300 shown in FIG. 5 is different from the processor performance analysis device 100 of FIG. 1 in that an IO bus access attribute information output unit 301 is newly added and instead of the analysis information output unit 104. The difference is that an analysis information output unit 304 is added.
  • description of the same components as those in FIG. 1 will be omitted, and different points will be mainly described.
  • the IO bus access attribute information output unit 301 outputs the IO bus access attribute information related to the access request transferred via the IO bus connecting the multi-thread processor 11 and the functional core 12 by monitoring the multi-thread processor 11. To do.
  • the IO bus access attribute information is attribute information related to access to the functional core 12 via the IO bus used for register access from the multi-thread processor 11 to the functional core 12. Also, ID information indicating which logical processor is issuing an IO bus access request.
  • the analysis information output unit 304 generates analysis information by associating operation information, memory access attribute information, memory access information, and IO bus access attribute information, and outputs the generated analysis information to the outside of the system LSI 10.
  • FIG. 6 is a flowchart showing the operation of the processor performance analysis apparatus 300 of this embodiment.
  • the process shown in the figure is different from the process shown in FIG. 2 in that a process of outputting IO bus access attribute information (S303) is further added.
  • S303 IO bus access attribute information
  • the IO bus access attribute information output unit 301 outputs the IO bus access attribute information by monitoring the multi-thread processor 11. (S302). If the access request is not transferred via the IO bus, the IO bus access attribute information output unit 301 uses the information indicating that the access request is not transferred via the IO bus as the IO bus access attribute information. It may be output, or IO bus access attribute information may not be output.
  • the access information output unit 103 outputs memory access attribute information (S104 or S105).
  • the analysis information output unit 304 outputs operation information (output at S101), memory access attribute information (output at S102), IO bus access attribute information (output at S303), and memory access information (output at S104 or S105).
  • the analysis information is output by analyzing the operation status of the system LSI 10 (S106).
  • the operation information output (S101), the memory access attribute information output (S102), and the IO bus access attribute information output (S303) may be performed first or in parallel. .
  • the processor performance analysis apparatus can analyze not only the access from the processor to the memory but also the performance penalty due to the IO bus access from the processor to the functional core. The accuracy in analysis is further improved.
  • processor performance analysis apparatus and the processor performance analysis method of the present invention have been described based on the embodiment, the present invention is not limited to this embodiment. Unless it deviates from the meaning of this invention, the form which carried out the various deformation
  • the multi-thread processor 11 is provided as the processor of the system LSI 10 of the present embodiment, a multi-processor configuration with a plurality of processors may be employed.
  • the system LSI 10 includes a plurality of multithread processors 11.
  • the plurality of multi-thread processors 11 includes an operation information output unit 101 and an access attribute information output unit 102 corresponding to each.
  • the analysis processing of the performance of the processor included in the system LSI 10 may be simulated.
  • the multi-thread processor 11, the functional core 12, the memory interface 13, and the like are realized as software on the computer, and the processor performance analysis method illustrated in FIGS. 2, 4, 6, and the like is executed by the computer.
  • the system performance is analyzed by causing the multi-thread processor 11 and the functional core 12 realized on the computer to execute a predetermined program in a pseudo manner.
  • the processor performance analysis apparatus of the present invention is useful when analyzing performance bottlenecks of system LSIs and performing performance improvement studies by modifying hardware and software. For example, it can be applied to uses such as debugging of parallel programming processing of a multi-thread processor.

Abstract

　プロセッサ内だけでなく、プロセッサ以外の機能コアの動作状態も含めたシステム性能劣化要因を解析する。複数の論理プロセッサにより並列処理を行うマルチスレッドプロセッサ（１１）と、マルチスレッドプロセッサ（１１）とは異なる処理を実行する機能コア（１２）と、各アクセス要求とを受け付け、メモリ（２０）へのアクセスを制御するメモリインタフェース（１３）とを備えるシステムＬＳＩ（１０）におけるマルチスレッドプロセッサ（１１）の性能を解析するプロセッサ性能解析装置（１００）であって、マルチスレッドプロセッサ（１１）を監視することで動作情報を出力する動作情報出力部（１０１）と、メモリインタフェース（１３）を監視することでメモリアクセス情報を出力するアクセス情報出力部（１０３）と、動作情報とメモリアクセス情報とを用いてマルチスレッドプロセッサ（１１）の性能を解析する解析情報出力部（１０４）とを備える。

Description

プロセッサ性能解析装置、方法及びシミュレータ
　本発明は、システムＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）におけるプロセッサの性能を解析する装置に関し、特に、プロセッサ内部に複数の論理プロセッサを持ち、複数のプログラムを同時並行で実行可能なマルチスレッドプロセッサの性能を解析する装置に関するものである。
　半導体の製造プロセス技術の微細化に伴い、より多くの機能を１チップに集積することでコスト、機能両面での向上が可能となる。プロセッサとプロセッサ以外の機能コアとを集積したシステムＬＳＩは、今日のデジタルテレビ及びデジタルレコーダなどにおいて広く採用されている。機能コアとは、例えば、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ　Ｃｏｍｐｏｎｅｎｔ　Ｉｎｔｅｒｃｏｎｎｅｃｔ）バス及びＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ　Ｄｒｉｖｅ　Ｅｌｅｃｔｒｏｎｉｃｓ）バスなどの汎用ＩＦ（Ｉｎｔｅｒｆａｃｅ）回路、映像及び音楽などのコンテンツデータをエンコード及びデコードするコーデック回路、並びに、有料コンテンツなどの著作権情報を守るための暗号処理回路などである。
　システムＬＳＩでは、多種の機能が集積されているため、自ずと各機能処理を制御するソフトウェアプログラムの並列処理に対する要望が大きい。そのため、システムＬＳＩにおける処理性能向上のために、複数プログラムの並列実行に適したマルチスレッドプロセッサが採用されることも多い。
　一方で、マルチスレッドプロセッサで複数プログラムの並列実行を効率よく行うためには、メモリなど共有資源を利用する際にアクセスが集中して性能のボトルネックとならないように配慮する必要がある。しかし、複数の要因が複雑に絡み合うマルチスレッド処理の挙動を把握することは容易ではない。多くの環境要因が複雑に絡み合うシステムにおいて、マルチスレッドプロセッサのハードウェアにおけるスレッド間の処理切替制御が不適切なのか、同時並行で実行されるソフトウェアのアルゴリズムが不適切なのかを見極めることは極めて困難であった。すなわち、システムＬＳＩの持つポテンシャルを有効に発揮させることが困難であるという課題があった。
　そこで、上記課題を解決するためには、マルチスレッド処理時のプロセッサ処理性能を把握するプロセッサ性能評価装置を設けることが必要となる。
　従来のプロセッサ性能評価装置としては、プロセッサ内のメモリアクセス用バッファ、キュー及びセレクタの状態、並びに、キャッシュ、分岐予測及びＴＬＢ（Ｔｒａｎｓｌａｔｉｏｎ　Ｌｏｏｋａｓｉｄｅ　Ｂｕｆｆｅｒ）のヒット・ミスなどを同一時間上に揃えて関連付けて出力するものがある（例えば、特許文献１参照）。図８は、特許文献１に記載された従来のプロセッサ性能評価装置のブロック図である。
　図８のコンピュータ３０は、命令ユニット４０１と、演算ユニット４０２と、１次キャッシュユニット４０３と、２次キャッシュユニット４０４とを備える。
　２次キャッシュユニット４０４は、２次キャッシュ４０５と、外部アクセスユニット４０６とを備え、コンピュータ内の各ハードウェア情報を出力する。２次キャッシュ４０５は、アクセス数、ヒット回数、及びリクエスト種別などの情報を出力する。外部アクセスユニット４０６は、２次キャッシュ４０５とメモリ４０との間のアクセスにおけるアクセスバッファに詰まれた書き込み、及び、読み出しのキュー数などの情報を出力する。
　さらに、命令ユニット４０１及び演算ユニット４０２の動作と２次キャッシュ４０５及び外部アクセスユニット４０６の動作とを関連付けるために、命令ユニット４０１及び演算ユニット４０２を識別するコアＩＤなどを設け、２次キャッシュ４０５及び外部アクセスユニット４０６をどこが使用しているのかを示す情報を付加して出力する。これら出力される情報によりコンピュータ全体の動作を把握することが可能となり、性能ボトルネック解析を容易にすることができる。
国際公開第２００４／０５５６７２号パンフレット
　しかしながら、上記従来の構成では、プロセッサ内で発生するキャッシュミスやＴＬＢミスなどの性能劣化要因は把握できるのに対して、プロセッサ以外の性能劣化要因については情報を得ることができないという課題を有している。プロセッサ以外の性能劣化要因は、例えば、機能コアのＤＭＡ（Ｄｉｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ）転送がメモリＩＦ資源を占有するためにプロセッサからのメモリアクセスが長時間待たされていることなどの事象についてである。
　そこで、本発明は、上記課題を鑑みてなされたものであって、プロセッサ内だけでなく、プロセッサ以外の機能コアの動作状態も含めたシステム性能劣化要因を解析することができるプロセッサ性能解析装置を提供することを目的とする。
　上記課題を解決するために、本発明のプロセッサ性能解析装置は、複数の論理プロセッサを備え、前記複数の論理プロセッサにより並列処理を行い、かつ、メモリへの第１アクセス要求を発行するプロセッサと、前記プロセッサが実行する処理とは異なる処理を実行し、かつ、前記メモリへの第２アクセス要求を発行する機能コアと、前記第１アクセス要求と前記第２アクセス要求とを受け付け、前記メモリへのアクセスを制御するメモリインタフェースとを備えるシステムＬＳＩにおける前記プロセッサの性能を解析するプロセッサ性能解析装置であって、前記プロセッサを監視することで、前記プロセッサの動作状態を示す第１情報を出力する第１情報出力手段と、前記メモリインタフェースを監視することで、前記メモリインタフェースが受け付ける前記第１及び第２アクセス要求によって生じるメモリアクセスの状態を示す第２情報を出力する第２情報出力手段と、前記第１情報と前記第２情報とを用いて前記プロセッサの性能を解析する解析手段とを備える。
　これにより、マルチスレッドプロセッサのみならず、機能コアによるメモリアクセスに伴う性能劣化要因も解析することが可能となる。
　また、前記プロセッサ性能解析装置は、さらに、前記プロセッサを監視することで、前記プロセッサが前記第１アクセス要求を発行する要因を示す第３情報を出力する第３情報出力手段を備え、前記解析手段は、さらに、前記第３情報を用いて前記プロセッサの性能を解析してもよい。
　例えば、前記プロセッサは、前記論理プロセッサ毎に前記メモリへの前記第１アクセス要求を発行し、前記第３情報出力手段は、前記第１アクセス要求を発行した論理プロセッサを特定する属性情報を前記第３情報として出力してもよい。
　また、前記プロセッサは、プリフェッチ又はキャッシュミスが生じた場合に前記第１アクセス要求を発行し、前記第３情報出力手段は、前記プロセッサが前記第１アクセス要求を発行した原因が前記プリフェッチ及び前記キャッシュミスのいずれによるものかを示す情報を前記第３情報として出力してもよい。
　より具体的には、前記キャッシュミスは、命令キャッシュミス、データキャッシュミス及びＴＬＢミスである。
　これにより、プロセッサが発行するアクセス要求の発行元などの情報をより具体的に得ることができ、プロセッサの性能をより詳細に解析することができる。
　また、前記第２情報出力手段は、前記メモリインタフェースが受け付けたアクセス要求が前記第１アクセス要求及び前記第２アクセス要求のいずれであるかを示す情報を前記第２情報として出力してもよい。
　また、前記第２情報出力手段は、前記第１アクセス要求若しくは前記第２アクセス要求の待ち順序に関する情報、又は、前記第１アクセス要求若しくは前記第２アクセス要求を受け付けてからデータの転送が完了するまでの時間に関する情報を、前記第２情報として出力してもよい。
　これにより、メモリへのアクセス要求の処理状況に関する情報をより具体的に得ることができ、プロセッサの性能をより詳細に解析することができる。
　また、前記第１情報出力手段は、前記論理プロセッサ毎に動作しているのか若しくは待ち状態にあるのか、前記プロセッサのキャッシュのヒット若しくはミス、又は、プリフェッチ動作のヒット若しくはミスを示す情報を、前記第１情報として出力してもよい。
　これにより、プロセッサの動作状況に関する情報をより具体的に得ることができ、プロセッサの性能をより詳細に解析することができる。
　また、前記システムＬＳＩは、前記プロセッサを複数備え、前記プロセッサ性能解析装置は、前記複数のプロセッサのそれぞれに対応する前記第１情報出力手段を備えてもよい。
　これにより、複数のプロセッサのそれぞれについて動作状況及びメモリへのアクセス状況などの情報を得ることができ、複数のプロセッサからなるシステムの性能を解析することができる。
　また、前記プロセッサ性能解析装置は、さらに、前記解析手段による前記プロセッサの解析結果を受け取り、前記解析結果が予め定められた条件を満たす場合に、トリガ信号を出力するトリガ出力手段を備えてもよい。
　これにより、プロセッサの性能の解析結果に基づいて、外部の装置などを操作するためのトリガ信号を出力することにより、プロセッサの状況に応じた様々な処理を実行することができる。例えば、システムボトルネックの発生時におけるソフトウェア動作の確認を行うことなどができる。
　また、前記プロセッサ性能解析装置は、さらに、前記プロセッサを監視することで、前記プロセッサと前記機能コアとを接続するバスを介して前記プロセッサから前記機能コアに対して発行される第３アクセス要求に関する第４情報を出力するバスアクセス属性情報出力手段を備え、前記解析手段は、さらに、前記第４情報を用いて前記プロセッサの性能を解析してもよい。
　これにより、プロセッサから機能コアへのアクセスに起因するプロセッサの動作状況に関する情報を得ることができ、プロセッサの性能をより詳細に解析することができる。
　なお、本発明は、複数の論理プロセッサを備え、前記複数の論理プロセッサにより並列処理を行い、かつ、メモリへの第１アクセス要求を発行するプロセッサと、前記プロセッサが実行する処理とは異なる処理を実行し、かつ、前記メモリへの第２アクセス要求を発行する機能コアと、前記第１アクセス要求と前記第２アクセス要求とを受け付け、前記メモリへのアクセスを制御するメモリインタフェースとを備えるシステムＬＳＩの動作をシミュレートすることで、前記プロセッサの性能を解析するプロセッサ性能解析シミュレータであって、前記プロセッサの動作状態を示す第１情報を出力する第１情報出力手段と、前記メモリインタフェースが受け付けるアクセス要求によって生じるメモリアクセスの状態を示す第２情報を出力する第２情報出力手段と、前記第１情報と前記第２情報とを用いて前記プロセッサの性能を解析する解析手段とを備えるプロセッサ性能解析シミュレータとしても実現できる。
　さらに、本発明は、装置として実現できるだけでなく、その装置を構成する処理手段をステップとする方法として実現したり、それらステップをコンピュータに実行させるプログラムとして実現したり、そのプログラムを記録したコンピュータ読み取り可能なＣＤ－ＲＯＭなどの記録媒体として実現したり、そのプログラムを示す情報、データ又は信号として実現したりすることもできる。そして、それらプログラム、情報、データ及び信号は、インターネット等の通信ネットワークを介して配信してもよい。
　本発明のプロセッサ性能解析装置によれば、システムＬＳＩに含まれるプロセッサ以外の機能コアのメモリアクセス動作の影響も含めたプロセッサ性能を評価することが可能となる。また、性能ボトルネック解析が容易となり、ソフトウェア及びハードウェアの修正による性能改善を図ることが容易となる。
図１は、実施の形態１のプロセッサ性能解析装置を備えるシステムＬＳＩのブロック図である。 図２は、実施の形態１のプロセッサ性能解析装置の動作を示すフローチャートである。 図３は、実施の形態２のプロセッサ性能解析装置を備えるシステムＬＳＩのブロック図である。 図４は、実施の形態２のプロセッサ性能解析装置の動作を示すフローチャートである。 図５は、実施の形態３のプロセッサ性能解析装置を備えるシステムＬＳＩのブロック図である。 図６は、実施の形態３のプロセッサ性能解析装置の動作を示すフローチャートである。 図７は、複数のマルチスレッドプロセッサを備えるシステムＬＳＩのブロック図である。 図８は、従来のプロセッサ性能評価装置のブロック図である。
符号の説明
１０　システムＬＳＩ
１１　マルチスレッドプロセッサ
１２　機能コア
１３　メモリインタフェース
２０、４０　メモリ
３０　コンピュータ
１００、２００、３００　プロセッサ性能解析装置
１０１　動作情報出力部
１０２　アクセス属性情報出力部
１０３　アクセス情報出力部
１０４、２０４、３０４　解析情報出力部
２０１　トリガ出力部
３０１　ＩＯバスアクセス属性情報出力部
４０１　命令ユニット
４０２　演算ユニット
４０３　１次キャッシュユニット
４０４　２次キャッシュユニット
４０５　２次キャッシュ
４０６　外部アクセスユニット
　以下、本発明の実施の形態について、図面を参照しながら説明する。
　（実施の形態１）
　まず、本実施の形態のプロセッサ性能解析装置を備えるシステムＬＳＩの構成について説明する。
　図１は、本実施の形態のプロセッサ性能解析装置を備えるシステムＬＳＩのブロック図である。システムＬＳＩ１０は、マルチスレッドプロセッサ１１と、機能コア１２と、メモリインタフェース１３とを備える。
　マルチスレッドプロセッサ１１は、複数の論理プロセッサ（Ｌｏｇｉｃａｌ　Ｐｒｏｃｅｓｓｏｒ：ＬＰ）を有し、当該論理プロセッサにより複数のプログラムを同時並行で実行することができる。また、プログラムの実行時に必要に応じて、命令若しくはデータをメモリ２０に書き込む又はメモリ２０から読み出すために、メモリ２０へのメモリアクセス要求を発行する。マルチスレッドプロセッサ１１は、１次キャッシュ、２次キャッシュ及びＴＬＢなど（図示せず）を備える。マルチスレッドプロセッサ１１は、例えば、プリフェッチ又はキャッシュミスが生じた場合に、メモリ２０へのメモリアクセス要求を発行する。なお、メモリアクセス要求は、論理プロセッサごとに発行される。
　機能コア１２は、マルチスレッドプロセッサ１１とは異なる処理を実行し、メモリ２０へのメモリアクセス要求を発行する複数の機能コアである。機能コア１２は、例えば、ＤＭＡコントローラ、外部機器へのインタフェース回路、音楽及び映像のコンテンツデータを圧縮或いは展開するＡＶ（Ａｕｄｉｏ　Ｖｉｓｕａｌ）コーデック回路、並びに、データの暗号化及び復号化を実行する暗復号回路などである。なお、外部機器へのインタフェース回路は、例えば、ＰＣＩインタフェース、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）インタフェースなどである。機能コア１２の１つであるＤＭＡコントローラが、各機能コア１２とメモリ２０とのアクセスなどを制御する。なお、機能コア１２は、必ずしも複数でなくてもよい。
　メモリインタフェース１３は、マルチスレッドプロセッサ１１及び機能コア１２で発行されるメモリ２０へのメモリアクセス要求を受け付ける。そして、受け付けたメモリアクセス要求を調停することで、メモリ２０へのアクセスを制御する。
　次に、本実施の形態のプロセッサ性能解析装置の構成について説明する。
　本実施の形態のプロセッサ性能解析装置は、システムＬＳＩ１０が備えるマルチスレッドプロセッサ１１の動作状態と、マルチスレッドプロセッサ１１及び機能コア１２からのメモリアクセスの状態とを解析する。
　図１は、本実施の形態のプロセッサ性能解析装置の構成をも示している。同図のプロセッサ性能解析装置１００は、動作情報出力部１０１と、アクセス属性情報出力部１０２と、アクセス情報出力部１０３と、解析情報出力部１０４とを備える。同図に示すように、動作情報出力部１０１とアクセス属性情報出力部１０２とは、マルチスレッドプロセッサ１１内に備えられる。また、アクセス情報出力部１０３は、メモリインタフェース１３内に備えられる。
　動作情報出力部１０１は、マルチスレッドプロセッサ１１を監視することで、マルチスレッドプロセッサ１１内部の動作状態を示す動作情報を動的に出力する。動作情報は、例えば、論理プロセッサのそれぞれが動作しているのかデータアクセス待ちの状態にあるのか、稼働中の論理プロセッサの数が演算ユニットの数を越えて待ち状態が発生しているか、論理プロセッサがプリフェッチアクセスを実行中か、プリフェッチ動作がヒットしているかミスしているか、命令キャッシュ及びデータキャッシュはヒットしているかミスしているか、ＴＬＢはヒットしているかミスしているか、２次キャッシュはヒットしているかミスしているかなどの情報である。
　アクセス属性情報出力部１０２は、マルチスレッドプロセッサ１１を監視することで、マルチスレッドプロセッサ１１が発行するメモリ２０へのメモリアクセス要求に関するメモリアクセス属性情報を出力する。メモリアクセス属性情報は、例えば、論理プロセッサのいずれがメモリアクセス要求を発行しているかを示すＩＤ情報である。また、メモリアクセス要求を発行する要因が命令又はデータのプリフェッチによるものか、命令又はデータキャッシュミスによるものか、ＴＬＢミスによるものか、２次キャッシュミスによるものか、非キャッシャブル領域へのアクセスによるものかなどを示すアクセス要因情報などの情報である。
　アクセス情報出力部１０３は、メモリインタフェース１３を監視することで、メモリインタフェース１３が受け付けるメモリアクセス要求によって生じるメモリアクセスの状態に関するメモリアクセス情報を出力する。メモリアクセス情報は、例えば、受け付け中のメモリアクセス要求を発行しているのがマルチスレッドプロセッサ１１なのか機能コア１２なのかを示す情報である。
　このとき、アクセス情報出力部１０３は、受け付け中のメモリアクセス要求を発行しているのが、マルチスレッドプロセッサ１１である場合は、アクセス属性情報出力部１０２から出力されるメモリアクセス属性情報と、メモリインタフェース１３内の動作状態とを関連付けて、メモリアクセス情報として出力する。例えば、受け付け中のメモリアクセス要求は、いずれのＩＤ情報を持つ論理プロセッサが発行したものであるか、プリフェッチによるものか、キャッシュミスによるものか、ＴＬＢミスによるものかなどを示す情報がメモリアクセス情報として出力される。また、メモリアクセス情報の他の例としては、アクセス要求を受け付けてからデータ転送が開始及び／又は終了するまでの時間、並びに、複数のアクセス要求が重なっている場合の受け付け中のアクセス要求数及び処理待ちキューの順序などが挙げられる。
　解析情報出力部１０４は、動作情報、メモリアクセス属性情報及びメモリアクセス情報を関連付けて、システム性能に関する解析情報を出力する。解析情報は、例えば、マルチスレッドプロセッサ１１の全ての論理プロセッサが動作しておらず待ち状態にある期間、論理プロセッサ毎のキャッシュヒット率、メモリアクセス回数及びメモリアクセス待ち時間の情報、並びに、マルチスレッドプロセッサ１１からのメモリアクセスにおいて機能コア１２のメモリアクセスによるメモリアクセス完了待ち時間の増加分に関する情報などである。
　続いて、本実施の形態のプロセッサ性能解析装置１００の動作について説明する。
　図２は、本実施の形態のプロセッサ性能解析装置１００の動作を示すフローチャートである。
　動作情報出力部１０１は、マルチスレッドプロセッサ１１が有する複数の論理プロセッサを監視することで、論理プロセッサそれぞれの処理状況を示す動作情報を出力する（Ｓ１０１）。具体的には、論理プロセッサごとに、動作しているのかデータアクセス待ち状態にあるのかと、キャッシュはヒットしているかミスしているかとなどを示す情報を、動作情報として出力する。
　アクセス属性情報出力部１０２は、複数の論理プロセッサを監視することで、マルチスレッドプロセッサ１１が発行するメモリ２０へのメモリアクセス要求に関するメモリアクセス属性情報を出力する（Ｓ１０２）。具体的には、メモリアクセス要求を発行した論理プロセッサを特定するＩＤ情報と、メモリアクセス要求を発行する要因を示すアクセス要因情報となどの情報を、メモリアクセス属性情報として出力する。
　次に、アクセス情報出力部１０３は、メモリインタフェース１３を監視することで、メモリインタフェース１３が受け付け中のメモリアクセス要求が、マルチスレッドプロセッサ１１で発行されたものか、機能コア１２で発行されたものかを判定する（Ｓ１０３）。
　メモリアクセス要求がマルチスレッドプロセッサ１１で発行されたものである場合（Ｓ１０３で“プロセッサ”）、アクセス情報出力部１０３は、アクセス属性情報出力部１０２から出力されるメモリアクセス属性情報とメモリインタフェース１３の動作状態とを関連付けて、メモリアクセス情報を出力する（Ｓ１０４）。具体的には、受け付け中のメモリアクセス要求を発行した論理プロセッサを特定する情報と、当該メモリアクセス要求はプリフェッチによるものかキャッシュミスによるものかなどを示す情報となどを、メモリアクセス情報として出力する。
　受け付け中のメモリアクセス要求が機能コア１２で発行されたものである場合（Ｓ１０３で“機能コア”）、アクセス情報出力部１０３は、受け付け中のメモリアクセス要求が機能コア１２で発行されたものであることを示す情報などを、メモリアクセス情報として出力する（Ｓ１０５）。
　最後に、解析情報出力部１０４は、動作情報（Ｓ１０１で出力）と、メモリアクセス属性情報（Ｓ１０２で出力）と、メモリアクセス情報（Ｓ１０４又はＳ１０５で出力）とを用いて、システムＬＳＩ１０の動作状況を解析することで解析情報を出力する（Ｓ１０６）。
　なお、動作情報の出力（Ｓ１０１）とメモリアクセス属性情報の出力（Ｓ１０２）とは、いずれが先に行われてもよく、又は、並列化されてもよい。
　以上のように、本実施の形態のプロセッサ性能解析装置は、プロセッサの動作情報と、プロセッサ及び機能コアからのメモリアクセス情報とを関連付けることで、システム全体の動作状況を得ることができる。以上の構成により、適切なシステムボトルネック解析及びシステム性能改善検討を行うことが可能となる。
　（実施の形態２）
　本実施の形態のプロセッサ性能解析装置は、プロセッサの性能の解析結果に基づいて、外部の装置などを操作するためのトリガ信号を出力する。
　図３は、本実施の形態のプロセッサ性能解析装置を備えるシステムＬＳＩのブロック図である。図３に示されるプロセッサ性能解析装置２００は、図１のプロセッサ性能解析装置１００と比較して、新たにトリガ出力部２０１が追加された点と、解析情報出力部１０４の代わりに解析情報出力部２０４が追加された点とが異なっている。以下では、図１と同じ構成要素については説明を省略し、異なる点を中心に説明する。
　トリガ出力部２０１は、解析情報出力部１０４からシステムの状態が特定の条件を満たすことを示す信号を受け取った場合に、トリガ信号としてシステムＬＳＩ１０の外部に出力する。例えば、システムＬＳＩ１０の外部に接続するマルチスレッドプロセッサ１１用のデバッガへトリガ信号を出力する。また、解析情報出力部１０４で検出するシステムの状態の例としては、マルチスレッドプロセッサ１１の全ての論理プロセッサがデータ待ち状態となり、全てのプログラム実行が止まっている状態、及び、特定の論理プロセッサのメモリアクセス待ち時間が所定の値を越えた状態など、システムボトルネックが発生している状態が挙げられる。
　解析情報出力部２０４は、動作情報、メモリアクセス属性情報及びメモリアクセス情報を関連付けて解析情報を生成し、生成した解析情報をシステムＬＳＩ１０外部だけでなく、トリガ出力部２０１にも出力する。なお、解析情報の具体例については、実施の形態１と同様である。
　続いて、本実施の形態のプロセッサ性能解析装置２００の動作について説明する。
　図４は、本実施の形態のプロセッサ性能解析装置２００の動作を示すフローチャートである。同図に示す処理は、図２に示す処理に比べて、さらに、トリガ信号を出力する処理（Ｓ２０７及びＳ２０８）が追加された点が異なっている。図４において、図２と同じ参照符号を付した処理は、実施の形態１と同じ処理であり、以下では説明を省略する。
　実施の形態１で示したように、解析情報出力部１０４は、動作情報（Ｓ１０１で出力）と、メモリアクセス属性情報（Ｓ１０２で出力）と、メモリアクセス情報（Ｓ１０４又はＳ１０５で出力）とを用いて、システムＬＳＩ１０の動作状況を解析することで解析情報を出力する（Ｓ１０６）。
　トリガ出力部２０１は、解析情報出力部１０４から出力される解析情報が示すシステムの状態が、上記の特定の条件を満たすか否かを判定する（Ｓ２０７）。システムの状態が特定の条件を満たす場合（Ｓ２０７でＹｅｓ）、トリガ出力部２０１は、システムの状態が特定の条件を満たしたことを示すトリガ信号をシステムＬＳＩ１０の外部に出力する（Ｓ２０８）。
　システムの状態が特定の条件を満たさない場合（Ｓ２０７でＮｏ）、トリガ信号は出力されず、解析情報だけが外部に出力される。
　以上のように、本実施の形態のプロセッサ性能解析装置は、プロセッサの性能の解析結果に基づいて、外部の装置などを操作するためのトリガ信号を出力する。これにより、システムボトルネックの発生時におけるソフトウェア動作の確認を行うことが容易となり、システムボトルネック解析における利便性がさらに向上する。
　（実施の形態３）
　本実施の形態のプロセッサ性能解析装置は、プロセッサと機能コアとがＩＯバスによって接続されている場合に、プロセッサから機能コアに対して発行されるアクセス要求に関する情報を基にして解析することができる。
　図５は、本実施の形態のプロセッサ性能解析装置を備えるシステムＬＳＩのブロック図である。図５に示されるプロセッサ性能解析装置３００は、図１のプロセッサ性能解析装置１００と比較して、新たにＩＯバスアクセス属性情報出力部３０１が追加された点と、解析情報出力部１０４の代わりに解析情報出力部３０４が追加された点とが異なっている。以下では、図１と同じ構成要素については説明を省略し、異なる点を中心に説明する。
　ＩＯバスアクセス属性情報出力部３０１は、マルチスレッドプロセッサ１１を監視することで、マルチスレッドプロセッサ１１と機能コア１２とを接続するＩＯバスを介して転送されるアクセス要求に関するＩＯバスアクセス属性情報を出力する。例えば、ＩＯバスアクセス属性情報は、マルチスレッドプロセッサ１１から機能コア１２へのレジスタアクセスなどに使用するＩＯバスを介した機能コア１２へのアクセスに関する属性情報である。また、論理プロセッサのいずれがＩＯバスアクセス要求を発行しているかを示すＩＤ情報などである。
　解析情報出力部３０４は、動作情報、メモリアクセス属性情報と、メモリアクセス情報と、ＩＯバスアクセス属性情報とを関連付けて解析情報を生成し、生成した解析情報をシステムＬＳＩ１０外部に出力する。
　続いて、本実施の形態のプロセッサ性能解析装置３００の動作について説明する。
　図６は、本実施の形態のプロセッサ性能解析装置３００の動作を示すフローチャートである。同図に示す処理は、図２に示す処理に比べて、さらに、ＩＯバスアクセス属性情報を出力する処理（Ｓ３０３）が追加された点が異なっている。図６において、図２と同じ参照符号を付した処理は、実施の形態１と同じ処理であり、以下では説明を省略する。
　動作情報の出力（Ｓ１０１）と、メモリアクセス属性情報の出力（Ｓ１０２）とに続いて、ＩＯバスアクセス属性情報出力部３０１は、マルチスレッドプロセッサ１１を監視することで、ＩＯバスアクセス属性情報を出力する（Ｓ３０２）。なお、ＩＯバスを介してアクセス要求が転送されていない場合は、ＩＯバスアクセス属性情報出力部３０１は、ＩＯバスを介してアクセス要求が転送されていないことを示す情報をＩＯバスアクセス属性情報として出力してもよく、又は、ＩＯバスアクセス属性情報を出力しなくてもよい。
　以降、実施の形態１と同様に、アクセス情報出力部１０３は、メモリアクセス属性情報を出力する（Ｓ１０４又はＳ１０５）。そして、解析情報出力部３０４は、動作情報（Ｓ１０１で出力）と、メモリアクセス属性情報（Ｓ１０２で出力）と、ＩＯバスアクセス属性情報（Ｓ３０３で出力）と、メモリアクセス情報（Ｓ１０４又はＳ１０５で出力）とを用いて、システムＬＳＩ１０の動作状況を解析することで解析情報を出力する（Ｓ１０６）。
　なお、動作情報の出力（Ｓ１０１）とメモリアクセス属性情報の出力（Ｓ１０２）とＩＯバスアクセス属性情報の出力（Ｓ３０３）は、いずれが先に行われてもよく、又は、並列化されてもよい。
　以上のように、本実施の形態のプロセッサ性能解析装置は、プロセッサからメモリへのアクセスのみならず、プロセッサから機能コアへのＩＯバスアクセスによる性能ペナルティについても解析することが可能となり、システムボトルネック解析における精度がさらに向上する。
　以上、本発明のプロセッサ性能解析装置及びプロセッサ性能解析方法について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
　例えば、本実施の形態のシステムＬＳＩ１０のプロセッサとして、マルチスレッドプロセッサ１１を設けたが、複数のプロセッサによるマルチプロセッサ構成としてもよい。例えば、図７に示すように、システムＬＳＩ１０は、複数のマルチスレッドプロセッサ１１を備える。複数のマルチスレッドプロセッサ１１は、それぞれに対応する動作情報出力部１０１及びアクセス属性情報出力部１０２を備える。
　これにより、複数のプロセッサのそれぞれについて動作状況及びメモリへのアクセス状況などの情報を得ることができ、複数のプロセッサからなるシステムの性能を解析することができる。
　また、本実施の形態のシステムＬＳＩ１０の動作を模すことで、システムＬＳＩ１０が備えるプロセッサの性能の解析処理をシミュレートしてもよい。例えば、マルチスレッドプロセッサ１１と、機能コア１２と、メモリインタフェース１３となどをコンピュータ上でソフトウェアとして実現し、図２、図４、図６などに示したプロセッサ性能解析方法をコンピュータに実行させる。コンピュータ上に実現されたマルチスレッドプロセッサ１１及び機能コア１２などに擬似的に所定のプログラムなどを実行させることで、システムの性能を解析する。
　これにより、実際にハードウェアでシステムを構成する前に、ユーザはシステムの性能を把握することができるので、より最適なシステムを構成することができる。
　本発明のプロセッサ性能解析装置は、システムＬＳＩの性能ボトルネックの解析及びハードウェア・ソフトウェア改変による性能改善検討を行う際に有用である。例えば、マルチスレッドプロセッサの並列プログラミング処理のデバッグ等の用途に応用できる。

Claims (13)

  1. 　複数の論理プロセッサを備え、前記複数の論理プロセッサにより並列処理を行い、かつ、メモリへの第１アクセス要求を発行するプロセッサと、
    　前記プロセッサが実行する処理とは異なる処理を実行し、かつ、前記メモリへの第２アクセス要求を発行する機能コアと、
    　前記第１アクセス要求と前記第２アクセス要求とを受け付け、前記メモリへのアクセスを制御するメモリインタフェースとを備える
    　システムＬＳＩにおける前記プロセッサの性能を解析するプロセッサ性能解析装置であって、
    　前記プロセッサを監視することで、前記プロセッサの動作状態を示す第１情報を出力する第１情報出力手段と、
    　前記メモリインタフェースを監視することで、前記メモリインタフェースが受け付ける前記第１及び第２アクセス要求によって生じるメモリアクセスの状態を示す第２情報を出力する第２情報出力手段と、
    　前記第１情報と前記第２情報とを用いて前記プロセッサの性能を解析する解析手段とを備える
    　ことを特徴とするプロセッサ性能解析装置。
  2. 　前記プロセッサ性能解析装置は、さらに、
    　前記プロセッサを監視することで、前記プロセッサが前記第１アクセス要求を発行する要因を示す第３情報を出力する第３情報出力手段を備え、
    　前記解析手段は、さらに、前記第３情報を用いて前記プロセッサの性能を解析する
    　ことを特徴とする請求項１記載のプロセッサ性能解析装置。
  3. 　前記プロセッサは、前記論理プロセッサ毎に前記メモリへの前記第１アクセス要求を発行し、
    　前記第３情報出力手段は、前記第１アクセス要求を発行した論理プロセッサを特定する属性情報を前記第３情報として出力する
    　ことを特徴とする請求項２記載のプロセッサ性能解析装置。
  4. 　前記プロセッサは、プリフェッチ又はキャッシュミスが生じた場合に前記第１アクセス要求を発行し、
    　前記第３情報出力手段は、前記プロセッサが前記第１アクセス要求を発行した原因が前記プリフェッチ及び前記キャッシュミスのいずれによるものかを示す情報を前記第３情報として出力する
    　ことを特徴とする請求項２又は３記載のプロセッサ性能解析装置。
  5. 　前記キャッシュミスは、命令キャッシュミス、データキャッシュミス及びＴＬＢ（Ｔｒａｎｓｌａｔｉｏｎ　Ｌｏｏｋａｓｉｄｅ　Ｂｕｆｆｅｒ）ミスである
    　ことを特徴とする請求項４記載のプロセッサ性能解析装置。
  6. 　前記第２情報出力手段は、前記メモリインタフェースが受け付けたアクセス要求が前記第１アクセス要求及び前記第２アクセス要求のいずれであるかを示す情報を前記第２情報として出力する
    　ことを特徴とする請求項１～５のいずれか１項に記載のプロセッサ性能解析装置。
  7. 　前記第２情報出力手段は、前記第１アクセス要求若しくは前記第２アクセス要求の待ち順序に関する情報、又は、前記第１アクセス要求若しくは前記第２アクセス要求を受け付けてからデータの転送が完了するまでの時間に関する情報を、前記第２情報として出力する
    　ことを特徴とする請求項１～６のいずれか１項に記載のプロセッサ性能解析装置。
  8. 　前記第１情報出力手段は、前記論理プロセッサ毎に動作しているのか若しくは待ち状態にあるのか、前記プロセッサのキャッシュのヒット若しくはミス、又は、プリフェッチ動作のヒット若しくはミスを示す情報を、前記第１情報として出力する
    　ことを特徴とする請求項１～７のいずれか１項に記載のプロセッサ性能解析装置。
  9. 　前記システムＬＳＩは、前記プロセッサを複数備え、
    　前記プロセッサ性能解析装置は、
    　前記複数のプロセッサのそれぞれに対応する前記第１情報出力手段を備える
    　ことを特徴とする請求項１～８のいずれか１項に記載のプロセッサ性能解析装置。
  10. 　前記プロセッサ性能解析装置は、さらに、
    　前記解析手段による前記プロセッサの解析結果を受け取り、前記解析結果が予め定められた条件を満たす場合に、トリガ信号を出力するトリガ出力手段を備える
    　ことを特徴とする請求項１～９のいずれか１項に記載のプロセッサ性能解析装置。
  11. 　前記プロセッサ性能解析装置は、さらに、
    　前記プロセッサを監視することで、前記プロセッサと前記機能コアとを接続するバスを介して前記プロセッサから前記機能コアに対して発行される第３アクセス要求に関する第４情報を出力するバスアクセス属性情報出力手段を備え、
    　前記解析手段は、さらに、前記第４情報を用いて前記プロセッサの性能を解析する
    　ことを特徴とする請求項１～１０のいずれか１項に記載のプロセッサ性能解析装置。
  12. 　複数の論理プロセッサを備え、前記複数の論理プロセッサにより並列処理を行い、かつ、メモリへの第１アクセス要求を発行するプロセッサと、
    　前記プロセッサが実行する処理とは異なる処理を実行し、かつ、前記メモリへの第２アクセス要求を発行する機能コアと、
    　前記第１アクセス要求と前記第２アクセス要求とを受け付け、前記メモリへのアクセスを制御するメモリインタフェースとを備える
    　システムＬＳＩにおける前記プロセッサの性能を解析するプロセッサ性能解析方法であって、
    　前記プロセッサを監視することで、前記プロセッサの動作状態を示す第１情報を出力する第１情報出力ステップと、
    　前記メモリインタフェースを監視することで、前記メモリインタフェースが受け付ける前記第１及び第２アクセス要求によって生じるメモリアクセスの状態を示す第２情報を出力する第２情報出力ステップと、
    　前記第１情報と前記第２情報とを用いて前記プロセッサの性能を解析する解析ステップとを含む
    　ことを特徴とするプロセッサ性能解析方法。
  13. 　複数の論理プロセッサを備え、前記複数の論理プロセッサにより並列処理を行い、かつ、メモリへの第１アクセス要求を発行するプロセッサと、
    　前記プロセッサが実行する処理とは異なる処理を実行し、かつ、前記メモリへの第２アクセス要求を発行する機能コアと、
    　前記第１アクセス要求と前記第２アクセス要求とを受け付け、前記メモリへのアクセスを制御するメモリインタフェースとを備える
    　システムＬＳＩの動作をシミュレートすることで、前記プロセッサの性能を解析するプロセッサ性能解析シミュレータであって、
    　前記プロセッサを監視することで、前記プロセッサの動作状態を示す第１情報を出力する第１情報出力手段と、
    　前記メモリインタフェースを監視することで、前記メモリインタフェースが受け付ける前記第１及び第２アクセス要求によって生じるメモリアクセスの状態を示す第２情報を出力する第２情報出力手段と、
    　前記第１情報と前記第２情報とを用いて前記プロセッサの性能を解析する解析手段とを備える
    　ことを特徴とするプロセッサ性能解析シミュレータ。
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