WO2008107263A1 - Method for the production of a schottky diode and semiconductor element having a schottky diode - Google Patents

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Definitions

  • the present invention relates to the manufacture of a low series resistance Schottky diode.
  • Schottky diodes are formed by high-resistance metal-semiconductor junctions, in which the semiconductor material is doped relatively low. Such metal-semiconductor junctions have electrical properties which, similar to the pn junctions in the doped semiconductor material, have a very different electrical conductivity depending on the polarity of the applied voltage. The sizes of the currents in the flow direction and in the reverse direction are u. a. determined by the choice of the n-type or p-type doped semiconductor material, by the choice of the metal, by the dopant concentration at the metal-semiconductor junction and by the geometry of the arrangement. For applications in CMOS technology, whose components and integrated circuits are designed for low operating voltages, the Schottky diodes should have a sufficiently low threshold voltage and a low series resistance.
  • the metal-semiconductor junction is usually produced by applying a metal layer to a semiconductor body. Both the metal and the semiconductor material must be provided with connection contacts.
  • the terminal contact of electrically conductive material provided for the semiconductor material can be arranged on the upper side of the semiconductor body laterally to the metal of the Schottky diode. Since the metal-semiconductor transition of the contact In contrast to the Schottky diode, the semiconductor contact should preferably be deposited on a highly doped semiconductor region.
  • the lateral dimensions and in particular the distance between the two connection contacts are important. A small distance between the connection contacts reduces in particular the series resistance of the Schottky diode.
  • US 2006/0125019 A1 describes a method for producing Schottky diodes in a CMOS process.
  • Such a possibility is opened by a method in which a further layer, which is electrically insulated from the semiconductor layer, is applied to one semiconductor layer, for example a semiconductor substrate, and the further layer is applied in two steps by using masks having structures of different structure widths , is structured by taking advantage of an overlap of the structure widths in shares.
  • the semiconductor layer is exposed between two portions of the further layer.
  • a metal silicide layer is formed on the semiconductor layer so that a Schottky diode is formed between the semiconductor layer and the metal silicide layer.
  • the overlapping of the structure widths of the masks ensures that the remaining portions of the further layer adjoining the Schottky diode have very small dimensions, which in particular are smaller than dimensions which can be made with a single mask step or lithography step.
  • the further layer may in particular be an electrode layer of electrically conductive material, which is also provided for gate electrodes of CMOS transistors.
  • an electrode layer of electrically conductive material which is also provided for gate electrodes of CMOS transistors.
  • dopant doped regions can be formed in the semiconductor layer, wherein portions of the patterned electrode layer can be used as a mask.
  • the doped regions may be used for a connection of the Schottky diode.
  • Further doped regions may be provided as source regions and drain regions of transistors.
  • FIG. 1 shows a cross section through an intermediate product of a first exemplary embodiment.
  • FIG. 2 shows a cross-section according to FIG. 1 after the application of a metal silicide layer.
  • FIG. 3 shows a cross-section according to FIG. 2 after structuring of the metal silicide layer and implantation of dopant.
  • FIG. 4 shows a cross section according to FIG. 1 for a further exemplary embodiment.
  • FIG. 5 shows a cross section according to FIG. 4 after alloying in a metal layer.
  • FIG. 1 shows a cross section through a semiconductor component according to the first steps of an exemplary embodiment of the method. If the method is carried out in the context of a CMOS process, wells 11 doped in a semiconductor layer or a semiconductor substrate 1 and isolation regions, for example STI (shallow trench isolation) and / or field oxide regions, are in themselves for the process in question intended manner have been prepared. Implants for adjusting the threshold voltage of the transistors may be made, and a dielectric layer 2, for example, a gate oxide, and a gate electrode layer 3 are made.
  • STI shallow trench isolation
  • the electrode layer 3 in this example is the above-mentioned further layer, which is electrically insulated from the semiconductor layer by the dielectric layer 2.
  • the electrode layer 3 may be conductive doped polysilicon.
  • the relevant semiconductor material, in the example of FIG. 1 the doped well 11 may be doped to be weakly n-type or weakly p-type.
  • a mask 12 with a window of a first structure width D is produced.
  • the mask 12 is in this example a resist mask, which can be structured photolithographically in a conventional manner. Using this mask 12, an opening is made in the electrode layer 3 and the dielectric layer 2, so that in the region of the Schottky diode to be produced, the upper side of the semiconductor material is exposed.
  • the opening in the electrode layer 3 can be produced, for example, by anisotropic plasma etching.
  • a wet-chemical etching step may follow, with which the dielectric layer 2 in the opening is removed and, if appropriate, oxide which has formed on the electrode layer 3 is eliminated (native oxides).
  • FIG. 2 shows a cross section of a further intermediate product after the opening 4 has been formed and a metal silicide layer 5 has been produced.
  • the metal silicide layer 5 can be deposited in the intended stoichiometric ratio of metal and silicon. This can be done at relatively low temperatures of typically about 400 ° Celsius.
  • the properties of the electrical transition of the Schottky diode can be set very well.
  • the transition region between metal and semiconductor material provided for the Schottky diode corresponds to the region in which the metal silicide layer 5 is in contact with the semiconductor material.
  • the metal silicide layer 5 and the electrode layer 3 are patterned by means of a further mask 12 'with a structure width L which overlaps the opening 4.
  • the stack of electrode layer 3 and metal silicide layer 5 can be provided outside the Schottky diode as a gate electrode stack for CMOS transistors and patterned accordingly.
  • FIG. 3 shows a cross-section according to FIG. 2 after the structuring of the metal silicide layer 5 and the electrode layer 3.
  • the flanks of the remaining portions of the electrode layer 3 and the metal silicide layer 5 can be covered with side wall spacers 8, for example of oxide.
  • the gate electrode stacks of the transistors can be fabricated. It takes place then an implantation of dopant self-aligned to the patterned electrode layer 3 and the side wall spacers 8, whereby the doped regions 6 are formed, which are provided as terminal regions of the Schottky diode and optionally as source regions and drain regions of the transistors.
  • low-doped regions 9 are produced, which are provided as LDD regions (lightly doped drain) in the transistors.
  • the implantation provided for the low-doped regions 9 can take place at an oblique angle, so that the low-doped regions 9 partially reach below the remaining portions of the electrode layer 3.
  • the connection contacts 7 shown schematically in FIG. 3 are provided.
  • the remaining portions of the electrode layer 3 have the lateral dimensions E, E ', which arise on both sides of the difference of the second structure width L and the first structure width D.
  • the dimensions E, E ' may be the same, as shown in FIG. 3, or they may be slightly different within the manufacturing tolerances.
  • the first structure width D corresponds in particular to the structure width which can be produced to a minimum with the lithography and the second structure width L is only slightly larger, the dimensions E, E 'can be made significantly smaller than would be possible without utilizing the overlapping of the structure widths alone with the lithography ,
  • the difference between the two Thestructure width L and the first structure width D is chosen so that, taking into account the manufacturing tolerances, the opening 4 remains completely within the structured portion of the electrode layer 3 and 4 portions of the electrode layer 3 remain on both sides of the opening. It is not necessary that the arrangement as shown in Figure 3 is formed exactly symmetrical.
  • the further mask 12 ' covers the opening 4 and protrudes laterally, it is possible to form the remaining portions of the electrode layer 3, which surround the Schottky diode, shown in FIG. 3 with smaller dimensions E, E' than would be possible with a direct application of lithography to the structuring of these shares.
  • the overlay of the structure widths of the masks 12, 12 'used is utilized.
  • a portion of these layers having the second structure width L are first patterned.
  • the side wall spacers 8 shown in FIG. 4 can be applied after a first implantation for forming the low-doped regions 9 has taken place.
  • the doped regions 6 are then self-aligned with respect to the structured portion of the electrode layer 3 including the sidewall spacers 8 implanted.
  • the outer edges of the doped regions 6 are preferably bounded by isolation regions 10.
  • a mask 12 having a feature width D corresponding to the lateral dimension of the opening is also used here.
  • the electrode layer 3 shows a cross-section according to FIG. 4 after the opening 4 having the lateral dimension has been produced, which corresponds to the structure width D of the mask 12.
  • the remaining portions of the electrode layer 3 therefore also in this example have dimensions E, E 'which result from the difference between the second pattern width L and the first pattern width D.
  • the dimensions E, E ' can therefore be made significantly smaller, as explained above, than would be possible with a single application of lithography. If no further structuring steps are provided in this exemplary embodiment, silicon is used as the semiconductor layer 1 and the metal silicide layer 5 to be produced is produced by applying a metal layer, which is then alloyed into the silicon of the semiconductor layer 1 in an annealing step. Residual metal is then selectively removed to the metal silicide so formed.
  • a semiconductor component which has been produced with an exemplary embodiment of the method according to FIGS. 1 to 3 has on a semiconductor layer 1 a further layer 3 which is electrically insulated from the semiconductor layer and which has at least two portions between which a metal silicide layer 5 is present ,
  • the metal silicide Layer forms a Schottky diode on the semiconductor layer and contains deposited metal silicide.
  • flanks of the portions of the further layer which surround the Schottky diode can laterally delimit the Schottky diode, and the metal silicide layer can also be present on these flanks and on the upper side of these portions of the further layer facing away from the semiconductor layer.
  • the semiconductor layer On the side remote from the Schottky diode sides of the remaining portions of the further layer, which surround the Schottky diode, are in the semiconductor layer in particular doped regions 6, which are separated from the Schottky diode by portions of the semiconductor layer, which are doped lower as the doped regions and which are covered by a portion of the further layer.
  • CMOS transistors can be integrated with gate electrodes, and the gate electrodes can have minimal lateral dimensions which are greater than the minimum lateral dimensions E, E 'of those portions of the further layer which surround the Schottky diode.
  • the embodiments of the method can be used in particular in all CMOS technologies that use a silicide or salicide technology for a gate module.
  • a metal is deposited on silicon and silicided, which is done for example by alloying at elevated temperature.
  • Salicide self-aligned silicides
  • Deposition of the metal silicide layer for example by means of CVD (chemical vapor deposition) on crystalline silicon, has the advantage that the electrical parameters of the Schottky diode are better and with lower process tolerances can be adjusted.
  • the series resistance of the Schottky diode is optimized.
  • the dimensions E, E ' can be formed in particular within the framework of the overlay accuracy of the lithographic masks with values down to 0.3 ⁇ m or even 0.2 ⁇ m.
  • low-doped regions 9 in the manner of LDD regions the dimension essential for the series resistance of the Schottky diode within the semiconductor material can be further reduced compared to the structural dimensions E, E '. In this way, it is possible Schottky diodes, which have a significantly reduced series resistance and thus are particularly suitable for integrated circuits in CMOS technology to integrate in a CMOS chip.

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Abstract

In exemplary embodiments of the method, an additional layer (3) is applied to a semiconductor layer (1), said additional layer being electrically insulated from the semiconductor layer (1). The additional layer (3) is structured in two steps by the use of reticles having structures with varying structural widths, using an overlap of the structural widths in sections, such that the semiconductor layer is exposed between two sections of the structured layer. A metal silicide layer (5) is produced on the semiconductor layer (1) between these sections, forming a Schottky diode. By the overlay of the structural widths, the sections that border the Schottky diode may be produced with smaller lateral dimensions (E, E') than with only lithography alone.

Description

Beschreibungdescription
Verfahren zur Herstellung einer Schottky-Diode und Halbleiterbauelement mit Schottky-DiodeA method of fabricating a Schottky diode and Schottky diode semiconductor device
Die vorliegende Erfindung betrifft die Herstellung einer Schottky-Diode mit niedrigem Serienwiderstand.The present invention relates to the manufacture of a low series resistance Schottky diode.
Schottky-Dioden werden durch hochohmige Metall-Halbleiter- Übergänge gebildet, bei denen das Halbleitermaterial relativ niedrig dotiert ist. Derartige Metall-Halbleiter-Übergänge haben elektrische Eigenschaften, die ähnlich den pn-Über- gängen im dotierten Halbleitermaterial eine sehr unterschiedliche elektrische Leitfähigkeit je nach der Polung der angelegten Spannung aufweisen. Die Größen der Ströme in Flussrichtung und in Sperrrichtung werden u. a. bestimmt durch die Wahl des n-leitend oder p-leitend dotierten Halbleitermaterials, durch die Wahl des Metalls, durch die Dotierstoffkon- zentration an dem Metall-Halbleiter-Übergang und durch die Geometrie der Anordnung. Für Anwendungen im Rahmen einer CMOS-Technologie, deren Bauelemente und integrierte Schaltungen für niedrige Betriebsspannungen vorgesehen sind, sollen die Schottky-Dioden eine ausreichend niedrige Einsatzspannung und einen niedrigen Serienwiderstand aufweisen.Schottky diodes are formed by high-resistance metal-semiconductor junctions, in which the semiconductor material is doped relatively low. Such metal-semiconductor junctions have electrical properties which, similar to the pn junctions in the doped semiconductor material, have a very different electrical conductivity depending on the polarity of the applied voltage. The sizes of the currents in the flow direction and in the reverse direction are u. a. determined by the choice of the n-type or p-type doped semiconductor material, by the choice of the metal, by the dopant concentration at the metal-semiconductor junction and by the geometry of the arrangement. For applications in CMOS technology, whose components and integrated circuits are designed for low operating voltages, the Schottky diodes should have a sufficiently low threshold voltage and a low series resistance.
Der Metall-Halbleiter-Übergang wird üblicherweise durch Aufbringen einer Metallschicht auf einen Halbleiterkörper hergestellt. Sowohl das Metall als auch das Halbleitermaterial müssen mit Anschlusskontakten versehen werden. Der für das Halbleitermaterial vorgesehene Anschlusskontakt aus elektrisch leitfähigem Material kann auf der Oberseite des Halbleiterkörpers seitlich zu dem Metall der Schottky-Diode angeordnet werden. Da der Metall-Halbleiter-Übergang des Kontak- tes im Unterschied zu der Schottky-Diode möglichst niederoh- mig sein soll, wird der Halbleiterkontakt vorzugsweise auf einem hoch dotierten Halbleiterbereich aufgebracht. Für die Eigenschaften der Schottky-Diode sind die lateralen Abmessungen und insbesondere der Abstand zwischen den beiden Anschlusskontakten wichtig. Ein geringer Abstand zwischen den Anschlusskontakten verringert insbesondere den Serienwiderstand der Schottky-Diode.The metal-semiconductor junction is usually produced by applying a metal layer to a semiconductor body. Both the metal and the semiconductor material must be provided with connection contacts. The terminal contact of electrically conductive material provided for the semiconductor material can be arranged on the upper side of the semiconductor body laterally to the metal of the Schottky diode. Since the metal-semiconductor transition of the contact In contrast to the Schottky diode, the semiconductor contact should preferably be deposited on a highly doped semiconductor region. For the properties of the Schottky diode, the lateral dimensions and in particular the distance between the two connection contacts are important. A small distance between the connection contacts reduces in particular the series resistance of the Schottky diode.
In der US 2006/0125019 Al ist ein Verfahren zur Herstellung von Schottky-Dioden in einem CMOS-Prozess beschrieben.US 2006/0125019 A1 describes a method for producing Schottky diodes in a CMOS process.
Es wird nach Möglichkeiten gesucht, Schottky-Dioden mit verringertem Serienwiderstand herzustellen.It is looking for ways to produce Schottky diodes with reduced series resistance.
Eine solche Möglichkeit wird durch ein Verfahren eröffnet, bei dem auf einer Halbleiterschicht, zum Beispiel einem Halbleitersubstrat, eine weitere Schicht aufgebracht wird, die von der Halbleiterschicht elektrisch isoliert ist, und die weitere Schicht in zwei Schritten durch Anwendung von Masken, die Strukturen unterschiedlicher Strukturbreiten aufweisen, unter Ausnutzung einer Überlappung der Strukturbreiten in Anteile strukturiert wird. Auf diese Weise wird die Halbleiterschicht zwischen zwei Anteilen der weiteren Schicht freigelegt. Zumindest zwischen diesen Anteilen der weiteren Schicht wird eine Metallsilizidschicht auf der Halbleiterschicht hergestellt, so dass zwischen der Halbleiterschicht und der Metallsilizidschicht eine Schottky-Diode ausgebildet wird. Durch die Überlappung der Strukturbreiten der Masken wird erreicht, dass an die Schottky-Diode angrenzende restliche Anteile der weiteren Schicht sehr kleine Abmessungen besitzen, die insbesondere kleiner sind als Abmessungen, die mit einem einzigen Maskenschritt oder Lithographieschritt hergestellt werden können.Such a possibility is opened by a method in which a further layer, which is electrically insulated from the semiconductor layer, is applied to one semiconductor layer, for example a semiconductor substrate, and the further layer is applied in two steps by using masks having structures of different structure widths , is structured by taking advantage of an overlap of the structure widths in shares. In this way, the semiconductor layer is exposed between two portions of the further layer. At least between these portions of the further layer, a metal silicide layer is formed on the semiconductor layer so that a Schottky diode is formed between the semiconductor layer and the metal silicide layer. The overlapping of the structure widths of the masks ensures that the remaining portions of the further layer adjoining the Schottky diode have very small dimensions, which in particular are smaller than dimensions which can be made with a single mask step or lithography step.
Die weitere Schicht kann insbesondere eine Elektrodenschicht aus elektrisch leitfähigem Material sein, die auch für Gate- Elektroden von CMOS-Transistoren vorgesehen ist. Mit einer Implantation von Dotierstoff können dotierte Bereiche in der Halbleiterschicht ausgebildet werden, wobei Anteile der strukturierten Elektrodenschicht als Maske verwendet werden können. Die dotierten Bereiche können für einen Anschluss der Schottky-Diode verwendet werden. Weitere dotierte Bereiche können als Source-Bereiche und Drain-Bereiche von Transistoren vorgesehen werden.The further layer may in particular be an electrode layer of electrically conductive material, which is also provided for gate electrodes of CMOS transistors. With an implantation of dopant doped regions can be formed in the semiconductor layer, wherein portions of the patterned electrode layer can be used as a mask. The doped regions may be used for a connection of the Schottky diode. Further doped regions may be provided as source regions and drain regions of transistors.
Es folgt eine genauere Beschreibung von Ausführungsbeispielen des Verfahrens anhand der beigefügten Figuren.The following is a more detailed description of embodiments of the method with reference to the accompanying figures.
Die Figur 1 zeigt einen Querschnitt durch ein Zwischenprodukt eines ersten Ausführungsbeispiels.FIG. 1 shows a cross section through an intermediate product of a first exemplary embodiment.
Die Figur 2 zeigt einen Querschnitt gemäß der Figur 1 nach dem Aufbringen einer Metallsilizidschicht .FIG. 2 shows a cross-section according to FIG. 1 after the application of a metal silicide layer.
Die Figur 3 zeigt einen Querschnitt gemäß der Figur 2 nach dem Strukturieren der Metallsilizidschicht und einer Implantation von Dotierstoff.FIG. 3 shows a cross-section according to FIG. 2 after structuring of the metal silicide layer and implantation of dopant.
Die Figur 4 zeigt einen Querschnitt gemäß der Figur 1 für ein weiteres Ausführungsbeispiel.FIG. 4 shows a cross section according to FIG. 1 for a further exemplary embodiment.
Die Figur 5 zeigt einen Querschnitt gemäß der Figur 4 nach dem Einlegieren einer Metallschicht. Die Figur 1 zeigt einen Querschnitt durch ein Halbleiterbauelement nach ersten Schritten eines Ausführungsbeispiels des Verfahrens. Falls das Verfahren im Rahmen eines CMOS-Pro- zesses ausgeführt wird, sind in einer Halbleiterschicht oder einem Halbleitersubstrat 1 dotierte Wannen 11 und Isolationsbereiche, beispielsweise STI (shallow trench isolation) und/oder Feldoxid-Bereiche, in einer für den betreffenden Prozess an sich vorgesehenen Weise hergestellt worden. Implantierungen zur Einstellung der Schwellenspannung der Transistoren können vorgenommen sein, und eine Dielektrikumschicht 2, zum Beispiel ein Gateoxid, und eine Elektrodenschicht 3 für Gate-Elektroden sind hergestellt. Die Elektrodenschicht 3 ist in diesem Beispiel die oben angegebene weitere Schicht, die durch die Dielektrikumschicht 2 von der Halbleiterschicht elektrisch isoliert ist. Die Elektrodenschicht 3 kann leitfähig dotiertes Polysilizium sein. Je nach Ausführungsform der Schottky-Diode kann das betreffende Halbleitermaterial, in dem Beispiel der Figur 1 die dotierte Wanne 11, schwach n-leitend oder schwach p-leitend dotiert sein. Es wird eine Maske 12 mit einem Fenster einer ersten Strukturbreite D hergestellt. Die Maske 12 ist in diesem Beispiel eine Lackmaske, die in an sich bekannter Weise fotolithographisch strukturiert werden kann. Unter Verwendung dieser Maske 12 wird eine Öffnung in der Elektrodenschicht 3 und der Dielektrikumschicht 2 hergestellt, so dass im Bereich der herzustellenden Schottky-Diode die Oberseite des Halblei- termateriales freigelegt ist. Die Öffnung in der Elektrodenschicht 3 kann zum Beispiel durch anisotropes Plasmaätzen hergestellt werden. Es kann sich ein nasschemischer Ätzschritt anschließen, mit dem die Dielektrikumschicht 2 in der Öffnung entfernt wird und gegebenenfalls Oxid, das sich auf der Elektrodenschicht 3 gebildet hat, (native oxide) beseitigt wird. Die Figur 2 zeigt einen Querschnitt eines weiteren Zwischenproduktes, nachdem die Öffnung 4 ausgebildet und eine Metall- silizidschicht 5 hergestellt worden ist. Die Metallsilizid- schicht 5 kann in dem vorgesehenen stöchiometrischen Verhältnis von Metall und Silizium abgeschieden werden. Das kann bei relativ niedrigen Temperaturen von typisch etwa 400° Celsius erfolgen. Durch das Einstellen der stöchiometrischen Zusammensetzung bereits beim Abscheiden der Metallsilizidschicht können die Eigenschaften des elektrischen Überganges der Schottky-Diode sehr gut eingestellt werden. Statt das Metall- silizid direkt abzuscheiden, ist es aber auch möglich, zunächst eine Metallschicht aufzubringen und das Metall anschließend durch einen Temperschritt in das Silizium der Halbleiterschicht einzulegieren, so dass Metallsilizid gebildet wird. Der Übergangsbereich zwischen Metall und Halbleitermaterial, der für die Schottky-Diode vorgesehen ist, entspricht dem Bereich, in dem die Metallsilizidschicht 5 mit dem Halbleitermaterial in Kontakt ist. Mittels einer weiteren Maske 12' mit einer Strukturbreite L, die die Öffnung 4 überlappt, werden die Metallsilizidschicht 5 und die Elektrodenschicht 3 strukturiert. Der Stapel aus Elektrodenschicht 3 und Metallsilizidschicht 5 kann außerhalb der Schottky-Diode als Gate-Elektrodenstapel für CMOS-Transistoren vorgesehen und entsprechend strukturiert werden.FIG. 5 shows a cross section according to FIG. 4 after alloying in a metal layer. FIG. 1 shows a cross section through a semiconductor component according to the first steps of an exemplary embodiment of the method. If the method is carried out in the context of a CMOS process, wells 11 doped in a semiconductor layer or a semiconductor substrate 1 and isolation regions, for example STI (shallow trench isolation) and / or field oxide regions, are in themselves for the process in question intended manner have been prepared. Implants for adjusting the threshold voltage of the transistors may be made, and a dielectric layer 2, for example, a gate oxide, and a gate electrode layer 3 are made. The electrode layer 3 in this example is the above-mentioned further layer, which is electrically insulated from the semiconductor layer by the dielectric layer 2. The electrode layer 3 may be conductive doped polysilicon. Depending on the embodiment of the Schottky diode, the relevant semiconductor material, in the example of FIG. 1, the doped well 11 may be doped to be weakly n-type or weakly p-type. A mask 12 with a window of a first structure width D is produced. The mask 12 is in this example a resist mask, which can be structured photolithographically in a conventional manner. Using this mask 12, an opening is made in the electrode layer 3 and the dielectric layer 2, so that in the region of the Schottky diode to be produced, the upper side of the semiconductor material is exposed. The opening in the electrode layer 3 can be produced, for example, by anisotropic plasma etching. A wet-chemical etching step may follow, with which the dielectric layer 2 in the opening is removed and, if appropriate, oxide which has formed on the electrode layer 3 is eliminated (native oxides). FIG. 2 shows a cross section of a further intermediate product after the opening 4 has been formed and a metal silicide layer 5 has been produced. The metal silicide layer 5 can be deposited in the intended stoichiometric ratio of metal and silicon. This can be done at relatively low temperatures of typically about 400 ° Celsius. By adjusting the stoichiometric composition already during the deposition of the metal silicide layer, the properties of the electrical transition of the Schottky diode can be set very well. Instead of depositing the metal silicide directly, it is also possible first to apply a metal layer and then to alloy the metal by an annealing step into the silicon of the semiconductor layer so that metal silicide is formed. The transition region between metal and semiconductor material provided for the Schottky diode corresponds to the region in which the metal silicide layer 5 is in contact with the semiconductor material. The metal silicide layer 5 and the electrode layer 3 are patterned by means of a further mask 12 'with a structure width L which overlaps the opening 4. The stack of electrode layer 3 and metal silicide layer 5 can be provided outside the Schottky diode as a gate electrode stack for CMOS transistors and patterned accordingly.
Die Figur 3 zeigt einen Querschnitt gemäß der Figur 2 nach dem Strukturieren der Metallsilizidschicht 5 und der Elektrodenschicht 3. Die Flanken der verbliebenen Anteile der Elektrodenschicht 3 und der Metallsilizidschicht 5 können mit Seitenwandspacern 8, zum Beispiel aus Oxid, bedeckt werden. Zusammen mit dieser Strukturierung können die Gate-Elektrodenstapel der Transistoren hergestellt werden. Es erfolgt dann eine Implantation von Dotierstoff selbstjustiert zu der strukturierten Elektrodenschicht 3 und den Seitenwandspacern 8, womit die dotierten Bereiche 6 ausgebildet werden, die als Anschlussbereiche der Schottky-Diode und gegebenenfalls als Source-Bereiche und Drain-Bereiche der Transistoren vorgesehen sind. Vor dem Herstellen der Seitenwandspacer 8 kann eine weitere Implantation von Dotierstoff erfolgen, mit der im Vergleich zu den dotierten Bereichen 6 niedrig dotierte Bereiche 9 hergestellt werden, die bei den Transistoren als LDD-Bereiche (lightly doped drain) vorgesehen sind. Die für die niedrig dotierten Bereiche 9 vorgesehene Implantation kann unter einem schrägen Winkel erfolgen, so dass die niedrig dotierten Bereiche 9 teilweise unter die verbleibenden Anteile der Elektrodenschicht 3 reichen. Für den elektrischen Anschluss der Schottky-Diode werden die in der Figur 3 schematisch eingezeichneten Anschlusskontakte 7 vorgesehen.FIG. 3 shows a cross-section according to FIG. 2 after the structuring of the metal silicide layer 5 and the electrode layer 3. The flanks of the remaining portions of the electrode layer 3 and the metal silicide layer 5 can be covered with side wall spacers 8, for example of oxide. Along with this patterning, the gate electrode stacks of the transistors can be fabricated. It takes place then an implantation of dopant self-aligned to the patterned electrode layer 3 and the side wall spacers 8, whereby the doped regions 6 are formed, which are provided as terminal regions of the Schottky diode and optionally as source regions and drain regions of the transistors. Before the side wall spacers 8 are fabricated, a further implantation of dopant can be carried out with which, compared to the doped regions 6, low-doped regions 9 are produced, which are provided as LDD regions (lightly doped drain) in the transistors. The implantation provided for the low-doped regions 9 can take place at an oblique angle, so that the low-doped regions 9 partially reach below the remaining portions of the electrode layer 3. For the electrical connection of the Schottky diode, the connection contacts 7 shown schematically in FIG. 3 are provided.
Da die Öffnung 4 mit einer ersten Strukturbreite D der Maske 12 hergestellt worden ist und die Metallsilizidschicht 5 und die Elektrodenschicht 3 mit der zweiten Strukturbreite L der weiteren Maske 12' strukturiert worden sind, besitzen die verbleibenden Anteile der Elektrodenschicht 3 die lateralen Abmessungen E, E' , die sich beidseitig aus der Differenz der zweiten Strukturbreite L und der ersten Strukturbreite D ergeben. Die Abmessungen E, E' können gleich sein, wie in der Figur 3 dargestellt ist, oder aber auch im Rahmen der Herstellungstoleranzen etwas verschieden sein. Wenn die erste Strukturbreite D insbesondere der mit der Lithographie minimal herstellbaren Strukturbreite entspricht und die zweite Strukturbreite L nur wenig größer ist, können die Abmessungen E, E' deutlich kleiner hergestellt werden, als es ohne Ausnutzung der Überlappung der Strukturbreiten allein mit der Lithographie möglich wäre. Der Unterschied zwischen der zwei- ten Strukturbreite L und der ersten Strukturbreite D wird so gewählt, dass unter Berücksichtigung der Herstellungstoleranzen die Öffnung 4 vollständig innerhalb des strukturierten Anteils der Elektrodenschicht 3 bleibt und auf beiden Seiten der Öffnung 4 Anteile der Elektrodenschicht 3 stehen bleiben. Es ist dabei nicht erforderlich, dass die Anordnung wie in der Figur 3 gezeigt genau symmetrisch ausgebildet wird. Dadurch, dass die weitere Maske 12' die Öffnung 4 abdeckt und seitlich überragt, ist es möglich, die in der Figur 3 dargestellten restlichen Anteile der Elektrodenschicht 3, die die Schottky-Diode einfassen, mit kleineren Abmessungen E, E' auszubilden, als es mit einer direkten Anwendung von Lithographie auf die Strukturierung dieser Anteile möglich wäre. Es wird hierbei die Überlappung (overlay) der Strukturbreiten der verwendeten Masken 12, 12' ausgenutzt.Since the opening 4 has been produced with a first structure width D of the mask 12 and the metal silicide layer 5 and the electrode layer 3 have been patterned with the second structure width L of the further mask 12 ', the remaining portions of the electrode layer 3 have the lateral dimensions E, E ', Which arise on both sides of the difference of the second structure width L and the first structure width D. The dimensions E, E 'may be the same, as shown in FIG. 3, or they may be slightly different within the manufacturing tolerances. If the first structure width D corresponds in particular to the structure width which can be produced to a minimum with the lithography and the second structure width L is only slightly larger, the dimensions E, E 'can be made significantly smaller than would be possible without utilizing the overlapping of the structure widths alone with the lithography , The difference between the two Thestructure width L and the first structure width D is chosen so that, taking into account the manufacturing tolerances, the opening 4 remains completely within the structured portion of the electrode layer 3 and 4 portions of the electrode layer 3 remain on both sides of the opening. It is not necessary that the arrangement as shown in Figure 3 is formed exactly symmetrical. Because the further mask 12 'covers the opening 4 and protrudes laterally, it is possible to form the remaining portions of the electrode layer 3, which surround the Schottky diode, shown in FIG. 3 with smaller dimensions E, E' than would be possible with a direct application of lithography to the structuring of these shares. In this case, the overlay of the structure widths of the masks 12, 12 'used is utilized.
Bei einem weiteren Ausführungsbeispiel des Verfahrens wird entsprechend dem Querschnitt der Figur 4 nach dem Herstellen der Dielektrikumschicht 2 und der Elektrodenschicht 3 zunächst ein Anteil dieser Schichten mit der zweiten Strukturbreite L strukturiert. Gegebenenfalls können die in der Figur 4 eingezeichneten Seitenwandspacer 8 aufgebracht werden, nachdem eine erste Implantation zur Ausbildung der niedrig dotierten Bereiche 9 erfolgt ist. Die dotierten Bereiche 6 werden dann selbstjustiert bezüglich des strukturierten Anteils der Elektrodenschicht 3 einschließlich der Seitenwandspacer 8 implantiert. Die äußeren Ränder der dotierten Bereiche 6 werden vorzugsweise mit Isolationsbereichen 10 begrenzt. Zur Herstellung einer Öffnung in der Elektrodenschicht 3 wird auch hier eine Maske 12 mit einer Strukturbreite D, die der lateralen Abmessung der Öffnung entspricht, verwendet . Die Figur 5 zeigt einen Querschnitt gemäß der Figur 4 nach dem Herstellen der Öffnung 4 mit der lateralen Abmessung, die der Strukturbreite D der Maske 12 entspricht. Die verbleibenden Anteile der Elektrodenschicht 3 besitzen daher auch in diesem Beispiel Abmessungen E, E' , die sich aus der Differenz zwischen der zweiten Strukturbreite L und der ersten Strukturbreite D ergeben. Die Abmessungen E, E' können daher wie bereits oben erläutert deutlich kleiner hergestellt werden als mit einer einzigen Anwendung der Lithographie möglich wäre. Wenn bei diesem Ausführungsbeispiel keine weiteren Strukturierungsschritte vorgesehen sind, wird als Halbleiterschicht 1 Silizium verwendet und die herzustellende Metallsi- lizidschicht 5 durch Aufbringen einer Metallschicht hergestellt, die anschließend in einem Temperschritt in das Silizium der Halbleiterschicht 1 einlegiert wird. Restliches Metall wird dann selektiv zu dem so gebildeten Metallsilizid entfernt. Es verbleiben so nur die in der Figur 5 erkennbaren Anteile der Metallsilizidschicht 5, wobei gegebenenfalls auch auf den inneren Flanken der verbleibenden Anteile der Elektrodenschicht 3 ein Metallsilizid gebildet werden kann. Die Seitenwandspacer 8 bewirken, dass die auf den dotierten Bereichen 6 hergestellten Anteile der Metallsilizidschicht 5 von den übrigen Anteilen getrennt sind, so dass die Anteile getrennt voneinander elektrisch kontaktiert werden können. Dafür werden die in der Figur 5 schematisch eingezeichneten Anschlusskontakte 7 vorgesehen.In a further exemplary embodiment of the method, according to the cross section of FIG. 4, after the production of the dielectric layer 2 and of the electrode layer 3, a portion of these layers having the second structure width L are first patterned. If appropriate, the side wall spacers 8 shown in FIG. 4 can be applied after a first implantation for forming the low-doped regions 9 has taken place. The doped regions 6 are then self-aligned with respect to the structured portion of the electrode layer 3 including the sidewall spacers 8 implanted. The outer edges of the doped regions 6 are preferably bounded by isolation regions 10. In order to produce an opening in the electrode layer 3, a mask 12 having a feature width D corresponding to the lateral dimension of the opening is also used here. FIG. 5 shows a cross-section according to FIG. 4 after the opening 4 having the lateral dimension has been produced, which corresponds to the structure width D of the mask 12. The remaining portions of the electrode layer 3 therefore also in this example have dimensions E, E 'which result from the difference between the second pattern width L and the first pattern width D. The dimensions E, E 'can therefore be made significantly smaller, as explained above, than would be possible with a single application of lithography. If no further structuring steps are provided in this exemplary embodiment, silicon is used as the semiconductor layer 1 and the metal silicide layer 5 to be produced is produced by applying a metal layer, which is then alloyed into the silicon of the semiconductor layer 1 in an annealing step. Residual metal is then selectively removed to the metal silicide so formed. Only the portions of the metal silicide layer 5 which can be seen in FIG. 5 thus remain, it also being possible for a metal silicide to be formed on the inner flanks of the remaining portions of the electrode layer 3. The effect of the side wall spacers 8 is that the portions of the metal silicide layer 5 produced on the doped areas 6 are separated from the remaining portions, so that the portions can be contacted electrically separately from one another. For this purpose, the connection contacts 7 shown schematically in FIG. 5 are provided.
Ein Halbleiterbauelement, das mit einem Ausführungsbeispiel des Verfahrens gemäß den Figuren 1 bis 3 hergestellt worden ist, besitzt auf einer Halbleiterschicht 1 eine weitere Schicht 3, die von der Halbleiterschicht elektrisch isoliert ist und die mindestens zwei Anteile aufweist, zwischen denen eine Metallsilizidschicht 5 vorhanden ist. Die Metallsilizid- Schicht bildet auf der Halbleiterschicht eine Schottky-Diode und enthält abgeschiedenes Metallsilizid.A semiconductor component which has been produced with an exemplary embodiment of the method according to FIGS. 1 to 3 has on a semiconductor layer 1 a further layer 3 which is electrically insulated from the semiconductor layer and which has at least two portions between which a metal silicide layer 5 is present , The metal silicide Layer forms a Schottky diode on the semiconductor layer and contains deposited metal silicide.
Insbesondere können die Flanken der Anteile der weiteren Schicht, die die Schottky-Diode einfassen, die Schottky-Diode seitlich begrenzen, und die Metallsilizidschicht kann auch auf diesen Flanken und auf den von der Halbleiterschicht abgewandten Oberseite dieser Anteile der weiteren Schicht vorhanden sein. Auf den von der Schottky-Diode abgewandten Seiten der verbliebenen Anteile der weiteren Schicht, die die Schottky-Diode einfassen, befinden sich in der Halbleiterschicht insbesondere dotierte Bereiche 6, die von der Schottky-Diode getrennt sind durch Bereiche der Halbleiterschicht, die niedriger dotiert sind als die dotierten Bereiche und die von einem Anteil der weiteren Schicht bedeckt sind. Es können ferner CMOS-Transistoren mit Gate-Elektroden integriert sein, und die Gate-Elektroden können minimale laterale Abmessungen aufweisen, die größer sind als die minimalen lateralen Abmessungen E, E' derjenigen Anteile der weiteren Schicht, die die Schottky-Diode einfassen.In particular, the flanks of the portions of the further layer which surround the Schottky diode can laterally delimit the Schottky diode, and the metal silicide layer can also be present on these flanks and on the upper side of these portions of the further layer facing away from the semiconductor layer. On the side remote from the Schottky diode sides of the remaining portions of the further layer, which surround the Schottky diode, are in the semiconductor layer in particular doped regions 6, which are separated from the Schottky diode by portions of the semiconductor layer, which are doped lower as the doped regions and which are covered by a portion of the further layer. Furthermore, CMOS transistors can be integrated with gate electrodes, and the gate electrodes can have minimal lateral dimensions which are greater than the minimum lateral dimensions E, E 'of those portions of the further layer which surround the Schottky diode.
Die Ausführungsbeispiele des Verfahrens können insbesondere bei allen CMOS-Technologien angewendet werden, die für ein Gate-Modul eine Silizid- oder Salizid-Technologie nutzen. Bei einer Silizid-Technologie wird ein Metall auf Silizium aufgebracht und silizidiert, was zum Beispiel durch Einlegieren bei erhöhter Temperatur geschieht. Salizid (selfaligned sili- cide) steht hier für das an sich bekannte Verfahren der selbstjustierten Herstellung von Metallsilizidstrukturen . Eine Abscheidung der Metallsilizidschicht, zum Beispiel mittels CVD (chemical vapor deposition) auf kristallines Silizium, hat den Vorteil, dass die elektrischen Parameter der Schottky-Diode besser und mit geringeren Prozesstoleranzen eingestellt werden können. Durch die Minimierung des Abstandes zwischen dem Schottky-Übergang und dem Gegenkontakt auf dem Halbleitermaterial, d. h. auf den dotierten Bereichen 6, wird der Serienwiderstand der Schottky-Diode optimiert. Die Abmessungen E, E' können insbesondere im Rahmen der Overlay- Genauigkeit der Lithographiemasken mit Werten bis herab zu 0,3 μm oder auch 0,2 μm ausgebildet werden. Durch zusätzlich vorgesehene niedrig dotierte Bereiche 9 nach Art von LDD- Bereichen kann die für den Serienwiderstand der Schottky- Diode wesentliche Abmessung innerhalb des Halbleitermateria- les gegenüber den Strukturabmessungen E, E' nochmals verringert werden. Auf diese Weise ist es möglich, Schottky-Dioden, die einen deutlich verringerten Serienwiderstand aufweisen und somit insbesondere für integrierte Schaltungen in CMOS- Technologie geeignet sind, in einem CMOS-Chip zu integrieren. The embodiments of the method can be used in particular in all CMOS technologies that use a silicide or salicide technology for a gate module. In a silicide technology, a metal is deposited on silicon and silicided, which is done for example by alloying at elevated temperature. Salicide (self-aligned silicides) stands for the per se known method of self-aligned production of metal silicide structures. Deposition of the metal silicide layer, for example by means of CVD (chemical vapor deposition) on crystalline silicon, has the advantage that the electrical parameters of the Schottky diode are better and with lower process tolerances can be adjusted. By minimizing the distance between the Schottky junction and the mating contact on the semiconductor material, ie on the doped regions 6, the series resistance of the Schottky diode is optimized. The dimensions E, E 'can be formed in particular within the framework of the overlay accuracy of the lithographic masks with values down to 0.3 μm or even 0.2 μm. By additionally provided, low-doped regions 9 in the manner of LDD regions, the dimension essential for the series resistance of the Schottky diode within the semiconductor material can be further reduced compared to the structural dimensions E, E '. In this way, it is possible Schottky diodes, which have a significantly reduced series resistance and thus are particularly suitable for integrated circuits in CMOS technology to integrate in a CMOS chip.
BezugszeichenlisteLIST OF REFERENCE NUMBERS
1 Halbleiterschicht/HalbleiterSubstrat1 semiconductor layer / semiconductor substrate
2 Dielektrikumschicht2 dielectric layer
3 weitere Schicht/Elektrodenschicht3 more layer / electrode layer
4 Öffnung4 opening
5 Metallsilizidschicht5 metal silicide layer
6 dotierter Bereich6 doped area
7 Anschlusskontakt7 connection contact
8 Seitenwandspacer8 sidewall spacers
9 niedrig dotierter Bereich9 low doped area
10 Isolationsbereich10 isolation area
11 dotierte Wanne11 doped tub
12 Maske12 mask
12' weitere Maske12 'another mask
D erste StrukturbreiteD first structure width
E AbmessungE dimension
E' AbmessungE 'dimension
L zweite Strukturbreite L second structure width

Claims

Patentansprüche claims
1. Verfahren zur Herstellung einer Schottky-Diode, bei dem auf einer Halbleiterschicht (1) eine weitere Schicht (3) aufgebracht wird, die von der Halbleiterschicht (1) elektrisch isoliert ist, die weitere Schicht (3) in zwei Schritten durch Anwendung von Masken (12, 12'), die Strukturen unterschiedlicher Strukturbreiten (D, L) aufweisen, unter Ausnutzung einer Überlappung der Strukturbreiten (D, L) strukturiert wird, so dass die Halbleiterschicht (1) zwischen Anteilen der weiteren Schicht1. A method for producing a Schottky diode, wherein on a semiconductor layer (1) a further layer (3) is applied, which is electrically isolated from the semiconductor layer (1), the further layer (3) in two steps by application of Masks (12, 12 '), the structures of different structure widths (D, L), using an overlap of the pattern widths (D, L) is structured, so that the semiconductor layer (1) between portions of the further layer
(3) freigelegt ist, und zumindest zwischen diesen Anteilen der weiteren Schicht (3) eine Metallsilizidschicht (5) auf der Halbleiterschicht (1) hergestellt wird, so dass zwischen der Halbleiterschicht (1) und der Metallsilizidschicht (5) eine Schottky-Diode ausgebildet wird.(3) is exposed, and at least between these portions of the further layer (3) a metal silicide layer (5) on the semiconductor layer (1) is produced, so that between the semiconductor layer (1) and the metal silicide layer (5) formed a Schottky diode becomes.
2. Verfahren nach Anspruch 1, bei dem die weitere Schicht (3) strukturiert wird, indem eine Öffnung2. The method of claim 1, wherein the further layer (3) is structured by an opening
(4) einer ersten Strukturbreite (D) in der weiteren Schicht(4) a first structure width (D) in the further layer
(3) hergestellt und die Halbleiterschicht (1) in der Öffnung(3) and the semiconductor layer (1) in the opening
(4) freigelegt wird, eine Metallsilizidschicht (5) hergestellt wird, unter Verwendung einer Maske (12'), die eine zweite Strukturbreite (L) aufweist, die größer ist als die erste Strukturbreite (D), und die die Öffnung (4) abdeckt und seitlich überragt, die Metallsilizidschicht (5) und die weitere Schicht (3) strukturiert werden, dotierte Bereiche (6) in der Halbleiterschicht (1) durch eine Implantation von Dotierstoff hergestellt werden und ein restlicher Anteil der Metallsilizidschicht (5) und mindestens ein dotierter Bereich (6) mit Anschlusskontakten (7) versehen werden.(4) is exposed, a metal silicide layer (5) is prepared using a mask (12 ') having a second feature width (L) greater than the first feature width (D) and defining the aperture (4). covering and projecting laterally, the metal silicide layer (5) and the further layer (3) are patterned, doped regions (6) in the semiconductor layer (1) are produced by an implantation of dopant and a remaining portion of the metal silicide layer (5) and at least one doped region (6) are provided with connection contacts (7).
3. Verfahren nach Anspruch 2, bei dem die Metallsilizidschicht (5) abgeschieden wird.3. The method of claim 2, wherein the metal silicide layer (5) is deposited.
4. Verfahren nach Anspruch 2, bei dem die Halbleiterschicht (1) Silizium ist und die Metallsilizidschicht (5) hergestellt wird, indem ein4. The method of claim 2, wherein the semiconductor layer (1) is silicon and the metal silicide layer (5) is prepared by a
Metall abgeschieden und silizidiert wird.Metal is deposited and silicided.
5. Verfahren nach Anspruch 1, bei dem die Halbleiterschicht (1) Silizium ist, die weitere Schicht (3) in mindestens einen Anteil einer zweiten Strukturbreite (L) strukturiert wird, dotierte Bereiche (6) in der Halbleiterschicht (1) durch eine Implantation von Dotierstoff hergestellt werden, danach eine Öffnung (4) einer ersten Strukturbreite (D), die kleiner ist als die zweite Strukturbreite (L) , in dem Anteil der weiteren Schicht (3) hergestellt und in der Öffnung (4) die Halbleiterschicht (1) freigelegt wird, ein Metall aufgebracht und in der Öffnung (4) und auf den dotierten Bereichen (6) silizidiert wird und getrennte Anteile der Metallsilizidschicht (5) mit Anschlusskontakten (7) versehen werden.5. The method of claim 1, wherein the semiconductor layer (1) is silicon, the further layer (3) is structured in at least a portion of a second structure width (L), doped regions (6) in the semiconductor layer (1) by implantation Then, an opening (4) of a first structure width (D), which is smaller than the second structure width (L), made in the portion of the further layer (3) and in the opening (4), the semiconductor layer (1 ) is exposed, a metal is deposited and silicided in the opening (4) and on the doped areas (6) and separate portions of the metal silicide layer (5) are provided with terminal contacts (7).
6. Verfahren nach einem der Ansprüche 1 bis 5, bei dem die weitere Schicht hergestellt wird, indem eine Dielektrikumschicht (2) und darauf eine Elektrodenschicht (3) aus einem elektrisch leitfähigen Material hergestellt werden. 6. The method according to any one of claims 1 to 5, wherein the further layer is produced by a dielectric layer (2) and thereon an electrode layer (3) made of an electrically conductive material.
7. Halbleiterbauelement mit einer Schottky-Diode, bei dem auf einer Halbleiterschicht (1) eine weitere Schicht (3) vorhanden ist, die von der Halbleiterschicht (1) elektrisch isoliert ist und eine Struktur in Anteile aufweist, zwischen zwei Anteilen der weiteren Schicht (3) eine Metall- silizidschicht (5) vorhanden ist, die auf der Halbleiterschicht (1) eine Schottky-Diode bildet, und die Metallsilizidschicht (5) abgeschiedenes Metallsilizid enthält .7. Semiconductor component having a Schottky diode, in which a further layer (3) is present on a semiconductor layer (1) which is electrically insulated from the semiconductor layer (1) and has a structure in portions, between two parts of the further layer ( 3) there is provided a metal silicide layer (5) forming a Schottky diode on the semiconductor layer (1) and the metal silicide layer (5) containing deposited metal silicide.
8. Halbleiterbauelement nach Anspruch 7, bei dem Anteile der weiteren Schicht (3) , die die Schottky-Diode einfassen, Flanken besitzen, die die Schottky-Diode seitlich begrenzen, und die Metallsilizidschicht (5) auch diese Flanken sowie eine von der Halbleiterschicht (1) abgewandte Oberseite dieser Anteile der weiteren Schicht (3) bedeckt.8. Semiconductor component according to claim 7, in which portions of the further layer (3) which surround the Schottky diode have flanks which bound the Schottky diode laterally, and the metal silicide layer (5) also these flanks and one of the semiconductor layer ( 1) facing away from the upper side of these portions of the further layer (3) covered.
9. Halbleiterbauelement nach Anspruch 7 oder 8, bei dem dotierte Bereiche (6) in der Halbleiterschicht (1) ausgebildet sind und diese dotierten Bereiche (6) von der Schottky-Diode durch Bereiche der Halbleiterschicht (1) getrennt sind, die niedriger dotiert sind als die dotierten Bereiche (6) und die von einem Anteil der weiteren Schicht (3) bedeckt sind.9. A semiconductor device according to claim 7 or 8, wherein the doped regions (6) in the semiconductor layer (1) are formed and these doped regions (6) are separated from the Schottky diode by portions of the semiconductor layer (1), which are doped lower as the doped regions (6) and which are covered by a portion of the further layer (3).
10. Halbleiterbauelement nach einem der Ansprüche 7 bis 9, bei dem10. The semiconductor device according to one of claims 7 to 9, wherein
CMOS-Transistoren mit Gate-Elektroden integriert sind und die Gate-Elektroden minimale laterale Abmessungen aufweisen, die größer sind als minimale laterale Abmessungen (E, E' ) von Anteilen der weiteren Schicht (3) , die die Schottky-Diode einfassen . CMOS transistors are integrated with gate electrodes and the gate electrodes have minimal lateral dimensions that are greater than minimum lateral dimensions (E, E ') of portions of the further layer (3) that surround the Schottky diode.
PCT/EP2008/051578 2007-03-08 2008-02-08 Method for the production of a schottky diode and semiconductor element having a schottky diode WO2008107263A1 (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2315246A1 (en) 2009-10-22 2011-04-27 Nxp B.V. Integrated circuit

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999062124A1 (en) * 1998-05-26 1999-12-02 Siemens Aktiengesellschaft Method for producing schottky diodes
WO2002011212A1 (en) * 2000-07-27 2002-02-07 Caldus Semiconductor, Inc. W/wc/tac ohmic and rectifying contacts on sic
US6399413B1 (en) * 2000-04-18 2002-06-04 Agere Systems Guardian Corp. Self aligned gated Schottky diode guard ring structures
US6455403B1 (en) * 1999-01-04 2002-09-24 Taiwan Semiconductor Manufacturing Company Shallow trench contact structure to solve the problem of schottky diode leakage
US6825073B1 (en) * 2003-09-17 2004-11-30 Chip Integration Tech Co., Ltd. Schottky diode with high field breakdown and low reverse leakage current
US20050077590A1 (en) * 2003-10-08 2005-04-14 Leland Swanson Guard ring structure for a Schottky diode
US20060125019A1 (en) * 2004-12-15 2006-06-15 Tower Semiconductor Ltd. Gate defined schottky diode

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3230050A1 (en) * 1982-08-12 1984-02-16 Siemens AG, 1000 Berlin und 8000 München INTEGRATED SEMICONDUCTOR CIRCUIT WITH BIPOLAR COMPONENTS AND METHOD FOR THE PRODUCTION THEREOF
DE3576766D1 (en) * 1984-10-26 1990-04-26 Siemens Ag SCHOTTKY CONTACT ON A SEMICONDUCTOR SURFACE AND METHOD FOR THE PRODUCTION THEREOF.
EP0642175B1 (en) * 1993-09-07 2004-04-28 Murata Manufacturing Co., Ltd. Semiconductor element with Schottky electrode and process for producing the same
US6774051B2 (en) * 2002-06-12 2004-08-10 Macronix International Co., Ltd. Method for reducing pitch
DE102005026301B3 (en) * 2005-06-08 2007-01-11 Atmel Germany Gmbh Method for producing a metal-semiconductor contact in semiconductor devices

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999062124A1 (en) * 1998-05-26 1999-12-02 Siemens Aktiengesellschaft Method for producing schottky diodes
US6455403B1 (en) * 1999-01-04 2002-09-24 Taiwan Semiconductor Manufacturing Company Shallow trench contact structure to solve the problem of schottky diode leakage
US6399413B1 (en) * 2000-04-18 2002-06-04 Agere Systems Guardian Corp. Self aligned gated Schottky diode guard ring structures
WO2002011212A1 (en) * 2000-07-27 2002-02-07 Caldus Semiconductor, Inc. W/wc/tac ohmic and rectifying contacts on sic
US6825073B1 (en) * 2003-09-17 2004-11-30 Chip Integration Tech Co., Ltd. Schottky diode with high field breakdown and low reverse leakage current
US20050077590A1 (en) * 2003-10-08 2005-04-14 Leland Swanson Guard ring structure for a Schottky diode
US20060125019A1 (en) * 2004-12-15 2006-06-15 Tower Semiconductor Ltd. Gate defined schottky diode

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2315246A1 (en) 2009-10-22 2011-04-27 Nxp B.V. Integrated circuit
WO2011048567A1 (en) * 2009-10-22 2011-04-28 Nxp B.V. Integrated circuit
US9287414B2 (en) 2009-10-22 2016-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit

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