WO2008092298A1 - Appareil et procédé de décomposition de matrice en traitement bande de base td-scdma - Google Patents
Appareil et procédé de décomposition de matrice en traitement bande de base td-scdma Download PDFInfo
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- WO2008092298A1 WO2008092298A1 PCT/CN2007/000277 CN2007000277W WO2008092298A1 WO 2008092298 A1 WO2008092298 A1 WO 2008092298A1 CN 2007000277 W CN2007000277 W CN 2007000277W WO 2008092298 A1 WO2008092298 A1 WO 2008092298A1
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- H04B7/02—Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas
Definitions
- the present invention relates to the field of wireless communications, the field of field programmable gate array (FPGA) design, and the field of integrated circuit design, and more particularly, to time synchronization Code Division Multiple Access (TD-SCDMA)
- TD-SCDMA time synchronization Code Division Multiple Access
- the joint detection technique in TD-SCDMA baseband processing is proposed in combination with multi-user and multi-antenna detection techniques.
- the application of this technology can effectively reduce or eliminate multiple access interference, multipath interference, intersymbol interference and near-far effects, which can simplify power control, reduce power control accuracy, and compensate for the negative correlation caused by the unsatisfactory correlation of orthogonal spreading codes.
- the impact, thereby improving system performance, increasing system capacity, and increasing cell coverage, is one of the key technologies in TD-SCDMA baseband processing.
- User data is transmitted to the receiver through spread spectrum scrambling and air channel, which can be represented by the model shown in Figure 1.
- e T ' d + n ,
- T is a transmission matrix composed of b(k) in Fig. 1 according to a certain rule. Therefore, in the case where b(k) is known and e is also known, d is solved. Using the ZF-BLE algorithm, the solution process is as follows: d ⁇ ⁇ T H Ty l T H e
- the decomposition process is as follows:
- the present invention provides a matrix decomposition apparatus, comprising: an A matrix data buffer for storing A-matrix complex numbers of real and imaginary parts respectively of 16 bits: according to; G matrix data buffer, for storing The imaginary part and the imaginary part are respectively 16-bit G matrix non-diagonal element complex data and 32-bit diagonal element real data; a control circuit unit for calculating the size of the A matrix according to the matrix dimension transmitted by the system scheduling unit The address control signal of the A matrix data buffer and the G matrix data buffer is generated; the square calculation circuit unit is configured to perform the square root reversal operation of the diagonal elements of the G matrix according to the timing requirement.
- the apparatus further includes: an A matrix data buffer interface unit (amem_intf), generating an address of the A matrix data buffer, reading and writing control signals according to the address control information output by the control circuit unit, and reading out from the A matrix data buffer The data is sent to the calculation circuit unit for calculation; and the G matrix data buffer interface unit (gmem_intf) is used to generate the address, read/write control signal of the G matrix data buffer according to the address control information output by the control circuit unit, and ⁇ ! The non-diagonal element data read from the G matrix data buffer, the conjugated off-diagonal element data, and the diagonal element data are sent to the calculation circuit unit for calculation.
- the present invention also provides a matrix decomposition method.
- the diagonal element operation is: subtracting the non-diagonal element data of the conjugate operation from the non-conjugated off-diagonal element data by the complex multiplier and performing the subtraction operation with the A matrix element, and The result of the subtraction operation is sent to the square to find the inverted unit; and the non-diagonal element operation is: the non-diagonal element after the conjugate operation and the non-conjugated non-diagonal element data are in the plural After multiplying by the multiplier, the A matrix element is subjected to a subtraction operation, and the result of the subtraction operation is multiplied by the diagonal element.
- the device provided by the embodiment of the invention has a clear structure, is implemented by a universal low-cost circuit device, is simple to implement, and can be flexibly applied to the TD-SCDMA baseband processing, thereby greatly improving the performance of the TD-SCDMA baseband processing, and at the same time being low cost. Achieve efficient matrix operations.
- the method provided by the invention has simple operation and improves the efficiency of matrix operation.
- FIG. 1 is a model diagram of a process of transmitting symbols in a channel according to an embodiment of the present invention
- FIG. 2 is an architectural diagram of a matrix decomposition apparatus according to an embodiment of the present invention
- FIG. 4 is a schematic diagram of the open circuit of the embodiment of the present invention.
- the matrix decomposition device provided by the embodiment of the present invention is shown in FIG. 2, and the device is mainly composed of a control circuit (chol_ctrl), an A matrix data buffer (a-mem), a calculation circuit (chol-cal), and a G matrix data cache (g- Mem), and memory interface (A matrix data cache interface ameni-intf, G matrix data cache interface gmem-intf) circuit composition.
- a control circuit chol_ctrl
- a-mem A matrix data buffer
- chol-cal calculation circuit
- g- Mem G matrix data cache
- memory interface A matrix data cache interface ameni-intf, G matrix data cache interface gmem-intf
- the matrix decomposing device After the system is powered on and reset, the matrix decomposing device according to the embodiment of the present invention first configures the matrix dimension (n_num) by the system scheduling unit, stores the matrix data to be decomposed in a-mem, and then sends a start pulse by the system scheduling unit.
- the signal chol__start starts the operation of the whole device.
- the device After the operation is completed, the device sends an end signal chol_done to indicate the end of the operation.
- the result of the operation is stored in g_mem.
- the constitution of the matrix decomposition device will be described in detail below.
- the entire matrix decomposition device consists of a-mem (A matrix data buffer), g_mem (G matrix data cache), chol- Ctrl (control circuit unit), amem_intf (A matrix data cache interface unit;), gmem_intf (G matrix data cache interface) Unit), chol_cal (computation circuit unit).
- a__mem is the input A matrix data buffer, which is a dual-port synchronous RAM, 32bit, which stores the 16-bit A matrix complex data of the real part, and is written by other units through its a port abus__porta.
- the matrix decomposition apparatus of the embodiment of the invention reads data using its b port abus_portb.
- G_mem is the output G matrix data buffer, which is a dual-port synchronous RAM, 32bit, which stores the complex data of the 16-bit G matrix off-diagonal elements and the 32-bit diagonal element real data, matrix decomposition
- the device reads or writes the resulting data using its a port gbusjporta, and the matrix decomposition device output is read by other units through its b port gbus_portb.
- the chol_Ctrl unit receives the n_num sent by the system scheduling unit, calculates the size of the A matrix, and generates an address control signal of a_mem and g_mem in combination with the internal clock under the activation of the chol-start signal; generates a start control signal of the calculation unit chol-cal Chol_cal_start; According to the operation state, the control signal of the calculation circuit unit such as the start-up reversal start signal sqrt_start, the data input selection dataa-sel, the data output selection data_out_sel is generated, and the units such as sqrt-done are used.
- the operational state produces an end signal chol-done for the entire device.
- Amem-intf unit> According to the address control information output by the chol_ctrl unit, the address of a mem, the read/write control signal are generated, and the data data_a read from a-mem is sent to the chol_cal unit for operation.
- the gmem-intf unit generates g-mem according to the address control information output by the chol_ctrl unit. Address, read/write control signal, off-diagonal element data data_g0 read from g-mem, conjugated non-diagonal element data data_gl, diagonal element data data-diag Send to the chol_cal unit to enter the operation; send the result data data_wg of the operation to the specified address unit.
- Chol-cal is the core unit in the device, and the square-turning and multiply-accumulate operations are completed according to the timing requirements.
- 3 and 4 are schematic diagrams showing specific circuits for implementing an embodiment of the present invention.
- 3 shows an operation circuit of a cholesk decomposition according to an embodiment of the present invention, which is composed of a turn-off circuit sqrt_cal, a multiplier MUL0, a MUL1, a selector MUX0, a MUX1, and a subtractor minus circuit.
- the dataa_sel signal controls whether the input of the subtractor is an element of the matrix A or a result of multiplying and subtracting.
- Data_out—sel controls the result of the diagonal element after the MUX1 output is turned out, or the non-diagonal element after multiplying the inverse of the diagonal element.
- the sqrt_start signal controls the start of the open circuit.
- Figure 4 shows the internal structure of the square circuit chol_sqrt_cal.
- the square circuit is calculated by using the Taylor series expansion method, and the Newton-Raphson formula is used to improve the calculation precision. As shown in FIG.
- the chol-sqrt-xpow circuit consists of 1-X, MULO, MUL1, MUX0, MUX1, ADD, and fact-gen circuits.
- MULO performs the exponentiation of 1-X and performs the operation of 1 ⁇ 5 power under the control of the control unit.
- MUX0 is multiplied by 1-X by the result of multiplying by 1 or other power under the control of the control unit.
- the fact_gen unit produces different operational coefficients under the control of the control unit, multiplied by the power of 1-X in MUL1.
- MUX1 selects whether to perform data accumulation under the control of the control unit.
- the range of ⁇ is (0,1). Since the expansion is approximated in the vicinity of 1, it is expected that the input X value is around 1, so that the result will be more accurate. When the X value is smaller, near 0. When the approximate calculation results, there is a large error. In order to improve the calculation accuracy, the input X value is subjected to a certain proportion of amplification processing.
- the operation of the diagonal element is: the non-diagonal element data data_gl after the conjugate operation and the unconjugated off-diagonal element data data_g0 are multiplied by the complex multiplier MUL0 and the A matrix element data_a :3 ⁇ 4
- the row is subjected to the subtraction operation, and the result of the completion of the subtraction is sent to the square to rectify the unit, and is started, and after the operation ends, the corresponding unit of g-mein is written by MUX1.
- the operation process of the non-diagonal elements is: the non-diagonal element data data_gl after the conjugate operation is multiplied by the non-coordinated off-diagonal element data data_g0 by the complex multiplier MUL0 and the A matrix element data_a
- the subtraction operation completes the result of the subtraction and the last multiplication of the diagonal element data_diag, and then writes to the corresponding unit of g-mem via MUX1.
Landscapes
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Description
TD-SCDMA基带处理中的矩阵分解装置和方法 技术领域 本发明涉及无线通信领域、 现场可编程门阵列 （ FPGA )设计领域、 .以 及集成电路设计领域， 并且更具体地， 涉及用于在时分同步码分多址 ( TD-SCDMA ) 节点 B ( Node B ) 系统中将联合检测中的正定矩阵分解为 上三角矩阵和下三角矩阵的方法和装置。 背景技术
TD-SCDMA基带处理中的联合检测技术是在结合了多用户及多天线检 测技术 上提出的。 该技术的应用能够有效地减弱或消除多址干扰、 多径 干扰、 码间干扰和远近效应， 能够简化功率控制、 降低功率控制精度、 弥补 正交扩频码相关性不理想所带来的消极影响， 从而改善系统性能、 提高系统 容量、 增大小区覆盖范围， 是 TD-SCDMA基带处理中不可缺少的关键技术 之一。 用户数据通过扩频加扰、 空中信道到达接收机， 可以用如图 1的模型表 示。 其中， e为接收到的待检测的多用户、 多天线数据的混合 , n为加性噪 声， d为输入信号， 为检测出的信号。 用公式表示为： e = T ' d + n , 其中，
T即是由图 1中的 b(k)按照一定规律组成的传输矩阵， 因此， 在 b(k) 已知， e也已知的情况下， 求解 d。 采用 ZF-BLE算法， 求解过程如下： d ^ {THTyl THe
在计算公式中的 1时，采用 cholesky分解的方法将矩阵（ 分解
为上三角矩阵 G和下三角矩阵 G", 然后通过 G "与 Γ e进行前向消除 d、 =GH(THe) 通过 G与 4进行后向消除， 计算出最终的结果^ d = diG 本发明主要涉及 ( /ί:Γ)矩阵分解， 设矩阵 Α=(Τί/;Γ), 则有： a = ggH 设矩阵 A维数为 2N， 则八、 G、 <^矩阵都是 2Nx2N的矩阵。 其表示 形式分别为： a, ο,ο ao,\
1,1 a\,2N—\
a2N~\,0 a2N-\,l · · · 1'2N-1
forj=0: 2N-1
{
for i=j+l : 2N-1
{
7-1 t
gij = («y - ^ gikgfi ) ! Sjj
}
} 从以上的算法公式可以看出， 一方面要进行大量包含乘、 加、 开方、 求 倒等复杂的运算， 另一方面随着用户数、 接收天线、 接收块码元数的增加， 算法的计算量将成级数增加。传统的基于 DSP软件技术的实现， 运算效率很 低， 已经无法满足系统的要求。 发明内容 为了解决矩阵分解算法复杂、效率低的缺点， 本发明提出了一种采用硬 件电路装置实现的高效、 结构简单的硬件实现方案， 具体而言， 提供了一种 在 TD-SCDMA基带处理中的矩阵分解方法和装置。 首先， 本发明提供了一种矩阵分解装置， 包括： A矩阵数据緩存器， 用 于存放实部和虚部分别为 16比特的 A矩阵复数翁:据； G矩阵数据緩存器， 用于存放实部和虚部分别为 16比特的 G矩阵非对角线元素的复数数据和 32 比特的对角线元素实数数据； 控制电路单元， 用于根据系统调度单元发送的 矩阵维数计算 A矩阵的大小， 产生 A矩阵数据緩存器和 G矩阵数据緩存器 的地址控制信号； 开方求倒计算电路单元， 用于按照时序要求完成 G矩阵对 角线元素的开方求倒运算。 并且， 该装置进一步包括： A矩阵数据緩存接口单元（amem_intf)， 根 据控制电路单元输出的地址控制信息， 产生 A矩阵数据緩存的地址、 读写控 制信号 , 并将从 A矩阵数据緩存读出的数据送到计算电路单元进行运算； 以 及 G矩阵数据緩存接口单元（gmem— intf ), 才艮据控制电路单元输出的地址控 制信息， 产生 G矩阵数据緩存的地址、读写控制信号， 并^!夺从 G矩阵数据緩 存读出的非对角线元素数据、 求共轭后的非对角线元素数据、 对角线元素数 据送到计算电路单元进行运算。
另外， 本发明还提供了一种矩阵分解方法。 其中， 对角线元素运算为： 将经过共轭运算的非对角线元素数据与未经共轭的非对角线元素数据在复数 乘法器相乘后与 A矩阵元素进行累减运算，并将累减运算后的结果送到开方 求倒单元； 以及非对角线元素运算为： 将经过共轭运算后的非对角线元素与 未经共轭的非对角线元素数据在复数乘法器相乘后与 A矩阵元素进行累减运 算， 并且将累减运算后的结果与对角线元素相乘。 本发明实施例提供的装置结构清晰， 采用通用的低成本电路器件实现， 实现简单， 可以灵活应用于 TD-SCDMA基带处理中， 因此能够大幅度提高 TD-SCDMA基带处理的性能， 同时以低成本实现高效率的矩阵运算。 本发 明提供的方法运算简单， 提高了矩阵运算的效率。 附图说明 此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部 分， 本发明的示意 if生实施例及其说明用于解释本发明， 并不构成对本发明的 不当限定。 在附图中： 图 1是才艮据本发明实施例的在信道中传送符号的过程的模型图； 图 2是根据本发明实施例的矩阵分解装置的架构图； 图 3是根据本发明实施例的 cholesky分解的运算电路的示意图； 以及 图 4是 居本发明实施例的开方求倒电路的示意图。 具体实施方式 下面将参考附图详细说明本发明。 本发明实施例提供的矩阵分解装置如图 2所示，该装置主要由控制电路 ( chol_ctrl )、 A矩阵数据緩存（a— mem )、 计算电路（ chol— cal )、 G矩阵数据 緩存（g— mem )、 以及存储器接口 （ A矩阵数据緩存接口 ameni— intf、 G矩阵 数据緩存接口 gmem—intf) 电路组成。
根据本发明实施例的矩阵分解装置在系统上电复位后，首先由系统调度 单元配置矩阵维数 ( n_num ), 将待分解的矩阵数据存放在 a— mem中， 然后 由系统调度单元发送启动脉冲信号 chol__start以启动整个装置工作，运算完成 后本装置会发送结束信号 chol_done指示运算结束。 运算结果存放在 g_mem 中。 下面将详细描述矩阵分解装置的构成。 整个矩阵分解装置由 a— mem ( A矩阵数据緩存）、 g_mem ( G矩阵数据 緩存）、 chol— Ctrl (控制电路单元）、 amem_intf ( A矩阵数据緩存接口单元；)、 gmem_intf ( G矩阵数据緩存接口单元）、 chol_cal (计算电路单元）組成。 其中， a__mem为输入的 A矩阵数据緩存器，为双口的同步 RAM, 32bit, 存放实部虚部分别为 16bit的 A矩阵复数数据， 由其它单元通过其 a端口 abus__porta写入，才艮据本发明实施例的矩阵分解装置使用其 b端口 abus_portb 读取数据。 g_mem为输出的 G矩阵数据緩存器， 为双口的同步 RAM, 32bit,存放 实部虚部分别为 16bit的 G矩阵非对角线元素的复数数据及 32bit的对角线元 素实数数据， 矩阵分解装置使用其 a端口 gbusjporta读取或写入结果数据 , 矩阵分解装置输出结果由其它单元通过其 b端口 gbus_portb读取。 chol— Ctrl单元接收系统调度单元送来的 n_num, 计算出 A矩阵的大小， 在 chol— start信号的启动下结合内部时钟产生 a_mem、 g_mem的地址控制信 号； 产生计算单元 chol— cal的启动控制信号 chol_cal— start; 才艮据运算状态， 产生开方求倒启动信号 sqrt— start、 数据输入选择 dataa— sel、 数据输出选择 data_out_sel等计算电路单元的控制信号， 并才艮据 sqrt— done等各单元的运算 状态产生整个装置的结束信号 chol一 done。 amem—intf单元 >据 chol_ctrl单元输出的地址控制信息， 产生 a mem 的地址、读写控制信号，将从 a— mem中读出的数据 data— a送到 chol_cal单元 进行运算。 gmem— intf 单元才艮据 chol_ctrl单元输出的地址控制信息， 产生 g— mem
的地址、 读写控制信号， 将从 g—mem中读出的非对角线元素数据 data— g0、 求共轭后的非对角线元素数据 data—gl、 对角线元素数据 data— diag 送到 chol_cal单元进亍运算； 将运算的结果数据 data— wg送到指定的地址单元。 chol—cal为装置中的核心单元，按时序要求完成开方求倒、乘累加运算。 图 3和图 4是实现本发明实施例的具体电路示意图。其中， 图 3示出了 才艮据本发明实施例的 cholesk 分解的运算电路， 由开方求倒电路 sqrt— cal、 乘法器 MUL0、 MUL1、 选择器 MUX0、 MUX1、 减法器 minus电路组成。 其中， dataa_sel信号控制减法器的输入是矩阵 A的元素， 还是乘累减 的结果。 data_out—sel控制 MUX1输出开方求倒后的对角线元素结果， 还是 与对角线元素的倒数相乘后的非对角线元素。 sqrt_start信号控制开方求倒电 路的启动。 图 4为开方求倒电路 chol_sqrt_cal的内部结构。 优选地， 开方求倒电路 采用泰勒級数展开的方法进行计算， 采用 Newton-Raphson公式提高计算精 度。 图 4所示， 其主要由控制电路 sqrt_ctrl、 移位电路 chol— sqrt_shift、 求 幂运算电路 chol— sqrt— xpow、 Newton-Raphson , 迭代电路 chol_sqrt_adj单元 组成。 sqrt— Ctrl单元接收 sqrt— start信号后，才艮据状态分别控制 chol— sqrt— shitf、 chol—sqrt_xpow、 chol— sqrt一 adj 单元的启动。 chol一 sqrt一 xpow 电路由 1-X、 MULO, MUL1、 MUX0、 MUX1、 ADD, fact— gen电路组成。 MULO是进行 1-X的求幂运算的， 在控制单元的控制下完成 1~5次幂的运算。 MUX0在控 制单元的控制下选择乘 1或其它次幂的结果与 1-X相乘。 fact_gen单元在控 制单元的控制下产生不同的运算系数，在 MUL1中与 1-X的次幂相乘。 MUX1 在控制单元的控制下选择是否进行数据累加。 从上文中 cholesky 分解公式可以看出， 矩阵分解过程包含的主要运算 有：开方
、复数乘力口 、求共辄^、减法 ( 以及除法
五种运算。
以下将结合附图来描述本发明实施例提供的矩阵分解方法。 该方法通过以下途径简化运算： ( 1 )在累加操作完成后才进行公式中的 减法， 因此将减法和累加的运算统一为累减运算； （ 2 )公式中除法的除数均 为对角线元素, 因此将除法等价为乘对角线元素的倒数； 同时， 因为只有在 对角线元素经过了开方和求倒运算后才会进行后续其它元素的运算， 因此分 解过程的对角线元素直接按其倒数存取， 即： ^/ =1/ '7' = 0""，2N- 1; ( 3 ) 对角线元素同时存在开方和求倒运算， 采用泰勒展开多项式的方法将运算合 并； （4) 为提高运算精度， 利用 Newton-Raphson迭代公式进行迭代处理。 具体的简化原理如下: 输入一个变量 X, 计算 =, 5阶的泰勒多项式为:
-^ = l+-(l-x) + 0.375(1― xf + 0.3125(1 - xf + 0.2734(1― x† + 0.2461(1― x)5 Χ 2
χ的取值范围为 (0,1), 由于展开式是在 1的附近近似计算， 因而希望输 入的 X值在 1附近， 这样得到的结果会比较精确； 当 X值较小， 在 0附近时， 近似计算的结果会有较大误差。 为提高计算精度， 将输入的 X值进行一定比 例的放大处理。 当 χ<0.5时， 它的二进制形式的值在前面会有 η(η>1)个比特 为 0, 根据前面 Obit的个数 > 将数据整个左移 (n-l)bits, 即将数据放大 2(η-υ 倍，得到 χ' = 2"- ， 将； c'作为一个新的输入值计算其开方倒数， 得到一个高 精度的结果， 即为所求的结果。 然后将得
到的结果才艮据 Newton-Raphson迭代公式 ½+1 = yk-{\.5-~-yk 2)进行迭代处理， 即得到当前的使用值。 经过以上步骤处理后的矩阵分解电路只有求共轭、乘累减、开方求倒三 种运算。
对角线元素的运算过程为： 经过共轭运算后的非对角线元素数据 data_gl与未经共轭的非对角线元素数据 data_g0在复数乘法器 MUL0相乘后 与 A矩阵元素 data_a :¾行累减运算，将完成累减后的结果送往开方求倒单元， 并启动， 运算结束后经 MUX1写到 g—mein的相应单元。 非对角线元素的运算过程为： 经过共轭运算后的非对角线元素数据 data_gl与未经共辄的非对角线元素数据 data_g0在复数乘法器 MUL0相乘后 与 A 矩阵元素 data_a 进行累减运算， 完成累减后的结果与对角线元素 data— diag进行最后一次乘后经 MUX1写到 g— mem的相应单元。 以上所述仅为本发明的优选实施例而已， 并不用于限制本发明 ,对于本 领域的技术人员来说， 本发明可以有各种更改和变化。 凡在本发明的精神和 原则之内， 所作的任何修改、 等同替换、 改进等， 均应包含在本发明的保护 范围之内。
Claims
1. 一种矩阵分解装置， 其特征在于， 包括：
A矩阵数据緩存器， 用于存放实部和虚部分别为 16比特的 A矩 阵复数数据；
G矩阵翁：据緩存器， 用于存放实部和虚部分别为 16比特的 G矩 阵非对角线元素的复数数据和 32比特的对角线元素实数数据；
控制电路单元，用于根据系统调度单元发送的矩阵维数计算 A矩 阵的大小，产生所述 A矩阵数据緩存器和所述 G矩阵数据緩存器的地 址控制信号； 以及
开方求倒计算电路单元，用于按照时序要求完成 G矩阵对角线元 素的开方求倒运算。
2. 根据权利要求 1所述的矩阵分解装置， 其特征在于， 所述 A矩阵数据 緩存器为双口的同步 RAM, 所述 A矩阵数据緩存器的一个端口用于 写入， 并且所述矩阵分解装置使用另一个端口读取数据。
3. 根据权利要求 1所述的矩阵分解装置， 其特征在于， 所述 G矩阵数据 緩存器为双口的同步 RAM,所述矩阵分解装置使用一个端口读取或写 入结果数据， 所述矩阵分解装置的其他单元通过另一个端口读取所述 矩阵分解装置的结果。
4. 根据权利要求 1所述的矩阵分解装置， 其特征在于， 所述控制电路单 元还用于产生所述计算电路单元的启动控制信号以及其他控制信号， 产生所述矩阵分解装置的结束信号。
5. 根据权利要求 4所述的矩阵分解装置， 其特征在于， 所述控制电路单 元产生的其他控制信号包括求倒启动信号、 数据输入选择信号、 数据 输出选择信号。
6. 根据权利要求 1所述的矩阵分解装置， 其特征在于， 所述开方求倒电 路采用泰勒级数展开的方法进行计算，采用 Newton-Raphson公式提高
计算精度。 根据权利要求 1所述的矩阵分解装置， 其特征在于， 进一步包括：
A矩阵数据緩存接口单元单元，根据所述控制电路单元输出的地 址控制信息， 产生所述 A矩阵数据緩存的地址、 读写控制信号， 并将 从所述 A矩阵数据緩存读出的数据送到所迷计算电路单元进行运算；
G矩阵数据緩存接口单元单元，根据所述控制电路单元输出的地 址控制信息， 产生所述 G矩阵数据緩存的地址、 读写控制信号， 并将 从所述 G矩阵数据緩存读出的非对角线元素数据、 求共轭后的非对角 线元素数据、 对角线元素数据送到所述计算电路单元进行运算。 一种矩阵分解方法， 其特征在于， 包括以下处理：
对角线元素运算步骤： 将经过共轭运算的非对角线元素数据与未 经共轭的非对角线元素数据在复数乘法器相乘后与 A矩阵元素进行累 减运算， 并将累减运算后的结果送到开方求倒单元； 以及
非对角线元素运算步骤： 将经过共轭运算后的非对角线元素与未 经共轭的非对角线元素数据在复数乘法器相乘后与 A矩阵元素进行累 减运算， 并且将累减运算后的结果与对角线元素相乘。 根据权利要求 8所述的矩阵分解方法， 其特征在于， 在进行对角线元 素运算或非对角线元素运算后， 将运算结果写入 G矩阵数据緩存的相 应单元。
Priority Applications (2)
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|---|---|---|---|
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Applications Claiming Priority (1)
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2007
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Patent Citations (2)
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|---|---|---|---|---|
| CN1783060A (zh) * | 2004-11-26 | 2006-06-07 | 北京天碁科技有限公司 | 乔列斯基分解算法装置 |
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