WO2006050709A1 - Semiconductor component with at least one semiconductor chip and covering compound, and methods for the production thereof - Google Patents

Semiconductor component with at least one semiconductor chip and covering compound, and methods for the production thereof Download PDF

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WO2006050709A1
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semiconductor chip
carbon nanotubes
upper side
chip
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Michael Bauer
Alfred Haimerl
Angela Kessler
Joachim Mahler
Wolfgang Schober
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Infineon Technologies Ag
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Definitions

  • the invention relates to a semiconductor device having at least one semiconductor chip and covering compound and method for the production thereof.
  • the covering compound on semiconductor chips of semiconductor components is mechanically closely coupled to the semiconductor surface and the electrical connections to a wiring carrier, if it is not a semiconductor component with cavity housing, in which case the semiconductor chip is completely free of any embedding cover compound.
  • the object of the invention is to improve the reliability of a semi-conductor component having at least one semiconductor chip and a covering compound, and to create possibilities for largely decoupling the top side of the semiconductor chip mechanically from the surrounding cover.
  • a semiconductor component having at least one semiconductor chip and a covering compound wherein the semiconductor chip is arranged with its rear side on a wiring carrier.
  • the wiring carrier has external contacts on its underside and connects contact surfaces of the semiconductor chip with these external contacts.
  • carbon nanotubes are arranged between the active upper side of the semiconductor chip and the covering compound, which nanotubes Carry cover mass and mechanically decouple the covering from the top of the semiconductor chip.
  • this semiconductor component does not embed the semiconductor chip, and thus does not touch the top side of the semiconductor chip. Instead, carbon nanotubes ensure that mechanical decoupling between the upper side of the semiconductor chip and the enveloping covering compound becomes possible.
  • the Halbleiterchipober- side is kept free of the covering, and it must be developed no elaborate cavity housing with appropriate and appropriate covers. Rather, after a corresponding number of carbon nanotubes are arranged on the upper side of the semiconductor chip, the covering compound can be applied to the wiring carrier and onto the semiconductor chip with simple means, whereby the covering compound, supported by the carbon nanotubes, automatically hovers over the top of the semiconductor chip while remaining in close contact with the wiring substrate.
  • the mechanical decoupling between the upper side of the semiconductor chip and the covering compound is made possible by the special properties of the carbon nanotubes.
  • Both single-walled and multi-walled carbon nanotubes can be used.
  • Single-walled carbon nanotubes have a diameter of 0.6 to 1.8 nanometers and can reach tens of microns in length. They consist mainly of an envelope of hexagonal angeordne ⁇ th carbon rings, which are united to form a cylindrical surface.
  • Multi- walled carbon nanotubes have a diameter between 2 nm and 300 niti and can be dependent ranging from their diameter lengths up to several millimeters er ⁇ . In densely packed form they develop a density of 1.33 to 1.4 g / cm 2 . Their density is thus a factor of 2 lower than the density of light metal. The tensile strength of such carbon nanotubes is also several orders of magnitude better than that of metal at about 10 11 Pa. In the case of thermal mismatches due to different coefficients of expansion between the covering compound and the semiconductor chip material in a semiconductor component, the danger of tearing under high thermal stress due to this intermediate layer is eliminated
  • Carbon nanotubes compared to conventional Kunststoffierun ⁇ gene between the semiconductor chip surface and covering low.
  • the covering compound is at a distance from the upper side of the semiconductor chip,. in which the carbon nanotubes are arranged. With this distance between covering compound and upper side of the semiconductor chip and carbon nanotubes arranged therebetween, the properties of the carbon nanotubes are optimally utilized for the mechanical decoupling of the upper side of the semiconductor chip and the covering compound provided. While the free ends of the carbon nanotubes protrude into the covering compound, the oppositely arranged ends of the carbon nanotubes are partially anchored on the top side of the semiconductor chip.
  • the anchoring of the carbon nanotubes, at least one end on the upper side of the semiconductor chip, is achieved in part by the preparation of the nanochips.
  • the anchoring of at least one end of the carbon nanotubes does not exclude that the carbon nanotubes with their free ends can arbitrarily distribute in the intermediate layer between covering compound and semiconductor chip top side, these free ends also partially becoming the top side again of the semiconductor chip and bent back into the local anchoring. It is only decisive for the function of the semiconductor component that the covering compound can not directly wet the top side of the semiconductor chip or reaches it in any way. Instead, the covering compound remains at a distance from the upper side of the semiconductor chip and floats, held and supported by free ends of the carbon nanotubes, over the upper side of the semiconductor chip.
  • the carbon nanotubes extend partially orthogonally to the upper side of the semiconductor chip. This orthogonality can be achieved in part by appropriate growth of the carbon nanotubes on the upper side of the semiconductor chip. Depending on the introduction of a structured layer formed of a catalyst material, the most varied forms of anchoring between the upper side of the semiconductor chip and the carbon nanotubes will form. Furthermore, by superposing the growth processes by means of an electrical voltage, a static charge can contribute to the fact that the carbon nanotubes develop in the preferred orthogonal growth direction to the upper side of the semiconductor chip.
  • a catalyst material for forming and anchoring carbon nanotubes is arranged on the upper side of the semiconductor chip.
  • the carbon nanotubes protrude into the material of the covering compound with the second free end, but in some cases remain wettable in the direction of the surface of the semiconductor chip.
  • the floating on the embedded second ends of the nanotubes covering compound is made of a plastic.
  • the upper sides of the semiconductor chips, unaffected by the covering mass can detect, for example by means of measurement, vibrations.
  • the risk of breakage of the connecting lines derived from the semiconductor chip to a wiring substrate is also reduced by this decoupling between the cover compound and the semiconductor chip.
  • the wiring substrate may be constructed differently depending on the requirements of the semiconductor device.
  • the wiring carrier has inner flat conductors which are electrically connected to the contact surfaces of the semiconductor chip via bonding connections and, as external contacts, outside the covering compound into outer flat conductors.
  • This embodiment of the invention has the advantage that standardized flat conductor frame structures can be used, with which several semiconductor components can be produced in parallel at the same time.
  • the wiring carrier has an insulator plate with a wiring structure.
  • This insulator plate has on its part an upper side with the semiconductor chip and a opposite bottom side with corresponding external contacts in the form of solder bumps or solder balls.
  • a BGA (ball grid array) housing is created, which has the advantage that all external contacts can be surface mounted on a higher-level circuit board. With such BGA packages, a large number of external contacts can be realized, which can be applied to such a higher-level circuit carrier by surface mounting at the same time.
  • a method for producing a semiconductor device of the type described above has the following Anlagens ⁇ steps.
  • a semiconductor wafer with semiconductor chip positions is produced for producing the semiconductor component, wherein the chip positions are arranged in rows and columns on the upper side of the semiconductor wafer.
  • a selective coating of the semiconductor wafer with a layer of a catalyst material and nuclei for carbon nanotubes takes place, leaving contact areas on the upper side of the semiconductor chip free.
  • the coated semiconductor wafer is heated to form carbon nanotubes on the upper side of the semiconductor wafer.
  • a separation of the semiconductor wafer into individual semiconductor chips with carbon nanotubes arranged on the upper side of the semiconductor chips these are applied to a wiring carrier having a plurality of semiconductor component positions.
  • This method has the advantage that the carbon nanotubes for a plurality of semiconductor chips can be formed on a semiconductor wafer.
  • this is associated with a production-related problem, namely that when the semiconductor wafer is split into individual semiconductor chips, the densely packed layer of nanotubes may be damaged. Therefore, it must be ensured that the carbon nanotubes arranged on the semiconductor chips are sufficiently protected.
  • This problem can be partially solved da ⁇ by that instead of the usual sawing technique for separating the semiconductor chips a Lasertrenn ⁇ technology is applied.
  • An alternative method avoids this production-technical problem by carrying out the following method steps one after the other.
  • a semiconductor wafer with semiconductor chip positions is produced again, wherein the semiconductor chip positions are arranged in rows and columns on the upper side of the semiconductor wafer.
  • the semiconductor wafer is separated directly into individual semiconductor chips.
  • the semiconductor chips without carbon nanotubes are then fixed on the wiring carrier in a plurality of semiconductor component positions.
  • the semiconductor chips are heated on the wiring substrate so far that carbon nanotubes form on the upper side of the semiconductor chip over the catalyst mass. This is followed by the connection of connecting surfaces of the wiring carrier with contact surfaces of the semiconductor chip and subsequently the application of a resilient covering compound to the wiring carrier, to the bond connection and to freestanding second ends of the carbon nanotubes on the upper side of the semiconductor chip. After that, the wiring carrier is then separated into individual semiconductor components.
  • external contacts can be applied to the underside of the wiring substrate, which is opposite the top side of the wiring substrate with the semiconductor chips, so that when the wiring substrate is separated into individual semiconductor components, the external contacts are already made.
  • the wiring carrier is made of a flat conductor frame, then the outer flat conductors are already realized with the leadframe and are thus punched out of the leadframe after completion of the semiconductor components in the semiconductor component positions of the wiring carrier.
  • a suspension of a polymeric plastic, a solvent and produced in an arc precursors of carbon nanotubes is prepared.
  • the preparation of precursors of carbon nanotubes with the help of an electric arc between carbon electrodes which is produced, is a technique that makes it possible to produce derar ⁇ term suspensions from the resulting dust from germs of carbon nanotubes.
  • carbon nanotubes and / or their precursors are initially produced in a heating tube by feeding a powder mixture of graphite particles, preferably carbon-fillederenes and catalyst particles, in a laser beam.
  • This method has the advantage over the production of carbon nanotubes in the arc process that targeted orders of magnitude of precursors of carbon nanotubes can be produced.
  • a further possibility for producing the suspension be ⁇ first to produce carbon nanotubes and / or their precursors in a pressure furnace by means of vapor deposition with supply of carbon monoxide and hydrogen.
  • This method has the advantage that the partial pressure of the materials involved in the vapor deposition can control the composition and type of precursors of carbon nanotubes.
  • the hydrogen attaches itself to the oxygen atoms of the carbon monoxide, while the carbon atoms become hexagonal
  • the selective coating with a suspension follows by means of pressure techniques.
  • the suspension is prepared by different methods and subsequently in a jet printing process, in which preferably a jet printer, as is known from the inkjet printers, is used in order to selectively and selectively apply the suspension to the surfaces which either represent a semiconductor chip position of a semiconductor wafer or relates to a semiconductor chip on a substrate carrier with a plurality of semiconductor component positions.
  • a further possibility of selective coating with a suspension is given by the photolithography technique, wherein surfaces of a semiconductor wafer which are not to be coated with the suspension, such as, for example, separating tracks and contact surfaces, are previously protected with a photoresist layer before the suspension is applied.
  • the selective coating is carried out with a suspension by means of laser structuring by first coating a semiconductor wafer with the suspension and then removing the suspension in the areas in which separation traces or Contact pads are located on the surface of the wafer.
  • a mixture of carbon fullerenes, inert gas, hydrogen and carbon monoxide in a heating tube, in which the semiconductor wafer and / or the semiconductor chips are positioned, guided has the advantage that the forming carbon nanotubes remain anchored directly on the upper side of the semiconductor wafer or of the semiconductor chip. In this case, it may well be that both ends of a carbon nanotube are anchored on the upper side of the semiconductor chip or the semiconductor wafer, which nevertheless ensures that a distance to a covering compound to be applied is possible with respect to the upper side of the semiconductor chip.
  • a mixture of carbon monoxide and hydrogen in a tube furnace at 500 to 800 0 C are positioned in the semiconductor wafer or semiconductor chips with applied Kata ⁇ lysatormaterial supplied , In this be ⁇ preferred temperature range can be achieved that form with the support of the catalyst material, a plurality of carbon nanotubes on the top of the semiconductor wafer or the semiconductor chip, which extends orthogonal to the top of the semiconductor wafer or the semiconductor chip.
  • connection of contact pads of the wiring carrier with contact surfaces of the semiconductor chips is preferably carried out by means of bonding techniques.
  • the contact surfaces of the semiconductor chip and the contact pads of the wiring substrate are specially prepared and usually have either an aluminum coating or a gold coating.
  • Gold plating is required when working with aluminum bonding wires, while aluminum plating is beneficial when working with gold wires, especially as the two elements are gold and aluminum form a eutectic melt at a low eutectic melting temperature and thus facilitate Kontak ⁇ animals.
  • the final application of a compliant cover to the wiring substrate while embedding the bonding connections and covering the top sides of the semiconductor chips in a predetermined distance by carbon nanotubes can be done by means of dispensing or by means of a low-pressure injection molding process.
  • the low-pressure injection molding method has the advantage that in a prefabricated form on the Bau ⁇ partial positions of the wiring substrate already -endgülti ⁇ conditions contours of the housing can be specified from a resilient covering mass, while the dispensing has the advantage that a flat application of Dispensmaterial becomes possible on the wiring substrate, so that only at Trenn ⁇ step the final contour of the semiconductor device housing is formed.
  • nanotubes to the chip top side, whose length is preferably 50 ⁇ m to 1 mm for the present invention, makes possible a complete mechanical decoupling of the semiconductor chip surface from a resilient covering compound.
  • the distance or the packing density of the nanotubes is dimensioned such that the covering compound or encasing compound can not penetrate to the chip surface. Rather, the covering compound ideally binds to the tips or second free ends of the carbon nanotubes.
  • Figure 1 shows a schematic cross section through a
  • FIG. 2 shows a perspective schematic diagram of a single-walled carbon nanotube
  • FIGS. 3 to 5 show schematic cross-sections through component components in the manufacture of a semiconductor component according to FIG. 1;
  • FIG. 3 shows a schematic cross section of a semiconductor chip after the application of nanotubes to the upper side of a semiconductor chip
  • FIG. 4 shows a schematic cross section of the semiconductor chip according to FIG. 3 after application of a bonding compound
  • FIG. 5 shows a schematic cross section through the semiconductor component according to FIG. 1.
  • FIG. 1 shows a schematic cross section through a semiconductor component 1 of an embodiment of the invention.
  • Semiconductor component 1 has a semiconductor chip 2 which has a sensor region 15 in the center of its upper side 8.
  • a structure of carbon nanotubes 9 Arranged above the sensor region 15 on a structured layer 11 of catalyst material 12 is a structure of carbon nanotubes 9, which are anchored with their first ends 10 on the upper side 8 in the structured layer 11 of catalyst material 12 and with their second ends 13 protrude into a covering compound 3, which consists of a plastic compound 14.
  • a distance a is present which is formed by the carbon nanotubes 9, which carry the covering compound 3 with their second ends 13 and the covering compound 3 mechanically from the top 8 of the semiconductor chip 2 decouple.
  • the semiconductor chip 2 has contact surfaces 6, which are connected via bonding connections 23 to contact connection surfaces 22 via the bonding wire 16.
  • the wiring carrier 5 has an insulator plate 17, which has on its upper side 19 a wiring structure 18, via which the contact pads 22 are connected to through-contacts 24 through the insulator plate 17.
  • the through contacts 24 themselves end on the underside 20 of the insulator plate 17 and go there in outer contact surfaces 25 over.
  • the outer contact surfaces 25 in turn carry on the underside 20 solder balls 21, which form the external contacts 7 of the semiconductor device 1.
  • the external contacts 7 electrically connected to the contact surfaces 6 of the semiconductor chip 2.
  • the wiring carrier 5 can also have a flat conductor frame with inner flat conductors and outer flat conductors, which are not shown in FIG.
  • the compliant covering compound 3 simultaneously forms the upper-side contour of the semiconductor component 1 and embeds both the bonding connections 23 and the edge region of the wiring substrate 5 in a plastic covering compound 3 as a housing.
  • the sensitive upper side 8 in the sensor region 15 is mechanically decoupled from the plastic covering compound 3 of the housing of the semiconductor component 1.
  • FIG. 2 shows a schematic, perspective schematic diagram of a single-walled carbon nanotube 9.
  • the single-walledness of this carbon nanotube 9 consists of a single cylindrical arrangement of carbon atoms C, which are arranged in hexagonal carbon rings 26.
  • the diameter d of a single-walled carbon nanotube 9 is between 0.6 and 1.8 nm, while the length l may be several 10 nm long.
  • Several single-walled carbon nanotubes 9 can be nested coaxially into one another and then produce a multi-walled carbon nanotube 9, which can reach up to 300 nm in diameter D and whose length can be 1 to a few millimeters. Since the carbon nanotubes 9 are free of any grain boundary, they are extremely flexible, and breakage along grain boundaries can not occur. This high flexibility is used for the semiconductor component according to the invention in order to mechanically remove the semiconductor component. chip or its active top of a semiconductor chip covering the plastic housing compound to free.
  • FIGS. 3 to 5 show schematic cross sections through component components during the production of a semiconductor component 1 according to FIG. 1.
  • FIG. 3 shows a schematic cross section of a semiconductor chip 2 after application of carbon nanotubes 9 to the top side 8 of the semiconductor chip 2 in a sensor region 15 in the center of the top side 8 of the semiconductor chip 2.
  • a structured layer 11 of a catalyst material is provided applied to the sensor area 15.
  • the carbon nanotubes 9 shown here only symbolically orthogonal to the upper side 8 of the semiconductor chip 2 are grown.
  • these carbon nanotubes 9 are only partially aligned orthogonal to the top 8. A high proportion will be distributed longitudinally and transversely across the upper side 8 of the semiconductor chip 2. Finally, a third portion of the carbon nanotubes 9 is bent in such a way that it also touches the upper side 8 of the semiconductor chip 2 with its second end 13.
  • the layer of carbon nanotubes 9 is so dense that it is a layer of a can wear compliant Abdecknaasse when applying the covering compound and after cooling the covering compound.
  • FIG. 4 shows a schematic cross section of the semiconductor chip 2 according to FIG. 3 after fixing its rear side 4 on a wiring carrier 5 and after applying a bonding compound 23.
  • contact surfaces 6 are arranged which lektrisch with the sensor area 15 are in communication. These contact surfaces 6 are electrically connected to contact connection surfaces 22, which in turn are arranged in the edge regions 28 of the wiring carrier 5.
  • the wiring carrier 5 has an insulator plate 17, which carries a wiring structure 18 on its upper side 19 and has external contact surfaces 25 on its lower side 20. In this case, these outer contact surfaces 25 on the underside 20 of the insulator plate 17 are evenly distributed over the entire areal extent of the wiring substrate 5 as in BGA housings (ball grid array housings). Thus, it is possible to provide a surface-mountable semiconductor device.
  • FIG. 5 shows a schematic cross section through the semiconductor device 1 according to FIG. 1, wherein this semiconductor device 1 is formed by applying a covering compound 3 to the structure of FIG. 4, which at the same time forms the bond connections 23 and the edge regions of the semiconductor device Semiconductor chips 2 and the edge portions of the wiring substrate 5 wrapped.
  • this semiconductor device 1 is formed by applying a covering compound 3 to the structure of FIG. 4, which at the same time forms the bond connections 23 and the edge regions of the semiconductor device Semiconductor chips 2 and the edge portions of the wiring substrate 5 wrapped.

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Abstract

The invention relates to a semiconductor component (1) with at least one semiconductor chip (2) and coverings as well as to methods for the production thereof. The semiconductor component (1) comprises at least one semiconductor chip (2) and a covering compound (3). The semiconductor chip (2) of the semiconductor component (1) is placed with its back side (4) onto a wiring support (5). The wiring support (5) connects contact surfaces (6) of the semiconductor chip (2) to outer contacts (7) of the semiconductor component (1). Carbon nanotubes (9), which support the covering compound (3), are placed between an active upper side (8) of the semiconductor chip (2) and the covering compound (3). The carbon nanotubes (9) mechanically decouple the covering compound (3) from the upper side (8) of the semiconductor chip (2).

Description

Beschreibungdescription
Halbleiterbauteil mit mindestens einem Halbleiterchip und Ab- deckmasse und Verfahren zur Herstellung desselbenSemiconductor component with at least one semiconductor chip and cover compound and method for producing the same
Die Erfindung betrifft ein Halbleiterbauteil mit mindestens einem Halbleiterchip und Abdeckmasse sowie Verfahren zur Her¬ stellung desselben.The invention relates to a semiconductor device having at least one semiconductor chip and covering compound and method for the production thereof.
Die Abdeckmasse auf Halbleiterchips von Halbleiterbauteilen ist mechanisch mit der Halbleiteroberfläche und den elektri¬ schen Verbindungen zu einem Verdrahtungsträger eng gekoppelt, wenn es sich nicht um eine Halbleiterbauteil mit Hohlraumge¬ häuse handelt, bei dem der Halbleiterchip völlig frei von je- der einbettenden Abdeckmasse ist.The covering compound on semiconductor chips of semiconductor components is mechanically closely coupled to the semiconductor surface and the electrical connections to a wiring carrier, if it is not a semiconductor component with cavity housing, in which case the semiconductor chip is completely free of any embedding cover compound.
Bei mikroelektromechanischen Modulen mit Sensor und Gehäuse, wie sie in der Patentanmeldung DE 103 30 739 beschrieben wer¬ den, sind die sensitiven Halbleiterchips zur mechanischen Entkoppelung mit einem niedermoduligen Material, das gummi¬ elastische Eigenschaften aufweist, bedeckt. Dabei handelt es sich meistens um Vergussmassen auf Silikonbasis. Derartige Materialien haben jedoch den Nachteil eines sehr hohen Aus¬ dehnungskoeffizienten im Verhältnis zum Ausdehnungskoeffi- zienten des Halbleiterchips. Dadurch wird die thermischeIn microelectromechanical modules with sensor and housing, as described in patent application DE 103 30 739, the sensitive semiconductor chips for mechanical decoupling are covered with a low-modulus material having rubber-elastic properties. These are usually silicone-based potting compounds. However, such materials have the disadvantage of a very high expansion coefficient in relation to the coefficient of expansion of the semiconductor chip. This will cause the thermal
Fehlanpassung auf die Grenzfläche zwischen gummielastischer Abdeckmasse, wie einem "Globe Top" und Kunststoffgehäuse aus einer stabilen Kunststoffmasse oder Umhüllmasse, verlagert. Von der Grenzfläche zwischen gummielastischem "Globe Top" und Umhüllmasse kommt es somit vermehrt zu Delaminationen und so¬ mit zu Zuverlässigkeitsrisiken bei Halbleiterbauteilen mit einem Halbleiterchip und mit entsprechend thermisch fehlange- passten Abdeckungen, insbesondere bei wechselnden Betriebs- temperaturen, wie sie im "burn-in" Test zwischen bspw. -55° Celsius und +150° Celsius auftreten.Mismatch on the interface between rubber-elastic covering compound, such as a "Globe Top" and plastic housing of a stable plastic mass or Umhüllmasse relocated. From the interface between rubber-elastic "Globe Top" and Umhüllmasse thus it comes increasingly to delamination and so¬ with reliability risks in semiconductor devices with a semiconductor chip and with correspondingly thermally mismatched covers, especially with changing operating Temperatures, as they occur in the "burn-in" test between, for example. -55 ° Celsius and + 150 ° Celsius.
Auch kommt es am Übergang zwischen gummielastischer Abdeckung bspw. aus Silikon und Umhüllmasse aus einer Kunststoffgehäu¬ semasse vermehrt zu Drahtabrissen bei diesen Temperaturzyklen aufgrund der deutlich unterschiedlichen Ausdehnungskoeffi¬ zienten. Somit besteht ein Bedarf, die Oberfläche des Halb¬ leiterchips in einem Halbleiterbauteil mechanisch weitestge- hend von dem Gehäuseaufbau, und damit von einer Abdeckung zu entkoppeln. Das Aufbringen einer gurnmielastischen Abdeckung, welche den Halbleiterchip einbettet, verursacht die oben auf¬ geführten Gefahren und Risiken für die Zuverlässigkeit derar¬ tiger Halbleiterbauteile.Also, it comes at the transition between rubber-elastic cover, for example. Made of silicone and Umhüllmasse from a Kunststoffgehäu¬ semasse increasingly wire breaks in these temperature cycles due to the significantly different coefficients of expansion. Thus, there is a need to mechanically decouple the surface of the semiconductor chip in a semiconductor component from the package structure, and thus from a cover. The application of a rubber-elastic cover, which embeds the semiconductor chip, causes the above-mentioned risks and risks for the reliability of such semiconductor components.
Aufgabe der Erfindung ist es, die Zuverlässigkeit eines Halb¬ leiterbauteils mit mindestens einem Halbleiterchip und einer Abdeckmasse zu verbessern, und Möglichkeiten zu schaffen, die Oberseite des Halbleiterchips von der umgebenden Abdeckung weitestgehend mechanisch zu entkoppeln.The object of the invention is to improve the reliability of a semi-conductor component having at least one semiconductor chip and a covering compound, and to create possibilities for largely decoupling the top side of the semiconductor chip mechanically from the surrounding cover.
Diese Aufgabe wird mit dem Gegenstand der anliegenden, unab¬ hängigen Ansprüche gelöst. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.This object is achieved with the subject matter of the attached, independent claims. Advantageous developments of the invention will become apparent from the dependent claims.
Erfindungsgemäß wird Halbleiterbauteil mit mindestens einem Halbleiterchip und einer Abdeckmasse geschaffen, wobei der Halbleiterchip mit seiner Rückseite auf einem Verdrahtungs¬ träger angeordnet ist. Der Verdrahtungsträger weist auf sei- ner Unterseite Außenkontakte auf und verbindet Kontaktflächen des Halbleiterchips mit diesen Außenkontakten. Dabei sind zwischen der aktiven Oberseite des Halbleiterchips und der Abdeckmasse Kohlenstoff-Nanoröhren angeordnet, welche die Ab- deckmasse tragen und die Abdeckmasse von der Oberseite des Halbleiterchips mechanisch entkoppeln.According to the invention, a semiconductor component having at least one semiconductor chip and a covering compound is provided, wherein the semiconductor chip is arranged with its rear side on a wiring carrier. The wiring carrier has external contacts on its underside and connects contact surfaces of the semiconductor chip with these external contacts. In this case, carbon nanotubes are arranged between the active upper side of the semiconductor chip and the covering compound, which nanotubes Carry cover mass and mechanically decouple the covering from the top of the semiconductor chip.
Ein Vorteil dieses Halbleiterbauteils ist es, dass die Ab- deckmasse nicht den Halbleiterchip einbettet, und somit die Oberseite des Halbleiterchips nicht berührt. Vielmehr sorgen Kohlenstoff-Nanoröhren dafür, dass eine mechanische Entkoppe¬ lung zwischen Oberseite des Halbleiterchips und umhüllende Abdeckmasse möglich wird. Damit wird die Halbleiterchipober- seite von der Abdeckmasse freigehalten, und es müssen keine aufwendigen Hohlraumgehäuse mit entsprechenden und passenden Abdeckungen entwickelt werden. Vielmehr kann die Abdeckmasse, nachdem entsprechend viele Kohlenstoff-Nanoröhren auf der O- berseite des Halbleiterchips angeordnet sind, auf den Ver- drahtungsträger und auf den Halbleiterchip mit einfachen Mit¬ teln aufgebracht werden, wobei automatisch die Abdeckmasse, getragen von den Kohlenstoff-Nanoröhren, über der Oberseite des Halbleiterchips schwebt, während sie in engem Kontakt mit dem Verdrahtungsträger verbleibt.An advantage of this semiconductor component is that the cover compound does not embed the semiconductor chip, and thus does not touch the top side of the semiconductor chip. Instead, carbon nanotubes ensure that mechanical decoupling between the upper side of the semiconductor chip and the enveloping covering compound becomes possible. Thus, the Halbleiterchipober- side is kept free of the covering, and it must be developed no elaborate cavity housing with appropriate and appropriate covers. Rather, after a corresponding number of carbon nanotubes are arranged on the upper side of the semiconductor chip, the covering compound can be applied to the wiring carrier and onto the semiconductor chip with simple means, whereby the covering compound, supported by the carbon nanotubes, automatically hovers over the top of the semiconductor chip while remaining in close contact with the wiring substrate.
Die mechanische Entkoppelung zwischen Oberseite des Halblei¬ terchips und Abdeckmasse wird durch die besonderen Eigen¬ schaften der Kohlenstoff-Nanoröhren ermöglicht. Dabei können sowohl einwandige als auch mehrwandige Kohlenstoff-Nanoröhren zum Einsatz kommen. Einwandige Kohlenstoff-Nanoröhren weisen einen Durchmesser von 0,6 bis 1,8 Nanometer auf und können eine Länge von mehreren zehn Mikrometern erreichen. Sie be¬ stehen hauptsächlich aus einer Hülle von hexagonal angeordne¬ ten Kohlenstoffringen, die zu einer zylindrischen Oberfläche vereinigt sind.The mechanical decoupling between the upper side of the semiconductor chip and the covering compound is made possible by the special properties of the carbon nanotubes. Both single-walled and multi-walled carbon nanotubes can be used. Single-walled carbon nanotubes have a diameter of 0.6 to 1.8 nanometers and can reach tens of microns in length. They consist mainly of an envelope of hexagonal angeordne¬ th carbon rings, which are united to form a cylindrical surface.
Mehrwandige Kohlenstoff-Nanoröhren weisen dem gegenüber einen Durchmesser zwischen 2 nm und 300 niti auf und können abhängig von ihrem Durchmesser Längen bis zu mehreren Millimetern er¬ reichen. In dicht gepackter Form entwickeln sie eine Dichte von 1,33 bis 1,4 g/cm2. Ihre Dichte liegt damit um den Faktor 2 niedriger als die Dichte von Leichtmetall. Auch die Zugfes- tigkeit derartiger Kohlenstoff-Nanoröhren ist mit ca. 1011 Pa um mehrere Größenordnungen besser als bei Metall. Bei thermi¬ schen Fehlanpassungen durch unterschiedliche Ausdehnungskoef¬ fizienten zwischen Abdeckmasse und Halbleiterchipmaterial in einem Halbleierbauteil ist die Gefahr von Abrissen bei hoher thermischer Belastung aufgrund dieser Zwischenschicht ausMulti- walled carbon nanotubes, on the other hand, have a diameter between 2 nm and 300 niti and can be dependent ranging from their diameter lengths up to several millimeters er¬. In densely packed form they develop a density of 1.33 to 1.4 g / cm 2 . Their density is thus a factor of 2 lower than the density of light metal. The tensile strength of such carbon nanotubes is also several orders of magnitude better than that of metal at about 10 11 Pa. In the case of thermal mismatches due to different coefficients of expansion between the covering compound and the semiconductor chip material in a semiconductor component, the danger of tearing under high thermal stress due to this intermediate layer is eliminated
Kohlenstoff-Nanoröhren gegenüber herkömmlichen Kontaktierun¬ gen zwischen Halbleiterchipoberfläche und Abdeckmasse gering.Carbon nanotubes compared to conventional Kontaktierun¬ gene between the semiconductor chip surface and covering low.
Da Kohlenstoff-Nanoröhren auf ihrer Länge von 10 Nanometern bis einigen Millimetern keine Korngrenzen aufweisen, wie Koh¬ lenstofffasern, Metalle oder kristalline Kunststoffmassen, ist ihre Verformbarkeit und Elastizität deutlich höher, so- dass ein Abbrechen oder eine Bildung von Mikrorissen an Korn¬ grenzen, wie sie bei anderen Materialien auftreten, nicht möglich ist. Die hohe Nachgiebigkeit der Nanoröhren, ohne selber beschädigt zu werden oder abzureißen, bringt somit den Vorteil für das erfindungsgemäße Halbleiterbauteil, dass eine nahezu vollständige Entkoppelung zwischen der Oberseite des Halbleiterchips und der Abdeckmasse erreicht werden kann, oh- ne dass es erforderlich wird, komplexe Hohlraumgehäuse zu entwickeln und zu konstruieren, um eine gleichwertige hohe Entkoppelung zwischen Oberseite des Halbleiterchips und Ab¬ deckmasse zu erreichen.Since carbon nanotubes do not have any grain boundaries over their length of 10 nanometers to a few millimeters, such as carbon fibers, metals or crystalline plastic masses, their deformability and elasticity are significantly higher, so that a break-off or formation of microcracks at grain boundaries, as they occur with other materials is not possible. The high flexibility of the nanotubes, without being damaged or torn off, thus brings the advantage for the semiconductor device according to the invention that an almost complete decoupling between the upper side of the semiconductor chip and the covering compound can be achieved without the need for complex cavity housings To develop and design to achieve an equivalent high decoupling between the top of the semiconductor chip and Ab¬ cover mass.
Darüber hinaus weisen Kohlenstoff-Nanoröhren mit 6000 W/mK eine Wärmeleitfähigkeit auf, die nahezu doppelt so hoch ist, wie die von hochwärmeleitfähigem Diamant. Diese hohe Wärme¬ leitfähigkeit der Kohlenstoff-Nanoröhren sorgt dafür, dass trotz des Abstandes zur Abdeckmasse eine intensive Ableitung der Verlustwärme der Halbleiterchipoberfläche an die Umgebung möglich wird. Durch die Mehrwandigkeit der Kohlenstoff-Nano- röhren lässt sich nicht nur die Länge der Kohlenstoff- Nanoröhren variieren, sondern auch die Bruchfestigkeit erhö¬ hen. Deshalb ist für das erfindungsgemäße Halbleiterbauteil der Einsatz von mehrwandigen Kohlenstoff-Nanoröhren vorteil¬ haft und bevorzugt.In addition, 6,000 W / mK carbon nanotubes have a thermal conductivity nearly twice that of highly thermally conductive diamond. This high thermal conductivity of the carbon nanotubes ensures that despite the distance to the covering compound an intensive dissipation of the heat loss of the semiconductor chip surface to the environment is possible. The multi-walledness of the carbon nanotubes not only allows the length of the carbon nanotubes to vary, but also increases the breaking strength. For this reason, the use of multi-walled carbon nanotubes is advantageous and preferred for the semiconductor component according to the invention.
In einer bevorzugten Ausführungsform der Erfindung weist die Abdeckmasse einen Abstand von der Oberseite des Halbleiter¬ chips auf, . in welchem die Kohlenstoff-Nanoröhren angeordnet sind. Mit diesem Abstand zwischen Abdeckmasse und Oberseite des Halbleiterchips und dazwischen angeordneten Kohlenstoff- Nanoröhren werden die Eigenschaften der Kohlenstoff-Nanoröh¬ ren zur mechanischen Entkoppelung der Oberseite des Halblei¬ terchips und der vorgesehenen Abdeckmasse optimal genutzt. Während die freien Enden der Kohlenstoff-Nanoröhren in die Abdeckmasse hineinragen, sind die entgegengesetzt angeordne- ten Enden der Kohlenstoff-Nanoröhren auf der Oberseite des Halbleiterchips teilweise verankert.In a preferred embodiment of the invention, the covering compound is at a distance from the upper side of the semiconductor chip,. in which the carbon nanotubes are arranged. With this distance between covering compound and upper side of the semiconductor chip and carbon nanotubes arranged therebetween, the properties of the carbon nanotubes are optimally utilized for the mechanical decoupling of the upper side of the semiconductor chip and the covering compound provided. While the free ends of the carbon nanotubes protrude into the covering compound, the oppositely arranged ends of the carbon nanotubes are partially anchored on the top side of the semiconductor chip.
Durch den großen Unterschied im Ausdehnungskoeffizienten der Abdeckmasse zu dem Silizium verschiebt sich die Abdeckmasse gegenüber der Oberseite des Halbleiterchips, jedoch können die Kohlenstoff-Nanoröhren dieser thermischen Fehlanpassung folgen, ohne die Oberseite des Halbleiterchips mechanisch zu belasten. Damit ergibt sich eine gegenüber bisherigen Lösun¬ gen verbesserte Entkoppelung zwischen der Oberseite des HaIb- leiterchips und der entsprechend vorgesehenen nachgiebigenDue to the large difference in the expansion coefficient of the covering compound to the silicon, the covering compound shifts with respect to the top side of the semiconductor chip, however, the carbon nanotubes can follow this thermal mismatch without mechanically loading the top side of the semiconductor chip. This results in an improved decoupling between the upper side of the semiconductor chip and the correspondingly provided resilient one compared to previous solutions
Abdeckmasse. Die Verankerung der Kohlenstoff-Nanoröhren, min¬ destens mit einem Ende auf der Oberseite des Halbleiterchips, wird teilweise durch die Präparation der Nanochips erreicht. Das Ankern von mindestens einem Ende der Kohlenstoff-Nano- röhren schließt nicht aus, dass sich die Kohlenstoff- Nanoröhren mit ihren freien Enden beliebig in der Zwischen¬ schicht zwischen Abdeckmasse und Halbleiterchipoberseite ver- teilen können, wobei diese freien Enden auch teilweise wieder zur Oberseite des Halbleiterchips und in die dortige Veranke¬ rung zurückgebogen sind. Entscheidend für die Funktion des Halbleiterbauteils ist es lediglich, dass die Abdeckmasse nicht unmittelbar die Oberseite des Halbleiterchips benetzen kann oder sie in irgendeiner Weise erreicht. Vielmehr bleibt die Abdeckmasse beabstandet zu der Oberseite des Halbleiter¬ chips und schwebt, gehalten und getragen von freien Enden der Kohlenstoff-Nanoröhren, über der Oberseite des Halbleiter¬ chips.Covering compound. The anchoring of the carbon nanotubes, at least one end on the upper side of the semiconductor chip, is achieved in part by the preparation of the nanochips. The anchoring of at least one end of the carbon nanotubes does not exclude that the carbon nanotubes with their free ends can arbitrarily distribute in the intermediate layer between covering compound and semiconductor chip top side, these free ends also partially becoming the top side again of the semiconductor chip and bent back into the local anchoring. It is only decisive for the function of the semiconductor component that the covering compound can not directly wet the top side of the semiconductor chip or reaches it in any way. Instead, the covering compound remains at a distance from the upper side of the semiconductor chip and floats, held and supported by free ends of the carbon nanotubes, over the upper side of the semiconductor chip.
In einer weiteren bevorzugten Ausführungsform der Erfindung erstrecken sich die Kohlenstoff-Nanoröhren teilweise orthogo¬ nal zu der Oberseite des Halbleiterchips. Diese Orthogonali- tät kann teilweise durch entsprechende Züchtung der Kohlen- stoff-Nanoröhren auf der Oberseite des Halbleiterchips er¬ reicht werden. Je nach Einbringen einer strukturierten, aus einem Katalysatormaterial gebildeten Schicht, werden sich die unterschiedlichsten Verankerungsformen zwischen Oberseite des Halbleiterchips und den Kohlenstoff-Nanoröhren ausbilden. Ferner kann durch Überlagerung der Wachstumsprozesse mithilfe einer elektrischen Spannung eine statische Aufladung dazu beitragen, dass sich die Kohlenstoff-Nanoröhren in der bevor¬ zugten orthogonalen Wachstumsrichtung zur Oberseite des Halb¬ leiterchips entwickeln. Dazu ist in einer bevorzugten Ausfüh- rungsform der Erfindung ein Katalysatormaterial zum Bilden und Verankern von Kohlenstoff-Nanoröhren auf der Oberseite des Halbleiterchips angeordnet. Mit dem zweiten freien Ende ragen die Kohlenstoff-Nanoröhren wie bereits erwähnt in das Material der Abdeckmasse hinein, bleiben aber teilweise benetzungsfrei in Richtung auf die O- berflache des Halbleiterchips. Die auf den eingebetteten zweiten Enden der Nanoröhren schwebende Abdeckmasse ist aus einem Kunststoff hergestellt. Bei derartigen Sensorchips ist es von Vorteil, wenn eine zuverlässige mechanische Entkoppe¬ lung zwischen Abdeckung und Oberseite des Halbleiterchips in Form der Kohlenstoff-Nanoröhren besteht. Somit können gerade bei mikromechanischen Modulen die Oberseiten der Halbleiter¬ chips unbeeinflusst von der Abdeckmasse messtechnisch bspw. Vibrationen, erfassen. Auch die Bruchgefahr der von dem Halb¬ leiterchip abgeleiteten Verbindungsleitungen zu einem Ver¬ drahtungssubstrat wird durch diese Entkoppelung zwischen Ab- deckmasse und Halbleiterchip vermindert. Der Verdrahtungsträ¬ ger kann unterschiedlich aufgebaut sein, je nach Anforderung an das Halbleiterbauteil.In a further preferred embodiment of the invention, the carbon nanotubes extend partially orthogonally to the upper side of the semiconductor chip. This orthogonality can be achieved in part by appropriate growth of the carbon nanotubes on the upper side of the semiconductor chip. Depending on the introduction of a structured layer formed of a catalyst material, the most varied forms of anchoring between the upper side of the semiconductor chip and the carbon nanotubes will form. Furthermore, by superposing the growth processes by means of an electrical voltage, a static charge can contribute to the fact that the carbon nanotubes develop in the preferred orthogonal growth direction to the upper side of the semiconductor chip. For this purpose, in a preferred embodiment of the invention, a catalyst material for forming and anchoring carbon nanotubes is arranged on the upper side of the semiconductor chip. As already mentioned, the carbon nanotubes protrude into the material of the covering compound with the second free end, but in some cases remain wettable in the direction of the surface of the semiconductor chip. The floating on the embedded second ends of the nanotubes covering compound is made of a plastic. In the case of such sensor chips, it is advantageous if there is a reliable mechanical decoupling between the cover and top side of the semiconductor chip in the form of the carbon nanotubes. Thus, precisely with micromechanical modules, the upper sides of the semiconductor chips, unaffected by the covering mass, can detect, for example by means of measurement, vibrations. The risk of breakage of the connecting lines derived from the semiconductor chip to a wiring substrate is also reduced by this decoupling between the cover compound and the semiconductor chip. The wiring substrate may be constructed differently depending on the requirements of the semiconductor device.
In einer bevorzugten Ausführungsform der Erfindung weist der Verdrahtungsträger Innenflachleiter auf, die über Bondverbin¬ dungen mit den Kontaktflächen des Halbleiterchips elektrisch in Verbindung stehen und außerhalb der Abdeckmasse in Außen- flachleiter als Außenkontakte übergehen. Diese Ausführungs¬ form der Erfindung hat den Vorteil, dass auf standardisierte Flachleiterrahmenstrukturen zurückgegangen werden kann, mit denen gleichzeitig mehrere Halbleiterbauteile parallel herge¬ stellt werden können.In a preferred embodiment of the invention, the wiring carrier has inner flat conductors which are electrically connected to the contact surfaces of the semiconductor chip via bonding connections and, as external contacts, outside the covering compound into outer flat conductors. This embodiment of the invention has the advantage that standardized flat conductor frame structures can be used, with which several semiconductor components can be produced in parallel at the same time.
In einer weiteren bevorzugten Ausführungsform der Erfindung weist der Verdrahtungsträger eine Isolatorplatte mit einer Verdrahtungsstruktur auf. Diese Isolatorplatte weist ihrer¬ seits eine Oberseite mit dem Halbleiterchip auf und eine ge¬ genüberliegende Unterseite mit entsprechenden Außenkontakten in Form von Lothöckern oder Lotbällen auf. Bei dieser Art von Verdrahtungsträger entsteht ein BGA-Gehäuse (ball grid array- Gehäuse) , das den Vorteil hat, dass sämtliche Außenkontakte flächenmontierbar auf einer übergeordneten Schaltungsplatine sind. Mit derartigen BGA-Gehäusen lassen sich eine Vielzahl von Außenkontakten realisieren, die gleichzeitig auf einen derartigen übergeordneten Schaltungsträger durch Oberflächen¬ montage aufbringbar sind.In a further preferred embodiment of the invention, the wiring carrier has an insulator plate with a wiring structure. This insulator plate has on its part an upper side with the semiconductor chip and a opposite bottom side with corresponding external contacts in the form of solder bumps or solder balls. With this type of wiring carrier, a BGA (ball grid array) housing is created, which has the advantage that all external contacts can be surface mounted on a higher-level circuit board. With such BGA packages, a large number of external contacts can be realized, which can be applied to such a higher-level circuit carrier by surface mounting at the same time.
Ein Verfahren zur Herstellung eines Halbleiterbauteils der oben beschriebenen Art weist die nachfolgenden Verfahrens¬ schritte auf. Zunächst wird zur Herstellung des Halbleiter¬ bauteils ein Halbleiterwafer mit Halbleiterchippositionen hergestellt, wobei die Chippositionen in Zeilen und Spalten auf der Oberseite des Halbleiterwafers angeordnet sind. An¬ schließend erfolgt ein selektives Beschichten des Halbleiter- wafers mit einer Schicht aus einem Katalysatormaterial und Keimen für Kohlenstoff-Nanoröhren unter Freilassen von Kon¬ taktflächen auf der Oberseite des Halbleiterchips. Anschlie- ßend wird der beschichtete Halbleiterwafer unter Ausbildung von Kohlenstoff-Nanoröhren auf der Oberseite des Halbleiter¬ wafers erwärmt. Nach einem Auftrennen des Halbleiterwafers in einzelne Halbleiterchips mit auf der Oberseite der Halblei¬ terchips angeordneten Kohlenstoff-Nanoröhren werden diese auf einen Verdrahtungsträger mit mehreren Halbleiterbauteilposi¬ tionen aufgebracht.A method for producing a semiconductor device of the type described above has the following Verfahrens¬ steps. First of all, a semiconductor wafer with semiconductor chip positions is produced for producing the semiconductor component, wherein the chip positions are arranged in rows and columns on the upper side of the semiconductor wafer. Subsequently, a selective coating of the semiconductor wafer with a layer of a catalyst material and nuclei for carbon nanotubes takes place, leaving contact areas on the upper side of the semiconductor chip free. Subsequently, the coated semiconductor wafer is heated to form carbon nanotubes on the upper side of the semiconductor wafer. After a separation of the semiconductor wafer into individual semiconductor chips with carbon nanotubes arranged on the upper side of the semiconductor chips, these are applied to a wiring carrier having a plurality of semiconductor component positions.
Anschließend werden Bondverbindungen zwischen Kontaktan¬ schlussflächen des Verdrahtungsträgers und Kontaktflächen der Halbleiterchips hergestellt. Danach wird eine Abdeckmasse auf den Verdrahtungsträger, auf die Bondverbindungen und auf freistehende zweite Enden der Kohlenstoff-Nanoröhren auf der Oberseite des Halbleiterchips aufgebracht. Dabei dringt die Abdeckmasse nicht bis zur aktiven Oberseite des Halbleiter¬ chips durch. Es bildet sich vielmehr ein Abstand zwischen der Abdeckmasse und der Oberseite des Halbleiterchips aus, der von Kohlenstoff-Nanoröhren gebildet wird. Abschließend wird der Verdrahtungsträger in einzelne Halbleiterbauelemente auf¬ getrennt.Subsequently, bonding connections between Kontaktan¬ are closed surfaces of the wiring substrate and contact surfaces of the semiconductor chips produced. Thereafter, a covering compound is applied to the wiring substrate, to the bonding connections and to free-standing second ends of the carbon nanotubes on the upper side of the semiconductor chip. This penetrates the Covering compound not through to the active top of the semiconductor chip. Instead, a distance is formed between the covering compound and the upper side of the semiconductor chip, which is formed by carbon nanotubes. Finally, the wiring carrier is separated into individual semiconductor components auf¬.
Dieses Verfahren hat den Vorteil, dass die Kohlenstoff- Nanoröhren für eine Vielzahl von Halbleiterchips auf einem Halbleiterwafer gebildet werden können. Dies ist jedoch mit einem fertigungstechnischen Problem verbunden, dass nämlich beim Auftrennen des Halbleiterwafers in einzelne Halbleiter¬ chips die dicht gepackte Schicht von Nanoröhren eventuell be¬ schädigt wird. Deshalb muss sichergestellt werden, dass die auf den Halbleiterchips angeordneten Kohlenstoff-Nanoröhren ausreichend geschützt sind. Dieses Problem kann teilweise da¬ durch gelöst werden, dass anstelle der bisher üblichen Säge¬ technik zum Auftrennen der Halbleiterchips eine Lasertrenn¬ technik angewandt wird.This method has the advantage that the carbon nanotubes for a plurality of semiconductor chips can be formed on a semiconductor wafer. However, this is associated with a production-related problem, namely that when the semiconductor wafer is split into individual semiconductor chips, the densely packed layer of nanotubes may be damaged. Therefore, it must be ensured that the carbon nanotubes arranged on the semiconductor chips are sufficiently protected. This problem can be partially solved da¬ by that instead of the usual sawing technique for separating the semiconductor chips a Lasertrenn¬ technology is applied.
Ein alternatives Verfahren vermeidet dieses fertigungstechni¬ sche Problem, indem die folgenden Verfahrensschritte nachein¬ ander durchgeführt werden. Zunächst wird wieder ein Halblei¬ terwafer mit Halbleiterchippositionen hergestellt, wobei die Halbleiterchippositionen in Zeilen und Spalten auf der Ober¬ seite des Halbleiterwafers angeordnet sind. Anschließend wird der Halbleiterwafer unmittelbar in einzelne Halbleiterchips aufgetrennt. Dann werden die Halbleiterchips ohne Kohlen¬ stoff-Nanoröhren auf dem Verdrahtungsträger in mehreren HaIb- leiterbauteilpositionen fixiert. Anschließend erfolgt erst ein selektives Beschichten der Halbleiterchips auf dem Ver¬ drahtungsträger mit einer Schicht aus Katalysatormaterial und Keimen für Kohlenstoff-Nanoröhren unter Freilassen von Kon¬ taktflächen der Halbleiterchips.An alternative method avoids this production-technical problem by carrying out the following method steps one after the other. First, a semiconductor wafer with semiconductor chip positions is produced again, wherein the semiconductor chip positions are arranged in rows and columns on the upper side of the semiconductor wafer. Subsequently, the semiconductor wafer is separated directly into individual semiconductor chips. The semiconductor chips without carbon nanotubes are then fixed on the wiring carrier in a plurality of semiconductor component positions. Subsequently, only a selective coating of the semiconductor chips on the wiring carrier Ver¬ with a layer of catalyst material and Germination for carbon nanotubes, leaving contact surfaces of the semiconductor chips free.
Danach werden die Halbleiterchips auf dem Verdrahtungsträger soweit erwärmt, dass sich Kohlenstoff-Nanoröhren auf der O- berseite des Halbleiterchips über der Katalysatormasse aus¬ bilden. Nun folgt das Verbinden von Anschlussflächen des Ver¬ drahtungsträgers mit Kontaktflächen des Halbleiterchips und anschließend das Aufbringen einer nachgiebigen Abdeckmasse auf den Verdrahtungsträger, auf die Bondverbindung und auf freistehende zweite Enden der Kohlenstoff-Nanoröhren auf der Oberseite des Halbleiterchips. Danach wird dann der Verdrah¬ tungsträger in einzelne Halbleiterbauteile aufgetrennt.Thereafter, the semiconductor chips are heated on the wiring substrate so far that carbon nanotubes form on the upper side of the semiconductor chip over the catalyst mass. This is followed by the connection of connecting surfaces of the wiring carrier with contact surfaces of the semiconductor chip and subsequently the application of a resilient covering compound to the wiring carrier, to the bond connection and to freestanding second ends of the carbon nanotubes on the upper side of the semiconductor chip. After that, the wiring carrier is then separated into individual semiconductor components.
In einer bevorzugten weiteren Ausführungsform des Verfahrens können auf die Unterseite des Verdrahtungsträgers, die der Oberseite des Verdrahtungsträgers mit den Halbleiterchips ge¬ genüberliegt, Außenkontakte aufgebracht werden, sodass beim Auftrennen des Verdrahtungsträgers in einzelne Halbleiterbau- teile bereits auch die Außenkontakte hergestellt sind. Be¬ steht jedoch der Verdrahtungsträger aus einem Flachleiterrah¬ men, so sind mit dem Flachleiterrahmen bereits die Außen- flachleiter realisiert und werden damit nach Fertigstellung der Halbleiterbauteile in den Halbleiterbauteilpositiσnen des Verdrahtungsträgers aus dem Flachleiterrahmen ausgestanzt.In a preferred further embodiment of the method, external contacts can be applied to the underside of the wiring substrate, which is opposite the top side of the wiring substrate with the semiconductor chips, so that when the wiring substrate is separated into individual semiconductor components, the external contacts are already made. However, if the wiring carrier is made of a flat conductor frame, then the outer flat conductors are already realized with the leadframe and are thus punched out of the leadframe after completion of the semiconductor components in the semiconductor component positions of the wiring carrier.
Weiterhin ist es vorgesehen, dass zum Beschichten des Halb- leiterwafers, bzw. der Halbleiterchips mit einer Schicht aus Katalysatormaterial, eine Suspension aus einem polymeren Kunststoff, einem Lösungsmittel und mit in einem Lichtbogen erzeugten Vorstufen von Kohlenstoff-Nanoröhren, hergestellt wird. Das Herstellen von Vorstufen von Kohlenstoff-Nanoröhren mithilfe eines Lichtbogens, der zwischen Kohlenstoffelektro- den erzeugt wird, ist eine Technik, die es ermöglicht, derar¬ tige Suspensionen aus dem dabei entstehenden Staub aus Keimen von Kohlenstoff-Nanoröhren herzustellen.Furthermore, it is provided that for coating the semiconductor wafer, or the semiconductor chips with a layer of catalyst material, a suspension of a polymeric plastic, a solvent and produced in an arc precursors of carbon nanotubes, is prepared. The preparation of precursors of carbon nanotubes with the help of an electric arc between carbon electrodes which is produced, is a technique that makes it possible to produce derar¬ term suspensions from the resulting dust from germs of carbon nanotubes.
In einem anderen bevorzugten Durchführungsbeispiel des Ver¬ fahrens werden zur Herstellung der Suspension zunächst Koh- lenstoff-Nanoröhren und/oder ihre Vorstufen in einem Heizrohr unter Zufuhr eines Pulvergemischs aus Grafitpartikeln, vor¬ zugsweise Kohlenstofffullerenen und Katalysatormaterial- Partikeln in einem Laserstrahl erzeugt. Dieses Verfahren hat den Vorteil gegenüber der Herstellung von Kohlenstoff- Nanoröhren im Lichtbogenverfahren, dass gezielte Größenord¬ nungen von Vorstufen von Kohlenstoff-Nanoröhren herstellbar sind.In another preferred implementation example of the process, carbon nanotubes and / or their precursors are initially produced in a heating tube by feeding a powder mixture of graphite particles, preferably carbon-fillederenes and catalyst particles, in a laser beam. This method has the advantage over the production of carbon nanotubes in the arc process that targeted orders of magnitude of precursors of carbon nanotubes can be produced.
Eine weitere Möglichkeit zur Herstellung der Suspension be¬ steht darin, zunächst Kohlenstoff-Nanoröhren und/oder ihre Vorstufen in einem Druckrohrofen mittels Gasphasenabscheidung unter Zufuhr von Kohlenmonoxid und Wasserstoff zu erzeugen. Dieses Verfahren hat den Vorteil, dass durch den Partialdruck der an der Gasphasenabscheidung beteiligten Materialien die Zusammensetzung und die Art der Vorstufen von Kohlenstoff- Nanoröhren gesteuert werden kann. Bei diesem Prozess lagert sich der Wasserstoff an die Sauerstoffatome des Kohlenmono- xids an, während die Kohlenstoffatome sich zu hexagonalenA further possibility for producing the suspension be¬ first to produce carbon nanotubes and / or their precursors in a pressure furnace by means of vapor deposition with supply of carbon monoxide and hydrogen. This method has the advantage that the partial pressure of the materials involved in the vapor deposition can control the composition and type of precursors of carbon nanotubes. In this process, the hydrogen attaches itself to the oxygen atoms of the carbon monoxide, while the carbon atoms become hexagonal
Strukturen, die sich zu zylindrischen Oberflächen zusammen¬ schließen, verbindet. Diese hexagonalen Strukturen oder Koh¬ lenstoffringe sind vergleichbar mit dem von Keküle untersuch¬ ten Benzolringen. Jedoch sind hier keine Wasserstoffatome vorhanden, sondern es schließen sich an jeder Ecke des hexa¬ gonalen Ringes weitere Ringe mit Kohlenstoffatomen an. In einem weiteren Durchführungsbeispiel des Verfahrens folgt das selektive Beschichten mit einer Suspension mittels Druck¬ techniken. Dazu wird zunächst wie oben erwähnt mit unter¬ schiedlichen Verfahren die Suspension hergestellt und an- schließend in einem Strahldruckprozess, bei dem vorzugsweise ein Strahldrucker, wie er von den Tintenstrahldruckern be¬ kannt ist, eingesetzt, um die Suspension gezielt und selektiv auf die Flächen aufzubringen, die entweder eine Halbleiter¬ chipposition eines Halbleiterwafers darstellen oder einen Halbleiterchip auf einem Substratträger mit mehreren Halblei¬ terbauteilpositionen betrifft.Structures that close together to form cylindrical surfaces, connects. These hexagonal structures or carbon rings are comparable to the benzene rings investigated by Keküle. However, no hydrogen atoms are present here, but further rings with carbon atoms follow each corner of the hexagonal ring. In a further implementation example of the method, the selective coating with a suspension follows by means of pressure techniques. For this purpose, as mentioned above, the suspension is prepared by different methods and subsequently in a jet printing process, in which preferably a jet printer, as is known from the inkjet printers, is used in order to selectively and selectively apply the suspension to the surfaces which either represent a semiconductor chip position of a semiconductor wafer or relates to a semiconductor chip on a substrate carrier with a plurality of semiconductor component positions.
Eine weitere Möglichkeit der selektiven Beschichtung mit ei¬ ner Suspension ist durch die Photolithographietechnik gege- ben, wobei Flächen eines Halbleiterwafers, die mit der Sus¬ pension nicht beschichtet werden sollen, wie bspw. Trennspu¬ ren und Kontaktflächen vorher mit einer Photolackschicht ge¬ schützt werden, bevor die Suspension aufgebracht wird.A further possibility of selective coating with a suspension is given by the photolithography technique, wherein surfaces of a semiconductor wafer which are not to be coated with the suspension, such as, for example, separating tracks and contact surfaces, are previously protected with a photoresist layer before the suspension is applied.
In einer dritten Möglichkeit der Durchführung des Verfahrens erfolgt die selektive Beschichtung mit einer Suspension mit¬ tels Laserstrukturieren, indem zunächst ein Halbleiterwafer insgesamt mit der Suspension beschichtet wird und anschlie¬ ßend mit einem Laser die Suspension in den Bereichen entfernt wird, in denen sich Trennspuren oder Kontaktanschlussflächen auf der Oberfläche des Wafers befinden.In a third possibility of carrying out the method, the selective coating is carried out with a suspension by means of laser structuring by first coating a semiconductor wafer with the suspension and then removing the suspension in the areas in which separation traces or Contact pads are located on the surface of the wafer.
Bei einem weiteren Durchführungsbeispiel des Verfahrens wird zum Herstellen der Kohlenstoff-Nanoröhren über ein struktu- riertes Katalysatormaterial einer Oberseite des Halbleiterwa¬ fers und/oder einer Oberseite von Halbleiterchips ein Gemisch aus Kohlenstofffullerenen, Inertgas, Wasserstoff und Kohlen- monoxid in einem Heizrohr, in dem der Halbleiterwafer und/oder die Halbleiterchips positioniert sind, geführt. Die¬ ses Verfahren hat den Vorteil, dass unmittelbar auf der Ober¬ seite des Halbleiterwafers bzw. des Halbleiterchips die sich bildenden Kohlenstoff-Nanoröhren verankert bleiben. Dabei kann es durchaus sein, dass beide Enden eines Kohlenstoffna- norohrs auf der Oberseite des Halbleiterchips bzw. des Halbleiterwafers verankert werden, was dennoch gewährleistet, dass ein Abstand zu einer aufzubringenden Abdeckmasse gegen¬ über der Oberseite des Halbleiterchips möglich ist.In a further implementation example of the method, for producing the carbon nanotubes via a structured catalyst material of an upper side of the semiconductor wafer and / or an upper side of semiconductor chips, a mixture of carbon fullerenes, inert gas, hydrogen and carbon monoxide in a heating tube, in which the semiconductor wafer and / or the semiconductor chips are positioned, guided. This method has the advantage that the forming carbon nanotubes remain anchored directly on the upper side of the semiconductor wafer or of the semiconductor chip. In this case, it may well be that both ends of a carbon nanotube are anchored on the upper side of the semiconductor chip or the semiconductor wafer, which nevertheless ensures that a distance to a covering compound to be applied is possible with respect to the upper side of the semiconductor chip.
In einer weiteren Ausführungsform der Erfindung für ein Ab¬ scheiden von Kohlenstoff-Nanoröhren auf dem strukturierten Katalysatormaterial wird ein Gemisch aus Kohlenmonoxid und Wasserstoff in einem Rohrofen bei 500 bis 800 0C, in dem Halbleiterwafer oder Halbleiterchips mit aufgebrachtem Kata¬ lysatormaterial positioniert sind, zugeführt. In diesem be¬ vorzugten Temperaturbereich kann erreicht werden, dass sich mit Unterstützung des Katalysatormaterials eine Vielzahl von Kohlenstoff-Nanoröhren auf der Oberseite des Halbleiterwafers bzw. des Halbleiterchips ausbilden, die sich orthogonal zu der Oberseite des Halbleiterwafers bzw. des Halbleiterchips erstreckt.In a further embodiment of the invention for a separation of carbon nanotubes on the structured catalyst material, a mixture of carbon monoxide and hydrogen in a tube furnace at 500 to 800 0 C, are positioned in the semiconductor wafer or semiconductor chips with applied Kata¬ lysatormaterial supplied , In this be¬ preferred temperature range can be achieved that form with the support of the catalyst material, a plurality of carbon nanotubes on the top of the semiconductor wafer or the semiconductor chip, which extends orthogonal to the top of the semiconductor wafer or the semiconductor chip.
Das Verbinden von Kontaktanschlussflächen des Verdrahtungs- trägers mit Kontaktflächen der Halbleiterchips erfolgt vor¬ zugsweise mittels Bondtechniken. Für diese Bondtechniken wer¬ den die Kontaktflächen des Halbleiterchips und die Kontaktan¬ schlussflächen des Verdrahtungsträgers speziell präpariert und weisen üblicherweise entweder eine Aluminiumbeschichtung oder eine Goldbeschichtung auf. Die Goldbeschichtung ist dann erforderlich, wenn mit Aluminiumbonddrähten gearbeitet wird, während eine Aluminiumbeschichtung von Vorteil ist, wenn mit Golddrähten gearbeitet wird, zumal die beiden Elemente Gold und Aluminium eine eutektische Schmelze bei einer niedrigen eutektischen Schmelztemperatur bilden und somit ein Kontak¬ tieren erleichtern.The connection of contact pads of the wiring carrier with contact surfaces of the semiconductor chips is preferably carried out by means of bonding techniques. For these bonding techniques, the contact surfaces of the semiconductor chip and the contact pads of the wiring substrate are specially prepared and usually have either an aluminum coating or a gold coating. Gold plating is required when working with aluminum bonding wires, while aluminum plating is beneficial when working with gold wires, especially as the two elements are gold and aluminum form a eutectic melt at a low eutectic melting temperature and thus facilitate Kontak¬ animals.
Das abschließende Aufbringen einer nachgiebigen Abdeckung auf den Verdrahtungsträger unter Einbetten der Bondverbindungen und unter Abdecken der Oberseiten der Halbleiterchips in ei¬ nem durch Kohlenstoff-Nanoröhren vorgegebenem Abstand kann mittels Dispensen oder mittels eines Niederdruck-Spritzguss- Verfahrens erfolgen. Das Niederdruck-Spritzgussverfahren hat den Vorteil, dass in einer vorgefertigten Form auf den Bau¬ teilpositionen des Verdrahtungsträgers bereits die -endgülti¬ gen Konturen der Gehäuse aus einer nachgiebigen Abdeckmasse vorgegeben werden können, während das Dispensen den Vorteil hat, dass ein flächiger Auftrag von Dispensmaterial auf dem Verdrahtungsträger möglich wird, sodass erst beim Trenn¬ schritt die endgültige Kontur des Halbleiterbauteilgehäuses gebildet wird.The final application of a compliant cover to the wiring substrate while embedding the bonding connections and covering the top sides of the semiconductor chips in a predetermined distance by carbon nanotubes can be done by means of dispensing or by means of a low-pressure injection molding process. The low-pressure injection molding method has the advantage that in a prefabricated form on the Bau¬ partial positions of the wiring substrate already -endgülti¬ conditions contours of the housing can be specified from a resilient covering mass, while the dispensing has the advantage that a flat application of Dispensmaterial becomes possible on the wiring substrate, so that only at Trenn¬ step the final contour of the semiconductor device housing is formed.
Zusammenfassend ist festzustellen, dass durch das Aufbringen von Nanoröhren auf die Chipoberseite, deren Länge für die vorliegende Erfindung vorzugsweise 50 μm bis 1 mm beträgt, eine vollständige mechanische Entkoppelung der Halbleiter¬ chipoberfläche von einer nachgiebigen Abdeckmasse möglich wird. Der Abstand bzw. die Packungsdichte der Nanoröhren ist dabei so bemessen, dass die Abdeckmasse oder Umhüllmasse nicht bis zur Chipoberfläche vordringen kann. Vielmehr ver¬ bindet sich die Abdeckmasse idealerweise mit den Spitzen bzw. zweiten freien Enden der Kohlenstoff-Nanoröhren.In summary, it should be noted that the application of nanotubes to the chip top side, whose length is preferably 50 μm to 1 mm for the present invention, makes possible a complete mechanical decoupling of the semiconductor chip surface from a resilient covering compound. The distance or the packing density of the nanotubes is dimensioned such that the covering compound or encasing compound can not penetrate to the chip surface. Rather, the covering compound ideally binds to the tips or second free ends of the carbon nanotubes.
Durch die Flexibilität der Nanoröhren in der x- und y- Richtung in Bezug auf die Oberseite der Halbleiterchips tritt kein mechanischer Stress aufgrund von unterschiedlichen Aus- dehnungskoeffizienten zwischen Halbleiterchip und Abdeckmasse auf. Somit verbleibt die Oberseite des Halbleiterchips voll¬ ständig mechanisch entkoppelt. Gleichzeitig tritt aufgrund der Flexibilität und Verankerung der Kohlenstoff-Nanoröhren keine Delamination zwischen Halbleiterchipoberfläche und Ab¬ deckmasse mehr auf. Von besonderem Vorteil ist, dass durch dieses Verfahren bei diesen Halbleiterbauelementen die Chip¬ oberflächen in einem Sensorbereich völlig von Abdeckmaterial freigehalten werden, ohne dass aufwendige Hohlraumgehäuse zu- sätzlich vorgesehen werden müssen.Due to the flexibility of the nanotubes in the x- and y-direction with respect to the top side of the semiconductor chips, no mechanical stress occurs due to different outcomes. expansion coefficient between the semiconductor chip and covering compound. Thus, the upper side of the semiconductor chip remains completely mechanically decoupled. At the same time, due to the flexibility and anchoring of the carbon nanotubes, there is no longer any delamination between the semiconductor chip surface and the cover compound. It is of particular advantage that the chip surfaces in a sensor region are completely kept free of covering material by this method in these semiconductor components, without expensive cavity housing having to be additionally provided.
Die Erfindung wird nun anhand der beigefügten Figuren näher erläutert.The invention will now be explained in more detail with reference to the accompanying figures.
Figur 1 zeigt einen schematischen Querschnitt durch einFigure 1 shows a schematic cross section through a
Halbleiterbauteil einer Ausführungsform der Erfin¬ dung;Semiconductor component of an embodiment of the invention;
Figur 2 zeigt eine perspektivische Prinzipskizze einer ein- wandigen Kohlenstoffnanoröhre;FIG. 2 shows a perspective schematic diagram of a single-walled carbon nanotube;
Figuren 3 bis 5 zeigen schematische Querschnitte durch Bau¬ teilkomponenten bei ,der Herstellung eines Halblei¬ terbauteils gemäß Figur 1;FIGS. 3 to 5 show schematic cross-sections through component components in the manufacture of a semiconductor component according to FIG. 1;
Figur 3 zeigt einen schematischen Querschnitt eines Halb¬ leiterchips nach Aufbringen von Nanoröhren auf die Oberseite eines Halbleiterchips;FIG. 3 shows a schematic cross section of a semiconductor chip after the application of nanotubes to the upper side of a semiconductor chip;
Figur 4 zeigt einen schematischen Querschnitt des Halblei¬ terchips gemäß Figur 3 nach Aufbringen einer Bond¬ verbindung; Figur 5 zeigt einen schematischen Querschnitt durch das Halbleiterbauteil gemäß Figur 1.FIG. 4 shows a schematic cross section of the semiconductor chip according to FIG. 3 after application of a bonding compound; FIG. 5 shows a schematic cross section through the semiconductor component according to FIG. 1.
Figur 1 zeigt einen schematischen Querschnitt durch ein HaIb- leiterbauteil 1 einer Ausführungsform der Erfindung. DasFIG. 1 shows a schematic cross section through a semiconductor component 1 of an embodiment of the invention. The
Halbleiterbauteil 1 weist einen Halbleiterchip 2 auf, der im Zentrum seiner Oberseite 8 einen Sensorbereich 15 besitzt. Über dem Sensorbereich 15 ist auf einer strukturierten Schicht 11 aus Katalysatormaterial 12 eine Struktur aus Koh- lenstoff-Nanoröhren 9 angeordnet, die mit ihren ersten Enden 10 auf der Oberseite 8 in der strukturierten Schicht 11 aus Katalysatormaterial 12 verankert sind und mit ihren- zweiten Enden 13 in eine Abdeckmasse 3 hineinragen, die aus einer Kunststoffmasse 14 besteht.Semiconductor component 1 has a semiconductor chip 2 which has a sensor region 15 in the center of its upper side 8. Arranged above the sensor region 15 on a structured layer 11 of catalyst material 12 is a structure of carbon nanotubes 9, which are anchored with their first ends 10 on the upper side 8 in the structured layer 11 of catalyst material 12 and with their second ends 13 protrude into a covering compound 3, which consists of a plastic compound 14.
Zwischen der Abdeckmasse 3 und der Oberseite 8 des Halblei¬ terchips 2 ist ein Abstand a vorhanden, der von den Kohlen- stoffs-Nanoröhren 9 gebildet wird, die mit ihren zweiten En¬ den 13 die Abdeckmasse 3 tragen und die Abdeckmasse 3 mecha- nisch von der Oberseite 8 des Halbleiterchips 2 entkoppeln. In seinen Randbereichen weist der Halbleiterchip 2 Kontakt¬ flächen 6 auf, die über Bondverbindungen 23 mit Kontaktan¬ schlussflächen 22 über den Bonddraht 16 verbunden sind. Der Verdrahtungsträger 5 weist eine Isolatorplatte 17 auf, die auf ihrer Oberseite 19 eine Verdrahtungsstruktur 18 aufweist, über welche die Kontaktanschlussflächen 22 mit Durchkontakten 24 durch die Isolatorplatte 17 verbunden sind.Between the covering compound 3 and the upper side 8 of the semiconductor chip 2, a distance a is present which is formed by the carbon nanotubes 9, which carry the covering compound 3 with their second ends 13 and the covering compound 3 mechanically from the top 8 of the semiconductor chip 2 decouple. In its edge regions, the semiconductor chip 2 has contact surfaces 6, which are connected via bonding connections 23 to contact connection surfaces 22 via the bonding wire 16. The wiring carrier 5 has an insulator plate 17, which has on its upper side 19 a wiring structure 18, via which the contact pads 22 are connected to through-contacts 24 through the insulator plate 17.
Die Durchkontakte 24 selbst enden auf der Unterseite 20 der Isolatorplatte 17 und gehen dort in Außenkontaktflachen 25 über. Die Außenkontaktflachen 25 tragen ihrerseits auf der Unterseite 20 Lotkugeln 21, welche die Außenkontakte 7 des Halbleiterbauteils 1 bilden. Somit sind die Außenkontakte 7 mit den Kontaktflächen 6 des Halbleiterchips 2 elektrisch verbunden. Anstelle der Isolatorplatte 17 mit Verdrahtungs¬ struktur 18 kann der Verdrahtungsträger 5 auch einen Flach¬ leiterrahmen mit Innenflachleitern und Außenflachleitern auf- weisen, die in Figur 1 nicht gezeigt werden.The through contacts 24 themselves end on the underside 20 of the insulator plate 17 and go there in outer contact surfaces 25 over. The outer contact surfaces 25 in turn carry on the underside 20 solder balls 21, which form the external contacts 7 of the semiconductor device 1. Thus, the external contacts 7 electrically connected to the contact surfaces 6 of the semiconductor chip 2. Instead of the insulator plate 17 with wiring structure 18, the wiring carrier 5 can also have a flat conductor frame with inner flat conductors and outer flat conductors, which are not shown in FIG.
Die nachgiebige Abdeckmasse 3 bildet bei diesem Halbleiter¬ bauteil 1 gleichzeitig die Oberseitenkontur des Halbleiter¬ bauteils 1 und bettet sowohl die Bondverbindungen 23 als auch den Randbereich des Verdrahtungsträgers 5 in eine Kunststoff¬ abdeckmasse 3 als Gehäuse ein. Dennoch bleibt der Abstand a frei von Kunsts-toffabdeckmasse 3 Aufgrund der hohen Flexibi¬ lität der Kohlenstoff-Nanoröhren 9 wird die empfindliche O- berseite 8 im Sensorbereich 15 von der Kunststoffabdeckmasse 3 des Gehäuses des Halbleiterbauteils 1 mechanisch entkop¬ pelt.In the case of this semiconductor component 1, the compliant covering compound 3 simultaneously forms the upper-side contour of the semiconductor component 1 and embeds both the bonding connections 23 and the edge region of the wiring substrate 5 in a plastic covering compound 3 as a housing. However, because of the high flexibility of the carbon nanotubes 9, the sensitive upper side 8 in the sensor region 15 is mechanically decoupled from the plastic covering compound 3 of the housing of the semiconductor component 1.
Figur 2 zeigt eine schematische, perspektivische Prinzipskiz¬ ze einer einwandigen Kohlenstoff-Nanoröhre 9. Die Einwandig- keit dieser Kohlenstoff-Nanoröhre 9 besteht aus einer einla¬ gigen zylindrischen Anordnung von Kohlenstoffatomen C, die in hexagonalen Kohlenstoffringen 26 angeordnet sind. Der Durch¬ messer d einer einwandigen Kohlenstoff-Nanoröhre 9 liegt zwi¬ schen 0,6 und 1,8 nm, während die Länge 1 mehrere 10 nm lang sein kann. Mehrere einwandige Kohlenstoff-Nanoröhren 9 können koaxial ineinander geschachtelt sein und ergeben dann eine mehrwandige Kohlenstoff-Nanoröhren 9, die in ihrem Durchmes¬ ser d bis zu 300 nm erreichen kann und deren Lange 1 bis zu einigen Millimetern betragen kann. Da die Kohlenstoff- Nanoröhren 9 von jeder Korngrenze frei sind, sind sie äußerst flexibel, und ein Bruch entlang von Korngrenzen kann nicht auftreten. Diese hohe Flexibilität wird für das erfindungsge¬ mäße Halbleiterbauteil genutzt, um mechanisch den Halbleiter- chip bzw. dessen aktive Oberseite von einer den Halbleiter¬ chip abdeckenden Kunststoffgehäusemasse zu befreien.FIG. 2 shows a schematic, perspective schematic diagram of a single-walled carbon nanotube 9. The single-walledness of this carbon nanotube 9 consists of a single cylindrical arrangement of carbon atoms C, which are arranged in hexagonal carbon rings 26. The diameter d of a single-walled carbon nanotube 9 is between 0.6 and 1.8 nm, while the length l may be several 10 nm long. Several single-walled carbon nanotubes 9 can be nested coaxially into one another and then produce a multi-walled carbon nanotube 9, which can reach up to 300 nm in diameter D and whose length can be 1 to a few millimeters. Since the carbon nanotubes 9 are free of any grain boundary, they are extremely flexible, and breakage along grain boundaries can not occur. This high flexibility is used for the semiconductor component according to the invention in order to mechanically remove the semiconductor component. chip or its active top of a semiconductor chip covering the plastic housing compound to free.
Die weiteren Eigenschaften derartiger Kohlenstoff-Nanoröhren 9 sind bereits oben beschrieben worden und werden zur Vermei¬ dung von Wiederholungen hier nicht extra erörtert.The further properties of such carbon nanotubes 9 have already been described above and are not discussed here in order to avoid repetition.
Die Figuren 3 bis 5 zeigen schematische Querschnitte durch Bauteilkomponenten bei der Herstellung eines Halbleiterbau- teils 1 gemäß Figur 1.FIGS. 3 to 5 show schematic cross sections through component components during the production of a semiconductor component 1 according to FIG. 1.
Figur 3 zeigt einen schematischen Querschnitt eines Halblei¬ terchips 2 nach Aufbringen von Kohlenstoff-Nanoröhren 9 auf die Oberseite 8 des Halbleiterchips 2 in einem Sensorbereich 15 im Zentrum der Oberseite 8 des Halbleiterchips 2. Dazu wird zunächst eine strukturierte Schicht 11 aus einem Kataly¬ satormaterial auf den Sensorbereich 15 aufgebracht. Anschlie¬ ßend werden in einer entsprechenden Reaktionsatmosphäre eines Druckrohrofens unter Einsatz von Wasserstoff und Kohlenmono- xid auf der Oberseite 8 des Halbleiterchips 2 im Bereich des Katalysatormaterials, die hier nur symbolisch orthogonal zur Oberseite 8 des Halbleiterchips 2 dargestellten Kohlenstoff- Nanoröhren 9 gezüchtet.FIG. 3 shows a schematic cross section of a semiconductor chip 2 after application of carbon nanotubes 9 to the top side 8 of the semiconductor chip 2 in a sensor region 15 in the center of the top side 8 of the semiconductor chip 2. For this purpose, initially a structured layer 11 of a catalyst material is provided applied to the sensor area 15. Subsequently, in a corresponding reaction atmosphere of a pressure tube furnace using hydrogen and carbon monoxide on the upper side 8 of the semiconductor chip 2 in the region of the catalyst material, the carbon nanotubes 9 shown here only symbolically orthogonal to the upper side 8 of the semiconductor chip 2 are grown.
In einer realen Struktur sind diese Kohlenstoff-Nanoröhren 9 nur teilweise orthogonal zu der Oberseite 8 ausgerichtet. Ein hoher Anteil wird längs und quer über die Oberseite 8 des Halbleiterchips 2 verteilt sein. Schließlich ist ein dritter Anteil der Kohlenstoff-Nanoröhren 9 derart gebogen, dass er auch mit seinem zweiten Ende 13 die Oberseite 8 des Halblei¬ terchips 2 berührt. Dabei ist die Schicht an Kohlenstoff- Nanoröhren 9 derart dicht, dass sie eine Schicht aus einer nachgiebigen Abdecknaasse beim Aufbringen der Abdeckmasse und nach Erkalten der Abdeckmasse tragen kann.In a real structure, these carbon nanotubes 9 are only partially aligned orthogonal to the top 8. A high proportion will be distributed longitudinally and transversely across the upper side 8 of the semiconductor chip 2. Finally, a third portion of the carbon nanotubes 9 is bent in such a way that it also touches the upper side 8 of the semiconductor chip 2 with its second end 13. The layer of carbon nanotubes 9 is so dense that it is a layer of a can wear compliant Abdecknaasse when applying the covering compound and after cooling the covering compound.
Figur 4 zeigt einen schematischen Querschnitt des Halbleiter- chips 2 gemäß Figur 3 nach Fixieren seiner Rückseite 4 auf einem Verdrahtungträger 5 und nach Aufbringen einer Bondver¬ bindung 23. Auf den Randbereichen 27 der Oberseite 8 des Halbleiterchips 2 sind Kontaktflächen 6 angeordnet, die e- lektrisch mit dem Sensorbereich 15 in Verbindung stehen. Die- se Kontaktflächen 6 stehen mit Kontaktanschlussflächen 22, die ihrerseits in den Randbereichen 28 des Verdrahtungsträ¬ gers 5 angeordnet sind, elektrisch in Verbindung. Der Ver¬ drahtungsträger 5 weist eine Isolatorplatte 17 auf, die auf ihrer Oberseite 19 eine Verdrahtungsstruktur 18 trägt und auf ihrer Unterseite 20 Außenkontaktflachen 25 aufweist. Dabei sind diese Außenkontaktflachen 25 auf der Unterseite 20 der Isolatorplatte 17 gleichmäßig über die gesamte flächige Erstreckung des Verdrahtungsträgers 5 wie bei BGA-Gehäusen (ball grid array-Gehäusen) verteilt. Damit ist es möglich, ein oberflächenmontierbares Halbleiterbauteil zu schaffen.FIG. 4 shows a schematic cross section of the semiconductor chip 2 according to FIG. 3 after fixing its rear side 4 on a wiring carrier 5 and after applying a bonding compound 23. On the edge regions 27 of the upper side 8 of the semiconductor chip 2, contact surfaces 6 are arranged which lektrisch with the sensor area 15 are in communication. These contact surfaces 6 are electrically connected to contact connection surfaces 22, which in turn are arranged in the edge regions 28 of the wiring carrier 5. The wiring carrier 5 has an insulator plate 17, which carries a wiring structure 18 on its upper side 19 and has external contact surfaces 25 on its lower side 20. In this case, these outer contact surfaces 25 on the underside 20 of the insulator plate 17 are evenly distributed over the entire areal extent of the wiring substrate 5 as in BGA housings (ball grid array housings). Thus, it is possible to provide a surface-mountable semiconductor device.
Figur 5 zeigt einen schematischen Querschnitt durch das Halb¬ leiterbauteil 1 gemäß Figur 1, wobei dieses Halbleiterbauteil 1 dadurch entsteht, dass auf die Struktur der Figur 4 nun ei- ne Abdeckmasse 3 aufgebracht wird, die gleichzeitig die Bond¬ verbindungen 23 sowie die Randbereiche des Halbleiterchips 2 und die Randbereiche des Verdrahtungssubstrats 5 umhüllt. Da¬ bei verbleibt ein Zwischenraum von der Dicke a zwischen der nachgiebigen Abdeckmasse 3 und der Oberseite 8 des Halblei- terchips 2 durch die in diesem Zwischenraum angeordneten Koh- lenstoff-Nanoröhren 9. Bis auf die Lotbälle, die hier noch nicht angebracht sind, entspricht der Querschnitt durch das Halbleiterbauteil 1 dem Querschnitt des Halbleiterbauteils 1, das in Figur 1 gezeigt wird. FIG. 5 shows a schematic cross section through the semiconductor device 1 according to FIG. 1, wherein this semiconductor device 1 is formed by applying a covering compound 3 to the structure of FIG. 4, which at the same time forms the bond connections 23 and the edge regions of the semiconductor device Semiconductor chips 2 and the edge portions of the wiring substrate 5 wrapped. In this case, there remains a gap of the thickness a between the resilient covering compound 3 and the upper side 8 of the semiconductor chip 2 through the carbon nanotubes 9 arranged in this interspace, except for the solder balls which are not yet attached here the cross section through the Semiconductor device 1 the cross section of the semiconductor device 1, which is shown in Figure 1.

Claims

Patentansprüche claims
1. Halbleiterbauteil mit mindestens einem Halbleiterchip (2) und einer Abdeckung, wobei der Halbleiterchip (2) mit seiner Rückseite (4) auf einem Verdrahtungsträger (5), der Kontaktflächen (6) des Halbleiterchips (2) mit Außenkontakten (7) des Halbleiterbauteils (1) verbindet, angeordnet ist, und wobei zwischen einer aktiven Ober- seite (8) des Halbleiterchips (2) und der Abdeckung (3) Kohlenstoff-Nanoröhren (9) angeordnet sind, welche eine Abdeckmasse .(3) tragen und die Abdeckmasse (3) von der Oberseite (8) des Halbleiterchips (2) mechanisch entkop¬ peln.Semiconductor component with at least one semiconductor chip (2) and a cover, wherein the semiconductor chip (2) with its rear side (4) on a wiring substrate (5), the contact surfaces (6) of the semiconductor chip (2) with external contacts (7) of the semiconductor device (1), is arranged, and between an active upper side (8) of the semiconductor chip (2) and the cover (3) carbon nanotubes (9) are arranged, which carry a covering compound (3) and the covering compound (3) mechanically decouple from the upper side (8) of the semiconductor chip (2).
2. Halbleiterbauteil nach Anspruch 1, dadurch gekennzeichnet , dass die Abdeckmasse (3) einen Abstand (a) von der Oberseite (8) des Halbleiterchips (2) aufweist, in welchem die Kohlenstoff-Nanoröhren (9) angeordnet sind.2. Semiconductor component according to claim 1, characterized in that the covering compound (3) has a distance (a) from the upper side (8) of the semiconductor chip (2), in which the carbon nanotubes (9) are arranged.
3. Halbleiterbauteil nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet , dass die Kohlenstoff-Nanoröhren (9) mindestens mit einem ers- ten Ende (10) auf der Oberseite (8) des Halbleiterchips (2) verankert sind.3. Semiconductor component according to claim 1 or claim 2, characterized in that the carbon nanotubes (9) are anchored at least to a first end (10) on the upper side (8) of the semiconductor chip (2).
4. Halbleiterbauteil nach einem der vorhergehenden Ansprü¬ che, dadurch gekennzeichnet , dass auf der Oberseite (8) des Halbleiterchips (2) eine strukturierte Schicht (11) angeordnet ist, die ein Kata- lysatormaterial (12) zum Bilden und Verankern von Koh- lenstoff-Nanoröhren (9) aufweist.4. Semiconductor component according to one of the preceding claims, characterized in that a structured layer (11) is arranged on the upper side (8) of the semiconductor chip (2), which is a catalyzer. lysing material (12) for forming and anchoring carbon nanotubes (9).
5. Halbleiterbauteil nach einem der vorhergehenden Ansprü- che, dadurch gekennzeichnet , dass sich die Kohlenstoff-Nanoröhren (9) teilweise orthogonal zu der Oberseite (8) des Halbleiterchips (2) erstrecken.5. Semiconductor component according to one of the preceding claims, characterized in that the carbon nanotubes (9) extend partially orthogonal to the upper side (8) of the semiconductor chip (2).
6. Halbleiterbauteil nach einem der vorhergehenden Ansprü¬ che, dadurch gekennzeichnet , dass die Kohlenstoff-Nanoröhren (9) teilweise mit einem zwei¬ ten Ende (13) in dem Material der Abdeckmasse (3) einge- bettet sind und teilweise benetzungsfrei aus dem Materi¬ al in Richtung auf die Oberseite (8) des Halbleiterchips (2) herausragen.6. Semiconductor component according to one of the preceding claims, characterized in that the carbon nanotubes (9) are partially embedded with a second end (13) in the material of the covering compound (3) and are partially wetted free from the material ¬ al in the direction of the top (8) of the semiconductor chip (2) protrude.
7. Halbleiterbauteil nach einem der vorhergehenden Ansprü- che, dadurch gekennzeichnet , dass die Abdeckmasse (3) eine nachgiebige Kunststoffmasse7. Semiconductor component according to one of the preceding claims, characterized in that the covering compound (3) is a flexible plastic compound
(14) aufweist.(14).
8. Halbleiterbauteil nach einem der vorhergehenden Ansprü¬ che, dadurch gekennzeichnet , dass die Abdeckmasse (3) eine transparente gummielastische Kunststoffmasse (14) aufweist.8. Semiconductor component according to one of the preceding Ansprü¬ surface, characterized in that the covering compound (3) has a transparent rubber-elastic plastic compound (14).
9. Halbleiterbauteil nach einem der vorhergehenden Ansprü¬ che, dadurch gekennzeichnet , dass der Halbleiterchip (2) ein Sensorchip mit einem Sensor¬ bereich (15) auf seiner Oberseite (8) aufweist.9. Semiconductor component according to one of the preceding claims, characterized in that the semiconductor chip (2) has a sensor chip with a sensor region (15) on its upper side (8).
10. Halbleiterbauteil nach einem der vorhergehenden Ansprü- che, dadurch gekennzeichnet , dass die Kontaktflächen (6) des Halbleiterchips (2) über Bonddrähte (16) mit dem Verdrahtungsträger (5) in Ver¬ bindung stehen.10. The semiconductor device according to claim 1, wherein the contact surfaces of the semiconductor chip are connected to the wiring carrier via bonding wires.
11. Halbleiterbauteil nach einem der vorhergehenden Ansprü¬ che, dadurch gekennzeichnet , dass der Verdrahtungsträger (5) Innenflachleiter aufweist, die über Bondverbindungen (23) mit den Kontaktflächen (6) des Halbleiterchips (2) elektrisch in Verbindung stehen und in Außenflachleiter als Außenkontakte (7) ü- bergehen.11. Semiconductor component according to one of the preceding claims, characterized in that the wiring carrier (5) has inner flat conductors which are electrically connected via bonding connections (23) to the contact surfaces (6) of the semiconductor chip (2) and in external flat conductors as external contacts ( 7).
12. Halbleiterbauteil nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet , dass der Verdrahtungsträger (5) eine Isolatorplatte (17) mit einer Verdrahtungsstruktur (18) aufweist, die auf einer Oberseite (19) den Halbleiterchip (2) trägt und auf der gegenüberliegenden Unterseite (20) Außenkontakte (7) in Form von Lothöckern oder Lotkugeln (21) aufweist.12. Semiconductor component according to one of claims 1 to 10, characterized in that the wiring carrier (5) has an insulator plate (17) with a wiring structure (18) carrying on a top (19) the semiconductor chip (2) and on the opposite Underside (20) has external contacts (7) in the form of Lothöckern or solder balls (21).
13. Verfahren zur Herstellung eines Halbleiterbauteils (1) mit mindestens einem Halbleiterchip und einer Abdeckde- ckung, wobei das Verfahren folgende Verfahrensschritte aufweist: Herstellen eines Halbleiterwafers mit Halbleiterchip¬ positionen, die in Zeilen und Spalten auf der Ober¬ seite des Halbleiterwafers angeordnet sind; Selektives Beschichten des Halbleiterwafers mit einer strukturierten Schicht (11) aus Katalysatormaterial (12) und Keimen für Kohlenstoff-Nanoröhren (9) unter Freilassen von Kontaktflächen (6);13. A method for producing a semiconductor component (1) having at least one semiconductor chip and a cover, the method comprising the following method steps: Producing a semiconductor wafer with Halbleiterchip¬ positions, which are arranged in rows and columns on the upper side of the semiconductor wafer; Selectively coating the semiconductor wafer with a structured layer (11) of catalyst material (12) and nuclei for carbon nanotubes (9) leaving contact surfaces (6) free;
- Erwärmen des beschichteten Halbleiterwafers unter Ausbilden von Kohlenstoff-Nanoröhren (9) auf der O- berseite des Halbleiterwafers;Heating the coated semiconductor wafer to form carbon nanotubes (9) on the upper surface of the semiconductor wafer;
Auftrennen des Halbleiterwafers in einzelne Halblei¬ terchips (2) ;Separating the semiconductor wafer into individual semiconductor chips (2);
Aufbringen der Halbleiterchips (2) auf einen Verdrah¬ tungsträger (5) mit mehreren Halbleiterbauteilpositi- onen und Herstellen von Bondverbindungen (23) zwi¬ schen Kontaktanschlussflächen (22) des Verdrahtungs¬ trägers (5) mit Kontaktflächen (6) der Halbleiter¬ chips (2) ; Aufbringen einer nachgiebigen Abdeckitiasse (3) auf den Verdrahtungsträger (5), auf die Bondverbindungen (23) und auf freistehende zweite Enden (13) der Kohlen¬ stoff-Nanoröhren (9) auf der Oberseite (8) des Halb¬ leiterchips (2) .Applying the semiconductor chips (2) to a wiring carrier (5) having a plurality of semiconductor component positions and producing bonding connections (23) between contact pads (22) of the wiring substrate (5) with contact surfaces (6) of the semiconductor chips ( 2); Applying a compliant Abdeckitiasse (3) on the wiring substrate (5), on the bond connections (23) and on freestanding second ends (13) of the Kohlen¬ nanotubes (9) on the upper side (8) of the semiconductor chip (2) ,
14. Verfahren zur Herstellung eines Halbleiterbauteils (1) mit mindestens einem Halbleiterchip (2) und einer Abde¬ ckung, wobei das Verfahren folgende Verfahrensschritte aufweist:14. A method for producing a semiconductor component (1) with at least one semiconductor chip (2) and a cover, the method comprising the following method steps:
Herstellen eines Halbleiterwafers mit Halbleiterchip- Positionen, die in Zeilen und Spalten auf der Ober¬ seite des Halbleiterwafers angeordnet sind; Auftrennen des Halbleiterwafers in einzelne Halblei¬ terchips (2) ; - Aufbringen der Halbleiterchips (2) auf einen Verdrah¬ tungsträger (5) in mehreren Halbleiterbauteilpositio¬ nen;Producing a semiconductor wafer with semiconductor chip positions, which are arranged in rows and columns on the upper side of the semiconductor wafer; Separating the semiconductor wafer into individual semiconductor chips (2); - applying the semiconductor chips (2) to a wiring carrier (5) in a plurality of semiconductor component positions;
Selektives Beschichten der Halbleiterchips (2) auf dem Verdrahtungsträger (5) mit einer Schicht aus Ka¬ talysatormaterial (12) und Keimen für Kohlenstoff- Nanoröhren (9) unter Freilassen von Kontaktflächen (6) der Halbleiterchips (2); Erwärmen der Halbleiterchips (2) auf dem Verdrah- tungsträger (5) unter Ausbilden von Kohlenstoff-Selectively coating the semiconductor chips (2) on the wiring substrate (5) with a layer of catalyst material (12) and nuclei for carbon nanotubes (9), leaving contact surfaces (6) of the semiconductor chips (2) free; Heating the semiconductor chips (2) on the wiring substrate (5) to form carbon atoms.
Nanoröhren (9) auf der Oberseite (8) der Halbleiter¬ chips (2) ; • Nanotubes (9) on the upper side (8) of the semiconductor chips (2); •
Verbinden von Kontaktanschlussflächen (22) des Ver¬ drahtungsträgers (5) mit Kontaktflächen (6) der HaIb- leiterchips (2) ;Connecting contact connection surfaces (22) of the wiring carrier (5) to contact surfaces (6) of the semiconductor chips (2);
Aufbringen einer nachgiebigen Kunststoffmasse (14) als Abdeckung für den Verdrahtungsträger (5) , die Bondverbindungen (23) und die freistehenden zweiten Enden (13) der Kohlenstoff-Nanoröhren (9) auf der O- berseite (8) der Halbleiterchips (2) .Applying a compliant plastic mass (14) as a cover for the wiring substrate (5), the bonding connections (23) and the free-standing second ends (13) of the carbon nanotubes (9) on the O- (8) side of the semiconductor chips (2).
15. Verfahren nach Anspruch 13 oder Anspruch 14, dadurch gekennzeichnet , dass zum Beschichten mit einer strukturierten Schicht (11) aus Katalysatormaterial (12) eine Suspension aus einem polymeren Kunststoff einem Lösungsmittel und mit in ei¬ nem Lichtbogen erzeugten Vorstufen von Kohlenstoff- Nanoröhren (9) hergestellt wird.15. The method according to claim 13 or claim 14, characterized in that for coating with a structured layer (11) of catalyst material (12) a suspension of a polymeric plastic a solvent and with in ei¬ nem arc generated precursors of carbon nanotubes ( 9) is produced.
16. Verfahren nach Anspruch 15, dadurch gekennzeichnet , dass zur Herstellung der Suspension zunächst Kohlenstoff-16. The method according to claim 15, characterized in that for the preparation of the suspension first carbon
Nanoröhren (9) und/oder ihre Vorstufen in einem Heizrohr unter Zufuhr eines Pulvergemischs aus Kohlenstoffparti¬ keln, vorzugsweise Kohlenstofffullerenen und Katalysa¬ tormaterialpartikeln in einem Laserstrahl erzeugt wer¬ den.Nanotubes (9) and / or their precursors in a heating tube by feeding a powder mixture of Kohlenstoffparti¬ angles, preferably Kohlenstofffullerenen and Katalysa¬ tormaterialpartikeln generated in a laser beam wer¬.
17. Verfahren nach einem der Ansprüche 13 bis 16, dadurch gekennzeichnet , dass das selektive Beschichten mit einer Suspension mittels Drucktechniken erfolgt.17. The method according to any one of claims 13 to 16, characterized in that the selective coating is carried out with a suspension by means of printing techniques.
18. Verfahren nach einem der Ansprüche 13 bis 16, dadurch gekennzeichnet , dass das selektive Beschichten mit einer Suspension mittels Photolithographie erfolgt.18. The method according to any one of claims 13 to 16, characterized in that the selective coating is carried out with a suspension by means of photolithography.
19. Verfahren nach einem der Ansprüche 13 bis 16, dadurch gekennzeichnet , dass das selektive Beschichten mit einer Suspension mittels Laserstrukturieren erfolgt.19. The method according to any one of claims 13 to 16, characterized in that the selective coating is carried out with a suspension by means of laser structuring.
20. Verfahren nach einem der Ansprüche 13 bis 19, dadurch gekennzeichnet , dass zur Herstellung der Suspension zunächst Kohlenstoff- Nanoröhren (9) und/oder ihre Vorstufen in einem Druck- rohrofen mittels Gasphasenabscheidung unter Zufuhr von Kohlenmonoxid und Wasserstoff erzeugt werden.20. The method according to any one of claims 13 to 19, characterized in that for the preparation of the suspension first carbon nanotubes (9) and / or their precursors are produced in a pressure tube furnace by means of vapor deposition with supply of carbon monoxide and hydrogen.
21. Verfahren nach einem der Ansprüche 13 bis 19, dadurch gekennzeichnet , dass zum Herstellen der Kohlenstoff-Nanoröhren (9) der Ober¬ seite des Halbleiterwafers und/oder der Oberseite (8) des Halbleiterchips (2) auf einem strukturierten Kata¬ lysatormaterial (12), ein Gemisch aus Kohlenstofffülle- renen, Inertgas und Kohlenmonoxid in einem Heizrohr, in dem der Halbleiterwafer oder die Halbleiterchips (2) po¬ sitioniert sind, zugeführt wird.21. The method according to any one of claims 13 to 19, characterized in that for producing the carbon nanotubes (9) of the upper side of the semiconductor wafer and / or the upper side (8) of the semiconductor chip (2) on a structured Kata¬ lysatormaterial ( 12), a mixture of carbon filler in an inert gas and carbon monoxide in a heating tube in which the semiconductor wafer or the semiconductor chips (2) are po¬ sitioned, is supplied.
22. Verfahren nach einem der Ansprüche 13 bis 21, dadurch gekennzeichnet , dass für ein Abscheiden von Kohlenstoff-Nanoröhren (9) auf dem strukturierten Katalysatormaterial (12) ein Gemisch aus Kohlenmonoxid und Wasserstoff in einem Druckrohrofen bei 500 bis 8000C, in dem der Halbleiterwafer oder die22. The method according to any one of claims 13 to 21, characterized in that for the deposition of carbon nanotubes (9) on the structured catalyst material (12), a mixture of carbon monoxide and hydrogen in a pressure furnace at 500 to 800 0 C, in the the semiconductor wafer or the
Halbleiterchips (2) mit aufgebrachter Katalysatormateri¬ alstruktur positioniert sind, zugeführt wird.Semiconductor chips (2) are positioned with applied Katalysatormateri¬ alstruktur, is supplied.
23. Verfahren nach einem der Ansprüche 13 bis 22, dadurch gekennzeichnet , dass das Verbinden von Kontaktanschlussflächen (22) des Ver¬ drahtungsträgers (5) mit Kontaktflächen (6) der Halblei¬ terchips (2) mittels Bondtechniken erfolgt.23. The method according to any one of claims 13 to 22, characterized in that the connection of contact pads (22) of the Ver¬ wire carrier (5) with contact surfaces (6) of the Halblei¬ terchips (2) by means of bonding techniques.
24. Verfahren nach einem der Ansprüche 13 bis 23, dadurch gekennzeichnet , dass das Aufbringen einer nachgiebigen Kunststoffmasse (14) (3) auf den Verdrahtungsträger (5), mittels Dispensen oder mittels einem Niederdruck-Spritzgussverfahren er- folgt. 24. The method according to any one of claims 13 to 23, characterized in that the application of a compliant plastic mass (14) (3) on the wiring substrate (5), by means of dispensing or by means of a low-pressure injection molding process follows.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7464603B2 (en) 2005-04-04 2008-12-16 Infineon Technologies Ag Sensor component with a cavity housing and a sensor chip and method for producing the same
US7589403B2 (en) 2005-04-29 2009-09-15 Infineon Technologies Ag Lead structure for a semiconductor component and method for producing the same
US7919857B2 (en) 2005-04-04 2011-04-05 Infineon Technologies Ag Plastic housing and semiconductor component with said plastic housing
WO2015180135A1 (en) * 2014-05-30 2015-12-03 Huawei Technologies Co., Ltd. Heat dissipation structure and synthesizing method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040005736A1 (en) * 2002-07-02 2004-01-08 Intel Corporation Method and apparatus using nanotubes for cooling and grounding die
US20040152240A1 (en) * 2003-01-24 2004-08-05 Carlos Dangelo Method and apparatus for the use of self-assembled nanowires for the removal of heat from integrated circuits
EP1473767A2 (en) * 2003-05-01 2004-11-03 Samsung Electronics Co., Ltd. Method of forming conductive line for semiconductor device using carbon nanotube and semiconductor device manufactured using the method

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19830158C2 (en) * 1997-09-30 2001-05-10 Tyco Electronics Logistics Ag Intermediate carrier substrate with high wiring density for electronic components

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040005736A1 (en) * 2002-07-02 2004-01-08 Intel Corporation Method and apparatus using nanotubes for cooling and grounding die
US20040152240A1 (en) * 2003-01-24 2004-08-05 Carlos Dangelo Method and apparatus for the use of self-assembled nanowires for the removal of heat from integrated circuits
EP1473767A2 (en) * 2003-05-01 2004-11-03 Samsung Electronics Co., Ltd. Method of forming conductive line for semiconductor device using carbon nanotube and semiconductor device manufactured using the method

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7464603B2 (en) 2005-04-04 2008-12-16 Infineon Technologies Ag Sensor component with a cavity housing and a sensor chip and method for producing the same
US7919857B2 (en) 2005-04-04 2011-04-05 Infineon Technologies Ag Plastic housing and semiconductor component with said plastic housing
US7589403B2 (en) 2005-04-29 2009-09-15 Infineon Technologies Ag Lead structure for a semiconductor component and method for producing the same
WO2015180135A1 (en) * 2014-05-30 2015-12-03 Huawei Technologies Co., Ltd. Heat dissipation structure and synthesizing method thereof

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